KR102363115B1 - 전계 효과형 트랜지스터, 그 제조 방법, 표시 소자, 표시 디바이스 및 시스템 - Google Patents

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나오유키 우에다
료이치 사오토메
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Abstract

(목표) 전계 효과형 트랜지스터를 미세화하는 것이다. (목적을 달성하기 위한 수단) 전계 효과형 트랜지스터는 기재(base) 상에 형성된 반도체막, 반도체막의 일부 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 및 반도체막과 접촉하도록 형성된 소스 전극 및 드레인 전극을 포함하고, 소스 전극 및 드레인 전극의 두께는 게이트 절연막의 두께보다 얇고, 게이트 절연막은 소스 전극 및 드레인 전극과 접촉하지 않는 영역을 포함한다.

Description

전계 효과형 트랜지스터, 그 제조 방법, 표시 소자, 표시 디바이스 및 시스템
본 발명은, 전계 효과형 트랜지스터, 그 제조 방법, 표시 소자, 표시 디바이스 및 시스템에 관한 것이다.
전계 효과형 트랜지스터(FET: Field-effect Transistor)는 낮은 게이트 전류 및 평면 구조를 갖는다. 따라서, FET는 바이폴라 트랜지스터와 비교하여 용이하게 제조될 수 있고, 또한 용이하게 집적될 수 있다. 이 때문에, 전계 효과형 트랜지스터는 기존의 전자 디바이스에서 사용되는 집적 회로에서 광범위하게 사용된다.
이러한 전계 효과형 트랜지스터에서, 실리콘, 산화물 반도체 및 유기 반도체가 반도체막에 사용된다. 이러한 전계 효과형 트랜지스터의 예는 자기-정렬(self-aligned) 구조를 갖는 산화물 반도체막을 사용한 전계 효과형 트랜지스터를 포함한다. 전계 효과형 트랜지스터는, 반도체막이 층간 절연층에 의해 피복되고, 컨택트 홀이 층간 절연층에 형성되고, 절연층 상에 형성된 소스 전극 및 드레인 전극이 컨택트 홀을 통해 소스 영역 및 드레인 영역에 접속되는 구조를 갖는다. 또한, 전계 효과형 트랜지스터의 산화물 반도체막에는 채널 형성 영역 및 채널 형성 영역보다 낮은 저항을 갖는 저저항 영역이 제공된다. 또한, 불순물 영역이 채널 형성 영역과 저저항 영역 사이에 형성된다(예를 들면, 특허 문헌 1 참조).
일본 미심사 특허 출원 공개 제2013-175710호
하지만, 전술한 전계 효과형 트랜지스터의 구조는, 컨택트 홀, 소스 전극 및 드레인 전극이 형성되는 위치의 변동을 허용할 필요가 있다. 따라서, 전술한 전계 효과형 트랜지스터의 구조는 미세화에 적절하지 않다. 또한, 채널 형성 영역과 저저항 영역 사이에 불순물 영역이 형성되어 있는 점에서, 전술한 전계 효과형 트랜지스터는 미세화(miniaturization)에는 적절하지 않다.
전술한 관점에서, 본 발명의 실시형태의 목적은 전계 효과형 트랜지스터를 미세화하는 것이다.
전계 효과형 트랜지스터는 기재(base) 상에 형성된 반도체막, 반도체막의 일부 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 게이트 전극, 및 반도체막과 접촉하도록 형성된 소스 전극 및 드레인 전극을 포함하고, 소스 전극 및 드레인 전극의 두께는 게이트 절연막의 두께보다 얇고, 게이트 절연막은 소스 전극 및 드레인 전극과 접촉하지 않는 영역을 포함한다.
본 개시의 적어도 하나의 실시형태에 따르면, 전계 효과형 트랜지스터가 미세화될 수 있다.
도 1a는 제1 실시형태의 전계 효과형 트랜지스터를 예시하는 도면이다.
도 1b는 제1 실시형태의 전계 효과형 트랜지스터를 예시하는 도면이다.
도 2a는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 1)이다.
도 2b는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 1)이다.
도 2c는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 1)이다.
도 2d는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 1)이다.
도 3a는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 2)이다.
도 3b는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 2)이다.
도 3c는 제1 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면(파트 2)이다.
도 4는 제2 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다.
도 5는 제3 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다.
도 6a는 제3 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 6b는 제3 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 6c는 제3 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 7은 제4 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다.
도 8a는 제4 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 8b는 제4 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 8c는 제4 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 8d는 제4 실시형태의 전계 효과형 트랜지스터를 제조하기 위한 공정을 예시하는 도면이다.
도 9는 제5 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다.
도 10은 제6 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다.
도 11은 실시예 1로 제조한 전계 효과형 트랜지스터의 특성을 예시하는 도면이다.
도 12는 제7 실시형태의 텔레비전 장치의 구성을 예시하는 블록도이다.
도 13은 제7 실시형태의 텔레비전 장치의 설명도(파트 1)이다.
도 14는 제7 실시형태의 텔레비전 장치의 설명도(파트 2)이다.
도 15는 제7 실시형태의 텔레비전 장치의 설명도(파트 3)이다.
도 16은 제7 실시형태의 표시 소자의 설명도이다.
도 17은 제7 실시형태의 유기 전계 발광(EL: electroluminescent) 소자의 설명도이다.
도 18은 제7 실시형태의 텔레비전 장치의 설명도(파트 4)이다.
도 19는 제7 실시형태의 다른 표시 소자의 설명도(파트 1)이다.
도 20은 제7 실시형태의 다른 표시 소자의 설명도(파트 2)이다.
이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.
도면에서, 동일 요소는 동일 참조 번호로 표기되고, 그 중복 설명은 생략될 수 있다.
〈제1 실시형태〉
전계 효과형 트랜지스터의 구조
도 1a 및 도 1b는 제1 실시형태의 전계 효과형 트랜지스터를 예시하는 도면이며, 도 1a는 단면도이고, 도 1b는 평면도이다. 도 1a는 도 1b의 A-A 선을 따라 취한 종단면도를 예시한다. 설명의 편의상, 도 1b의 평면도에서 예시되는 일부 요소는 도 1a의 단면도에서 사용되는 것과 같은 해칭(hatching)이 표시된다.
도 1a 및 도 1b를 참조하면, 전계 효과형 트랜지스터(10)는 기재(base)(11), 반도체막(12), 게이트 절연막(13), 게이트 전극(14), 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)을 포함하는 탑-게이트/바텀-컨택트형의 전계 효과 트랜지스터이다. 전계 효과형 트랜지스터(10)는 탑-게이트/바텀-컨택트형의 전계 효과 트랜지스터일 수 있다. 전계 효과형 트랜지스터(10)는 반도체 디바이스의 통상적인 예이다.
본 실시형태에서, 편의상, 게이트 전극 피복층(17)측이 상부측 또는 일측으로 나타내어지고, 기재(11)측이 하부측 또는 타측으로 나타내어진다. 또한, 게이트 전극 피복층(17)측 상의 각 요소의 표면이 상부면 또는 일면으로 나타내어지고, 기재(11)측 상의 각 요소의 표면이 하부면 또는 타면으로 나타내어진다. 그러나, 전계 효과형 트랜지스터(10)는 위 아래 거꾸로 사용될 수 있거나 임의의 각도로 배치될 수 있다. 또한, 평면도는 대상물을 기재(11)의 상부면으로부터 수직 방향(z축 방향)으로 보는 것을 나타낸다. 평면 형상은 기재(11)의 상부면으로부터 수직 방향(z축 방향)으로 보았을 때 대상물의 형상을 나타낸다. 또한, 종단면은 기재(11) 상의 각 요소의 적층 방향으로 취해진 단면을 나타낸다. 횡단면은 기재(11) 상의 각 요소의 적층 방향에 수직인 방향(기재(11)의 상부면에 평행한 방향)으로 취해진 단면을 나타낸다.
전계 효과형 트랜지스터(10)에서, 반도체막(12)이 절연성 기재(11) 상의 소정의 영역에 형성된다. 게이트 절연막(13)이 반도체막(12) 상의 소정의 영역에 형성된다. 또한, 게이트 절연막(13)의 패턴과 동일 패턴을 갖는 게이트 전극(14)이 게이트 절연막(13) 상에 형성된다. 또한, 기재(11) 및 반도체막(12)을 피복하는 소스 전극(15) 및 드레인 전극(16)이, 채널이 반도체막(12)에 형성되도록, 소스 전극(15)과 드레인 전극(16) 사이에 개재되는 게이트 절연막(13)으로 형성된다. 또한, 게이트 전극 피복층(17)이 게이트 전극(14) 상에 형성된다.
본원에서 사용되는 바와 같이, 게이트 절연막의 패턴과 동일 패턴은, 게이트 전극이 평면도에서 게이트 절연막과 실질적으로 중첩되는 패턴을 나타낸다. 또한, 실질적으로 중첩한다는 것은, 게이트 절연막과 게이트 전극이 동일한 형상을 갖는 경우는 물론 포함하고, 또한, 후술하는 바와 같이, 게이트 전극의 하부면의 외측 에지 부분이 게이트 절연막의 상부면의 주위로부터 수백 nm 돌출하는 경우 및 게이트 절연막의 상부면의 외측 에지 부분이 예를 들어, 게이트 전극의 하부면의 주위로부터 수백 nm 돌출하는 경우를 포함한다. 이하, 전계 효과형 트랜지스터(10)의 각각의 요소에 대해 상세하게 설명한다.
기재(11)는, 반도체막(12)이 형성되는 절연성 부재이다. 기재(11)의 형상, 구조, 및 크기 특히 제한되지 않고 목적에 따라 적절히 선택할 수 있다. 예를 들어, 도 1a 및 도 1b에서, 기재(11)의 평면 형상은 근사적으로 정사각형으로 형성된다.
기재(11)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유리 기재, 플라스틱 기재 등이 사용될 수 있다. 유리 기재는 특히 제한되지 않고, 목적에 따라 적절히 선택할 수 있다. 유리 기재의 예는 무알칼리 유리 및 실리카 유리를 포함한다.
플라스틱 기재는, 특히 제한되지 않고, 목적에 따라 적절히 선택할 수 있다. 플라스틱 기재의 예는 폴리카보네이트(PC), 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN)를 포함한다.
반도체막(12)은 기재(11)의 소정 영역에 형성된다. 반도체막(12)의 형상, 구조 및 크기는 특히 제한되지 않고, 목적에 따라 적절히 선택할 수 있다. 예를 들어, 도 1a 및 도 1b에서, 반도체막(12)의 평면 형상은 x-축 방향을 장측으로 하는 직사각형으로 형성된다. 소스 전극(15)과 드레인 전극(16) 사이에 위치하는 반도체막(12)은 채널 영역으로서의 역할을 한다. 반도체막(12)의 평균 두께는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있지만, 5 nm 내지 1 ㎛가 바람직하고, 10 nm 내지 0.5 ㎛가 보다 바람직하다.
반도체막(12)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 재료의 예는 다결정 실리콘(p-Si), 비정질 실리콘(a-Si), 산화물 반도체 및 펜타센(pentacene)과 같은 유기 반도체를 포함한다. 게이트 절연막(13)과의 계면의 안정성의 관점에서, 이들 중 산화물 반도체가 사용되는 것이 바람직하다.
반도체막(12)을 구성하는 산화물 반도체로서, n형 산화물 반도체가 사용될 수 있다. n형 산화물 반도체는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 바람직하게는, n형 산화물 반도체는 인듐(In), Zn, 주석(Sn) 및 Ti 중 적어도 임의의 하나를 포함하고, 또한 알칼리 토류 원소 또는 희토류 원소를 포함한다. 바람직하게는, n형 산화물 반도체는 In을 포함하고 또한 알칼리 토류 원소 또는 희토류 원소를 포함한다.
알칼리 토류 원소의 예는 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 및 라듐(Ra)을 포함한다.
희토류 원소의 예는 스칸듐(Sc), 이트륨(Y), 란타늄(La), 세륨(Ce), 프라세오뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)을 포함한다.
산화 인듐의 전자 캐리어 농도는 산소 결손량에 따라 근사적으로 1018 cm-3 내지 1020 cm-3만큼 변한다. 산화 인듐은 산소 결손을 갖는 경향이 있다. 따라서, 의도하지 않는 산소 결손이, 산화물을 함유하는 반도체막이 형성된 후에 후속 공정 중에 발생할 수 있다. 산화물은 인듐과 알칼리 토류 원소 또는 희토류 원소인 주로 2개의 금속으로 형성되는 것이 바람직하며, 알칼리 토류 원소 및 희토류 원소 모두는 인듐보다 산소와 결합하기 더 용이하다. 이는 의도하지 않은 산소 결손이 발생하는 것을 방지하면서 조성을 용이하게 제어하는 것을 가능하게 한다. 따라서, 전자 캐리어 농도가 또한 적절하게 제어될 수 있다.
또한, 반도체막(12)을 구성하는 n형 산화물 반도체는, 2가의 양이온, 3가의 양이온, 4가의 양이온, 5가의 양이온, 6가의 양이온, 7가의 양이온 및 8가의 양이온으로부터 선택되는 적어도 하나의 도펀트로의 치환 도핑을 거친다. 바람직하게는, 도펀트의 가수(valence)는 n형 산화물 반도체를 구성하는 (도펀트 외의) 금속 이온의 가수보다 클 수 있다. 또한 치환 도핑은 n형 도핑이라 칭해진다.
게이트 절연막(13)은, 반도체막(12)의 일부와 게이트 전극(14) 사이에 제공된다. 게이트 절연막(13)은 소스 전극(15) 및 드레인 전극(16)과 접촉하지 않는 영역을 포함한다. 게이트 절연막(13)의 형상, 구조 및 크기는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 도 1a 및 도 1b에서, 예시적으로, 게이트 절연막(13)의 평면 형상은 y-축 방향을 장측으로 하는 직사각형으로 형성된다. 게이트 절연막(13)의 일부는 반도체막(12)의 상부면으로부터 y-축 방향으로 연장되고, 기재(11) 상에 직접 형성된다.
게이트 절연막(13)은 게이트 전극(14), 반도체막(12), 소스 전극(15) 및 드레인 전극(16)을 서로 절연시키기 위한 층이다. 게이트 절연막(13)의 평균 두께는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있지만, 바람직하게는 50 nm 내지 1000 nm, 더욱 바람직하게는 100 nm 내지 500 nm이다.
예를 들어, 게이트 절연막(13)은 산화물막이다. 산화물막은, 알칼리 토류 금속인 그룹 A 원소와 갈륨(Ga), 스칸듐(Sc), 이트륨(Y), 및 란타노이드 중 적어도 하나인 그룹 B 원소를 함유한다. 바람직하게는, 산화물막은 Zr(지르코늄) 및 Hf(하프늄) 중 적어도 하나인 그룹 C 원소를 함유하고, 필요에 따라 다른 성분을 추가로 함유한다. 산화물막은 하나의 알칼리 토류 금속 원소를 포함할 수 있거나 2 이상의 알칼리 토류 금속 원소를 포함할 수 있다.
란타노이드의 예는 란타늄(La), 세륨(Ce), 프라세오뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb) 및 루테튬(Lu)을 포함한다.
산화물막은 상유전체 비정질 산화물을 함유하거나, 상유전체 비정질 산화물로 형성되는 것이 바람직하다. 상유전체 비정질 산화물은 대기 중에 안정하며, 광범위한 조성 범위에서 안정적으로 비정질 구조를 형성할 수 있다. 산화물막의 일부에 결정이 포함될 수 있다.
알칼리 토류 산화물은 대기 중의 수분이나 이산화탄소와 반응하기 쉽고, 용이하게 수산화물이나 탄산염으로 변환된다. 따라서, 이러한 알칼리 토류 산화물은 단독으로는 전자 디바이스에서의 사용에 적절하지 않다. 또한, Ga, Sc, Y 및 Ce를 제외한 란타노이드와 같은 단순 산화물은 결정화되기 쉽고, 누설 전류를 야기한다. 그러나, 알칼리 토류 금속과 Ga, Sc, Y 및 Ce를 제외한 란타노이드를 함유하는 산화물은 대기 중에서 안정적이고, 광범위한 조성 영역에서 비정질막을 형성할 수 있다. Ce는 란타노이드 원소 중에서 특이하게 4가로 되어, 알칼리 토류 금속과 함께 페로브스카이트(perovskite) 구조를 갖는 결정을 형성한다. 따라서, 비정질상을 얻기 위해서는, Ce를 제외한 란타노이드가 바람직하다.
알칼리 토류 금속과 Ga를 함유하는 산화물에 대해 스피넬 구조와 같은 결정상이 존재한다. 하지만, 이러한 결정은 페로브스카이트 구조를 갖는 결정과 비교하여, 온도가 상당히 높지 않으면(일반적으로, 1000℃ 이상) 석출되지 않는다. 또한, 알칼리 토류 금속과 Sc, Y, 및 Ce를 제외한 란타노이드를 함유하는 산화물에 대해 안정적인 결정상에 대하여 보고가 제시되지 않았다. 결정은 고온에서의 후속 공정 후에도 비정질상으로부터 석출되는 것이 드물다. 또한, 비정질상은 알칼리 토류 금속과 Ga, Sc, Y 및 Ce를 제외한 란타노이드를 함유하는 산화물이 3종 이상의 금속 원소로 형성되는 것이 더욱 안정적이다.
산화물막에 포함되는 각각의 원소의 함유량은 특히 제한되지 않는다. 하지만, 산화물막은 안정된 비정질상을 유지할 수 있는 조성을 형성하기 위해 각각의 원소군으로부터 선택된 금속 원소를 포함하는 것이 바람직하다.
고유전율을 갖는 막을 제조하기 위하여, Ba, Sr, Lu 및 La와 같은 원소의 조성비를 높이는 것이 바람직하다.
본 실시형태의 산화물막은, 광범위한 조성 범위에서 비정질막을 형성할 수 있으므로, 물리적 특성이 또한 광범위하게 제어될 수 있다. 예를 들면, 일반적으로, 본 실시형태의 산화물막의 유전율은 근사적으로 6 내지 20이며, SiO2와 비교하여 충분히 높다. 하지만, 조성을 선택함으로써, 사용 목적에 따라 유전율이 적절한 값으로 조정될 수 있다.
또한, 본 실시형태의 산화물막에 대한 열팽창 계수는, 10-6 내지 10-5인 일반적인 배선 재료나 반도체 재료에 대한 열팽창 계수와 동등하다. 따라서, 10-7의 열팽창 계수를 갖는 SiO2와 비교하여, 본 실시형태의 산화물막은 가열 공정이 반복적으로 수행된 후에도 막의 박리와 같은 문제를 거의 갖지 않는다. 특히, a-IGZO와 같은 산화물 반도체로, 양호한 계면이 형성된다.
따라서, 본 실시형태의 산화물막을 사용하여 고성능 반도체 디바이스가 제공될 수 있다.
그러나, 게이트 절연막(13)은, 그룹 A 원소와 그룹 B 원소를 적어도 함유하고 바람직하게는 그룹 C 원소를 함유하는 산화물막에 한정되지 않는다. 예를 들면, 게이트 절연막(13)은 Si와 알칼리 토류 금속을 함유하는 산화물막일 수 있다. 또한, 게이트 절연막(13)은, 예를 들면, SiO2, SiN, SiON 또는 Al2O3으로 형성되는 막일 수 있다.
게이트 전극(14)은 게이트 절연막(13) 상에 형성된다. 게이트 전극(14)은 게이트 전압을 인가하는 전극이다. 게이트 전극(14)은 게이트 절연막(13)을 사이에 개재시켜 반도체막(12)에 대향 배치된다.
게이트 전극(14)의 형상, 구조 및 크기는 특히 제한되지 않고, 목적에 따라 적절하게 선택될 수 있다. 예시적으로, 도 1a 및 도 1b에서, 게이트 절연막(13)의 평면 형상은 y-축 방향을 장측으로 하는 직사각형으로 형성된다. 게이트 전극(14)은, 평면도에서 게이트 절연막(13)과 실질적으로 중첩된다.
게이트 전극(14)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 재료의 예는 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu), 아연(Zn), 니켈(Ni), 크롬(Cr), 탄탈륨(Ta), 몰리브덴(Mo) 및 티타늄(Ti)과 같은 금속, 그 합금, 이들 금속의 혼합물을 포함한다.
또한, 게이트 전극(14)의 재료의 예는 산화 인듐, 산화 아연, 산화 주석, 산화 갈륨, 산화 니오븀과 같은 도전성 산화물, 그 복합 화합물, 그 혼합물을 포함한다. 또한, 폴리에틸렌 디옥시티오펜(PEDOT), 폴리아닐린(PANI)과 같은 유기 도전체가 사용될 수 있다. 게이트 전극(14)의 평균 두께는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있지만, 바람직하게는 10 nm 내지 1 ㎛이고, 더욱 바람직하게는 50 nm 내지 300 nm이다.
소스 전극(15) 및 드레인 전극(16)은 기재(11) 상에 형성되고 반도체막(12)과 접촉한다. 소스 전극(15) 및 드레인 전극(16)은 반도체막(12)의 일부를 피복하도록 형성되고, 서로 소정의 거리로 이격되게 형성되며, 이는 채널 영역으로서의 역할을 한다. 소스 전극(15) 및 드레인 전극(16)은 게이트 전극(14)에 게이트 전압이 인가될 때 전류를 흐르게 하는 전극이다.
소스 전극(15) 및 드레인 전극(16)의 형상, 구조 및 크기는 특히 제한되지 않고, 목적에 따라 적절히 선택할 수 있다. 예시적으로, 도 1a 및 도 1b에서, 소스 전극(15) 및 드레인 전극(16)의 평면 형상은 x-축 방향을 장측으로 하는 직사각형으로 형성된다.
소스 전극(15) 및 드레인 전극(16)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 재료의 예는 알루미늄, 금, 백금, 팔라듐, 은, 구리, 아연, 니켈, 크롬, 탄탈륨, 몰리브덴, 티타늄과 같은 금속, 그 합금 및 이들 금속의 혼합물을 포함한다. 또한, 산화 인듐, 산화 아연, 산화 주석, 산화 갈륨, 산화 니오븀과 같은 도전성 산화물, 그 복합 화합물 및 그 혼합물이 사용될 수 있다. 소스 전극(15) 및 드레인 전극(16)은 이들 재료의 적층 구조를 사용할 수 있다.
소스 전극(15) 및 드레인 전극(16)의 평균 두께는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 하지만, 소스 전극(15) 및 드레인 전극(16)의 평균 두께는 게이트 절연막(13)의 평균 두께보다 얇게 형성된다.
이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극(14)과 접촉하는 것을 방지한다. 그 결과, 소스 전극(15)과 게이트 전극(14) 사이의 누설 전류를 억제할 수 있고, 또한 드레인 전극(16)과 게이트 전극(14) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
게이트 전극 피복층(17)이 게이트 전극(14) 상의 소정 영역에 형성된다. 게이트 전극 피복층(17)은 소스 전극(15) 및 드레인 전극(16)을 포함하는 전계 효과형 트랜지스터(10)를 구성하는 다른 요소와 접촉하지 않고 게이트 전극(14)과 접촉하도록 형성된다.
게이트 전극 피복층(17)은 소스 전극(15) 및 드레인 전극(16)의 재료와 같은 재료로 형성되는 층이며, 소스 전극(15) 및 드레인 전극(16)의 두께와 거의 동일한 두께를 갖는다. 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)의 조합된 평면 형상은 x-축 방향을 장측으로 하는 직사각형으로 형성된다. 그러나, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)은, 서로 이격되며 서로 전기적으로 접속되지 않는다.
<전계 효과형 트랜지스터의 제조 방법>
다음으로, 도 1a 및 도 1b에 예시된 전계 효과형 트랜지스터의 제조 방법에 대해 설명한다. 도 2a 내지 도 2d 및 도 3a 내지 도 3c는 제1 실시형태의 전계 효과형 트랜지스터의 제조 공정을 예시하는 도면이다.
우선, 도 2a에 예시된 단계에서, 예를 들어, 유리 기재인 기재(11)가 준비된다. 반도체막(12)이 기재(11)의 전체면 상에 형성된다. 기재(11)의 재료 및 두께는 전술한 바와 같이 적절히 선택될 수 있다. 또한, 기재(11)의 표면을 클리닝하고 밀착성(adhesiveness)을 향상시키기 위해, 산소 플라스마, UV 오존, UV 조사 클리닝과 같은 사전 처리가 바람직하게 수행된다.
반도체막(12)을 형성하기 위한 방법은 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 막을 형성하기 위한 방법의 예는 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학 기상 증착(CVD)법, 원자층 증착(ALD)법과 같은 진공 공정을 포함하고, 또한 딥 코팅(dip coating)법, 스핀 코팅(spin coating)법 및 다이 코팅법과 같은 용액 공정을 포함한다. 반도체막(12)의 재료 및 두께는 전술한 바와 같이 적절히 선택될 수 있다.
반도체막(12)이 형성된 후, 반도체막(12) 상의 전체면 상에 감광성 수지로 이루어진 레지스트가 형성되고, 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 반도체막(12) 상의 소정 영역을 피복하는 레지스트층(300)(에칭 마스크)이 형성된다.
다음으로, 도 2b에 예시되는 단계에서, 레지스트층(300)을 에칭 마스크로서 사용하여, 레지스트층(300)에 의해 피복되지 않은 반도체막(12)의 영역이 에칭에 의해 제거된다. 반도체막(12)은, 예를 들면, 습식 에칭에 의해 제거될 수 있다.
다음으로, 도 2c에 예시되는 단계에서, 레지스트층(300)이 제거된 후, 기재(11)의 전체면 위에 반도체막(12)을 피복하는 게이트 절연막(13) 및 게이트 전극(14)이 순차적으로 적층된다.
게이트 절연막(13)을 형성하기 위한 방법은 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 막을 형성하기 위한 방법의 예는 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학 기상 증착(CVD)법, 원자층 증착(ALD)법과 같은 진공 공정을 포함하고, 또한 딥 코팅법, 스핀 코팅법 및 다이 코팅법과 같은 용액 공정을 포함한다. 게이트 절연막(13)의 재료 및 두께는 전술한 바와 같이 적절히 선택될 수 있다.
게이트 전극(14)을 형성하기 위한 방법은 특히 제한되지 않고, 목적에 따라 적절히 선택할 수 있다. 예는 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학 기상 증착(CVD)법 및 원자층 증착(ALD)법과 같은 진공 공정을 포함하고, 또한 딥 코팅법, 스핀 코팅법 및 다이 코팅법과 같은 용액 공정을 포함한다. 게이트 전극(14)의 재료 및 두께는 전술한 바와 같이 적절히 선택될 수 있다.
게이트 절연막(13) 및 게이트 전극(14)이 형성된 후, 게이트 전극(14)의 전체면 상에 감광성 수지로 이루어진 레지스트가 형성되고, 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 게이트 전극(14) 상의 소정 영역을 피복하는 레지스트층(310)(에칭 마스크)이 형성된다.
다음으로, 도 2d에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여, 레지스트층(310)에 의해 피복되지 않은 게이트 전극(14)의 영역이 에칭에 의해 제거된다. 후속하여, 레지스트층(310)에 의해 피복되지 않은 게이트 절연막(13)의 영역이 에칭에 의해 제거된다.
예를 들면, 게이트 전극(14)이 Al, Mo, 또는 Al 및 Mo 중 하나를 함유하는 합금으로 형성되는 경우, 게이트 전극(14)이 PAN(Phosphoric-acetic-nitric-acid)계의 에칭액을 사용하여 에칭될 수 있다. PAN계 에칭액은, 인산, 질산 및 아세트산의 혼합액이다.
또한, 게이트 절연막(13)이 전술한 그룹 A 원소 및 그룹 B 원소를 적어도 함유하는 산화물막인 경우, 게이트 절연막(13)은 염산, 옥살산, 질산, 인산, 아세트산, 황산 및 과산화 수소 중 적어도 임의의 하나를 함유하는 에칭액을 사용하여 에칭될 수 있다.
또한, 게이트 절연막(13)이 Si를 함유한 산화물막인 경우, 게이트 절연막(13)은 불화 수소산, 불화 암모늄, 불화 수소 암모늄 및 유기 알칼리 중 적어도 임의의 하나를 함유하는 에칭액을 사용하여 에칭될 수 있다.
또한, 레지스트층(310)은, PAN계의 에칭액에 대해 에칭 내성을 갖는다.
따라서, 게이트 전극(14) 및 게이트 절연막(13)은, 1회의 마스크 제조 공정(즉, 레지스트층(310)을 형성하기 위한 공정)을 수행함으로써 에칭될 수 있다. 예를 들면, 에칭은 동일 마스크(레지스트층(310))를 사용하여 수행될 수 있다. 즉, 종래 기술과 달리, 게이트 전극(14)의 에칭과 게이트 절연막(13)의 에칭에 대해 별도의 마스크가 제조될 필요가 없다.
다음으로, 도 3a에 예시되는 단계에서, 레지스트층(310)이 제거된 후, 반도체막(12)에 채널이 형성되도록, 소스 전극(15)과 드레인 전극(16) 사이에 게이트 절연막(13)을 개재시켜 기재(11) 및 반도체막(12)을 피복하는 소스 전극(15) 및 드레인 전극(16)이 형성된다. 동시에, 게이트 전극(14) 상에 게이트 전극 피복층(17)이 형성된다.
소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)을 형성하기 위한 방법은 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 본 방법의 예는 스퍼터링법, 진공 증착법, 딥 코팅법, 스핀 코팅법 및 다이 코팅법을 사용하여 막을 형성한 후 포토리소그래피에 의해 막을 패터닝하는 방법을 포함한다. 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)의 재료 및 두께는 전술한 바와 같이 적절히 선택될 수 있다.
소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)이 형성된 후, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)의 전체면 상에 감광성 수지로 이루어진 레지스트가 형성되어, 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17) 상의 소정 영역을 피복하는 레지스트층(320)(에칭 마스크)이 형성된다.
다음으로, 도 3b에 예시되는 단계에서, 레지스트층(320)을 에칭 마스크로서 사용하여, 레지스트층(320)에 의해 피복되지 않은 소스 전극(15) 및 드레인 전극(16)의 영역이 에칭에 의해 제거된다. 예를 들면, 소스 전극(15) 및 드레인 전극(16)의 영역은 습식 에칭에 의해 제거될 수 있다. 게이트 전극 피복층(17)은 레지스트층(320)에 의해 완전하게 피복된다. 따라서, 게이트 전극 피복층(17)은 에칭되지 않는다.
다음으로, 도 3c에 예시되는 단계에서, 레지스트층(320)이 제거된다. 따라서, 자기-정렬 탑-게이트형의 전계 효과 트랜지스터(10)가 제조된다.
제1 실시형태의 전계 효과형 트랜지스터(10)는, 소스 전극(15) 및 드레인 전극(16)이 반도체막(12)과 접촉하도록 형성된다. 종래 기술과 달리, 제1 실시형태의 전계 효과형 트랜지스터(10)는 층간 절연층 상에 형성된 소스 전극 및 드레인 전극이 컨택트 홀을 통해 반도체막(12)의 소스 영역 및 드레인 영역에 접속되는 구조를 필요로 하지 않는다. 또한, 불순물 영역 등이 형성될 필요가 없다. 따라서, 전계 효과형 트랜지스터(10)가 미세화될 수 있다.
또한, 전계 효과형 트랜지스터(10)는, 게이트 절연막(13)을 마스크로서 사용하여 소스 전극(15) 및 드레인 전극(16)이 자기-정렬 방식으로 제조되는 자기-정렬(자기-정렬 구조) 전계 효과형 트랜지스터이다. 이는, 게이트 절연막(13)의 폭에 기초하여 채널의 길이가 제어될 수 있게 하여, 전계 효과형 트랜지스터(10)의 미세화를 가능하게 한다.
또한, 전계 효과형 트랜지스터(10)에서, 게이트 절연막(13)의 평면 형상은 게이트 전극(14)의 평면 형상과 실질적으로 동일하다. 따라서, 기생 용량이 저감될 수 있다. 그 결과, 전계 효과형 트랜지스터(10)의 스위칭 특성이 향상될 수 있다.
또한, 소스 전극(15) 및 드레인 전극(16)의 두께가 게이트 절연막(13)의 두께보다 얇다. 이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극(14)과 접촉하는 것을 방지한다. 또한, 소스 전극(15) 및 드레인 전극(16)이 얇기 때문에, 소스 전극(15)과 게이트 전극 피복층(17) 사이, 또한 드레인 전극(16)과 게이트 전극 피복층(17) 사이에 레벨차가 형성된다. 이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극 피복층(17)과 분리되는 것을 보장한다. 따라서, 소스 전극(15)과 게이트 전극(14) 사이의 누설 전류 또한 드레인 전극(16)과 게이트 전극(14) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
또한, 전계 효과형 트랜지스터(10)에서, 게이트 전극(14) 및 게이트 절연막(13)은 동일 마스크를 사용하여 에칭된다. 이는, 전계 효과형 트랜지스터(10)의 제조 공정에서 사용되는 에칭 마스크의 수를 종래 제조 공정에 비해 저감할 수 있게 하며, 전계 효과형 트랜지스터(10)의 제조 공정을 간략화할 수 있다.
〈제2 실시형태〉
제2 실시형태는, 게이트 전극이 오버행(overhang) 형상으로 형성되는 예를 예시한다. 제2 실시형태에서, 전술한 실시형태의 요소와 동일 요소의 설명은 생략될 수 있다.
도 4는, 제2 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다. 도 4에 예시되는 전계 효과형 트랜지스터(10A)와 전계 효과형 트랜지스터(10)(도 1a 참조) 사이의 차이는, 게이트 전극(14)이 게이트 전극(14A)으로 교체된다는 점이다.
게이트 전극(14A)은 오버행 형상으로 형성된다. 즉, 게이트 절연막(13)은 게이트 전극(14A)보다 그 폭이 좁은 영역을 포함한다.
도 4의 예에서, 게이트 전극(14A)의 측면은 기재(11)의 상부면에 수직이다. 게이트 전극(14A)의 하부면의 외측 에지 부분은 게이트 절연막(13)의 상부면의 주위로부터 돌출된다. 즉, 게이트 전극(14A)의 전체 영역에서, 게이트 전극(14A)의 폭은 게이트 절연막(13)의 폭보다 넓다. 오버행 양(도 4의 단면에서 예시되는 게이트 전극(14A)과 게이트 절연막(13) 사이의 폭의 차이)은 예를 들면, 근사적으로 100 nm 내지 수백 nm로 설정될 수 있다.
그러나, 게이트 전극(14A)의 측면은 기재(11)의 상부면에 수직일 필요는 없다. 게이트 전극(14A)은 게이트 절연막(13)을 향해 더 좁게 되는 하향으로 테이퍼링되는 형상으로 형성될 수 있거나, 게이트 절연막(13)을 향해 더 넓게 되는 상향으로 테이퍼링되는 형상으로 형성될 수 있다. 즉, 게이트 절연막(13)이 게이트 전극(14A)의 폭보다 더 좁은 폭의 영역을 갖는 한, 게이트 절연막(13)은 임의의 형상으로 형성될 수 있다.
오버행 형상의 게이트 전극(14A)은 도 2d에 예시되는 단계에서 습식 에칭 공정을 제어함으로써 제조될 수 있다. 즉, 습식 에칭 공정을 제어함으로써, 게이트 전극(14A)의 폭보다 더 좁은 폭의 영역을 갖는 게이트 절연막(13)이 제조될 수 있다.
이러한 방식으로, 제2 실시형태의 전계 효과형 트랜지스터(10A)는 제1 실시형태의 전계 효과형 트랜지스터(10)의 구조와 유사한 구조를 갖는다. 따라서, 전계 효과형 트랜지스터(10A)가 미세화될 수 있다.
또한, 전계 효과형 트랜지스터(10A)에서, 게이트 전극(14A)이 오버행 형상으로 형성되고, 게이트 절연막(13)은 게이트 전극(14A)의 폭보다 더 좁은 폭의 영역을 갖는다. 이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극 피복층(17)과 분리되는 것을 보장한다. 또한, 소스 전극(15) 및 드레인 전극(16)의 두께는 게이트 절연막(13)의 두께보다 얇다. 이러한 상승 효과(synergistic effect) 때문에, 소스 전극(15)과 게이트 전극(14A) 사이의 누설 전류, 또한 드레인 전극(16)과 게이트 전극(14A) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
〈제3 실시형태〉
제3 실시형태는, 게이트 전극이 언더컷(undercut)을 갖는 예를 예시한다. 제3 실시형태에서, 전술한 실시형태의 요소와 동일한 요소의 설명은 생략될 수 있다.
<전계 효과형 트랜지스터의 구조>
도 5는 제3 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다. 도 5에 예시되는 전계 효과형 트랜지스터(10B)와 전계 효과형 트랜지스터(10)(도 1a 참조) 사이의 차이는, 게이트 전극(14)이 게이트 전극(14B)으로 교체된다는 점이다.
게이트 전극(14B)은 언더컷을 갖는다. 즉, 게이트 전극(14B)은 게이트 절연막(13)의 폭보다 더 좁은 폭의 영역을 포함한다.
도 5의 예에서, 게이트 전극(14B)은, 도전막(141) 상에 도전막(142)이 적층된 적층막이다. 게이트 전극(14B)을 구성하는 적층막에서, 층의 폭은 게이트 절연막(13)을 향해 갈수록 층별로 더 좁게 된다. 더욱 구체적으로, 도전막(141)의 폭은 도전막(142)의 폭보다 좁다. 따라서, 도전막(142)의 하부면의 외측 에지 부분이 도전막(141)의 상부면의 주위로부터 돌출된다. 또한, 도전막(141)의 폭은 게이트 절연막(13)의 폭보다 좁다. 따라서, 게이트 절연막(13)의 상부면의 외측 에지 부분이 도전막(141)의 하부면의 주위로부터 돌출된다.
언더컷 양(도 5의 단면에서의 도전막(141)과 도전막(142) 사이의 폭의 차이)은, 예를 들면, 근사적으로 100 nm 내지 수백 nm로 설정될 수 있다.
도전막(141)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유기 알칼리 용액을 에칭액으로 사용하여 에칭될 수 있는 금속, 합금, 복수의 금속의 혼합물 및 금속막 이외의 도전막을 사용할 수 있다. 재료의 예는 알루미늄(Al), Al 합금(Al를 주로 함유하는 합금) 및 도전성을 갖는 산화물막을 포함한다.
유기 알칼리 용액의 예는 수산화 테트라메틸 암모늄(TMAH-계), 수산화 2-히드록시에틸 트리메틸암모늄(CHOLINE-계), 모노에탄올아민 용액과 같은 강알칼리 용액을 포함한다.
도전막(142)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유기 알칼리 용액에 대해서 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(141)보다 더 높은 에칭 레이트를 갖는 금속, 합금, 복수의 금속의 혼합물, 금속막 이외의 도전막을 사용할 수 있다. 재료의 예는 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 구리(Cu) 및 니켈(Ni)과 같은 금속, 그 합금, 이들 금속의 혼합물, 도전성을 갖는 산화물막을 포함한다.
도전막(141)의 평균 두께는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있지만, 10 nm 내지 200 nm가 바람직하고, 50 nm 내지 100 nm가 보다 바람직하다. 도전막(142)의 평균 두께는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있지만, 10 nm 내지 200 nm가 바람직하고, 50 nm 내지 100 nm가 보다 바람직하다.
<전계 효과형 트랜지스터의 제조 방법>
전계 효과형 트랜지스터(10B)를 제조하기 위해, 우선 도 2a 및 도 2b에서 설명된 단계와 유사한 단계가 수행된다. 다음으로, 도 6a에 예시되는 단계에서, 레지스트층(300)이 제거된 후, 기재(11)의 전체면 위에 반도체막(12)을 피복하는 게이트 절연막(13)이 형성된다. 또한, 게이트 절연막(13) 상에 도전막(141) 및 도전막(142)이 순차적으로 적층된다. 게이트 절연막(13)의 형성 방법은 전술한 바와 같다.
도전막(141 및 142)을 형성하기 위한 방법은 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 본 방법의 예는 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학 기상 증착(CVD)법 및 원자층 증착(ALD)법과 같은 진공 공정을 포함하고, 또한 딥 코팅법, 스핀 코팅법 및 다이 코팅법과 같은 용액 공정을 포함한다. 다른 예는 잉크젯 인쇄, 나노임프린팅 및 그라비어 인쇄와 같은 인쇄 공정을 포함한다.
본원에서의 예로서, 에칭액으로서 유기 알칼리 용액을 사용함으로써 에칭될 수 있는 재료(예를 들면, Al 합금)가 도전막(141)의 재료로서 선택된다. 소정의 에칭액에 대해 도전막(141)보다 높은 에칭 레이트를 갖는 재료(예를 들면, Mo 합금)가 도전막(142)의 재료로서 선택된다.
도전막(142)이 형성된 후, 도전막(142)의 전체면 상에 감광성 수지로 이루어진 레지스트가 형성되어 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 도전막(142) 상의 소정 영역을 피복하는 레지스트층(310)(에칭 마스크)이 형성된다.
다음으로, 도 6b에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역이 에칭에 의해 제거된다. 도전막(141)보다 도전막(142)에 대해 에칭 레이트가 더 높은 에칭액을 사용하여 에칭을 수행함으로써, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역만이 에칭에 의해 제거될 수 있다. 이 때, 도전막(141)은 거의 에칭되지 않는다. 도전막(141)의 에칭 레이트 대 도전막(142)의 에칭 레이트의 비는 적어도 1:10으로 하는 것이 바람직하다. 또한, 레지스트층(310)은 이 단계에서 사용되는 에칭액에 대해 에칭 내성을 갖는다.
다음으로, 도 6c에 예시되는 단계에서, 도전막(142)에 의해 피복되지 않은 도전막(141)의 영역이 에칭에 의해 제거된다. 이 단계에서, 에칭액으로서 유기 알칼리 용액이 사용된다. 레지스트층(310)은 유기 알칼리 용액에 용해될 수 있다. 반대로, 도전막(142)은 유기 알칼리 용액에 대해서 에칭 내성을 갖는다. 따라서, 레지스트층(310)이 용해되어도, 도전막(142)이 마스크로서 도전막(141)을 사용하여 원하는 형상으로 에칭될 수 있다. 또한, 레지스트층(310)은 서서히 용해되지만, 도 6c는, 레지스트층(310)이 완전하게 용해된 상태를 예시한다. 도전막(141)이 에칭된 후, 게이트 전극(14B)을 마스크로서 사용하여 게이트 절연막(13)이 에칭된다.
또한, 도 6c에 예시되는 단계에서, 도전막(142)이 에칭 마스크로서의 역할을 한다. 따라서, 예를 들면, 도 6b에 예시되는 단계가 수행된 후에, 미리 레지스트층(310)이 에칭에 의해 제거될 수 있고, 후속하여, 도전막(142)을 에칭 마스크로서 사용하여 도전막(141)이 에칭될 수 있다.
도 6c에 예시되는 단계에서, (에칭 시간과 같은) 습식 에칭의 공정을 제어함으로써 도전막(141)의 폭이 도전막(142)의 폭보다 좁게 될 수 있다. 즉, 언더컷(도 6c의 단면에서 예시되는 도전막(141)과 도전막(142) 사이의 폭의 차이)이 형성될 수 있다.
따라서, 게이트 전극(14B) 및 게이트 절연막(13)은 1회의 마스크 제조 공정(즉, 레지스트층(310)을 형성하는 공정)을 수행함으로써 에칭될 수 있다. 즉, 종래 기술과 달리, 게이트 전극(14B)의 에칭과 게이트 절연막(13)의 에칭에 대해 별도의 마스크가 제조될 필요가 없다.
본원에서, 1회의 마스크 제조 공정에 의해 에칭을 수행하는 것은 "동일 마스크를 사용한 에칭"으로 표현될 수 있다. 즉, "동일 마스크를 사용한 에칭"이라는 표현은 동일한 레지스트층을 에칭 마스크로서 사용하여 복수의 층이 에칭되는 경우를 포함하고, 또한 하부층이 에칭되는 중에 레지스트층이 용해되는 경우에 상부층을 마스크로서 사용하여 하부층이 에칭되는 경우를 포함한다.
도 6c에 예시되는 단계 후에, 도 3a 내지 도 3c에서 설명되는 단계와 유사한 단계를 수행함으로써, 도 5에 예시되는 자기-정렬 탑-게이트형의 전계 효과 트랜지스터(10B)가 제조된다.
제3 실시형태의 전계 효과형 트랜지스터(10B)는 제1 실시형태의 전계 효과형 트랜지스터(10)의 구조와 유사한 구조를 갖는다. 따라서, 전계 효과형 트랜지스터(10B)가 미세화될 수 있다.
또한, 전계 효과형 트랜지스터(10B)에서, 게이트 전극(14B)은 언더컷을 갖는다. 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)이 스퍼터링에 의해 형성되는 경우에, 스퍼터 입자는 언더컷 부분에 거의 도달하지 않는다. 이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극 피복층(17)으로부터 분리되는 것을 보장한다. 또한, 소스 전극(15) 및 드레인 전극(16)의 두께는 게이트 절연막(13)의 두께보다 얇다. 이러한 상승 효과 때문에, 소스 전극(15)과 게이트 전극(14B) 사이의 누설 전류, 또한 드레인 전극(16)과 게이트 전극(14B) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
그러나, 전계 효과형 트랜지스터(10B)에서, 소스 전극(15) 및 드레인 전극(16)의 두께가 게이트 절연막(13)의 두께보다 얇을 필요는 없다. 전계 효과형 트랜지스터(10B)에서, 소스 전극(15) 및 드레인 전극(16)의 두께는 게이트 절연막(13)과 상부층을 제외한 게이트 전극(14B)의 총 두께(즉, 게이트 절연막(13)의 두께 ＋ 도전막(141)의 두께)보다 얇다. 이는, 게이트 전극(14B)이 소스 전극(15) 및 드레인 전극(16)과 접촉하는 것을 방지한다.
〈제4 실시형태〉
제4 실시형태는, 게이트 전극이 언더컷을 갖는 다른 예를 예시한다. 제4 실시형태에서, 전술한 실시형태의 요소와 동일한 요소의 설명은 생략될 수 있다.
<전계 효과형 트랜지스터의 구조>
도 7은 제4 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다. 도 7에 예시되는 전계 효과형 트랜지스터(10C)와 전계 효과형 트랜지스터(10)(도 1a 참조) 사이의 차이는, 게이트 전극(14)이 게이트 전극(14C)으로 교체된다는 점이다.
게이트 전극(14C)은 언더컷을 갖는다. 즉, 게이트 전극(14C)은 게이트 절연막(13)의 폭보다 더 좁은 폭의 영역을 갖는다.
도 7의 예에서, 게이트 전극(14C)은, 도전막(141) 상에 도전막(142) 및 도전막(143)이 순차적으로 적층된 적층막이다. 게이트 전극(14C)을 구성하는 적층막에서, 층의 폭은 게이트 절연막(13)을 향해 갈수록 층별로 더 좁게 된다. 더욱 구체적으로, 도전막(141)의 폭은 도전막(142)의 폭보다 좁다. 따라서, 도전막(142)의 하부면의 외측 에지 부분이 도전막(141)의 상부면 주위로부터 돌출된다. 또한, 도전막(142)의 폭은 도전막(143)의 폭보다 좁다. 따라서, 도전막(143)의 하부면의 외부 에지 부분이 도전막(142)의 상부면의 주위로부터 돌출된다. 또한, 도전막(141)의 폭은 게이트 절연막(13)의 폭보다 좁다. 따라서, 게이트 절연막(13)의 상부면 외측 에지 부분이 도전막(141)의 하부면의 주위로부터 돌출된다.
언더컷 양(도 7의 단면에서 예시된 도전막(141)과 도전막(142) 사이의 폭의 차이)은, 예를 들면, 근사적으로 100 nm 내지 수백 nm로 설정될 수 있다. 또한, 언더컷 양(도 7의 단면에서 예시된 도전막(142)과 도전막(143) 사이의 폭의 차이)은 예를 들면, 근사적으로 100 nm 내지 수백 nm로 설정될 수 있다.
도전막(141 및 142)의 재료 및 두께는 전술한 바와 같다. 도전막(143)의 재료는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유기 알칼리 용액에 대해 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(142)보다 높은 에칭 레이트를 갖는 금속, 합금, 복수의 금속의 혼합물, 금속막 이외의 도전막을 사용할 수 있다. 재료의 예는 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 구리(Cu) 및 니켈(Ni)과 같은 금속, 그 합금, 이들 금속의 혼합물, 도전성을 갖는 산화물막을 포함한다. 도전막(143)의 평균 두께는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있지만, 10 nm 내지 200 nm가 바람직하고, 50 nm 내지 100 nm가 보다 바람직하다.
<전계 효과형 트랜지스터의 제조 방법>
전계 효과형 트랜지스터(10C)를 제조하기 위해, 우선, 제1 실시형태의 도 2a 및 도 2b에서 설명된 단계와 유사한 단계가 수행된다. 다음으로, 도 8a에 예시되는 단계에서, 레지스트층(300)이 제거된 후, 기재(11)의 전체면 위에 반도체막(12)을 피복하는 게이트 절연막(13)이 형성된다. 또한, 게이트 절연막(13) 상에 도전막(141), 도전막(142) 및 도전막(143)이 순차적으로 적층된다. 게이트 절연막(13)의 형성 방법은 전술한 바와 같다. 도전막(143)의 형성 방법은 도전막(141 및 142)의 형성 방법과 같을 수 있다.
본원에서 예를 들어, 도전막(141)의 재료로서 유기 알칼리 용액을 에칭액으로서 사용하여 에칭될 수 있는 재료(예를 들면, Al 합금)가 선택된다. 도전막(142)의 재료로서 유기 알칼리 용액에 대해서 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(141)보다 높은 에칭 레이트를 갖는 재료(예를 들면, Mo 합금)가 선택된다. 또한, 도전막(143)의 재료로서 유기 알칼리 용액에 대해서 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(142)보다 높은 에칭 레이트를 갖는 재료(예를 들면, Ti)가 선택된다.
도전막(143)이 형성된 후, 도전막(143)의 전체면 상에 감광성 수지로 이루어진 레지스트가 형성되고, 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 도전막(143) 상의 소정 영역을 피복하는 레지스트층(310)(에칭 마스크)이 형성된다.
다음으로, 도 8b에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여, 레지스트층(310)에 의해 피복되지 않은 도전막(143)의 영역이 에칭에 의해 제거된다. 도전막(142)보다 도전막(143)에 대해 에칭 레이트가 더 높은 에칭액을 사용하여 에칭을 수행함으로써, 레지스트층(310)에 의해 피복되지 않은 도전막(143)의 영역만이 에칭에 의해 제거될 수 있다. 이 때, 도전막(142)은 거의 에칭되지 않는다. 도전막(142)의 에칭 레이트 대 도전막(143)의 에칭 레이트의 비는 적어도 1：10인 것이 바람직하다. 또한, 레지스트층(310)은 이 단계에서 사용되는 에칭액에 대해 에칭 내성을 갖는다.
다음으로, 도 8c에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역이 에칭에 의해 제거된다. 도전막(141)보다 도전막(142)에 대해 에칭 레이트가 더 높은 에칭액을 사용하여 에칭을 수행함으로써, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역만이 에칭에 의해 제거될 수 있다. 이 때, 도전막(141)은 거의 에칭되지 않는다. 도전막(141)의 에칭 레이트 대 도전막(142)의 에칭 레이트의 비는 적어도 1：10인 것이 바람직하다. 또한, 레지스트층(310)은 이 단계에서 사용되는 에칭액에 대해 에칭 내성을 갖는다.
다음으로, 도 8d에 예시되는 단계에서, 도전막(142 및 143)에 의해 피복되지 않은 도전막(141)의 영역이 에칭에 의해 제거된다. 이 단계에서, 에칭액으로서 유기 알칼리 용액을 사용된다. 레지스트층(310)은 유기 알칼리 용액에 용해될 수 있다. 반대로, 도전막(142 및 143)은 유기 알칼리 용액에 대해 에칭 내성을 갖는다. 따라서, 레지스트층(310)이 용해되어도, 도전막(142 및 143)을 마스크로서 사용하여 도전막(141)이 원하는 형상으로 에칭될 수 있다. 또한, 레지스트층(310)은 서서히 용해되지만, 도 8d는, 레지스트층(310)이 완전하게 용해된 상태를 예시한다. 도전막(141)이 에칭된 후, 게이트 전극(14C)을 마스크로서 사용함으로써 게이트 절연막(13)이 에칭된다.
또한, 도 8d에 예시되는 단계에서, 도전막(142 및 143)이 에칭 마스크로서의 역할을 한다. 따라서, 예를 들면, 도 8b 또는 도 8c에 예시되는 단계가 수행된 후에, 미리 레지스트층(310)이 에칭에 의해 제거될 수 있고, 후속하여, 도전막(142 및 143)을 에칭 마스크로서 사용하여 도전막(141)이 에칭될 수 있다.
도 8d에 예시되는 단계에서, (에칭 시간과 같은) 습식 에칭의 공정을 제어함으로써, 도전막(142)의 폭이 도전막(143)의 폭보다 좁게 될 수 있고, 또한 도전막(141)의 폭이 도전막(142)의 폭보다 더 좁게 될 수 있다. 즉, 언더컷(도 8d의 단면에서 예시되는 도전막(141)과 도전막(143) 사이의 폭의 차이)이 더 넓게 형성될 수 있다.
따라서, 게이트 전극(14C) 및 게이트 절연막(13)은 1회의 마스크 제조 공정(레지스트층(310)을 형성하기 위한 공정)을 수행함으로써 에칭될 수 있다. 즉, 종래 기술과 달리, 게이트 전극(14C)의 에칭과 게이트 절연막(13)의 에칭에 대해 별도의 마스크가 제조될 필요가 없다.
도 8d에 예시되는 단계 후에, 도 3a 내지 도 3c에서 설명되는 단계와 유사한 단계를 수행함으로써, 도 7에 예시되는 자기-정렬 탑-게이트형의 전계 효과 트랜지스터(10C)가 제조된다.
제4 실시형태의 전계 효과형 트랜지스터(10C)는 제1 실시형태의 전계 효과형 트랜지스터(10)의 구조와 유사한 구조를 갖는다. 따라서, 전계 효과형 트랜지스터(10C)가 미세화될 수 있다.
또한, 전계 효과형 트랜지스터(10C)의 게이트 전극(14C)은 3층 구조를 갖기 때문에, 2층 구조를 갖는 게이트 전극(14B)보다 층들의 에칭 조건이 조정하기 더욱 용이할 수 있다. 따라서, 전계 효과형 트랜지스터(10C)의 언더컷 양은 전계 효과형 트랜지스터(10B)의 언더컷 양보다 더욱 커질 수 있다. 따라서, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)이 스퍼터링에 의해 형성하는 경우에, 스퍼터 입자는 언더컷 부분에 거의 도달하지 않는다.
이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극 피복층(17)으로부터 분리되는 것을 추가로 보장한다. 또한, 소스 전극(15) 및 드레인 전극(16)의 두께는 게이트 절연막(13)의 두께보다 얇다. 이러한 상승 효과로 인해, 소스 전극(15)과 게이트 전극(14B) 사이의 누설 전류, 또 드레인 전극(16)과 게이트 전극(14C) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
그러나, 전계 효과형 트랜지스터(10C)에서, 소스 전극(15) 및 드레인 전극(16)의 두께가 게이트 절연막(13)의 두께보다 얇을 필요는 없다. 전계 효과형 트랜지스터(10C)에서, 소스 전극(15) 및 드레인 전극(16)의 두께는 게이트 절연막(13)과, 최상층을 제외한 게이트 전극(14C)의 총 두께(즉, 게이트 절연막(13)의 두께 ＋ 도전막(141)의 두께 ＋ 도전막(142)의 두께)보다 얇다. 이는, 게이트 전극(14C)이 소스 전극(15) 및 드레인 전극(16)과 접촉하는 것을 방지한다.
〈제5 실시형태〉
제5 실시형태는, 게이트 전극이 2층 구조를 갖는 예를 예시하며, 여기서 상부 전극층은 하부 전극층의 패턴 폭보다 얇은 패턴 폭을 갖는다. 제5 실시형태에서, 전술한 요소와 동일한 요소의 설명은 생략될 수 있다.
<전계 효과형 트랜지스터의 구조>
도 9는 제5 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다. 도 9에 예시되는 전계 효과형 트랜지스터(10D)와 전계 효과형 트랜지스터(10)(도 1a 참조) 사이의 차이는 게이트 전극(14)이 게이트 전극(14D)으로 교체된다는 점이다.
게이트 전극(14D)은 2개의 전극층을 갖는다. 도 9의 예에서, 게이트 전극(14D)은 도전막(141) 상에 도전막(142)이 적층된 적층막이다. 게이트 전극(14D)을 구성하는 적층막에서, 층들의 폭은 게이트 절연막(13)을 향해 갈수록 층별로 더 좁게 된다. 더욱 구체적으로, 도전막(141)의 폭은 도전막(142)의 폭보다 좁다. 따라서, 도전막(141)의 상부면의 외측 에지 부분은 도전막(142)의 하부면의 주위로부터 돌출된다.
도전막(141)의 재료는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유기 알칼리 용액을 에칭액으로 사용하여 에칭될 수 있는 금속, 합금, 복수의 금속의 혼합물, 금속막 이외의 도전막을 사용할 수 있다. 재료의 예는 알루미늄(Al), Al 합금(Al를 주로 함유하는 합금), 도전성을 갖는 산화물막을 포함한다.
유기 알칼리 용액의 예는 수산화 테트라메틸 암모늄(TMAH-계), 수산화 2-히드록시에틸 트리메틸암모늄(CHOLINE-계), 모노에탄올아민 용액과 같은 강알칼리 용액을 포함한다.
도전막(142)의 재료는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유기 알칼리 용액에 대해서 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(141)보다 높은 에칭 레이트를 갖는 금속, 합금, 복수의 금속의 혼합물, 금속막 이외의 도전막을 사용할 수 있다. 재료의 예는 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 구리(Cu) 및 니켈(Ni)과 같은 금속, 그 합금, 이들 금속의 혼합물 및 도전성을 갖는 산화물막을 포함한다.
도전막(141)의 평균 두께는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있지만, 10 nm 내지 200 nm가 바람직하고, 50 nm 내지 100 nm가 보다 바람직하다. 도전막(142)의 평균 두께는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있지만, 10 nm 내지 200 nm가 바람직하고, 50 nm 내지 100 nm가 보다 바람직하다.
<전계 효과형 트랜지스터의 제조 방법>
전계 효과형 트랜지스터(10D)를 제조하기 위해, 제1 실시형태의 도 2a 및 도 2b에서 설명된 단계와 유사한 단계가 수행되고, 레지스트층(300)이 제거된다. 다음으로, 도 6a에 예시되는 단계에서, 기재(11)의 전체면 위에 반도체막(12)을 피복하는 게이트 절연막(13)이 형성된다. 또한, 게이트 절연막(13) 상에 도전막(141) 및 도전막(142)이 순차적으로 적층된다. 게이트 절연막(13)의 형성 방법은 전술한 바와 같다.
도전막(141 및 142)을 형성하기 위한 방법은 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 본 방법의 예는 스퍼터링법, 펄스 레이저 증착(PLD)법, 화학 기상 증착(CVD)법 및 원자층 증착(ALD)법과 같은 진공 공정을 포함하고, 또한 딥 코팅법, 스핀 코팅법 및 다이 코팅법과 같은 용액 공정을 포함한다. 다른 예는 잉크젯, 나노임프린팅 및 그라비어 인쇄와 같은 인쇄 공정을 포함한다.
예를 들어, 본원에서, 도전막(141)의 재료로서 유기 알칼리 용액을 에칭액으로서 사용함으로써 에칭될 수 있는 재료(예를 들면, Al 합금)가 선택된다. 도전막(142)의 재료로서 소정의 에칭액에 대해 도전막(141)보다 높은 에칭 레이트를 갖는 재료(예를 들면, Mo 합금)가 선택된다.
도전막(142)이 형성된 후, 도전막(142)의 전체면 상에 감광성 수지로 이루어진 레지스터가 형성되어, 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 도전막(142) 상의 소정 영역을 피복하는 레지스트층(310)(에칭 마스크)이 형성된다.
다음으로, 도 6b에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역이 에칭에 의해 제거된다. 도전막(141)보다 도전막(142)에 대해 그 에칭 레이트가 더 높은 에칭액을 사용하여 에칭을 수행함으로써, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역만이 에칭에 의해 제거될 수 있다. 이 때, 도전막(141)은 거의 에칭되지 않는다. 도전막(141)의 에칭 레이트 대 도전막(142)의 에칭 레이트의 비는 적어도 1：10인 것이 바람직하다. 또한, 레지스트층(310)은 이 단계에서 사용되는 에칭액에 대해 에칭 내성을 갖는다.
다음으로, 도 6c에 예시되는 단계에서, 도전막(142)에 의해 피복되지 않은 도전막(141)의 영역은 에칭에 의해 제거된다. 이 단계에서, 에칭액으로서 유기 알칼리 용액을 사용된다. 레지스트층(310)은 유기 알칼리 용액에 용해될 수 있다. 반대로, 도전막(142)은 유기 알칼리 용액에 대해 에칭 내성을 갖는다. 따라서, 레지스트층(310)이 용해되어도, 도전막(142)을 마스크로서 사용하여 도전막(141)이 원하는 형상으로 에칭될 수 있다. 또한, 레지스트층(310)은 서서히 용해되지만, 도 6c는, 레지스트층(310)이 완전하게 용해된 상태를 예시한다. 도전막(141)이 에칭된 후에, 게이트 전극(14D)을 마스크로서 사용하여 게이트 절연막(13)이 에칭된다.
또한, 도 6c에 예시되는 단계에서, 도전막(142)은 에칭 마스크로서의 역할을 한다. 따라서, 예를 들면, 도 6b에 예시되는 단계가 수행된 후에, 미리 레지스트층(310)이 에칭에 의해 제거될 수 있고, 후속하여, 도전막(142)을 에칭 마스크로서 사용하여 도전막(141)이 에칭에 의해 제거될 수 있다.
따라서, 게이트 전극(14D) 및 게이트 절연막(13)은 1회의 마스크 제조 공정(즉, 레지스트층(310)을 형성하기 위한 공정)을 수행함으로써 에칭될 수 있다. 즉, 종래 기술과 달리, 게이트 전극(14D)의 에칭과 게이트 절연막(13)의 에칭에 대해 별도의 마스크를 제조할 필요가 없다.
도 6c에 예시되는 단계 후에, 도 3a 내지 도 3c에서 설명된 단계와 유사한 단계를 수행함으로써, 도 9에 예시되는 자기-정렬 탑-게이트형의 전계 효과 트랜지스터(10D)가 제조된다.
제5 실시형태의 전계 효과형 트랜지스터(10D)는 제1 실시형태의 전계 효과형 트랜지스터(10)의 구조와 유사한 구조를 갖는다. 따라서, 전계 효과형 트랜지스터(10D)가 미세화될 수 있다.
또한, 소스 전극(15) 및 드레인 전극(16)의 두께가 게이트 절연막(13)의 두께보다 얇다. 이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극(14D)과 접촉하는 것을 방지한다. 또한, 소스 전극(15) 및 드레인 전극(16)은 얇기 때문에, 소스 전극(15)과 게이트 전극 피복층(17) 사이 또한 드레인 전극(16)과 게이트 전극 피복층(17) 사이에 레벨차가 형성된다. 따라서, 소스 전극(15)과 게이트 전극(14D) 사이의 누설 전류, 또한 드레인 전극(16)과 게이트 전극(14D) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
〈제6 실시형태〉
제6 실시형태는, 게이트 전극이 3층 구조를 갖는 다른 예를 예시하며, 여기서 중간 전극층이 언더컷을 갖는다. 제6 실시형태에서, 전술한 실시형태의 요소와 동일한 요소의 설명은 생략될 수 있다.
<전계 효과형 트랜지스터의 구조>
도 10은 제6 실시형태의 전계 효과형 트랜지스터를 예시하는 단면도이다. 도 10에 예시되는 전계 효과형 트랜지스터(10E)와 전계 효과형 트랜지스터(10)(도 1a 참조) 사이의 차이는 게이트 전극(14)이 게이트 전극(14E)으로 교체된다는 점이다.
게이트 전극(14E)은, 중간 전극층이 언더컷을 갖는 3층 구조를 갖는다. 도 10의 예에서, 게이트 전극(14E)은, 도전막(141) 상에 도전막(142) 및 도전막(143)이 순차적으로 적층된 적층막이다. 게이트 전극(14E)을 구성하는 적층막에서, 도전막(142)의 폭은 도전막(141) 및 도전막(143)의 폭보다 좁다.
언더컷 양(도 10의 단면에 예시되는 도전막(142)과 도전막(143) 사이의 폭의 차이)은 예를 들면, 근사적으로 100 nm 내지 수백 nm로 설정될 수 있다.
도전막(141 및 142)의 재료 및 두께는 전술한 바와 같다. 도전막(143)의 재료는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 예를 들면, 유기 알칼리 용액에 대해서 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(142)보다 높은 에칭 레이트를 갖는 금속, 합금, 복수의 금속의 혼합물, 금속막 이외의 도전막을 사용할 수 있다. 재료의 예는 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 크롬(Cr), 구리(Cu) 및 니켈(Ni)과 같은 금속, 그 합금, 이들 금속의 혼합물 및 도전성을 갖는 산화물막을 포함한다. 도전막(143)의 평균 두께는 특히 제한되지 않고, 목적에 따라 적절히 선택할 수 있지만, 10 nm 내지 200 nm가 바람직하고, 50 nm 내지 100 nm가 보다 바람직하다.
<전계 효과형 트랜지스터의 제조 방법>
전계 효과형 트랜지스터(10E)를 제조하기 위해, 제1 실시형태의 도 2a 및 도 2b에서 설명된 단계와 유사한 단계가 수행되고, 레지스트층(300)이 제거된다. 다음으로, 도 8a에 예시되는 단계에서, 기재(11)의 전체면 위에 반도체막(12)을 피복하는 게이트 절연막(13)이 형성된다. 또한, 게이트 절연막(13) 상에 도전막(141), 도전막(142) 및 도전막(143)이 순차적으로 적층된다. 게이트 절연막(13)의 형성 방법은 전술한 바와 같다. 도전막(143)의 형성 방법은 도전막(141 및 142)의 형성 방법과 같을 수 있다.
본원에서 예를 들어, 도전막(141)의 재료로서 유기 알칼리 용액을 에칭액으로서 사용하여 에칭될 수 있는 재료(예를 들면, Al 합금)가 선택된다. 도전막(142)의 재료로서 유기 알칼리 용액에 대해 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(141)보다 높은 에칭 레이트를 갖는 재료(예를 들면, Mo 합금)가 선택된다. 또한, 도전막(143)의 재료로서 유기 알칼리 용액에 대해 에칭 내성을 갖고 또한 소정의 에칭액에 대해 도전막(142)보다 높은 에칭 레이트를 갖는 재료(예를 들면, Ti)가 선택된다.
도전막(143)이 형성된 후, 도전막(143)의 전체면 상에 감광성 수지로 이루어진 레지스트가 형성되어, 노광 및 현상 공정(포토리소그래피 공정)을 거친다. 그 결과, 도전막(143) 상의 소정 영역을 피복하는 레지스트층(310)(에칭 마스크)이 형성된다.
다음으로, 도 8b에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여 레지스트층(310)에 의해 피복되지 않은 도전막(143)의 영역이 에칭에 의해 제거된다. 도전막(142)보다 도전막(143)에 대해 에칭 레이트가 더 높은 에칭액을 사용하여 에칭을 수행함으로써, 레지스트층(310)에 의해 피복되지 않은 도전막(143)의 영역만이 에칭에 의해 제거될 수 있다. 이 때, 도전막(142)은 거의 에칭되지 않는다. 도전막(142)의 에칭 레이트 대 도전막(143)의 에칭 레이트의 비는 적어도 1：10인 것이 바람직하다. 또한, 레지스트층(310)은 이 단계에서 사용되는 에칭액에 대해 에칭 내성을 갖는다.
다음으로, 도 8c에 예시되는 단계에서, 레지스트층(310)을 에칭 마스크로서 사용하여, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역이 에칭에 의해 제거된다. 도전막(141)보다 도전막(142)에 대해 에칭 레이트가 높은 에칭액을 사용하여 에칭을 수행함으로써, 레지스트층(310)에 의해 피복되지 않은 도전막(142)의 영역만이 에칭에 의해 제거될 수 있다. 이 때, 도전막(141)은 거의 에칭되지 않는다. 도전막(141)의 에칭 레이트 대 도전막(142)의 에칭 레이트의 비는 적어도 1：10인 것이 바람직하다. 또한, 레지스트층(310)은 이 단계에서 사용되는 에칭액에 대해 에칭 내성을 갖는다.
다음으로, 도 8d에 예시되는 단계에서, 도전막(142 및 143)에 의해 피복되지 않은 도전막(141)의 영역이 에칭에 의해 제거된다. 이 단계에서, 에칭액으로서 유기 알칼리 용액을 사용된다. 레지스트층(310)은 유기 알칼리 용액에 용해될 수 있다. 반대로, 도전막(142 및 143)은 유기 알칼리 용액에 대해 에칭 내성을 갖는다. 따라서, 레지스트층(310)이 용해되어도, 도전막(142 및 143)을 마스크로서 사용하여 도전막(141)이 원하는 형상으로 에칭될 수 있다. 또한, 레지스트층(310)은 서서히 용해되지만, 도 8d는, 레지스트층(310)이 완전하게 용해된 상태를 예시한다. 도전막(141)이 에칭된 후, 게이트 전극(14E)을 마스크로서 사용하여 게이트 절연막(13)이 에칭된다.
또한, 도 8d에 예시되는 단계에서, 도전막(142 및 143)은 에칭 마스크로서의 역할을 한다. 따라서, 예를 들면, 도 8b 또는 도 8c에 예시되는 단계가 수행된 후에, 미리 레지스트층(310)이 에칭에 의해 제거될 수 있고, 후속하여, 도전막(142 및 143)을 에칭 마스크로서 사용하여 도전막(141)이 에칭될 수 있다.
따라서, 게이트 전극(14E) 및 게이트 절연막(13)은, 1회의 마스크 제조 공정(레지스트층(310)을 형성하기 위한 공정)을 수행함으로써 에칭될 수 있다. 즉, 종래 기술과 달리, 게이트 전극(14E)의 에칭과 게이트 절연막(13)의 에칭에 대해 별도의 마스크를 제조할 필요가 없다.
도 8d에 예시되는 단계 후에, 도 3a 내지 도 3c에서 설명된 단계와 유사한 단계를 수행함으로써, 도 10에 예시되는 자기-정렬 탑-게이트형의 전계 효과 트랜지스터(10E)가 제조된다.
제6 실시형태의 전계 효과형 트랜지스터(10E)는 제1 실시형태의 전계 효과형 트랜지스터(10)의 구조와 유사한 구조를 갖는다. 따라서, 전계 효과형 트랜지스터(10E)는 미세화될 수 있다.
또한, 소스 전극(15) 및 드레인 전극(16)의 두께가 게이트 절연막(13)의 두께보다 얇다. 이는, 게이트 전극(14E)이 소스 전극(15) 및 드레인 전극(16)과 접촉하는 것을 방지한다. 또한, 소스 전극(15) 및 드레인 전극(16)이 얇기 때문에, 소스 전극(15)과 게이트 전극 피복층(17) 사이, 또한 드레인 전극(16)과 게이트 전극 피복층(17) 사이에 레벨차가 형성된다. 이는, 소스 전극(15) 및 드레인 전극(16)이 게이트 전극 피복층(17)으로부터 분리되는 것을 보장한다. 따라서, 소스 전극(15)과 게이트 전극(14E) 사이의 누설 전류, 또한 드레인 전극(16)과 게이트 전극(14E) 사이의 누설 전류를 억제할 수 있다. 따라서, 양호한 트랜지스터 특성을 얻을 수 있다.
〈실시예 1〉
실시예 1에서, 도 4에 예시되는 탑-게이트형의 전계 효과 트랜지스터가 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 예시된 제조 공정을 사용하여 제조되었다.
우선, 0.1 mol(35.488 g)의 질산 인듐(In(NO3)3·3H2O)이 칭량되어, 에틸렌 글리콜 모노메틸 에테르 100 mL에 용해되어 용액 A를 획득하였다. 또한, 0.02 mol(7.503 g)의 질산 알루미늄(Al(NO3)3·9H2O)이 칭량되어, 에틸렌 글리콜 모노메틸 에테르 100 mL에 용해되어, 용액 B를 획득하였다. 또한, 0.005 mol(1.211 g)의 산화 레늄(Re2O7)이 칭량되어, 에틸렌 글리콜 모노메틸 에테르 500 mL에 용해되어, 용액 C를 획득하였다. 용액 A(199.9 ml), 용액 B(50 ml) 및 용액 C(10 ml) 및 1,2-프로판디올(420 ml)가 실온에서 혼합 및 교반되어 n형 산화물 반도체 제조용 코팅액을 제조하였다. 다음으로, 기재(11)에 전술한 n형 산화물 반도체 제조용 코팅액이 잉크젯 인쇄법에 의해 도포되어, 300℃로 1시간 동안 대기압에서 베이킹되었다. 결과적인 반도체막(12)의 두께는 50 nm였다. 다음으로, 반도체막(12) 상에 마스크로서의 역할을 하는 레지스트층(300)이 형성되어, 포토리소그래피 및 에칭에 의해 반도체막(12)이 패터닝되었다.
다음으로, 톨루엔 1 mL, 2-에틸헥사노에이트 톨루엔 용액(La 함량 7%, Wako 122-03371, Wako chemical Ltd. 제조) 1.10 mL 및 스트론튬 2-에틸헥사노에이트 톨루엔 용액(Sr 함량 2%, Wako 195-09561, Wako chemical Ltd. 제조) 0.30 ml가 혼합되어 게이트 절연막 형성용 코팅액을 얻었다.
다음으로, 게이트 절연막 형성용 코팅액 0.4 ml가 기재(11) 및 반도체막(12) 상에 소정의 조건 하에서 드롭핑(dropping) 및 스핀-코팅되었다(500 rpm으로 5초 동안 스피닝이 수행된 후, 3,000 rpm으로 20초 동안 스피닝되고 5초 후에 0 rpm에서 정지함). 다음으로, 대기압에서 120℃로 1시간 동안 결과적인 막이 건조되고, O2 분위기에서 400℃로 3시간 동안 베이킹되고, 대기압에서 500℃로 1시간 동안의 어닐링되어 게이트 절연막(13)으로서 산화물막을 형성하였다. 게이트 절연막(13)의 평균 두께는 근사적으로 110 nm이었다.
다음으로, 게이트 절연막(13) 상에 게이트 전극(14)으로서 스퍼터링법에 의해 Al 합금막이 형성되었다. 다음으로, 게이트 전극(14) 상에 마스크로서의 역할을 하는 레지스트층(310)이 형성되었다. 포토리소그래피 및 에칭에 의해, 게이트 절연막(13) 및 게이트 전극(14)이 패터닝되었다. 이 때, 에칭 공정을 조정함으로써, 도 4에 예시된 오버행 형상이 형성되었다.
다음으로, 소스 전극(15) 및 드레인 전극(16)으로서 스퍼터링법에 의해 Al 합금막이 형성되었다. 게이트 전극(14) 상에, 소스 전극(15) 및 드레인 전극(16)과 동일한 재료로 이루어지고 소스 전극(15) 및 드레인 전극(16)의 두께와 거의 동일한 두께를 갖는 게이트 전극 피복층(17)이 형성되었다.
다음으로, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17) 상에 마스크로서의 역할을 하는 레지스트층(320)이 형성되었다. 포토리소그래피 및 에칭에 의해, 소스 전극(15) 및 드레인 전극(16)이 패터닝되었다.
레지스트층(320)을 제거함으로써, 자기-정렬 탑-게이트형의 전계 효과 트랜지스터가 제조되었다.
〈실시예 2〉
실시예 2에서, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)으로서 스퍼터링법에 의해 Mo 합금막이 형성된 것 이외에는, 실시예 1과 동일 방식으로 도 4에 예시되는 탑-게이트형의 전계 효과 트랜지스터가 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 예시된 공정에 의해 제조되었다.
〈실시예 3〉
실시예 3에서, 반도체막(12)으로서 스퍼터링법에 의해 Mg-In계 산화물이 형성된 이외에는, 실시예 1과 동일 방식으로, 도 4에 예시된 탑-게이트형의 전계 효과 트랜지스터가 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 예시된 공정에 의해 제조되었다.
더욱 구체적으로, 유리로 이루어진 기재(11) 상에, In-계 산화물 반도체막(반도체층)이 스퍼터링법에 의해 형성되었다.
스퍼터링 타겟으로서 In2MgO4의 조성을 갖는 다결정 소성체가 사용되었다. 스퍼터 챔버 내의 도달 진공도는 2×10-5 Pa로 설정되었다. 스퍼터링 중에 사용되는 아르곤 가스와 산소 가스의 유량이 조정되어 전체 압력이 0.3 Pa로 설정되었다. 산소 유량비를 조정함으로써, 산화물 반도체막의 산소량이 제어되고 전자 캐리어 농도가 또한 제어되었다. 결과적인 산화물 반도체막(반도체층)의 두께는 50 nm였다.
〈실시예 4〉
실시예 4에서, CVD법에 의해 SiO2 막으로 구성되는 게이트 절연막(13)이 형성된 것 이외에는 실시예 1과 동일 방식으로, 도 4에 예시된 탑-게이트형의 전계 효과 트랜지스터가 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 예시된 공정에 의해 제조되었다.
〈비교예 1〉
비교예 1에서, 소스 전극(15), 드레인 전극(16) 및 게이트 전극 피복층(17)의 두께가 게이트 절연막(13)의 두께보다 두껍게 형성된 이외에는, 실시예 1과 동일 방식으로, 도 4에 예시된 탑-게이트형의 전계 효과 트랜지스터가 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 예시된 공정에 의해 제조되었다.
〈비교예 2〉
비교예 2에서, 실시예 1과 동일 방식으로 게이트 절연막(13)이 형성된 후, 게이트 절연막(13) 상에 제1 마스크가 형성되었고, 포토리소그래피 및 에칭에 의해 게이트 절연막(13)이 패터닝되었다. 다음으로, 제1 마스크가 제거되었고, 패터닝된 게이트 절연막(13) 상에 실시예 1과 동일 방식으로 게이트 전극(14)이 형성되었고, 게이트 전극(14) 상에 제2 마스크가 형성되었고, 포토리소그래피 및 에칭에 의해 게이트 전극(14)이 패터닝되었다. 실시예 1에서 설명된 다른 단계는 도 2a 내지 도 2d 및 도 3a 내지 도 3c에 예시된 제조 공정에 따라 수행되었다. 따라서, 도 4에 예시된 탑-게이트형의 전계 효과 트랜지스터가 제조되었다.
〈전계 효과형 트랜지스터의 평가〉
실시예 1 내지 4, 및 비교예 1 및 2에서 얻은 전계 효과형 트랜지스터의 성능이 반도체 파라미터 분석기(B1500 반도체 파라미터 분석기, Agilent Technologies 제조)를 사용하여 평가되었다. 더욱 구체적으로, 소스-드레인 전압(Vds)을 10 V로 설정하고, 게이트 전압(Vg)을 -15 V에서＋15 V로 변화시켜, 소스-드레인 전류(Ids) 및 게이트 전류(Ig)의 누설(Ig 누설)이 측정되어 전류-전압 특성을 평가했다. 표 1은 각각의 실시예에서 전계 효과형 트랜지스터를 제조하는데 사용된 마스크의 수와 함께 평가 결과를 나타낸다.
실시예 1 실시예 2 실시예 3 실시예 4 비교예 1 비교예 2
IG 누설 허용 가능 허용 가능 허용 가능 허용 가능 허용 불능 허용 가능
마스크의 수 3 3 3 3 3 4
표 1에 나타내는 바와 같이, 실시예 1 내지 4 및 비교예 2에서 제조된 전계 효과형 트랜지스터에서, Ig 누설값은 문제가 없는 것으로 제시되었다. 그러나, 비교예 1에서 제조된 전계 효과형 트랜지스터에서, Ig 누설값은 허용치를 초과하였다. 또한, 비교예 2에서, Ig 누설값은 문제가 없는 것으로 제시되었지만, 4개의 마스크가 필요하였다. 사용된 마스크의 수가 3개인 실시예 1 내지 4와 비교하여, 비교예 2에서의 전계 효과형 트랜지스터의 제조 공정이 복잡화되어 바람직하지 않았다.
또한, 트랜지스터의 성능 평가의 결과는, 도 11에 예시된 바와 같이, 절연성이 유지되어 양호한 트랜지스터 특성을 획득하였음을 제시하고 있다. 또한 도 11은, 실시예 1에서 제조된 전계 효과형 트랜지스터의 특성을 예시하지만, 실시예 2 내지 4에서 제조된 전계 효과형 트랜지스터는 실질적으로 동일한 특성을 제시하였다.
〈제7 실시형태〉
제7 실시형태에서, 제1 실시형태의 전계 효과형 트랜지스터를 사용한 표시 소자, 표시 디바이스, 및 시스템의 예를 나타낸다. 제7 실시형태에서, 전술한 실시형태의 요소와 동일한 요소의 설명은 생략될 수 있다.
(표시 소자)
제7 실시형태의 표시 소자는 적어도, 광 제어 소자와 광 제어 소자를 구동하도록 구성된 구동 회로를 포함한다. 표시 소자는 필요에 따라 다른 부재를 추가로 포함한다. 광 제어 소자가 구동 신호에 따라 광 출력을 제어하도록 구성된 소자인 한, 광 제어 소자는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 광 제어 소자의 예는 전계 발광(EL, electroluminescent) 소자, 전기 변색(EC, electrochromic) 소자, 액정 소자, 전기 영동(electrophoretic) 소자 및 전기 습윤(electrowetting) 소자를 포함한다.
구동 회로로는 특히 제한되지 않고, 목적에 따라 적절히 선택될 수 있다. 다른 부재도 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다.
제7 실시형태의 표시 소자는 제1 실시형태의 전계 효과형 트랜지스터를 갖기 때문에, 전계 효과형 트랜지스터가 미세화될 수 있다. 따라서, 표시 소자가 소형화될 수 있다.
또한, 제1 실시형태의 전계 효과형 트랜지스터는, 기생 용량이 저감될 수 있으므로, 스위칭 특성이 향상될 수 있고, 또한 누설 전류가 억제될 수 있으므로, 양호한 트랜지스터 특성이 제공될 수 있다. 따라서, 제7 실시형태의 표시 소자는 높은 표시 품질을 갖는다.
(표시 디바이스)
제7 실시형태의 표시 디바이스는, 적어도, 제7 실시형태의 복수의 표시 소자, 복수의 배선 및 표시 제어 유닛을 포함한다. 표시 디바이스는 필요에 따라 다른 부재를 추가로 포함한다. 복수의 표시 소자가 매트릭스 형태로 배열된 제7 실시예의 표시 소자인 한, 복수의 표시 소자는 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다.
복수의 배선이 복수의 표시 소자에 있어서의 전계 효과형 트랜지스터에 게이트 전압을 개별로 인가하고 화상 데이터 신호를 공급할 수 있는 한, 복수의 배선은 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다.
표시 제어 유닛은 화상 데이터에 기초하여 복수의 배선을 통해 전계 효과형 트랜지스터의 게이트 전압 및 신호 전압을 개별적으로 제어할 수 있는 한, 표시 제어 유닛은 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다. 다른 부재도 특히 제한되지 않고 목적에 따라 적절히 선택될 수 있다.
제7 실시형태의 표시 디바이스는 제1 실시형태의 전계 효과형 트랜지스터를 포함하므로, 표시 디바이스는 고품질의 화상을 표시할 수 있다.
(시스템)
제7 실시형태의 시스템은 적어도 제7 실시형태의 표시 장치와 화상 데이터 생성 디바이스를 포함한다. 화상 데이터 생성 디바이스는, 표시될 화상 정보에 기초하여 화상 데이터를 생성하고 화상 데이터를 표시 디바이스에 출력한다.
시스템은 제7 실시형태에 따른 표시 디바이스를 포함하므로, 높은 해상도의 화상 정보가 표시될 수 있다.
이하, 제7 실시형태의 표시 소자, 표시 디바이스 및 시스템에 대해 구체적으로 설명한다.
도 12는 제7 실시형태의 텔레비전 장치의 개략 블록도를 예시한다. 도 12에 예시된 접속선은 대표적인 신호 및 정보의 흐름을 예시하기 위한 것이며, 블록들 간의 전체 접속 관계를 예시하기 위한 것은 아니다.
제7 실시형태의 텔레비전 장치(500)는, 주 제어기(501), 튜너(503), 아날로그-디지털 컨버터(ADC)(504), 복조 회로(505), TS(transport stream) 디코더(506), 오디오 디코더(511), 디지털-대-아날로그(DA) 컨버터(DAC)(512), 오디오 출력 회로(513), 스피커(514), 비디오 디코더(521), 비디오/OSD 합성 회로(522), 비디오 출력 회로(523), 표시 디바이스(524), OSD 렌더링 회로(525), 메모리(531), 조작 디바이스(532), 드라이브 인터페이스(드라이브 IF)(541), 하드 디스크 드라이브(542), 광 디스크 장치(543), IR 포토디텍터(551), 통신 제어기(552) 등을 포함한다.
주 제어기(501)는 전체 텔레비전 장치(500)를 제어하며, CPU, 플래시 ROM 및 RAM 등을 포함한다. 플래시 ROM은 CPU에 의해 디코딩될 수 있는 코드로 기록된 프로그램을 저장하고, 또한 CPU에서의 프로세싱을 위해 사용되는 다양한 유형의 데이터를 저장한다. RAM은 작업 메모리이다.
튜너(503)는 안테나(610)에 의해 수신된 방송파로부터 사전 설정된 채널을 선택한다. ADC(504)는, 튜너(503)의 출력 신호(아날로그 정보)를 디지털 정보로 변환한다. 복조 회로(505)는 ADC(504)로부터의 디지털 정보를 복조한다.
TS 디코더(506)는 복조 회로(505)로부터의 출력 신호를 디코딩하여, 출력 신호를 음성 정보 및 비디오 정보로 분리한다. 음성 디코더(511)는 TS 디코더(506)로부터의 음성 정보를 디코딩한다. DA 컨버터(DAC)(512)는 음성 디코더(511)로부터의 출력 신호를 아날로그 신호로 변환한다.
오디오 출력 회로(513)는 DA 컨버터(DAC)(512)로부터의 출력 신호를 스피커(514)에 출력한다. 비디오 디코더(521)는 TS 디코더(506)로부터의 비디오 정보를 디코딩한다. 비디오-OSD 합성 회로(522)는 영상 디코더(521)로부터의 출력 신호와 OSD 렌더링 회로(525)로부터의 출력 신호를 합성한다.
비디오 출력 회로(523)는 비디오-OSD 합성 회로(522)로부터의 출력 신호를 표시 디바이스(524)에 출력한다. OSD 렌더링 회로(525)는 표시 디바이스(524)의 화면 상에 문자나 그래픽을 표시하기 위한 문자 생성기를 포함한다. 또한, OSD 렌더링 회로(525)는 조작 디바이스(532) 및 IR 포토디텍터(551)로부터의 명령에 따라 표시 정보를 포함하는 신호를 생성한다.
메모리(531)는 오디오-비주얼(AV) 데이터 및 다른 데이터를 일시적으로 저장한다. 조작 디바이스(532)는 제어 패널과 같은 입력 매체(도시 생략)를 포함하고, 사용자에 의해 입력된 다양한 유형의 정보를 주 제어기(501)에 통지한다. 드라이브 IF(541)는 쌍방향 통신 인터페이스이다. 예를 들어, 드라이브 IF(541)은 ATAPI(AT attachment packet interface)에 준거한다.
하드 디스크 드라이브(542)는, 하드 디스크 및 하드 디스크를 구동하도록 구성된 구동 디바이스를 포함한다. 구동 디바이스는 하드 디스크에 데이터를 기록하고 하드 디스크에 기록된 데이터를 재생한다. 광 디스크 드라이브(543)는 광 디스크(예를 들면, DVD)에 데이터를 기록하고, 광 디스크에 기록된 데이터를 재생한다.
IR 포토디텍터(551)는 원격 제어 송신기(620)로부터의 광 신호를 수신하여, 주 제어기(501)에 광 신호를 통지한다. 통신 제어기(552)는 인터넷과의 통신을 제어한다. 다양한 유형의 정보가 인터넷을 통해 획득될 수 있다.
표시 디바이스(524)는, 예를 들어, 도 13에 예시된 바와 같이, 표시 유닛(700) 및 표시 제어 유닛(780)을 포함한다. 표시 유닛(700)은 예를 들어, 도 14에 예시된 바와 같이, 복수의 표시 소자(702)(여기에서는, n×m개의 표시 소자)가 매트릭스 형태로 배열된 디스플레이(710)를 포함한다.
또한, 디스플레이(710)는, 예를 들어, 도 15에 예시된 바와 같이, x-축 방향에 따라 등간격으로 배열된 n개의 주사선(X0, X1, X2, X3,..., Xn-2, Xn-1), y-축 방향에 따라 등간격으로 배열된 m개의 데이터선(Y0, Y1, Y2, Y3,..., Ym-1), 및 y-축 방향에 따라 등간격으로 배열된 m개의 전류 공급선(Y0i, Y1i, Y2i, Y3i,..., Ym-1i)를 포함한다. 표시 소자(702)는 주사선과 데이터선에 의해 특정될 수 있다.
각 표시 소자(702)는, 예를 들어, 도 16에 예시된 바와 같이, 유기 EL(전계 발광) 소자(750) 및 유기 EL(전계 발광) 소자(750)를 발광시키도록 구성된 구동 회로(720)를 포함한다. 즉, 디스플레이(710)는 소위 액티브 매트릭스 시스템의 유기 EL 디스플레이이다. 또한, 디스플레이(710)는 32-인치형 컬러 디스플레이이지만, 디스플레이(710)의 크기는 이것에 한정되지 않는다.
유기 EL 소자(750)는 예를 들어, 도 17에 예시된 바와 같이, 유기 EL 박막층(740), 캐소드(712) 및 애노드(714)를 포함한다.
유기 EL 소자(750)는, 예를 들면, 전계 효과형 트랜지스터의 옆에 배치될 수 있다. 이 경우, 유기 EL 소자(750) 및 전계 효과형 트랜지스터는 동일 기재 상에 형성될 수 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예를 들면, 전계 효과형 트랜지스터 위에 유기 EL 소자(750)가 배치될 수 있다. 이 경우에, 게이트 전극은 투명성을 가질 필요가 있다. 따라서, 게이트 전극에 대해 ITO, In2O3, SnO2, ZnO, Ga-첨가 ZnO, Al-첨가 ZnO, Sb-첨가 SnO2와 같은 도전성을 갖는 투명 산화물이 사용된다. 유기 EL 소자(750)에서, 캐소드(712)에 대해 알루미늄(Al)이 사용된다. 또한, 마그네슘(Mg)-은(Ag) 합금, 알루미늄(Al)-리튬(Li) 합금, 인듐 주석 산화물(ITO) 등이 사용될 수 있다. 애노드(714)에 대해 ITO가 사용된다. 또한, In2O3, SnO2, ZnO 및 은(Ag)-네오디뮴(Nd) 합금과 같은 도전성을 갖는 산화물이 사용될 수 있다.
유기 EL 박막층(740)은 전자 수송층(742), 발광층(744) 및 정공 수송층(746)을 포함한다. 캐소드(712)는 전자 수송층(742)에 접속된다. 애노드(714)는 정공 수송층(746)에 접속된다. 애노드(714)와 캐소드(712) 사이에 소정의 전압을 인가되면, 발광층(744)이 발광한다.
또한, 구동 회로(720)는, 도 16에 예시된 바와 같이, 2개의 전계 효과형 트랜지스터(810 및 820) 및 커패시터(830)를 포함한다. 전계 효과형 트랜지스터(810)는 스위칭 소자로서 동작한다. 게이트 전극 G는 소정의 주사선에 접속되고 소스 전극 S는 소정의 데이터선에 접속된다. 또한, 드레인 전극 D는 커패시터(830)의 일 단자에 접속된다.
커패시터(830)는 전계 효과형 트랜지스터(810) 상태, 즉 데이터를 저장하도록 구성된다. 커패시터(830)의 다른 단자는 소정의 전류 공급선에 접속된다.
전계 효과형 트랜지스터(820)는 유기 EL 소자(750)에 대전류를 공급하도록 구성된다. 게이트 전극 G는 전계 효과형 트랜지스터(810)의 드레인 전극 D에 접속된다. 드레인 전극 D는 유기 EL 소자(750)의 애노드(714)에 접속된다. 소스 전극 S는 소정의 전류 공급선에 접속된다.
전계 효과형 트랜지스터(810)가 온(on)되면, 전계 효과형 트랜지스터(820)에 의해, 유기 EL 소자(750)가 구동된다.
표시 제어 유닛(780)은, 예를 들어, 도 18에 예시된 바와 같이, 화상 데이터 프로세싱 회로(782), 주사선 구동 회로(784) 및 데이터선 구동 회로(786)를 포함한다.
화상 데이터 프로세싱 회로(782)는 비디오 출력 회로(523)로부터의 출력 신호에 기초하여, 디스플레이(710)의 복수의 표시 소자(702)의 휘도를 결정한다. 주사선 구동 회로(784)는 화상 데이터 프로세싱 회로(782)로부터의 명령에 따라 n개의 주사선에 개별적으로 전압을 인가한다. 데이터선 구동 회로(786)는 화상 데이터 프로세싱 회로(782)로부터의 명령에 따라 m개의 데이터선에 개별적으로 전압을 인가한다.
이상의 설명으로부터 분명한 바와 같이, 본 실시형태의 텔레비전 장치(500)에서, 비디오 디코더(521), 비디오-OSD 합성 회로(522), 비디오 출력 회로(523) 및 OSD 렌더링 회로(525)는 화상 데이터 생성 디바이스를 구성한다.
광 제어 소자가 유기 EL 소자인 경우를 전술하였지만, 광 제어 소자는 이에 한정되지 않고, 액정 소자, 전기 변색 소자, 전기 영동 소자 또는 전기 습윤 소자일 수 있다.
예를 들면, 광 제어 소자가 액정 소자인 경우, 전술한 디스플레이(710)로서 액정 디스플레이가 사용된다. 이 경우에, 도 19에 예시된 바와 같이, 표시 소자(703)에 있어서의 전류 공급선은 필요하지 않다.
또한, 이 경우, 예를 들면, 도 20에 예시된 바와 같이, 구동 회로(730)는 도 14에 예시된 전계 효과형 트랜지스터(810 및 820)와 유사한 1개의 전계 효과형 트랜지스터(840)에 의해 형성될 수 있다. 전계 효과형 트랜지스터(840)에서, 게이트 전극 G는 소정의 주사선에 접속되고 소스 전극 S는 소정의 데이터선에 접속된다. 또한, 드레인 전극 D는 액정 소자(770)의 화소 전극 및 커패시터(760)에 접속된다. 도 20의 참조 번호 762 및 772는 각각 커패시터(760) 및 액정 소자(770)의 대향 전극(공통 전극)이다.
또한, 구동 회로는, 제1 실시형태의 전계 효과형 트랜지스터 대신, 제2 내지 제4 실시형태의 전계 효과형 트랜지스터 중 임의의 것을 포함할 수 있다.
전술한 실시형태에서는, 시스템이 텔레비전 장치인 경우에 대해 설명했지만, 본 발명의 시스템은 이에 한정되는 것은 아니다. 즉, 시스템이 화상 및 정보를 표시하도록 구성된 디바이스로서 표시 디바이스(524)를 포함하는 한, 시스템은 한정되지 않는다. 예를 들면, 시스템은, 컴퓨터가 표시 디바이스(524)에 접속되는 컴퓨터 시스템(퍼스널 컴퓨터 포함)일 수 있다.
또한, 표시 디바이스(524)는 모바일 폰, 휴대용 음악 플레이어, 휴대용 비디오 플레이어, 전자 서적, 퍼스널 디지털 어시스턴트(PDA)와 같은 모바일 정보 디바이스 및 스틸 카메라 및 비디오 카메라와 같은 촬상 디바이스에서의 표시 부분으로서 사용될 수 있다. 또한, 표시 디바이스(524)는 차량, 항공기, 기차 및 선박과 같은 운송 시스템에 있어서의 다양한 정보를 표시하기 위한 표시 부분으로서 사용될 수 있다. 또한, 표시 디바이스(524)는 계측 디바이스, 분석 디바이스, 의료 장비 및 광고 매체에서 다양한 정보를 표시하기 위한 표시 부분으로서 사용될 수 있다.
실시형태를 참조하여 본 발명이 설명되었지만, 본 발명은 이러한 실시형태에 한정되지 않는다. 첨부된 청구항에 기재된 본 발명의 범위를 벗어나지 않고 다양한 별형 및 수정이 이루어질 수 있다.
본 출원은 일본 특허청에 2017년 3월 17일자로 출원된 일본 우선권 출원 제2017-053733호 및 2018년 3월 13일자로 출원된 일본 우선권 출원 제2018-045946호에 기초하며, 그 전체 내용은 본원에 참조로 통합된다.
10, 10A, 10B, 10C: 전계 효과형 트랜지스터
11: 기재
12: 반도체막
13: 게이트 절연막
14, 14A, 14B, 14C: 게이트 전극
15: 소스 전극
16: 드레인 전극
17: 게이트 전극 피복층
141, 142, 143: 도전막

Claims (15)

  1. 전계 효과형 트랜지스터에 있어서,
    기재(base) 상에 형성된 반도체막;
    상기 반도체막의 일부 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 복수의 층을 포함하는 게이트 전극;
    상기 반도체막과 접촉하도록 형성된 소스 전극 및 드레인 전극; 및
    상기 게이트 전극 상에 형성된 게이트 전극 피복층을 포함하고,
    상기 복수의 층의 폭들은 상기 게이트 절연막을 향해 갈수록 층별로 더 좁아지고,
    상기 소스 전극 및 상기 드레인 전극의 두께는 상기 게이트 전극의 복수의 층 중 최상층을 제외한 상기 게이트 전극과 상기 게이트 절연막의 총 두께보다 얇고,
    상기 게이트 절연막은 상기 소스 전극 및 상기 드레인 전극과 접촉하지 않는 영역을 포함하고,
    상기 게이트 전극 피복층은 상기 소스 전극 및 상기 드레인 전극의 재료와 동일한 재료로 이루어진 도전막이고, 상기 게이트 절연막의 두께보다 얇은 두께를 갖고,
    상기 게이트 전극의 상기 복수의 층 중 최하층의 폭은 상기 게이트 절연막의 폭보다 더 좁은, 전계 효과형 트랜지스터.
  2. 제1항에 있어서,
    상기 반도체막은 산화물 반도체를 포함하는, 전계 효과형 트랜지스터.
  3. 표시 소자에 있어서,
    구동 회로; 및
    상기 구동 회로로부터의 구동 신호에 따라 광 출력을 제어하도록 구성된 광 제어 소자
    를 포함하고,
    상기 광 제어 소자는 제1항 또는 제2항에 따른 전계 효과형 트랜지스터에 의해 구동되는, 표시 소자.
  4. 제3항에 있어서,
    상기 광 제어 소자는, 전계 발광(electroluminescent) 소자, 전기 변색(electrochromic) 소자, 액정 소자, 전기 영동(electrophoretic) 소자, 또는 전기 습윤(electrowetting) 소자인, 표시 소자.
  5. 표시 디바이스에 있어서,
    복수의 표시 소자가 배열된 표시 유닛으로서, 상기 복수의 표시 소자의 각각은 제3항에 따른 표시 소자인, 상기 표시 유닛; 및
    상기 복수의 표시 소자를 개별적으로 제어하도록 구성된 표시 제어 유닛
    을 포함하는, 표시 디바이스.
  6. 삭제
  7. 시스템에 있어서,
    제5항에 따른 표시 디바이스; 및
    상기 표시 디바이스에 화상 데이터를 공급하도록 구성된 화상 데이터 생성 디바이스
    를 포함하는, 시스템.
  8. 전계 효과형 트랜지스터의 제조 방법에 있어서,
    기재 상에 반도체막을 형성하는 단계;
    상기 반도체막의 일부 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 복수의 층을 포함하는 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 상기 게이트 절연막을 동일 마스크를 사용한 에칭에 의해 패터닝하는 단계; 및
    상기 반도체막과 접촉하도록 소스 전극 및 드레인 전극을 형성하고 상기 게이트 전극 상에 게이트 전극 피복층을 형성하는 단계
    를 포함하고,
    상기 소스 전극 및 상기 드레인 전극을 형성하는 단계에서, 상기 복수의 층의 폭들은 상기 게이트 절연막을 향해 갈수록 층별로 더 좁아지고, 상기 소스 전극 및 상기 드레인 전극의 두께가 상기 게이트 전극의 복수의 층 중 최상층을 제외한 상기 게이트 전극과 상기 게이트 절연막의 총 두께보다 얇고, 상기 게이트 절연막이 상기 소스 전극 또는 상기 드레인 전극 중 어느 것과도 접촉하지 않는 영역을 갖도록, 상기 소스 전극 및 상기 드레인 전극이 형성되고,
    상기 게이트 전극 피복층은 상기 소스 전극 및 상기 드레인 전극의 재료와 동일한 재료로 이루어진 도전막이고, 상기 게이트 절연막의 두께보다 얇은 두께를 갖고,
    상기 게이트 전극의 상기 복수의 층 중 최하층의 폭은 상기 게이트 절연막의 폭보다 더 좁은, 전계 효과형 트랜지스터의 제조 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 게이트 전극은 복수의 도전막을 포함하고,
    상기 게이트 전극을 형성하는 단계에서, 상기 복수의 도전막이 상기 게이트 절연막 상에 적층되고,
    상기 패터닝하는 단계에서, 상기 복수의 도전막의 폭들이 상기 게이트 절연막을 향해 갈수록 층별로 더 좁아지도록 에칭이 수행되는, 전계 효과형 트랜지스터의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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