JP2003017687A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003017687A
JP2003017687A JP2001197842A JP2001197842A JP2003017687A JP 2003017687 A JP2003017687 A JP 2003017687A JP 2001197842 A JP2001197842 A JP 2001197842A JP 2001197842 A JP2001197842 A JP 2001197842A JP 2003017687 A JP2003017687 A JP 2003017687A
Authority
JP
Japan
Prior art keywords
metal element
gate insulating
insulating film
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001197842A
Other languages
English (en)
Inventor
Masaru Kadoshima
勝 門島
Toshihide Namatame
俊秀 生田目
Takaaki Suzuki
孝明 鈴木
Yasuhiko Murata
康彦 村田
Takashi Naito
内藤  孝
Masahiko Hiratani
正彦 平谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001197842A priority Critical patent/JP2003017687A/ja
Priority to PCT/JP2002/006032 priority patent/WO2003003471A1/ja
Publication of JP2003017687A publication Critical patent/JP2003017687A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 【課題】本発明の目的は、シリコン単結晶基板を母材と
したMIS型トランジスタ素子において、非晶質でかつ
比誘電率の高いゲート絶縁膜を有する半導体装置を提供
することにある。 【解決手段】本発明は、シリコン単結晶基板上に、ゲー
ト絶縁膜として、3種類の金属元素から構成される非晶
質の複合酸化膜を用いたことにより、比誘電率が高く、
かつ緻密化したゲート絶縁膜を備えた半導体装置、特に
MIS型トランジスタ素子を提供することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特にゲート絶縁膜を有するMIS型トランジスタ素
子に関する。
【0002】
【従来の技術】MIS(Metal Insulato
r Semiconductor)型半導体装置はさま
ざまな電子部品に利用されており、高集積化・低コスト
化のためにその最小加工寸法の縮小が進められている。
近年では、MOSFET(Metal―Oxide―S
emiconductor Field−Effect
−Transistor)の微細化は、<0.1μmの
ゲート長まで目前に迫っている状況である。これに伴
い、SiOゲート絶縁膜の薄膜化が進められてきた。
しかし、SiO薄膜の膜厚が1.5nm以下になる
と、直接トンネル電流に起因してリーク電流が増大する
ため、薄膜化には限界があると予測されている。
【0003】そこで、ゲート絶縁膜を従来材SiO
(比誘電率3.9)より誘電率の高い誘電体材料に置
き換えるという試みがなされている。高誘電体材料を用
いると、物理膜厚を厚くしたまま、SiOと同一のゲ
ート容量を得ることができる。このため、スケーリング
則に従って素子を微細化した場合にも、ゲート絶縁膜中
の直接トンネリングによるゲート電極/シリコン基板間
のリーク電流を抑えられると考えられている。
【0004】特開平11−135774号報において、
高誘電体ゲート絶縁膜としてシリケート誘電体を用いた
半導体装置が開示されている。SiOに金属酸化物を
固溶したシリケート誘電体は、Si上において熱的安定
性が高く、急峻なゲート絶縁膜/シリコン界面を形成で
きる利点を有する。また、これまでゲート絶縁膜として
用いてきたSiOの利点をそのまま利用することが出
来る。さらに、シリケート誘電体は非晶質であるためリ
ーク電流特性にも優れている。
【0005】シリケート誘電体に固溶させる金属元素に
は、ジルコニウム、セリウム、亜鉛など多くの金属元素
を用いることが出来る。一般的に、酸化物が高い比誘電
率を示す金属元素をより多く含有させることにより、シ
リケート誘電体の比誘電率をより向上することが出来
る。
【0006】
【発明が解決しようとする課題】しかしながら、SiO
内に他の金属元素を多量に固溶すると、金属元素は酸
化物として安定に固溶できなくなる。つまり、ゲート絶
縁膜内で金属酸化物の凝集や相分離が起こり、リーク電
流の増加や本来得るべきゲート容量が得られないといっ
た問題があった。
【0007】また、比誘電率の高い金属酸化物は一般的
に分極率が高いため、SiO2内に固溶すると、同時に
膜が粗になり、酸素バリア性が失われてしまう。その結
果、ゲート絶縁膜中を酸素が拡散し、シリコン界面で酸
素とシリコンが反応する。この反応により、シリコン界
面に低誘電率なSiO層が成長し、ゲート絶縁膜の比
誘電率は実効的に低下してしまうことが問題となってい
た。
【0008】本発明の目的は、ゲート絶縁膜中の金属酸
化物の凝集や相分離を抑制し、かつ酸素バリア性を保持
して、低誘電率なSiO層の形成を抑制して、ゲート
絶縁膜の比誘電率を向上させた半導体装置を提供するこ
とにある。
【0009】
【課題を解決するための手段】本発明は、シリコン基板
上にゲート絶縁膜を有する半導体装置において、ゲート
絶縁膜は、3種類の金属元素を含む非晶質な複合酸化膜
であることを特徴とし、好ましくはそのゲート絶縁膜
は、比誘電率の低い第1の金属元素を主成分とし、該第
1の金属元素より比誘電率が高くその金属元素に固溶す
る第2の金属元素と、前記第1の金属元素と第2の金属
元素から構成される複合酸化物の相分離を抑制する第3
の金属元素を含む非晶質な複合酸化膜からなる。また、
そのゲート絶縁膜は、前記3種類の金属元素のうち1種
類が希土類元素であることを特徴とする。3種類の金属
元素を含む非晶質な複合酸化物は、従来のSiOより
高い比誘電率を得ることができ、さらに前記3種類の金
属元素のうち1種類を希土類元素にすることで、ゲート
絶縁膜を緻密化することができるため、ゲート絶縁膜中
の金属酸化物の凝集や相分離を抑制することができる。
また、同時に酸素バリア性も向上する。
【0010】本発明の半導体装置は、ゲート絶縁膜が希
土類元素を含む非晶質な複合酸化膜であることを特徴と
する。希土類元素によるゲート絶縁膜の緻密化は、ゲー
ト絶縁膜が3種類の金属元素から構成される非晶質な複
合酸化物である場合に最も効果的であるが、必ずしも3
種類に限定されるものではない。
【0011】本発明の半導体装置は、ゲート絶縁膜は、
比誘電率20以上、好ましくは30〜400の金属酸化
物を構成する第1の金属元素と、比誘電率20未満、好
ましくは2〜30未満の金属酸化物を構成する第2の金
属元素と、前記第1の金属元素と前記第2の金属元素か
ら構成される複合酸化物を緻密化する第3の金属元素と
を含む非晶質な複合酸化膜であることを特徴とする。第
1の金属元素の酸化物は主にゲート絶縁膜の比誘電率を
向上する役割を担い、第2の金属元素の酸化物は、半導
体装置の作製プロセスにおける高温熱処理に対して、ゲ
ート絶縁膜が非晶質な状態を維持する役割を担う。
【0012】非晶質な状態を形成する第2の金属元素の
酸化物に対して、第2の金属元素と異なる金属元素を固
溶すると、密度が変化する。この現象は特にガラスの分
野において利用される技術である。上述したように、酸
化物が高い比誘電率を示す第1の金属元素を第2の金属
元素の酸化物に固溶する場合、凝集・相分離や膜密度の
減少が問題となる。本発明では、以上で示した第1と第
2の金属元素から構成される複合酸化物を緻密化する第
3の金属元素をさらに固溶することによって、複合金属
酸化物中の金属元素が安定に固溶できるようになり、凝
集や相分離の抑制が可能になる。
【0013】前記第1の金属元素として、酸化物の比誘
電率が30以上を示す金属元素を選択すると、ゲート絶
縁膜の比誘電率を更に向上することができる点で有利で
ある。
【0014】前記第3の金属元素には希土類元素が好ま
しい。また、前記第3の金属元素の含有量は、ゲート絶
縁膜中における全金属元素量に対して元素比で0.5%
以上20%以下であることが好ましい。この条件の範囲
内で、非晶質の複合酸化膜を得ることができる。しか
し、元素比で0.5%より少ない場合には、前記第3の
金属元素による緻密化の効果は得られず、また20%よ
り多くなると、固溶せず相分離が生じて比誘電率やリー
ク電流の増加が生じる。
【0015】本発明の半導体装置は、ゲート絶縁膜は比
誘電率20以上の金属酸化物を構成する第1の金属元素
と、比誘電率20未満の金属酸化物を構成する第2の金
属元素から構成される非晶質な複合酸化窒化膜であるこ
とを特徴とする。
【0016】非晶質な複合酸化膜中において、酸素原子
は金属元素に対して2配位をとり平面的に結合する。こ
れに対して、酸素原子の一部を窒素原子に置換した複合
酸化窒化膜においては、窒素原子は3配位をとり立体的
に結合する。ゆえに、酸素原子の一部を窒素原子に置換
することにより、ゲート絶縁膜の緻密化が可能となる。
また、窒素の置換により、比誘電率を向上することがで
きる。
【0017】前記第1の金属元素として、酸化物の比誘
電率が30以上を示す金属元素を選択すると、ゲート絶
縁膜の比誘電率を更に向上することができる点で有利で
ある。また、前記複合酸化窒化膜中の窒素元素含有量
が、ゲート絶縁膜中の全非金属元素量に対して元素比で
0.5%以上50%以下であることが好ましい。第2の
金属酸化物の緻密化という点で窒素元素量の増加は効果
的であるが、窒素を元素比で50%より多くするとゲー
ト絶縁膜のリーク電流の増加をもたらす。
【0018】ここで、本発明のゲート絶縁膜を構成する
第1の金属元素は、Ba、Nb、W、Ta、Ti、Z
r、Hf及びPbの1種以上であることが好ましい。B
aO、Nb、WO、Ta、TiO、Z
rO、HfO又はPbOはそれぞれ約34、約5
0、約300、25−50、20−80、約25、約3
0又は約43の高い比誘電率を示す。第1の金属元素
は、元素比で5〜30%が好ましい。
【0019】また、第2の金属元素としては、Si及び
Alの1種以上が望ましい。酸化物であるSiO及び
Al半導体装置の製造プロセスにおける高温熱処
理に対して、非晶質な状態を維持することができる。前
者が約3.9及び後者が12の低い比誘電率を示す。第
2の金属元素は、2元系では元素比で65〜95%、3
元系では65〜85%が好ましい。
【0020】第3の金属元素としては、Y,Ce,P
r,Nd、Pm、Sm,Eu,Gd,Tb,Dy,H
o,Er,Ym,Yb及びLnの1種以上からなる。
【0021】本発明の半導体装置は、前記ゲート絶縁膜
とシリコン基板との界面に、シリコン酸化膜又はシリコ
ン窒化膜から構成される界面制御層を具備することを特
徴とする。シリコン酸化膜又はシリコン窒化膜から構成
される界面制御層を具備することにより、前記ゲート絶
縁膜の成膜時のような酸化プロセスによるシリコン界面
の酸化を抑制し、実効的な比誘電率の低下を抑えること
ができる。なお、本構造では、界面制御層も絶縁膜とし
て機能するため、前記ゲート絶縁膜と界面制御層の積層
ゲート絶縁膜構造として、ゲート容量を考慮する必要が
ある。
【0022】
【発明の実施の形態】(実施例1)図1は本発明に係る
MIS型トランジスタであり、図2及び図3はその製造
方法を示す断面図である。Si単結晶基板101はp−
typeで(100)面方位、抵抗率10〜15Ω・c
mの基板である(図2(a))。素子分離領域102は
Si単結晶基板101に深さ約0.4μmの溝を形成し
た後にCVD(Chemical Vapor Dep
osition)法により、SiO膜を全面成膜し
て、次にCMP(Chemical Mechanic
al Polishing)で平坦化させて作製した
(図2(b))。
【0023】次に、希HF処理により基板表面のSiO
膜を除去した後、CVD法により103ゲート絶縁膜
となるBa−Si−Gd複合酸化膜を作製した(図2
(c))。この場合、第1の金属元素はBa、第2の金
属元素はSi、第1と第2の複合酸化膜を緻密化する第
3の金属元素はGdである。
【0024】図4は、本実施例に用いたCVD装置の概
略図である。Ba原料としてジピバロイルメタナート・
バリウム(Ba(dpm))、Si原料としてシリコ
ン・イソプロポキサイド(Si(O―iPr))及び
Gd原料としてジピバロイルメタナート・ガドリニウム
(Gd(dpm))、を用い、それぞれBa原料容器
114、Si原料容器115及びGd原料容器116に
封入した。十分な蒸気を得るために、各原料を封入した
原料容器を100〜250℃に加熱し、アルゴンキャリ
アガスにより薄膜形成室111に導入した。アルゴンキ
ャリアガスはアルゴンボンベ117より供給した。各原
料のアルゴンキャリアガスの流量を100〜500sc
cmに制御して、ゲート絶縁膜中の金属元素の組成を調
整した。
【0025】反応ガスであるOガスは酸素ボンベ11
8から供給し、その流量を100sccmとした。以上
のガスは、シャワヘッド119により均一にSi単結晶
基板101上へと供給した。薄膜形成室はホットウォー
ル型で、薄膜形成室加熱用ヒータ120により150℃
に加熱した。CVD反応における残留ガスは真空ポンプ
122により排気した。圧力調整バルブ121で薄膜形
成室の圧力を0.1torrに調整し、基板加熱用ヒー
タ113により基板温度を300℃以上500℃以下に
加熱した。成膜時間を1〜5分として、膜厚5〜25n
mを得た。AES(Auger Electron S
pectroscopy)分析によって、Ba、Si及
びGd、の元素を調べたところ、25:70:5であっ
た。XRD(X−Ray Diffraction)分
析を行った結果、作製した膜からはピークは同定され
ず、非晶質な膜であることが分かった。
【0026】次にゲート電極104となる多結晶Si膜
を300nm成膜した(図2(d))。その後nチャン
ネル領域にはリンを、pチャンネル領域にはボロンをそ
れぞれ注入し、800℃、10〜30minの窒素雰囲
気中熱処理して活性化した。ゲート電極104は多結晶
Si膜を通常のホトリソグラフィー法を用いてパターニ
ングし、セルフアラインにてRIEによりエッチングし
て形成した(図2(e))。また同様にゲート絶縁膜1
03を加工して形成した。
【0027】次にゲート電極104をマスクしてソース
/ドレイン領域105に周期率表の第5族の原子(P,
As,Sb)或いは第3族の原子(B,Al,Ga,I
n)のイオン注入を行い、800℃、30secのAr
中熱処理を施す事により低抵抗の拡散領域を形成した
(図3(f))。次にCVD法によりSiO保護膜1
06を形成した(図3(g))。さらにソース/ドレイ
ン105上にスルーホールを作製した後、CVD法によ
りW−プラグ電極107を作製した(図3(h))。最
後にAl配線108をW−プラグ107上に作製してM
IS型トランジスタ素子を作製した(図3(i))。
【0028】図3(i)に示したように、本実施例の半
導体装置(MIS型トランジスタ素子)は、シリコン単
結晶基板上に、素子分離絶縁膜と、ゲート絶縁膜と、ゲ
ート絶縁膜上に形成されたゲート電極と、前記素子分離
絶縁膜と前記ゲート絶縁膜との間で前記ゲート絶縁膜を
挟んで両側に形成されたソース及びドレイン領域と、前
記素子分離絶縁膜とゲート絶縁膜とゲート電極とソース
及びドレイン領域とを保護する保護膜と、ソース及びド
レイン領域の各々に接して前記保護膜を貫通して形成さ
れたプラグ電極と、プラグ電極に接して保護膜上に形成
された配線とを有する構成となる。
【0029】片方のAl配線108をアースにして、ゲ
ート電極104に−2〜2V変化させた場合のC−V特
性よりEOT(SiO換算膜厚)を算出した。その結
果を図5にまとめて示す。5−25nm膜厚間で最小2
乗法から求めた勾配は誘電率を意味し、約18であっ
た。5nmの膜に対して、リーク電流密度を測定したと
ころ、1Vの電圧印加時に4×10−4A/cmであ
った。
【0030】また、物理膜厚がゼロの場合にEOTが約
0.2nmであり、103ゲート絶縁膜と101Si単
結晶基板界面に低誘電率なSiO層の形成を薄く抑え
ることができた。さらに、100時間大気中に放置した
後に同様のC−V特性を評価したところ、特性の劣化は
認められなかった。
【0031】比較のために、Gdを固溶しないBa−S
i複合酸化膜を作製した。Gd(dpm)原料の供給
を停止した以外は、作製条件を同じにした。成膜時間を
1〜5分として、膜厚5−25nmを得た。AES分析
によって、Ba及びSiの元素を調べたところ、25:
75であった。同様のC−V測定からEOTを算出した
結果を図5に併記した。誘電率は約13であり、Gdを
固溶した場合と比較して低下した。また、5nmの膜に
対して、リーク電流密度を測定したところ、1Vの電圧
印加時に2×10−1A/cmであった。これは、B
aOが相分離したことによるものであった。このことか
ら、Gdの固溶によりBaOの相分離を抑制できること
がわかった。
【0032】また、物理膜厚がゼロの場合にEOTが約
0.7nmであり、Gdを固溶した場合と比較してSi
界面に形成するSiOの膜厚は増加した。この結果か
ら、Ba−Si複合酸化膜へGdを固溶することによ
り、酸素バリア性が向上し、低誘電率なSiOの形成
を抑制できることが分かった。
【0033】更に、100時間大気中に放置した後に同
様のC−V特性を評価したところ、比誘電率は約7まで
低下した。これは、凝集したBaOが大気中の水と反応
し、Ba(OH)等が形成したことによるものであ
る。Gdの固溶により、BaOが相分離に伴う吸湿反応
も抑制できることが分かった。
【0034】以上のように、本実施例より、Ba−Si
複合酸化膜にGdを固溶することで、BaOの凝集や吸
湿反応による析出にともなう劣化を抑制できることを確
認した。
【0035】ここで、Ba−Si複合酸化膜に、第3の
金属元素としてGdを固溶した場合を示したが、Y、L
a,Ce,Pr,Nd,Pm,Sm,Eu,Tb,D
y,Ho,Er,Tm及びYbのいずれの元素であって
も、同様の効果を得ることが出来た。
【0036】また、第1の金属元素としてBa以外に、
酸化物が高い比誘電率を示すNb、W、Pb、Ta、T
i、Zr、Hfのいずれ金属元素を用いてもよい。
【0037】本実施例において、ゲート絶縁膜の作製方
法としてCVD法を用いたが、電子ビーム蒸着法やスパ
ッタ法など良好な薄膜を作製できる方法であれば、何れ
の方法を用いても良い。
【0038】また、ゲート電極として多結晶Siを用い
ているが、上記誘電体材料と反応しない金属、例えば
W,Mo,TiN,TiSi等を用いてもよい。さら
に、多結晶Siにリンをドープしてもよい。Al配線を
説明したが、低抵抗な金属材料ならよく、例えばCu材
料を用いてもよい。
【0039】(実施例2)実施例1と同様に、CVD法
によりゲート絶縁膜103となるBa−Si−Gd複合
酸化膜を作製した。Gdの固溶量(Gd/(Gd+Ba
+Si))を元素比で0、0.5、5、20、30%と
したBa−Si−Gd複合酸化膜を約100nm作製し
た。この膜の結晶性について、XRD分析を行った。G
d固溶量30%時のGd回折ピーク強度を100
%として、Gdの固溶量に対するGd回折ピーク
強度を図6に示した。
【0040】20%以下のGd固溶量において、作製し
た膜が非晶質であるために、ピークは認められなかっ
た。これに対して、Gdの固溶量30%では、立方晶G
のピークが同定でき、相分離していることが分
かった。また、Gdの固溶量が0%のときに、BaOピ
ークが同定され、BaOが相分離していることが分かっ
た。
【0041】以上のように、本実施例より、Gd固溶量
を元素比で0.5%以上20%以下とすることで、相分
離せずに、本発明の非晶質な複合酸化膜が得られること
を確認した。
【0042】(実施例3)本実施例では、第1の金属元
素としてZr、第2の金属元素としてAlを選び、第3
の金属元素としてLaとした、Zr−Al−La複合酸
化膜をゲート絶縁膜に用いたMIS型トランジスタを作
成した。
【0043】実施例1と同様に、素子分離領域102は
Si単結晶基板101に深さ約0.4μmの溝を形成し
た後にCVD法により、SiO膜を全面成膜し、次に
CMPで平坦化させて作製した。
【0044】また、実施例1と同様に、希HF処理によ
り基板表面のSiO膜を除去した。ゲート絶縁膜10
3であるZr−Al−La複合酸化膜をスパッタ法によ
り作製した。スパッタターゲットには、組成比をZr:
Al:La=17:80:3としたZr−Al−La複
合酸化物焼結体を用いた。不活性雰囲気中、100℃で
成膜することにより、物理膜厚3〜15nmのZr−A
l−La複合酸化膜を得た。なお、成膜後には、窒素雰
囲気中、800℃での後熱処理を行った。
【0045】次に、実施例1と同様にして、MIS型ト
ランジスタ素子を作製した。片方のAl配線108をア
ースにして、ゲート電極104に−2〜2V変化させた
場合のC−V特性よりEOTを算出した。その結果を図
7に示す。3〜15nm膜厚間で最小2乗法から求めた
勾配は誘電率を意味し、約17であった。また物理膜厚
がゼロの場合にEOTが約0.2nmであり、ゲート絶
縁膜103とSi単結晶基板101界面に低誘電率なS
iO層の形成を薄く抑えることができた。さらに、1
00時間大気中に放置した後にC−V特性を評価したと
ころ、特性の劣化は認められなかった。
【0046】比較例として、組成比をZr:Al=2
0:80としたZr−Al複合酸化物焼結体をターゲッ
トとして成膜したZr−Al複合酸化膜3〜15nmに
対して、同様のC−V特性よりEOTを算出した。その
結果を図7にまとめて示す。3〜15nm膜厚間で誘電
率は約12であった。また、物理膜厚がゼロの場合にE
OTが約0.6nmであり、Si界面に0.6nmのS
iO層が形成した。このように、Laを固溶した場合
と比較して、比誘電率及び酸素バリア性は小さいことが
分かった。
【0047】以上のように、Zr−Al複合酸化膜中に
Laを固溶することによって膜を緻密化した結果、ゲー
ト絶縁膜として良好な特性が得られることが確認でき
た。
【0048】(実施例4)本実施例では、第1の金属元
素としてTi、第2の金属元素としてSiを選び、Ti
−Si複合酸化窒化膜をゲート絶縁膜に用いたMIS型
トランジスタを作成した。
【0049】実施例1と同様に、素子分離領域102は
Si単結晶基板101に深さ約0.4μmの溝を形成し
た後にCVD法により、SiO膜を全面成膜し、次に
CMPで平坦化させて作製した。
【0050】また、実施例1と同様に、希HF処理によ
り基板表面のSiO2膜を除去した。ゲート絶縁膜10
3であるTi−Si複合酸化窒化膜を作成する上で、ま
ずTi−Si複合酸化膜をCVD法により作製した。T
i及びSi原料には、それぞれイソプロポキサイド・チ
タニウム(Ti(O−iPr))及びSi(O―iP
r)原料を用いた。Ti−Si複合酸化膜の組成はT
i:Si=10:90とした。
【0051】サンプルを大気中に暴露する前に、Ti−
Si複合酸化膜をアンモニアガス雰囲気中700℃の窒
化処理を行い、本発明のゲート絶縁膜103であるTi
−Si複合酸化窒化膜を作成した。膜厚は5〜25nm
とした。AESにより、窒素の含有量を測定したとこ
ろ、酸素と窒素の元素量に対して窒素は約22%であっ
た。
【0052】次に、実施例1及び実施例3と同様にして
MIS型トランジスタ素子を作製した。片方のAl配線
108をアースにして、ゲート電極104に−2〜2V
変化させた場合のC−V特性よりEOTを算出した。そ
の結果を図8に示す。5〜25nm膜厚間で最小2乗法
から求めた勾配は誘電率を意味し、約15であった。ま
た物理膜厚がゼロの場合にEOTが約0.3nmであ
り、ゲート絶縁膜103とSi単結晶基板101界面に
低誘電率なSiO層の形成を薄く抑えることができ
た。さらに、100時間大気中に放置した後にC−V特
性を評価したところ、特性の劣化は認められなかった。
【0053】比較例として、窒化処理を行う前のTi−
Si複合酸化膜に対して、同様のC−V特性よりEOT
を算出した。その結果を図8にまとめて示す。5〜25
nm膜厚間で誘電率は約12であった。また、物理膜厚
がゼロの場合にEOTが約0.5nmであり、Si界面
に0.5nmのSiO層が形成した。このように、窒
素を固溶した場合と比較して、比誘電率及び酸素バリア
性は小さいことが分かった。
【0054】以上のように、Ti−Si複合酸化膜中の
酸素を窒素に置換することで膜を緻密化した結果、ゲー
ト絶縁膜として良好な特性が得られることが確認でき
た。
【0055】(実施例5)本実施例では、第1の金属元
素としてHf、第2の金属元素としてSi、及び第3の
金属元素としてNdから構成される非晶質な複合酸化膜
をゲート絶縁膜に用いたMIS型トランジスタを作成し
た実施例1と同様に、素子分離領域102はSi単結晶
基板101に深さ約0.4μmの溝を形成した後にCV
D法により、SiO膜を全面成膜して、次にCMPで
平坦化させて作製した。
【0056】希HF処理により基板表面のシリコン酸化
膜を除去した後、NH3ガス中700℃30秒の熱処理
によって、シリコン基板表面にシリコン窒化膜を形成し
た。
【0057】次に、HfとSiとNdからなる混合層を
成膜した。成膜には、3元系イオンビームスパッタ法を
用いて行った。Hfターゲット、Siターゲット及びN
dターゲットをセットし、3つのイオン源を同時に使用
し形成した。ターゲットを照射するイオンビームの出力
を変化させることによって、Hf:Si:Ndの元素比
が10:85:5である混合層を作製した。得られた混
合層を、酸素雰囲気中、350℃で熱処理を行い、非晶
質なHf−Si−Nd複合酸化膜からなるゲート絶縁膜
103を作製した。
【0058】以下、実施例1と同様にして、MIS型ト
ランジスタ素子を作製した。片方のアルミ配線109を
アースにして、ゲート電極105に−2〜2Vの電圧を
変化させた場合のC−V特性よりEOT(SiO2換算
膜厚)を算出した。膜厚10〜40nmのゲート絶縁膜
に対して評価を行った。非晶質なHf−Si−Nd複合
酸化膜の比誘電率を求めた結果、約16であった。ま
た、物理膜厚がゼロの場合にEOTが約0.2nmであ
った。
【0059】本実施例より、HfとSiとNdからなる
混合層を形成し、前記混合層を酸化したゲート絶縁膜を
作製することによって、良好なゲート絶縁膜が得られる
ことを確認した。
【0060】また、非晶質なHf−Si−Nd複合酸化
膜とシリコン基板の間にシリコン窒化膜を挟んだ構造に
することで、シリコン基板の酸化を抑制できることも確
認した。
【0061】
【発明の効果】以上のように、本発明によれば、シリコ
ン単結晶基板を母材としたMIS型トランジスタ素子に
おいて、ゲート絶縁膜として、3種類の金属元素から構
成される非晶質な複合酸化膜、特に、比誘電率20以上
の金属酸化物を構成する第1の金属元素と、比誘電率2
0未満の金属酸化物を構成する第2の金属元素と、前記
第1の金属元素と前記第2の金属元素から構成される複
合酸化物を緻密化する第3の金属元素から構成される非
晶質な複合酸化膜とすることで、緻密化したゲート絶縁
膜が得られるために、第1の金属元素酸化物の相分離に
伴う膜質の劣化を抑制し、かつ酸素バリア性を向上した
半導体装置を提供することができた。また、本発明によ
って形成したゲート絶縁膜を用いることで、ゲート長
0.1μm以下のMISトランジスタを提供することが
できた。
【図面の簡単な説明】
【図1】 本発明に係るMIS型トランジスタ素子の概
略図である。
【図2】 本発明に係るMIS型トランジスタ素子の製
造工程を示す断面図である。
【図3】 本発明に係るMIS型トランジスタ素子の製
造工程を示す断面図である。
【図4】 本発明に係るゲート絶縁膜であるBa−Si
−Gd複合酸化膜を作製するCVD装置の概略図であ
る。
【図5】 本発明のゲート絶縁膜であるBa−Si−G
d複合酸化膜中の物理膜厚とEOTとの関係を示す線図
である。
【図6】 本発明のゲート絶縁膜であるBa−Si−G
d複合酸化膜中のGd/(Gd+Ba+Si)比に対す
るGdピーク強度比の関係を示す線図である。
【図7】 本発明のZr−Al−La複合酸化物の物理
膜厚とEOTとの関係を示す線図である。
【図8】 本発明のTi−Si複合酸化窒化膜の物理膜
厚とEOTとの関係を示す線図である。
【符号の説明】
101…Si単結晶基板、102…素子分離領域、10
3…ゲート絶縁膜、104…ゲート電極、105…ソー
ス・ドレイン領域、106…SiO保護膜、107…
プラグ電極、108…Al配線、111…薄膜形成室、
112…シリコン基板、113…基板加熱用ヒータ、1
14…Ba原料容器、115…Si原料容器、116…
Gd原料容器、117…アルゴンボンベ、118…酸素
ボンベ、119…シャワヘッド、120…薄膜形成室加
熱用ヒータ、121…圧力調整バルブ、122…真空ポ
ンプ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 孝明 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 村田 康彦 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 内藤 孝 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内 (72)発明者 平谷 正彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Fターム(参考) 4K030 AA06 AA11 AA14 AA16 BA42 BB05 CA04 FA10 JA06 LA15 5F140 AA00 AA24 BA01 BD01 BD04 BD05 BD07 BD13 BE03 BE08 BE09 BE10 BE17 BF01 BF03 BF04 BF05 BF07 BF08 BF10 BG32 BG33 BG38 BH21 BJ01 BJ05 BJ07 BJ27 BK13 BK21 BK25 BK30 BK38 CA03 CB04 CC03 CC12 CE05

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】シリコン基板上にゲート絶縁膜を有する半
    導体装置において、前記ゲート絶縁膜は、比誘電率の低
    い第1の金属元素を主成分とし、該第1の金属元素より
    比誘電率が高くその金属元素に固溶する第2の金属元素
    と、前記第1の金属元素と第2の金属元素から構成され
    る複合酸化物の相分離を抑制する第3の金属元素を含む
    非晶質な複合酸化膜であることを特徴とする半導体装
    置。
  2. 【請求項2】シリコン基板上にゲート絶縁膜を有する半
    導体装置において、前記ゲート絶縁膜は、比誘電率20
    以上の金属酸化物を構成する第1の金属元素と、比誘電
    率20未満の金属酸化物を構成する第2の金属元素と、
    前記第1の金属元素と前記第2の金属元素から構成され
    る複合酸化物を緻密化する第3の金属元素とを含む非晶
    質な複合酸化膜であることを特徴とする半導体装置。
  3. 【請求項3】シリコン基板上にゲート絶縁膜を有する半
    導体装置において、前記ゲート絶縁膜は、比誘電率30
    以上の金属酸化物を構成する第1の金属元素と、比誘電
    率30未満の金属酸化物を構成する第2の金属元素と、
    前記第1の金属元素と前記第2の金属元素から構成され
    る複合酸化物を緻密化する第3の金属元素とを含む非晶
    質な複合酸化膜であることを特徴とする半導体装置。
  4. 【請求項4】シリコン基板上にゲート絶縁膜を有する半
    導体装置において、前記ゲート絶縁膜は比誘電率20以
    上の金属酸化物を構成する第1の金属元素と、比誘電率
    20未満の金属酸化物を構成する第2の金属元素とを含
    む非晶質な複合酸化窒化膜であることを特徴とする半導
    体装置。
  5. 【請求項5】シリコン基板上にゲート絶縁膜を有する半
    導体装置において、前記ゲート絶縁膜は比誘電率30以
    上の金属酸化物を構成する第1の金属元素と、比誘電率
    30未満の金属酸化物を構成する第2の金属元素とを含
    む非晶質な複合酸化窒化膜であることを特徴とする半導
    体装置。
  6. 【請求項6】請求項4又は5において、前記複合酸化窒
    化膜中の窒素元素含有量が、前記ゲート絶縁膜中の全非
    金属元素量に対して元素比で0.5〜50%であること
    を特徴とする半導体装置。
  7. 【請求項7】請求項1〜6のいずれかにおいて、前記第
    1の金属元素が、Ba、Nb、W、Ta、Ti、Zr、
    Hf及びPbの1種以上であることを特徴とする半導体
    装置。
  8. 【請求項8】請求項1〜7のいずれかにおいて、前記第
    2の金属元素が、Si及びAlの1種以上であることを
    特徴とする半導体装置。
  9. 【請求項9】請求項1〜3、7、8のいずれかにおい
    て、前記第3の金属元素が希土類元素であることを特徴
    とする半導体装置。
  10. 【請求項10】請求項9において、前記第3の金属元素
    の含有量が、前記ゲート絶縁膜中の全金属元素量に対し
    て元素比で0.5〜20%であることを特徴とする半導
    体装置。
  11. 【請求項11】シリコン基板上にゲート絶縁膜を有する
    半導体装置において、前記ゲート絶縁膜は、元素比で
    0.5〜20%の希土類元素を含む非晶質な複合酸化膜
    であることを特徴とする半導体装置。
  12. 【請求項12】請求項1〜3、7〜11のいずれかにお
    いて、前記希土類元素が、Y,Ce,Pr,Nd、P
    m、Sm,Eu,Gd,Tb,Dy,Ho,Er,Y
    m,Yb及びLnの1種以上からなることを特徴とする
    半導体装置。
  13. 【請求項13】請求項1〜12のいずれかにおいて、前
    記ゲート絶縁膜と前記シリコン基板との界面に、シリコ
    ン酸化膜又はシリコン窒化膜から構成される界面制御層
    を具備することを特徴とする半導体装置。
JP2001197842A 2001-06-29 2001-06-29 半導体装置 Pending JP2003017687A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001197842A JP2003017687A (ja) 2001-06-29 2001-06-29 半導体装置
PCT/JP2002/006032 WO2003003471A1 (fr) 2001-06-29 2002-06-17 Dispositif a semi-conducteurs

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001197842A JP2003017687A (ja) 2001-06-29 2001-06-29 半導体装置

Publications (1)

Publication Number Publication Date
JP2003017687A true JP2003017687A (ja) 2003-01-17

Family

ID=19035380

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001197842A Pending JP2003017687A (ja) 2001-06-29 2001-06-29 半導体装置

Country Status (2)

Country Link
JP (1) JP2003017687A (ja)
WO (1) WO2003003471A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004090991A1 (ja) * 2003-04-03 2004-10-21 Tokyo Electron Limited 半導体装置及びその製造方法
KR100668753B1 (ko) 2005-09-30 2007-01-29 주식회사 하이닉스반도체 고유전율의 게이트절연막을 갖는 반도체소자 및 그제조방법
WO2011078398A1 (en) 2009-12-25 2011-06-30 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory, display element, image display device, and system
JP2011151370A (ja) * 2009-12-25 2011-08-04 Ricoh Co Ltd 電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステム
JP2011216845A (ja) * 2010-03-18 2011-10-27 Ricoh Co Ltd 絶縁膜形成用インク、絶縁膜の製造方法及び半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102142038B1 (ko) * 2016-02-01 2020-09-14 가부시키가이샤 리코 전계 효과 트랜지스터, 그 제조 방법, 디스플레이 소자, 디스플레이 디바이스, 및 시스템
EP3550595B1 (en) * 2016-11-30 2024-04-10 Ricoh Company, Ltd. Coating liquid for forming oxide or oxynitride insulator film and a method for manufacturing using the coating liquid

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6013553A (en) * 1997-07-24 2000-01-11 Texas Instruments Incorporated Zirconium and/or hafnium oxynitride gate dielectric
JPH11135774A (ja) * 1997-07-24 1999-05-21 Texas Instr Inc <Ti> 高誘電率シリケート・ゲート誘電体
JP2000208508A (ja) * 1999-01-13 2000-07-28 Texas Instr Inc <Ti> 珪酸塩高誘電率材料の真空蒸着
US6060755A (en) * 1999-07-19 2000-05-09 Sharp Laboratories Of America, Inc. Aluminum-doped zirconium dielectric film transistor structure and deposition method for same
JP2001332547A (ja) * 2000-03-17 2001-11-30 Toshiba Corp 半導体装置及び半導体装置の製造方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004090991A1 (ja) * 2003-04-03 2004-10-21 Tokyo Electron Limited 半導体装置及びその製造方法
JP2004311562A (ja) * 2003-04-03 2004-11-04 Tadahiro Omi 半導体装置及び、その製造方法
US7521324B2 (en) 2003-04-03 2009-04-21 Tadahiro Ohmi Semiconductor device and method for manufacturing the same
JP4536333B2 (ja) * 2003-04-03 2010-09-01 忠弘 大見 半導体装置及び、その製造方法
KR100668753B1 (ko) 2005-09-30 2007-01-29 주식회사 하이닉스반도체 고유전율의 게이트절연막을 갖는 반도체소자 및 그제조방법
CN102782858A (zh) * 2009-12-25 2012-11-14 株式会社理光 场效应晶体管、半导体存储器、显示元件、图像显示设备和系统
KR101393265B1 (ko) * 2009-12-25 2014-05-08 가부시키가이샤 리코 전계효과 트랜지스터, 반도체 메모리, 표시 소자, 화상 표시 장치, 및 시스템
US11271085B2 (en) 2009-12-25 2022-03-08 Ricoh Company, Ltd. Field-effect transistor having amorphous composite metal oxide insulation film, semiconductor memory, display element, image display device, and system
US20120248451A1 (en) * 2009-12-25 2012-10-04 Yuji Sone Field-effect transistor, semiconductor memory display element, image display device, and system
EP2517255A1 (en) * 2009-12-25 2012-10-31 Ricoh Company, Limited Field-effect transistor, semiconductor memory, display element, image display device, and system
WO2011078398A1 (en) 2009-12-25 2011-06-30 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory, display element, image display device, and system
EP2517255A4 (en) * 2009-12-25 2012-12-12 Ricoh Co Ltd FIELD EFFECT TRANSISTOR, SEMICONDUCTOR MEMORY, DISPLAY ELEMENT, IMAGE DISPLAY DEVICE, AND SYSTEM
JP2011151370A (ja) * 2009-12-25 2011-08-04 Ricoh Co Ltd 電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステム
TWI495103B (zh) * 2009-12-25 2015-08-01 Ricoh Co Ltd 場效應電晶體、半導體記憶體、顯示元件、影像顯示裝置以及系統
TWI509793B (zh) * 2009-12-25 2015-11-21 Ricoh Co Ltd 形成氧化絕緣膜的絕緣膜形成油墨以及製造該絕緣膜和半導體裝置的方法
CN105097952A (zh) * 2009-12-25 2015-11-25 株式会社理光 绝缘膜形成墨水、绝缘膜制造方法和半导体制造方法
US20180331196A1 (en) * 2009-12-25 2018-11-15 Yuji Sone Field-effect transistor, semiconductor memory display element, image display device, and system
US10020374B2 (en) 2009-12-25 2018-07-10 Ricoh Company, Ltd. Field-effect transistor, semiconductor memory display element, image display device, and system
JP2016146495A (ja) * 2010-03-18 2016-08-12 株式会社リコー 絶縁膜形成用塗布液、絶縁膜、絶縁膜の製造方法及び半導体装置の製造方法
JP2019176195A (ja) * 2010-03-18 2019-10-10 株式会社リコー 酸化物絶縁膜及び光電変換素子
JP2011216845A (ja) * 2010-03-18 2011-10-27 Ricoh Co Ltd 絶縁膜形成用インク、絶縁膜の製造方法及び半導体装置の製造方法

Also Published As

Publication number Publication date
WO2003003471A1 (fr) 2003-01-09

Similar Documents

Publication Publication Date Title
US6713846B1 (en) Multilayer high κ dielectric films
TWI428984B (zh) 具有控制界面之鑭系元素介電質
US6642131B2 (en) Method of forming a silicon-containing metal-oxide gate dielectric by depositing a high dielectric constant film on a silicon substrate and diffusing silicon from the substrate into the high dielectric constant film
US20050250318A1 (en) CVD tantalum compounds for FET gate electrodes
US7241673B2 (en) Methods of forming silicon-doped aluminum oxide, and methods of forming transistors and memory devices
US6383873B1 (en) Process for forming a structure
CN100367513C (zh) 在硅衬底上层叠栅极绝缘膜和栅极电极的半导体器件及其制造方法
US7655099B2 (en) High-k dielectric film, method of forming the same and related semiconductor device
JP3776889B2 (ja) 半導体装置およびその製造方法
Cho et al. High-k properties of atomic-layer-deposited HfO 2 films using a nitrogen-containing Hf [N (CH 3) 2] 4 precursor and H 2 O oxidant
US20010024860A1 (en) Method for manufacturing a gate structure incorporating therein aluminum oxide as a gate dielectric
JP2006344837A (ja) 半導体装置及びその製造方法
US20040156164A1 (en) Novel gate dielectric
JP3981094B2 (ja) 半導体装置
JP2003017687A (ja) 半導体装置
US20040169240A1 (en) Semiconductor device and method of manufacturing semiconductor device
EP1363333A1 (en) Semiconductor device and its manufacturing method
KR20090029245A (ko) 반도체 소자 및 그 제조방법
US20050287740A1 (en) System and method of forming a split-gate flash memory cell
US6624093B1 (en) Method of producing high dielectric insulator for integrated circuit
CN1689146B (zh) 半导体器件及其制造方法
JP4434519B2 (ja) 半導体装置の製造法
KR100379621B1 (ko) Mos 트랜지스터 게이트 절연막 및 그 제조방법
JP2003017688A (ja) 半導体装置及びその製造方法
KR100793471B1 (ko) 반도체 장치 및 그 제조 방법