JP3981094B2 - 半導体装置 - Google Patents

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本発明は、誘電体を有する半導体装置に関する。
半導体回路において最も普遍的に用いられてきた絶縁膜は、シリコン酸化膜(SiO2)である。最近では、半導体回路の微細化の進展に伴なってSiO2膜の厚さも薄くなり、SiO2絶縁膜をリークする電流の強度も増大してきたことから、トランジスタやキャパシタなどの設計が困難になりつつある。SiO2にHfやNやAlといった元素を添加して比誘電率を高めることにより、絶縁膜に加わる電界強度を弱めて、リーク電流を低下にすることが試みられている。こうした手法を採用したところで、比誘電率の上限は約20程度であると考えられており、リーク電流低減にも限界があった。
HfO2の比誘電率昇は、これを正方晶とすることによって上昇し得ることが提案されている(例えば、非特許文献1参照。)。HfO2は、常温常圧で単斜晶であり、正方晶にするための手法は開示されていない。また、ZrO2にY23を添加した場合には、正方晶となる添加領域が存在することが報告されている(例えば、非特許文献2参照。)
Preprint:arXiv:cond-mat/0301016 v1 2 Jan 2003, Xinyuan Zhao and David Vanderbilt. 強靭ジルコニア−タフなセラミックス−内田老鶴舗,堀三郎著,1990年,p.18,図2.3(d)
上述したように、比誘電率が十分に高い絶縁膜、特にHfを含有する絶縁膜は、未だ得られていないのが現状である。
そこで本発明は、高誘電率の絶縁膜を有する半導体装置を提供することを目的とする。
本発明の一実施形態にかかる半導体装置は、基板と、前記基板上に設けられた非晶質絶縁膜とを具備し、前記非晶質絶縁膜は、下記組成式(1)で表わされ、正方晶または立方晶の蛍石型あるいは欠陥蛍石型の原子間結合を含むことを特徴とする。
Hf(1-x)xy(2-δ) (1)
(RはY,Ce,Mg,Ca,Lu,Yb,Tm,Er,Ho,DyTb,Gd,Eu,Nd,PrおよびLaからなる群から選択され、δは原子価数を補償する値であり、xおよびyは、xy平面において次の関係を満足する正の値である。)
y≧0.121−(0.121/0.034)x
y≦0.184−(0.184/0.143)x
本発明によれば、高誘電率の絶縁膜を有する半導体装置が提供される。
以下、図面を参照して本発明の実施形態を説明する。
本発明者らは、単斜晶のHfO2膜の比誘電率を高めるべく鋭意検討した結果、以下のような知見を得た。
単斜晶のHfO2に対して、Y、Mg、Caといった元素の酸化物を添加した場合には、添加量が増加するにしたがって、単斜晶から、正方晶、立方晶へと結晶系が変化する。Y、Mg、Caといった元素は原子半径が大きく、金属サイトの平均原子半径が大きいほうが、立方晶の凝集エネルギーが減少して安定することによるものである。Y、MgおよびCaに限らず、Ce,Lu,Yb,Tm,Er,Ho,DyTb,Gd,Eu,Sm,Nd,PrおよびLaからなる群から選択される元素を単斜晶のHfO2に添加した場合には、同様のメカニズムによって結晶系が、単斜晶から正方晶、立方晶へと変化する。
さらに、単斜晶HfO2における酸素を窒素で置換していくと、窒素の添加量が増えるにしたがって、単斜晶から、正方晶、菱面体晶、立方晶へと結晶系が変化する。窒素の原子価が三価であるため、Hfに近接するガス原子の数が減ることにより、実効的なガス原子サイトの大きさが縮小する。その結果、結晶の凝集エネルギーが低下して安定となるためである。
金属サイトの置換と、ガス原子サイトの置換による結晶構造相転移の機構は結晶の凝集エネルギーといった点で本質的に同じであるため、両者の混晶においては相転移点が連続的につながる。
すなわち、下記組成式で表わされる組成の酸窒化膜において、xの範囲を最適に設定することによって、金属サイトの置換による結晶構造の相転移が生じる。また、yの値を最適に設定することによって、ガス原子サイトの置換による結晶構造の相転移が生じる。
Hf(1-x)xy(2-δ) (1)
(RはY,Ce,Mg,Ca,Lu,Yb,Tm,Er,Ho,DyTb,Gd,Eu,Sm,Nd,PrおよびLaからなる群から選択され、δは原子価数を補償する値であり、xおよびyは、いずれも正の値である。)
本発明者らは、x>0およびy>0に加えて、以下の2つの不等式で確定される領域において、金属サイトおよびガス原子サイトの置換による結晶構造の相転移が生じて、比誘電率が上昇することを見出し、本発明を成すに至ったものである。
y≧0.121−(0.121/0.034)x
y≦0.184−(0.184/0.143)x
前記組成式(1)におけるxおよびyの範囲を、xy平面に斜線で示したのが図1のグラフである。x軸上の範囲は、R成分の元素を添加した際に正方晶がみられる組成範囲であり、y軸上の範囲は、窒素を添加することによって正方晶がみられる組成範囲である。図示するように、Y等のR成分および窒素は、本発明の実施形態における絶縁膜には必須であるので、y軸上(x=0)およびx軸上(y=0)は、いずれも除かれる。
図1のグラフ中の点D(0.034,0)は、金属サイトの置換による単斜晶と正方晶との相転移点であり、点A(0,0.143)は、ガス原子サイトの置換による単斜晶と正方晶との相転移点である。これら2つの点を結ぶ直線DAに対して、原点O(0,0)側において単斜晶となり、原点と反対側においては正方晶となる。
また、点C(0.121,0)は、金属サイトの置換による正方晶と立方晶との相転移点であり、点B(0,0.184)は、ガス原子サイトの置換による正方晶と単斜晶との相転移点である。これら2つの点を結ぶ直線CBに対して、原点側において正方晶となり、原点と反対側においては立方晶となる。
上述した組成範囲において、Hf(1-x)xy(2-δ)は正方晶となり、誘電率が向上する。したがって、本発明の実施形態にかかるHf(1-x)xy(2-δ)は、正方晶の原子間結合を含まなければならない。立方晶の蛍石型あるいは欠陥蛍石型の原子間結合が含まれる場合も、同様の効果が得られることが、本発明者らによって確認されている。
xおよびyの値は、図2のグラフに斜線で示される範囲内であることがより好ましい。この場合には、y軸とx軸とを結ぶ直線により確定される領域は、次の不等式で表わされる。
y≧0.121−(0.121/0.067)x
y≦0.184−(0.184/0.116)x
ここで、D’(0.067,0)、C’(0.116,0)である。
図2のグラフに示した範囲内であれば、比誘電率がよりいっそう向上する。
なお、前述の組成式(1)において、原子価数を補償する値であるδは、上述した組成式に含まれる各元素の原子価に対し、各元素が含まれる割合を乗じた値を合計した値が0となるように決定される。
正方晶または立方晶の蛍石型あるいは欠陥蛍石型の原子間結合を含むものの、本発明の実施形態におけるHf(1-x)xy(2-δ)は、巨視的には非晶質である。以下に、これについて説明する。
従来、HfONとしては多結晶体の試料しか得られておらず、それらは結晶の粒界に沿った絶縁破壊が発生しやすいという問題を有していた。特に、長期間の電圧ストレスに対してワイブル分布の係数βが小さく、これは、比較的短いストレス期間で破壊されてしまう膜と、比較的長いストレス期間まで破壊されない膜との双方が多く存在することによる。このため、製品の信頼性は低いものであった。
アモルファスであれば粒界が存在せず、粒界に起因した問題を回避した絶縁膜を得ることができる。長い周期に及んだコヒーレンスは存在せずにアモルファスであるものの、第一近接までの範囲に限定すれば、正方晶的または立方晶的なHf−OおよびHf−N結合が存在することが可能である。こうした正方晶的なHf−OおよびHf−N結合における誘電率増大機構に寄与する結晶場を考慮すると、影響が最も大きいのは第一近接原子からの結晶場である。したがって、誘電率を高めるためには、第一近接が正方晶的でなければならない。
アモルファスでありながら、正方晶的なHf−OおよびHf−N結合状態が存在することが、本発明者らによって初めて見出された。
上述したように本発明の実施形態においては、特定の組成を有する非晶質のHf複合酸窒化膜が絶縁膜として用いられるので、リーク電流を低減して、信頼性を高めることが可能となった。
(実施形態1)
まず、Si基板(電気伝導率3〜6Ωcm程度)に希フッ酸処理を施して、自然酸化膜を除去した。Si基板上には、ソース領域、ドレイン領域、およびチャネル領域を常法により設けた。このSi基板上に、スパッタリング法によりHf0.940.060.042-δを約100nmnの膜厚で成膜した。ターゲットとしては、HfおよびYの金属ターゲットを用い、スパッタガスとしてはアルゴンおよび酸素および窒素を用いた。基板温度は27℃〜600℃、ターゲットパワーは200W〜50W、スパッタガス圧は0.5Pa〜0.2Paの範囲内で、適宜決定することができる。ここでは、基板温度30℃、ターゲットパワー315W、スパッタガス圧0.5Paとして、成膜を行なった。Hfターゲットに投入するパワーと、Yターゲットに投入するパワーとの比率を調節するとともに、酸素および窒素のガス分圧を調整して、Hf0.940.060.042-δの膜組成を実現した。
成膜時間を十数秒以下に変更すれば、膜厚数nm程度以下の膜を上述した手法により形成することもできる。膜厚が数nm程度以下の場合には、スパッタターゲットとしてHfO2およびY23のセラミックターゲットを用いてHf0.940.062-δ膜を作製後、プラズマ窒素や活性窒素や原子状窒素や酸素窒素混合プラズマや窒素酸化物やアンモニアなどを含むものに膜をさらすことで窒素を導入することが可能である。窒素導入後には、必要に応じて熱処理を施してもよい。
あるいは、ハフニウム原料としてHf(OtBu)4,Hf(OiPr)(dpm)3,Hf(dpm)4,TDEAHなどを用い、イットリウム原料としてY(dpm)3,Y(EtCp)3などを用い、必要に応じて酸素を添加した雰囲気で、300℃から700℃程度の間の基板温度で、CVD法にて成膜することも可能である。得られた膜をプラズマ窒素、活性窒素あるいはアンモニアなどに曝して窒素を導入することが可能である。
Hf0.940.060.042-δ成膜後にオゾン、活性酸素、原子状酸素、酸素プラズマ、酸素窒素混合プラズマ、窒素酸化物、アンモニア、微量酸素、酸素ヘリウム混合ガスなどに暴露することで膜質を改善することもできる。得られた膜中には、5mol%以下の過剰酸素または酸素欠陥を導入することも可能である。意図的に微量の過剰酸素または酸素欠陥を導入した場合には、絶縁膜の電気的特性改良することができる。
Hf0.940.062-δ膜上に金電極を形成して、MIS構造を作製した。キャパシタンスの測定結果を、図3のグラフに示す。キャパシタの静電容量Cは6.26×10-9(F)であり、その電極の面積Sは、光学顕微鏡写真により1.00(mm2)と得られた。絶縁膜の厚さtを断面SEM写真にて求めたところ、100.5(nm)であったので、比誘電率εは、ε=(C×d)/(ε×S)より71.1となった。HfO2の比誘電率は17程度、Y23の比誘電率は14程度であるのに、HfO2にY23を3mol%混入させると比誘電率が大きく上昇したことが分かった。
HfO2に添加する(Y23)/2の量xを3.5mol%,6.7mol%,9.4mol%,11.6mol%,14.3mol%,および20.6mol%と変化させて、6種類のHf(1-x)xy膜を作製し、それぞれの比誘電率を測定した。得られた結果を図4のグラフに示す。
図4のグラフから、x=6.7mol%,9.4mol%,11.6mol%であれば、比誘電率が30以上である。したがって、6.7mol%≦x≦11.6mol%の範囲内にて、十分に高い比誘電率が達成されることが確認できた。
3.5mol%≦x≦14.3mol%の範囲においても、比誘電率が高くなる可能性が存在している。
特定の組成範囲において高い比誘電率が得られるのは、結晶構造の違いによることが、本発明者らによって見出された。HfO2は、室温常圧において単斜晶の結晶構造であるが、1300℃以上で正方晶の結晶構造へ相転移し、2500℃以上で立方晶の結晶構造へ相転移する。各々の結晶構造状態におけるHfO2の誘電率は、第一原理計算によって求められており、単斜晶HfO2で16から18程度、正方晶HfO2で70程度、立方晶HfO2で29程度と推測されていたにすぎず、本発明者らによって初めて確認された。
上述した例における電気特性の測定は、窒素を含有しない絶縁膜について行なったが、窒素が含有される場合には、誘電率はさらに向上することが期待される。比誘電率が高くなる機構が結晶構造の違いであり、窒素が含まれることによっても結晶構造が変化する。このため、窒素が存在することにより誘電率が向上する。
本発明の実施形態にかかるHf複合酸窒化膜におけるHf原子、O原子、およびN原子の配位状態を、図5を参照して説明する。
図5においては、Hf原子11に対して、O原子またはN原子または空隙サイト12が八配位にある。こうした状態は、微視的に正方晶的なHf−OおよびHf−Nの配位状態ということができる。中でも四個のO原子またはN原子または空隙サイトは、さらに近い同一距離13に存在しており、残りの四個のO原子またはN原子または空隙サイトは、やや遠い同一距離14に存在している。
図5に示したHf11と、O原子またはN原子または空隙サイト12との間の距離は、膜中に加わる応力や膜の温度などの違いによって多少変化する。距離の短い四個のHfとO原子またはN原子または空隙サイトとの間の距離13と、距離の長い四個のHfとO原子またはN原子または空隙サイトとの間の距離14が一致した場合、立方晶的な構造となる。本発明の実施形態にかかるHfRNO膜中においては、これらのような結合状態が含まれているものの、巨視的にはアモルファス状態にある。
得られたHf0.940.061.97薄膜のX線回折プロファイルを、図6のグラフに示す。図示するように正方晶と立方晶を含むHf0.940.061.97薄膜であることが確認された。
また、図7のグラフには、Hf0.940.061.97薄膜のラザフォード後方散乱プロファイルを示す。HfとYとOとのモル比率が、Hf0.940.061.97の表記のとおりであることが確認された。
次に、図8を参照して、CET(等価静電容量膜厚)とリーク電流との関係を説明する。SiO2をトランジスタのゲート絶縁膜として用いた場合には、CETとリーク電流との関係は、図8中の直線aで表わされることがよく知られている。室温大気圧で通常得られる単斜晶のHfO2を用いた場合、比誘電率εが17程度であるから、SiO2の場合より左下の直線状の関係になることが期待される。すなわち、図8中に直線bとして表わされる。この場合、CETが薄くてもリーク電流が少ないので、絶縁膜としてはSiO2より好ましい特性となる。
HfO2にY23などを適量添加して正方晶が含まれるHf0.940.060.042-δなどとした場合、比誘電率εが17よりさらに大きかった。このため、CETとリーク電流との関係は、図8中の直線cで表わされ、SiO2やHfO2よりもさらに好ましい絶縁膜特性が得られる。
上述した試料において、立方晶の混入割合が94%、正方晶の混入割合は6%であった。正方晶の比誘電率は十分に高いので、単斜晶に対して5%でも混入すれば誘電率を高くする効果は十分に得られる。誘電率上昇量を定量的に示すと、例えば、正方晶HfO2の軸方向に平均された比誘電率が70であるから、単斜晶に対して5%の正方晶が存在する場合の比誘電率は20を超える。同様に、単斜晶に対して25%の立方晶が存在すれば、比誘電率は20を超えることになる。
(実施形態2)
本実施形態においては、上述したようなHfRON膜をゲート絶縁膜として用いて、図9に示すようなMISFETを製造した。図示するように、ソース領域23およびドレイン領域24が形成されたSi基板25のチャネル領域には、ゲート絶縁膜22を介してゲート電極21が設けられている。
こうしたMISFETの製造に当たっては、まず、Si基板(電気伝導率1〜2Ωcm程度)25上に、ソース領域23およびドレイン領域24を形成し、SiO2によってゲートのパターンを作製した。希フッ酸処理によりゲートチャネル領域の自然酸化膜を除去した後、CVD法により約5nmのHf0.920.081.96膜を堆積し、パターニングした。Si基板25との界面には、反応酸化膜SiO2が存在してもよく、Si基板とHf0.920.081.96膜との界面に積極的にSiO2やSiONなどを形成することもできる。
Hf0.920.081.96を堆積後には、800℃で30秒程度のアニールを行なって、炭素などの不純物を揮発させた。さらに、リモートプラズマ窒化により窒素を導入し、Hf0.920.080.062-δからなるゲート絶縁膜22を得た。窒素の導入には、アンモニア窒化、NO窒化等の手法を採用してもよい。CVD法により約300nmの多結晶Siを成膜した後、BやPなどの不純物イオンを注入した。フラッシュランプアニールを行なって、800℃以上の温度に数秒間曝すことにより不純物イオンを活性化させた。
TiN膜を堆積後、余分な多結晶SiやTiNを除去して、ゲート電極21を形成し、図9に示すようなトランジスタを作製した。作製プロセス中には、Hf0.920.080.062-δ膜が水分および炭酸ガス成分に接しないよう十分に配慮することが望まれる。フラッシュランプアニールでは、800℃以上の温度に曝される時間が短いため、HfRNO膜中の各元素の再配置が生じるおそれが小さく、結晶化は生じにくい。仮にHfRNO膜中に微結晶が存在したところで、電気特性が損なわれることはほとんどない。
水分や炭酸ガスがゲート絶縁膜22へ到達するのを防ぐために、ゲート絶縁膜22の表面は露出していないことが好ましい。例えば、図10に示すように、トランジスタ全体を覆って、SiO2膜やSiON膜やSiN膜などからなる保護膜31を形成すればよい。これによって、水分や炭酸ガスがゲート絶縁膜22へ到達するのは防止される。
あるいは、図11に示すように、ゲート絶縁膜22およびゲート電極21の側壁に、側壁構造物32を設けることもできる。側壁構造物32は、保護膜の場合と同様にSiO2やSiONやSiNにより形成することができる。
比誘電率70が得られたHf0.920.080.062-δ膜に対して、基板との間の界面SiO2層(比誘電率3.8)が0.5nmあるようなゲート絶縁膜の場合、Hf0.920.080.062-δ膜厚が5nmであれば、EOT=0.8nmを達成することが可能である。さらに、Hf0.920.080.062-δ膜厚が1.85nmであれば、EOT=0.6nmを達成することが可能である。
ゲート電極である多結晶Si側にも界面SiO2層を0.3nm作製した場合、基板との界面SiO2層を0.3nm、Hf0.920.080.062-δ膜厚が1.85nmであればEOT=0.7nmを達成することが可能である。
(実施形態3)
図12に、本実施形態にかかるMISFETの断面図を示す。図示するMISFETは、ゲート絶縁膜22とゲート電極21との間に介在絶縁膜33を有する以外は、図9に示したMISFETと同様である。介在絶縁膜33は、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜から選択される少なくとも1種により形成することができ、単層および積層膜のいずれとしてもよい。
こうしたMISFETの製造に当たっては、まず、Si基板(電気伝導率12〜25Ωcm程度)25上に、ソース領域23およびドレイン領域24を形成し、SiO2によってゲートのパターンを作製した。希フッ酸処理によりゲートチャネル領域の自然酸化膜を除去した後、スパッタ法によってHf0.880.121.94膜を1.0nm成膜した後、連続的にSiON膜33を0.5nm成膜した。この際の酸素窒素混合プラズマ雰囲気によりHf0.880.121.94膜が窒化されて、Hf0.880.120.022-δ膜22となった。
さらに連続的に多結晶Si膜を約300nm成膜し、パターニングしてゲート電極21とした。BやPなどの不純物イオンを注入後、スパイクアニールを行なって800℃以上の温度に数秒間曝すことにより不純物イオンを活性化させた。TiN電極を成膜後、余分な多結晶SiやTiNを除去してゲート電極21を形成し、図12のようなトランジスタを作製した。
HfO2、HfSiO、HfAlOあるいはHfSiON等からなるゲート絶縁膜では、トランジスタの閾値電圧Vfbがシフトする場合がある。同様の問題が、HfRNOを用いたゲート絶縁膜でも生じるおそれがある。本発明者らは、Bドープされた多結晶Siからなるゲート電極と、HfRNOからなるゲート絶縁膜とが直接接触していることが、その原因であると推測した。すなわち、Hf、SiおよびBのうちの二種以上の元素が関与して、閾値電圧がシフトする。
本実施形態においては、ゲート電極21とゲート絶縁膜22との間に介在絶縁膜33を配置しているので、こうした不都合を避けることができる。なお、ゲート絶縁膜22と介在絶縁膜33との境界は、必ずしも明白である必要はない。膜厚方向に組成が逐次遷移する傾斜膜であっても、全く同様の効果が期待される。
(実施形態4)
Si基板(電気伝導率6〜12Ωcm程度)上に、ソース領域およびドレイン領域を形成し、SiO2によりゲートのパターンを作製した。ダミーゲートを作製後、側壁を形成し、ダミーゲートを除去した。その後、Hf0.900.101.95からなるゲート絶縁膜を成膜し、原子状窒素による窒化によってHf0.900.100.052-δとした。ゲート絶縁膜上には、HfN、TaN、TiN、TaSiN、Ir、Os、Pt,Ru、Rhなどからなる金属ゲート電極を作製した。
こうしたダマシンプロセスを用いた場合には、Hf0.900.100.052-δからなるゲート絶縁膜は、高温プロセスに曝されることがないので、結晶化をよりいっそう抑制することが可能となる。
(実施形態5)
Ce,Mg,Caを添加した場合も、HfO2が正方晶となって、比誘電率が高められる。これは、HfO2結合においてHfサイトの平均原子半径がCe,Mg,Ca置換によっても増加し、配意する酸素の数が増えた方が安定になる機構が同じであるためである。
Lu,Yb,Tm,Er,Ho,DyTb,Gd,Eu,Sm,Nd,Pr,Laといった希土類元素は、その性質がYとよく類似している。したがって、こうした希土類元素をHfO2に添加した場合も、HfO2を正方晶へ転移させて、比誘電率を高めることができる。この場合、希土類元素は酸化物として、Y23の場合と同程度の割合でHfO2に添加すればよい。
(実施形態6)
表面の自然酸化膜を除去したSi基板上に、TiN、TiAlN、TaN、TaAlN、TaSiN、HfN、ZrN、Pt、Ir、Ru、RuO2、SrRuO3などの金属薄膜をスパッタ法により成膜した。こうした金属膜は、CVD法あるいはゾルゲル法などにより成膜してもよい。その上に、Hf0.910.091.95からなる高誘電率絶縁膜をスパッタ法により成膜した。高誘電率絶縁膜の成膜には、CVD法あるいはゾルゲル法などを採用することもできる。
得られた高誘電率絶縁膜を、アンモニア窒化などによりHf0.910.090.072-δなどと変化させた後、TiN、TiAlN、TaN、TaAlN、TaSiN、HfN、ZrN、Pt、Ir、Ru、RuO2、SrRuO3などの金属薄膜を成膜して、キャパシタを作製した。金属薄膜の成膜には、スパッタ法あるいはCVD法、ゾルゲル法などを採用することができる。
さらに、キャパシタへの電荷注入の開閉を行なうトランジスタを作製し、各々を配線して、揮発メモリ素子を得た。本実施形態にかかるHfRNOの比誘電率は高いため、揮発メモリ素子の微細化にも有用である。
(実施形態7)
トランジスタのソースおよびドレイン領域を作製後、SiO2あるいはSiONあるいはSiNなどによるトンネル絶縁膜を作製後、浮遊電極を作製する。さらにHf0.880.120.021.94なるインターポリ絶縁膜を作製することで、不揮発性メモリ素子を作製することが可能である。本発明の実施形態にかかるHfRNO膜は、高い比誘電率を有しているため、不揮発メモリ素子の微細化にも有用である。
本発明の一実施形態における絶縁膜の組成範囲を表わすグラフ図。 本発明の他の実施形態における絶縁膜の組成範囲を表わすグラフ図。 本発明の一実施形態における絶縁膜のCV特性図。 23の添加量(x)と比誘電率(ε)との関係を表わすグラフ図。 本発明の実施形態における絶縁膜中のHf原子、O原子、およびN原子の配位状態を表わす模式図。 HfYO膜のX線回折プロファイル。 HfYO膜のRBSプロファイル図。 CETとリーク電流との関係を表わすグラフ図。 本発明の一実施形態にかかる半導体装置の断面図。 本発明の他の形態にかかる半導体装置の断面図。 本発明の他の実施形態にかかる半導体装置の断面図。 本発明の他の実施形態にかかる半導体装置の断面図。
符号の説明
11…Hf原子; 12…O原子またはN原子または空隙サイト
13…Hf原子とO原子またはN原子または空隙サイトとの相対的に短い距離
14…Hf原子とO原子またはN原子または空隙サイトとの相対的に長い距離
21…ゲート電極; 22…ゲート絶縁膜; 23…ソース領域
24…ドレイン領域; 25…Si基板; 31…保護膜; 32…側壁構造物
33…介在絶縁膜。

Claims (5)

  1. 基板と、
    前記基板上に設けられた非晶質絶縁膜とを具備し、
    前記非晶質絶縁膜は、下記組成式(1)で表わされ、正方晶または立方晶の蛍石型あるいは欠陥蛍石型の原子間結合を含むことを特徴とする半導体装置。
    Hf(1-x)xy(2-δ) (1)
    (RはY,Ce,Mg,Ca,Lu,Yb,Tm,Er,Ho,DyTb,Gd,Eu,Sm,Nd,PrおよびLaからなる群から選択され、δは原子価数を補償する値であり、xおよびyは、xy平面において次の関係を満足する正の値である。)
    y≧0.121−(0.121/0.034)x
    y≦0.184−(0.184/0.143)x
  2. 前記組成式(1)におけるxおよびyは、xy平面において次の関係を満足する正の値であることを特徴とする請求項1に記載の半導体装置。
    y≧0.121−(0.121/0.067)x
    y≦0.184−(0.184/0.116)x
  3. 前記基板は、ソース領域およびドレイン領域がチャネル領域を介して形成された半導体基板であり、前記チャネル領域上にはゲート電極が配置され、前記非晶質絶縁膜は、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜であることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記ゲート絶縁膜と前記ゲート電極との間に、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜から選択される少なくとも1種からなる介在絶縁膜をさらに具備することを特徴とする請求項3に記載の半導体装置。
  5. 前記非晶質絶縁膜は、シリコン酸化膜およびシリコン窒化膜から選択される少なくとも1種を表面に有することを特徴とする請求項3または4に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867847B2 (en) 2008-10-31 2011-01-11 Canon Anelva Corporation Method of manufacturing dielectric film that has hafnium-containing and aluminum-containing oxynitride
US8524617B2 (en) 2009-02-27 2013-09-03 Canon Anelva Corporation Methods for manufacturing dielectric films

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006135084A (ja) * 2004-11-05 2006-05-25 Fujitsu Ltd 半導体装置およびその製造方法
KR101183418B1 (ko) * 2005-12-30 2012-09-14 엘지디스플레이 주식회사 외부 전극 형광램프 및 이를 이용한 액정표시장치의백라이트 유닛
JP4719035B2 (ja) * 2006-03-13 2011-07-06 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP2007266474A (ja) * 2006-03-29 2007-10-11 Hitachi Ltd 半導体記憶装置
JP4649357B2 (ja) 2006-03-30 2011-03-09 株式会社東芝 絶縁膜および半導体装置
FR2915623B1 (fr) * 2007-04-27 2009-09-18 St Microelectronics Crolles 2 Circuit electronique integre comprenant une portion de couche mince a base d'oxyde d'hafnium.
JP4552973B2 (ja) * 2007-06-08 2010-09-29 セイコーエプソン株式会社 半導体装置の製造方法
WO2010106922A1 (ja) 2009-03-19 2010-09-23 株式会社 東芝 半導体装置及びその製造方法
JP5576719B2 (ja) 2010-06-10 2014-08-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5598916B2 (ja) * 2010-09-13 2014-10-01 独立行政法人物質・材料研究機構 ゲート電極及びその製造方法
KR102656062B1 (ko) * 2018-09-19 2024-04-11 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7867847B2 (en) 2008-10-31 2011-01-11 Canon Anelva Corporation Method of manufacturing dielectric film that has hafnium-containing and aluminum-containing oxynitride
US8178934B2 (en) 2008-10-31 2012-05-15 Canon Anelva Corporation Dielectric film with hafnium aluminum oxynitride film
US8524617B2 (en) 2009-02-27 2013-09-03 Canon Anelva Corporation Methods for manufacturing dielectric films

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