JP4719035B2 - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

不揮発性半導体メモリ装置及びその製造方法 Download PDF

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Description

本発明は、不揮発性半導体メモリ装置及びその製造方法に係わり、特に浮遊ゲート電極を有するスタックゲート構造において、電極間絶縁膜に高誘電体材料を用いることでメモリセル性能向上とリーク電流低減を実現させた不揮発性半導体メモリ装置とその製造方法に関する。
代表的な不揮発性半導体メモリ装置であるＮＡＮＤ型フラッシュメモリを例にして説明する。
ＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルは、半導体基板上にトンネル絶縁膜と浮遊ゲート電極を形成し、さらにその上に電極間絶縁膜を介して制御ゲート電極を形成したスタック構造の半導体素子である。このようなメモリセルでは、トンネル絶縁膜に高電界を印加して、シリコン基板側から浮遊ゲート電極に電子を注入することで生じるしきい値電圧のシフトを情報の記憶に用いている。このとき、電極間絶縁膜には電気的容量が大きくカップリング比を低下させないことやリーク電流が少ないことが望まれている。
従来のＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルの製造方法を、図６〜図８の（ａ）〜（ｅ）を用いて説明する。図６〜図８の（ａ）〜（ｅ）の左側と右側の図面は、互いに直交する断面を示している。
まず、所望の不純物をドーピングしたシリコン基板１０１の表面に、トンネル絶縁膜となる厚さ約７ｎｍ〜８ｎｍのシリコン酸化膜１０２を熱酸窒化法で形成後、浮遊ゲート電極となる厚さ６０ｎｍのリンドープの多結晶シリコン層１０３、素子分離加工のためのマスク材１０４を順次ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法により、マスク材１０４、多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝１０６を形成する（図６（ａ））。
次に、全面に素子分離用のシリコン酸化膜１０７を堆積して、素子分離溝１０６を完全に埋め込んだ後、表面部分のシリコン酸化膜１０７をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で除去して、表面を平坦化した。このとき、マスク材１０４が露出する（図６（ｂ））。
次に、露出したマスク材１０４を選択的にエッチング除去した後、シリコン酸化膜１０７の露出表面を希フッ酸溶液でエッチング除去し、多結晶シリコン層１０３の側壁面１０８を露出させ、その後、全面に電極間絶縁膜となるシリコン酸化膜とシリコン窒化膜の積層構造であるＳｉＯ２／ＳｉＮ／ＳｉＯ２膜（以下、ＯＮＯ膜と略す）１０９を堆積する。ＯＮＯ膜のＳｉＯ２換算膜厚は１５ｎｍ程度である。このとき、電極間絶縁膜１０９は、多結晶シリコン層１０３の表面とその側壁面１０８の両方に３次元的に形成される（図７（ｃ））。ＯＮＯ膜の平均誘電率は５程度と低いので、このように３次元的に電極間絶縁膜を形成して面積を大きく取ることで、実効的な電気容量を大きくする必要がある。
次に、制御ゲート電極となる多結晶シリコン層からなる厚さ１００ｎｍの導電層１１０をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク材１１１をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１１、導電層１１０、電極間絶縁膜１０９、多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工して、ワード線方向のスリット部１１２を形成した（図７（ｄ））。これにより、浮遊ゲート電極となる多結晶シリコン層１０３および制御ゲート電極となる導電層１１０の形状が確定する。
最後に、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜１１３を熱酸化法で形成後、イオン注入法を用いてソース・ドレイン領域１１４を形成し、さらに、全面を覆うように層間絶縁膜１１５をＣＶＤ法で形成した（図８（ｅ））。その後は、周知の方法で配線層等を形成してメモリセルが完成する。
このようなＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルの電極間絶縁膜１０９には、書込み／消去の動作時に高電界が印加されリーク電流が流れる。このリーク電流は、トンネル絶縁膜を介した電荷の注入／放出による浮遊ゲート電極の電荷蓄積／消去を阻害するので、デバイス仕様から定められるある基準以下に抑制する必要がある。
その基準については各種の検討の結果、書込み動作の完了直前においてトンネル絶縁膜に流れる電流の１／１０以下とされている。例えば、トンネル絶縁膜の膜厚が７．５ｎｍで、トンネル絶縁膜と電極間絶縁膜のカップリング比が０．６、電極間絶縁膜を３次元構造とした場合、電極間絶縁膜にかかる実効電界（「電荷面密度／ＳｉＯ２の誘電率」で定義）は１２〜１８ＭＶ／ｃｍ程度になるが、このときに許容されている電極間絶縁膜のリーク電流密度は、おおよそ１ｘ１０−２Ａ／ｃｍ２である。
ＮＡＮＤ型不揮発性半導体メモリ装置を大容量化するためには、メモリセルのゲート長とゲート幅を微細化して個々のチップになるべく多くのセルを搭載することが必要となる。このようなメモリセルの微細化の要請に伴い、従来から用いられてきたＯＮＯ膜に代わりさらに誘電率の高い材料（ｈｉｇｈ−ｋ）を電極間絶縁膜として使う研究開発や提案が行われている（例えば特許文献１参照）。その理由は以下の通りである。
一つには、最小加工寸法が５０ｎｍ切るような世代になるとセル間距離が近くなるため、浮遊ゲート電極に図７（ｃ）に示すような側壁１０８を形成して３次元的に電極間絶縁膜を形成することが出来なくなるという問題がある。
微細メモリセルでは、浮遊ゲート電極には側壁を形成せず電極間絶縁膜を平面的に形成する、所謂、平面セル構造とすることが要求される。平面セル構造では、従来のＯＮＯ膜より誘電率の高い材料が必要とされる。なぜなら誘電率の高い材料であれば、３次元的ではなく平面的に電極間絶縁膜を形成しても、電気容量を大きく出来るからである。
さらに、平面セル構造においては、電極間絶縁膜にかかる実効電界は３０ＭＶ／ｃｍ程度と３次元セル構造に比べて２倍ほど高くなるという問題がある。デバイス仕様としては、このような高電界領域においても電極間絶縁膜のリーク電流密度は、１ｘ１０−２Ａ／ｃｍ２以下とする必要がある。しかし、従来のＯＮＯ膜では高電界領域においてリーク電流が急激に増加するため、平面セルの電極間絶縁膜として用いることは出来ない。この観点からも、電極間絶縁膜としてＯＮＯ膜より誘電率が高い（ｈｉｇｈ−ｋ）材料を用いる必要が出てくる。ｈｉｇｈ−ｋ材料を用いれば、ＳｉＯ２換算膜厚（電気膜厚）を抑えつつ物理膜厚を厚くすることで、高電界領域においてもリーク電流を低く抑えることが可能であるからである。
ｈｉｇｈ−ｋ材料の有望な候補として、希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物が挙げられる。これらの材料は、一般的に高い誘電率（ｈｉｇｈ−ｋ）を有するとともに電子障壁が大きい材料があることから、平面セルにおける電極間絶縁膜として実用化が大いに期待できる。しかし、この材料系に固有の問題点も抱えている。上述したような従来の製造方法で不揮発性メモリセルを作製した場合の問題点を次に述べる。
図７（ｄ）、図８（ｅ）に示すように、電極間絶縁膜形成後には制御ゲート電極、電極側壁酸化膜の形成のために熱処理や、イオン注入法を用いて形成したソース／ドレイン拡散層の活性化のための熱処理が必要である。例えば、ソース／ドレイン拡散層の活性化のためには、９００〜１０００℃の温度範囲で３０秒程度の急速熱処理が用いられる。
一方、図９には、希土類酸化物であるＬａＡｌＯ３をシリコン基板上に堆積した後、９００℃、３０秒、窒素雰囲気中での急速熱処理を行った場合のＬａＡｌＯ３膜構造の変化を示した。この条件は、ソース／ドレイン拡散層の活性化のための熱処理に相当する。図９の右図に示すように、熱処理によりシリコン基板からＬａＡｌＯ３へのＳｉ拡散が起こり、ＬａＡｌＯ３はＡｌを含むＬａシリケートに変質するとともに、物理膜厚の急激な増大が生じることが明らかとなった。Ｌａなどの希土類元素からなる酸窒化物はＳｉを取り込みやすい性質を持つためである。
したがって、多結晶シリコン層などＳｉ系半導体材料の浮遊ゲート電極上に形成される電極間絶縁膜においても、装置製造工程上必要な、上述したような急速熱処理によって、大量のＳｉ拡散による誘電率低下と物理膜厚の増大が生じ、これは電極間絶縁膜の電気的容量の急激な低下を招く。
このような電極間絶縁膜の劣化は、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能を発揮できないという問題を引き起こす。また、誘電率の低下に伴い電気的な耐圧が低下するとともにリーク電流も増加する。耐圧は２０ＭＶ／ｃｍ程度と低くなり、そのときのリーク電流密度は１ｘ１０−２Ａ／ｃｍ２以上となりデバイス仕様を満たすことができなかった。
図１０に示すように、このようなＳｉの拡散を防ぐためにＳｉＮやＡｌ２Ｏ３などのバリア層を電極間絶縁膜の上下に使用することも考えられる。しかし、ＳｉＮやＡｌ２Ｏ３などは、希土類元素からなる酸窒化物より誘電率が低いために電極間絶縁膜の実効的な電気容量の低下を招くことになり、メモリセルの性能改善への効果は小さいという問題があった。
上記は、希土類酸化物、希土類窒化物、または、希土類酸窒化物に接するシリコン基板や多結晶シリコンから、熱処理工程により多量に膜中にＳｉが拡散する場合の問題点について述べた。このように拡散してくるＳｉは、その量が非常に多いことと、量の制御が不可能であることから上記のような問題を引き起こす。
特開平１１−２９７８６７号
以上の説明のように、浮遊ゲート電極を有するメモリセルにおいて高誘電体材料である希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物を電極間絶縁膜として用いる場合には、電極間絶縁膜堆積後の熱工程に起因する膜質劣化が起こり誘電率の低下が起こるために、リーク電流特性が劣化し、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能を発揮できないという問題があった。
本発明はこのような事情を考慮してなされたもので、その目的とするところはメモリセルの電極間絶縁膜の膜質劣化が抑制されており、電極間絶縁膜の実効的な電気容量を低下させることなく、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。
本発明の実施形態による不揮発性半導体メモリ装置は、第１導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられるトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたＳｉまたはＳｉＧｅを含む浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた金属シリサイド膜と、前記金属シリサイド膜上に設けられ、ＬａＡｌＯ３またはＬａＨｆＯＮから成る電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極と、を具備するメモリセルを有することを特徴とする。
本発明の実施形態によれば、セル動作特性の良好な不揮発性半導体メモリ装置を実現することができる。
（第１の実施形態）
本発明の第１の実施形態に関わるＮＡＮＤ型不揮発性半導体メモリ装置のメモリセル構造を、図１を用いて説明する。
ＮＡＮＤ型不揮発性半導体メモリ装置は、ビット線と、ビット線及びメモリセルを接続する選択ゲートトランジスタと、さらにその下に複数のメモリセルが直列に配置されている。図１はメモリセルの断面構造を示す図であり左側はワード線方向断面図、右側はワード線と直交方向断面図の図面であり、右側と左側とは互いに直交する断面を示している。
図１に示すように、所望の不純物をドーピングしたシリコン基板１中には、ソース・ドレイン領域１７が形成されている。このシリコン基板１上のソース・ドレイン領域１７間には、トンネル絶縁膜となる、厚さ約６ｎｍ〜７ｎｍのシリコン酸化膜２が形成され、その上に浮遊ゲート電極となる、Ｓｉ系半導体導電性材料である厚さ４０ｎｍのリンドープの多結晶シリコン層３、金属シリサイド層であるＳｒＳｉ２層１０、電極間絶縁膜となるＬａＡｌＯ３層１２、制御ゲート電極となる、Ｗシリサイド層と多結晶Ｓｉ層の積層体である導電層１３、及びマスク材１４が順次積層されることにより構成されている。（マスク材１４はなくともよい。）金属シリサイド層であるＳｒＳｉ２層１０は導電体であるので、浮遊ゲート電極と同様の作用を示す。
これらの積層体の最上面及び側面は電極側壁酸化膜と呼ばれるシリコン酸化膜１６で覆われおり、さらに、全面を覆うように層間絶縁膜１８が形成されている。隣り合うメモリセルのチャネル領域、トンネル絶縁膜（シリコン酸化膜２）及び浮遊ゲート電極（多結晶シリコン層３）は、互いにシリコン酸化膜の素子分離領域７によって隔てられている。ビット線方向に並ぶ各メモリセルは電極間絶縁膜（ＬａＡｌＯ３層１２）、制御ゲート電極（導電層１３）が共通であり、これらは素子分離領域７上に延在している。電極間絶縁膜１２と素子分離領域７と間の領域は、後述する製造方法であると、金属シリサイド層と同種の金属を含む絶縁膜である金属シリケート層、この場合Ｓｒシリケート層１１が形成されるが、この領域には絶縁体があればよく、例えば電極間絶縁膜や素子分離領域と同様のシリコン酸化膜であってもよい。
次にこのような第１の実施形態に関わる図１に示すＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルの製造方法について図２〜図４及び図１を用いて説明する。
まず、所望の不純物をドーピングしたシリコン基板１の表面に、トンネル絶縁膜となる厚さ約６ｎｍ〜７ｎｍのシリコン酸化膜２を熱酸化法で形成後、浮遊ゲート電極となる、Ｓｉ系半導体導電性材料である厚さ４０ｎｍのリンドープの多結晶シリコン層３、素子分離加工のためのマスク材４を順次ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材４、多結晶シリコン層３、シリコン酸化膜２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ６０ｎｍの素子分離溝６を形成する（図２（ａ））。
次に、全面に素子分離領域となるシリコン酸化膜７を堆積して、素子分離溝６を完全に埋め込み、その後、表面部分のシリコン酸化膜７をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材４が露出する（図２（ｂ））素子分離領域に用いる材料はシリコン酸化膜に限定するものでなく、シリコンと酸素を含む絶縁材料であれば良く、例えば、シリコン酸窒膜であっても良い。
次に、露出したマスク材４を選択的にエッチング除去した後、シリコン酸化膜７の露出表面を希フッ酸溶液でエッチング除去し、シリコン酸化膜７と多結晶シリコン層３の面を平坦化する。
図７（ｃ）に示した従来の製造方法では側壁面にも電極間絶縁膜を形成していたが、本実施例においては電極間絶縁膜の誘電率を十分に大きくすることが可能であるため、側壁面を形成する必要はなく平坦な面を形成すればよい。
平坦面を形成後、全面に分子線エピタキシー（ＭＢＥ）法を用いて、基板温度３００℃においてＳｒ層９を１．７×１０１５ ａｔｏｍｓ／ｃｍ２となる量（ＳｒＳｉ２を形成したときの５原子層分に相当するＳｒ量）を堆積した（図３（ｃ））。
ここでは、ＭＢＥ法でＳｒを堆積したが、スパッタ法やＣＶＤ法、レーザーアブレーション法などの他の方法を用いることができる。ただし、Ｓｒは酸化されやすいので、真空中または不活性ガス中で堆積することが必要である。
次に、金属膜であるＳｒ層９を堆積した後、ＭＢＥ装置のなかで基板温度を５００℃まで上昇させて熱処理を行う。この熱処理により、図３（ｄ）に示すように、多結晶シリコン層３の表面上に堆積したＳｒはＳｉと反応して、金属シリサイド層１０であるＳｒＳｉ２層１０が形成され、且つ、シリコン酸化膜７面上に堆積したＳｒはＳｉＯ２と反応して金属シリケートであるＳｒシリケート層１１（絶縁性を示す）がセルフアライン的に形成された。素子分離領域に用いる材料はシリコン酸化膜に限定されるものではなく、シリコンと酸素を含む絶縁材料である、例えば、シリコン酸窒膜を用いても窒素を含むＳｒシリケート（絶縁性を示す）が形成される。
ＳｒはＳｉと非常に熱化学的に安定な結合を形成する性質があるため、
２Ｓｉ ＋ Ｓｒ → ＳｒＳｉ２ （１）
という化学反応が起こり、多結晶シリコン上ではＳｒＳｉ２が形成される。
一方、Ｓｒは強い還元作用を持つため、ＳｉＯ２と反応して
ＳｉＯ２ ＋ Ｓｒ → ＳｉＯ↑ ＋ ＳｒＯ↑ （２）
で記述される化学反応が起きる。ＳｉＯとＳｒＯは蒸気圧が高いため、基板温度を５００℃とした場合にはその一部は蒸発する。また、次式のような化学反応も同時に起こり、
ＳｉＯ２ ＋ Ｓｒ → Ｓｒシリケート （３）
Ｓｒシリケートも形成される。
（２）と（３）の化学反応のうち、どちらが支配的になるかは基板温度に依存している。
今回の基板温度である５００℃では、（２）と（３）の化学反応の割合はほぼ等しいことがわかっている。５００℃より基板温度が高い場合は、（２）の反応が支配的となる。５００℃より基板温度が低い場合は、（３）の化学反応が支配的となる。Ｓｒ堆積した後の熱処理温度は、本実施例では５００℃としたが、４００℃〜８００℃の間であることが望ましいことがわかっている。
どの基板温度で熱処理を行った場合でも、シリコン酸化膜７表面上に形成される膜はＳｒシリケートが主成分である。ＳｉＯは科学的に不安定なため残存せず、わずかな割合でＳｒＯがＳｒシリケートに混在する場合がある。特にＳｒ堆積量が少なく高温で熱処理を行った場合には、（２）の化学反応が支配的に起こり、ＳｉＯ２上にＳｒシリケートが残存しない場合もある。Ｓｒシリケートが形成されない場合、ＳｒＳｉ２層１０側面に段差が形成される場合があるが、本発明の効果には影響を与えない。
本実施形態において、５００℃の熱処理で形成されたＳｒＳｉ２層１０の厚さは５原子層（物理膜厚はおよそ１０ｎｍ）であり、金属的性質（抵抗率：ρ＝２０μΩｃｍ）を示した。Ｓｒシリケート１１の膜厚はおよそ７ｎｍであり、絶縁性を示した。
一方、多結晶シリコン層３は上部がシリサイド化されたために膜厚減少が起こり、多結晶シリコン層の厚さは３５ｎｍとなった。つまり、ＳｒＳｉ２層１０と多結晶シリコン層３は共に浮遊ゲート電極としての作用を示しその総膜厚は４５ｎｍである。
次に、図４（ｅ）に示すように、ＭＢＥ法を用いて電極間絶縁膜となるＬａＡｌＯ３層１２を物理膜厚２５ｎｍ形成した。ＬａＡｌＯ３の誘電率はおおよそ２５であるので、電極間絶縁膜のＳｉＯ２換算膜厚（ＥＯＴ）は約４ｎｍとなった。ここでは、ＭＢＥ法でＬａＡｌＯ３を形成したが、スパッタ法やＣＶＤ法、レーザーアブレーション法などの他の方法を用いることができる。ＳｒＳｉ２とＳｒシリケートはともに安定な物質であるので、酸化雰囲気中でＬａＡｌＯ３層１２を堆積しても、ＳｒＳｉ２とＳｒシリケートが変質したり膜厚が変化したりすることはない。
次に、制御ゲート電極となるＷシリサイド層／多結晶シリコン層からなる２層構造の厚さ１００ｎｍの導電層１３をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク材１４をＣＶＤ法で堆積した。Ｗシリサイドの膜厚は１０ｎｍとした。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１４、導電層１３、ＬａＡｌＯ３層１２、ＳｒＳｉ２層１０、多結晶シリコン層３、トンネル絶縁膜２を順次エッチング加工して、ワード線方向のスリット部１５を形成した。これにより、ＳｒＳｉ２層１０と多結晶シリコン層３および導電層１３の形状が確定する（図４（ｆ））。
最後に、図１に示したように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜１６を熱酸化法で形成後、シリコン基板１に対してイオン注入法を用いてソース・ドレイン領域１７を形成し、さらに、全面を覆うように層間絶縁膜１８をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性メモリが完成する。
以上のような方法で作製した電極間絶縁膜となるＬａＡｌＯ３層１２は、電極間絶縁膜形成後の後熱処理工程を経ても、物理膜厚２５ｎｍ、誘電率２５、ＳｉＯ２換算膜厚（ＥＯＴ）４ｎｍという値は変化せず保たれていることが確認された。
浮遊ゲート電極となる多結晶シリコン３と電極間絶縁膜となるＬａＡｌＯ３層１２との間には結合状態が非常に安定なＳｒＳｉ２層１０という金属シリサイドが形成されており多結晶シリコン層３からのＳｉ拡散が抑制されたためと考えられる。
また制御ゲート電極１３の電極間絶縁膜に接する部分にＷシリサイドという同じく結合状態が安定な金属シリサイドが形成されていることにより、制御ゲート電極を構成する多結晶シリコンからのＳｉ拡散も防止され、より望ましい。
本実施形態におけるメモリセルのカップリング比は０．６以上と高い値になり、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能が得られることが確認された。電極間絶縁膜の耐圧は３５ＭＶ／ｃｍ以上と高く、また、３０ＭＶ／ｃｍにおけるリーク電流密度は１ｘ１０−３Ａ／ｃｍ２であり、デバイス仕様を十分に満たすことできていた。
一方、従来のように、金属シリサイドを形成しないで多結晶シリコンに接するようにＬａＡｌＯ３を形成すると、後工程の熱処理により多結晶シリコンから多量のＳｉ拡散が起こり、ＬａＡｌＯ３はＬａシリケートに変質した。このとき、物理膜厚は３０ｎｍ以上に増大するとともに誘電率は１２に低下し、ＳｉＯ２換算膜厚は１０ｎｍに増大した。電極間絶縁膜の電気容量低下によりカップリング比が大幅に低下し、メモリセルの書込み／消去、読出し、および記憶保持の特性が大きく劣化した。さらに、電気的な耐圧が２５ＭＶ／ｃｍ程度と低くなるとともに、リーク電流密度は５ｘ１０−２Ａ／ｃｍ２に増加し、デバイス仕様を満たすことが出来なかった。
本実施形態では、浮遊ゲート電極として作用するＳｒシリサイド膜厚を５原子層（約１０ｎｍ）、制御ゲート電極の一部を構成するＷシリサイド膜厚を１０ｎｍとした。金属シリサイド層の膜厚は１原子層以下であるとＳｉ拡散を抑制できない場合があるが、２原子層以上であればＳｉ拡散を抑制できることを実験的に確認している。より確実にＳｉ拡散を抑制するためには、金属シリサイド層の膜厚は３原子層以上あることが望ましい。
原理的には、金属シリサイドの膜厚の上限に関する制限は無い。信頼性の観点から浮遊ゲート電極のトンネル絶縁膜に直接接する材料はＳｉ系半導体導電性材料とする必要があるが、浮遊ゲート電極の大部分を金属シリサイドで構成し、トンネル絶縁膜に直接接する部分のみＳｉ系半導体導電性材料としても問題は無く、セル特性の劣化もない。上記実施形態に示した製造方法において、金属シリサイドを形成する反応速度より金属シリケートを形成する反応速度の方が遅いので、金属堆積後の熱処理負荷をあまり大きくしないためには、堆積する金属量は金属シリサイドを形成したときに１０原子層程度以下となる量が望ましいと考えられる。
本実施形態ではＳｒを用いて、多結晶シリコン上とＳｉＯ２上に、各々、ＳｒシリサイドとＳｒシリケートをセルフアライン的に形成する例に関して説明を行った。Ｓｒに限らず、II族アルカリ土類金属であるＭｇ、Ｃａ、Ｓｒ、Ｂａを用いれば、本実施例と同様の効果を得られることがわかっている。II族アルカリ土類金属はＳｉと非常に強い結合を形成する性質があり、形成されたＳｒＳｉ２のような金属シリサイドは非常に熱化学的に安定である。これらのことは、本発明者らが、第一原理計算を用いた理論的予測に基づき実験を行って初めて明らかとなったことである。
また、II族アルカリ土類金属以外の金属を本発明に適用する場合の、より望ましい金属（Ｍ）の選択方法に関して次に説明する。Ｓｉ系半導体導電材料上では導電性金属シリサイドを形成し、Ｓｉ系絶縁性材料上では絶縁性金属シリケートを形成し、且つ、それらの上に酸化雰囲気中で希土類酸窒化物を形成しても特性や構造が変化しない安定な金属シリサイドと金属シリケートが形成されるために必要な要件は次の通りである。
＜１＞金属シリサイド（Ｍ−Ｓｉｘ）の結合力が、金属酸化物（Ｍ−Ｏｘ）の結合力より相対的に大きいこと。つまり、金属シリサイドが、金属酸化物より熱化学的に安定であること。具体的には、金属シリサイドの形成エネルギー（ΔＨ）がΔＨ＜−２０ｋｃａｌ／ｍｅｔａｌ ａｔｏｍであること、且つ、金属酸化物の形成エネルギー（ΔＧ）がΔＧ＞−８００ｋＪｍｏｌ−１であること。ΔＨはＳｉ １原子あたりの金属シリサイド形成エネルギーであり、本発明における金属シリサイドとして熱化学的に安定に存在するためには、ΔＨ＜−２０ｋｃａｌ／ｍｅｔａｌ ａｔｏｍ であることが必要である。ΔＧに関しては、ＳｉＯ２の形成エネルギーがΔＧ〜−８００ｋＪｍｏｌ−１であるので、それより大きいことが目安となる。
＜２＞金属シリサイド（Ｍ−Ｓｉｘ）は導電性材料（抵抗率：ρ＜１００μΩｃｍ）であり、金属酸化物（Ｍ−Ｏｘ）は絶縁材料（ρ＞１００μΩｃｍ）であること。
＜３＞金属（Ｍ）は、Ｓｉや酸窒化膜へ拡散しにくい元素であること。
本発明者らの検討の結果、上記要件を満たす金属はＭｏ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄであることが明らかとなった。つまり、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｍｏ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄから選ばれた金属元素を用いることにより、本実施例と同様の効果を得られることを意味する。
次に、金属シリサイド層の仕事関数がセル特性に与える影響について考える。II族アルカリ土類金属であるＭｇ、Ｃａ、Ｓｒ、ＢａとＳｉにより形成された金属シリサイドの仕事関数は、ほぼｎ＋型多結晶シリコンと等しく、３．８〜４．０ｅＶであることが本発明者らにより理論的に計算されている。このような金属シリサイドを用いた場合には、ｎ＋型Ｓｉ系半導体材料との間にはショットキーバリアが形成されないので、メモリセルのカップリング比（書込み／消去特性）には影響を与えない。この点からも、II族アルカリ土類金属は浮遊ゲート電極の一部を形成するのに適当な金属であることが明らかとなった。Ｍｏ、Ｗ、Ｃｏの金属シリサイドの仕事関数は、Ｓｉ禁制帯中央付近の４．５〜４．６ｅＶでありカップリング比低下への影響は小さい。一方、Ｎｉ、Ｐｄ、Ｐｔの金属シリサイドの仕事関数は４．７〜５．０ｅＶと大きいので、ｎ＋型Ｓｉ系半導体材料との間のショットキーバリア形成によるカップリング比低下が懸念される。この影響をなるべく小さくするためには、ｎ＋型Ｓｉ系半導体材料の不純物濃度を高濃度（５×１０１９ｃｍ−３以上）にすることが有効である。
本実施形態において、浮遊ゲート電極として多結晶シリコンを（典型的にはｎ＋型多結晶シリコン）を使用したが、Ｓｉ系半導体導電材料が使用でき、またこのＳｉ系半導体導電材料とは、Ｓｉを主として、他にドーパント不純物を含んだ半導体材料のことを言う。半導体母体材料はＳｉのほか、ＳｉにＧｅを添加したＳｉＧｅ材料も用いた場合にも、安定な金属シリサイドが形成されることを確認している。トンネル絶縁膜に直接接する材料がＳｉ系半導体であるとトンネル絶縁膜の信頼性を維持できるという大きな利点がある。
また、本実施形態では、素子分離領域はシリコン酸化膜で構成されているが、素子分離領域に用いる材料としては、Ｓｉ系絶縁材料が挙げられ、シリコン酸化膜に限らずＳｉＯＮであっても良い。また、金属窒化物が絶縁性を示す材料であれば、Ｓｉナイトライドを絶縁材料として用いることも可能である。また、Ｓｉの他にＧｅが含まれる絶縁材料でも良い。
本実施形態では、制御ゲート電極は、金属シリサイド（Ｗシリサイド）とＳｉ系半導体導電性材料（多結晶シリコン）として構成している。制御ゲート電極の一部にＳｉ系半導体導電性材料を用いる場合には、本実施形態に示すように電極間絶縁膜と接する部分に、浮遊ゲート電極で用いられるのと同じ基準で選ばれた結合状態の安定な金属シリサイドを挿入することで、Ｓｉの拡散を抑制できるため望ましい。しかし、制御ゲート電極には必ずしもＳｉ系半導体導電材料を用いる必要はない。金属、金属シリサイド、導電性金属ナイトライド、導電性金属酸化物など、任意の材料を任意の積層構造で用いることが可能である。
本実施形態では、電極間絶縁膜としてＬａＡｌＯ３を用いたが、希土類元素を含む他の希土類酸化物、希土類窒化物、または、希土類酸窒化物を用いることが出来る。（希土類元素とは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｙの１７種類である。）
電極間絶縁間膜として用いるためには、誘電率が１５以上３０以下の範囲内にある材料が最適であると考えられる。誘電率が低すぎるとリーク電流低減の効果が得られず、また、逆に誘電率が高すぎるとメモリセル間の干渉を引き起こすためである。さらに、リーク電流低減効果を高めるには、電子に対する障壁高さが高いことが望まれる。
このような要件を満たす希土類酸化物としては、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｐｒ２Ｏ３などが有望である。Ｌａ２Ｏ３、Ｐｒ２Ｏ３が有する吸湿性を改善するために、これらの希土類酸窒化物にＡｌ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａから選択される少なくとも一種を加えることにより、結合状態が安定となり耐湿性を持つようにすることができるため望ましい。他の元素添加は希土類酸窒化物の誘電率の低下を招くが、元々、希土類酸窒化物の誘電率はかなり高いので添加量を調整することで誘電率が１５−３０の範囲内にあるという要件を満たすことができる。また、希土類酸窒素化物に予め制御された量だけ含まれるＳｉは膜特性に悪影響を与えることはない。希土類酸窒素化物中に数％から数十％程度Ｓｉを含有させた場合、希土類酸窒化物の吸湿性を押さえることが出来るなどのメリットを持つ場合もある。
本実施形態では、金属膜をシリサイド化する熱処理工程を、金属膜形成工程後で、電極間絶縁膜形成工程前に行ったが、金属膜を形成後、金属膜をシリサイド化する熱処理を行わずに、金属膜上に電極間絶縁膜を積層した後にこの熱処理工程を行った場合でも、シリサイド化は阻害されず、本実施形態の順序で行った場合と同様の効果を得ることができる。金属膜をシリサイド化する熱処理工程を、電極間絶縁膜形成工程以降に行う場合、個別に行っても、他の熱処理工程と兼ねて行ってもかまわない。しかしながら、例えば９００〜１０００℃等の、素子を高温条件下に置く熱処理工程よりも前に行われることが必要である。
（第２の実施形態）
本発明の第２の実施形態に関わるＮＡＮＤ型不揮発性半導体メモリ装置のメモリセル構造と製造方法について図５を用いて説明する。
図５はメモリセルの断面構造を示す図でありワード線と直交方向断面図の図面である。
図５において、所望の不純物をドーピングしたシリコン基板２１中には、ソース・ドレイン領域（図示せず）が形成されている。このシリコン基板２１上のソース・ドレイン領域間には、トンネル絶縁膜となる、厚さ約６ｎｍ〜７ｎｍのシリコン酸化膜２２が形成され、その上に浮遊ゲート電極となる、Ｓｉ系半導体導電性材料である厚さ４０ｎｍの多結晶シリコン層２３、金属シリサイド層であるＷＳｉ２層２４、電極間絶縁膜となるＬａＨｆＯＮ層２５及びＨｆＡｌＯｘ層２６、制御ゲート電極となるＷＮ層とＷ層積層体（電極間絶縁膜側にＷＮ層が位置する）である導電層２７が順次積層されることにより構成されている。金属シリサイド層であるＷＳｉ２層２４は導電体であるので、多結晶シリコン層２３と同様に浮遊ゲート電極と同様の作用を示す。
これらの積層体の最上面及び側面は第１の実施形態と同様に電極側壁酸化膜で覆われおり、さらに、全面を覆うように層間絶縁膜が形成されている。隣り合うメモリセルのチャネル領域、トンネル絶縁膜（シリコン酸化膜２２）及び浮遊ゲート電極（多結晶シリコン層２３）は、互いにシリコン酸化膜２８の素子分離領域によって隔てられている。ビット線方向に並ぶ、各メモリセルは電極間絶縁膜（ＬａＨｆＯＮ層２５及びＨｆＡｌＯｘ層２６）、制御ゲート電極（導電層２７）が共通であり、これらは素子分離領域２８上に延在している。電極間絶縁膜（ＬａＨｆＯＮ層２５及びＨｆＡｌＯｘ層２６）と素子分離領域２８と間の領域は、後述する製造方法であると、金属シリケート層のＷシリケート層２９が形成されるが、この領域には絶縁体があればよく、例えば電極間絶縁膜や素子分離領域と同様のシリコン酸化膜であってもよい。
この構造のメモリセル第１の実施形態とほぼ同様の方法で製造した。
まず、ｐ型シリコン基板２１上に７ｎｍの熱酸窒化によるトンネル絶縁膜２２を形成後、浮遊ゲート電極となる厚さ３０ｎｍのリンドープの多結晶シリコン層２３、素子分離加工のためのマスク材を順次ＣＶＤ法で堆積した。その後、レジストマスクを用いたＲＩＥ法により、マスク材、多結晶シリコン層２３、トンネル絶縁膜２２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ６０ｎｍの素子分離溝を形成した。
次に、全面に素子分離用のシリコン酸化膜２８を堆積して、素子分離溝を完全に埋め込み、その後、表面部分のシリコン酸化膜をＣＭＰ法で除去して、表面を平坦化した。露出したマスク材を選択的にエッチング除去した後、シリコン酸化膜２８の露出表面を希フッ酸溶液でエッチング除去し、シリコン酸化膜２８と多結晶シリコン２３の面を平坦化した。
平坦面を形成後、全面にＣＶＤ法を用いて、基板温度２００℃において金属膜であるＷを１．７×１０１５ ａｔｏｍｓ／ｃｍ２（ＷＳｉ２を形成したときの５原子層分に相当するＷ量）となる量を堆積した。ここでは、ＣＶＤ法でＷを堆積したが、スパッタ法やＭＢＥ法、レーザーアブレーション法などの他の方法を用いることができる。
Ｗを堆積した後、急速加熱処理装置で基板温度を１０００℃まで上昇させて熱処理を行う。この熱処理により、多結晶シリコン面上に堆積したＷはＳｉと反応してＷシリサイド２４が形成され、且つ、シリコン酸化膜２８面上に堆積したＷはＳｉＯ２と反応してＷシリケート２９がセルフアライン的に形成された。Ｗシリサイド層２４は５原子層（物理膜厚はおよそ１０ｎｍ）であり、金属的性質（抵抗率：ρ＝７０μΩｃｍ）を示した。一方、Ｗシリケート２９の膜厚はおよそ５ｎｍであり、絶縁性を示した。
次に、スパッタ法を用いて電極間絶縁膜となるＬａＨｆＯＮ層２５を物理膜厚１５ｎｍ形成した後、さらに、ＨｆＡｌＯｘ層２６を物理膜厚１５ｎｍ形成した。Ｌａ２Ｏ３は吸湿性があり不安的な物質であるが、ＨｆとＮを加えてＬａＨｆＯＮとすることで熱科学的に安定化させることができる。希土類酸窒化物に添加する材料は、Ａｌ、Ｓｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａから任意に選ぶことが出来る。ＬａＨｆＯＮの誘電率はおおよそ３０、ＨｆＡｌＯｘの誘電率はおよそ２０であるので、電極間絶縁膜のＳｉＯ２換算膜厚（ＥＯＴ）は約５ｎｍとなった。ここでは、スパッタ法でＬａＨｆＯＮとＨｆＡｌＯｘを形成したが、ＭＢＥ法やＣＶＤ法、レーザーアブレーション法などの他の方法を用いることができる。
本実施形態に示すように、電極間絶縁膜は希土類酸窒化膜、あるいは希土類酸化物膜、希土類窒化物膜の単層構造である必要はなく、他の高誘電率膜や酸化膜、窒化膜との積層構造にすることも可能である。希土類化合物の高い電子障壁を利用してリーク電流を低減するためには、希土類酸窒化物を浮遊ゲート電極に接して形成する必要があり、そのときに浮遊ゲート電極を構成するＳｉ系半導体導電材料と希土類酸窒化物との間に金属シリサイドを形成することが重要である。従って、希土類酸窒化物あるいは希土類酸化物膜、希土類窒化物膜を堆積した上に、他の高誘電体材料を積層しても、本発明の効果は変わらない。
次に、制御ゲート電極となるＷＮ／Ｗからなる２層構造の厚さ１００ｎｍの導電層２７をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスクをＣＶＤ法で堆積した。その後、レジストマスクを用いたＲＩＥ法により、マスク材、導電層２７、電極間絶縁膜２５，２６、金属シリサイド膜２４、浮遊ゲート電極２３、トンネル絶縁膜２２を順次エッチング加工して、ワード線方向のスリット部を形成した。
最後に、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜を熱酸化法で形成後、イオン注入法を用いてソース／ドレイン拡散層を形成し、さらに、全面を覆うように層間絶縁膜をＣＶＤ法で形成することにより、図５に示したメモリセルが完成する。
以上のような方法で作製した電極間絶縁膜となるＬａＨｆＯＮ／ ＨｆＡｌＯｘは電極間絶縁膜形成後の後熱処理工程を経ても、物理膜厚３０ｎｍ、ＳｉＯ２換算膜厚（ＥＯＴ）５ｎｍという値は変化せず保たれていることが確認された。浮遊ゲート電極の電極間絶縁膜接する部分にはＷシリサイドという結合状態が非常に安定な金属シリサイドが形成されているために、浮遊ゲート電極を構成する多結晶シリコンからのＳｉ拡散が完全に抑制されたためである。カップリング比は０．６以上と高い値になり、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能が得られることが確認された。電極間絶縁膜の耐圧は３５ＭＶ／ｃｍ以上と高く、３０ＭＶ／ｃｍにおけるリーク電流密度は２ｘ１０−３Ａ／ｃｍ２であり、デバイス仕様を十分に満たすことできていた。
一方、従来のように、金属シリサイドを形成しないで多結晶シリコンに接するようにＬａＨｆＯＮを形成すると、後工程の熱処理により多結晶シリコンから多量のＳｉ拡散が起こり、ＬａＨｆＯＮはＬａＨｆシリケートに変質した。このとき、物理膜厚は４０ｎｍ以上に増大するとともに誘電率は１５に低下し、ＳｉＯ２換算膜厚は１２ｎｍに増大した。電極間絶縁膜の電気容量低下によりカップリング比が大幅に低下し、メモリセルの書込み／消去、読出し、および記憶保持の特性が大きく劣化した。さらに、電気的な耐圧が２０ＭＶ／ｃｍ程度と低くなるとともに、リーク電流密度は３ｘ１０−２Ａ／ｃｍ２に増加し、デバイス仕様を満たすことが出来なかった。
本実施形態では、制御ゲート電極はＷＮとＷの２層から構成されている。このように制御ゲート電極にＳｉ系半導体導電性材料を用いない場合は、制御ゲート電極の電極間絶縁膜に接する部分に金属シリサイドを必ずしも用いる必要はない。リーク電流を低減するためには、制御ゲート電極材料の仕事関数は大きい方が望ましく、４．８〜４．９ｅＶの仕事関数を持つＷＮは適当な材料である。
上記２つの実施例では、代表的な不揮発性メモリ装置であるＮＡＮＤ型フラッシュメモリに関して説明したが、本発明はＮＡＮＤ型不揮発性メモリに限らず、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＯ型などゲート電極に接する絶縁膜を有する種々の不揮発性メモリセルに応用することが可能である。
第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの構造を示す断面図。 第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第２の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの構造工程を示す断面図。 従来のＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 従来のＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 従来のＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 熱処理によるＬａＡｌＯ３膜構造の変化を示す断面図である。 従来技術を用いたＮＡＮＤ型不揮発性メモリセルの構造を示す断面図。
符号の説明
１・・・シリコン基板
２・・・シリコン酸化膜（トンネル絶縁膜）
３・・・多結晶シリコン層（浮遊ゲート電極）
４・・・マスク材
６・・・素子分離溝
７・・・素子分離領域
９・・・Ｓｒ層
１０・・・ＳｒＳｉ２層（金属シリサイド層）
１１・・・Ｓｒシリケート層（金属シリケート層）
１２・・・ＬａＡｌＯ３層（電極間絶縁膜）
１３・・・導電層（制御ゲート電極）
１４・・・マスク材
１５・・・スリット部
１６・・・
１７・・・ソース・ドレイン領域
１８・・・
２１・・・シリコン基板２１
２２・・・シリコン酸化膜（トンネル絶縁膜）
２３・・・多結晶シリコン層（浮遊ゲート電極）
２３・・・ＷＳｉ２層（金属シリサイド層）
２５・・・ＬａＨｆＯＮ層（電極間絶縁膜）
２６・・・ＨｆＡｌＯｘ層（電極間絶縁膜）
２７・・・導電層
２８・・・素子分離領域
２９・・・Ｗシリケート層（金属シリケート層）
１０１・・・シリコン基板
１０２・・・トンネル絶縁膜
１０３・・・リンドープ多結晶シリコン
１０４・・・マスク材
１０６・・・素子分離溝
１０７・・・素子分離用のシリコン酸化膜
１０８・・・多結晶シリコン層の側壁
１０９・・・電極間絶縁膜
１１０・・・導電層
１１１・・・マスク材
１１２・・・スリット部
１１３・・・シリコン酸化膜（電極側壁酸化膜）
１１４・・・ソース・ドレイン拡散層
１１５・・・層間絶縁膜

Claims (12)

  1. 第１導電型の半導体領域と、
    前記半導体領域に互いに離間して設けられた第２導電型のソース・ドレイン領域と、
    前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられるトンネル絶縁膜と、
    前記トンネル絶縁膜上に設けられたＳｉまたはＳｉＧｅを含む浮遊ゲート電極と、
    前記浮遊ゲート電極上に設けられた金属シリサイド膜と、
    前記金属シリサイド膜上に設けられ、ＬａＡｌＯ３またはＬａＨｆＯＮから成る電極間絶縁膜と、
    前記電極間絶縁膜上に設けられた制御ゲート電極と、
    を具備するメモリセルを有することを特徴とする不揮発性半導体メモリ装置。
  2. 前記金属シリサイド膜は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｍｏ、Ｗ、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄから選ばれた１種類以上の元素を含むシリサイド膜であることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
  3. 前記金属シリサイド膜は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の元素を含むシリサイド膜であって、前記浮遊ゲート電極は、不純物を５×１０１９ｃｍ−３以上含むことを特徴とする請求項１記載の不揮発性半導体メモリ装置。
  4. 前記メモリセルを他の素子と分離する素子分離領域を有し、前記電極間絶縁膜は、前記素子分離領域上に延在しており、前記電極間絶縁膜と前記素子分離領域間に前記金属シリサイド膜と同種類の金属を含む絶縁膜を有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体メモリ装置。
  5. 前記金属シリサイド膜と同種類の金属を含む絶縁膜は前記金属シリサイド膜と同種類の金属のシリケート膜であることを特徴とする請求項４記載の不揮発性半導体メモリ装置。
  6. 半導体領域上にトンネル絶縁膜及びＳｉまたはＳｉＧｅを含む浮遊ゲート電極層を積層する工程と、
    前記浮遊ゲート電極層表面に金属膜を形成する工程と、
    前記金属膜をシリサイド化する熱処理工程と、
    前記シリサイド化された金属膜表面にＬａＡｌＯ３層またはＬａＨｆＯＮ層を形成する工程と、
    前記電極間絶縁膜上に制御ゲート電極層を形成する工程と、
    前記半導体領域にソース・ドレイン領域形成する工程を行うことを特徴とする不揮発性半導体メモリ装置の製造方法。
  7. 半導体領域上にトンネル絶縁膜及びＳｉまたはＳｉＧｅを含む浮遊ゲート電極層を積層する工程と、
    前記浮遊ゲート電極層表面に金属膜を形成する工程と、
    前記金属膜表面にＬａＡｌＯ３層またはＬａＨｆＯＮ層またはＨｆＡｌＯ層を形成する工程と、
    前記電極間絶縁膜上に制御ゲート電極層を形成する工程と、
    前記半導体領域にソース・ドレイン領域形成する工程と、
    前記ＬａＡｌＯ３層またはＬａＨｆＯＮ層またはＨｆＡｌＯ層を形成する工程後に行われる、前記金属膜をシリサイド化する熱処理工程と、
    を行うことを特徴とする不揮発性半導体メモリ装置の製造方法。
  8. 半導体領域上にトンネル絶縁膜及びＳｉまたはＳｉＧｅを含む浮遊ゲート電極層を積層する工程と、
    前記半導体領域上に素子分離領域を形成する工程と、
    前記浮遊ゲート電極層及び前記素子分離領域表面に同時に金属膜を形成する工程と、
    前記浮遊ゲート電極層上の前記金属膜をシリサイド化すると共に前記素子分離領域上の前記金属膜を絶縁膜とする熱処理工程と、
    前記シリサイド化された金属膜上にＬａＡｌＯ３層またはＬａＨｆＯＮ層を形成する工程と、
    前記電極間絶縁膜上に制御ゲート電極層を形成する工程と、
    前記半導体領域にソース・ドレイン領域を形成する工程を行うことを特徴とする不揮発性半導体メモリ装置の製造方法。
  9. 半導体領域上にトンネル絶縁膜及びＳｉまたはＳｉＧｅを含む浮遊ゲート電極層を積層する工程と、
    前記半導体領域上に素子分離領域を形成する工程と、
    前記浮遊ゲート電極層及び前記素子分離領域表面に同時に金属膜を形成する工程と、
    前記金属膜上にＬａＡｌＯ３層またはＬａＨｆＯＮ層またはＨｆＡｌＯ層を形成する工程と、
    前記電極間絶縁膜上に制御ゲート電極層を形成する工程と、
    前記半導体領域にソース・ドレイン領域を形成する工程と
    前記ＬａＡｌＯ３層またはＬａＨｆＯＮ層またはＨｆＡｌＯ層を形成する工程後に行われる、前記浮遊ゲート電極層上の前記金属膜をシリサイド化すると共に前記素子分離領域上の前記金属膜を絶縁膜とする熱処理工程と、
    を行うことを特徴とする不揮発性半導体メモリ装置の製造方法。
  10. 前記金属膜は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｍｏ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄから選ばれた１種類以上を含む金属膜であることを特徴とする請求項６乃至請求項９のいずれか１項に記載の不揮発性半導体メモリ装置の製造方法。
  11. 前記金属膜は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の元素を含む金属膜であって、前記浮遊ゲート電極は、不純物を５×１０１９ｃｍ−３以上含むことを特徴とする請求項６乃至請求項９のいずれか１項に記載の不揮発性半導体メモリ装置の製造方法。
  12. 前記素子分離領域はシリコン酸化膜、または、シリコン酸窒膜であり、前記熱処理工程により形成される絶縁膜は金属シリケート膜であることを特徴とする請求項８または９記載の不揮発性半導体メモリ装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054942A (ja) * 2007-08-29 2009-03-12 Toshiba Corp 不揮発性半導体記憶装置
EP2068351A1 (en) * 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same
EP2068350A1 (en) * 2007-12-03 2009-06-10 Interuniversitair Microelektronica Centrum vzw Multiple layer floating gate non-volatile memory device
JP5208537B2 (ja) * 2008-02-19 2013-06-12 株式会社東芝 不揮発性記憶素子
KR20090119310A (ko) * 2008-05-16 2009-11-19 삼성전자주식회사 플래쉬 메모리 소자 및 그 제조방법
CN102237367B (zh) * 2010-05-07 2014-09-24 中国科学院微电子研究所 一种闪存器件及其制造方法
JP5537130B2 (ja) 2009-11-25 2014-07-02 株式会社東芝 半導体記憶装置
US8748964B2 (en) * 2010-10-22 2014-06-10 Micron Technology, Inc. Gettering agents in memory charge storage structures
JP5571010B2 (ja) 2011-01-28 2014-08-13 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2013021102A (ja) * 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置
WO2015152737A2 (en) 2014-04-02 2015-10-08 Natali Franck Doped rare earth nitride materials and devices comprising same
KR102296108B1 (ko) 2014-04-02 2021-09-02 사이먼 에드워드 그랜빌 희토류 나이트라이드를 포함하는 자성체 및 장치
US9972635B2 (en) * 2016-02-29 2018-05-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10153039B1 (en) * 2017-07-05 2018-12-11 Micron Technology, Inc. Memory cells programmed via multi-mechanism charge transports

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188375A (ja) * 1986-02-14 1987-08-17 Hitachi Ltd 半導体集積回路装置
JPH0817945A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体記憶装置及びその製造方法
JPH09153557A (ja) * 1995-11-30 1997-06-10 Nkk Corp 浮遊ゲート型不揮発性半導体メモリ装置の製造方法
JP2001036014A (ja) * 1999-07-23 2001-02-09 Fujitsu Ltd 半導体装置
JP2003007861A (ja) * 2001-06-18 2003-01-10 Sharp Corp 不揮発性記憶装置及びその製造方法
WO2003081667A1 (en) * 2002-03-26 2003-10-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device and production method therefor
JP2003332329A (ja) * 2002-05-15 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法およびそのシステム
JP2004533108A (ja) * 2001-03-20 2004-10-28 モトローラ・インコーポレイテッド 高ｋ誘電体膜及びその製造方法
JP2005026589A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2005259954A (ja) * 2004-03-11 2005-09-22 Toshiba Corp 半導体装置
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100319571B1 (ko) 1998-03-12 2002-01-09 루센트 테크놀러지스 인크 도프된 금속 산화물 유전물질들을 가진 전자 소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정
US7112543B2 (en) * 2001-01-04 2006-09-26 Micron Technology, Inc. Methods of forming assemblies comprising silicon-doped aluminum oxide
CN100483743C (zh) * 2001-11-21 2009-04-29 夏普株式会社 半导体存储器件及其制造和操作方法及便携式电子装置
US6630383B1 (en) * 2002-09-23 2003-10-07 Advanced Micro Devices, Inc. Bi-layer floating gate for improved work function between floating gate and a high-K dielectric layer
JP3904512B2 (ja) * 2002-12-24 2007-04-11 シャープ株式会社 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器
US6771545B1 (en) * 2003-01-29 2004-08-03 Advanced Micro Devices Inc. Method for reading a non-volatile memory cell adjacent to an inactive region of a non-volatile memory cell array
KR100518577B1 (ko) * 2003-05-26 2005-10-04 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법
KR100546392B1 (ko) * 2003-11-01 2006-01-26 삼성전자주식회사 Ｅｐｒｏｍ 소자를 포함하는 반도체 소자와 그 제조 방법
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
US7410910B2 (en) * 2005-08-31 2008-08-12 Micron Technology, Inc. Lanthanum aluminum oxynitride dielectric films

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62188375A (ja) * 1986-02-14 1987-08-17 Hitachi Ltd 半導体集積回路装置
JPH0817945A (ja) * 1994-06-27 1996-01-19 Nec Corp 半導体記憶装置及びその製造方法
JPH09153557A (ja) * 1995-11-30 1997-06-10 Nkk Corp 浮遊ゲート型不揮発性半導体メモリ装置の製造方法
JP2001036014A (ja) * 1999-07-23 2001-02-09 Fujitsu Ltd 半導体装置
JP2004533108A (ja) * 2001-03-20 2004-10-28 モトローラ・インコーポレイテッド 高ｋ誘電体膜及びその製造方法
JP2003007861A (ja) * 2001-06-18 2003-01-10 Sharp Corp 不揮発性記憶装置及びその製造方法
WO2003081667A1 (en) * 2002-03-26 2003-10-02 Matsushita Electric Industrial Co., Ltd. Semiconductor device and production method therefor
JP2003332329A (ja) * 2002-05-15 2003-11-21 Mitsubishi Electric Corp 半導体装置の製造方法およびそのシステム
JP2005026589A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2005259954A (ja) * 2004-03-11 2005-09-22 Toshiba Corp 半導体装置
JP2005311300A (ja) * 2004-03-26 2005-11-04 Toshiba Corp 半導体記憶装置及びその製造方法

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