JP5060110B2 - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents

不揮発性半導体メモリ装置及びその製造方法 Download PDF

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Description

本発明は、浮遊ゲート電極や電荷蓄積層を有するスタックゲート構造の不揮発性半導体メモリ装置とその製造方法に関する。
代表的な不揮発性半導体メモリ装置である浮遊ゲート電極を有するＮＡＮＤ型フラッシュメモリを例にして説明する。
このメモリセルは、半導体基板上にトンネル絶縁膜と浮遊ゲート電極を形成し、さらにその上に電極間絶縁膜を介して制御ゲート電極を形成したスタック構造の半導体素子である。メモリ動作としては、トンネル絶縁膜に高電界を印加して、シリコン基板側から浮遊ゲート電極に電子を注入することで生じるしきい値電圧のシフトを情報の記憶に用いている。このとき、電極間絶縁膜には電気的容量が大きくカップリング比を低下させないことやリーク電流が少ないことが望まれている。
従来のＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルの製造方法を、図１０〜図１２の（ａ）〜（ｅ）を用いて説明する。図１０〜図１２の（ａ）〜（ｅ）の左側と右側の図面は、互いに直交する断面を示している。
まず、所望の不純物をドーピングしたシリコン基板１０１の表面に、トンネル絶縁膜となる厚さ約７ｎｍ〜８ｎｍのシリコン酸化膜１０２を熱酸窒化法で形成後、浮遊ゲート電極となる厚さ６０ｎｍのリンドープの多結晶シリコン層１０３、素子分離加工のためのマスク材１０４を順次ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法により、マスク材１０４、多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝１０６を形成する（図１０（ａ））。
次に、全面に素子分離用のシリコン酸化膜１０７を堆積して、素子分離溝１０６を完全に埋め込んだ後、表面部分のシリコン酸化膜１０７をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）法で除去して、表面を平坦化した。このとき、マスク材１０４が露出する（図１０（ｂ））。
次に、露出したマスク材１０４を選択的にエッチング除去した後、シリコン酸化膜１０７の露出表面を希フッ酸溶液でエッチング除去し、多結晶シリコン層１０３の側壁面１０８を露出させ、その後、全面に電極間絶縁膜となるシリコン酸化膜とシリコン窒化膜の積層構造であるＳｉＯ２／ＳｉＮ／ＳｉＯ２膜（以下、ＯＮＯ膜と略す）１０９を堆積する。ＯＮＯ膜のＳｉＯ２換算膜厚は１５ｎｍ程度である。このとき、電極間絶縁膜１０９は、多結晶シリコン層１０３の表面とその側壁面１０８の両方に３次元的に形成される（図１１（ｃ））。ＯＮＯ膜の平均誘電率は５程度と低いので、このように３次元的に電極間絶縁膜を形成して面積を大きく取ることで、実効的な電気容量を大きくする必要がある。
次に、制御ゲート電極となる多結晶シリコン層からなる厚さ１００ｎｍの導電層１１０をＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク材１１１をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１１１、導電層１１０、電極間絶縁膜１０９、多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工して、ワード線方向のスリット部１１２を形成した（図１１（ｄ））。これにより、浮遊ゲート電極となる多結晶シリコン層１０３および制御ゲート電極となる導電層１１０の形状が確定する。
最後に、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜１１３を熱酸化法で形成後、イオン注入法を用いてソース・ドレイン領域１１４を形成し、さらに、全面を覆うように層間絶縁膜１１５をＣＶＤ法で形成した（図１２（ｅ））。その後は、周知の方法で配線層等を形成してメモリセルが完成する。
このようなＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルの電極間絶縁膜１０９には、書込み／消去の動作時に高電界が印加されリーク電流が流れる。このリーク電流は、トンネル絶縁膜を介した電荷の注入／放出による浮遊ゲート電極の電荷蓄積／消去を阻害するので、デバイス仕様から定められるある基準以下に抑制する必要がある。その基準については各種の検討の結果、書込み動作の完了直前においてトンネル絶縁膜に流れる電流の１／１０以下とされている。例えば、トンネル絶縁膜の膜厚が７．５ｎｍで、トンネル絶縁膜と電極間絶縁膜のカップリング比が０．６、電極間絶縁膜を３次元構造とした場合、電極間絶縁膜にかかる実効電界（「電荷面密度／ＳｉＯ２の誘電率」で定義）は１２〜１８ＭＶ／ｃｍ程度になるが、このときに許容されている電極間絶縁膜のリーク電流密度は、おおよそ１ｘ１０−２Ａ／ｃｍ２である。
ＮＡＮＤ型不揮発性半導体メモリ装置を大容量化するためには、メモリセルのゲート長とゲート幅を微細化して個々のチップになるべく多くのセルを搭載することが必要となる。このようなメモリセルの微細化の要請に伴い、従来から用いられてきたＯＮＯ膜に代わりさらに誘電率の高い材料（ｈｉｇｈ−ｋ）を電極間絶縁膜として使う研究開発や提案が行われている（例えば特許文献１参照）。その理由は以下の通りである。
一つには、最小加工寸法が５０ｎｍ切るような世代になるとセル間距離が近くなるため、浮遊ゲート電極に図１１（ｃ）に示すような側壁１０８を形成して３次元的に電極間絶縁膜を形成することが出来なくなるという問題がある。
微細メモリセルでは、浮遊ゲート電極には側壁を形成せず電極間絶縁膜を平面的に形成する、所謂、平面セル構造とすることが要求される。平面セル構造では、従来のＯＮＯ膜より誘電率の高い材料が必要とされる。なぜなら誘電率の高い材料であれば、３次元的ではなく平面的に電極間絶縁膜を形成しても、電気容量を大きく出来るからである。
さらに、平面セル構造においては、電極間絶縁膜にかかる実効電界は３０ＭＶ／ｃｍ程度と３次元セル構造に比べて２倍ほど高くなるという問題がある。デバイス仕様としては、このような高電界領域においても電極間絶縁膜のリーク電流密度は、１ｘ１０−２Ａ／ｃｍ２以下とする必要がある。しかし、従来のＯＮＯ膜では高電界領域においてリーク電流が急激に増加するため、平面セルの電極間絶縁膜として用いることは出来ない。この観点からも、電極間絶縁膜としてＯＮＯ膜より誘電率が高い（ｈｉｇｈ−ｋ）材料を用いる必要が出てくる。ｈｉｇｈ−ｋ材料を用いれば、ＳｉＯ２換算膜厚（電気膜厚：ＥＯＴ）を抑えつつ物理膜厚を厚くすることで、高電界領域においてもリーク電流を低く抑えることが可能であるからである。
ｈｉｇｈ−ｋ材料の有望な候補として、希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物が挙げられる。これらの材料は、一般的に高い誘電率（ｈｉｇｈ−ｋ）を有するとともに電子障壁が大きい材料があることから、平面セルにおける電極間絶縁膜として実用化が大いに期待できる。しかし、この材料系に固有の問題点も抱えている。上述したような従来の製造方法で不揮発性メモリセルを作製した場合の問題点を次に述べる。
図１１（ｄ）、図１２（ｅ）に示すように、電極間絶縁膜形成後には制御ゲート電極、電極側壁酸化膜の形成のために熱処理や、イオン注入法を用いて形成したソース／ドレイン拡散層の活性化のための熱処理が必要である。例えば、ソース／ドレイン拡散層の活性化のためには、９００〜１０００℃の温度範囲で３０秒程度の急速熱処理が用いられる。
一方、図１３には、希土類酸化物であるＬａＡｌＯ３をシリコン基板上に堆積した後、９００℃・３０秒、及び、９５０℃・３０秒の窒素雰囲気中での急速熱処理を行った場合のＬａＡｌＯ３膜構造の変化を示した。これらの条件は、ソース／ドレイン拡散層の活性化のための熱処理に相当する。図１３左図に示すように、まず、Ｌａ：Ａｌ＝１：１の組成を持つ３０ｎｍのＬａＡｌＯ３をＳｉ基板上に堆積した。次に、９００℃・３０秒の急速熱処理を行うと、右図に示すように、膜厚は変化しないが結晶化が起こった。組成がＬａ：Ａｌ＝１：１の場合、熱処理によりエネルギー的に安定なペロブスカイト構造が形成されやすいためである。このように結晶化したＬａＡｌＯ３では、粒界を介した電流が流れやすくなるためリーク電流の増大が観測された。さらに温度の高い９５０℃・３０秒の熱処理の場合、シリコン基板とＬａＡｌＯ３との間でＳｉとＬａの相互拡散が起こり、ＬａＡｌＯ３はＡｌを含むＬａシリケートに変質するとともに、物理膜厚の急激な増大が生じることが明らかとなった。Ｌａなどの希土類元素からなる酸窒化物はＳｉを取り込みやすい性質を持つためである。大量のＳｉとＬａ相互拡散による物理膜厚の増大は誘電率の低下を招き、これは電極間絶縁膜の電気的容量の急激な低下(ＥＯＴの増加)を引き起こす。
図１３に示すような電極間絶縁膜の劣化は、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能を発揮できないという問題を引き起こす。結晶化により、１２ＭＶ／ｃｍにおけるリーク電流は、１ｘ１０−２Ａ／ｃｍ２以上に劣化した。また、Ｓｉ・Ｌａ相互拡散による誘電率の低下に伴い電気的な耐圧が低下するとともにリーク電流も増加した。耐圧は２０ＭＶ／ｃｍ程度と低くなり、そのときのリーク電流密度は１ｘ１０−２Ａ／ｃｍ２以上となり、どちらの場合も平面セル構造のデバイス仕様を満たすことが出来なかった。
図１４に示すように、Ｓｉ・Ｌａの相互拡散を防ぐためにＳｉＮやＡｌ２Ｏ３などのバリア層を電極間絶縁膜の上下に使用することも考えられる（例えば、参考文献１）。しかし、ＳｉＮやＡｌ２Ｏ３などは、希土類元素からなる酸窒化物より誘電率が低いために電極間絶縁膜の実効的な電気容量の低下を招くことになり、メモリセルの性能改善への効果は小さいという問題があった。さらに、誘電率の異なる誘電体が接するＡｌ２Ｏ３／ＬａＡｌＯ３界面では固定電荷が発生しやすく、閾値電圧のシフト等の問題を引き起こしていた。
上記は、電極間絶縁膜やブロック絶縁膜に、希土類酸化物、希土類窒化物、または、希土類酸窒化物を用いた場合に発生する、結晶化の問題と、Ｓｉ系導電性材料やＳｉ系絶縁物などに含まれるＳｉと希土類元素の相互拡散の問題について述べた。メモリセル特性を改善するためには、これらの問題の解決が不可欠である。
特開平１１−２９７８６７号公報 L.Yan et al., Semicond. Sci. Technol. 19(2004)1-4.
以上の説明のように、浮遊ゲート電極や電荷蓄積層を有するメモリセルにおいて高誘電体材料である希土類元素を含む希土類酸化物、希土類窒化物、または、希土類酸窒化物を電極間絶縁膜やブロック絶縁膜として用いる場合には、電極間絶縁膜やブロック絶縁膜の堆積後の熱工程に起因する膜質劣化が起こり結晶化や誘電率の低下が起こるために、リーク電流特性が劣化し、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能を発揮できないという問題があった。
本発明はこのような事情を考慮してなされたもので、その目的とするところはメモリセルの電極間絶縁膜やブロック絶縁膜の膜質劣化が抑制されており、実効的な電気容量を低下させることなく、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。
上記の課題を解決するために、本発明は以下の構成から成り立っている。
本発明は、（請求項１）
第１導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極とを具備しており、前記電極間絶縁膜が希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含み、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）は、前記浮遊ゲート電極側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって１より小さく、前記電極間絶縁膜における前記組成比の平均は、０．６以上、０．９以下であることを特徴とする不揮発性半導体メモリ装置を提供する。
また、本発明は、（請求項９）
半導体領域上にトンネル絶縁膜及び浮遊ゲート電極層を積層する工程と、前記浮遊ゲート電極層の上に、少なくとも１層の希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含む第１絶縁膜を積層する工程と、少なくとも１層の前記第２元素と、酸素とを含む第２絶縁膜を積層する工程と、前記第１または第２絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域形成する工程と、前記第１絶縁膜と前記第２絶縁膜を、熱処理によって単層化することにより、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって１より小さく、前記組成比の膜中の平均が、０．６以上、０．９以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法を提供する。
また、本発明は、（請求項１１）
第１導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、前記ブロック絶縁膜が希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含み、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）は、前記電荷蓄積層側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって１より小さく、前記電極間絶縁膜における前記組成比の平均は、０．６以上、０．９以下であることを特徴とする不揮発性半導体メモリ装置を提供する。
また、本発明は、（請求項１７）
半導体領域上にトンネル絶縁膜及び電荷蓄積層を積層する工程と、前記電荷蓄積層と制御ゲート電極層の間に、少なくとも１層の希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含む第１絶縁膜を積層する工程と、少なくとも１層の前記第２元素と、酸素とを含む第２絶縁膜を積層する工程と、前記第１または第２の絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域形成する工程と、前記第１絶縁膜と前記第２絶縁膜を、熱処理によって単層化することにより、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって１より小さく、前記組成比の膜中の平均が、０．６以上、０．９以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法を提供する。
本発明の不揮発性半導体メモリ装置及び製造方法によれば、浮遊ゲート電極や電荷蓄積層を有するメモリセルにおいて希土類元素を含む電極間絶縁膜やブロック絶縁膜を用いる場合に、希土類元素の組成比を浮遊ゲート電極や電荷蓄積層に接する側では低く、制御ゲート電極に接する側では高く、かつ連続的に変化する設定することにより、希土類元素を含む絶縁膜の高温熱処理による膜質劣化が抑制されて、セル動作特性の良好な不揮発性半導体メモリ装置を実現することが出来る。
また、本発明の請求項９、１７に係る製造方法であると、第１絶縁膜と第２絶縁膜を積層後、熱処理することにより、希土類元素の組成比を浮遊ゲート電極や電荷蓄積層に接する側では低く、制御ゲート電極に接する側では高く、かつ連続的に変化する設定することが出来、簡易な工程で本発明に係る不揮発性半導体メモリ装置を提供することが出来る。
本発明によれば、浮遊ゲート電極や電荷蓄積層を有するメモリセルにおいて希土類酸化物、希土類窒化物、または希土類酸窒化物層の電極間絶縁膜やブロック絶縁膜を用いる場合に、希土類元素の組成比を浮遊ゲート電極や電荷蓄積層に接する側では低く、制御ゲート電極に接する側では高く、かつ連続的に変化する設定することにより、膜質劣化が抑制されてセル動作特性の良好な不揮発性半導体メモリ装置を実現することが出来る。
（第１の実施形態）
本発明の第１の実施形態に関わる浮遊ゲート電極を有するＮＡＮＤ型不揮発性半導体メモリ装置のメモリセル構造を、図１を用いて説明する。
ＮＡＮＤ型不揮発性半導体メモリ装置は、ビット線と、ビット線及びメモリセルを接続する選択ゲートトランジスタと、さらにその下に複数のメモリセルが直列に配置されている。図１はメモリセルの断面構造を示す図であり左側はワード線方向断面図、右側はワード線と直交方向断面図の図面であり、右側と左側とは互いに直交する断面を示している。
図１に示すように、所望の不純物をドーピングしたシリコン基板１中には、ソース・ドレイン領域１７が形成されている。このシリコン基板１上のソース・ドレイン領域１７間には、チャネル領域（図示せず）があり、その上にトンネル絶縁膜となる、厚さ約６ｎｍ〜７ｎｍのシリコン酸化膜２が形成されている。その上に浮遊ゲート電極となる、Ｓｉ系半導体導電性材料である厚さ４０ｎｍのリンドープの多結晶シリコン層３、電極間絶縁膜となる非晶質Ｌａアルミネート層１２、制御ゲート電極となる、ＷＮ層とＷ層積層体（電極間絶縁膜側にＷＮ層が位置する）である導電層１３、及びマスク材１４が順次積層されている。（マスク材１４はなくともよい。）また、Lａアルミネート層１２において、Ｌａ/Ａｌの組成比は、浮遊ゲート電極に接する側では低く、制御ゲート電極に接する側では高く、かつ連続的に変化するように設定されている。（以後は組成傾斜と呼ぶ）
これらの積層体の最上面及び側面は電極側壁酸化膜と呼ばれるシリコン酸化膜１６で覆われおり、さらに、全面を覆うように層間絶縁膜１８が形成されている。隣り合うメモリセルのチャネル領域、トンネル絶縁膜（シリコン酸化膜２）及び浮遊ゲート電極（多結晶シリコン層３）は、互いにシリコン酸化膜の素子分離領域７によって隔てられている。ビット線方向に並ぶ各メモリセルは電極間絶縁膜（Ｌａアルミネート層１２）、制御ゲート電極（導電層１３）が共通であり、これらは素子分離領域７上に延在している。
次にこのような第１の実施形態に関わる図１に示すＮＡＮＤ型不揮発性半導体メモリ装置のメモリセルの製造方法について図２〜図４及び図１を用いて説明する。
まず、所望の不純物をドーピングしたシリコン基板１の表面に、トンネル絶縁膜となる厚さ約６ｎｍ〜７ｎｍのシリコン酸化膜２を熱酸化法で形成する。次に、浮遊ゲート電極となる、Ｓｉ系半導体導電性材料である厚さ４０ｎｍのリンドープの多結晶シリコン層３、素子分離加工のためのマスク材４を順次ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材４、多結晶シリコン層３、シリコン酸化膜２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ６０ｎｍの素子分離溝６を形成する（図２（ａ））。
次に、全面に素子分離領域となるシリコン酸化膜７を堆積して、素子分離溝６を完全に埋め込み、その後、表面部分のシリコン酸化膜７をＣＭＰ法で除去して、表面を平坦化した。このとき、マスク材４が露出する（図２（ｂ））素子分離領域に用いる材料はシリコン酸化膜に限定するものでなく、シリコンと酸素を含む絶縁材料であれば良く、例えば、シリコン酸窒膜であっても良い。
次に、露出したマスク材４を選択的にエッチング除去した後、シリコン酸化膜７の露出表面を希フッ酸溶液でエッチング除去し、シリコン酸化膜７と多結晶シリコン層３の面を平坦化する。
図１１（ｃ）に示した従来の製造方法では浮遊ゲート電極の側壁面にも電極間絶縁膜を形成していたが、本実施形態においては電極間絶縁膜の誘電率を十分に大きくすることが可能であるため、側壁面を形成する必要はなく平坦な面を形成すればよい。
平坦面を形成後、全面に分子線エピタキシー（ＭＢＥ）法を用いて、Ａｌを蒸着源として用いて、基板温度６５０℃、酸素分圧５×１０−６Ｔｏｒｒとして、アルミナ層９を３ｎｍ成膜した（図３（ｃ））。引き続き、ＬａとＡｌを蒸着源として、基板温度６５０℃、酸素分圧５×１０−６Ｔｏｒｒとして、Ｌａアルミネート層１０を２２ｎｍ成膜した（図３（ｄ））。このとき、アルミナ層９とＬａアルミネート層１０が非晶質であることを反射高速電子線回折法（ＲＨＥＥＤ）で確認した。また、Ａｌと酸素が完全に結合した状態でのアルミナの組成はＡｌ２Ｏ３であるが、低酸素流用の条件で成膜を行い、Ａｌが過剰で酸素が不足している状態であるＡｌ２Ｏ２．８とした。また、Ｌａアルミネートは、Ａｌの供給量を多めに設定してＡｌ組成が多いＬａ０．９Ａｌ１．１Ｏ３とした。ここでは、ＭＢＥ法でアルミナとＬａアルミネートを堆積したが、スパッタ法やＣＶＤ法、レーザーアブレーション法などの他の方法を用いることができる。
次に、制御ゲート電極となるＷＮ層とＷ層積層体からなる２層構造の厚さ１００ｎｍの導電層１３を順次堆積し、さらに、ＲＩＥのマスク材１４をＣＶＤ法で堆積した。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１４、導電層１３、Ｌａアルミネート層１０、アルミナ層９、多結晶シリコン層３、トンネル絶縁膜２を順次エッチング加工して、ワード線方向のスリット部１５を形成した。これにより、Ｌａアルミネート層１０、アルミナ層９、多結晶シリコン層３および導電層１３の形状が確定する（図４（ｅ））。
最後に、図１に示したように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜１６を熱酸化法で形成後、シリコン基板１に対してイオン注入法を用いてソース・ドレイン領域１７を形成する。イオン注入後の活性化熱処理は、窒素雰囲気中で９５０℃、３０秒おこなった。この熱処理により、Ｌａアルミネート層１０とアルミナ層９は、組成傾斜を持つＬａアルミネートからなる電極間絶縁膜１２となった。詳細は、次に述べる。さらに、全面を覆うように層間絶縁膜１８をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して、図１に示すような不揮発性メモリが完成する。
イオン注入後の活性化熱処理により、Ｌａアルミネート層１０とアルミナ層９が、組成傾斜を持つＬａアルミネート電極間絶縁膜１２に変化する様子を模式的に図５（ａ）に示す。アルミナ層９は、Ａｌが過剰で酸素が不足している状態のＡｌ２Ｏ２．８であるため、Ａｌと酸素の結合状態が弱くＡｌがＬａアルミネート層１０に拡散して、単層のＬａアルミネート層１２が形成される。このときのＬａ／Ａｌの比率とＬａアルミネート層の膜厚との関係を図５（ｂ）に示した。膜厚が０ｎｍのところは浮遊ゲート電極に接している部分、膜厚２５ｎｍのところは制御電極に接している部分を示している。熱処理前は、アルミナ単層（Ｌａ／Ａｌの比率は０）とＬａ０．９Ａｌ１．１Ｏ３単層（Ｌａ／Ａｌの比率は０．９／１．１＝０．８２）であるので、線aで示すように階段状に変化している。熱処理後は、アルミナ層からＡｌの拡散が起こり、線ｂ連続的に変化するようになった。膜厚０ｎｍ（浮遊ゲート電極に接する部分）でのＬａ／Ａｌの比率は０であるが、徐々に増加してＬａ０．９Ａｌ１．１Ｏ３単層の比率であるＬａ／Ａｌ＝０．８２で飽和する。また、このときの膜全体での平均組成比（Ｌａ原子総数/Ａｌ原子総数）はＬａ／Ａｌ＝０．６２と、Ａｌが過剰な状態となっていた。
非晶質で結合状態の弱いアルミナ層とＬａ／Ａｌ組成比を１からずらしたＬａアルミネート層を積層して、高温熱処理を行うことにより組成傾斜Ｌａアルミネートを形成できることは、本発明者らにより初めて見出されたことである。さらに、このような組成傾斜を持つＬａアルミネート膜では、従来の問題点が解決されていることが明らかとなった。まず、Ｌａ／Ａｌ＝１の組成を持つＬａ１Ａｌ１Ｏ３では、熱処理により、エネルギー的に安定なペロブスカイト構造が形成され多結晶に変化し、リーク電流が増大した。しかし、膜の平均組成比（Ｌａ／Ａｌの比率）を１からずらすことにより、ペロブスカイト構造は形成されにくくなり、高温熱処理によっても結晶化しないことが確かめられた。また、多結晶Ｓｉからなる浮遊ゲート電極と接する部分には、図５（ｂ）に示すように、Ｌａが存在していない。このことにより、ＳｉとＬａが直接、接触することを回避でき、ＳｉとＬａの相互拡散を抑制することが可能となり、熱処理による物理膜厚の増加を防ぐことができた。本実施形態では、浮遊ゲート電極に接する部分のＬａ／Ａｌの比率は０としたが、必ずしも０である必要はない。浮遊ゲート電極にＳｉ系導電性材料を用いた場合には、ＳｉとＬａの接触を少なくしＳｉとＬａの相互拡散を防ぐために、浮遊ゲート電極に接する部分のＬａ／Ａｌの比率は０．１より小さくすることが望ましいことが実験的に確かめられている。さらに、アルミナ層とＬａアルミネート層の積層構造の場合は、界面に固定電荷が発生してフラットバンド電圧がシフトしていたが、組成傾斜を持つＬａアルミネート単層構造とすることにより固定電荷を低減できることも確かめられた。固定電荷によるフラットバンドシフトを無くすことは、メモリセルの閾値電圧を制御する上で重要である。
組成傾斜Ｌａアルミネート層は、本発明による方法では無くとも、例えば、原子層制御気相成膜法（ＡＬＤ法）やＭＢＥ法を用いて、Ａｌ２Ｏ３とＬａ２Ｏ３を交互に堆積する手法を用い、浮遊ゲート電極に近い側ではＡｌ２Ｏ３成膜のサイクル数を多くし、制御ゲート電極に近い側ではＬａ２Ｏ３成膜のサイクル数を増やすことによって作製することが可能である。Ｌａアルミネート膜としては同等の特性が得られるが、しかし、これらの手法では、成膜手順が複雑であり、コスト上昇を避け得ない。本発明による製造方法であれば、簡易な方法でコストを低減しつつ、セル特性の良好な不揮発性半導体メモリの実現が可能である。
次に、組成傾斜を持つＬａアルミネート膜のＬａ／Ａｌの平均組成比と、リーク電流密度の電界依存性との関係を調べた。図６（ａ）に示すように、Ｌａ／Ａｌ＝１．２のとき（線ａ）にはリーク電流が大きいが、Ｌａ／Ａｌ比が０．９（線ｂ）に下がるとリーク特性は大きく改善される。Ｌａ／Ａｌ＝０．６（線ｃ）でもリーク特性は良好だが、Ｌａ／Ａｌが０．５（線ｄ）になるとリークは増大することがわかる。図６（ｂ）には、メモリセルの書込み／消去電界に相当する３０ＭＶ／ｃｍにおけるリーク電流密度のＬａ／Ａｌ組成依存性を示す。リーク電流密度をデバイススペック以下（＜１×１０−２Ａ／ｃｍ２）に抑えるには、Ｌａ／Ａｌの平均組成比を０．６から０．９の間に設定する必要があることが明らかとなった。Ｌａ／Ａｌの平均組成比が０．５程度になると、誘電率の低いＡｌ２Ｏ３の性質に近づくため、リーク特性は劣化する。一方、Ｌａ／Ａｌの平均組成比が０．９より大きくなりＬａの含有量が増えると、希土類元素に特有の吸湿性の影響により、リーク電流が増大することがわかった。つまり、組成傾斜Ｌａアルミネート層など、希土類酸窒素物における希土類元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、ＴａＭｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の元素の平均組成比が１より小さいことが、リーク電流を低減するために重要である。さらに、その範囲は、Ｌａ／Ａｌ（希土類元素から選ばれた１種類以上の元素の原子総数/Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の元素との原子総数）で、０．６〜０．９の範囲に設定することが適当であることが見出された。
以上、詳述したような方法で形成した組成傾斜を持ち、非晶質であり、Ｌａ／Ａｌ＝０．６２であるＬａアルミネート膜の物理膜厚は２５ｎｍであり、誘電率は２５を示して、ＥＯＴは４ｎｍとなった。Ｌａ／Ａｌの比率が０．６〜０．９の範囲であれば、誘電率はＬａ／Ａｌ＝１であるＬａＡｌＯ３とほとんど変わらないことが確かめられた。
本実施形態におけるメモリセルのカップリング比は０．６以上と高い値になり、メモリセルの書込み／消去、読出し、および記憶保持において十分な性能が得られることが確認された。電極間絶縁膜の耐圧は３５ＭＶ／ｃｍ以上と高く、また、３０ＭＶ／ｃｍにおけるリーク電流密度は５ｘ１０−３Ａ／ｃｍ２であり、デバイス仕様を十分に満たすことできていた。
一方、従来のように、組成傾斜を持たない、Ｌａ／Ａｌ＝１であるＬａＡｌＯ３を電極間絶縁間膜として形成すると、後工程（イオン注入後の不純物活性化）の熱処理により浮遊ゲート電極である多結晶シリコンから多量のＳｉ拡散が起こり、ＬａＡｌＯ３はＬａシリケートに変質した。このとき、物理膜厚は３０ｎｍ以上に増大するとともに誘電率は１２に低下し、ＳｉＯ２換算膜厚は１０ｎｍに増大した。電極間絶縁膜の電気容量低下によりカップリング比が大幅に低下し、メモリセルの書込み／消去、読出し、および記憶保持の特性が大きく劣化した。さらに、電気的な耐圧が２５ＭＶ／ｃｍ程度と低くなるとともに、リーク電流密度は５ｘ１０−２Ａ／ｃｍ２に増加し、デバイス仕様を満たすことが出来なかった。
（変形例１）
第１の実施形態に示すように、浮遊ゲート電極には多結晶シリコン（典型的にはｎ＋型多結晶シリコン）などのＳｉ系半導体導電材料が多く用いられてきた。ここで、Ｓｉ系半導体導電材料とは、Ｓｉを主として、他にドーパント不純物を含んだ半導体材料のことを言う。半導体母体材料はＳｉの他、ＳｉにＧｅを添加したＳｉＧｅ材料も用いられる。トンネル絶縁膜に直接接する材料がＳｉ系半導体導電材料であると、トンネル絶縁膜の信頼性を高く維持できるという大きな利点があるからである。一方、浮遊ゲート電極から電極間絶縁膜へのリーク電流を低減する目的で、浮遊ゲート電極の一部（電極間絶縁膜に接する部分）に、Ｓｉ系導電性材料より仕事関数の大きい金属系の導電性材料を用いる場合がある。例えば、ＷＮやＴｉＮを用いることができる。この場合には、浮遊ゲート電極表面にはＳｉが含まれていないので、Ｌａ／Ａｌの比率は浮遊ゲート電極に接する部分で０．１より小さい必要はなく、図６（ｃ）のａの線で示すように、０．２から０．３程度であっても問題はない。しかし、結晶化の問題を回避するためには、Ｌａアルミネート層に組成傾斜を導入することは必須である。また、浮遊ゲート電極と電極間絶縁膜の間に、さらにSi系絶縁膜をはさむ構造（図示せず）も可能である。Si系絶縁膜によって、後の熱工程における電極間絶縁膜と浮遊ゲート界面の酸化を抑制できる。この場合、Si系絶縁膜に接する部分のＬａ／Ａｌの比率は０．１より小さくすることが望ましい。Si系絶縁膜の製造方法としては、浮遊ゲートの上に、NH3ガス雰囲気下、あるいはN2プラズマによるSiの直接窒化、あるいはALD−CVDによるSiN堆積法などで実現できる。
本実施形態では、ＷＮ層とＷ層積層体（電極間絶縁膜側にＷＮ層が位置する）からなる金属系の導電性材料を制御ゲート電極材料として用いた。これは、仕事関数の大きい導電性材料を用いることで、電極間絶縁膜から制御ゲート電極へのリーク電流を低減することとＥＯＴを低減することを目的としている。実際、仕事関数の小さいＴａＮ（〜４．０ｅＶ）より仕事関数の大きいＷＮ（〜４．８ｅＶ）の場合に、リーク電流は低減された。また、従来用いられていた多結晶Ｓｉからなる制御ゲート電極に比べて、金属系の導電性材料を用いることにより、空乏化を回避することが出来、ＥＯＴが約１ｎｍ低減出来た。これは、カップリング比を高く保つ上で、重要である。他の金属系の導電材料としては、導電性金属ナイトライド、導電性金属酸化物などの仕事関数の大きい導電性材料を用いることができる。さらに、Ｓｉを含まない金属系の導電性材料を制御ゲート電極に用いることにより、電極間絶縁膜の制御ゲート電極と接する部分でのＬａ／Ａｌの比率が高く出来るため、誘電率をより高く保つことが可能となり、ＥＯＴのさらなる低減が可能となる。
（変形例２）
浮遊ゲート電極の一部（電極間絶縁膜に接する部分）に、Ｓｉ系導電性材料より仕事関数の大きい金属系の導電性材料を用いて、制御ゲートに金属シリサイドなどＳｉを含む導電性材料を用いる場合には、図６（ｃ）のｂの線で示すように、制御ゲート電極に接する部分のＬａ／Ａｌの比率は０．５以下程度まで低くした方が望ましい。金属シリサイドを作製する際には、まず、電極間絶縁膜上に多結晶Ｓｉ、次に金属を堆積して、４００〜６００℃程度の熱処理を行い、Ｓｉと金属を反応させて金属シリサイドを形成する。このような低温の熱処理ではＳｉの電極間絶縁膜への拡散の割合はかなり少ないが、Ｓｉの拡散を最小限に抑えるためには、電極間絶縁膜の表面におけるＬａ／Ａｌの比率は０．５以下にすることが望ましいことが実験的に確かめられているからである。一度、金属シリサイドが形成されると、その結合は安定なため、その後の高温の熱処理で金属シリサイドからＬａアルミネートへのＳｉの拡散は起こらないことも確かめられている。具体的には、金属シリサイドとして、Ｗ、Ｍｏ、Ｃｏ、Ｎｉなどのシリサイドを用いることができる。また、金属シリサイド上に、従来から用いられているＳｉ導電性材料を積層した制御ゲート電極構造も用いることが出来る。また、浮遊ゲート電極には多結晶シリコン（典型的にはｎ＋型多結晶シリコン）などのＳｉ系半導体導電材料が用いた場合は、さらに図６（ｃ）のｃの線で示すように、浮遊ゲート電極に接する部分のＬａ／Ａｌの比率は０．１より小さくすることが望ましく、制御ゲート電極に接する部分のＬａ／Ａｌの比率は０．５以下程度まで低くした方が望ましい。製造方法としては、ＡｌリッチＡｌ２Ｏ２．８／Ｌａアルミネート／ＡｌリッチＡｌ２Ｏ２．８のような積層構造にして、高温熱処理を行うことにより実現できる。また、浮遊ゲート電極と電極間絶縁膜の間に、さらにSi系絶縁膜をはさむ構造（図示せず）も可能である。Si系絶縁膜によって、後の熱工程における電極間絶縁膜と浮遊ゲート界面の酸化を抑制できる。この場合、Si系絶縁膜に接する部分のＬａ／Ａｌの比率は０．１より小さくすることが望ましく、制御ゲート電極に接する部分のＬａ／Ａｌの比率は０．５以下程度まで低くした方が望ましい。Si系絶縁膜の製造方法としては、浮遊ゲートの上に、NH3ガス雰囲気下、あるいはN2プラズマによるSiの直接窒化、あるいはALD−CVDによるSiN堆積などで実現できる。
また、本実施形態では、素子分離領域はシリコン酸化膜で構成されているが、素子分離領域に用いる材料としては、Ｓｉ系絶縁材料が挙げられ、シリコン酸化膜に限らずＳｉＯＮであっても良い。また、金属窒化物が絶縁性を示す材料であれば、素子分離領域の絶縁材料として用いることも可能である。また、Ｓｉの他にＧｅが含まれる絶縁材料でも良い。
本実施形態では、電極間絶縁膜としてＬａアルミネートを用いたが、希土類元素と、希土類元素の結合状態を安定とし耐湿性を高めることを目的として添加されたＡｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選択される少なくとも一種の元素を含む希土類酸化物、希土類酸窒化物も用いることが出来る。（希土類元素とは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｙの１７種類である。）用いることの出来る材料の例としては、ＢａＣｅＯｘ、ＢａＰｒＯｘ、ＣａＣｅＯｘ、ＥｕＴｉＯｘ、ＭｇＣｅＯｘ、ＳｒＣｅＯｘ、ＣｅＡｌＯｘ、ＤｙＡｌＯｘ、ＥｕＡｌＯｘ、ＧｄＡｌＯｘ、ＬａＴｉＯｘ、ＮｄＡｌＯｘ、ＰｒＡｌＯｘ、ＳｍＡｌＯｘ、ＹＡｌＯｘ、ＣｅＴａＯｘ、ＤｙＴａＯｘ、ＧｄＴａＯｘ、ＬａＴａＯｘ、ＮｄＴａＯｘ、ＰｒＴａＯｘ、ＹＴaＯｘ、ＹｂＴａＯｘ、ＬａＴａＯｘ、ＬａＨｆＯｘ、ＬａＺｒＯｘなどの２種類の元素を含む希土類酸化物、及び、これらの材料に窒素が添加された希土類酸窒化物がある。また、２種類以上の元素を含むＢａＤｙＷＯｘ、ＢａＬａＷＯｘ、ＢａＥｒＴａＯｘ、ＣａＬａＴａＯｘ、ＳｒＧｄＴａＯｘ、ＬａＭｇＴｉＯｘなどの希土類酸化物、及び、これらの材料に窒素が添加された希土類酸窒化物も用いることが出来る。含まれる元素の種類がさらに多い希土類酸化物、希土類酸窒化物も用いることも出来る。これらの材料のうち、電極間絶縁間膜として用いるためには、誘電率が１５以上３０以下の範囲内にある材料が最適であると考えられる。誘電率が低すぎるとリーク電流低減の効果が得られず、また、逆に誘電率が高すぎるとメモリセル間の干渉を引き起こすためである。さらに、リーク電流低減効果を高めるには、電子に対する障壁高さが高いことが望まれる。
（第２の実施形態）
本発明の第２の実施形態に関わるＭＯＮＯＳ(metal-oxide-nitride-oxide- semiconductor)構造について、図７〜９を用いて説明する。ＭＯＮＯＳ構造においても大容量を実現するためには、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各セルがシリコン酸化膜で分離された平面型セル構造が用いられる。
図7（ａ）は、参考例として、そのようなＮＡＮＤ型ＭＯＮＯＳフラッシュメモリのセル構造の一例を示している。尚、同図において、ロウ方向は、ワード線（制御ゲート電極）が延びる方向とし、カラム方向は、ロウ方向に直交する方向とする。まず、図７（ｂ）に示すように、熱酸化法により、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）５１上に、厚さ約３〜４ｎｍのトンネル酸化膜５２を形成する。次に、ＣＶＤ(chemical vapor deposition)法により、トンネル酸化膜５２上に厚さ約４ｎｍのシリコン窒化膜（電荷蓄積層）５３を形成する。
次に、ＭＢＥ法を用いて、Ｓｒを蒸着源として用いて、基板温度６５０℃、酸素分圧５×１０−６Ｔｏｒｒとして、Ｓｒオキサイド層５４を５ｎｍ成膜した。引き続き、ＳｒとＣｅを蒸着源として、基板温度６５０℃、酸素分圧５×１０−６Ｔｏｒｒとして、ＳｒＣｅオキサイド層５５を１５ｎｍ成膜した。このとき、Ｓｒオキサイド層５４とＳｒＣｅオキサイド層５５が非晶質であることを反射高速電子線回折法（ＲＨＥＥＤ）で確認した。また、Ｓｒと酸素が完全に結合した状態でのＳｒオキサイドの組成はＳｒＯ２であるが、低酸素流用の条件で成膜を行い、Ｓｒが過剰で酸素が不足している状態であるＳｒ１Ｏ１．８とした。また、ＳｒＣｅオキサイドは、Ｓｒの供給量を多めに設定してＳｒ組成が多いＳｒ１．０５Ｃｅ０．９５Ｏ３とした。ここでは、ＭＢＥ法でＳｒオキサイドとＳｒＣｅオキサイドを堆積したが、スパッタ法やＣＶＤ法、レーザーアブレーション法などの他の方法を用いることができる。
その上に厚さ１００ｎｍのＴｉＮ（チタンナイトライド）膜(制御ゲート電極)５６、及び素子分離領域を加工するためのマスク材５７を順次形成する。マスク材５７上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ(reactive ion etching)法により、フォトレジストのパターンをマスク材５７に転写する。この後、フォトレジストは除去される。また、マスク材５７をマスクにして、ＲＩＥ法により、ＷＮ膜５６、シリコン窒化膜５３、及びトンネル酸化膜５２を順次エッチングし、ロウ方向に隣接するメモリセルを分離するスリット５５ａを形成する。続けて、ＲＩＥ法により、シリコン基板５１をエッチングし、シリコン基板５１に、深さ約１００ｎｍの素子分離トレンチ５５ｂを形成する（図７（ｂ））。
その次に、ＣＶＤ法により、スリット５５ａ及び素子分離トレンチ５５ｂを完全に満たすシリコン酸化膜(埋込酸化膜)５８を形成する。その後、ＣＭＰ(chemical mechanical polishing)法により、マスク材５７が露出するまでシリコン酸化膜５８を研磨し、シリコン酸化膜５８の表面を平坦化する。この後、マスク材５７が選択的に除去される。次に、図８（ｃ）に示すように、希フッ酸溶液を用いて、シリコン酸化膜５８をエッチバックし、シリコン酸化膜５８の高さを、ＴｉＮ膜５６の高さと一致させる。
次に、図８（ｄ）に示すように、ＣＶＤ法により、ＴｉＮ(制御ゲート電極)５６上に、例えば、タングステンからなる厚さ約１００ｎｍの導電膜(ワード線)５９を形成する。続けて、ＣＶＤ法により、導電膜５９上に、マスク材６０を形成する。この後、マスク材６０上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材６０に転写する。この後、フォトレジストは除去される。
そして、図９（ｅ）に示したように、マスク材６０をマスクにして、ＲＩＥ法により、導電膜５９、ＴｉＮ膜５６、ＳｒＣｅオキサイド層５５、Ｓｒオキサイド層５４、シリコン窒化膜５３、及びトンネル酸化膜５２を順次エッチングすれば、ＭＯＮＯＳゲートスタックの形状が形成される。
次に、図９（ｆ）に示すように、ＣＶＤ法により、ＭＯＮＯＳゲートスタックの側面にシリコン酸化膜６１を形成する処理を行った後、イオン注入法により、セルフアラインで、シリコン基板５１の表面領域にイオン注入を行った後、高温加熱処理を行い、ｎ＋型ソース・ドレイン拡散層６２を形成する。最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜６３を形成する。イオン注入後の加熱処理により、Ｓｒオキサイド層５４からＳｒＣｅオキサイド層５５へのＳｒ拡散が起きて、組成傾斜ＳｒＣｅオキサイド層６４が形成された。
イオン注入後の活性化熱処理により、Ｓｒオキサイド層５４とＳｒＣｅオキサイド層５５が、組成傾斜を持つＳｒＣｅオキサイド電極間絶縁膜６４に変化するのは、Ｓｒオキサイド層５４は、Ｓｒが過剰で酸素が不足している状態のＳｒＯ１．８であるため、Ｓｒと酸素の結合状態が弱くＳｒがＳｒＣｅオキサイド層５５に拡散して、単層の組成傾斜を有するＳｒＣｅオキサイド層６４が形成される。この現象は、本発明者らにより初めて見出されたのものである。電荷蓄積層に接している部分でのＣｅ／Ｓｒの比率は０．０５、Ｃｅ／Ｓｒの比率は制御電極に向けて徐々に増加し、制御電極に接している部分でのＣｅ／Ｓｒの比率は０．９０であった。このような組成傾斜を持つＳｒＣｅオキサイド層では、結晶化、ＳｉとＣｅの相互拡散、固定電荷の発生などが抑制され、熱処理工程を経ても膜特性は劣化しないことが確かめられた。
本実施形態では、シリコン窒化膜からなる電荷蓄積層に接する部分のＣｅ／Ｓｒの比率は０．０５としたが、電荷蓄積層にＳｉ系絶縁性材料を用いた場合には、ＳｉとＣｅの接触を少なくしＳｉとＣｅの相互拡散を防ぐために、電荷蓄積層に接する部分のＣｅ／Ｓｒの比率は０．１より小さくすることが望ましいことが実験的に確かめられている。電荷蓄積層の材料としては、他にシリコン酸窒化膜、ゲルマニウム窒化膜、ゲルマニウム酸窒化膜、ガリウム窒化膜、ガリウム酸窒化膜、アルミニウム窒膜、アルミニウム酸窒化膜などを用いることが出来る。電荷蓄積層の表面にＳｉが含まれていなければ、Ｃｅ／Ｓｒの比率は電荷蓄積層に接する部分で０．１より小さい必要はなく、０．２から０．３程度であっても問題はない。しかし、結晶化の問題を回避するためには、ＳｒＣｅオキサイド層に組成傾斜を導入することは必須である。また、リーク電流を低減するためには、Ｃｅ／Ｓｒの平均組成範囲は、第１の実施形態と同様に、０．６〜０．９の範囲に設定することが適当であることが見出された。
以上、詳述したような方法で形成した組成傾斜を持つ非晶質ＳｒＣｅオキサイド膜の物理膜厚は２０ｎｍであり、誘電率は２０を示して、ＥＯＴは４ｎｍとなった。このような方法で作製したＭＯＮＯＳメモリセルでは、書込み／消去、読出し、および記憶保持において十分な性能が得られることが確認された。ブロック絶縁膜の耐圧は３５ＭＶ／ｃｍ以上と高く、また、書込み／消去時のリーク電流密度は５ｘ１０−３Ａ／ｃｍ２であり、デバイス仕様を十分に満たすことできていた。
（変形例１）
第２の実施形態では、ＴｉＮを制御ゲート電極材料として用いたが、ブロック絶縁膜から制御ゲート電極へのリーク電流を低減することとＥＯＴを低減することを目的して、金属系の導電材料として、金属シリサイド、導電性金属ナイトライド、導電性金属酸化物などの仕事関数の大きい材料を用いることが出来る。Ｓｉを含まない導電性材料では、制御ゲート電極と接する部分でのＣｅ／Ｓｒの比率が高く出来るので、ＥＯＴの低減上は有利である。一方、金属シリサイドを用いる場合には、制御ゲート電極に接する部分のＣｅ／Ｓｒの比率は０．５以下程度まで低くした方が望ましい。金属シリサイドとして、Ｗ、Ｍｏ、Ｃｏ、Ｎｉなどのシリサイドを用いることができる。また、金属シリサイドなどの金属製導電性材料上に、従来から用いられているＳｉ導電性材料を積層した制御ゲート電極構造も用いることが出来る。
本実施形態では、電極間絶縁膜としてＳｒＣｅオキサイドを用いたが、希土類元素と、希土類元素の結合状態を安定とし耐湿性を高めることを目的として添加されたＡｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選択される少なくとも一種の元素を含む希土類酸化物、希土類酸窒化物も用いることが出来る。（希土類元素とは、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｙの１７種類である。）
上記２つの実施形態では、代表的な不揮発性メモリ装置である浮遊ゲート電極、または、電荷蓄積層を有するＮＡＮＤ型フラッシュメモリに関して説明したが、本発明はＮＡＮＤ型不揮発性メモリに限らず、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型、ＮＡＮＯ型などゲート電極に接する絶縁膜を有する種々の不揮発性メモリセルに応用することが可能である。また、上記２つの実施形態において、元素分布測定に用いられた測定方法はエネルギー分散型X線分光法（TEM-EDX）である。
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの構造を示す断面図。 第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第１の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 本発明によるＬａアルミネート膜構造の熱処理による変化を示す特性図。 本発明によるＬａアルミネート膜の電気特性を示す特性図。 第２の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第２の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 第２の実施形態に関わるＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 従来のＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 従来のＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 従来のＮＡＮＤ型不揮発性メモリセルの製造工程を示す断面図。 熱処理によるＬａＡｌＯ３膜構造の変化を示す断面図である。 従来技術を用いたＮＡＮＤ型不揮発性メモリセルの構造を示す断面図。
符号の説明
１・・・シリコン基板
２・・・シリコン酸化膜（トンネル絶縁膜）
３・・・多結晶シリコン層（浮遊ゲート電極）
４・・・マスク材
６・・・素子分離溝
７・・・素子分離領域
９・・・アルミナ層
１０・・・Ｌａアルミネート層
１２・・・組成傾斜ＬａＡｌＯ３層（電極間絶縁膜）
１３・・・導電層（制御ゲート電極）
１４・・・マスク材
１５・・・スリット部
１６・・・シリコン酸化膜（電極側壁酸化膜）
１７・・・ソース・ドレイン領域
１８・・・層間絶縁膜
５１・・・シリコン基板
５２・・・トンネル酸化膜
５３・・・シリコン窒化膜
５４・・・Ｓｒオキサイド層
５５・・・ＳｒＣｅオキサイド層
５６・・・ＷＮ膜(制御ゲート電極)
５７・・・マスク材
５８・・・シリコン酸化膜(埋込酸化膜)
５９・・・導電膜(ワード線)
６０・・・マスク材
６１・・・シリコン酸化膜
６２・・・ソース・ドレイン拡散層
６３・・・層間絶縁膜
６４・・・組成傾斜ＳｒＣｅオキサイド層
１０１・・・シリコン基板
１０２・・・トンネル絶縁膜
１０３・・・リンドープ多結晶シリコン
１０４・・・マスク材
１０６・・・素子分離溝
１０７・・・素子分離用のシリコン酸化膜
１０８・・・多結晶シリコン層の側壁
１０９・・・電極間絶縁膜
１１０・・・導電層
１１１・・・マスク材
１１２・・・スリット部
１１３・・・シリコン酸化膜（電極側壁酸化膜）
１１４・・・ソース・ドレイン拡散層
１１５・・・層間絶縁膜

Claims (18)

  1. 第１導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極とを具備し、前記電極間絶縁膜が希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含み、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）は、前記浮遊ゲート電極側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって１より小さく、前記電極間絶縁膜における前記組成比の平均は、０．６以上、０．９以下であることを特徴とする不揮発性半導体メモリ装置。
  2. 前記電極間絶縁膜は非晶質であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  3. 前記浮遊ゲート電極の前記電極間絶縁膜に接する部分がＳｉ系半導体導電材料を含み、前記制御ゲート電極が金属系の導電性材料であり、前記組成比が、前記浮遊ゲート電極に接する側では０．１以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  4. 前記浮遊ゲート電極及び前記制御ゲート電極の前記電極間絶縁膜に接する部分がともに金属系の導電性材料であり、前記組成比が、前記浮遊ゲート電極に接する側では０．３以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  5. 前記浮遊ゲート電極の前記電極間絶縁膜に接する部分が金属系の導電性材料であり、前記制御ゲート電極の前記電極間絶縁膜に接する部分がＳｉ系半導体導電材料を含み、前記組成比が、前記浮遊ゲート電極に接する側では０．３以下であり、前記制御ゲート電極に接する側では０．５以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  6. 前記浮遊ゲート電極の前記電極間絶縁膜に接する部分と、前記制御ゲート電極の前記電極間絶縁物に接する部分がＳｉ系半導体導電材料を含み、前記組成比が、前記浮遊ゲート電極に接する側では０．１以下であり、前記制御ゲート電極に接する側では０．５以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  7. 前記浮遊ゲート電極と前記電極間絶縁膜の間に、さらにSi系絶縁膜を有し、前記制御ゲート電極が金属系の導電性材料であり、前記組成比が、前記Si系絶縁膜に接する側では０．１以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  8. 前記浮遊ゲート電極と前記電極間絶縁膜の間に、さらにSi系絶縁膜を有し、前記制御ゲート電極の前記電極間絶縁膜に接する部分がＳｉ系半導体導電材料を含み、前記組成比が、前記Si系絶縁膜に接する側では０．１以下であり、前記制御ゲート電極に接する側では０．５以下であることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
  9. 半導体領域上にトンネル絶縁膜及び浮遊ゲート電極層を積層する工程と、前記浮遊ゲート電極層上に、少なくとも１層の希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含む第１絶縁膜を積層する工程と、少なくとも１層の前記第２の元素と、酸素とを含む第２絶縁膜を積層する工程と、前記第１または前記第２絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域を形成する工程と、前記第１絶縁膜と前記第２絶縁膜を、熱処理によって単層化することにより、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって１より小さく、前記組成比の膜中の平均が、０．６以上、０．９以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法。
  10. 前記第１絶縁膜と第２絶縁膜が非晶質であることを特徴とする請求項９記載の不揮発性半導体メモリ装置の製造方法。
  11. 第１導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第２導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備し、前記ブロック絶縁膜が希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含み、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）は、前記電荷蓄積層側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって１より小さく、前記電極間絶縁膜における前記組成比の平均は、０．６以上、０．９以下であることを特徴とする不揮発性半導体メモリ装置。
  12. 前記ブロック絶縁膜は非晶質であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
  13. 前記電荷蓄積層の前記ブロック絶縁膜に接する部分がＳｉ系半導体導電材料を含み、前記制御ゲート電極が金属系の導電性材料であり、前記組成比が、前記電荷蓄積層に接する側では０．１以下であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
  14. 前記電荷蓄積層電極及び前記制御ゲート電極の前記ブロック絶縁膜に接する部分がともに金属系の導電性材料であり、前記組成比が、前記電荷蓄積層に接する側では０．３以下であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
  15. 前記電荷蓄積層の前記ブロック絶縁膜に接する部分が金属系の導電性材料であり、前記制御ゲート電極の前記ブロック絶縁膜に接する部分がＳｉ系半導体導電材料を含み、前記組成比が、前記電荷蓄積層に接する側では０．３以下であり、前記制御ゲート電極に接する側では０．５以下であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
  16. 前記電荷蓄積層の前記ブロック絶縁膜に接する部分と、前記制御ゲート電極の前記ブロック絶縁膜に接する部分がＳｉ系半導体導電材料を含み、前記組成比が、前記電荷蓄積層に接する側では０．１以下であり、前記制御ゲート電極に接する側では０．５以下であることを特徴とする請求項１１に記載の不揮発性半導体メモリ装置。
  17. 半導体領域上にトンネル絶縁膜及び電荷蓄積層を積層する工程と、前記電荷蓄積層の上に、少なくとも１層の希土類元素から選ばれた１種類以上の第１の元素と、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔａ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａから選ばれた１種類以上の第２の元素と、酸素とを含む第１絶縁膜を積層する工程と、少なくとも１層の前記第２元素と、酸素とを含む第２絶縁膜を積層する工程と、前記第１または前記第２絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域形成する工程と、前記第１絶縁膜と前記第２絶縁膜を、熱処理によって単層化することにより、前記第１の元素と前記第２の元素の組成比（第１の元素の原子数/第２の元素の原子数）が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって１より小さく、前記組成比の膜中の平均が、０．６以上、０．９以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法。
  18. 前記第１絶縁膜と第２絶縁膜が非晶質であることを特徴とする請求項１７記載の不揮発性半導体メモリ装置の製造方法。
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