JP5060110B2 - 不揮発性半導体メモリ装置及びその製造方法 - Google Patents
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Description
第1導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第2導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極とを具備しており、前記電極間絶縁膜が希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含み、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)は、前記浮遊ゲート電極側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって1より小さく、前記電極間絶縁膜における前記組成比の平均は、0.6以上、0.9以下であることを特徴とする不揮発性半導体メモリ装置を提供する。
半導体領域上にトンネル絶縁膜及び浮遊ゲート電極層を積層する工程と、前記浮遊ゲート電極層の上に、少なくとも1層の希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含む第1絶縁膜を積層する工程と、少なくとも1層の前記第2元素と、酸素とを含む第2絶縁膜を積層する工程と、前記第1または第2絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域形成する工程と、前記第1絶縁膜と前記第2絶縁膜を、熱処理によって単層化することにより、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって1より小さく、前記組成比の膜中の平均が、0.6以上、0.9以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法を提供する。
第1導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第2導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備してなり、前記ブロック絶縁膜が希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含み、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)は、前記電荷蓄積層側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって1より小さく、前記電極間絶縁膜における前記組成比の平均は、0.6以上、0.9以下であることを特徴とする不揮発性半導体メモリ装置を提供する。
半導体領域上にトンネル絶縁膜及び電荷蓄積層を積層する工程と、前記電荷蓄積層と制御ゲート電極層の間に、少なくとも1層の希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含む第1絶縁膜を積層する工程と、少なくとも1層の前記第2元素と、酸素とを含む第2絶縁膜を積層する工程と、前記第1または第2の絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域形成する工程と、前記第1絶縁膜と前記第2絶縁膜を、熱処理によって単層化することにより、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって1より小さく、前記組成比の膜中の平均が、0.6以上、0.9以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法を提供する。
本発明の第1の実施形態に関わる浮遊ゲート電極を有するNAND型不揮発性半導体メモリ装置のメモリセル構造を、図1を用いて説明する。
これらの積層体の最上面及び側面は電極側壁酸化膜と呼ばれるシリコン酸化膜16で覆われおり、さらに、全面を覆うように層間絶縁膜18が形成されている。隣り合うメモリセルのチャネル領域、トンネル絶縁膜(シリコン酸化膜2)及び浮遊ゲート電極(多結晶シリコン層3)は、互いにシリコン酸化膜の素子分離領域7によって隔てられている。ビット線方向に並ぶ各メモリセルは電極間絶縁膜(Laアルミネート層12)、制御ゲート電極(導電層13)が共通であり、これらは素子分離領域7上に延在している。
第1の実施形態に示すように、浮遊ゲート電極には多結晶シリコン(典型的にはn+型多結晶シリコン)などのSi系半導体導電材料が多く用いられてきた。ここで、Si系半導体導電材料とは、Siを主として、他にドーパント不純物を含んだ半導体材料のことを言う。半導体母体材料はSiの他、SiにGeを添加したSiGe材料も用いられる。トンネル絶縁膜に直接接する材料がSi系半導体導電材料であると、トンネル絶縁膜の信頼性を高く維持できるという大きな利点があるからである。一方、浮遊ゲート電極から電極間絶縁膜へのリーク電流を低減する目的で、浮遊ゲート電極の一部(電極間絶縁膜に接する部分)に、Si系導電性材料より仕事関数の大きい金属系の導電性材料を用いる場合がある。例えば、WNやTiNを用いることができる。この場合には、浮遊ゲート電極表面にはSiが含まれていないので、La/Alの比率は浮遊ゲート電極に接する部分で0.1より小さい必要はなく、図6(c)のaの線で示すように、0.2から0.3程度であっても問題はない。しかし、結晶化の問題を回避するためには、Laアルミネート層に組成傾斜を導入することは必須である。また、浮遊ゲート電極と電極間絶縁膜の間に、さらにSi系絶縁膜をはさむ構造(図示せず)も可能である。Si系絶縁膜によって、後の熱工程における電極間絶縁膜と浮遊ゲート界面の酸化を抑制できる。この場合、Si系絶縁膜に接する部分のLa/Alの比率は0.1より小さくすることが望ましい。Si系絶縁膜の製造方法としては、浮遊ゲートの上に、NH3ガス雰囲気下、あるいはN2プラズマによるSiの直接窒化、あるいはALD−CVDによるSiN堆積法などで実現できる。
浮遊ゲート電極の一部(電極間絶縁膜に接する部分)に、Si系導電性材料より仕事関数の大きい金属系の導電性材料を用いて、制御ゲートに金属シリサイドなどSiを含む導電性材料を用いる場合には、図6(c)のbの線で示すように、制御ゲート電極に接する部分のLa/Alの比率は0.5以下程度まで低くした方が望ましい。金属シリサイドを作製する際には、まず、電極間絶縁膜上に多結晶Si、次に金属を堆積して、400〜600℃程度の熱処理を行い、Siと金属を反応させて金属シリサイドを形成する。このような低温の熱処理ではSiの電極間絶縁膜への拡散の割合はかなり少ないが、Siの拡散を最小限に抑えるためには、電極間絶縁膜の表面におけるLa/Alの比率は0.5以下にすることが望ましいことが実験的に確かめられているからである。一度、金属シリサイドが形成されると、その結合は安定なため、その後の高温の熱処理で金属シリサイドからLaアルミネートへのSiの拡散は起こらないことも確かめられている。具体的には、金属シリサイドとして、W、Mo、Co、Niなどのシリサイドを用いることができる。また、金属シリサイド上に、従来から用いられているSi導電性材料を積層した制御ゲート電極構造も用いることが出来る。また、浮遊ゲート電極には多結晶シリコン(典型的にはn+型多結晶シリコン)などのSi系半導体導電材料が用いた場合は、さらに図6(c)のcの線で示すように、浮遊ゲート電極に接する部分のLa/Alの比率は0.1より小さくすることが望ましく、制御ゲート電極に接する部分のLa/Alの比率は0.5以下程度まで低くした方が望ましい。製造方法としては、AlリッチAl2O2.8/Laアルミネート/AlリッチAl2O2.8のような積層構造にして、高温熱処理を行うことにより実現できる。また、浮遊ゲート電極と電極間絶縁膜の間に、さらにSi系絶縁膜をはさむ構造(図示せず)も可能である。Si系絶縁膜によって、後の熱工程における電極間絶縁膜と浮遊ゲート界面の酸化を抑制できる。この場合、Si系絶縁膜に接する部分のLa/Alの比率は0.1より小さくすることが望ましく、制御ゲート電極に接する部分のLa/Alの比率は0.5以下程度まで低くした方が望ましい。Si系絶縁膜の製造方法としては、浮遊ゲートの上に、NH3ガス雰囲気下、あるいはN2プラズマによるSiの直接窒化、あるいはALD−CVDによるSiN堆積などで実現できる。
本発明の第2の実施形態に関わるMONOS(metal-oxide-nitride-oxide- semiconductor)構造について、図7〜9を用いて説明する。MONOS構造においても大容量を実現するためには、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各セルがシリコン酸化膜で分離された平面型セル構造が用いられる。
第2の実施形態では、TiNを制御ゲート電極材料として用いたが、ブロック絶縁膜から制御ゲート電極へのリーク電流を低減することとEOTを低減することを目的して、金属系の導電材料として、金属シリサイド、導電性金属ナイトライド、導電性金属酸化物などの仕事関数の大きい材料を用いることが出来る。Siを含まない導電性材料では、制御ゲート電極と接する部分でのCe/Srの比率が高く出来るので、EOTの低減上は有利である。一方、金属シリサイドを用いる場合には、制御ゲート電極に接する部分のCe/Srの比率は0.5以下程度まで低くした方が望ましい。金属シリサイドとして、W、Mo、Co、Niなどのシリサイドを用いることができる。また、金属シリサイドなどの金属製導電性材料上に、従来から用いられているSi導電性材料を積層した制御ゲート電極構造も用いることが出来る。
上記2つの実施形態では、代表的な不揮発性メモリ装置である浮遊ゲート電極、または、電荷蓄積層を有するNAND型フラッシュメモリに関して説明したが、本発明はNAND型不揮発性メモリに限らず、NOR型、AND型、DINOR型、NANO型などゲート電極に接する絶縁膜を有する種々の不揮発性メモリセルに応用することが可能である。また、上記2つの実施形態において、元素分布測定に用いられた測定方法はエネルギー分散型X線分光法(TEM-EDX)である。
2・・・シリコン酸化膜(トンネル絶縁膜)
3・・・多結晶シリコン層(浮遊ゲート電極)
4・・・マスク材
6・・・素子分離溝
7・・・素子分離領域
9・・・アルミナ層
10・・・Laアルミネート層
12・・・組成傾斜LaAlO3層(電極間絶縁膜)
13・・・導電層(制御ゲート電極)
14・・・マスク材
15・・・スリット部
16・・・シリコン酸化膜(電極側壁酸化膜)
17・・・ソース・ドレイン領域
18・・・層間絶縁膜
51・・・シリコン基板
52・・・トンネル酸化膜
53・・・シリコン窒化膜
54・・・Srオキサイド層
55・・・SrCeオキサイド層
56・・・WN膜(制御ゲート電極)
57・・・マスク材
58・・・シリコン酸化膜(埋込酸化膜)
59・・・導電膜(ワード線)
60・・・マスク材
61・・・シリコン酸化膜
62・・・ソース・ドレイン拡散層
63・・・層間絶縁膜
64・・・組成傾斜SrCeオキサイド層
101・・・シリコン基板
102・・・トンネル絶縁膜
103・・・リンドープ多結晶シリコン
104・・・マスク材
106・・・素子分離溝
107・・・素子分離用のシリコン酸化膜
108・・・多結晶シリコン層の側壁
109・・・電極間絶縁膜
110・・・導電層
111・・・マスク材
112・・・スリット部
113・・・シリコン酸化膜(電極側壁酸化膜)
114・・・ソース・ドレイン拡散層
115・・・層間絶縁膜
Claims (18)
- 第1導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第2導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極上に設けられた電極間絶縁膜と、前記電極間絶縁膜上に設けられた制御ゲート電極とを具備し、前記電極間絶縁膜が希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含み、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)は、前記浮遊ゲート電極側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって1より小さく、前記電極間絶縁膜における前記組成比の平均は、0.6以上、0.9以下であることを特徴とする不揮発性半導体メモリ装置。
- 前記電極間絶縁膜は非晶質であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記浮遊ゲート電極の前記電極間絶縁膜に接する部分がSi系半導体導電材料を含み、前記制御ゲート電極が金属系の導電性材料であり、前記組成比が、前記浮遊ゲート電極に接する側では0.1以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記浮遊ゲート電極及び前記制御ゲート電極の前記電極間絶縁膜に接する部分がともに金属系の導電性材料であり、前記組成比が、前記浮遊ゲート電極に接する側では0.3以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記浮遊ゲート電極の前記電極間絶縁膜に接する部分が金属系の導電性材料であり、前記制御ゲート電極の前記電極間絶縁膜に接する部分がSi系半導体導電材料を含み、前記組成比が、前記浮遊ゲート電極に接する側では0.3以下であり、前記制御ゲート電極に接する側では0.5以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記浮遊ゲート電極の前記電極間絶縁膜に接する部分と、前記制御ゲート電極の前記電極間絶縁物に接する部分がSi系半導体導電材料を含み、前記組成比が、前記浮遊ゲート電極に接する側では0.1以下であり、前記制御ゲート電極に接する側では0.5以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記浮遊ゲート電極と前記電極間絶縁膜の間に、さらにSi系絶縁膜を有し、前記制御ゲート電極が金属系の導電性材料であり、前記組成比が、前記Si系絶縁膜に接する側では0.1以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 前記浮遊ゲート電極と前記電極間絶縁膜の間に、さらにSi系絶縁膜を有し、前記制御ゲート電極の前記電極間絶縁膜に接する部分がSi系半導体導電材料を含み、前記組成比が、前記Si系絶縁膜に接する側では0.1以下であり、前記制御ゲート電極に接する側では0.5以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ装置。
- 半導体領域上にトンネル絶縁膜及び浮遊ゲート電極層を積層する工程と、前記浮遊ゲート電極層上に、少なくとも1層の希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含む第1絶縁膜を積層する工程と、少なくとも1層の前記第2の元素と、酸素とを含む第2絶縁膜を積層する工程と、前記第1または前記第2絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域を形成する工程と、前記第1絶縁膜と前記第2絶縁膜を、熱処理によって単層化することにより、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって1より小さく、前記組成比の膜中の平均が、0.6以上、0.9以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法。
- 前記第1絶縁膜と第2絶縁膜が非晶質であることを特徴とする請求項9記載の不揮発性半導体メモリ装置の製造方法。
- 第1導電型の半導体領域と、前記半導体領域に互いに離間して設けられた第2導電型のソース・ドレイン領域と、前記半導体領域の前記ソース・ドレイン領域間に形成されるチャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられたブロック絶縁膜と、前記ブロック絶縁膜上に設けられた制御ゲート電極とを具備し、前記ブロック絶縁膜が希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含み、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)は、前記電荷蓄積層側では低く、前記制御ゲート電極側では高く、かつ連続的に変化し、前記電極間絶縁膜全体にわたって1より小さく、前記電極間絶縁膜における前記組成比の平均は、0.6以上、0.9以下であることを特徴とする不揮発性半導体メモリ装置。
- 前記ブロック絶縁膜は非晶質であることを特徴とする請求項11に記載の不揮発性半導体メモリ装置。
- 前記電荷蓄積層の前記ブロック絶縁膜に接する部分がSi系半導体導電材料を含み、前記制御ゲート電極が金属系の導電性材料であり、前記組成比が、前記電荷蓄積層に接する側では0.1以下であることを特徴とする請求項11に記載の不揮発性半導体メモリ装置。
- 前記電荷蓄積層電極及び前記制御ゲート電極の前記ブロック絶縁膜に接する部分がともに金属系の導電性材料であり、前記組成比が、前記電荷蓄積層に接する側では0.3以下であることを特徴とする請求項11に記載の不揮発性半導体メモリ装置。
- 前記電荷蓄積層の前記ブロック絶縁膜に接する部分が金属系の導電性材料であり、前記制御ゲート電極の前記ブロック絶縁膜に接する部分がSi系半導体導電材料を含み、前記組成比が、前記電荷蓄積層に接する側では0.3以下であり、前記制御ゲート電極に接する側では0.5以下であることを特徴とする請求項11に記載の不揮発性半導体メモリ装置。
- 前記電荷蓄積層の前記ブロック絶縁膜に接する部分と、前記制御ゲート電極の前記ブロック絶縁膜に接する部分がSi系半導体導電材料を含み、前記組成比が、前記電荷蓄積層に接する側では0.1以下であり、前記制御ゲート電極に接する側では0.5以下であることを特徴とする請求項11に記載の不揮発性半導体メモリ装置。
- 半導体領域上にトンネル絶縁膜及び電荷蓄積層を積層する工程と、前記電荷蓄積層の上に、少なくとも1層の希土類元素から選ばれた1種類以上の第1の元素と、Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr、Baから選ばれた1種類以上の第2の元素と、酸素とを含む第1絶縁膜を積層する工程と、少なくとも1層の前記第2元素と、酸素とを含む第2絶縁膜を積層する工程と、前記第1または前記第2絶縁膜の上に、制御ゲート電極層を形成する工程と、前記半導体領域にソース・ドレイン領域形成する工程と、前記第1絶縁膜と前記第2絶縁膜を、熱処理によって単層化することにより、前記第1の元素と前記第2の元素の組成比(第1の元素の原子数/第2の元素の原子数)が前記浮遊ゲート電極層側では低く、前記制御ゲート電極層側では高く、かつ連続的に変化し、膜全体にわたって1より小さく、前記組成比の膜中の平均が、0.6以上、0.9以下である電極間絶縁膜を形成する工程を行うことを特徴とする半導体不揮発メモリ装置の製造方法。
- 前記第1絶縁膜と第2絶縁膜が非晶質であることを特徴とする請求項17記載の不揮発性半導体メモリ装置の製造方法。
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