CN101192624A - 非易失性半导体存储装置以及制造该存储装置的方法 - Google Patents

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Abstract

一种非易失性半导体存储装置，包括：隧道绝缘膜；浮动栅电极；电极间绝缘膜，其中，分别将面向浮动栅电极的界面定义为第一界面和将面向控制栅电极的界面定义为第二界面；以及控制栅电极。电极间绝缘膜包括一个或多个从稀土元素中选择的第一元素，一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的第二元素，以及氧。被定义为第一元素的原子数量除以第二元素的原子数量的第一元素的组成比率在第一界面与第二界面之间改变，并且，所述组成比率在第一界面附近的值低于在第二界面附近的值。

Description

非易失性半导体存储装置以及制造该存储装置的方法
相关申请的交叉引用
本申请以于2006年11月27日提交的第2006-318627号日本专利申请为基础并要求其优先权的利益，该日本专利申请的全部内容通过引用合并于此。
技术领域
本发明涉及一种具有叠层栅结构的非易失性半导体存储装置以及制造该非易失性半导体存储装置的方法，其中，所述叠层栅结构包括浮动栅电极以及电荷存储层。
背景技术
作为典型非易失性半导体存储装置的示例，具有浮动栅电极的NAND类型的闪速存储器将被描述。
存储单元具有叠层结构，其中，隧道绝缘膜和浮动栅电极形成于半导体衬底上，此外，控制栅电极通过电极间绝缘膜而形成于所述半导体衬底上。对于存储器操作，将高电场施加到控制栅电极，并且通过将电子从硅衬底注射到浮动栅电极而产生的阈值电压的偏移被用于信息存储。此时，期望电极间绝缘膜的电容是高的，以保持足够高的耦合比率，还期望在电极间绝缘膜中的漏电流是小的。
将参照图15A到图19B描述制造普通NAND类型的非易失性半导体存储装置的存储单元的方法。图15A、图16A、图17A、图18A和图19A以及图15B、图16B、图17B、图18B和图19B示出彼此正交的横截面。
首先，如图15A和图15B所示，通过在掺有合意的杂质的硅衬底101的表面上通过热氧化方法来形成用于隧道绝缘膜的厚度接近7nm到8nm的氧化硅膜102。接着，通过CVD(化学汽相沉积)方法顺序地沉积用于浮动栅电极的厚度为60nm的掺有磷的多晶硅层以及用于隔离处理的掩模材料104。然后，使用抗蚀剂掩模(未示出)通过IRE(活性离子蚀刻)方法来顺序地蚀刻掩模材料104、多晶硅层103和隧道绝缘膜102，此外，蚀刻硅衬底101的暴露区以形成深度为100nm的隔离槽106。
接着，用于隔离的氧化硅膜107沉积在整个表面上，由此隔离槽106被完全填满，随后，通过CMP(化学机械抛光)方法来去除表面区中的氧化硅膜107以使得表面平坦。此时，掩模材料104被暴露(图16A和图16B)。
然后，暴露的掩模材料104被选择性地去除，随后，利用稀释的氢氟酸溶液来蚀刻氧化硅膜107的暴露表面，多晶硅层103的侧壁表面108被暴露，然后，用于电极间绝缘膜的具有氧化硅膜和氮化硅膜的叠层结构的SiO2/SiN/SiO2膜(以下，称为ONO膜)109沉积在整个表面上。ONO膜的等效SiO2厚度接近15nm。此时，电极间绝缘膜109以三维形式形成在多晶硅层103的表面和侧壁表面108上(图17A和图17B)。ONO膜的平均介电常数低至接近5。为此，三维的电极间绝缘膜对于通过增加与多晶硅层103的接触区来增加它的有效电容而言是必要的。
接着，通过CVD方法顺序地沉积由厚度为100nm的多晶硅层制成的控制栅电极的导电层110，此外，通过CVD方法沉积RIE掩模材料111。然后，使用抗蚀剂掩模(未示出)通过RIE方法来顺序地蚀刻掩模材料111、导电层110、电极间绝缘膜109、多晶硅层103和隧道绝缘膜102，由此沿着字线的方向形成狭缝部分112(图18A和图18B)。结果，确定用于浮动栅电极的多晶硅层103和用于控制栅电极的导电层110的形状。
最终，通过热氧化方法在暴露的表面上形成用于电极侧壁的氧化硅膜113，然后，通过使用离子注入方法来形成源区和漏区114。然后，通过CVD方法来形成层间绝缘膜115以便覆盖整个表面(图19A和图19B)。然后，通过公知方法来形成配线层以完成存储单元。
在写入操作和擦除操作期间，将高电场施加到NAND类型的非易失性半导体存储装置的存储单元中的电极间绝缘膜109，其中流过漏电流。漏电流通过隧道绝缘膜阻止电荷存储，以及在浮动栅电极进行擦除和写入的电荷。为此，有必要将漏电流抑制在从装置规范定义的特定参考电平之下。作为各种调查的结果，漏电流电平被设置为就在完成写入操作之前流入隧道绝缘膜的电流的1/10或更少。例如，电极间绝缘膜中的漏电流密度在以下条件下必须在约1×10-2A/cm2以下，所述条件为：隧道绝缘膜的厚度为7.5nm；隧道绝缘膜与电极间绝缘膜的耦合比率为0.6；电极间绝缘膜具有三维结构，施加到电极间绝缘膜的有效电场(其由“(表面电荷密度)/(SiO2的介电常数)”定义)接近12到18MV/cm。
为了增加NAND类型的非易失性半导体存储装置的存储容量，有必要减少存储单元的栅级长度和栅极宽度，以在单个芯片上安置尽可能多的单元。由于对存储单元小型化的需要，已经调查具有较高介电常数(高k)的材料来代替传统的ONO膜以用于电极间绝缘膜(例如，见JP-A11-297867(公开))。其原因如下。
在最小处理尺寸小于50nm的生成中，存储单元之间的距离变得非常小。为此，在形成图17A和图17B所示的侧壁108之后形成的电极间绝缘膜难以再具有三维结构。
在小型化的存储单元中，需要所谓的平面单元结构，其中，侧壁没有形成在浮动栅电极上，并且以平面形式形成电极间绝缘膜。在平面单元结构中，需要具有比传统ONO膜高的介电常数的材料。这是因为：即使电极间绝缘膜没有以三维形式形成，而是以平面形式形成时，使用具有较高介电常数的材料也可增加电容。
此外，在平面单元结构中施加到电极间绝缘膜的有效电场接近30MV/cm，这比三维单元结构中的高出两倍。对于装置规范，有必要即使在高电场区也将电极间绝缘膜中的漏电流密度抑制到等于或低于1×10-2A/cm2。然而，在ONO膜中，漏电流在高电场区快速增加。因此，可将ONO膜用作平面单元的电极间绝缘膜。从这一点来说，有必要使用具有较高介电常数(高k)的材料来代替传统的ONO膜以用于电极间绝缘膜。通过使用高k的材料，通过在保持低等效SiO2厚度(EOT)的同时增加物理厚度，即使在较高的电场区中也可减少漏电流。
用于高k材料的有前景的候选示例为：稀土氧化物、稀土氮化物或者包括稀土元素的稀土氮氧化合物。这些材料通常具有较高的介电常数(高k)，此外，还具有较大的电子势垒。因此，它们可用于平面单元中的电极间绝缘膜。然而，在通过传统制造方法进行非易失性存储单元的制造处理中会出现这些材料系统的固有问题。
如图18A和图18B以及图19A和图19B所示，在形成电极间绝缘膜之后，有必要执行用于形成控制栅电极和电极侧壁氧化膜的热处理以及用于激活通过离子注入方法形成的源极扩散区和漏极扩散区的热处理。例如，在900到1000℃的温度范围内接近30秒的快速热处理用于激活扩散的源极扩散区和漏极扩散区。
图20示出通过在900℃进行30秒的氮气氛下的快速热处理并在950℃进行30秒的氮气氛下的快速热处理而得到的LaAlO3膜结构的改变，在所述LaAlO3膜结构中，LaAlO3的稀土氧化物沉积在硅衬底上。这些条件相应于用于激活源极扩散区和漏极扩散区的热处理。如图20的状态201所示，首先，具有La∶Al＝1∶1的组成比率的30nm的LaAlO3沉积在硅衬底上。在900℃下执行30秒的快速热处理之后，如状态202所示，膜厚度不改变，但是出现结晶。对于La∶Al＝1∶1的组成比率，通过热处理容易地形成能量稳定的钙钛矿型结构。在结晶的LaAlO3中，电流容易地流过晶界。因此，观察到漏电流的增长。当在950℃(较高温度)下执行30秒的快速热处理时，明显看出：在硅衬底与LaAlO3之间出现Si和La的相互扩散，LaAlO3退化为包含Al的La的硅化物，此外，物理厚度快速增加(如图20的状态203所示)。这是因为：包括诸如La的稀土元素的氮氧化合物具有容易带进Si的属性。由大量Si和La的相互扩散引起的物理厚度的增加减少了介电常数。因此，电极间绝缘膜的电容快速减少，从而导致EOT的增加。
由于图20所示的电极间绝缘膜的退化，在对存储单元的写入、擦除、读取和保持(存储)操作中无法提供足够的性能。由于结晶化，12MV/cm的漏电流退化为等于或大于1×10-2A/cm2。此外，随着介电常数由于Si和La的相互扩散而减少，电击穿电压下降，而漏电流增加。随着击穿电压下降到接近20MV/cm，漏电流等于或高于1×10-2A/cm2。在这两种情况下，均无法满足平面单元结构的装置规范。
如图21所示，可在电极间绝缘膜以下施加诸如SiN或Al2O3的阻挡层，以便防止Si和La的相互扩散(例如，见L.Yan等人的Semicond.Sci.Technol，19(2004)1-4)。然而，SiN和Al2O3比包括稀土元素的氮氧化合物具有更低的介电常数。为此，电极间绝缘膜的有效电容可减少，存储单元性能的改进会变小。在具有不同介电常数的介电材料彼此接触的Al2O3/LaAlO3界面中，容易产生固定的电荷，导致阈值电压的偏移。
已经针对结晶问题以及另外针对Si的相互扩散问题进行了描述，其中，当稀土氧化物、稀土氮化物或稀土氮氧化合物用于电极间绝缘膜或阻塞绝缘膜时引起所述结晶问题，以及Si的相互扩散问题源自包括Si的导电材料或包括Si的绝缘材料以及稀土元素。可通过解决这些问题来改进存储单元特性。
如上所述，当包括具有较高介电常数的稀土元素的稀土氧化物、稀土氮化物或稀土氮氧化合物被用作具有浮动栅电极的存储单元中的电极间绝缘膜或具有电荷存储层的存储单元中的阻塞绝缘膜时，由于结晶或介电常数的减少，在沉积电极间绝缘膜或阻塞绝缘膜之后进行的热处理导致膜质量退化。为此，漏电流特性会退化，并且在对存储单元的写入、擦除、读取、保持(存储)操作中无法获得足够的性能。
发明内容
根据本发明的第一方面，提供一种非易失性半导体存储装置，包括：第一导电类型的半导体区；第二导电类型的源区和漏区；在源区与漏区之间形成的沟道区；在沟道区上形成的隧道绝缘膜；在隧道绝缘膜上形成的浮动栅电极；在浮动栅电极上形成的电极间绝缘膜；以及在电极间绝缘膜上形成的控制栅电极，其中，将电极间绝缘膜与浮动栅电极之间的界面定义为第一界面，并将电极间绝缘膜与控制栅电极之间的界面定义为第二界面，其中，电极间绝缘膜包括一个或多个第一元素、一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的第二元素以及氧，其中，被定义为第一元素的原子数量除以第二元素的原子数量的第一元素与第二元素的组成比率在第一界面与第二界面之间改变，第一界面附近的组成比率低于第二界面附近的组成比率。
根据本发明的第二方面，提供一种用于制造非易失性半导体存储装置的方法，包括：在半导体区上形成隧道绝缘膜和浮动栅电极层；在浮动栅电极层上形成第一绝缘膜，其包括一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的元素以及氧；形成第二绝缘膜，其包括一个或多个从稀土元素中选择的元素、一个或多个从包括在第一绝缘膜中的所述一个或多个元素中选择的元素以及氧；在第二绝缘膜上形成控制栅电极层；在半导体区中形成源区和漏区；以及对第一绝缘膜和第二绝缘膜执行热处理以使它们具有单层结构。
根据本发明的第三方面，提供一种非易失性半导体存储装置，包括：第一导电类型的半导体区；第二导电类型的源区和漏区；在源区和漏区之间形成的沟道区；在沟道区上形成的隧道绝缘膜；在隧道绝缘膜上形成的电荷存储层；在电荷存储层上形成阻塞绝缘膜；以及在阻塞绝缘膜上设置的控制栅电极，其中，将阻塞绝缘层与电荷存储层之间的界面定义为第一界面，将电荷存储层与控制栅电极之间的界面定义为第二界面，其中，阻塞绝缘膜包括：一个或多个第一元素、一个或多个第二元素以及氧，其中，第一元素从稀土元素中选择，第二元素从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择，其中，被定义为第一元素的原子数量除以第二元素的原子数量的第一元素与第二元素的组成比率在第一界面与第二界面之间改变，第一界面附近的组成比率低于第二界面附近的组成比率。
根据本发明的第四方面，提供一种用于制造非易失性半导体存储装置的方法，包括：在半导体区上形成隧道绝缘膜和电荷存储层；在电荷存储层上形成第一绝缘膜，其包括一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的元素以及氧；形成第二绝缘膜，其包括一个或多个从稀土元素中选择的元素、一个或多个从包括在第一绝缘膜中的所述一个或多个元素中选择的元素；在第二绝缘膜上形成控制栅电极层；在半导体区中形成源区和漏区；以及对第一绝缘膜和第二绝缘膜执行热处理以使它们具有单层结构。
附图说明
图1A和图1B是示出根据第一实施例的NAND类型的非易失性存储单元的结构的横截面示图；
图2A和图2B是示出用于制造NAND类型的非易失性存储单元的方法中的处理的横截面示图；
图3A和图3B是示出所述方法中的处理的横截面示图；
图4A和图4B是示出所述方法中的处理的横截面示图；
图5A和图5B是示出所述方法中的处理的横截面示图；
图6A和图6B是示出所述方法中的处理的横截面示图；
图7A示出La的铝酸盐膜通过热处理的结构改变；图7B示出La的铝酸盐膜中的成分剖面；
图8A和图8B示出La的铝酸盐膜的电特性；图8C示出La的铝酸盐膜中的成分剖面；
图9A和图9B是示出根据第二实施例的用于制造NAND类型的非易失性存储单元的方法中的处理的横截面示图；
图10A和图10B是示出所述方法中的处理的横截面示图；
图11A和图11B是示出所述方法中的处理的横截面示图；
图12A和图12B是示出所述方法中的处理的横截面示图；
图13A和图13B是示出所述方法中的处理的横截面示图；
图14A和图14B是示出所述方法中的处理的横截面示图；
图15A和图15B是示出用于制造传统NAND类型的非易失性存储单元的方法中的处理的横截面示图；
图16A和图16B是示出所述方法中的处理的横截面示图；
图17A和图17B是示出所述方法中的处理的横截面示图；
图18A和图18B是示出所述方法中的处理的横截面示图；
图19A和图19B是示出所述方法中的处理的横截面示图；
图20示出LaAlO3膜通过热处理的结构改变；以及
图21是示出传统NAND类型的非易失性存储单元的结构的横截面示图。
具体实施方式
(第一实施例)
参照图1A和图1B，将给出对根据本发明第一实施例的具有浮动栅电极的NAND类型的非易失性半导体存储装置的存储单元结构的描述。
NAND类型的非易失性半导体存储装置包含：位线；可选择栅晶体管，其通过位线与存储单元连接；以及存储单元，其通过位线串连并置于位线下方。图1A是沿着字线方向的横截面示图，图1B是沿着与字线垂直的方向的横截面示图，因此，图1A和图1B示出彼此垂直的横截面。
如图1A和图1B所示，源区和漏区17形成在掺有合意的杂质的硅衬底1中。在源区与漏区17之间形成沟道区(未示出)，其上形成有充当隧道绝缘膜的厚度接近6nm到7nm的氧化硅膜2。在氧化硅膜2上形成有作为浮动栅的掺有磷的多晶硅层3，其作为包括Si的传统导电材料之一，厚度为40nm。在多晶硅层3上形成有作为电极间绝缘膜的非晶质的La的铝酸盐层12。在La的铝酸盐层12上形成有具有WN层和W层的层压结构(其中，WN层位于电极间绝缘膜侧)的作为控制栅电极的导电层13。在导电层13上形成有掩模材料14。(可将掩模材料14省略)。在La的铝酸盐层12中，在与浮动栅电极接触的区中，将La/Al的成分设置为低，在与控制栅电极接触的区中，将La/Al的成分设置为高，并且将La/Al的成分设置为连续改变(以下，称为“组成倾斜”)。
叠层结构的最上面和侧面覆盖有称为电极侧壁氧化膜的氧化硅膜16，此外，形成层间绝缘膜16以覆盖整个表面。通过氧化硅膜的隔离区7来隔离相邻存储单元的沟道区、隧道绝缘膜(氧化硅膜2)和浮动栅电极(多晶硅层3)。在沿着位线的方向排列的存储单元中，电极间绝缘膜(La的铝酸盐层12)和控制栅电极(导电层13)是公共的，并且在隔离区7上延伸。
参照图2A到图6B，然后参照图1A和图1B，将给出对用于根据第一实施例制造如图1A和1B所示的NAND类型的非易失性半导体存储装置的存储单元的方法的描述。
首先，通过热氧化方法在掺有合意的杂质的硅衬底1的表面上形成用于隧道绝缘膜的厚度接近6nm到7nm的氧化硅膜2。接着，通过CVD方法顺序地沉积用于浮动栅电极的掺有磷的多晶硅层3和用于隔离的掩模材料4，其中，所述掺有磷的多晶硅层3作为包括Si的导电材料之一，厚度为40nm。然后，使用抗蚀剂掩模(未示出)通过RIE方法来顺序地蚀刻掩模材料4、多晶硅层3和氧化硅膜2。然后，蚀刻硅衬底的暴露区以形成深度为60nm的隔离槽6(图2A和图2B)。
接着，用于隔离区的氧化硅膜7沉积在整个表面上，由此隔离槽6被完全填满，随后，通过用于使得表面平坦的CMP方法来去除表面部分中的氧化硅膜7。此时，掩模材料4被暴露(图3A和图3B)。用于隔离区的材料并不受限于氧化硅膜，而是优选地为包括硅和氧的绝缘材料，例如，可以是氮氧化硅膜。
接着，可选择性地去除暴露的掩模材料4，随后，利用稀释的氢氟酸溶液来蚀刻氧化硅膜7的暴露表面，从而使得氧化硅膜7和多晶硅层3的表面平坦。
在图17A和图17B所示的现有技术中的制造方法中，在浮动栅电极的表面和侧壁上形成电极间绝缘膜。由于在该实施例中可充分增加电极间绝缘膜的介电常数，所以不必在浮动栅电极的侧壁上形成电极间绝缘膜。优选地，形成平坦的表面。
在平坦表面形成之后，在氧局部压力为5×10-6托的情况下，当衬底温度为650°时，将Al和氧气作为源，通过分子束外延(MBE)方法将厚度为3nm的氧化铝层9沉积在整个表面上(图4A和图4B)。接着，在氧局部压力为5×10-6托的情况下，当衬底温度为650°时，沉积将Al、La和氧作为源、厚度为22nm的La的铝酸盐层10(图5A和图5B)。此时通过反射高能电子衍射方法(RHEED)确认：氧化铝层9和La的铝酸盐层10是非晶质的。Al和氧被完全化合的氧化铝的组成是Al2O3。然而，在如上所述的低氧压力下形成的氧化铝具有低氧组成，诸如A12O2.8，即，Al比较丰富，而氧比较缺乏。此外，通过提供相对La量较高的Al量来形成具有高Al组成的La的铝酸盐，即，La0.9Al1.1O3。如在该实施例中通过MBE方法来沉积氧化铝和La的铝酸盐那样，可使用其它方法，诸如，溅射方法、CVD方法和激光磨蚀方法。
接着，顺序地沉积用于控制栅电极的厚度为100nm的导电层13，其具有包括WN层和W层的两层结构。然后，通过CVD方法沉积用于RIE的掩模材料14。然后，使用抗蚀剂掩模(未示出)通过RIE方法来顺序地蚀刻掩模材料14、导电层13、La的铝酸盐层10、氧化铝层9、多晶硅层3和隧道绝缘膜2，从而形成沿着字线方向的狭缝部分15。接着，如图6A和图6B所示确定La的铝酸盐层10、氧化铝层9、多晶硅层3和导电层13的形状。
如图1A和图1B所示，最后，通过热氧化方法在暴露表面上形成氧化硅膜16，其称为电极侧壁氧化膜，随后通过对硅衬底1使用离子注入方法来形成源区和漏区17。在离子注入之后，在氮气氛下，在950℃下执行30秒活性化热处理。通过所述热处理，将La的铝酸盐层10和氧化铝层9改变为具有组成倾斜的单层La的铝酸盐，其被称为电极间绝缘膜12。以下将描述细节。此外，通过CVD方法来形成层间绝缘膜18，以便覆盖整个表面。然后，通过已知方法来形成配线层，从而图1A和图1B所示的非易失性存储器完成。
图7A示意性地示出La的铝酸盐层10和氧化铝层9形成具有组成倾斜的单层La的铝酸盐电极间绝缘膜12的结构改变。氧化铝层9的组成是Al2O2.8，其中，与Al2O3的化学计量组成相比，Al比较丰富而氧比较缺乏。因此，Al与氧的化合强度较弱，Al较容易地扩散到La的铝酸盐层10，从而形成单层的La的铝酸盐层12。图7B示出La的铝酸盐层中的成分剖面。0nm的膜厚度指示与浮动栅电极接触的界面，而25nm的膜厚度指示与控制电极接触的界面。在热处理之前，即，在图7A所示的结构501中，将氧化铝层(La/Al的组成比率为0)和La0.9Al1.1O3(La/Al的组成比率为0.9/1.1＝0.82)层进行层压。因此，La/Al的组成比率随着线“a”如图7B所示的阶梯形状来改变。在热处理之后，即，在图7A所示的结构502中，Al从氧化铝层扩散到La的铝酸盐层，从而La/Al的组成比率如线“b”中所示连续改变。尽管La/Al的组成比率在0nm的膜厚度(与浮动栅电极接触的界面)处为0，但是其逐渐增加，然后在La/Al＝0.82处达到饱和，该处为La0.9Al1.1O3层中La/Al的组成比率。整个膜中的平均组成比率((La原子的总数)/(Al原子的总数))等于0.62，这表示Al较丰富。
发明人首次发现：可通过对Al和氧的化合强度较弱的非晶质氧化铝层与La/Al组成比率从1偏移的La的铝酸盐层进行层压，并通过对层压的层执行高温度的热处理来形成具有组成倾斜的La的铝酸盐。此外，可以清楚看出：在具有组成倾斜的La的铝酸盐膜中解决了现有技术的问题。首先，如果在具有La/Al＝1的组成比率的La1Al1O3中，形成了高能稳定钙钛结构，则通过热处理将La1Al1O3的态相从非晶质改变为多晶，导致漏电流的增加。然而，已确认：在La/Al的平均组成比率从1偏移的膜中几乎不形成所述钙钛结构，即使通过执行较高温度的热处理也不会出现结晶。如图7B所示，在与由多晶Si形成的浮动栅电极接触的界面上不会存在La。接着，可避免Si和La的直接接触，导致抑制Si和La的互相扩散。因此，可通过热处理防止物理厚度的增加。尽管在该实施例中，与浮动栅电极接触的界面上的La/Al的组成比率被设置为0，但是其不需要被设置为0。在实验中确认：在包括Si的导电材料用于浮动栅电极的情况下，期望与浮动栅电极接触的界面上的La/Al的组成比率低于0.1，以便通过减少La与Si接触的可能性来防止Si和La的相互扩散。此外，在层压结构中，在氧化铝层与La的铝酸盐层之间的界面上产生的固定电荷引起平带电压偏移。然而，还可确认：可通过采用具有组成倾斜的单层La的铝酸盐来减少固定电荷。为了控制存储单元的阈值电压，消除由固定电荷引起的平带偏移很重要。
用于制造组成倾斜La的铝酸盐层的方法并不受限于上述实施例的方法。例如，可通过原子层控制气相方法(ALD方法)或MBE方法来使用交替沉积Al2O3和La2O3的技术。在这种情况下，可通过在靠近浮动栅电极的一侧增加Al2O3膜的环数并在靠近控制栅电极的一侧增加La2O3膜的环数来实现组成倾斜。尽管可通过诸如ALD方法的所述技术来获得具有与该实施例等同特征的La的铝酸盐膜，但是膜形成过程复杂并且成本增加不可避免。在根据实施例的制造方法中，可通过简单的方法实现具有极好的单元特征的非易失性半导体存储器，同时降低成本。
接着，通过在具有组成倾斜的La的铝酸盐膜中变化La/Al的平均组成比率来验证电场与漏电流密度之间的关系。如图8A所示，当La/Al等于1.2时，漏电流较大(线“a”)，当La/Al比率降到0.9时，漏电流特征显著改善(线“b”)。可以清楚看出：当La/Al＝0.6时，漏电流特征极好(线“c”)，然而，当La/Al降到0.5时，漏电流增加(线“d”)。图8B示出在电场为30MV/cm时漏电流密度对La/Al的平均组成比率的依赖关系，在所述电场下，执行对存储单元的写入和擦除操作。可以清楚看出：有必要将La/Al的平均组成比率设置为0.6到0.9，以便将漏电流密度减少到等于或低于装置规范(＜1×10-2A/cm2)。由于平均La/Al组成比率为大约0.5的La的铝酸盐的属性类似于具有较低介电常数的Al2O3的属性，所以漏电流特征退化。另一方面，对于其中包含大量La的平均La/Al组成比率高于0.9的La的铝酸盐而言，漏电流密度增加。这是由于稀土元素的吸湿特性而影响的。换言之，稀土氮氧化合物中的稀土元素与一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的元素的平均组成比率低于1是非常重要的，以便减少漏电流密度。此外，已经发现：平均La/Al组成比率的范围适合被设置在0.6到0.9(平均La/Al组成比率＝(一个或多个从稀土元素选择的元素的原子总数)/(一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba选择的元素的原子总数))。
通过以上详述的方法形成的具有组成倾斜、非晶质相且La/Al＝0.62的La的铝酸盐膜具有物理厚度为25nm、介电常数为25的4nm的EOT。已经确认：如果La/Al的平均组成比率的范围在0.6到0.9，则介电常数差不多等于La/Al＝1的Al2O3的介电常数。
已经确认：根据该实施例的存储单元的耦合比率为高达0.6或者更高的值，并且在存储单元的写入、擦除、读取和保持(存储)操作中可获得足够的性能。电极间绝缘膜的击穿电压较高(即，35VM/cm或更高)，在30MV/cm处的漏电流密度为5×10-3A/cm2，可充分满足装置规范。
另一方面，当如现有技术形成不具有组成倾斜的La/Al＝1的LaAlO3作为电极间绝缘膜时，大量Si通过热处理(在离子注入之后进行的杂质活性化)从浮动栅电极的多晶硅扩散开，从而LaAlO3被改变为La硅酸盐。此时，将物理厚度增加到等于或大于30nm，此外，介电常数减小到12，并且等同的SiO2厚度增加到10nm。耦合比率由于电极间绝缘膜的电容的减少而相当大程度地减少，存储单元的写入、擦除、读取和保持(存储)操作的特征显著退化。此外，电击穿电压降低到接近25MV/cm，此外，漏电流密度增加到5×10-2A/cm2，从而无法满足装置规范。
(第一修改方案)
如在第一实施例中所解释的，诸如多晶硅(典型地，n+类型多晶硅)的包括Si的导电材料通常用于浮动栅电极。包括Si的导电材料表示该材料主要包含Si半导体，此外，还包含掺杂剂杂质。可使用包括通过将Ge添加到Si获得的SiGe的半导体主体材料以及Si。明显的优点在于：如果与隧道绝缘膜直接接触的材料由包括Si的导电材料制成，则可保持隧道绝缘膜的高可靠性。另一方面，包括金属的导电材料通常具有比包括Si的导电材料更大的功函数，从而它们用于与电极间绝缘膜接触的浮动栅电极的区中，以便在某些情况下减少从浮动栅电极到电极间绝缘膜的漏电流密度。例如，可使用WN或TiN。在这种情况下，与电极间绝缘膜接触的浮动栅电极的区不包含Si。因此，在与浮动栅电极接触的区中，La/Al的组成比率不需要低于0.1。如图8C中的线“a”所示，即使La/Al的比率接近0.2到0.3，也没有问题。然而，为了避免结晶的问题，有必要将组成倾斜引入La的铝酸盐层。此外，还可采用包括Si的绝缘膜被进一步插入浮动栅电极与电极间绝缘膜之间的结构(未示出)。包括Si的绝缘膜使得能够在接下来的加热处理中抑制电极间绝缘膜与浮动栅之间的界面的氧化。在这种情况下，期望与包括Si的绝缘膜接触的区中的La/Al的比率被设置为低于0.1。可实现用于制造包括Si的绝缘膜的方法，诸如在NH3气氛下或者通过N2等离子体直接将Si氮化，或者在浮动栅上使用ALD-CVD进行SiN沉积。
在实施例中，包括与WN层和W层进行层压而形成的金属的导电材料(WN层位于电极间绝缘膜侧)被用作控制栅电极材料。这意在减少从电极间绝缘膜到控制栅电极的漏电流，并通过使用具有较大功函数的导电材料来减少EOT。在使用WN的情况下(大约4.8eV)，可减少漏电流，所述情况具有比TaN(大约4.0eV)大的功函数。与通过多晶硅形成的传统控制栅电极相比，可通过使用包括金属的导电材料来避免形成耗尽层并将EOT减少大约1nm。这对于保持较高的耦合比率非常重要。对于包括金属的导电材料的其它示例，可使用具有较大的功函数的导电材料，诸如金属氮化物和金属氧化物。此外，通过将包括金属但是不包括Si的导电材料用于控制栅电极，可在与控制栅电极接触的电极间绝缘膜的区中增加La/Al的组成比率。因此，可保持较高的介电常数并可进一步减少EOT。
(第二修改方案)
在包括金属的导电材料(其功函数大于包括Si的导电材料的功函数)用于与电极间绝缘膜接触的浮动栅电极的区中的情况下，此外，在包括Si和金属的导电材料(诸如金属硅化物)被用于控制栅的情况下，期望与控制栅电极接触的区中La/Al的组成比率被降到接近0.5或更少，如图8C的线“b”所示。为了形成金属氧化物，首先将多晶Si沉积在电极间绝缘膜上，随后，将金属沉积其上，对Si和金属的反应物执行接近400到600℃的热处理，从而形成金属硅化物。在如此低温下的热处理中，Si进入电极间绝缘膜的扩散速度非常低。已经在实验中确认：期望将与控制栅电极接触的区中的电极间绝缘膜的La/Al的组成比率设置为等于或低于0.5，以便最小化Si的扩散。还已经确认：接下来在高温下的热处理不会引起Si从金属氧化物扩散到La的铝酸盐，原因在于金属硅化物的化合状态即使在高温下也很稳定。更具体地说，可将包括W、Mo、Co或Ni的硅化物用作金属硅化物。此外，可使用控制栅电极的层压结构，其中，Si导电材料形成在金属硅化物上。当诸如多晶硅(典型地，  n+类型多晶硅)的包括Si的导电材料用于浮动栅电极时，期望与浮动栅电极接触的区中La/Al的组成比率被设置为低于0.1，并且与控制栅电极接触的区中La/Al的组成比率被减少到等于或小于0.5，如图8C中的线“c”所示。可在执行高温度的热处理的情况下，通过使用层压结构来实现制造方法，所述层压结构诸如Al2O2.8(富Al的氧化铝)/La的铝酸盐/Al2O2.8的三层结构。此外，还可采用包括Si的绝缘膜被进一步插入浮动栅电极与电极间绝缘膜之间的结构。可通过插入包括Si的绝缘膜在接下来的加热处理中抑制电极间绝缘膜与浮动栅之间的界面的氧化。在这种情况下，期望与包括Si的绝缘膜接触的区中的La/Al的组成比率被设置为低于0.1，并且与控制栅电极接触的区中La/Al的组成比率被降到接近0.5或更低。可实现用于制造包括Si的绝缘膜的方法，通过在NH3气氛下或者通过N2等离子体直接将Si氮化，或者在浮动栅上使用ALD-CVD进行SiN沉积。
在实施例中，隔离区包括氧化硅膜。然而，包括Si的绝缘材料可用于隔离区，其不受限于氧化硅膜或SiON。此外，具有绝缘属性的金属氮化物也可用作隔离区的绝缘材料。此外，除了Si之外，还可使用包括Ge的绝缘材料。
尽管在该实施例中，La的铝酸盐被用作电极间绝缘膜，但是可使用稀土氧化物或稀土氮氧化合物，其包含一个或多个稀土元素以及一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba(其被添加以便稳定稀土元素的化合状态从而抑制吸湿属性)中选择的元素。稀土元素包含17种元素，即，La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc和Y。可用作包括两种元素的稀土氧化物的材料的示例诸如：BaCeOx、BaPrOx、CaCeOx、EuTiOx、MgCeOx、SrCeOx、CeAlOx、DyAlOx、EuAlOx、GdAlOx、LaTiOx、NdAlOx、PrAlOx、SmAlOx、YAlOx、CeTaOx、DyTaOx、GdTaOx、LaTaOx、NdTaOx、PrTaOx、YTaOx、YbTaOx、LaTaOx、LaHfOx和LaZrOx，以及通过将氮添加到这些材料获得的稀土氮氧化合物。此外，还可使用稀土氧化物，诸如，BaDyWOx、BaLaWOx、BaErTaOx、CaLaTaOx、SrGdTaOx和LaMgTiOx，其包含至少两种元素以及通过将氮添加到这些材料获得的稀土氮氧化合物。还可使用包含更多元素的稀土氧化物和稀土氮氧化合物。可假设，期望将具有15到30的介电常数的材料用于电极间绝缘膜。如果介电常数过低，则不能获得减少漏电流的效果。相反，如果介电常数过高，则引起存储单元之间的干扰。此外，为了增强减少漏电流的效果，期望电极的势垒高度应该较大。
(第二实施例)
参照图9A到图14B，将描述根据本发明第二实施例的MONOS(金属氧化物-氮氧化物-半导体)结构。为了在MONOS结构中也获得较大存储容量，使用具有每个单元通过氧化硅膜隔离的平面单元结构，以便防止相邻存储单元之间的干扰。
图9A和图9B示出作为参考示例的NAND类型的MONOS闪速存储器的单元结构的示例。在图9A和图9B中，将行方向设置为字线(控制栅电极)延伸的方向，将列方向设置为与行方向垂直的方向。首先，如图10A和图10B所示，在掺有p类型杂质的硅衬底51(包含阱区)上通过热氧化方法形成厚度接近3到4nm的隧道氧化膜52。接着，通过CVD(化学汽相沉积)方法在隧道氧化膜52上形成厚度接近4nm的氮化硅膜(电荷存储层)53。
接着，通过使用MBE方法(其中，Sr被用作源)，在氧局部压力为5×10-6托的情况下，当衬底温度为650°时，形成厚度为5nm的氧化Sr层15。接着，通过将Sr和Ce用作源，在氧局部压力为5×10-6托的情况下，当衬底温度为650°时，形成厚度为15nm的氧化SrCe层55。此时，通过反射高能电子衍射方法(RHEED)确认：氧化Sr层54和氧化SrCe层55是非晶质的。Sr和氧被完全化合的氧化Sr的组成是SrO2。然而，在低氧供给的条件下形成氧化Sr层54，导致产生Sr1Ox(Sr比较丰富，而氧比较缺乏的状态)。此外，通过将Sr供给设置为高于Ce的供给将氧化SrCe设置为Sr1.05Ce0.95O3(Sr比较丰富状态)。尽管通过MBE方法来沉积氧化Sr和氧化SrCe，但是可使用其它方法，诸如，溅射方法、CVD方法和激光磨蚀方法。
在其上顺序地沉积厚度为100nm的TiN(氮化钛)膜(控制栅电极)56以及用于处理隔离区的掩模材料57。在掩模材料57上形成光致抗蚀剂掩模，该掩膜由此被暴露和展开。然后，通过RIE(活性离子蚀刻)方法，在掩模材料57上传递光致抗蚀剂掩模的模式。然后，去除光致抗蚀剂掩模。掩模材料57用作用于通过RIE方法来顺序地蚀刻WN膜56、氮化硅膜53和对扫氧化膜52的掩模。因此，沿行方向形成用于隔离相邻存储单元的狭缝55a。接着，通过RIE方法来蚀刻硅衬底51，以形成深度接近100nm的隔离槽55b(图10A和图10B)。
接着，通过CVD方法形成用于完全充满狭缝55b和隔离槽55b的氧化硅膜(嵌入的氧化膜)58。然后，通过CMP(化学机械抛光)方法将氧化硅膜58抛光，直到掩模材料57被暴露，并且氧化硅膜58的表面由此变得平坦。然后，选择性地去除掩模材料57。如图11A和图11B所示，接着，使用稀释的氢氟酸溶液来蚀刻回氧化硅膜28，从而使氧化硅膜58的高度与TiN膜56的高度一致。
如图12A和图12B所示，然后，通过作为示例的CVD方法在TiN膜(控制栅电极)56上形成厚度接近100nm由钨制成的导电膜(字线)59。接着，通过CVD方法在导电膜59上形成掩模材料60。然后，在掩模材料60上形成光致抗蚀剂掩模，由此被暴露和展开。接着，通过RIE方法，在掩模材料60上传递光致抗蚀剂掩模的模式。然后，去除光致抗蚀剂掩模。
如图13A和图13B所示，随后，通过RIE方法和使用掩模材料60顺序地蚀刻导电膜59、TiN膜56、氧化SrCe层55、氧化Sr层54、氮化硅膜53和隧道氧化膜52，以便形成MONOS栅叠层的形状。
如图14A和图14B所示，接着，通过CVD方法在MONOS栅叠层的侧壁上形成氧化硅膜61，随后以自对准的方式对硅衬底51的表面区执行离子注入，然后，执行高温热处理以形成n+类型的源层和漏层62。最后，通过CVD方法形成用于覆盖存储单元的层间绝缘膜63。通过在离子注入之后进行用于活性化的热处理，Sr从氧化Sr层54扩散到氧化SrCe层55，从而形成具有组成倾斜的氧化SrCe层64。
通过在粒子注入之后进行用于活性化的热处理，由于以下原因，氧化Sr层54和氧化SrCe层55被改变为具有组成倾斜的氧化SrCe电极间绝缘膜64。由于氧化Sr层54是SrO1.8(其中，Sr比较丰富而氧比较缺乏)，所以Sr与氧之间的化合强度较弱，并且Sr容易扩散进入氧化SrCe层55，从而形成具有组成倾斜的单层氧化SrCe 64。发明人已经首次发现这种现象。在与电荷存储层接触的区中Ce/Sr的组成比率为0.05，Ce/Sr的组成比率向着控制电极逐渐增加，与控制电极接触的区中Ce/Sr的组成比率为0.90。在具有组成倾斜的氧化SrCe层中，已经确认：在热处理之后，结晶、Si与Ce的互相扩散以及固定电荷的产生受到抑制，并且膜属性不会退化。
在实施例中，与通过氮化硅膜形成的电荷存储层接触的区中Ce/Sr的组成比率被设置为0.05。在实验中已经确认：当包括Si的绝缘材料用于电荷存储层时，期望与电荷存储层接触的区中Ce/Sr的组成比率低于0.1，以便防止Si和Ce通过接触而互相扩散。作为电荷存储层的材料，可使用氮氧化硅膜、氮化锗膜、氮氧化锗膜、氮化镓膜、氮氧化镓膜、氮化铝膜和氮氧化铝膜等。如果在与电极间绝缘膜接触的区中，Si没有包含在电荷存储层中，则Ce/Sr的组成比率在与电荷层接触的区中不需要低于0.1。即使Ce/Sr的组成比率接近0.2到0.3也没有问题。然而，为了避免结晶，有必要将组成倾斜引入氧化SrCe层。此外，为了降低漏电流，已经发现：Ce/Sr的平均组成比率适合按照与第一实施例相同的方式设置为0.6到0.9。
通过以上详述的方法形成的具有组成倾斜的非晶质氧化SrCe膜具有物理厚度为20nm且介电常数为20的4nm的EOT。已经确认：在按照所述方法制造的MONOS存储单元中的写入、擦除、读取和保持(存储)操作中可获得足够的性能。阻塞绝缘膜的击穿电压较高(即，35VM/cm或更高)，此外，写入和擦除操作期间的漏电流密度为5×10-3A/cm2，可充分满足装置规范。
(第一修改方案)
由于TiN在第二实施例中用作控制栅电极材料，所以可将具有较大的功函数的材料(诸如金属硅化物、导电金属氮化物或导电金属氧化物)用作包括金属的导电材料，以便减少从阻塞绝缘膜到控制栅电极EOT的漏电流。通过使用不包括Si的导电材料，可增加与控制栅电极接触的区中Ce/Sr的组成比率，并且在减少EOT方面具有优势。另一方面，当使用金属硅化物时，期望与控制栅电极接触的区中的Ce/Sr的组成比率被降到接近0.5或更少。可使用包括W、Mo、Co或Ni的硅化物，作为金属硅化物。此外，可采用控制栅电极的层压结构，其中，在诸如金属硅化物的包括金属的导电材料上形成包括Si的导电材料(传统材料)。
如在该实施例中氧化SrCe被用作电极间绝缘膜那样，还可使用稀土氧化物和稀土氮氧化合物，其包含稀土元素以及一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba(其被添加以便通过增强抗湿能力来稳定稀土元素的化合状态)中选择的元素。稀土元素包含17种元素，即，La、Ce、Pr、Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu、Sc和Y。
在所述两个实施例中已经描述了具有浮动栅电极或电荷存储层的典型NAND非易失性存储装置。然后，本发明并不受限于NAND类型的非易失性存储单元，而是可应用于具有与栅电极接触的绝缘膜的各种非易失性存储单元，即，NOR类型、AND类型、DINOR类型和NANO类型等。
本领域的技术人员可在本发明的范围之内想到各种改变示例和修改示例，可以理解：这些改变示例和修改示例同样属于本发明的范围。

Claims (22)

1.一种非易失性半导体存储装置，包括：
第一导电类型的半导体区；
第二导电类型的源区和漏区；
在源区与漏区之间形成的沟道区；
在沟道区上形成的隧道绝缘膜；
在隧道绝缘膜上形成的浮动栅电极；
在浮动栅电极上形成的电极间绝缘膜；以及
在电极间绝缘膜上形成的控制栅电极，
其中，将电极间绝缘膜与浮动栅电极之间的界面定义为第一界面，并将电极间绝缘膜与控制栅电极之间的界面定义为第二界面，
其中，电极间绝缘膜包括一个或多个第一元素、一个或多个第二元素以及氧，并且
其中，第一元素从稀土元素中选择，第二元素从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择，
其中，被定义为第一元素的原子数量除以第二元素的原子数量的第一元素与第二元素的组成比率在第一界面与第二界面之间改变，
其中，电极间绝缘膜中第一元素在第一界面附近的组成比率低于在第二界面附近的组成比率。
2.如权利要求1所述的装置，其中，电极间绝缘膜是非晶质的。
3.如权利要求2所述的装置，其中，被定义为第一元素的原子总数除以第二元素的原子总数的电极间绝缘膜中的平均组成比率不等于1。
4.如权利要求2所述的装置，其中，被定义为第一元素的原子总数除以第二元素的原子总数的电极间绝缘膜中的平均组成比率为0.6到0.9。
5.如权利要求4所述的装置，
其中，浮动栅电极在与电极间绝缘膜接触的区中包括含有Si的导电材料，
其中，控制栅电极包括含有金属的导电材料，并且
其中，被定义为第一元素的原子数量除以第二元素的原子数量的电极间绝缘膜中第一元素的组成比率在第一界面附近为0.1或更低。
6.如权利要求4所述的装置，
其中，浮动栅电极和控制栅电极在与电极间绝缘膜接触的区中包括含有金属的导电材料，并且
其中，电极间绝缘膜中第一元素的组成比率在第一和第二界面附近为0.3或更低。
7.如权利要求4所述的装置，
其中，浮动栅电极在与电极间绝缘膜接触的区中包括含有金属的导电材料，
其中，控制栅电极在与电极间绝缘膜接触的区中包括含有Si的导电材料，并且
其中，电极间绝缘膜中第一元素的组成比率在第一界面附近为0.3或更低，以及其组成比率在11第二界面附近为0.5或更低。
8.如权利要求4所述的装置，
其中，浮动栅电极和控制栅电极在与电极间绝缘膜接触的区中包括含有Si的导电材料，并且
其中，电极间绝缘膜中第一元素的组成比率在第一界面附近为0.1或更低，以及其组成比率在第二界面附近为0.5或更低。
9.如权利要求4所述的装置，还包括：在浮动栅电极与电极间绝缘膜的第一界面之间形成的含有Si的绝缘膜，
其中，控制栅电极包括含有金属的导电材料，并且
其中，电极间绝缘膜中第一元素的组成比率在第一界面附近为0.1或更低。
10.如权利要求4所述的装置，还包括：在浮动栅电极与电极间绝缘膜的第一界面之间形成的含有Si的绝缘膜，
其中，控制栅电极在与电极间绝缘膜接触的区中包括含有Si的导电材料，并且
其中，电极间绝缘膜中第一元素的组成比率在第一界面附近为0.1或更低，电极间绝缘膜中第一元素的组成比率在第二界面附近为0.5或更低。
11.一种用于制造非易失性半导体存储装置的方法，包括：
在半导体区上形成隧道绝缘膜和浮动栅电极层；
在浮动栅电极层上形成第一绝缘膜，其包括一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的元素以及氧；
在第一绝缘膜上形成第二绝缘膜，其包括一个或多个从稀土元素中选择的元素、一个或多个从包括在第一绝缘膜中的所述一个或多个元素中选择的元素以及氧；
在第二绝缘膜上形成控制栅电极层；
在半导体区中形成源区和漏区；以及
对第一绝缘膜和第二绝缘膜执行热处理以使它们具有单层结构。
12.如权利要求11所述的方法，其中，第一绝缘膜和第二绝缘膜是非晶质的。
13.一种非易失性半导体存储装置，包括：
第一导电类型的半导体区；
第二导电类型的源区和漏区；
在源区和漏区之间形成的沟道区；
在沟道区上形成的隧道绝缘膜；
在隧道绝缘膜上形成的电荷存储层；
在电荷存储层上形成阻塞绝缘膜；以及
在阻塞绝缘膜上形成的控制栅电极，
其中，将阻塞绝缘层与电荷存储层之间的界面定义为第一界面，将电荷存储层与控制栅电极之间的界面定义为第二界面，
其中，阻塞绝缘膜包括：一个或多个第一元素、一个或多个第二元素以及氧，
其中，第一元素从稀土元素中选择，第二元素从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择，
其中，被定义为第一元素的原子数量除以第二元素的原子数量的第一元素与第二元素的组成比率在第一界面与第二界面之间改变，并且，
其中，第一元素在第一界面附近的组成比率低于其在第二界面附近的组成比率。
14.如权利要求13所述的装置，其中，阻塞绝缘膜是非晶质的。
15.如权利要求14所述的装置，其中，被定义为第一元素的原子总数除以第二元素的原子总数的阻塞绝缘膜中的平均组成比率不等于1。
16.如权利要求14所述的装置，其中，被定义为第一元素的原子总数除以第二元素的原子总数的阻塞绝缘膜中的平均组成比率为0.6到0.9。
17.如权利要求16所述的装置，
其中，电荷存储层在与阻塞绝缘膜接触的区中包括含有Si的导电材料，
其中，控制栅电极包括含有金属的导电材料，并且
其中，第一元素的组成比率在第一界面附近为0.1或更低。
18.如权利要求16所述的装置，
其中，电荷存储层电极和控制栅电极在与阻塞绝缘膜接触的区中包括含有金属的导电材料，并且
其中，第一元素的组成比率在第一界面附近为0.3或更低。
19.如权利要求16所述的装置，
其中，电荷存储层在与阻塞绝缘膜接触的区中包括含有金属的导电材料，
其中，控制栅电极在与阻塞绝缘膜接触的区中包括含有Si的导电材料，并且
其中，第一元素的组成比率在第一界面附近为0.3或更低，第一元素的组成比率在第二界面附近为0.5或更低。
20.如权利要求16所述的装置，
其中，电荷存储层和控制栅电极在与阻塞绝缘膜接触的区中包括含有Si半导体的导电材料，并且
其中，第一元素的组成比率在第一界面附近为0.1或更低，第一元素的组成比率在第二界面附近为0.5或更低。
21.一种用于制造非易失性半导体存储装置的方法，包括：
在半导体区上形成隧道绝缘膜和电荷存储层；
在电荷存储层上形成第一绝缘膜，其包括一个或多个从Al、Ti、Zr、Hf、Ta、Mg、Ca、Sr和Ba中选择的元素以及氧；
形成第二绝缘膜，其包括一个或多个从稀土元素中选择的元素，一个或多个从包括在第一绝缘膜中的所述一个或多个元素中选择的元素以及氧；
在第二绝缘膜上形成控制栅电极层；
在半导体区中形成源区和漏区；以及
对第一绝缘膜和第二绝缘膜执行热处理以使它们具有单层结构。
22.如权利要求21所述的方法，其中，第一绝缘膜和第二绝缘膜是非晶质的。
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