KR20090037120A - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 53
- 230000000903 blocking effect Effects 0.000 claims abstract description 46
- KJXBRHIPHIVJCS-UHFFFAOYSA-N oxo(oxoalumanyloxy)lanthanum Chemical compound O=[Al]O[La]=O KJXBRHIPHIVJCS-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000003860 storage Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 239000000203 mixture Substances 0.000 claims description 26
- 239000002096 quantum dot Substances 0.000 claims description 23
- 230000005641 tunneling Effects 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 14
- 230000008021 deposition Effects 0.000 claims description 14
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 claims description 14
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 229910002601 GaN Inorganic materials 0.000 claims description 5
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 5
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 claims description 5
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 claims description 5
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 claims description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 5
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 5
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 claims description 5
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- -1 silicon oxygen nitride Chemical class 0.000 claims description 5
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 4
- 238000005240 physical vapour deposition Methods 0.000 claims description 3
- 239000002105 nanoparticle Substances 0.000 claims 2
- 230000008569 process Effects 0.000 abstract description 25
- 238000000137 annealing Methods 0.000 abstract description 14
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 134
- 239000010410 layer Substances 0.000 description 54
- 229910052782 aluminium Inorganic materials 0.000 description 10
- 229910052746 lanthanum Inorganic materials 0.000 description 10
- 239000000463 material Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000002243 precursor Substances 0.000 description 7
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000010926 purge Methods 0.000 description 4
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000002159 nanocrystal Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- UZQSJWBBQOJUOT-UHFFFAOYSA-N alumane;lanthanum Chemical compound [AlH3].[La] UZQSJWBBQOJUOT-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
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- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
- H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
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- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 데이터 유지 특성이 우수한 블로킹 절연막을 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 채널 영역이 형성된 반도체 기판; 및 반도체 기판의 채널 영역 상에 순차대로 적층된 터널링 절연막, 전하 저장층, 블로킹 절연막 및 제어 게이트 전극을 포함하는 게이트 스택을 포함하며, 블로킹 절연막은 실험식 La2 - xAlxOy 이고, 조성 파라미터 x 가 1 < x < 2 인 란탄 알루미늄 산화막을 포함한다.
누설 전류, NAND, NOR, 플래시 메모리
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이며, 더욱 상세하게는, 블로킹 절연막을 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 정보를 유지할 수 있는 메모리 소자이다. 최근, 휴대용 멀티미디어 재생 장치(portable multimedia player), 디지털 카메라, 피디에이 등의 휴대용 소형 전자 제품들의 수요가 증대됨에 따라, 이에 적용되는 비휘발성 메모리 소자의 대용량화와 고집적화가 급속히 진행되고 있다.
비휘발성 메모리 소자로서 플래시 메모리가 광범위하게 적용되고 있다. 플래시 메모리의 예로서, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 게이트 스택을 이용한 전하 트랩 타입의 비휘발성 메모리가 대표적이다. 상기 SONOS 메모리 소자는 낮은 프로그래밍 전압, 더 작은 셀 크기 그리고, 터널링 산화막의 우수한 내구성으로 인하여, 종래의 플로팅 게이트 타입의 비휘발성 메모리 소자를 대체하고 있 다.
이러한 비휘발성 메모리 소자에 있어서, 블로킹 절연막은 제어 게이트로부터 전하저장층으로 일어나는 터널링과 전하저장층으로부터 제어 게이트로 일어나는 터널링 모두를 방지할 수 있을 정도의 충분한 두께와 밴드갭을 가질 것이 요구된다. 또한, 비휘발성 메모리 소자의 소형화가 지속되고 동작 전압이 로직 회로에 적용되는 수준까지 감소되는 상황에 직면하여, 블로킹 절연막은 터널링 산화막의 내구성을 높이고 결합 효율을 증대시키기 위해 고유전율을 갖는 절연막을 적용할 필요가 있다.
이와 같이, 블로킹 절연막은 큰 밴드갭과 고유전율을 가질 것이 요구되지만, 통상적으로, 절연 물질은 고유전율을 가질수록 밴드갭이 감소되는 경향을 갖는다. 따라서, 블로킹 절연막에 적용하기 위해서는 절연막이 고유전율을 가지면서도 충분한 밴드갭을 가질 수 있는 후보 물질에 관한 연구가 필요하다. 또한, 상기 후보 물질은 블로킹 절연막에 적용되기 위해서, 유전율 및 밴드갭과 같은 물성 이외에 후속 공정으로부터 발생하는 열적 부담에 의해서도 열화되지 않는 열적 안정성을 가질 필요가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전하저장층을 갖는 비휘발성 메모리 소자에 있어서, 높은 유전율과 넓은 밴드갭의 우수한 특성을 가지면서도 후속 공정에서 발생하는 열적 부담으로부터 열화되지 않는 후보 물질로 이루어진 블로킹 절연막을 포함하는 비휘발성 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기 후보 물질로 이루어진 블로킹 절연막을 포함하는 비휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 채널 영역이 형성된 반도체 기판; 및 상기 반도체 기판의 상기 채널 영역 상에 순차대로 적층된 터널링 절연막, 전하 저장층, 블로킹 절연막 및 제어 게이트 전극을 포함하는 게이트 스택을 포함하며, 상기 블로킹 절연막은 실험식 La2 - xAlxOy 이고, 상기 조성 파라미터 x 가 1 < x < 2 인 란탄 알루미늄 산화막을 포함한다.
일부 실시예에서, 상기 조성 파라미터 x 는 1.005 = x = 1.8 일 수 있다. 또한, 일부 실시예에서, 상기 터널링 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산소 질화막 중 어느 하나 또는 이들의 조합일 수 있으며, 선택적으로는, 상 기 터널링 절연막은 내부에 나노 결정 입자를 더 포함할 수 있다.
상기 전하저장층은 플로팅 게이트일 수 있으며, 선택적으로는, 전하 트랩층일 수 있다. 일부 실시예에서, 상기 전하 트랩층은 실리콘 질화막, 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 탄탈늄 산화막, 티타늄 산화막, 하프늄 알루미늄 산화막, 하프늄 탄탈늄 산화막, 하프늄 실리콘 산화막, 알루미늄 질화막 및 알루미늄 갈륨 질화막 중 어느 하나 또는 이들의 조합으로 이루어질 수 있다. 또한, 상기 비휘발성 메모리 소자는 상기 전하 트랩층 내에 양자점을 더 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 반도체 메모리는, 블로킹 절연막으로서, Al의 함량이 La의 함량 보다 높은 란탄 알루미늄 산화막을 사용함으로써, 후속하는 고온 공정에서도 우수한 열적 안정성을 갖고, 이로 인하여, 데이터 유지(data retention) 특성이 우수한 비휘발성 반도체 메모리를 제공할 수 있다.
상기 다른 기술적 과제를 해결하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법은, 채널 영역이 형성된 반도체 기판을 제공하는 단계; 및 상기 반도체 기판의 상기 채널 영역 상에 순차대로 적층된 터널링 절연막, 전하 저장층, 블로킹 전연막 및 제어 게이트 전극을 포함하는 게이트 스택을 형성하는 단계를 포함하며, 상기 블로킹 절연막은 실험식 La2 - xAlxOy 이고, 상기 조성 파라미터 x 는 1 < x < 2 인 란탄 알루미늄 산화물로 이루어질 수 있다. 일부 실시예에서, 상기 란탄 알루미늄 산화물의 실험식에서, 상기 조성 파라미터 x 는 1.005 = x = 1.8 일 수 있다.
본 발명의 비휘발성 반도체 메모리는, 블로킹 절연막으로서, Al의 함량이 La의 함량 보다 높은 란탄 알루미늄 산화막을 사용함으로써, 후속하는 고온 공정에서도 우수한 열적 안정성을 갖고, 이로 인하여, 데이터 유지 특성이 우수한 비휘발성 반도체 메모리를 제공할 수 있다.
또한, 본 발명의 비휘발성 반도체 메모리의 제조 방법은, 상술한 블로킹 절연막을 갖는 비휘발성 반도체 메모리를 제조하는 방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바 와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되 어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1 은 본 발명의 일실시예에 따른 게이트 스택(30A)을 갖는 비휘발성 메모리 소자(100A)의 셀을 나타내는 단면도이다. 도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 게이트 스택(30B, 30C)을 갖는 비휘발성 메모리 소자(100B, 100C)의 셀을 도시하는 단면도이다. 도시된 구조를 갖는 메모리 셀이 어레이 형태로 배치되어 비휘발성 메모리 소자가 구현된다. 복수의 셀들로 이루어진 어레이는, 예를 들면 NAND 플래시 메모리 소자 또는 NOR 플래시 메모리 소자를 제공할 수 있다.
도 1을 참조하면, 비휘발성 메모리 소자(100A)의 셀은 채널 영역이 형성된 반도체 기판(10) 상에 적층된 다층막 구조로 이루어진 게이트 스택(30A)을 포함한다. 채널 영역의 양 단에는 게이트 스택(30)에 의해 이격된 소오스/드레인 영역(20)들이 배치될 수 있다. 게이트 스택(30)은 채널 영역과 전하저장층(32) 사이의 터널 절연막(31) 및 전하저장층(32)과 제어 게이트(34) 사이의 블로킹 절연막(33)을 포함한다.
반도체 기판(10)은 임의의 상용 반도체 기판으로부터 제공될 수 있다. 예를 들면, 반도체 기판(10)은 벌크 실리콘 반도체 기판, 실리콘-온-절연체(SOI) 기판, 실리콘-온-사파이어(SOS) 기판 또는 당해 기술 분야에 공지된 다른 재료로 이루어진 반도체 기판으로부터 제공될 수 있다. 반도체 기판(10)은 P 형을 가질 수 있으며, 소오스/드레인 영역(20)은 게이트 스택(30A)을 형성한 후, 이를 이온주입 마스크로 사용하여 N 형 불순물 주입 공정과 상기 불순물의 활성화를 위한 어닐링 공정을 수행하여 형성될 수 있다. 당해 기술 분야에 잘 알려진 바와 같이, 게이트 스 택(30A)의 형성 후, 스페이서 형성 공정을 더 수행할 수도 있다.
터널링 절연막(31)은 전하저장층(32)과 반도체 기판(10)의 사이에서, 비휘발성 메모리의 기록 방식, 예를 들면, 핫 케리어 주입 또는 파울러-노드하임 터널링 방식에 의해 전이되는 전하에 대한 통로를 제공한다. 터널링 절연막(31)은 예를 들면, 30 Å 내지 80 Å 의 두께를 갖는 실리콘 산화막(SiO2)일 수 있다. 또한, 일부 실시예에서, 터널링 절연막(31)은 실리콘 산소 질화막(SiON), 실리콘 산화막(SiO2)/실리콘 질화막(Si3N4), 또는 실리콘 산화막(SiO2)/나노 결정 입자/실리콘 산화막(SiO2) 등으로 이루어진 복합막일 수도 있다.
전하저장층(32)은 플로팅 게이트를 구현하기 위해 예를 들면, 폴리실리콘으로 형성될 수 있다. 다른 실시예에서, 전하저장층(32)은 전하 트랩층일 수 있다. 전하저장층(32)은 상기 전하 트랩층을 구현하기 위해 당해 기술 분야에서 잘 알려진 물질로 형성될 수 있다. 예를 들면, SONOS 메모리 소자를 구현하기 위하여, 30 Å 내지 150 Å의 두께를 갖는 실리콘 질화막이 사용될 수 있다. 그러나, 이것은 예시적인 것일 뿐, 전하 트랩층은, 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 티타늄 산화막, 하프늄 알루미늄 산화막, 하프늄 탄탈늄 산화막, 하프늄 실리콘 산화막, 알루미늄 질화막 및 알루미늄 갈륨 질화막 중 어느 하나 또는 이들 중 적어도 2 이상의 막의 조합으로 형성될 수 있다.
또한, 전하저장층(32)은 소자의 집적도를 증가시키기 위해 그 내부에 복수의 양자점(NC)을 포함할 수도 있다. 본 명세서에서 사용된 바와 같이, 양자점이란 용 어는 통상적으로 원자 크기 수준으로 형성되어 있는 것을 의미하지만, 실제로 원자 크기의 수준으로 제조하기는 어렵기 때문에, 이보다 큰 크기를 갖는 예를 들면 20 내지 30 nm 범위의 직경을 갖는 나노 결정과 같은 전하 트랩 요소도 함께 지칭하는 것으로 사용된다.
양자점(NC)은 예를 들면 실리콘-양자점, 게르마늄-양자점, 주석-양자점, 금-양자점 등일 수 있다. 이들 양자점은 당해 기술 분야에 공지된 방법에 의해 형성될 수 있다. 예를 들면, 산화막 또는 질화막 내에 금속 이온을 주입한 후, 적절한 열처리에 의해 주입된 이온을 소정 크기의 양자점으로 형성시킬 수 있다. 또는, 산화막 또는 질화막 내에 화학기상증착법에 의해 얇은 금속 층을 형성하고, 다시 상기 금속 층을 덮는 산화막 또는 질화막을 적층한 후, 열처리하여, 상기 양자점을 형성할 수도 있다.
도 1과 함께, 도 2a 및 도 2b를 참조하면, 본 발명의 실시예들에서, 블로킹 절연막(33A, 33B, 33C)은 높은 유전상수와 넓은 밴드갭을 갖는 실험식 La2 - xAlxOy 를 갖는 란탄 알루미늄 산화막(lanthanum Aluminum oxide)을 포함한다. 여기서 x 및 y는 La, Al 및 O 의 몰비를 각각 나타내는 조성 파라미터이다. 본 발명의 실시예들에서, 조성 파라미터 x 가 1 < x < 2 이므로, 상기 란탄 알루미늄 산화막에서 Al은 La 보다 더 많이 함유된다. 상기 란탄 알루미늄 산화막은 화학양론적인 LaAlO3 와 Al2O3의 조합 물질일 수 있다. 예를 들어, 란탄 알루미늄 산화막은 Al2O3 매트릭스 내에 LaAlO3 결정이 석출된 미세 구조를 가질 수 있다. 또는, 란탄 알루미늄 산 화막은 Al이 La에 비해 더 많이 함유된 비정질 구조를 가질 수도 있다.
본 발명의 일실시예에 따른 블로킹 절연막(33)은 도 1에 도시된 바와 같이 란탄 알루미늄 산화막의 단일층으로 이루어질 수 있다. 선택적으로는, 블로킹 절연막은 도 2a에 도시된 바와 같이 알루미늄 산화막(33a)이 추가된 알루미늄 산화막(33a)과 란탄 알루미늄 산화막(33b)의 적층 구조를 포함할 수도 있다. 또는 블로킹 절연막은 도 2b에 도시된 바와 같이, 알루미늄 산화막(33a)/란탄 알루미늄 산화막(33b)/알루미늄 산화막(33c)을 포함할 수도 있다. 상기 적층 구조에서, 알루미늄 산화막과 란탄 알루미늄 산화막의 적층 순서는 임의로 변형되어 실시될 수 있으며, 본 발명의 범위에 포함됨은 자명하다. 실험으로부터, 본 발명의 실시예에 따른 상기 란탄 알루미늄 산화막은 유전율이 약 25 정도이며, 에너지 밴드갭도 약 6.5 eV 수준으로 높아 블로킹 절연막으로서 우수한 물성을 갖는 점이 확인되었다. 상술한 바와 같이 알루미늄 산화막을 더 포함하는 경우, 란탄 알루미늄 산화막(33b)에서, 알루미늄의 조성비와 란탄의 조성비를 동등한 수준으로 유지할 수도 있다.
도 3를 참조하여 후술하는 바와 같이, 란탄 알루미늄 산화막에서 Al 함량이 La의 함량보다 높은 경우, 후속하는 고온 공정, 예를 들면 소오스/드레인 영역의 활성화를 위한 어닐링 공정으로부터 발생하는 열적 부담에 대해 우수한 열적 안정성을 확보할 수 있다. 일부 실시예에서, 조성 파라미터 x 는 1.005 ≤ x ≤ 1.8 일 수 있다. 이 경우, Al : La 의 혼합 조성비는 약 1 : 0.99 내지 약 1 : 0.11 이 된다. 일부 실시예에서 산소의 함량은 란탄 알루미늄 산화막의 화학양론비를 기준으로 Al 및 La의 함량에 비해 과잉될 수도 있다. 즉, 산소의 조성 파라미터 y가 3 보다 클 수도 있다. 이 경우 조성 파라미터 y는 4 이하일 수 있다. 산소의 함량이 과잉되면, 후속하는 고온 공정에서도 상기 란탄 알루미늄 산화물 내에 La 및/또는 Al 금속 섬(islands)이 형성되지 않아, 우수한 절연막 특성을 유지할 것으로 예상된다. 상술한 조성 파라미터 x, y는 당해 기술분야에서 잘 알려진 바와 같이 AES 분석(Auger Electron Spectroscopy)에 의해 얻어질 수 있다.
블로킹 절연막(33)은 원자층 증착법(ALD), 화학 기상 증착법(CVD) 및 스퍼터링과 같은 물리기상 증착법에 의해 형성될 수 있다. 이들 중, 원자층 증착법은 낮은 온도에서도 박막 증착이 가능하고, 조성비의 조절이 용이한 이점이 있다. 예를 들면, Al을 함유한 트리메틸알루미늄 (TMA; Al(CH30)3) 전구체, La을 함유한 트리스에틸사이클로펜타디에나토란탄 (trisethycyclropentadienato lanthanum; La(EtCp)3) 전구체와 산소 가스 또는 오존 가스과 같은 산소 함유 가스를 사용하여, 두께가 서로 다르게 Al2O3 층과 La2O3을 교번하여 성장시키고, 필요하다면 열처리를 통한 확산 공정을 수행하여, 상기 란탄 알루미늄 산화물을 형성할 수 있다. 이 경우, Al2O3 층의 두께를 La2O3에 비하여 두껍게 형성할 수 있다.
본 발명자의 실험으로부터, 란탄과 알루미늄의 조성비가 1 : 1인 란탄 알루미늄 산화막을 원자층 증착법에 의해 성장시키기 위해서는 La 전구체의 공급 시간이 Al 전구체의 공급 시간보다 더 커야함을 확인하였다. 이것은 란탄 산화막의 증 착 속도가 알루미늄 산화막의 증착 속도보다 더 작음을 의미한다. 예를 들어, Al 공급/퍼지/O 공급/퍼지로 이루어진 알루미늄 산화물 증착 단위 사이클과 La 공급/퍼지/O 공급/퍼지로 이루어진 란탄 산화물 증착 단위 사이클이 1 : 3의 비율로 조합된 기본 사이클을 만들고, 상기 기본 사이클을 반복함으로써, 란탄과 알루미늄의 조성비가 1:1인 란탄 알루미늄 산화막을 실험적으로 성장시킬 수 있었다.
따라서, 란탄 산화물 증착 단위 사이클의 회수를, 란탄과 알루미늄의 조성비가 1:1인 란탄 알루미늄 산화막을 형성하기 위한 란탄 산화물 증착 단위 사이클의 회수보다 감소시킨 기본 사이클, 예를 들면, 알루미늄 산화물 증착 단위 사이클의 회수:란탄 산화물 증착 단위 사이클의 회수가 1:1, 1:2, 2:4, 2:5, 3:5, 3:6 등인 기본 사이클을 반복하면, Al 함량이 La 함량보다 높은 란탄 알루미늄 산화막을 성장시킬 수 있다. 또는, 알루미늄 산화물 증착 단위 사이클의 회수를, 란탄과 알루미늄의 조성비가 1:1인 란탄 알루미늄 산화막을 형성하기 위한 알루미늄 산화물 증착 단위 사이클의 회수보다 증가시킨 기본 사이클을 반복함으로써, Al 함량이 La 함량보다 높은 란탄 알루미늄 산화막을 성장시킬 수 있다.
또한, La과 Al을 각각 함유하는 적합한 금속-유기 전구체 원료, 예를 들면, TMA 및 LA(EtCp)3 그리고 산소 함유 가스를 적절한 분압비를 갖도록 제공하여, 화학기상증착법에 의해 블로킹 절연막을 형성할 수 있다. 당해 기술 분야에서 잘 알려진 바와 같이, 알루미늄을 함유한 전구체의 유량이 란탄을 함유한 전구체의 유량보다 더 크게함으로써, Al 함량이 La 함량보다 높은 란탄 알루미늄 산화막을 성장시 킬 수 있다.
Al 타겟과 La 타겟을 이용하여 산소 분위기에서 동시에 스퍼터링함으로써 블로킹 절연막(33)을 형성할 수 있다. 당해 기술 분야에서 잘 알려진 바와 같이, La 타겟의 바이어스보다 Al 타겟의 바이어스를 증가시킴으로써, Al 함량이 La 함량보다 높은 란탄 알루미늄 산화물막을 성장시킬 수 있다.
일부 실시예에서는 블로킹 절연막(33)을 형성하기 전에, 전하저장층(32) 상에 20 Å 내지 50 Å 두께의 확산 방지막(34)을 형성할 수도 있다. 예를 들면, 확산 방지막(34)은 실리콘 질화막, 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 타탈늄 산화막, 티타늄 산화막, 하프늄 알루미늄 산화막, 하프늄 탄탈늄 산화막, 하프늄 실리콘 산화막, 알루미늄 질화막 및 알루미늄 갈륨 질화막 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
제어 게이트(35)는 당해 기술 분야에서 잘 알려진 바와 같이, 500 Å 내지 3000 Å의 두께를 갖는 도전성 막, 예를 들면 폴리실리콘막 또는 텅스텐 질화막으로 형성될 수 있다. 일부 실시예에서는, 제어 게이트(35)를 형성하기 전에 블로킹 절연막(33)과 제어 게이트(35) 사이에 탄탈륨 질화막과 같은 버퍼층(36)이 배치될 수도 있다.
통상적으로, 반도체 기판(10)의 채널 영역 상에 상술한 절연막들(31, 32, 33, 34, 35, 36)을 순차적으로 적층한 후 이를 패터닝하여, 게이트 스택(30)을 형성한다. 이후, 전술한 바와 같이, 게이트 스택(30)을 이온주입 마스크로서 사용하여, 반도체 기판(10) 내에 불순물을 주입함으로써, 채널 영역의 양 단에 소오스/드 레인 영역(20)을 형성할 수 있다. 주입된 불순물을 활성화시키기 위하여 고온 공정인 어닐링 공정이 수행될 수 있다. 이하에서는, 본 발명의 실시예에 따른 상기 란탄 알루미늄 산화막의 La/Al의 조성비와 상기 어닐링 공정의 관계에 관하여 상술한다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자와 다른 대조군의 누설 전류 특성을 나타내는 그래프이다. 실험군은 모두 반도체 기판/터널링 절연막/전하저장층으로서, 실리콘 기판/40 Å 두께의 실리콘 산화막/70 Å 두께의 실리콘 질화막을 사용하였다. 소오스/드레인 형성을 위한 어닐링 공정은 750 ℃에서 2 분간 수행되었다. 가로 축은 인가된 전압과 등가 산화막의 두께의 비를 나타내며, 세로 축은 전류 밀도를 나타낸다.
곡선 A는 본 발명의 실시예에 따라 Al의 함량이 La에 비하여 높은 란탄 알루미늄 산화물로 이루어진 블로킹 절연막을 갖는 게이트 스택에 대해 상기 어닐링 공정을 수행한 경우를 나타낸다. AES(Auger electron spectroscopy) 분석에 의해 측정된 상기 란탄 알루미늄 산화물의 Al : La 조성비는 1 : 0.7, 즉, x 는 1.176 이다.
이와 달리, 곡선 B는 Al2O3로 이루어진 블로킹 절연막을 갖는 게이트 스택에 대해 상기 어닐링 공정을 수행한 경우를 나타낸다. 곡선 C는 화학양론적 LaAlO3로 이루어진 블로킹 절연막을 갖는 게이트 스택에 대해 상기 어닐링 공정을 수행한 경우를 나타낸다. 곡선 D는 화학양론적 LaAlO3로 이루어진 블로킹 절연막을 갖는 게 이트 스택에 대해 상기 어닐링 공정을 수행하지 않은 경우를 나타낸다.
도 3를 참조하면, 곡선 C와 D를 비교하면, 화학양론적 LaAlO3막으로 형성된 블로킹 절연막을 갖는 게이트 스택은 어닐링 공정에 의해 누설 전류가 증가됨을 확인할 수 있다. 곡선 B로 도시된 Al2O3 막으로 형성된 블로킹 절연막을 갖는 게이트 스택은 화학양론적 LaAlO3막으로 이루어진 블로킹 절연막의 경우보다 어닐링 공정에 의해 크게 열화되지는 않지만, 누설 전류가 비교적 큰 것을 알 수 있다.
이와 달리, 본 발명의 실시예에 따른 블로킹 절연막을 게이트 스택은 어닐링 공정 후에도, 어닐링 공정을 수행하지 않은 화학양론적 LaAlO3 로 이루어진 블로킹 절연막의 경우와 동등하거나 그 이상의 우수한 누설 전류 특성을 갖는 것을 확인할 수 있다.
상술한 실시예에서, 전하저장층 및/또는 블로킹 절연막은 각각 단일 층으로 형성되어 있으나, 필요에 따라, 다른 절연막이 상기 전하저장층 및/또는 블로킹 절연막층의 어느 일면에 적층되어 이루어진 다중층을 갖는 실시예의 경우도 본 발명의 범위에 포함됨은 자명하다.
또한, 메모리 밀도를 증가시키기 위하여 상기 전하저장층이 적어도 2층 이상 적층되어 게이트 스택을 갖는 멀티 레벨 셀 메모리 소자도 본 발명의 범위에 포함됨은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으 며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일실시예에 따른 게이트 스택을 갖는 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 게이트 스택을 갖는 비휘발성 메모리 소자의 셀을 나타내는 단면도이다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 소자와 다른 대조군의 누설 전류 특성을 나타내는 그래프이다.
Claims (20)
- 채널 영역이 형성된 반도체 기판; 및상기 반도체 기판의 상기 채널 영역 상에 순차대로 적층된 터널링 절연막, 전하 저장층, 블로킹 절연막 및 제어 게이트 전극을 포함하는 게이트 스택을 포함하며,상기 블로킹 절연막은 실험식 La2 - xAlxOy 이고, 상기 조성 파라미터 x 가 1 < x < 2 인 란탄 알루미늄 산화막을 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 조성 파라미터 x 는 1.005 ≤ x ≤ 1.8 을 만족하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 조성 파라미터 y 는 3 < y ≤ 4 을 만족하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 블로킹 절연막은 적어도 하나의 알루미늄 산화막을 더 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 터널링 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산소 질화막 중 어느 하나 또는 이들의 조합인 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 터널링 절연막은 내부에 나노 결정 입자를 더 포함하는 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 전하저장층은 플로팅 게이트 또는 전하 트랩층인 비휘발성 메모리 소자.
- 제 7 항에 있어서,상기 전하 트랩층은 실리콘 질화막, 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 탄탈늄 산화막, 티타늄 산화막, 하프늄 알루미늄 산화막, 하프늄 탄탈늄 산화막, 하프늄 실리콘 산화막, 알루미늄 질화막 및 알루미늄 갈륨 질화막 중 어느 하나 또는 이들의 조합으로 이루어진 비휘발성 메모리 소자.
- 제 7 항 또는 제 8 항에 있어서,상기 전하 트랩층 내에 양자점을 더 포함하는 비휘발성 메모리 소자.
- 제 9 항에 있어서,상기 양자점은 실리콘-양자점, 게르마늄-양자점, 주석-양자점 및 금-양자점 중 어느 하나 또는 이들의 조합을 포함하는 비휘발성 메모리 소자.
- 채널 영역이 형성된 반도체 기판을 제공하는 단계; 및상기 반도체 기판의 상기 채널 영역 상에 순차대로 적층된 터널링 절연막, 전하 저장층, 블로킹 전연막 및 제어 게이트 전극을 포함하는 게이트 스택을 형성하는 단계를 포함하며,상기 블로킹 절연막은 실험식 La2 - xAlxOy 이고, 상기 조성 파라미터 x 가 1 < x < 2 인 란탄 알루미늄 산화막을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 조성 파라미터 x 는 1.005 ≤ x ≤ 1.8 인 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 블로킹 절연막은 원자층 증착법(ALD), 화학 기상 증착법(CVD) 및 물리 기상 증착법(PVD) 중 어느 하나에 의해 형성되는 비휘발성 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 원자층 증착법은, 적어도 하나의 란탄 산화물 증착 단위 사이클과 적어도 하나의 알루미늄 산화물 증착 단위 사이클의 조합을 포함하는 기본 사이클을 적어도 1회 이상 반복함으로써 수행되며,상기 란탄 산화물 증착 단위 사이클의 회수와 상기 알루미늄 산화물 증착 단위 사이클의 회수를 조절하여 상기 조성 파라미터 x를 제어하는 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 터널링 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산소 질화막 중 어느 하나 또는 이들의 조합인 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 터널링 절연막은 내부에 나노 결정 입자를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 전하저장층은 플로팅 게이트 또는 전하 트랩층인 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 전하 트랩층은 실리콘 질화막, 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 탄탈늄 산화막, 티타늄 산화막, 하프늄 알루미늄 산화막, 하프늄 탄탈늄 산화막, 하프늄 실리콘 산화막, 알루미늄 질화막 및 알루미늄 갈륨 질화막 중 어느 하나 또는 이들의 조합으로 이루어진 비휘발성 메모리 소자의 제조 방법.
- 제 17 항 또는 제 18 항에 있어서,상기 전하 트랩층 내에 양자점을 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 양자점은 실리콘-양자점, 게르마늄-양자점, 주석-양자점 및 금-양자점 중 어느 하나 또는 이들의 조합을 포함하는 비휘발성 메모리 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102584A KR20090037120A (ko) | 2007-10-11 | 2007-10-11 | 비휘발성 메모리 소자 및 그 제조 방법 |
| US12/249,004 US20090096008A1 (en) | 2007-10-10 | 2008-10-10 | Nonvolatile memory device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070102584A KR20090037120A (ko) | 2007-10-11 | 2007-10-11 | 비휘발성 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090037120A true KR20090037120A (ko) | 2009-04-15 |
Family
ID=40533331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070102584A KR20090037120A (ko) | 2007-10-10 | 2007-10-11 | 비휘발성 메모리 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090096008A1 (ko) |
| KR (1) | KR20090037120A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101283553B1 (ko) * | 2011-10-12 | 2013-07-15 | 서울시립대학교 산학협력단 | 열 산화 공정을 이용한 나노결정층과 산화막의 동시 형성 방법 |
| KR20160069829A (ko) * | 2014-12-09 | 2016-06-17 | 한국기계연구원 | 양자점 트랜지스터의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5221065B2 (ja) * | 2007-06-22 | 2013-06-26 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| KR20100027871A (ko) * | 2008-09-03 | 2010-03-11 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
| DE102013109357A1 (de) * | 2013-08-29 | 2015-03-05 | Endress + Hauser Conducta Gesellschaft für Mess- und Regeltechnik mbH + Co. KG | Ionensensitive Schichtstruktur für einen ionensensitiven Sensor und Verfahren zur Herstellung derselben |
| KR20150113634A (ko) | 2014-03-31 | 2015-10-08 | 삼성전자주식회사 | 터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000200842A (ja) * | 1998-11-04 | 2000-07-18 | Sony Corp | 不揮発性半導体記憶装置、製造方法および書き込み方法 |
| US7494939B2 (en) * | 2004-08-31 | 2009-02-24 | Micron Technology, Inc. | Methods for forming a lanthanum-metal oxide dielectric layer |
| US7355238B2 (en) * | 2004-12-06 | 2008-04-08 | Asahi Glass Company, Limited | Nonvolatile semiconductor memory device having nanoparticles for charge retention |
| JP4928773B2 (ja) * | 2004-12-10 | 2012-05-09 | 株式会社東芝 | 半導体装置 |
| KR100699830B1 (ko) * | 2004-12-16 | 2007-03-27 | 삼성전자주식회사 | 이레이즈 효율을 개선하는 비휘발성 메모리 소자 및 제조방법 |
| US20060131633A1 (en) * | 2004-12-21 | 2006-06-22 | Micron Technology, Inc. | Integrated two device non-volatile memory |
| KR100688521B1 (ko) * | 2005-01-18 | 2007-03-02 | 삼성전자주식회사 | 고유전율 절연막을 포함하는 반도체 소자 및 그 제조 방법 |
| KR100689203B1 (ko) * | 2005-04-22 | 2007-03-08 | 경북대학교 산학협력단 | 플래시 메모리 소자 |
| JP4575320B2 (ja) * | 2006-03-15 | 2010-11-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4365850B2 (ja) * | 2006-11-20 | 2009-11-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100836426B1 (ko) * | 2006-11-24 | 2008-06-09 | 삼성에스디아이 주식회사 | 비휘발성 메모리 소자 및 그 제조방법과 이를 포함한메모리 장치 |
| JP5060110B2 (ja) * | 2006-11-27 | 2012-10-31 | 株式会社東芝 | 不揮発性半導体メモリ装置及びその製造方法 |
| JP5057834B2 (ja) * | 2007-04-25 | 2012-10-24 | 株式会社東芝 | ランタノイドアルミネート膜の製造方法 |
| JP2009054886A (ja) * | 2007-08-28 | 2009-03-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2009054951A (ja) * | 2007-08-29 | 2009-03-12 | Toshiba Corp | 不揮発性半導体記憶素子及びその製造方法 |
-
2007
- 2007-10-11 KR KR1020070102584A patent/KR20090037120A/ko not_active Application Discontinuation
-
2008
- 2008-10-10 US US12/249,004 patent/US20090096008A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20160069829A (ko) * | 2014-12-09 | 2016-06-17 | 한국기계연구원 | 양자점 트랜지스터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090096008A1 (en) | 2009-04-16 |
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