JP2000200842A - 不揮発性半導体記憶装置、製造方法および書き込み方法 - Google Patents

不揮発性半導体記憶装置、製造方法および書き込み方法

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Abstract

(57)【要約】 【課題】ＭＯＮＯＳ型等のメモリセルにおいて、良好な
ディスターブ特性、書き込み時の高速性を維持したまま
動作電圧を低減する。 【解決手段】基板表面に設けられた半導体のチャネル形
成領域１ａ上にゲート絶縁膜６とゲート電極８が積層さ
れ、ゲート絶縁膜６内に平面的に離散化された電荷蓄積
手段（窒化膜１２膜中、およびトップ絶縁膜との界面付
近のキャリアトラップ）を有する。ゲート絶縁膜６は、
酸化シリコン膜より誘電率が大きく、かつＦＮ電気伝導
特性を示すＦＮトンネル膜１０を含む。このため、ゲー
ト絶縁膜６の酸化シリコン膜換算膜厚を薄膜化でき、低
電圧化が可能である。さらに低電圧化するには、例えば
ゲート電極８上方に誘電膜を介して近接するプルアップ
電極と、これに所定電圧を印加するプルアップゲートバ
イアス回路とを設け、容量結合によりゲート電極８を昇
圧するとよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリトランジス
タのチャネル形成領域とゲート電極との間のゲート絶縁
膜の内部に、平面的に離散化された電荷蓄積手段（例え
ば、ＭＯＮＯＳ型やＭＮＯＳ型における窒化膜内の電荷
トラップ、トップ絶縁膜と窒化膜との界面近傍の電荷ト
ラップ、或いは小粒径導電体等）を有し、当該電荷蓄積
手段に対し電荷（電子またはホール）を電気的に注入し
て蓄積し又は引き抜くことを基本動作とする不揮発性半
導体記憶装置と、その製造方法および書き込み方法とに
関する。
【０００２】
【従来の技術】不揮発性半導体メモリは、電荷を保持す
る電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ
(Floating Gate) 型のほかに、電荷蓄積手段が平面的に
離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride
-Oxide Semiconductor) 型などがある。
【０００３】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に（即ち、面
方向および膜厚方向に）離散化して拡がっているため
に、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉ
x Ｎy 膜中のキャリアトラップに捕獲される電荷のエネ
ルギー的および空間的な分布に依存する。
【０００４】このトンネル絶縁膜に局所的にリーク電流
パスが発生した場合、ＦＧ型では多くの電荷がリークパ
スを通ってリークして電荷保持特性が低下しやすいのに
対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散
化されているため、リークパス周辺の局所的な電荷がリ
ークパスを通して局所的にリークするに過ぎず、記憶素
子全体の電荷保持特性が低下しにくい。このため、ＭＯ
ＮＯＳ型においては、トンネル絶縁膜の薄膜化による電
荷保持特性の低下の問題はＦＧ型ほど深刻ではない。し
たがって、ゲート長が極めて短い微細メモリトランジス
タにおけるトンネル絶縁膜のスケーリング性は、ＭＯＮ
ＯＳ型の方がＦＧ型よりも優れている。
【０００５】上記したＭＯＮＯＳ型など、メモリトラン
ジスタの電荷蓄積手段が平面的に離散化されている不揮
発性メモリについて、ビットあたりのコスト低減、高集
積化を図り大規模な不揮発性メモリを実現するには、１
トランジスタ型のセル構造を実現することが必須であ
る。しかし、従来のＭＯＮＯＳ型等の不揮発性メモリで
は、メモリトランジスタに選択トランジスタを接続させ
た２トランジスタ型セルが主流であり、現在、１トラン
ジスタセル技術の確立に向けて種々の検討が行われてい
る。
【０００６】この１トランジスタセル技術確立のために
は、電荷蓄積手段を含むゲート絶縁膜を中心としたデバ
イス構造の最適化および信頼性向上のほかに、ディスタ
ーブ特性の向上が必要である。そして、ＭＯＮＯＳ型不
揮発性メモリのディスターブ特性の改善する一方策とし
て、トンネル絶縁膜を通常の膜厚（１．６ｎｍ〜２．０
ｎｍ）より厚く設定する方向で検討が進められている。
【０００７】また、不揮発性メモリのビットあたりのコ
スト低減、高集積化のためには、メモリセル自体の微細
化に加え、周辺回路の面積縮小が必要である。この周辺
回路の面積縮小では、メモリセルの微細化に伴う信頼性
の確保、周辺回路の回路的な負担を低減する観点から、
書き込み電圧および消去電圧の低電圧化が重要である。
さらに、近年盛んに開発が進められているシステムＬＳ
Ｉにおいても、ロジック回路との混載の観点から動作電
圧の低電圧化は重要な課題となっている。
【０００８】
【発明が解決しようとする課題】ところが、従来のＭＯ
ＮＯＳ型等、電荷蓄積手段が平面的に離散化された不揮
発性半導体メモリにおいて、ディスターブ特性改善のた
めにトンネル絶縁膜厚を比較的厚く設定した場合、この
ことが動作電圧の低減に限界を与えてしまう。つまり、
従来の不揮発性半導体メモリでは、トンネル絶縁膜厚を
厚くすることと、速い動作速度を維持したまま動作電圧
を低減することとがトレードオフの関係にあり、これが
原因でディスターブ特性改善と動作電圧の低減を同時に
達成できないという課題がある。
【０００９】本発明の目的は、ＦＧ型よりトンネル絶縁
膜のスケーリング性に優れるＭＯＮＯＳ型など、平面的
に離散化されたキャリアトラップ等に電荷を蓄積させて
基本動作するメモリセルアレイにおいて、良好なディス
ターブ特性を維持したまま、動作電圧を低減可能なセル
構造の不揮発性半導体記憶装置と、その製造方法を提供
することである。また、本発明の他の目的は、上記セル
構造に対する好適なバイアス設定手法を含む不揮発性半
導体記憶装置の書き込み方法を提供することである。
【００１０】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、基板と、当該基板表面に設けられた半
導体のチャネル形成領域と、当該チャネル形成領域上に
設けられたトンネル絶縁膜を含むゲート絶縁膜と、当該
ゲート絶縁膜上に設けられたゲート電極と、前記ゲート
絶縁膜内に設けられ、少なくとも前記チャネル形成領域
と対向する面内で平面的に離散化されている電荷蓄積手
段とを有するメモリトランジスタを複数、ワード方向と
ビット方向に配置した不揮発性半導体記憶装置であっ
て、前記トンネル絶縁膜は、ファウラーノルドハイム
（ＦＮ）トンネリング伝導特性を示し、酸化シリコンよ
り誘電率が大きい材料からなるＦＮトンネル膜を含む。
【００１１】このＦＮトンネル膜は、例えば、ＦＮトン
ネリング電気伝導特性を示す窒化膜、酸化窒化膜、酸化
アルミニウム膜、五酸化タンタル膜またはＢａＳｒＴｉ
Ｏ3（ＢＳＴ）膜からなる。ＦＮトンネル膜は、たとえ
ば、成膜したＣＶＤ膜を還元性または酸化性ガスの雰囲
気中で熱処理を行うことにより形成できる。
【００１２】前記ゲート絶縁膜は、好適には、前記ＦＮ
トンネル膜と前記チャネル形成領域との間に介在し界面
準位を抑制する緩和層を含む。また、前記ゲート絶縁膜
は、好適には、プールフレンケル（ＰＦ）電気伝導特性
を示す窒化膜、酸化窒化膜、酸化アルミニウム膜または
五酸化タンタル膜からなるＰＦ膜を含み、前記ＦＮトン
ネル膜と前記ＰＦ膜との間にバッファ層を有する。バッ
ファ層は、たとえば、ＦＮトンネル膜の成膜後に加熱な
どによって上層のＰＦ膜の影響で、膜質または実効膜厚
などが変化するのを防止する役目を果たす。
【００１３】好適には、前記ゲート電極またはゲート電
極に接続された配線層（の少なくとも上面）に誘電膜を
介して近接するプルアップ電極と、当該プルアップ電極
に所定電圧を印加するプルアップゲートバイアス手段と
を有する。また、好適には、複数のワード線それぞれ
に、前記メモリトランジスタのゲート電極が複数接続さ
れ、前記プルアップゲートバイアス手段と前記プルアッ
プ電極との間に、選択トランジスタが接続され、当該プ
ルアップゲートバイアス手段は、予めプリチャージされ
た前記ワード線を容量結合により昇圧する方向の電圧
を、前記選択トランジスタを介して前記プルアップ電極
に供給する。
【００１４】本発明の不揮発性半導体記憶装置の書き込
み方法は、基板と、当該基板表面に設けられた半導体の
チャネル形成領域と、当該チャネル形成領域上に設けら
れ、ファウラーノルドハイム（ＦＮ）トンネリング電気
伝導特性を示し酸化シリコンより誘電率が大きい材料か
らなるＦＮトンネル膜を含むゲート絶縁膜と、当該ゲー
ト絶縁膜上に設けられたゲート電極と、前記ゲート絶縁
膜内に設けられ、少なくとも前記チャネル形成領域と対
向する面内で平面的に離散化されている電荷蓄積手段と
を有するメモリトランジスタを複数、ワード方向とビッ
ト方向に配置した不揮発性半導体記憶装置の書き込み方
法であって、前記ゲート電極またはゲート電極に接続さ
れた配線層に誘電膜を介して近接するプルアップ電極に
対し所定電圧を印加し、ゲート電極の電位を上げるステ
ップを含む。好適には、選択された前記メモリトランジ
スタのゲート電極に、１０Ｖ以下のプログラム電圧を印
加するステップを含む。このプログラム電圧の印加をプ
ルアップ電極への電圧印加前に行うことで、ゲート電極
が予めプリチャージされた後、プルアップ電極への電圧
印加によりゲート電極が更に昇圧される。
【００１５】このような本発明に係る不揮発性半導体記
憶装置及びその書き込み方法は、ＡＮＤ型，ＤＩＮＯＲ
型等のビット線やソース線が階層化されたものを含むＮ
ＯＲ型、或いはＮＡＮＤ型に好適である。また、本発明
は、ビット線またはソース線が蛇行して配線された微細
ＮＯＲ型セル構成に好適である。さらに、本発明は、ゲ
ート絶縁膜内でトンネル絶縁膜上に窒化膜または酸化窒
化膜を含むＭＯＮＯＳ型またはＭＮＯＳ型等、あるいは
ゲート絶縁膜内でトンネル絶縁膜上に互いに絶縁された
小粒径導電体を含む小粒径導電体型に好適である。
【００１６】以上の本発明に係る不揮発性半導体記憶装
置、その製造方法および書き込み方法では、電荷の授受
をＦＮトンネリングにより行う膜（ＦＮトンネル膜）が
酸化シリコンより誘電率が大きい膜（例えば、ＦＮ窒化
膜、ＦＮ酸化窒化膜など）から構成されている。ＦＮ窒
化膜は、ＦＮトンネリング電気伝導特性を示す、例えば
窒化シリコンを主体とした膜である。通常の窒化シリコ
ン膜は膜中にキャリアトラップが多く、プールフレンケ
ル（ＰＦ）電気伝導特性を示すのに対し、このＦＮ窒化
膜は膜中のキャリアトラップが少なく、このためＦＮト
ンネリング電気伝導特性を示す。ＦＮトンネル膜として
は、ＦＮ窒化膜に限らず、他の材料から構成することも
できる。ＦＮトンネル膜がＦＮ窒化膜、例えば窒化シリ
コンからなる場合に、トンネル注入電界を一定と仮定す
ると、窒化シリコンの比誘電率が酸化シリコンの約２倍
と高いため、ゲート絶縁膜の酸化シリコン膜換算厚が小
さくなって、その分、動作電圧の低減余地が生じる。
【００１７】本発明では、例えばゲート電極またはワー
ド線に容量結合するプルアップ電極の印加電圧に応じ
て、ゲート電極またはワード線を昇圧することができ
る。したがって、書き込み時のワード線印加電圧（プロ
グラム電圧）を従来より低減できる。とくに、プログラ
ム電圧と消去時のワード線印加電圧（消去電圧）とが非
対称な場合に、その高い方の電圧を低い方の電圧に近づ
くように低電圧化して動作電圧の非対称性を解消するこ
とが可能となる。たとえば、プログラム電圧が１０Ｖ〜
１２Ｖ、消去電圧が−７Ｖ〜−８Ｖの場合、電圧が高い
プログラム電圧をプログラム速度を低下させることなく
７Ｖ〜８Ｖまで低電圧化することができる。これによ
り、動作速度が例えば１ｍｓｅｃ以下で、動作電圧が１
０Ｖ以下の不揮発性半導体メモリを実現できる。また、
この動作電圧の非対称性の解消によって、動作電圧を生
成するための高電圧発生回路の構成を大幅に簡素化する
ことができる。
【００１８】この２つの技術、即ちトンネル絶縁膜の高
誘電率化技術と、ゲート電圧ブースト技術とを組み合わ
せて用いることにより、従来の動作電圧（プログラム電
圧が１０Ｖ〜１２Ｖ、消去電圧が−７Ｖ〜−８Ｖ）を共
に低減し、例えばプログラム電圧が５Ｖ、消去電圧が−
５Ｖ程度の低電圧駆動の不揮発性半導体メモリが実現可
能となる。なお、書き込み時に、たとえばウエルに負電
圧を印加するなどの公知の技術との組み合わせによっ
て、５Ｖ以下の低電圧化も可能となる。
【００１９】本発明に係る不揮発性半導体記憶装置及び
その書き込み方法では、上記構成に加え、さらにディス
ターブ特性を改善するための構成を付加することが望ま
しい。すなわち、本発明に係る不揮発性半導体記憶装置
では、前記メモリトランジスタが前記チャネル形成領域
と接するソース領域と、当該ソース領域と離間してチャ
ネル形成領域と接するドレイン領域とを有し、複数のワ
ード線それぞれに、前記メモリトランジスタのゲート電
極が複数接続され、前記ソース領域またはドレイン領域
が、前記ワード線と電気的に絶縁された状態で交差する
ビット方向の共通線と結合され、書き込み時において選
択されたワード線にゲート電極が接続された前記メモリ
トランジスタのソース領域及び／又はドレイン領域に、
当該領域が前記チャネル形成領域に対して逆バイアスと
なる逆バイアス電圧を前記共通線を介して供給する書き
込みインヒビット電圧供給手段と、書き込み時において
非選択ワード線に前記チャネル形成領域に関して逆バイ
アスとなる方向の電圧を供給する非選択ワード線バイア
ス手段とを有する。
【００２０】前記書き込みインヒビット電圧供給手段
は、好適に、前記逆バイアス電圧を前記ソース領域及び
／又はドレイン領域に供給することにより、前記選択ワ
ード線に接続された前記メモリトランジスタを誤書き込
み及び／又は誤消去されない電圧にバイアスする。前記
非選択ワード線バイアス手段は、好適に、前記逆バイア
スとなる方向の電圧を前記非選択ワード線に供給するこ
とにより、当該非選択ワード線に接続された前記メモリ
トランジスタを誤書き込み及び／又は誤消去されない電
圧にバイアスする。また、前記非選択ワード線バイアス
手段は、好適に、前記ソース領域に関して前記ゲート電
極をインヒビットゲート電圧以下にバイアスする。
【００２１】好適には、前記メモリトランジスタのゲー
ト電極を前記チャネル形成領域と同電位とした状態で前
記逆バイアス電圧が印加されるときに、前記ソース領域
とドレイン領域からチャネル形成領域へ空乏層が延びて
合体する。また、前記メモリトランジスタのゲート長
は、そのゲート電極を前記チャネル形成領域と同電位と
した状態で前記逆バイアス電圧が印加され、前記ソース
領域とドレイン領域からチャネル形成領域へ空乏層が延
びて合体するときのゲート長より短い。
【００２２】本発明に係る不揮発性半導体記憶装置の書
き込み方法では、前記ゲート電極をワード方向で共通に
接続する複数のワード線のうち書き込み時において選択
されたワード線にゲート電極が接続されたメモリトラン
ジスタのソース領域及び／又はドレイン領域に、ワード
線と電気的に絶縁された状態で交差しソース領域または
ドレイン領域に結合するビット方向の共通線を介して、
前記チャネル形成領域に対して逆バイアスとなる逆バイ
アス電圧を印加し、書き込み時において非選択ワード線
に前記チャネル形成領域に関して逆バイアスとなる方向
の電圧を印加する。
【００２３】前記逆バイアス電圧の印加では、好適に
は、前記ソース領域、前記ドレイン領域の双方に同一な
電圧を印加する。好適には、選択ワード線へのプログラ
ム電圧印加（プリチャージ）、前記非選択ワード線への
電圧印加、前記ソース領域及び／又はドレイン領域への
前記逆バイアス電圧印加、プルアップ電極への所定電圧
印加の順で行う。
【００２４】以上の本発明に係る不揮発性半導体記憶装
置及びその書き込み方法では、前記したように動作電圧
の低減および非対称性の是正、即ち書き込み電圧が消去
電圧より高い場合の書き込み電圧の低電圧化に加え、例
えば非選択ワード線バイアス手段によって、非選択ワー
ド線に接続された非選択のメモリトランジスタのゲート
に対し、チャネル形成領域（例えば、基板，ウェルまた
はＳＯＩ層等の半導体薄膜）に関して前記逆バイアスと
なる方向の電圧が印加されることから、例えば電子を引
き抜く方向の基板に垂直な電界成分が減少する。このた
め、選択ワード線に接続された非選択のメモリトランジ
スタのソース領域およびドレイン領域への書き込みイン
ヒビット電圧（インヒビットＳ／Ｄ電圧）範囲の上限が
例えば従来の２倍またはそれ以上の電圧値になり、当該
書き込みインヒビット電圧範囲が大幅に拡大される。
【００２５】このインヒビットＳ／Ｄ電圧範囲の拡大は
ＦＧ型とは反対に、ゲート長が短いほど顕著であり、Ｍ
ＯＮＯＳ型等の電荷蓄積手段が平面的に離散化された不
揮発性メモリデバイスに特有な現象である。この現象は
インヒビットＳ／Ｄ電圧の印加によるチャネル形成領域
の空乏化の程度と関係し、インヒビットＳ／Ｄ電圧範囲
の拡大にゲート電圧の印加が有効である。すなわち、電
荷蓄積手段が平面的に離散化された不揮発性メモリデバ
イスにおいてゲート長が短い微細ゲート領域では、非選
択ワード線をチャネル形成領域の電位と同じにするとい
った電圧設定下で大部分のチャネル形成領域が空乏化し
ていて、電荷を基板側に抜く電界成分が大部分のチャネ
ルで生じていることが、ディスターブマージン確保がで
きない要因である。本劣化現象はソースまたはドレイン
から空乏層がチャネル形成領域に広がって合体したとき
に特に著しい。そして、本発明における非選択ワード線
への電圧印加が、この電界成分の減少をもたらす。
【００２６】一方、ＦＧ型ではドレインまたはソースに
逆バイアス電圧を印加すると、ゲート長が長い場合は浮
遊ゲートとドレインまたはソースとの間の電圧が大きく
なり、ディスターブマージンが小さい。ゲート長が短い
場合はドレインまたはソースと浮遊ゲートのカップリン
グ比が大きくなり浮遊ゲートの電圧もドレインまたはソ
ース電圧変化に比例する成分が大きくなり、ディスター
ブマージンは却って改善される。この改善は空乏層がド
レイン、ソースからチャネル形成領域に広がって合体し
た状態で特に著しい。このため、短ゲート長のＦＧ型素
子の非選択ワード線に逆バイアス電圧を加える必要は生
じず、その結果として、当該逆バイアス電圧の印加は、
長ゲート長のＦＧ型素子の場合に有効である。したがっ
て、非選択ワード線に例えば正の電圧を印加すること
は、電荷蓄積手段が平面的に離散化された不揮発性メモ
リデバイスにおいて特別な意味があり、ＦＧ型と異なる
作用によって書き込みディスターブ特性の向上、ひいて
は書き込みの高速化に極めて有効である。
【００２７】
【発明の実施の形態】第１実施形態 図１は、本実施形態に係る分離ソース線ＮＯＲ型の不揮
発性半導体メモリの概略構成を示す図である。
【００２８】本例の不揮発性メモリ装置９０では、ＮＯ
Ｒ型メモリセルアレイの各メモリセルがメモリトランジ
スタ１個で構成されている。図１に示すように、メモリ
トランジスタＭ１１〜Ｍ２２が行列状に配置され、これ
らトランジスタ間がワード線、ビット線および分離ソー
ス線によって配線されている。すなわち、ビット方向に
隣接するメモリトランジスタＭ１１およびＭ１２の各ド
レインがビット線ＢＬ１に接続され、各ソースがソース
線ＳＬ１に接続されている。同様に、ビット方向に隣接
するメモリトランジスタＭ２１およびＭ２２の各ドレイ
ンがビット線ＢＬ２に接続され、各ソースがソース線Ｓ
Ｌ２に接続されている。また、ワード方向に隣接するメ
モリトランジスタＭ１１とＭ２１の各ゲートがワード線
ＷＬ１に接続され、同様に、ワード方向に隣接するメモ
リトランジスタＭ１２とＭ２２の各ゲートがワード線Ｗ
Ｌ２に接続されている。メモリセルアレイ全体では、こ
のようなセル配置およびセル間接続が繰り返されてい
る。
【００２９】図２は、具体的なセル配置パターンの一例
として、自己整合技術と蛇行ソース線を用いた微細ＮＯ
Ｒ型セルアレイの概略平面図である。
【００３０】この微細ＮＯＲ型セルアレイ７０では、図
示せぬｐウエルの表面に縦帯状のトレンチまたはＬＯＣ
ＯＳなど素子分離領域７１が等間隔でビット方向（図２
の縦方向）に配置されている。素子分離領域７１にほぼ
直交して、各ワード線ＷＬm-2 ，ＷＬm-1 ，ＷＬm ，Ｗ
Ｌm+1 が等間隔に配線されている。このワード線構造
は、後述するように、トンネル絶縁膜，窒化膜，トップ
絶縁膜及びゲート電極の積層膜から構成されている。特
に図示しないが、例えばワード線上に、誘電膜を介して
同一パターンのプルアップ線が配線されている。
【００３１】各素子分離領域の間隔内の能動領域におい
て、各ワード線の離間スペースに、例えばｎ型不純物が
高濃度に導入されてソース領域とドレイン領域とが交互
に形成されている。このソース領域とドレイン領域は、
その大きさがワード方向（図２の横方向）にはトレンチ
またはＬＯＣＯＳ等の素子分離領域７１の間隔のみで規
定され、ビット方向にはワード線間隔のみで規定され
る。したがって、ソース領域とドレイン領域は、その大
きさと配置のばらつきに関しマスク合わせの誤差が殆ど
導入されないことから、極めて均一に形成されている。
【００３２】各ワード線の周囲は、サイドウォールを形
成するだけで、ソース領域とドレイン領域とに対し、ビ
ット線接続用のコンタクト孔とソース線接続用のコンタ
クト孔とが２度のセルフアラインコンタクト技術を同時
に転用しながら形成される。しかも、上記プロセスはフ
ォトマスクが不要となる。したがって、先に述べたよう
にソース領域とドレイン領域の大きさや配置が均一な上
に、これに対して２次元的に自己整合して形成されるビ
ット線またはソース線接続用のコンタクト孔の大きさも
極めて均一となる。また、上記コンタクト孔はソース領
域とドレイン領域の面積に対し、ほぼ最大限の大きさを
有している。
【００３３】その上でビット方向に配線されているソー
ス線ＳＬn-1 ，ＳＬn ，ＳＬn+1 は、ドレイン領域を避
けながら素子分離領域７１上とソース領域上に蛇行して
配置され、上記ソース線接続用のコンタクト孔を介し
て、下層の各ソース領域に接続されている。ソース線上
には、第２の層間絶縁膜を介してビット線ＢＬn-1 ，Ｂ
Ｌn ，ＢＬn+1 が等間隔で配線されている。このビット
線は、能動領域上方に位置し、ビット線接続用のコンタ
クト孔を介して、下層の各ドレイン領域に接続されてい
る。
【００３４】このような構成のセルパターンでは、上記
したように、ソース領域とドレイン領域の形成がマスク
合わせの影響を受けにくく、また、ビット線接続用のコ
ンタクト孔とソース線接続用のコンタクト孔が、２度の
セルフアライン技術を一括転用して形成されることか
ら、コンタクト孔がセル面積縮小の制限要素とはなら
ず、ウエハプロセス限界の最小線幅Ｆでソース配線等が
でき、しかも、無駄な空間が殆どないことから、６Ｆ2
に近い非常に小さいセル面積が実現できる。
【００３５】図３は、本実施形態に係るＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。
【００３６】図３中、符号１はｎ型またはｐ型の導電型
を有するシリコンウエハ等の半導体基板、１ａはチャネ
ル形成領域、２および４は当該メモリトランジスタのソ
ース領域およびドレイン領域を示す。本発明で“チャネ
ル形成領域”とは、表面側内部に電子または正孔が導電
するチャネルが形成される領域をいう。本例の“チャネ
ル形成領域”は、半導体基板１内でソース領域２および
ドレイン領域４に挟まれた部分が該当する。ソース領域
２及びドレイン領域４は、チャネル形成領域１ａと逆導
電型の不純物を高濃度に半導体基板１に導入することに
より形成された導電率が高い領域であり、種々の形態が
ある。通常、ソース領域２及びドレイン領域４のチャネ
ル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly
Doped Drain) と称する低濃度不純物領域を具備させる
ことが多い。
【００３７】チャネル形成領域１ａ上には、ゲート絶縁
膜６を介してメモリトランジスタのゲート電極８が積層
されている。ゲート電極８は、一般に、ｐ型またはｎ型
の不純物が高濃度に導入されて導電化されたポリシリコ
ン(doped poly-Si) 、又はdoped poly-Si と高融点金属
シリサイドとの積層膜からなる。
【００３８】本実施形態におけるゲート絶縁膜６は、下
層から順に、トンネル絶縁膜１０，窒化膜１２，トップ
絶縁膜１４から構成されている。
【００３９】トンネル絶縁膜１０は、ＦＮトンネリング
電気伝導特性をもつ窒化膜（ＦＮトンネル窒化膜）を用
いる。このＦＮトンネル窒化膜は、例えばＪＶＤ(Jet V
aporDeposition)法、または、ＣＶＤ膜を還元性または
酸化性ガスの雰囲気中で加熱して変質させる方法（以
下、加熱ＦＮトンネル化法という）により作製された窒
化シリコン膜、または、窒化シリコンを主体とした膜
（例えば、窒化オキシシリコン膜）である。通常のＣＶ
Ｄにより作製された窒化シリコン膜がプールフレンケル
型（ＰＦ型）の電気伝導特性を示すのに対し、このＦＮ
トンネル窒化膜は、膜中のキャリアトラップが通常のＣ
ＶＤにより作製された窒化膜に比べ低減されているた
め、ファウラーノルドハイム型（ＦＮ型）の電気伝導特
性を示す。このため、書き込みにおけるトンネル絶縁膜
１０を通しての電子伝導が、モディファイドＦＮトンネ
リングを利用して行われる。トンネル絶縁膜（ＦＮトン
ネル窒化膜）１０の膜厚は、使用用途に応じて２．０ｎ
ｍから５．０ｎｍの範囲内で決めることができ、ここで
は３．０ｎｍに設定されている。
【００４０】窒化膜１２は、例えば３．０ｎｍの窒化シ
リコン（Ｓｉx Ｎy （０＜ｘ＜１，０＜ｙ＜１））膜か
ら構成されている。この窒化膜は、たとえば減圧ＣＶＤ
（ＬＰ−ＣＶＤ）で作製され、膜中にキャリアトラップ
が多く含まれ、窒化膜１２はＰＦ型の電気伝導特性を示
す。このため、窒化膜１２は、その下層のトンネル絶縁
膜１０とは、膜質および電気伝導のメカニズムが全く異
なったものとなる。
【００４１】トップ絶縁膜１４は、窒化膜１２との界面
近傍に深いキャリアトラップを高密度に形成する必要が
あり、このため、例えば成膜後の窒化膜を熱酸化して形
成される。トップ絶縁膜１４がＣＶＤで形成された場合
は熱処理によりこのトラップが形成される。トップ絶縁
膜１４の膜厚は、ゲート電極８からのホールの注入を有
効に阻止してデータ書換可能な回数の低下防止を図るた
めに、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上
が必要である。
【００４２】つぎに、このような構成のメモリトランジ
スタの製造方法例を、ゲート絶縁膜の成膜工程を中心に
簡単に述べる。
【００４３】まず、基本的な製造方法の大まかな流れを
説明すると、用意した半導体基板１に対し素子分離領域
の形成、ウエルの形成、しきい電圧調整用のイオン注入
等を必要に応じて行った後、半導体基板１の能動領域上
にゲート絶縁膜６，ゲート電極８の積層パターンを形成
し、これと自己整合的にソース・ドレイン領域２，４を
形成し、層間絶縁膜の成膜とコンタクト孔の形成を行
い、ソース・ドレイン電極形成、及び必要に応じて行う
層間絶縁層を介した上層配線の形成およびオーバーコー
ト成膜とパッド開口工程等を経て、当該不揮発性メモリ
トランジスタを完成させる。
【００４４】上記ゲート絶縁膜６の形成工程では、ま
ず、ＪＶＤ法または加熱ＦＮトンネル化法を用いてＦＮ
トンネル窒化膜１０を、例えば３ｎｍ程度形成する。Ｊ
ＶＤ法では、ＳｉとＮの分子または原子を、ノズルから
真空中に極めて高速で放出し、この高速の分子または原
子の流れをシリコン基板上に誘導して、例えば窒化オキ
シシリコン膜を堆積させる。加熱ＦＮトンネル化法で
は、まず、ＦＮトンネル窒化膜１０を作製する前の処理
として、半導体基板１を、たとえばＮＯ雰囲気中で８０
０℃，２０秒ほど熱処理する。つぎに、たとえば、ＬＰ
−ＣＶＤ法により窒化シリコン（ＳｉＮ）膜を堆積させ
る。その後、このＣＶＤ膜に対し、たとえば、アンモニ
ア（ＮＨ3 ）ガス雰囲気中で９５０℃，３０〜６０秒の
加熱処理、続いて、Ｎ2 Ｏガス雰囲気中で８００〜８５
０℃，３０秒〜１分の加熱処理を行い、ＣＶＤ成膜直後
はＰＦ伝導特性を示すＰＦ膜であったＳｉＮ膜をＦＮト
ンネル膜に改質させる。
【００４５】このようにして作製されたＦＮトンネル窒
化膜１０上に、ＬＰ−ＣＶＤ法で窒化膜１２を最終膜厚
が３．０ｎｍとなるように、これより厚めに堆積する。
このＣＶＤは、例えば、ジクロロシラン（ＤＣＳ）とア
ンモニアを混合した導入ガスを用い、基板温度６５０℃
で行う。ここでは、必要に応じて、予め、出来上がり膜
表面の荒さの増大を抑止するため下地面の前処理（ウエ
ハ前処理）及び成膜条件を最適化するとよい。この場
合、ウエハ前処理を最適化していないと窒化シリコン膜
の表面モフォロジーが悪く正確な膜厚測定ができないこ
とから、このウエハ前処理を充分に最適化した上で、次
の熱酸化工程で膜減りする窒化シリコン膜の減少分を考
慮した膜厚設定を行う。形成した窒化膜１２は、キャリ
アトラップ数が多く、ＰＦ電気伝導特性を示す。
【００４６】形成した窒化膜１２の表面を、たとえば、
熱酸化法により酸化してトップ絶縁膜１４を３．５ｎｍ
ほど形成する。この熱酸化は、たとえば、Ｈ2 Ｏ雰囲気
中で炉温度９５０℃で行う。これにより、トラップレベ
ル（窒化シリコンの伝導帯からのエネルギー差）が２．
０ｅＶ以下の程度の深いキャリアトラップが約１〜２×
１０13ｃｍ-2の密度で形成される。また、窒化膜１２が
１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１４）が
１．６ｎｍ形成され、この割合で下地の窒化膜厚が減少
し、窒化膜１２の最終膜厚は３ｎｍとなる。
【００４７】このようにしてゲート絶縁膜６を成膜した
後は、ゲート電極８となる膜を成膜し、このゲート電極
８となる導電膜およびゲート絶縁膜６を、例えばＲＩＥ
により連続してエッチングする。これによりゲート電極
のパターンニングが終了し、以後は、前記した諸工程を
経て当該不揮発性メモリトランジスタを完成させる。
【００４８】ところで、ＭＯＮＯＳ型不揮発性メモリト
ランジスタのＯＮＯ膜（トンネル酸化膜／窒化膜／トッ
プ酸化膜）のうちトンネル酸化膜を、例えば３ｎｍ程度
まで厚膜化した場合、今までのＯＮＯ膜の膜厚仕様の典
型値は３．０／５．０／３．５ｎｍであった。このＯＮ
Ｏ膜厚は、酸化シリコン膜換算値で９ｎｍとなる。
【００４９】これに対し、本実施形態に係るＭＯＮＯＳ
型不揮発性メモリトランジスタは、トンネル絶縁膜１０
にＦＮトンネル窒化膜を用いることにより、中間の窒化
膜１２をより薄くできる利点がある。つまり、ゲート絶
縁膜６の膜厚仕様を、例えばＦＮトンネル窒化膜／窒化
膜／トップ酸化膜＝３．０／３．０／３．５ｎｍとする
ことができる。この場合、窒化シリコンの比誘電膜率が
酸化シリコンの約２倍であるため、酸化シリコン膜換算
値を６．５ｎｍと、今までより３０％近く小さくでき
る。これは、トンネル絶縁膜１０にＦＮトンネル窒化膜
を用いると、トンネル絶縁膜１０の膜中あるいはトンネ
ル絶縁膜１０と窒化膜１２との界面でのキャリアトラッ
プ数が激減するため、窒化膜１２とトップ絶縁膜１４と
の界面付近に形成された深いキャリアトラップが電荷蓄
積用として今まで以上に有効利用されるためと考えられ
る。
【００５０】このように、本実施形態では、従来１．６
ｎｍ〜２．０ｎｍ程度が一般的ではったトンネル絶縁膜
１０の膜厚を比較的厚く設定し、ディスターブ特性を改
善した上で、トンネル絶縁膜１０にＦＮトンネル窒化膜
を用いたことによってゲート絶縁膜６の実効膜厚を低減
し、この結果、トンネル絶縁膜の厚膜化と動作電圧の低
電圧化の両立が可能となっている。
【００５１】また、図３と異なるコンセプトとしてＦＮ
トンネル窒化膜を直接熱酸化してトップ絶縁膜を形成す
る方法も存在し、その構造を図４に示す。
【００５２】図４に示す不揮発性メモリトランジスタ
は、そのゲート絶縁膜２５が、ＬＰ−ＣＶＤにより堆積
されたＰＦ電気伝導特性を示す窒化膜１２を省略して、
トップ絶縁膜１４を、ＦＮトンネル窒化膜１０上に直接
形成している。ＦＮトンネル窒化膜１０は膜中のキャリ
アトラップ密度がＰＦ膜と比較すると相対的に低いの
で、トップ絶縁膜１４との界面に形成されたキャリアト
ラップが主に電荷保持を担う。この電荷保持用のキャリ
アトラップ数が十分な場合、先の実施形態で３ｎｍ程度
まで薄膜化したＰＦ膜厚を０、即ち省略することが可能
である。
【００５３】図４に示す不揮発性メモリトランジスタ
は、ＰＦ膜（窒化膜１２または酸化窒化膜２２）を省略
しただけ、図３の場合より更に、低電圧動作が可能であ
る。
【００５４】本実施形態では、更にディスターブ特性を
改善するための手段として、図１に示すように、ビット
方向の共通線に接続され、非選択メモリトランジスタの
ソース領域２及び／又はドレイン領域４（図３）に逆バ
イアス電圧を印加する書き込みインヒビット電圧供給回
路９２と、ワード線に接続され、非選択セルのゲート電
極８にチャネル形成領域１ａに関し逆バイアスとなる電
圧を印加する非選択ワード線バイアス回路９４とを有す
る。
【００５５】ここで、“共通線”とは、ビット方向（列
方向）の複数のメモリトランジスタ間でソース領域また
はドレイン領域を共通に直接接続するか、容量結合する
線をいい、例えばビット線やソース線のほかに、いわゆ
るブースタプレート等が該当する。図１は、共通線がビ
ット線およびソース線の場合である。また、“逆バイア
ス電圧”とは、ソース領域またはドレイン領域と、チャ
ネル形成領域が形成される半導体基板または半導体層の
バルク領域との間に形成されるｐｎ接合を逆バイアスす
る方向の電圧をいう。さらに、“チャネル形成領域に関
して逆バイアスとなる方向”とは、チャネル形成領域の
電位を基準とした電圧印加がプラス側かマイナス側の方
向をいう。具体的には、チャネル形成領域の導電型がｐ
型の場合の当該方向はプラス側、ｎ型の場合の当該方向
はマイナス側となる。
【００５６】これら書き込みインヒビット電圧供給回路
９２および非選択ワード線バイアス回路９４は、選択セ
ルのプログラムに先立って非選択メモリトランジスタの
ゲート電極８、ソース領域２およびドレイン領域４に所
定電圧を印加することにより、特に図１の非選択セル
Ａ，Ｂの誤書き込みまたは誤消去を防止し、プログラム
ディスターブマージンの大幅な改善を行うものである。
【００５７】つぎに、このような構成の不揮発性メモリ
の書き込み動作について説明する。
【００５８】ここで、図１に示すように、選択セルＳと
の接続関係によって非選択セルＡ〜Ｃを定義する。すな
わち、選択セルＳと同じ選択ワード線ＷＬ１に接続され
た非選択のセルをＡ、非選択ワード線ＷＬ２に接続され
たセルで、選択セルＳと同じ選択ソース線ＳＬ１及び選
択ビット線ＢＬ１に接続された非選択のセルをＣ、選択
ワード線ＷＬ２に接続され、非選択ソース線ＳＬ２およ
び非選択ビット線ＢＬ２に接続された非選択のセルをＢ
と定義する。
【００５９】図５に、この４種類のセルに対する書き込
みバイアス電圧の設定条件例１を示す。選択セルＳにデ
ータを書き込む際、まず、非選択ワード線バイアス回路
９４により、非選択ワード線ＷＬ２に基板電位０Ｖのと
きは所定の電圧、例えば２．５Ｖを印加する。また、書
き込みインヒビット電圧供給回路９２により、非選択ソ
ース線ＳＬ２および非選択ビット線ＢＬ２に基板電位０
Ｖのときは所定の逆バイアス電圧、例えば４Ｖを印加す
る。このとき、選択ソース線ＳＬ１および選択ビット線
ＢＬ１は、接地電位０Ｖで保持する。この状態で、選択
セルＳが接続されたワード線ＷＬ１にプログラム電圧
（例えば、７Ｖ）を印加する。これにより選択セルＳを
構成するメモリトランジスタＭ１１のゲート電極の電位
が８Ｖ程度に上昇する。
【００６０】図６に、バイアス電圧の設定条件例２を示
す。このバイアス設定条件例２では、ウエルに負電圧を
印加することにより、上記図５の場合とゲート絶縁膜に
かかる電界を同じとしながらもゲート印加電圧を低減す
る。上記した図５ではウエル電圧を０Ｖとしたが、図６
では、ウエルへの印加電圧を負電圧、たとえば−３．５
Ｖとする。したがって、ゲート電極（選択ワード線ＷＬ
１）への印加電圧を、７Ｖから３．５Ｖまで低減するこ
とができる。なお、選択ワード線ＷＬ１への印加電圧が
半減されたことにともない、選択ビット線ＢＬ１および
選択ソース線ＳＬ１をウエルと同じ−３．５Ｖに、ま
た、ディスターブ防止のための非選択ビット線ＢＬ２お
よび非選択ソース線ＳＬ２への印加電圧を０．５Ｖに、
非選択ワード線ＷＬ２の印加電圧を−１．０Ｖに、それ
ぞれ下げる。以上より、ウエルに負電圧を印加すること
により書き込み時の動作電圧を、絶対値が３．５Ｖと低
い正負の電源から供給することが可能となる。
【００６１】図７は、トンネル絶縁膜に酸化シリコン膜
を用いた場合の不揮発性メモリトランジスタの書き込み
／消去特性を示すグラフである。図７において、書き込
み終了をしきい電圧Ｖthが２Ｖ以上と定義すると、書き
込み時間はワード線印加電圧１２Ｖで０．２ｍｓｅｃ、
ワード線印加電圧１０Ｖで約２０ｍｓｅｃとなり、ワー
ド線印加電圧７Ｖでは１０ｓｅｃでも書き込みは終了し
ない。
【００６２】ところが、本実施形態の書き込みでは、ワ
ード線電位が７Ｖといっても、前述したようにトンネル
絶縁膜１０にＦＮ窒化膜を用いたためゲート絶縁膜６の
酸化シリコン膜換算値が従来より大幅に低減されている
ことが、図７の場合と異なる。そのため、本実施形態の
書き込みにおいてワード線印加電圧７Ｖは、ＦＮ窒化膜
内のトンネル電界を１０〜１２ＭＶ／ｃｍとすると、従
来のワード線印加電圧１１〜１１．５Ｖ相当となる。し
たがって、本実施形態の書き込みでは、図７から、ワー
ド線印加電圧７Ｖで、１〜２ｍｓｅｃの高速書き込みが
達成されることが分かる。すなわち、ワード線印加電圧
７Ｖで、選択セルＳのメモリトランジスタＭ１１の電荷
蓄積手段（キャリアトラップ）に半導体基板１のチャネ
ル形成領域１ａ全面から電荷がＦＮトンネル窒化膜１０
を通ってＦＮトンネリング注入され、そのしきい電圧Ｖ
thが変化してデータが書き込まれる。
【００６３】このように、本実施形態では、同等の書き
込み速度を維持しながら書き込み電圧を従来の１１Ｖ〜
１２Ｖ程度から７Ｖに低減できる。
【００６４】一方、同様な理由により、本実施形態で
は、従来と同じ速度でデータ消去できるワード線印加電
圧（消去電圧）の絶対値を従来より低くできる。すなわ
ち、消去電圧を従来の−７Ｖ程度から、−５Ｖに低減す
ることができる。この場合、本実施形態ではゲート絶縁
膜が実効的に従来より薄いので、同じ消去電圧を印加し
ても消去速度は大幅に向上する。
【００６５】この書き込み方法では、非選択ワード線Ｗ
Ｌ２に例えば正の電圧を印加することにより、非選択セ
ルＢのディスターブマージンが拡大され、この非選択セ
ルＢが誤書き込みまたは誤消去されない。また、非選択
ビット線ＢＬ２および非選択ソース線ＳＬ２に逆バイア
ス電圧を印加することによって、選択ワード線ＷＬ１の
プログラム電圧の印加で非選択セルＡが書き込み状態に
なることが防止できるとともに、非選択セルＢが誤書き
込み（および誤消去）されない。このときのバイアス電
圧印加の順序は、上述のように非選択ワード線への電圧
印加、逆バイアス電圧印加、プログラム電圧印加の順で
行うと、非選択セルＢがディスターブを受けにくく好ま
しい。さらに、本実施形態で選択ワード線ＷＬの印加電
圧が、例えば１２Ｖから７Ｖ程度に低減されていること
は、非選択セルＡ，Ｂのディスターブ防止に有利となる
といった効果も奏する。
【００６６】以上は、ディスターブ防止について述べて
きたが、このほか、ソースおよびドレインを逆バイアス
する際に耐圧（接合耐圧）に問題はないかを調べ、また
主要デバイス特性についても確認しておく必要がある。
【００６７】〔メモリトランジスタの耐圧〕ゲート電圧
０Ｖの場合の電流−電圧特性について書き込み状態及び
消去状態の両者の場合について検討した。この結果、接
合の降伏電圧は約１０Ｖで、書き込み状態、消去状態に
依存しないことが分かった。しかし、３Ｖ〜５Ｖ付近の
サブブレークダウン領域における立ち上がり電圧は書き
込み状態と消去状態で異なることが分った。
【００６８】書き込み状態における電流−電圧特性のゲ
ート電圧依存性をついて検討した。降伏電圧はゲート電
圧依存性を示さず、サブブレークダウン領域における立
ち上がり電圧はゲート電圧依存性を示した。サブブレー
クダウン領域はゲートエッジ部のドレイン／ソース領域
表面でのバンド間トンネル現象に起因していると推定さ
れるが、電流レベルが小さいため、ここでは問題になら
ないと考えられる。また、約１０Ｖの降伏電圧もソース
・ドレイン印加電圧（インヒビットＳ／Ｄ電圧）の上限
が７Ｖ程度で十分マージンがとれるため、インヒビット
特性に直接的に影響することはないと考えられる。以上
より、０．１８μｍＭＯＮＯＳ型メモリトランジスタに
おいて、その接合耐圧はプログラムディスターブ特性の
制限要因とはならないことが分かった。
【００６９】〔主要デバイス特性〕書き込み状態、消去
状態での電流−電圧特性を検討した。ゲート電圧０Ｖの
場合、ドレイン電圧１. ５Ｖでの非選択セルの電流値は
約１ｎＡであった。この場合の読み出し電流は１０μＡ
以上であるため、非選択セルの誤読み出しが生じること
はないと考えられる。したがって、ゲート長０．１８μ
ｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し
時のパンチスルー耐圧のマージンは十分あることが分か
った。また、ゲート電圧１. ５Ｖでのリードディスター
ブ特性も評価したが、３×１０8 ｓｅｃ以上の読み出し
時間が可能であった。
【００７０】書き込み条件（プログラム電圧：７Ｖ、プ
ログラム時間：１ｍｓｅｃ）、消去条件（消去時ゲート
電圧：−５Ｖ、消去時間：１００ｍｓｅｃ）でのデータ
書き換え特性を検討した。データ書換回数は、キャリア
トラップが空間的に離散化されているために良好で、１
×１０6 回を満足することが分かった。また、データ保
持特性は１×１０6 回のデータ書き換え後で８５℃、１
０年を満足した。
【００７１】以上より、０. １８μｍ世代のＭＯＮＯＳ
型不揮発性メモリトランジスタとして充分な特性が得ら
れていることを確かめることができた。
【００７２】本実施形態では、トンネル絶縁膜にＦＮト
ンネル窒化膜を用いることにより、ワード線印加電圧
（プログラム電圧および消去電圧）を従来より大幅に低
減した電圧レベルで対称にすることができ、その結果、
動作電圧発生回路の構成を簡素にすることができる。ま
た、ＦＮトンネル窒化膜は、データ書き換え後の欠陥形
成にともなうリーク電流（ＳＩＬＣ）が酸化膜と比較し
て材料物性的に低減されるため、書き込み消去の繰り返
し特性（エンデュランス特性）が向上する。このエンデ
ュランス特性は、トンネル絶縁膜の膜厚が比較的厚いこ
と自体でも既に向上している。なぜなら、比較的厚いト
ンネル絶縁膜によって電荷蓄積手段へのホールの注入が
抑制され、この結果、ホールによるトンネル絶縁膜の劣
化が抑制されているからである。さらに、データ書き換
え後のデータ保持特性、ディスターブ特性等の信頼性が
向上している。
【００７３】とくに本実施形態では、非選択ワード線に
例えば正のバイアス電圧を印加することにより、非選択
ワード線、非選択ビット線双方に接続された非選択セル
ＢのインヒビットＳ／Ｄ電圧の上限を上げ、プログラム
ディスターブマージンを大きくできることを、０．１８
μｍ世代のＭＯＮＯＳ型不揮発性メモリにおいて実験的
に確認することができた。この効果のゲート長依存性も
調べた結果、ゲート長が０. ２μｍより短い領域におい
て特に顕著であった。この改善効果は、ゲート電圧０Ｖ
の従来の場合ではチャネル形成領域が逆バイアス電圧に
より空乏化して、トランジスタのチャネル形成領域にお
いてＯＮＯ膜内の保持電荷が基板側に引き抜かれる方向
の電界成分が増大しており、これをゲート電圧をチャネ
ル形成領域に対し逆バイアス方向（本実施形態では、正
方向）にバイアスする電圧の印加によって低減してい
る。このインヒビットＳ／Ｄ電圧の上限を上げること
は、これにより同じ非選択ビット線に接続された非選択
セルＡのプログラムディスターブマージンを拡大するこ
とも分かった。また、トランジスタの接合耐圧を実験的
に検討した結果、トランジスタの接合耐圧はインヒビッ
トＳ／Ｄ電圧より大きく、プログラムインヒビット特性
の制限要因にはならないことが分かった。主要デバイス
特性への影響がないことも確認した。これらプログラム
ディスターブマージンの拡大を示すデータは、０．１８
μｍ世代以降のゲート長のＭＯＮＯＳ型メモリトランジ
スタにもその原理から適用できる。
【００７４】このようなプログラムディスターブマージ
ンの拡大によって、メモリセルのトランジスタ数を単一
とした１トランジスタセルの実現が容易化される。この
実現のためには、ディスターブマージン拡大のほか、メ
モリトランジスタのしきい電圧をデプリーションになら
ないエンハンス型メモリセルとする必要があるが、プロ
グラム電圧の増大余地が生じたことによって同じプログ
ラム速度ならトンネル膜厚を厚くでき、これにより消去
特性において、しきい値電圧がデプリーションになりず
らく、エンハンスメントで飽和するメモリ特性が得ら
れ、この面でも１トランジスタセルが実現しやすくなっ
た。
【００７５】１トランジスタセルでは、選択トランジス
タをメモリセルごとに配置する必要がなく、セル面積縮
小、ひいてはチップ面積縮小によるコスト低減、大容量
化がが図れる。この結果、ＦＧ型不揮発性メモリのＮＯ
Ｒ型、ＡＮＤ型、ＮＡＮＤ型あるいはＤＩＮＯＲ型等と
同等のセル面積の大容量ＭＯＮＯＳ型不揮発性メモリを
低コストで実現することが可能となった。なお、本例に
おける書き込みインヒビット電圧供給回路は、ソース領
域を逆バイアスした状態で情報の読み出しを行うことに
より、実効的にエンハンスメント動作させるときに用い
ることも可能である。
【００７６】以上より、本実施形態では、低電圧動作の
１トランジスタセルが容易に実現可能となった。
【００７７】第２実施形態 図８は、本実施形態に係る不揮発性半導体メモリの概略
構成を示す図である。
【００７８】本例の不揮発性メモリ装置１００は、その
各メモリセルが分離ソース線ＮＯＲ型の１トランジスタ
セル構成であること、ソース線が蛇行した微細ＮＯＲ型
のメモリセルアレイパターン（図２）を好適に適用でき
ること、及び各メモリセルに対するワード線、ビット線
および分離ソース線の接続関係は、第１実施形態と同様
である。
【００７９】本実施形態では、詳細は後述するが、各メ
モリトランジスタのゲート電極上に誘電膜を介してプル
アップ電極が設けられている。各メモリトランジスタの
プルアップ電極は、例えばワード方向に配線されたプル
アップ線に共通に接続されている。ワード方向に隣接す
るメモリトランジスタＭ１１とＭ２１の各プルアップ電
極がプルアップ線ＰＬ１に接続され、同様に、ワード方
向に隣接するメモリトランジスタＭ１２とＭ２２の各プ
ルアップ電極がプルアップ線ＰＬ２に接続されている。
【００８０】プルアップ線ＰＬ１，ＰＬ２，…に、共通
な選択トランジスタＳＴ０を介してプルアップゲートバ
イアス回路１０２が接続されている。プルアップゲート
バイアス回路１０２は、書き込み時にワード線を所定の
電位まで昇圧するための回路であり、これにより書き込
み時に選択されたワード線に予め印加する書き込み電圧
（以下、プログラム電圧またはプリチャージ電圧ともい
う）を低減することができる。この制御では、プログラ
ム電圧の印加後にワード線を電位的に浮遊状態とする必
要がある。このため、各ワード線ＷＬ１，ＷＬ２，…
は、選択トランジスタＳＴ１，ＳＴ２，…を介して、図
示しないワード線選択回路（ロウデコーダ）に接続され
ている。
【００８１】図９は、本実施形態に係るＭＯＮＯＳ型メ
モリトランジスタの素子構造を示す断面図である。本実
施形態のＭＯＮＯＳ型不揮発性メモリトランジスタが、
半導体基板１、ソース領域２、ドレイン領域４、ゲート
絶縁膜６、チャネル形成領域１ａ、トンネル絶縁膜（Ｆ
Ｎトンネル窒化膜）１０、トップ絶縁膜１４、ゲート電
極８を有することは第１実施形態と同様である。
【００８２】本実施形態では、ゲート電極８上に、誘電
膜１６を介してプルアップ電極１８が積層されている。
誘電膜１６は、ＨＴＯ（High temperature chemical va
por deposited Oxide)膜またはＣＶＤ−ＳｉＯ2 膜から
なり、その膜厚は例えば１０ｎｍ程度である。プルアッ
プ電極１８は、一般に、doped poly-Si 、又はdoped po
ly-Si と高融点金属シリサイドとの積層膜からなる。
【００８３】この不揮発性メモリトランジスタの製造方
法は、トップ絶縁膜１４を成膜するまでは、第１実施形
態と同様である。本実施形態では、その後、トップ絶縁
膜１４上に、誘電膜１６をＨＴ−ＣＶＤまたはＬＰ−Ｃ
ＶＤにより、続いてプルアップ電極１８となる膜を例え
ばＬＰ−ＣＶＤにより、それぞれ所定膜厚だけ成膜す
る。そして、この誘電膜１６およびプルアップ電極１８
となる膜を、下地のトップ絶縁膜１４、窒化膜１２およ
びＦＮトンネル窒化膜１０とともに、例えばＲＩＥによ
り連続してエッチングする。これによりゲート電極およ
びプルアップ電極のパターンニングが終了し、以後は、
第１実施形態と同様な諸工程を経て当該不揮発性メモリ
トランジスタを完成させる。
【００８４】つぎに、書き込み動作について説明する。
図１０に、第１実施形態と同様に定義した４種類のセル
に対する書き込みバイアス電圧の設定条件を示す。
【００８５】選択セルＳにデータを書き込む場合、ま
ず、選択ビット線ＢＬ１と選択ソース線ＳＬ１をローレ
ベルの電圧、例えば接地電位０Ｖで保持し、その他の非
選択のビット線ＢＬ２およびソース線ＳＬ２にハイレベ
ルの電圧、例えば４Ｖを設定する。また、非選択のワー
ド線ＷＬ２に基板電位が０Ｖのときは所定の電圧、例え
ば２．５Ｖを印加する。この状態で、選択セルＳが接続
されたワード線ＷＬ１に選択トランジスタＳＴ１を介し
て１０Ｖ以下の電圧、例えば５Ｖを印加して選択ワード
線ＷＬ１をプリチャージする。このため、選択セルＳを
構成するメモリトランジスタＭ１１のゲート電極の電位
が５Ｖ程度に上昇するが、この電位では十分な書き込み
は行われない。
【００８６】つぎに、選択ワード線ＷＬ１に接続された
選択トランジスタＳＴ１がオフされ、選択ワード線ＷＬ
１が電気的に浮遊状態となる。そして、今度はプルアッ
プ線が接続された選択トランジスタＳＴ０をオンさせ、
プルアップゲートバイアス回路１０２により、選択セル
Ｓが接続されたプルアップ線ＰＬ１に１０Ｖ以下の所定
電圧、例えば５Ｖを印加する。これにより、選択ワード
線ＷＬ１が書き込みが可能な電圧まで昇圧される。この
昇圧後の最終的なワード線電位Ｖｗは、次式で表わされ
る。
【００８７】
【数１】Ｖｗ＝Ｖｐｃ＋Ｃ×Ｖｐｕｌｌ …（１）
【００８８】ここで、Ｖｐｃはワード線のプリチャージ
電圧、Ｃはプルアップ電極とワード線との容量結合比、
Ｖｐｕｌｌはプルアップ電極の印加電圧（プルアップ電
圧）を示す。
【００８９】上記例では、プリチャージ電圧Ｖｐｃおよ
びプルアップ電圧Ｖｐｕｌｌは共に５Ｖである。ここ
で、容量結合比Ｃを０．６とすると、上記（１）式か
ら、昇圧後のワード線電位Ｖｗは８Ｖとなる。このワー
ド線電位Ｖｗ：８Ｖは、第１実施形態と同様にトンネル
絶縁膜が酸化シリコンからなる場合のワード線印加電圧
１１〜１１．５Ｖに相当する（図７）。その結果、選択
セルＳのメモリトランジスタＭ１１の電荷蓄積手段（キ
ャリアトラップ）に半導体基板１のチャネル形成領域１
ａ全面から電荷がＦＮトンネル窒化膜１０を通ってＦＮ
トンネリング注入され、そのしきい電圧Ｖthが変化して
データが書き込まれる。
【００９０】このように本実施形態の書き込みでは、ワ
ード線印加電圧５Ｖ（昇圧後のワード線電位８Ｖ）で１
ｍｓｅｃの高速書き込みが達成される。また、同様な理
由により、消去電圧−５Ｖで従来の消去電圧−７Ｖと同
じ速度（１００ｍｓｅｃ）で消去できる。以上より、ワ
ード線印加電圧を書き込み時に５Ｖ、消去時に−５Ｖ
と、大幅に低減された電圧レベルで動作電圧を対称にす
ることができる。その結果、図示しない動作電圧発生回
路の構成を極めて簡素にすることができ、またチップ面
積の縮小、低消費電力化を達成することが可能となる。
【００９１】なお、第１実施形態と同様に、ウエルに負
電圧を印加することにより、更なる低電圧化が可能であ
る。また、第１実施形態と同様に、ＦＮトンネル窒化膜
のＳＩＬＣ低減作用により、エンデュランス特性が向上
し、またトンネル絶縁膜が比較的厚いことから、データ
書き換え後のデータ保持特性、ディスターブ特性等の信
頼性が向上する。
【００９２】第３実施形態 本実施形態は、ビット線およびソース線が階層化された
微細ＮＯＲ型セルを有する不揮発性半導体メモリに関す
る。図１１は、本実施形態に係る不揮発性半導体メモリ
の概略構成を示す図である。
【００９３】本例の不揮発性メモリ装置１１０では、ビ
ット線が主ビット線と副ビット線に階層化され、ソース
線が主ソース線と副ソース線に階層化されている。主ビ
ット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビ
ット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択
トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続
されている。また、主ソース線ＭＳＬに対し、選択トラ
ンジスタＳ１２を介して副ソース線ＳＳＬ１が接続さ
れ、選択トランジスタＳ２２を介して副ソース線ＳＳＬ
２が接続されている。
【００９４】そして、副ビット線ＳＢＬ１と副ソース線
ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ
が並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳ
Ｌ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並
列接続されている。この互いに並列に接続されたｎ個の
メモリトランジスタと、２つの選択トランジスタ（Ｓ１
１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリ
セルアレイを構成する単位ブロックが構成される。
【００９５】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，Ｓ２１，…は選択線ＳＧ１に
より制御され、選択トランジスタＳ１２，Ｓ２２，…は
選択線ＳＧ２により制御される。
【００９６】各メモリトランジスタは、例えば図９に示
す構造を有し、ゲート電極上に誘電膜を介してプルアッ
プ電極が設けらている。第２実施形態と同様、各メモリ
トランジスタのプルアップ電極は、例えばワード方向に
配線されたプルアップ線に共通に接続されている。具体
的に、メモリトランジスタＭ１１とＭ２１の各プルアッ
プ電極がプルアップ線ＰＬ１に接続され、メモリトラン
ジスタＭ１２とＭ２２の各プルアップ電極がプルアップ
線ＰＬ２に接続され、メモリトランジスタＭ１ｎとＭ２
ｎの各プルアップ電極がプルアップ線ＰＬｎに接続され
ている。第２実施形態と同様、プルアップ線ＰＬ１，Ｐ
Ｌ２，…，ＰＬｎに、選択トランジスタＳＴ０を介して
プルアップゲートバイアス回路１０２が接続されてい
る。
【００９７】本実施形態においても、第１，第２実施形
態と同様に、トンネル絶縁膜にＦＮトンネル窒化膜を用
いることにより、また、ワード線昇圧によって、ワード
線印加電圧（プログラム電圧および消去電圧）を従来よ
り大幅に低減した電圧レベル（例えば、５Ｖ）で対称に
することができ、その結果、動作電圧発生回路の構成を
簡素にすることができる。第１実施形態と同様に、ウエ
ルへの負電圧印加による更なる低電圧化が可能で、ま
た、エンデュランス特性、データ書き換え後の信頼性も
向上する。
【００９８】本実施形態ではビット線とソース線が階層
化されており、選択トランジスタＳ１１又はＳ２１が非
選択の単位ブロックにおける並列メイントランジスタ群
を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、選択トランジスタＳ１２
またはＳ２２の働きで、副ソース線を主ソース線から切
り離して、低容量化することができる。
【００９９】その他、副配線（副ビット線，副ソース
線）を不純物領域で構成した疑似コンタクトレス構造と
することができ、第１，第２実施形態に示すＮＯＲ型セ
ルよりビット当たりの実効セル面積を小さくすることが
できる。たとえば、トレンチ分離技術、自己整合作製技
術（例えば、図２に示す微細ＮＯＲ型セルで用いた自己
整合コンタクト形成技術）等を用いることにより、専有
面積が６Ｆ2 （Ｆは最小デザインルール）の微細セルが
製造可能である。その製造の際、副ビット線ＳＢＬ１，
ＳＢＬ２または副ソース線ＳＳＬ１，ＳＳＬ２は不純物
領域、またはサリサイドを張り付けた不純物領域で形成
し、主ビット線ＭＢＬ１，ＭＢＬ２はメタル配線を用い
るとよい。
【０１００】また、チャネル全面書き込み、チャネル全
面消去のオペレーションを採用することができる。チャ
ネル全面の書き込み／消去オペレーションを用いると、
ドレインまたはソース不純物領域でのバンド間トンネル
電流を抑止するための２重拡散層構造を用いる必要がな
いため、不純物領域へ蓄積電荷を引き抜くオペレーショ
ンと比較して、メモリトランジスタのソースおよびドレ
イン不純物領域のスケーリング性に優れる。その結果と
して、セルの微細化スケーリング性が優れ、このため、
より微細なゲート長のメモリトランジスタを実現するこ
とができる。
【０１０１】第４実施形態 図１２は、本実施形態に係る不揮発性半導体メモリの概
略構成を示す図である。
【０１０２】本例の不揮発性半導体メモリ１２０は、メ
モリセルアレイの構成、メモリトランジスタの構造およ
び製造方法が第２実施形態と同様である。また、メモリ
トランジスタのゲート電極を昇圧するための構成、即
ち、図１２に示すように、メモリトランジスタにプルア
ップ電極が設けられ、プルアップ電極にプルアップ線Ｐ
Ｌ１，ＰＬ２が接続され、プルアップ線ＰＬ１，ＰＬ２
に選択トランジスタＳＴ０を介してプルアップゲートバ
イアス回路１０２が接続されていることは、第２，第３
実施形態と同様である。さらに、書き込み及び消去方法
は、基本的に第２実施形態と同様である。
【０１０３】ただし、構成上、第２実施形態と異なるこ
とは、図１０の非選択ビット線ＢＬ２および非選択ソー
ス線ＳＬ２の４Ｖの電圧印加、非選択ワード線ＷＬ２の
２．５Ｖの電圧印加を行う具体的な手段として、第１実
施形態と同様に書き込みインヒビット電圧供給回路９２
および非選択ワード線バイアス回路９４を有することで
ある。
【０１０４】図１３に、本実施形態に係る不揮発性半導
体メモリ１２０の諸特性を表にまとめた。本実施形態で
は、第２実施形態と同様なプログラム条件（５Ｖ，１ｍ
ｓｅｃ）、消去条件（−５Ｖ，１００ｍｓｅｃ）が達成
できた。また、データ書き換え回数は１×１０6 回、デ
−タ保持特性は１００万回書き換え後に８５℃，１０
年、リードディスターブに対しても１００万回書き換え
後に１０年間の保証ができることを確認した。これらの
測定はインヒビットＳ／Ｄ電圧：４Ｖで行った。さら
に、主要デバイス特性も良好で、メモリトランジスタの
接合耐圧は１０Ｖを満足した。
【０１０５】本実施形態においても、第２実施形態と同
様に、トンネル絶縁膜にＦＮトンネル窒化膜を用い、か
つ、ワード線昇圧によってワード線印加電圧（プログラ
ム電圧および消去電圧）を従来より大幅に低減した電圧
レベル（例えば、５Ｖ）で対称にすることができ、その
結果、動作電圧発生回路の構成を簡素にすることができ
る。
【０１０６】第１実施形態と同様に、ディスターブマー
ジンの拡大によってエンデュランス特性、データ書き換
え後の信頼性も向上し、低電圧動作の１トランジスタセ
ル化が容易となり、その結果、セル面積縮小、ひいては
チップ面積縮小によるコスト低減、大容量化が可能とな
った。
【０１０７】第５実施形態 本実施形態では、不揮発性メモリの素子構造の変形例１
について示す。図１４は、このメモリトランジスタの素
子構造を示す断面図である。
【０１０８】本実施形態の不揮発性メモリトランジスタ
が、先の第２実施形態と異なるのは、本実施形態のゲー
ト絶縁膜２０が、窒化膜１２に代えて酸化窒化膜２２を
具備することである。
【０１０９】その他の構成、即ち半導体基板１、ソース
領域２、ドレイン領域４、チャネル形成領域１ａ、トン
ネル絶縁膜１０、トップ絶縁膜１４、ゲート電極８、誘
電膜１６およびプルアップ電極１８は、第２実施形態と
同様である。酸化窒化膜２２は、第１，第２実施形態と
同様にトンネル絶縁膜１０にＦＮトンネル窒化膜を用い
ていることから、例えば３．０ｎｍと比較的薄くでき
る。
【０１１０】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、酸化窒化膜２２
を、例えばＬＰ−ＣＶＤ法により最終膜厚が３．０ｎｍ
となるように、これより厚めに堆積する。このＣＶＤ
は、例えば、ジクロロシラン（ＤＣＳ），アンモニアお
よびＮ2 Ｏを混合した導入ガスを用い、基板温度６５０
℃で行う。この熱酸化膜上の酸化窒化膜（ＳｉＯx Ｎy
膜；０＜ｘ＜１，０＜ｙ＜１）形成では、必要に応じ
て、予め下地面の前処理（ウエハ前処理）及び成膜条件
を最適化するとよいことは第１実施形態と同様である。
その後は、第１，第２実施形態と同様に、トップ絶縁膜
１４，ゲート電極８，誘電膜１６およびプルアップ電極
１８となる各膜の成膜と加工を経て、当該ＭＯＮＯＳ型
メモリトランジスタを完成させる。
【０１１１】本実施形態の場合も、第１，第２実施形態
と同様に、低電圧動作が可能な１トランジスタセルとし
て良好な特性が得られた。また、第２実施形態と同様、
ゲート電極の電位をプルアップすることによる効果が得
られた。
【０１１２】第６実施形態 本実施形態では、不揮発性メモリの素子構造の変形例２
について示す。図１５は、このメモリトランジスタの素
子構造を示す断面図である。
【０１１３】本実施形態の不揮発性メモリトランジスタ
が、先の第２実施形態と異なるのは、本実施形態のゲー
ト絶縁膜２３が、ＦＮトンネル窒化膜１０と基板との間
に、緩和層２４を具備することである。緩和層２４は、
たとえば基板表面を熱窒化して形成された薄いＰＦ膜で
あり、基板表面における界面準位の発生を抑制する働き
がある。
【０１１４】その他の構成、即ち半導体基板１、ソース
領域２、ドレイン領域４、チャネル形成領域１ａ、トン
ネル絶縁膜１０、窒化膜１２、トップ絶縁膜１４、ゲー
ト電極８、誘電膜１６およびプルアップ電極１８は、第
１，２実施形態と同様である。窒化膜１２は、第１，第
２実施形態と同様にトンネル絶縁膜１０にＦＮトンネル
窒化膜を用いていることから、例えば３．０ｎｍと比較
的薄くできる。
【０１１５】このような構成のメモリトランジスタの製
造では、ゲート絶縁膜形成の最初に、基板表面を熱窒化
すること以外は、第１，第２実施形態と同様である。
【０１１６】本実施形態の場合も、第１，第２実施形態
と同様に、低電圧動作が可能な１トランジスタセルとし
て良好な特性が得られた。また、第２実施形態と同様、
ゲート電極の電位をプルアップすることによる効果が得
られた。とくに、本実施形態では基板表面の界面準位が
抑制され、これにキャリアがトラップされる確率が減る
ことから、たとえば電荷保持量が多く特性が向上する。
また、緩和層２４によってＦＮトンネル窒化膜１０への
歪みが緩和され、歪みが原因でＦＮトンネル窒化膜１０
のキャリアトラップ数が増加するようなことがない。
【０１１７】第７実施形態 本実施形態は、不揮発性メモリの素子構造の変形例３を
示す。図１６は、このメモリトランジスタの素子構造を
示す断面図である。
【０１１８】本実施形態の不揮発性メモリトランジスタ
が、先の実施形態と異なるのは、本実施形態のゲート絶
縁膜２５が、ＬＰ−ＣＶＤにより堆積されたＰＦ電気伝
導特性を示す窒化膜１２（または酸化窒化膜２２）を省
略して、トップ絶縁膜１４を、ＦＮトンネル窒化膜１０
上に直接形成していることである。ＦＮトンネル窒化膜
１０は膜中のキャリアトラップ密度がＰＦ膜と比較する
と相対的に低いので、トップ絶縁膜１４との界面に形成
されたキャリアトラップが主に電荷保持を担う。本実施
形態は、この電荷保持用のキャリアトラップ数が十分な
場合、先の実施形態で３ｎｍ程度まで薄膜化したＰＦ膜
厚を０、即ち省略することが可能なことを示す。膜歪み
による電荷保持用キャリアトラップ数の減少を出来るだ
け抑制するには、第６実施形態と同様、ゲート絶縁膜の
最下層に緩衝層２４を設けることが望ましい。
【０１１９】その他の構成、即ち半導体基板１、ソース
領域２、ドレイン領域４、チャネル形成領域１ａ、トン
ネル絶縁膜１０、トップ絶縁膜１４、ゲート電極８、誘
電膜１６およびプルアップ電極１８は、第１〜第６実施
形態と同様である。
【０１２０】このような構成のメモリトランジスタの製
造では、ＰＦ膜（窒化膜１２または酸化窒化膜２２）を
省略すること以外は、第１〜第６実施形態と同様であ
る。
【０１２１】本実施形態の場合、ＰＦ膜（窒化膜１２ま
たは酸化窒化膜２２）を省略しただけ、第１〜第６実施
形態より更に、低電圧動作が可能である。また、第２実
施形態と同様、ゲート電極の電位をプルアップすること
による効果が得られた。さらに、緩衝層２４を設けた場
合、基板表面の界面準位が抑制され、これにキャリアが
トラップされる確率が減る。
【０１２２】第８実施形態 本実施形態では、不揮発性メモリの素子構造の変形例４
について示す。図１７は、このメモリトランジスタの素
子構造を示す断面図である。
【０１２３】本実施形態の不揮発性メモリトランジスタ
が、先の第２実施形態と異なるのは、本実施形態に係る
ゲート絶縁膜２６が、ＦＮトンネル窒化膜１０とＰＦ膜
（窒化膜１２）との間にバッファ層２７を具備すること
である。バッファ層２７は、たとえばＦＮトンネル窒化
膜１０上に酸化窒化膜をＬＰ−ＣＶＤ法、または熱酸化
窒化法により形成された薄い層である。バッファ層２７
は、ＦＮトンネル窒化膜１０形成後の加熱などによる上
層の窒化膜１２側からの影響、たとえば窒化膜１２との
界面付近の膜質が変化して、ＦＮトンネル窒化膜１０の
実効的な膜厚が減少するなどの不具合を防止する働きが
ある。
【０１２４】その他の構成、即ち半導体基板１、ソース
領域２、ドレイン領域４、チャネル形成領域１ａ、トン
ネル絶縁膜１０、窒化膜１２、トップ絶縁膜１４、ゲー
ト電極８、誘電膜１６およびプルアップ電極１８は、第
１，２実施形態と同様である。窒化膜１２は、第１，第
２実施形態と同様にトンネル絶縁膜１０にＦＮトンネル
窒化膜を用いていることから、例えば３．０ｎｍと比較
的薄くできる。
【０１２５】このような構成のメモリトランジスタの製
造では、ＦＮトンネル窒化膜１０の成膜後、上記した方
法でバッファ層２７を形成してから、窒化膜１２を形成
すること以外は、第１，第２実施形態と同様である。
【０１２６】本実施形態の場合も、第１，第２実施形態
と同様に、低電圧動作が可能な１トランジスタセルとし
て良好な特性が得られた。また、第２実施形態と同様、
ゲート電極の電位をプルアップすることによる効果が得
られた。とくに、本実施形態ではＦＮトンネル窒化膜１
０について、その上層膜からの影響をバッファ層２７が
有効に阻止して、ＦＮトンネル窒化膜１０の膜質、膜厚
などが製造途中で変化しにくいという利点がある。
【０１２７】第９実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
てゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以
下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶
を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶
型という）に関する。
【０１２８】図１８は、このＳｉナノ結晶型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
Ｓｉナノ結晶型不揮発性メモリが、先の実施形態と異な
るのは、本実施形態のゲート絶縁膜３０が、窒化膜１２
とトップ絶縁膜１４に代えて、トンネル絶縁膜１０上の
電荷蓄積手段としてのＳｉナノ結晶３２と、その上の酸
化膜３４とが、ゲート電極８との間に形成されているこ
とである。
【０１２９】その他の構成、即ち半導体基板１、チャネ
ル形成領域１ａ、ソース領域２、ドレイン領域４、トン
ネル絶縁膜１０、ゲート電極８、誘電膜１６およびプル
アップ電極１８は、先の実施形態と同様である。
【０１３０】Ｓｉナノ結晶３２は、そのサイズ（直径）
が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度で
あり、個々のＳｉナノ結晶同士が酸化膜３４で空間的
に、例えば４ｎｍ程度の間隔で分離されている。本例に
おけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ
結晶３２）が基板側に近いこととの関係で、第１実施形
態よりやや厚く、使用用途に応じて２．６ｎｍから５．
０ｎｍまでの範囲内で適宜選択できる。ここでは、４．
０ｎｍ程度の膜厚とした。
【０１３１】このような構成のメモリトランジスタの製
造では、トンネル絶縁膜１０の成膜後、例えば減圧ＣＶ
Ｄ法でトンネル酸化膜１０の上に、複数のＳｉナノ結晶
４２を形成する。また、Ｓｉナノ結晶４２を埋め込むか
たちで、酸化膜４４を、例えば７ｎｍほどＬＰ−ＣＶＤ
により成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤ
ＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃と
する。このときＳｉナノ結晶３２は酸化膜３４に埋め込
まれ、酸化膜３４表面が平坦化される。平坦化が不十分
な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を
行うとよい。その後は、ゲート電極８，誘電膜１６およ
びプルアップ電極１８となる各膜の成膜と加工を経て、
当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【０１３２】このように形成されたＳｉナノ結晶３２
は、平面方向に離散化されたキャリアトラップとして機
能する。そのトラップレベルは、周囲の酸化シリコンと
のバンド不連続値で推定可能で、その推定値では約３．
１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶
３２は、数個の注入電子を保持できる。なお、Ｓｉナノ
結晶３２を更に小さくして、これに単一電子を保持させ
てもよい。
【０１３３】このような構成のＳｉナノ結晶型不揮発性
メモリについて、ランドキストのバックトンネリングモ
デルによりデータ保持特性を検討した。データ保持特性
を向上させるためには、トラップレベルを深くして、電
荷重心と半導体基板１との距離を大きくすることが重要
となる。そこで、ランドキストモデルを物理モデルに用
いたシミュレーションにより、トラップレベル３. １ｅ
Ｖの場合のデータ保持を検討した。この結果、トラップ
レベル３. １ｅＶの深いキャリアトラップを用いること
により、電荷保持媒体からチャネル形成領域１ａまでの
距離が４. ０ｎｍと比較的に近い場合でも良好なデータ
保持を示すことが分かり、予想通りの結果が得られた。
【０１３４】次いで、低電圧プログラミングについて検
討した。本例における書き込み時間は、プルアップ電極
によるワード線の昇圧効果が有効に働き、プログラム電
圧が３Ｖの低プログラム電圧で１ｍｓｅｃ以下であり、
Ｓｉナノ結晶型の高速書き込み性が実証できた。
【０１３５】第１０実施形態 本実施形態は、メモリトランジスタの電荷蓄積手段とし
て絶縁膜中に埋め込まれ互いに分離した多数の微細分割
型フローティングゲートを用いた不揮発性半導体記憶装
置（以下、微細分割ＦＧ型という）に関する。
【０１３６】図１９は、この微細分割ＦＧ型メモリトラ
ンジスタの素子構造を示す断面図である。本実施形態の
微細分割ＦＧ型不揮発性メモリが、先の実施形態と異な
るのは、メモリトランジスタがＳＯＩ基板に形成されて
いることと、本実施形態のゲート絶縁膜４０が、窒化膜
１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０
上の電荷蓄積手段としての微細分割型フローティングゲ
ート４２と、その上の酸化膜４４とが、ゲート電極８と
の間に形成されていることである。
【０１３７】その他の構成のうち、トンネル絶縁膜１
０、ゲート電極８、誘電膜１６およびプルアップ電極１
８は、先の実施形態と同様である。この微細分割フロー
ティングゲート４２は、先の第５実施形態のＳｉナノ結
晶３２とともに本発明でいう“小粒径導電体”の具体例
に該当する。
【０１３８】ＳＯＩ基板としては、酸素イオンをシリコ
ン基板に高濃度にイオン注入し基板表面より深い箇所に
埋込酸化膜を形成したＳＩＭＯＸ（Separation by Impl
anted Oxygen）基板や、一方のシリコン基板表面に酸化
膜を形成し他の基板と張り合わせた張合せ基板などが用
いられる。このような方法によって形成され図１２に示
したＳＯＩ基板は、基板４６、分離酸化膜４８およびシ
リコン層５０とから構成され、シリコン層５０内に、チ
ャネル形成領域５０ａ，ソース領域２およびドレイン領
域４が設けられている。ここで基板４６として、半導体
基板のほかガラス基板、プラスチック基板、サファイア
基板等の半導体基板以外を用いてもよい。
【０１３９】微細分割フローティングゲート４２は、通
常のＦＧ型のフローティングゲートを、その高さが例え
ば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細な
ポリＳｉドットに加工したものである。本例におけるト
ンネル絶縁膜１０は、第１実施形態よりやや厚いが、通
常のＦＧ型に比べると格段に薄く形成され、使用用途に
応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選
択できる。ここでは、最も厚い４．０ｎｍの膜厚とし
た。
【０１４０】このような構成のメモリトランジスタの製
造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した
後、例えば減圧ＣＶＤ法で、トンネル絶縁膜１０の上に
ポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。この
減圧ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合
ガス、基板温度が例えば６５０℃とする。つぎに、例え
ば電子ビーム露光法を用いて、ポリシリコン膜を直径が
例えば８ｎｍまでの微細なポリＳｉドットに加工する。
このポリＳｉドットは、微細分割型フローティングゲー
ト４２（電荷蓄積手段）として機能する。その後、微細
分割型フローティングゲート４２を埋め込むかたちで、
酸化膜４４を、例えば９ｎｍほど減圧ＣＶＤにより成膜
する。この減圧ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏ
の混合ガス、基板温度が例えば７００℃とする。この
時、微細分割型フローティングゲート４２は酸化膜４４
に埋め込まれ、酸化膜４４表面が平坦化される。平坦化
が不十分な場合は、新たに平坦化プロセス（例えばＣＭ
Ｐ等）を行うとよい。その後は、ゲート電極８、誘電膜
１６およびプルアップ電極１８となる各膜の成膜と加工
を経て、当該微細分割ＦＧ型メモリトランジスタを完成
させる。
【０１４１】このようにＳＯＩ基板を用い、フローティ
ングゲートが微細に分割されることについては、素子を
試作して特性を評価した結果、予想通りの良好な特性が
得られることを確認した。
【０１４２】変形例 以上述べてきた第１〜第１０実施形態において、種々の
変形が可能である。
【０１４３】たとえば、トンネル絶縁膜１０は、ＦＮト
ンネル窒化膜に限らず、ＦＮトンネリング電気伝導特性
を示す、酸化窒化膜、酸化アルミニウム膜、五酸化タン
タル膜またはＢＳＴ膜から構成させてもよい。また他の
ＰＦ電気電導特性を示す膜も、窒化膜、酸化窒化膜、酸
化アルミニウム膜または五酸化タンタル膜のいずれかに
より構成される。
【０１４４】たとえば、上記説明ではトップ絶縁膜１４
を単層の酸化膜としたが、トップ絶縁膜１４を複数の積
層膜とすることもできる。たとえば、トップ絶縁膜１４
を下層の酸化膜と、上層のＦＮトンネル窒化膜とから構
成することができる。これにより、ＯＮＯ膜厚の酸化シ
リコン膜換算値を更に小さくでき、その結果、動作電圧
を更に低減することが可能となる。また、トップ絶縁膜
１４を下層の熱酸化膜と、上層のＣＶＤ酸化膜とから構
成することができる。これにより、ＯＮＯ膜の中間窒化
膜を薄くしていったときにトップ絶縁膜を窒化膜の熱酸
化による形成する際の増速酸化を抑制することができ、
また高温加熱総量（サーマルバジェット）を低減でき
る。
【０１４５】第２〜第１０実施形態におけるプルアップ
線ＰＬ１，ＰＬ２，…は、各プルアップ線が異なる選択
トランジスタを介して、プルアップゲートバイアス回路
１０２に接続され、プルアップゲートバイアス回路１０
２によってプルアップ線ＰＬ１，ＰＬ２，…を個別に制
御してもよい。
【０１４６】セルパターンは図２に限定されないし、ま
た素子構造も図３，図９および図１４〜図１９に限定さ
れない。たとえば、プルアップ電極１８は誘電膜１６を
介してゲート電極８に近接していればよく、ゲート電極
８と同じパターンでなくともよい。両電極８，１８の容
量結合比をあげるには、プルアップ電極１８がゲート電
極８の上面および側面を覆う構成が好ましい。プルアッ
プ電極１８を分離しないで、例えば所定数のブロックを
単位とした各エリアごとにプレート状に形成してもよ
い。また、ソース領域２およびドレイン領域４は、不純
物導入により形成せずに、絶縁膜を介して近接する電極
の印加電圧に応じて反転層を誘起する構成でもよい。こ
の場合、ソース線およびビット線は、ソース領域２およ
びドレイン領域４に容量結合する。
【０１４７】本発明における“平面的に離散化された電
荷蓄積手段”は、窒化膜バルクのキャリアトラップおよ
び酸化膜と窒化膜界面付近に形成されたキャリアトラッ
プ、シリコン等からなり粒径が例えば１０ｎｍ以下の互
いに絶縁されたナノ結晶、ポリシリコン等からなり微細
なドット状に分割された微細分割フローティングゲート
等をいう。したがって、上記実施形態以外では、ゲート
絶縁膜の基本膜構造が窒化膜(Nitride) とＦＮトンネル
膜の２層であるＭＮＯＳ型であっても本発明が適用でき
る。なお、その場合のＦＮトンネル膜としては、窒化膜
との界面付近にキャリアトラップ（電荷蓄積手段）を十
分形成でき、かつ酸化シリコンより誘電率が大きな材料
が選択される。
【０１４８】第１実施形態の説明では、書き込みインヒ
ビット電圧供給回路９２は、メモリトランジスタのソー
ス領域２とドレイン領域４との双方に同時に同一な逆バ
イアス電圧を付与することを前提としたが、本発明で
は、逆バイアス電圧は同一電圧に限定されず、またソー
ス領域２とドレイン領域４の何れか一方に逆バイアス電
圧を付与し、他方をオープンとするようにしてもよい。
また、ソース線とビット線で異なる電圧を印加すること
も可能である。
【０１４９】ビット線またはソース線を階層化した微細
セル構造として、いわゆるＡＮＤ型と称される図７の構
成のほかに、例えばＤＩＮＯＲ型、いわゆるＨｉＣＲ型
と称されソース線を隣接する２つのソース領域で共有し
た分離ソース線型のセルアレイから構成される微細ＮＯ
Ｒ型セルであっても、本発明が適用できる。また、いわ
ゆるＮＡＮＤ型のセル構造であっても本発明が適用で
き、その場合、特に図示しないが、図１１における各単
位ブロック内で並列接続されたｎ個のメモリトランジス
タＭ１１〜Ｍ１ｎまたはＭ２１〜Ｍ２ｎを、選択トラン
ジスタＳ１１とＳ１２の間、または選択トランジスタＳ
２１とＳ２２の間に直列に接続させた構成となる。
【０１５０】本発明をメモリセルのトランジスタ数を単
一とした１トランジスタメモリセルで説明したが、特に
トンネル絶縁膜をＦＮトンネル窒化膜とし、或いはゲー
ト電極をプルアップ電極との容量結合によって昇圧する
ことによって動作電圧を低減することは、メモリトラン
ジスタの共通線との接続を制御する選択トランジスタを
各メモリセルごとに有する２トランジスタメモリセルに
対しても有効である。また、本発明は、スタンドアロン
型の不揮発性メモリのほか、ロジック回路と同一基板上
に集積化したエンベディッド型の不揮発性メモリに対し
ても適用可能である。なお、各実施形態との組み合わせ
は任意であり、また第１０実施形態のようにＳＯＩ基板
を用いることは、第１〜第９実施形態のメモリトランジ
スタ構造に重複して適用可能である。
【０１５１】
【発明の効果】本発明に係る不揮発性半導体記憶装置、
その製造方法および書き込み方法によれば、ゲート絶縁
膜の実効膜厚を低減でき、動作電圧の低減が可能とな
る。また、書き込み電圧により予めプリチャージされた
メモリトランジスタのゲート電極（またはワード線）の
電圧を、プルアップ電極の印加電圧により昇圧すること
ができる。このため、書き込み速度を低下させることな
く、書き込み電圧を更に低電圧化することができ、また
書き込み電圧と消去電圧の非対称性を是正できる。さら
に、非選択なメモリトランジスタについてプログラムデ
ィスターブマージンが拡大され、その結果、低電圧で動
作する１トランジスタメモリセルの実現が容易となる。
【図面の簡単な説明】
【図１】第１実施形態に係る分離ソース線ＮＯＲ型の不
揮発性半導体メモリの概略構成を示す図である。
【図２】具体的なセル配置パターンの一例として、自己
整合技術と蛇行ソース線を用いた微細ＮＯＲ型セルアレ
イの概略平面図である。
【図３】第１実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの素子構造を示す断面図である。
【図４】第１実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの他の素子構造を示す断面図である。
【図５】第１実施形態に係る書き込みバイアス電圧の設
定条件例１を示す図である。
【図６】第１実施形態に係る書き込みバイアス電圧の設
定条件例２を示す図である。
【図７】不揮発性メモリトランジスタの書き込み／消去
特性を示すグラフである。
【図８】第２実施形態に係る不揮発性半導体メモリの概
略構成を示す図である。
【図９】第２実施形態に係るＭＯＮＯＳ型メモリトラン
ジスタの素子構造を示す断面図である。
【図１０】第２実施形態に係る書き込みバイアス電圧の
設定条件を示す図である。
【図１１】第３実施形態に係る不揮発性半導体メモリの
概略構成を示す図である。
【図１２】第４実施形態に係る不揮発性半導体メモリの
概略構成を示す図である。
【図１３】第４実施形態に係る不揮発性半導体メモリの
諸特性を示す表である。
【図１４】第５実施形態に係るＭＯＮＯＳ型メモリトラ
ンジスタの素子構造を示す断面図である。
【図１５】第６実施形態に係るＭＯＮＯＳ型メモリトラ
ンジスタの素子構造を示す断面図である。
【図１６】第７実施形態に係るＭＯＮＯＳ型メモリトラ
ンジスタの素子構造を示す断面図である。
【図１７】第８実施形態に係るＭＯＮＯＳ型メモリトラ
ンジスタの素子構造を示す断面図である。
【図１８】第９実施形態に係るＳｉナノ結晶型メモリト
ランジスタの素子構造を示す断面図である。
【図１９】第１０実施形態に係る微細分割ＦＧ型メモリ
トランジスタの素子構造を示す断面図である。
【符号の説明】
１…半導体基板、１ａ，５０ａ…チャネル形成領域、２
…ソース領域、４…ドレイン領域、６，２０，２３，２
５，２６，３０，４０…ゲート絶縁膜、８…ゲート電
極、１０…ＦＮトンネル窒化膜（ＦＮトンネル膜）、１
２…窒化膜、１４…トップ絶縁膜、１６…誘電膜、１８
…プルアップ電極、２２…酸化窒化膜、２４…緩和層、
２７…バッファ層、３２…Ｓｉナノ結晶、３４，４４…
酸化膜、４２…微細分割型フローティングゲート、４６
…基板、４８…分離酸化膜、５０…シリコン層、７０…
微細ＮＯＲ型セルアレイ、７１…素子分離領域、９０，
１００，１１０，１２０…不揮発性半導体メモリ、９２
…書き込みインヒビット電圧供給回路（書き込みインヒ
ビット電圧供給手段）、９４…非選択ワード線バイアス
回路（非選択ワード線バイアス手段）、１０２…プルア
ップゲートバイアス回路（プルアップゲートバイアス手
段）、Ｍ１１〜Ｍ２２…メモリトランジスタ、Ｓ１１，
ＳＴ０等…選択トランジスタ、Ａ〜Ｃ…非選択セル、Ｓ
…選択セル、ＰＬ１等…プルアップ線、ＢＬ１等…ビッ
ト線、ＭＢＬ１等…主ビット線、ＳＢＬ…副ビット線、
ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ…副
ソース線、ＷＬ１等…ワード線、Ｖth…しきい電圧。

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】基板と、当該基板表面に設けられた半導体
    のチャネル形成領域と、当該チャネル形成領域上に設け
    られたゲート絶縁膜と、当該ゲート絶縁膜上に設けられ
    たゲート電極と、前記ゲート絶縁膜内に設けられ、少な
    くとも前記チャネル形成領域と対向する面内で平面的に
    離散化されている電荷蓄積手段とを有するメモリトラン
    ジスタを複数、ワード方向とビット方向に配置した不揮
    発性半導体記憶装置であって、 前記ゲート絶縁膜は、ファウラーノルドハイム（ＦＮ）
    トンネリング電気伝導特性を示し、酸化シリコンより誘
    電率が大きい材料からなるＦＮトンネル膜を含む不揮発
    性半導体記憶装置。
  2. 【請求項２】前記ＦＮトンネル膜は、ＦＮトンネリング
    電気伝導特性を示す窒化膜、酸化窒化膜、酸化アルミニ
    ウム膜、五酸化タンタル膜またはＢａＳｒＴｉＯ3 （Ｂ
    ＳＴ）膜からなる請求項１に記載の不揮発性半導体記憶
    装置。
  3. 【請求項３】前記ゲート絶縁膜は、前記ＦＮトンネル膜
    と前記チャネル形成領域との間に介在し界面準位を抑制
    する緩和層を含む請求項１記載の不揮発性半導体記憶装
    置。
  4. 【請求項４】前記ゲート絶縁膜は、プールフレンケル
    （ＰＦ）電気伝導特性を示す窒化膜、酸化窒化膜、酸化
    アルミニウム膜または五酸化タンタル膜からなるＰＦ膜
    を含む請求項１に記載の不揮発性半導体記憶装置。
  5. 【請求項５】前記ゲート絶縁膜は、前記ＦＮトンネル膜
    と前記ＰＦ膜との間にバッファ層を含む請求項４に記載
    の不揮発性半導体記憶装置。
  6. 【請求項６】前記ゲート電極またはゲート電極に接続さ
    れた配線層に誘電膜を介して近接するプルアップ電極
    と、 当該プルアップ電極に所定電圧を印加するプルアップゲ
    ートバイアス手段とを有する請求項１に記載の不揮発性
    半導体記憶装置。
  7. 【請求項７】複数のワード線それぞれに、前記メモリト
    ランジスタのゲート電極が複数接続され、 前記プルアップゲートバイアス手段と前記プルアップ電
    極との間に、選択トランジスタが接続され、 当該プルアップゲートバイアス手段は、予めプリチャー
    ジされた前記ワード線を容量結合により昇圧する方向の
    電圧を、前記選択トランジスタを介して前記プルアップ
    電極に供給する請求項６に記載の不揮発性半導体記憶装
    置。
  8. 【請求項８】前記プルアップ電極は、前記ゲート電極ま
    たはゲート電極に接続された配線層の少なくとも上面に
    前記誘電膜を介して近接している請求項６に記載の不揮
    発性半導体記憶装置。
  9. 【請求項９】前記メモリトランジスタは、前記チャネル
    形成領域と接するソース領域と、当該ソース領域と離間
    してチャネル形成領域と接するドレイン領域とを有し、 複数のワード線それぞれに、前記メモリトランジスタの
    ゲート電極が複数接続され、 前記ソース領域またはドレイン領域が、前記ワード線と
    電気的に絶縁された状態で交差するビット方向の共通線
    と結合され、 書き込み時において選択されたワード線にゲート電極が
    接続された前記メモリトランジスタのソース領域及び／
    又はドレイン領域に、当該領域が前記チャネル形成領域
    に対して逆バイアスとなる逆バイアス電圧を前記共通線
    を介して供給する書き込みインヒビット電圧供給手段
    と、 書き込み時において非選択ワード線に前記チャネル形成
    領域に関して逆バイアスとなる方向の電圧を供給する非
    選択ワード線バイアス手段とを有する請求項１に記載の
    不揮発性半導体記憶装置。
  10. 【請求項１０】前記書き込みインヒビット電圧供給手段
    は、前記逆バイアス電圧を前記ソース領域及び／又はド
    レイン領域に供給することにより、前記選択ワード線に
    接続された前記メモリトランジスタを誤書き込み及び／
    又は誤消去されない電圧にバイアスする請求項９に記載
    の不揮発性半導体記憶装置。
  11. 【請求項１１】前記非選択ワード線バイアス手段は、前
    記逆バイアスとなる方向の電圧を前記非選択ワード線に
    供給することにより、当該非選択ワード線に接続された
    前記メモリトランジスタを誤書き込み及び／又は誤消去
    されない電圧にバイアスする請求項９に記載の不揮発性
    半導体記憶装置。
  12. 【請求項１２】前記非選択ワード線バイアス手段は、前
    記ソース領域に関して前記ゲート電極をインヒビットゲ
    ート電圧以下にバイアスする請求項９に記載の不揮発性
    半導体記憶装置。
  13. 【請求項１３】前記メモリトランジスタのゲート電極を
    前記チャネル形成領域と同電位とした状態で前記逆バイ
    アス電圧が印加されるときに、前記ソース領域とドレイ
    ン領域からチャネル形成領域へ空乏層が延びて合体する
    請求項９に記載の不揮発性半導体記憶装置。
  14. 【請求項１４】前記メモリトランジスタのゲート長は、
    そのゲート電極を前記チャネル形成領域と同電位とした
    状態で前記逆バイアス電圧が印加され、前記ソース領域
    とドレイン領域からチャネル形成領域へ空乏層が延びて
    合体するときのゲート長より短い請求項９に記載の不揮
    発性半導体記憶装置。
  15. 【請求項１５】前記チャネル形成領域と接するソース領
    域と、 当該ソース領域と離間して前記チャネル形成領域と接す
    るドレイン領域と、 前記ソース領域をビット方向で共通に接続するソース線
    と、 前記ドレイン領域をビット方向で共通に接続するビット
    線と、 前記ゲート電極をワード方向で共通に接続するワード線
    とを有する請求項１に記載の不揮発性半導体記憶装置。
  16. 【請求項１６】前記チャネル形成領域と接するソース領
    域と、 当該ソース領域と離間して前記チャネル形成領域と接す
    るドレイン領域と、 前記ソース領域をビット方向で共通に接続する副ソース
    線と、 当該副ソース線をビット方向で共通に接続する主ソース
    線と、 前記ドレイン領域をビット方向で共通に接続する副ビッ
    ト線と、 当該副ビット線をビット方向で共通に接続する主ビット
    線と、 前記副ソース線と主ソース線の間、前記副ビット線と主
    ビット線の間にそれぞれ接続された選択トランジスタ
    と、 前記ゲート電極をワード方向で共通に接続するワード線
    とを有する請求項１に記載の不揮発性半導体記憶装置。
  17. 【請求項１７】前記複数のメモリトランジスタは、ビッ
    ト線に接続された第１選択トランジスタと、共通電位線
    に接続された第２選択トランジスタとの間に直列接続さ
    れている請求項１に記載の不揮発性半導体記憶装置。
  18. 【請求項１８】前記チャネル形成領域と接するソース領
    域と、 当該ソース領域と離間して前記チャネル形成領域と接す
    るドレイン領域と、 前記メモリトランジスタ同士を絶縁分離する複数の素子
    分離領域と、 前記ソース領域またはドレイン領域をビット方向で共通
    に接続する共通線と、 前記ゲート電極をワード方向に複数接続したワード線と
    を有し、 前記複数の素子分離領域が互いに離間したビット方向ラ
    イン状に形成され、 前記共通線が、前記ワード線と電気的に絶縁された状態
    で交差し、前記ソース領域又はドレイン領域のうち一方
    の領域上に接続され、かつ、他方の領域上を避けるよう
    に前記素子分離領域上に迂回して配線されている請求項
    １に記載の不揮発性半導体記憶装置。
  19. 【請求項１９】前記複数の素子分離領域は、前記ワード
    線とほぼ同じ領域幅と離間幅を有する平行ストライプ状
    をなし、 前記ソース領域およびドレイン領域上には、それぞれ前
    記ワード線の側壁に形成されたサイドウォール絶縁層に
    よって自己整合コンタクト孔が開孔され、 前記素子分離領域上に迂回して配線されている共通線
    は、前記一方の領域を前記自己整合コンタクト孔を介し
    て共通に接続しながらビット方向に蛇行して配線されて
    いる請求項１８に記載の不揮発性半導体記憶装置。
  20. 【請求項２０】前記電荷蓄積手段は、すくなくとも外部
    との間で電荷の移動がない場合に、前記チャネル形成領
    域に対向する面全体としての導電性を持たない請求項１
    に記載の不揮発性半導体記憶装置。
  21. 【請求項２１】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、 当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含
    む請求項２０に記載の不揮発性半導体記憶装置。
  22. 【請求項２２】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、 前記電荷蓄積手段としてトンネル絶縁膜上に形成され互
    いに絶縁された小粒径導電体とを含む請求項２０に記載
    の不揮発性半導体記憶装置。
  23. 【請求項２３】前記小粒径導電体の粒径が１０ナノメー
    タ以下である請求項２２に記載の不揮発性半導体記憶装
    置。
  24. 【請求項２４】ワード方向とビット方向に複数配置させ
    てメモリトランジスタを形成する際に、基板表面に設け
    られた半導体のチャネル形成領域上に、少なくとも前記
    チャネル形成領域と対向する面内で平面的に離散化され
    ている電荷蓄積手段を内部に含むゲート絶縁膜を介し
    て、ゲート電極を形成する不揮発性半導体記憶装置の製
    造方法であって、 前記ゲート絶縁膜の形成工程に、ファウラーノルドハイ
    ム（ＦＮ）トンネリング電気伝導特性を示し、酸化シリ
    コンより誘電率が大きい材料からなるＦＮトンネル膜の
    成膜工程を含み、 前記ＦＮトンネル膜の成膜工程に、還元性および／また
    は酸化性ガスの雰囲気中で行う高温熱処理工程を含む不
    揮発性半導体記憶装置の製造方法。
  25. 【請求項２５】前記ＦＮトンネル膜は、ＦＮトンネリン
    グ電気伝導特性を示す窒化膜、酸化窒化膜、酸化アルミ
    ニウム膜、五酸化タンタル膜またはＢａＳｒＴｉＯ
    3 （ＢＳＴ）膜からなる請求項２４に記載の不揮発性半
    導体記憶装置の製造方法。
  26. 【請求項２６】前記ＦＮトンネル膜の成膜工程の前に、
    前記チャネル形成領域上に界面準位を抑制する緩和層を
    形成する工程を有する請求項２４に記載の不揮発性半導
    体記憶装置の製造方法。
  27. 【請求項２７】前記ＦＮトンネル膜上に、プールフレン
    ケル（ＰＦ）電気伝導特性を示す窒化膜、酸化窒化膜、
    酸化アルミニウム膜または五酸化タンタル膜からなるＰ
    Ｆ膜を成膜する工程を含む請求項２４に記載の不揮発性
    半導体記憶装置の製造方法。
  28. 【請求項２８】前記ＦＮトンネル膜上に、バッファ層を
    介在させて、プールフレンケル（ＰＦ）電気伝導特性を
    示す窒化膜、酸化窒化膜、酸化アルミニウム膜または五
    酸化タンタル膜からなるＰＦ膜を成膜する工程を含む請
    求項２４記載の不揮発性半導体記憶装置の製造方法。
  29. 【請求項２９】基板と、当該基板表面に設けられた半導
    体のチャネル形成領域と、当該チャネル形成領域上に設
    けられ、ファウラーノルドハイム（ＦＮ）トンネリング
    電気伝導特性を示し酸化シリコンより誘電率が大きい材
    料からなるＦＮトンネル膜を含むゲート絶縁膜と、当該
    ゲート絶縁膜上に設けられたゲート電極と、前記ゲート
    絶縁膜内に設けられ、少なくとも前記チャネル形成領域
    と対向する面内で平面的に離散化されている電荷蓄積手
    段とを有するメモリトランジスタを複数、ワード方向と
    ビット方向に配置した不揮発性半導体記憶装置の書き込
    み方法であって、 前記ゲート電極またはゲート電極に接続された配線層に
    誘電膜を介して近接するプルアップ電極に対し所定電圧
    を印加し、ゲート電極の電位を上げるステップを含む不
    揮発性半導体記憶装置の書き込み方法。
  30. 【請求項３０】選択された前記メモリトランジスタのゲ
    ート電極に、１０Ｖ以下のプログラム電圧を印加するス
    テップを含む請求項２９に記載の不揮発性半導体記憶装
    置の書き込み方法。
  31. 【請求項３１】前記プルアップ電極は、前記所定電圧が
    印加されたときに、前記ゲート電極またはゲート電極に
    接続された配線層の少なくとも上面に前記誘電膜を介し
    て容量結合する請求項２９に記載の不揮発性半導体記憶
    装置の書き込み方法。
  32. 【請求項３２】前記ＦＮトンネル膜は、ＦＮトンネリン
    グ電気伝導特性を示す窒化膜、酸化窒化膜、酸化アルミ
    ニウム膜、五酸化タンタル膜またはＢａＳｒＴｉＯ
    3 （ＢＳＴ）膜からなる請求項２９に記載の不揮発性半
    導体記憶装置の書き込み方法。
  33. 【請求項３３】前記ゲート絶縁膜は、前記ＦＮトンネル
    膜と前記チャネル形成領域との間に介在し界面準位を抑
    制する緩和層を有する請求項２９記載の不揮発性半導体
    記憶装置の書き込み方法。
  34. 【請求項３４】前記ゲート絶縁膜は、プールフレンケル
    （ＰＦ）電気伝導特性を示す窒化膜、酸化窒化膜、酸化
    アルミニウム膜または五酸化タンタル膜からなるＰＦ膜
    を含む請求項２９に記載の不揮発性半導体記憶装置の書
    き込み方法。
  35. 【請求項３５】前記ゲート絶縁膜は、前記ＦＮトンネル
    膜と前記ＰＦ膜との間にバッファ層を有する請求項３４
    に記載の不揮発性半導体記憶装置の書き込み方法。
  36. 【請求項３６】前記ゲート電極をワード方向で共通に接
    続する複数のワード線のうち書き込み時において選択さ
    れたワード線にゲート電極が接続されたメモリトランジ
    スタのソース領域及び／又はドレイン領域に、ワード線
    と電気的に絶縁された状態で交差しソース領域またはド
    レイン領域に結合するビット方向の共通線を介して、前
    記チャネル形成領域に対して逆バイアスとなる逆バイア
    ス電圧を印加し、 書き込み時において非選択ワード線に前記チャネル形成
    領域に関して逆バイアスとなる方向の電圧を印加する請
    求項２９に記載の不揮発性半導体記憶装置の書き込み方
    法。
  37. 【請求項３７】前記逆バイアス電圧を前記ソース領域及
    び／又はドレイン領域に印加することにより、前記選択
    ワード線に接続された前記メモリトランジスタを誤書き
    込み及び／又は誤消去されない電圧にバイアスする請求
    項３６に記載の不揮発性半導体記憶装置の書き込み方
    法。
  38. 【請求項３８】前記逆バイアスとなる方向の電圧を前記
    非選択ワード線に印加することにより、当該非選択ワー
    ド線に接続された前記メモリトランジスタを誤書き込み
    及び／又は誤消去されない電圧にバイアスする請求項３
    ６に記載の不揮発性半導体記憶装置の書き込み方法。
  39. 【請求項３９】前記非選択ワード線への電圧印加によ
    り、前記ソース領域に関して前記ゲート電極をインヒビ
    ットゲート電圧以下にバイアスする請求項３６に記載の
    不揮発性半導体記憶装置の書き込み方法。
  40. 【請求項４０】前記逆バイアス電圧の印加では、前記ソ
    ース領域、前記ドレイン領域の双方に同一な電圧を印加
    する請求項３６に記載の不揮発性半導体記憶装置の書き
    込み方法。
  41. 【請求項４１】前記逆バイアス電圧は、前記ソース領域
    をビット方向で共通に接続するソース線、及び／又は、
    前記ドレイン領域をビット方向で共通に接続するビット
    線を介して印加され、 前記逆バイアスとなる方向の電圧は、前記ゲート電極を
    ワード方向に共通に接続するワード線を介して印加され
    る請求項３６に記載の不揮発性半導体記憶装置の書き込
    み方法。
  42. 【請求項４２】前記不揮発性半導体記憶装置は、前記チ
    ャネル形成領域と接するソース領域と、 当該ソース領域と離間して前記チャネル形成領域と接す
    るドレイン領域と、 前記ソース領域をビット方向で共通に接続するソース線
    と、 前記ドレイン領域をビット方向で共通に接続するビット
    線と、 前記ゲート電極をワード方向で共通に接続するワード線
    とを有する請求項２９に記載の不揮発性半導体記憶装置
    の書き込み方法。
  43. 【請求項４３】前記不揮発性半導体記憶装置は、前記チ
    ャネル形成領域と接するソース領域と、 当該ソース領域と離間して前記チャネル形成領域と接す
    るドレイン領域と、 前記ソース領域をビット方向で共通に接続する副ソース
    線と、 当該副ソース線をビット方向で共通に接続する主ソース
    線と、 前記ドレイン領域をビット方向で共通に接続する副ビッ
    ト線と、 当該副ビット線をビット方向で共通に接続する主ビット
    線と、 前記副ソース線と主ソース線の間、前記副ビット線と主
    ビット線の間にそれぞれ接続された選択トランジスタ
    と、 前記ゲート電極をワード方向で共通に接続するワード線
    とを有する請求項２９に記載の不揮発性半導体記憶装置
    の書き込み方法。
  44. 【請求項４４】前記複数のメモリトランジスタは、ビッ
    ト線に接続された第１選択トランジスタと、共通電位線
    に接続された第２選択トランジスタとの間に直列接続さ
    れている請求項２９に記載の不揮発性半導体記憶装置の
    書き込み方法。
  45. 【請求項４５】前記メモリトランジスタは、前記チャネ
    ル形成領域と接するソース領域と、当該ソース領域と離
    間して前記チャネル形成領域と接するドレイン領域とを
    有し、 前記基板表面に互いに離間して形成され前記メモリトラ
    ンジスタ同士を絶縁分離する複数の素子分離領域が、ビ
    ット方向ライン状に形成され、 前記メモリトランジスタのゲート電極をワード方向に複
    数接続したワード線と電気的に絶縁された状態で交差
    し、前記ソース領域またはドレイン領域をビット方向で
    共通に接続する共通線が、前記ソース領域又はドレイン
    領域のうち一方の領域上に接続され、かつ、他方の領域
    上を避けるように前記素子分離領域上に迂回して配線さ
    れている請求項２９に記載の不揮発性半導体記憶装置の
    書き込み方法。
  46. 【請求項４６】前記複数の素子分離領域は、前記ワード
    線とほぼ同じ領域幅と離間幅を有する平行ストライプ状
    をなし、 前記ソース領域およびドレイン領域上には、それぞれ前
    記ワード線の側壁に形成されたサイドウォール絶縁層に
    よって自己整合コンタクト孔が開孔され、 前記素子分離領域上に迂回して配線されている共通線
    は、前記一方の領域を共通に接続しながらビット方向に
    蛇行して配線されている請求項４５に記載の不揮発性半
    導体記憶装置の書き込み方法。
  47. 【請求項４７】前記電荷蓄積手段は、すくなくとも外部
    との間で電荷の移動がない場合に、前記チャネル形成領
    域に対向する面全体としての導電性を持たない請求項２
    ９に記載の不揮発性半導体記憶装置の書き込み方法。
  48. 【請求項４８】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、 当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含
    む請求項４７に記載の不揮発性半導体記憶装置の書き込
    み方法。
  49. 【請求項４９】前記ゲート絶縁膜は、前記チャネル形成
    領域上のトンネル絶縁膜と、 前記電荷蓄積手段としてトンネル絶縁膜上に形成され互
    いに絶縁された小粒径導電体とを含む請求項４７に記載
    の不揮発性半導体記憶装置の書き込み方法。
  50. 【請求項５０】前記小粒径導電体の粒径が１０ナノメー
    タ以下である請求項４９に記載の不揮発性半導体記憶装
    置の書き込み方法。
  51. 【請求項５１】前記ゲート電極にプログラム電圧を印加
    し、 選択された前記メモリトランジスタの前記プルアップ電
    極に所定電圧を印加する請求項２９に記載の不揮発性半
    導体記憶装置の書き込み方法。
  52. 【請求項５２】前記非選択ワード線に前記逆バイアスと
    なる方向の電圧を印加し、 前記選択ワード線に接続されたメモリトランジスタのソ
    ース領域及び／又はドレイン領域に、前記共通線を介し
    て前記逆バイアス電圧を印加し、 前記選択ワード線にプログラム電圧を印加し、 前記プルアップ電極に所定電圧を印加する請求項３６に
    記載の不揮発性半導体記憶装置の書き込み方法。
  53. 【請求項５３】前記ワード線に選択トランジスタが接続
    され、 前記プルアップ電極に所定電圧を印加する際に、選択ワ
    ード線の選択トランジスタが非導通に制御される請求項
    ５２に記載の不揮発性半導体記憶装置の書き込み方法。
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