JP4654936B2 - 不揮発性半導体記憶装置および、その動作方法 - Google Patents

不揮発性半導体記憶装置および、その動作方法 Download PDF

Info

Publication number
JP4654936B2
JP4654936B2 JP2006042739A JP2006042739A JP4654936B2 JP 4654936 B2 JP4654936 B2 JP 4654936B2 JP 2006042739 A JP2006042739 A JP 2006042739A JP 2006042739 A JP2006042739 A JP 2006042739A JP 4654936 B2 JP4654936 B2 JP 4654936B2
Authority
JP
Japan
Prior art keywords
region
voltage
gate
channel formation
bias voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006042739A
Other languages
English (en)
Other versions
JP2006157050A (ja
Inventor
一郎 藤原
豊 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2006042739A priority Critical patent/JP4654936B2/ja
Publication of JP2006157050A publication Critical patent/JP2006157050A/ja
Application granted granted Critical
Publication of JP4654936B2 publication Critical patent/JP4654936B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本発明は、メモリトランジスタのチャネル形成領域とゲート電極との間のゲート絶縁膜の内部に、平面的に離散化された電荷蓄積手段(例えば、MONOS型やMNOS型における窒化膜内の電荷トラップ、酸化膜と窒化膜界面の電荷トラップ、或いは互いに絶縁された小粒径導電体等)を有し、当該電荷蓄積手段に対し電荷(電子またはホール)を電気的に注入して蓄積し又は引き抜くことを基本動作とする不揮発性半導体記憶装置及びその書き込みおよび動作方法に関する。特定的に、本発明は非選択なメモリトランジスタについて、そのソース、ドレインないしゲートにそれぞれ所定のバイアス電圧を印加することによって、選択メモリトランジスタへの書き込みまたは消去時に非選択メモリトランジスタへの誤書き込みないし誤消去を有効に防止するインヒビット電圧印加に関する。
高度情報化社会、或いは高速,広帯域ネットワーク社会において、大容量のファイルメモリ,AV用途メモリに対するニーズは大きい。現在、1ギガバイト(GB)以上のデータを記憶する大容量メモリシステムとして、ハードディスクおよび光ディスクなどのディスクを記録媒体としたディスクメモリシステムが使用されている。この大きな市場を、不揮発性半導体メモリで置き換えようとする研究が、近年活発化している。
ところが、不揮発性半導体メモリは、ハード装置の小型化,軽量化のトレンドには合致しているものの、現状では未だ記憶容量が不足し、1ギガビット(Gb)以上の大容量を有する一括消去型の半導体メモリ(フラッシュメモリ)を実現するに至っていない。また、上記不揮発性半導体メモリは、記憶容量不足に加え、ディスクメモリと比較してビットコストの低減が不十分であり、これらを解消するために不揮発性半導体メモリを高集積化することは重要である。
不揮発性半導体メモリを高集積化するためには、大別すると、半導体の微細加工技術を駆使し或いはメモリセルの回路方式やデバイス構造を工夫して、メモリセルアレイおよび周辺回路の占有面積そのものを縮小していく方法と、各メモリセルを構成するメモリトランジスタを多値化し、単一トランジスタに複数ビットを記憶させて同じ集積度で実質的に記憶容量を上げる方法が、現在、精力的に検討されている。
前者の方法のうち、微細化はいわゆるスケーリング則によって行われるが、1Gb以上の大容量半導体メモリをFG(Floating Gate) 型のフラッシュメモリで実現するにはスケーリングに関する種々の本質的な問題点、とくにトンネル酸化膜厚がスケーリングされないことに起因した動作電圧の低電圧化が難しくなっている点が指摘されている(日経マイクロデバイス1月号及び2月号,1997年参照)。
すなわち、FG型のフラッシュメモリではフローティングゲートでの電荷の保持がトンネル酸化膜の膜厚のみに依存しているため、フローティングゲートからのバックトンネリング電流の理論的な解析により、トンネル酸化膜の膜厚は6nm程度に物理的に制限されている。しかし、この物理的限界に達する以前の段階で、現行のFG型では、データの書き込みに10MV/cm程度の高電界を用いるために、データの書換え回数の増加にともなってトンネル酸化膜のストレスリークが増え、これが実効的なトンネル酸化膜の膜厚限界を決めることが指摘されている。ストレスリーク電流の増大による膜厚制限により、トンネル酸化膜の厚みを理論限界値の6nmまで薄膜化することが困難であり、現実的なトンネル酸化膜の限界は8nmであるとされている。低電圧書き込みのためにはトンネル酸化膜を薄くしなければならないが、上記したトンネル酸化膜の薄膜化の限界は、低電圧化のスケーリング則に矛盾し、書き込み電圧のスケーリングが困難になってきている。そして、その結果、周辺回路の面積縮小化等が大変困難になってきている。
一方、MONOS(Metal-Oxide-Nitride-Oxide Semiconductor) 型不揮発性メモリでは、電荷保持を主体的に担っている窒化膜(Sixy 膜;0<x<1,0<y<1)中のキャリアトラップが空間的(平面方向および膜厚方向)に離散化して拡がっているために、データ保持特性が、トンネル酸化膜厚のほかに、Sixy 膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。このように電荷蓄積手段が空間的に離散化されている場合は、トンネル酸化膜に一部欠落がある場合でも記憶素子全体の電荷保持特性に大きな影響を与えない。
このため、トンネル酸化膜の薄膜化の問題はFG型ほど深刻ではなく、微細化した極微細メモリトランジスタにおけるトンネル酸化膜のスケーリング性は、MONOS型の方がFG型よりも優れている。
かかるMONOS型またはMNOS型の不揮発性メモリについて、ビットあたりのコスト低減、高集積化を図り大規模な不揮発性メモリを実現するには、1トランジスタ型のセル構造を実現することが必須である。
しかし、従来のMONOS型等の不揮発性メモリは、メモリトランジスタに選択トランジスタを接続させた2トランジスタ型が主流であり、1トランジスタセルを実現するセル技術の確立が従来からの課題となっていた。この1トランジスタセル技術確立のためには、電荷蓄積手段を含むゲート絶縁膜を中心としたデバイス構造の最適化及び信頼性向上のほかに、ディスターブ特性の向上が重要である。しかしながら、1トランジスタセルのディスターブ特性のうち、とくに、プログラムディスターブ特性についての報告はこれまで2トランジスタセルの検討が行われてきたため殆どなされていないのが実情である。
本発明が解決しようとする課題は、FG型よりトンネル絶縁膜のスケーリング性に優れているとされるMONOS型等、電荷を平面的に離散化されたキャリアトラップ(“電荷蓄積手段”の一例)に蓄積または引き抜いて基本動作する不揮発性半導体記憶装置について、ディスターブ特性を改善するために非選択ワード線に接続されたセルのバイアス設定手法を新たに提案し、その実施に好適な構成の不揮発性半導体記憶装置を提供することにある。
本発明に係る不揮発性半導体記憶装置は、基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、行方向列方向に配置されている複数の記憶素子と、前記行方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記列方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉する列方向の複数の共通線と、動作時において、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び/又は前記ドレイン領域に、当該領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給するとともに、非選択のワード線に対し、前記チャネル形成領域の導電型がp型の場合は当該チャネル形成領域の電位より高く、n型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給し、前記逆バイアス電圧の供給により、選択されたワード線に接続されている前記非選択の記憶素子を書き込み時に誤書き込みされず、消去時に誤消去されない電圧にバイアスし、前記逆バイアス電圧および前記ゲートバイアス電圧の供給により、非選択のワード線に接続されソース領域及び/又はドレイン領域に前記逆バイアスが印加される非選択の記憶素子を誤消去されない電圧にバイアスし、前記ゲートバイアス電圧の供給により、前記選択された記憶素子が結合している共通線にソース領域とドレイン領域が結合し、前記非選択のワード線にゲート電極が接続されている非選択の記憶素子を誤書き込みまたは誤消去されない電圧にバイアスするインヒビット電圧供給手段と、有し、前記記憶素子のゲート長が、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加され、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するときのゲート長より短い
本発明に係る不揮発性半導体記憶装置の動作方法は、基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、行方向列方向に配置されている複数の記憶素子と、前記行方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記列方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉する列方向の複数の共通線と、を有する不揮発性半導体記憶装置の書き込み方法であって、動作時において、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び/又は前記ドレイン領域に対し、前記ゲート電極を前記チャネル形成領域と同電位とした状態で印加すると仮定した場合に前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するような電圧値を有し、当該ソース領域及び/又は前記ドレイン領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給するとともに、非選択のワード線に対し、前記チャネル形成領域の導電型がp型の場合は当該チャネル形成領域の電位より高く、n型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給するバイアス供給ステップを含み、前記バイアス供給ステップでは、前記逆バイアス電圧の供給により、選択されたワード線に接続されている前記非選択の記憶素子を書き込み時に誤書き込みされず、消去時に誤消去されない電圧にバイアスし、前記逆バイアス電圧および前記ゲートバイアス電圧の供給により、非選択のワード線に接続されソース領域及び/又はドレイン領域に前記逆バイアスが印加される非選択の記憶素子を誤消去されない電圧にバイアスし、前記ゲートバイアス電圧の供給により、前記選択された記憶素子が結合している共通線にソース領域とドレイン領域が結合し、前記非選択のワード線にゲート電極が接続されている非選択の記憶素子を誤書き込みまたは誤消去されない電圧にバイアスする
本発明は、AND型等のビット線やソース線が階層化されたものを含むNOR型に好適であり、さらに以下の場合に好適である。
(1)前記インヒビット電圧供給手段は、前記非選択の記憶素子のソース及び/又はドレイン領域を書き込みインヒビット電圧にバイアスする。
(2)前記インヒビット電圧供給手段は、前記ゲートバイアス電圧を、非選択のワード線に接続された前記非選択の記憶素子が誤書き込み及び/又は誤消去されないゲート電圧の上限値以下にバイアスする。
(3)前記インヒビット電圧供給手段は、前記ソース領域、前記ドレイン領域の双方に同一な前記逆バイアス電圧を供給する。
(4)少なくとも前記ドレイン領域に供給する前記逆バイアス電圧の絶対値が、前記インヒビット電圧供給手段により供給される前記ゲートバイアス電圧の絶対値より大きい。たとえば、前記ソース領域と前記ドレイン領域に共通な前記逆バイアス電圧の絶対値が、前記ゲートバイアス電圧の絶対値より大きい。
(5)前記記憶素子は、そのゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が前記ソース領域と前記ドレイン領域に印加されるときに、前記ソース領域と前記ドレイン領域からチャネル形成領域内で空乏層が伸びて合体する。前記記憶素子のゲート長でいえば、そのゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加され、前記ソース領域とドレイン領域からチャネル形成領域へ空乏層が延在し合体するときのゲート長より短い。
(6)前記記憶素子のゲート長は、0.2μm以下である。
なお、例えばAND型等では、複数の記憶素子のドレインまたはソースが接続されたビット線とソース線が、それぞれ主ビット線及び副ビット線、主ソース線及び副ソース線から構成され、例えば階層化された配線構造を有している。
以上述べてきた本発明の不揮発性半導体記憶装置及びその動作方法では、前記インヒビット電圧供給手段によって、非選択ワード線に接続された非選択記憶素子のゲートに対し、ゲートバイアス電圧が印加されることから、例えば電子を引き抜く方向の基板に垂直な電界成分が減少し、選択ワード線に接続された非選択記憶素子のソース領域およびドレイン領域への書き込みインヒビット電圧(インヒビットS/D電圧)範囲の上限が例えば従来の2倍またはそれ以上の電圧値になり、当該書き込みインヒビット電圧範囲が大幅に拡大される。
上記書き込みインヒビット電圧の範囲が拡大されたことにより、選択ワード線に供給するプログラム電圧を上げることができるので、プログラムの高速化を推進する余地が生まれる。
このインヒビットS/D電圧範囲の拡大は、FG型とは反対にゲート長が短いほど顕著であり、MONOS型等の電荷蓄積手段が平面的に離散化された不揮発性メモリデバイスに特有な現象である。後述する種々の検討結果から、この現象はインヒビットS/D電圧の印加によるチャネル形成領域の空乏化の程度と関係し、インヒビットS/D電圧範囲の拡大にゲート電圧の印加が有効であることが判明した。すなわち、電荷蓄積手段が平面的に離散化された不揮発性メモリデバイスにおいてゲート長が短い微細ゲート領域では、非選択ワード線をチャネル形成領域の電位と同じにするといった電圧設定下で大部分のチャネル形成領域が空乏化していて、電荷を基板側に抜く電界成分が大部分のチャネルで生じていることが、ディスターブマージン確保ができない要因である。本劣化現象はソースまたはドレインから空乏層がチャネル形成領域に広がって合体したときに特に著しい。そして、本発明における非選択ワード線への電圧印加が、この電界成分の減少をもたらす。
一方、FG型ではドレインまたはソースに逆バイアス電圧を印加すると、ゲート長が長い場合は浮遊ゲートとドレインまたはソースとの間の電圧が大きくなり、ディスターブマージンが小さい。ゲート長が短い場合はドレインまたはソースと浮遊ゲートのカップリング比が大きくなり浮遊ゲートの電圧もドレインまたはソース電圧変化に比例する成分が大きくなり、ディスターブマージンは却って改善される。この改善は空乏層がドレイン、ソースからチャネル形成領域に広がって合体した状態で特に著しい。このため、短ゲート長のFG型素子の非選択ワード線に逆バイアス電圧を加える必要は生じず、その結果として、当該逆バイアス電圧の印加は、長ゲート長のFG型素子の場合に有効である。
したがって、非選択ワード線に例えば正の電圧を印加することは、電荷蓄積手段が平面的に離散化された不揮発性メモリデバイスにおいて特別な意味があり、FG型と異なる作用によって書き込みディスターブ特性の向上、ひいては書き込みの高速化に極めて有効である。
本発明に係る不揮発性半導体記憶装置によれば、非選択ワード線にゲートバイアス電圧を印加することにより、非選択ワード線、非選択ビット線双方に接続された非選択セルのインヒビットS/D電圧の上限を上げ、プログラムディスターブマージンを大きくできる。このディスターブマージン改善効果は、ゲート長が0.2μmより短い領域において特に顕著である。
このインヒビットS/D電圧の上限を上げることは、これによって、同じ非選択ビット線に接続された非選択セルのプログラムディスターブマージンを拡大することができる。このことは、プログラム電圧を例えば通常の10Vより12Vまで増加してもプログラムディスターブ特性、特にインヒビットS/D電圧のマージンが十分とれることにつながり、この結果、書き込み速度の高速化(例えば100倍)が可能になる。
このようなプログラムディスターブマージンの拡大によって、メモリセルのトランジスタ数を単一とした1トランジスタセルの実現が容易化される。この実現のためには、ディスターブマージン拡大のほか、メモリトランジスタのしきい値電圧をデプリーションにならないエンハンス型メモリセルとする必要があるが、プログラム電圧の増大余地が生じたことによって同じプログラム速度ならトンネル絶縁膜を厚くでき、これにより消去特性において、しきい値電圧がデプリーションになりづらく、エンハンスメントで飽和するメモリ特性が得られ、この面でも1トランジスタセルが実現しやすくなる。
1トランジスタセルでは、選択トランジスタをメモリセルごとに配置する必要がなく、セル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れる。この結果、FG型不揮発性メモリのNOR型、AND型、NAND型あるいはDINOR型等と同等のセル面積の大容量なMONOS型等の不揮発性メモリを低コストで実現するが可能となった。
さらに、トンネル絶縁膜の膜厚を比較的厚くした場合、電荷蓄積手段へのホールの注入が抑制され、この結果、ホールによるトンネル絶縁膜の劣化が抑制され、書き込み消去繰り返し特性(エンデュランス特性)の向上が可能となる。
以上より、電荷蓄積手段が平面的に離散化された不揮発性メモリトランジスタを複数個有する不揮発性半導体記憶装置において、本発明によってプログラムディスターブマージンが拡大され、この結果、耐圧やデバイス特性を犠牲とすることなくセル面積が小さく低コストな1トランジスタ化セルの実現が容易化され、高速で大容量、低コストな不揮発性半導体メモリの実現が可能となる。
本発明は、NOR型、NAND型などの各種セル方式の不揮発性メモリに広く適用可能である。NOR型には、ビット線ないしソース線が階層化されたセル構成、例えばAND型,DINOR型等を含む。
一般に、不揮発性メモリとしての主要特性を調べるにあたっては、セル動作を確認するために具体的なセル構造を用い、このセル構造ごとに異なるバイアス条件下でのディスターブ特性を評価し、また現世代あるいは次世代でのスケーリング性を確認するためにゲート長とディスターブマージンとの関係を明かにすることが望ましい。
そこで、MONOS型に代表される電荷蓄積層が平面的に離散化された不揮発性半導体メモリのプログラムディスターブマージンを決めている要因を探る検討をNOR型を例に種々行い、素子微細化を進める上での問題点をあらいだした。
以下、本発明に係る不揮発性半導体記憶装置及びその書き込み方法を、図面を参照しながら詳細に説明するが、これに先立って、上記した本発明前のバイアス設定の問題点が判明したインヒビットS/D電圧の最適範囲を求める検討結果が本発明の前提となっていることから、この検討結果について述べる。つぎに、本発明の実施形態を、本発明適用後の不揮発性メモリの諸特性を示すことによって本発明の有効性を実証しながら詳細に説明する。なお、現在の1トランジスタNOR型セルのメモリデバイスはFG型を用いることが主流であることから本発明とFG型との差異を明確にすることは重要であり、以下の説明は、FG型との比較考察を適宜行いながら進める。
<本発明前のインヒビットS/D電圧の最適範囲>
図22には、この検討の際に用いたソース分離NOR型のセル配列を示している。ここで、選択ワード線WL1に接続された非選択なセルをA、非選択ワード線WL2に接続されたセルで、選択セルSと同じ選択ソース線SL1および選択ビット線BL1に接続された非選択なセルをC、非選択ワード線WL2に接続され、非選択ソース線SL2および非選択ビット線BL2に接続された非選択なセルをBと定義した。また、1ストリング内のワード線は100本であった。
NOR型セルの書き込み動作時には、非選択ソース線SL2および非選択ビット線BL2を同時に逆バイアス、即ち基板又はウエル等のチャネル形成領域(0V)に対し正の電圧を印加した状態で選択ワード線WL1にプログラム電圧(例えば、10V)を印加することにより、非選択セルA〜Cのプログラムディスターブを抑制した。このとき他のワード線WL2,ビット線BL1およびソース線SL1は0電位であるから、選択セルSのゲートとチャネル形成領域間に高電圧が印加されて電子が基板側から注入され書き込みが行われる一方、非選択セルAが弱い書き込み状態、非選択セルBが弱い消去状態となる。したがって、かかる1トランジスタ型セルの実現のためには、これら非選択セルAおよびBの書き込みディスターブを如何に抑えるかが重要となる。
そこで、プログラム電圧と、非選択ソース線WL2および非選択ビット線BL2に印加する電圧(インヒビットS/D電圧)との関係を検討し、インヒビットS/D電圧のディスターブマージンの大きさを評価した。具体的には、図24に示すインヒビット特性評価条件(バイアス設定値、インヒビットマージンの判定条件)下で、ゲート電圧とインヒビットS/D電圧との関係(インヒビット特性)のゲート長依存性を評価した。
図23は、この評価結果を示すグラフである。
図23に示すように、NOR型セルのMONOS型不揮発性メモリを用いたプログラムディスターブ特性評価において、インヒビットS/D電圧には最適領域が存在し(図23斜線部)、その上限は非選択セルBの書き込み状態でのディスターブ特性で制限され、下限は非選択セルAの消去状態でのディスターブ特性で制限されることが判明した。
また、MONOS型不揮発性メモリでは、非選択セルBでのインヒビットS/D電圧の上限値が短ゲート長化にともなって急速に低下するために、実験に用いたチャネル形成領域の不純物濃度では、ゲート長が0. 2μmより短くなるとディスターブマージンが殆どなくなることが判明した。また、チャネル形成領域の不純物濃度が本実験より低い場合には、より長いゲート長領域からディスターブマージンが低下することも分かった。これは、インヒビットS/D電圧の印加により、ソースまたはドレインから空乏層がチャネル形成領域へ延びて合体するため、チャネル形成領域上のほぼ全領域でソース,ドレイン領域からの電界で蓄積電荷が電荷蓄積手段から引き抜かれるからである。
なお、上記問題点はMONOS型について示したが、例えばMNOS型等の電荷蓄積層が平面的に離散化している他の不揮発性メモリについても、1トランジスタセルを実現することを困難とする同様な問題が存在している。
一方、FG型不揮発性メモリにおけるインヒビットS/D電圧の最適範囲は、ゲート長依存性は逆で、即ち短ゲート長側においてゲート長が長いときより上記最適範囲が拡大する方向にあり、広範なゲート長範囲内で十分なインヒビットS/D電圧許容幅が確保されている。
このFG型とMONOS型間の相違は、インヒビットS/D電圧の最適範囲を決定するメカニズムが両者で異なることを示唆するものである。
上述した検討の結果、NOR型不揮発性メモリにおいて、非選択ワード線、非選択ビット線に接続された非選択セルのソースおよびドレインに印加可能な電圧が短ゲート長化ととも急速に低下することを見い出した。また、この検討に用いたMONOS型不揮発性メモリにおいてゲート長0.2μm未満でプログラムディスターブマージンを確保できない理由は、ソースまたはドレインからチャネル形成領域への空乏層の広がりにより、その空乏層からの電界で電荷蓄積手段から電荷が引き抜かれたためであることが分かった。この現象は、ONO膜中の電荷トラップ等、電荷蓄積手段が平面的に離散化されたメモリ素子に特有であり、通常のFG型には見られないことを確認した。この短ゲート長側でのマージン低下は、ONO膜をはじめとする、Siナノ結晶、微細分割型フローティングゲート等の平面的に離散化された電荷保持媒体中の電子がトランジスタのチャネル形成領域側に引き抜かれることにより生じると推定される。このため、チャネル垂直方向の電界の大きさが問題となる。この垂直方向の電界がチャネル全面で生じるときに、プログラムディスターブが著しくなる。これは、インヒビット電圧を印加したときにソース及びドレイン領域から空乏層が延びて、チャネル形成領域で合体する程度の短チャネル領域で生じる。
そこで、本検討では更に2次元デバイスシミュレータを用いてチャネル垂直方向の電界成分の大きさ、分布、その電界成分のゲート電圧およびゲート長依存性等を調べた。その結果、電子を引き抜く電界成分を減少させるにはp型の基板又はウエルに対し正のゲート電圧(チャネル形成領域に対して逆バイアス電圧)の印加が有効で、特にチャネル形成領域が全面空乏化している極微細ゲート長側で効果的であることが予想どおり証明された。また、この正電圧印加により当該非選択セルについては大幅なディスターブマージンの拡大が達成でき、他の非選択セルに対する改善余地が生じることから、当該非選択セルと、同じ非選択ビット線に接続されドレイン領域同士が共通接続された他の非選択セルの書き込みディスターブをともに改善するには、ゲート電極をチャネル形成領域に対して逆バイアスすることが有効であるとの知見を得た。
本発明の、又は本発明が好適に実施可能な不揮発性メモリは、ゲート絶縁膜中の電荷蓄積手段が平面的に離散化された記憶素子(メモリトランジスタ)を有する。ここで、「電荷蓄積手段」とは、ゲート絶縁膜内に形成され、そのゲート絶縁膜上のゲート電極への印加電圧に応じてチャネル形成領域側との間で電荷をやり取りし、電荷保持する電荷保持媒体をいう。また、「平面的に離散化された電荷蓄積手段」とは、ONO(Oxide-Nitride-Oxide) 膜またはNO(Nitride-Oxide) 膜等の窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップ、シリコン等からなり粒径が10ナノメータ(nm)オーダまたはそれ以下の互いに絶縁されたナノ結晶、ポリシリコン等からなり微細なドット状に分割され互いに絶縁された微細分割フローティングゲート等をいう。
本発明は、書き込み禁止電圧の設定に関するもので、そのマージン拡大を、書き込み時に、非選択ワード線にチャネル形成領域に関して逆バイアスとなる方向の電圧を印加した状態で、非選択なソース線およびビット線等の共通線に(例えば、同一な)逆バイアス電圧を印加して非選択セルA,Bの誤書き込みまたは誤消去を禁止することにより達成するものである。
ここで「チャネル形成領域」とは、その表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。「チャネル形成領域」は、狭義には、例えば半導体基板の表面部分のほか、基板内の表面側に形成されたウエル、半導体基板面に形成したエピタキシャル成長層或いはSOI(Silicon On Insulator)層などの一部をいい、広義には当該半導体基板,ウエル,エピタキシャル成長層,SOI層全体をいう。また、「チャネル形成領域に関して逆バイアスとなる方向」とは、チャネル形成領域の電位を基準とした電圧印加がプラス側かマイナス側の方向をいう。具体的には、チャネル形成領域の導電型がp型の場合の当該方向はプラス側、n型の場合の当該方向はマイナス側となる。さらに「共通線」とは、例えばビット線方向(列方向)の複数のメモリトランジスタ間でソース領域またはドレイン領域を共通に直接接続するか、容量結合する線をいい、例えばビット線やソース線のほかに、いわゆるブースタプレート等が該当する。
つぎに、本発明の実施形態を、更に具体的に説明する。
[第1実施形態]
本実施形態は、上記ゲート絶縁膜がONO膜からなるMONOS型不揮発性メモリについてである。
図1は、このMONOS型メモリトランジスタの素子構造を示す断面図、図2は本発明のMONOS型不揮発性メモリ装置の要部構成を示す回路図である。
図中、符号1はn型またはp型の導電型を有するシリコンウェーハ等の半導体基板、1aはチャネル形成領域、2および4は当該メモリトランジスタのソース領域およびドレイン領域を示す。本例の「チャネル形成領域」は、基板1内でソース領域2およびドレイン領域4に挟まれた部分が該当する。また、ソース領域2及びドレイン領域4は、チャネル形成領域1aと逆導電型の不純物を高濃度に半導体基板1に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域2及びドレイン領域4のチャネル形成領域1aに臨む基板表面位置に、LDD(Lightly Doped Drain) と称する低濃度不純物領域を具備させることが多い。
チャネル形成領域1a上には、ゲート絶縁膜6を介してメモリトランジスタのゲート電極8が積層されている。ゲート電極8は、一般に、p型またはn型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si) 、又はdoped poly-Si と高融点金属シリサイドとの積層膜からなる。
本実施形態におけるゲート絶縁膜6は、下層から順に、トンネル絶縁膜10,窒化膜12,トップ酸化膜14から構成されている。
トンネル絶縁膜10は、例えば熱酸化により形成された酸化シリコン(SiO2 )からなり、この絶縁膜内を電子が直接トンネリングにより伝導する。また、MONOS型ではトンネル絶縁膜10と窒化膜12の一部とで形成される三角ポテンシャルは電子が実効的にトンネルする領域となり、その内部の電子伝導がモディファイドFN(Modified Foweler Nordheim) トンネリングを利用して行われる。トンネル絶縁膜10の膜厚は、使用用途に応じて2.0nmから3.6nmの範囲内で決めることができ、ここでは2.8nmに設定されている。本例におけるトンネル絶縁膜10の少なくとも表面部は、熱窒化処理され窒化酸化層10aが薄く形成されている。
窒化膜12は、例えば5.0nmの窒化シリコン(Sixy (0<x<1,0<y<1))膜から構成されている。
トップ酸化膜14は、窒化膜12との間に深いキャリアトラップを高密度に形成する必要があり、このため成膜後の窒化膜を熱酸化して形成される。トップ酸化膜14がCVDで形成された場合は熱処理によりこのトラップが形成される。トップ酸化膜14の膜厚は、ゲート電極8からのホールの注入を有効に阻止してデータ書換可能な回数の低下防止を図るために、最低でも3.0nm、好ましくは3.5nm以上が必要である。
つぎに、このような構成のメモリトランジスタの製造方法例を、ゲート絶縁膜工程を中心に簡単に述べる。
まず、基本的な製造方法の大まかな流れを説明すると、用意した半導体基板1に対し素子分離領域の形成、ウエルの形成、ゲートしきい値電圧Vth調整用のイオン注入等を必要に応じて行った後、半導体基板1の能動領域上にゲート絶縁膜6を介してゲート電極8を積層し、これと自己整合的にソース・ドレイン領域2,4を形成し、層間絶縁膜の成膜とコンタクト孔の形成を行い、ソース・ドレイン電極形成、及び必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜と窓開け工程等を経て、当該不揮発性メモリトランジスタを完成させる。
上記ゲート絶縁膜6の形成工程では、まず、窒素中に希釈酸素を混入した雰囲気中での短時間熱酸化法(RTO法)でシリコン基板1を熱酸化して、トンネル絶縁膜10(最終厚み2.8nm)を形成する。つぎに、アンモニア雰囲気中でトンネル絶縁膜10に対し短時間熱窒化処理(RTN処理)を、例えば炉温度1000℃、処理時間1分の条件で行う。
つぎに、減圧CVD法で窒化膜12を最終膜厚が5.0nmとなるように、これより厚めに堆積する。このCVDは、例えば、ジクロロシラン(DCS)とアンモニアを混合した導入ガスを用い、基板温度650℃で行う。この熱酸化膜上の窒化シリコン膜形成では、必要に応じて、予め、出来上がり膜表面の荒さの増大を抑止するため下地面の前処理(ウェーハ前処理)及び成膜条件を最適化するとよい。この場合、ウェーハ前処理を最適化していないと窒化シリコン膜の表面モフォロジーが悪く正確な膜厚測定ができないことから、このウェーハ前処理を充分に最適化した上で、次の熱酸化工程で膜減りする窒化シリコン膜の減少分を考慮した膜厚設定を行う。
形成した窒化シリコン膜表面を熱酸化法により酸化して、トップ酸化膜14(3.5nm)を形成する。この熱酸化は、例えばH2 O雰囲気中で炉温度950℃で行う。これにより、トラップレベル(窒化シリコン膜の伝導帯からのエネルギー差)が2.0eV以下の程度の深いキャリアトラップが約1〜2×1013/cm2 の密度で形成される。また、窒化膜12が1nmに対し熱酸化シリコン膜(トップ酸化膜14)が1.6nm形成され、この割合で下地の窒化膜厚が減少し、窒化膜12の最終膜厚は5nmとなる。
本例の不揮発性メモリでは、図2に示すように、上記構成のメモリトランジスタ1個でNOR型セルアレイのメモリセルが構成されている。NOR型セルアレイでは、メモリトランジスタM11〜M22が行列状に配置され、これらトランジスタ間が前記図22と同様にワード線、ビット線および分離型ソース線によって結線されている。また、前記図22と同様に、セルA〜C及びセルSを定義した。なお、図2では4セル分を示すが、実際のセルアレイは同様な繰り返し配置、結線によって構成されている。
本発明における不揮発性メモリでは、少なくとも非選択なビット線およびソース線に接続され、非選択メモリトランジスタの前記ソース領域2及びドレイン領域4(図1)に対し、前記チャネル形成領域1aとのpn接合に逆バイアスを印加する書き込みインヒビット電圧供給回路20と、少なくとも非選択なワード線に接続され、前記ゲート電極8に素子形成領域を基準とする電圧を印加する非選択ワード線バイアス回路22とを有する。
これら電圧供給回路20,22は、選択セルのプログラムに先立って、非選択ワード線にチャネル形成領域1aに関し逆バイアスとなる方向の所定電圧、例えば正の電圧(以下、単に正バイアス電圧ともいう)を印加し、次いで、ソース領域2およびドレイン領域4に前記チャネル形成領域1a対し逆バイアスとなる電圧(以下、単に逆バイアス電圧という)を印加することにより、プログラムディスターブマージンの大幅な改善を行うものである。
なお、この書き込みインヒビット電圧供給回路20は、メモリトランジスタのソース領域2とドレイン領域4との双方に同時に同一な逆バイアス電圧を付与することを前提として以下の説明を進めるが、本発明では、逆バイアス電圧は同一電圧に限定されず、またソース領域2とドレイン領域4の何れか一方に逆バイアス電圧を付与し、他方をオープンとするようにしてもよい。また、ソース線とビット線で異なる電圧を印加することも可能である。
このような構成の不揮発性メモリにおいて、選択セルSにデータを書き込む際、非選択ワード線バイアス回路22により、非選択ワード線WL2に基板電位0Vのときは所定の電圧、例えば3.5Vを印加する。また、書き込みヒンヒビット電圧供給回路20により、非選択ソース線SL2および非選択ビット線BL2に基板電位0Vのときは所定の逆バイアス電圧、例えば5Vを印加し、選択ソース線SL1および選択ビット線BL1を電位0Vで保持する。
この状態で、選択ワード線WL1にプログラム電圧(例えば、10V〜12V)を印加すると、選択セルSのメモリトランジスタM11では、その電荷蓄積手段に基板1のチャネル形成領域1a全面から電荷がトンネリング注入され、しきい値電圧Vthが変化してデータが書き込まれる。なお、バイアス電圧印加の順序は、上述のように正バイアス電圧印加、逆バイアス電圧印加、プログラム電圧印加の順で行うと、非選択セルBがディスターブを受けにくく好ましい。
本発明における逆バイアス電圧と非選択ワード線のバイアス電圧(正バイアス電圧)は、望ましくは、絶対値で比較すると逆バイアス電圧のほうが大きく設定される。この両バイアス電圧の値に応じて、上記書き込み時に非選択セルAは弱い書き込み状態になり、非選択セルBは弱い消去状態におかれるが、後で詳述するように非選択ワード線のバイアス電圧印加によって、逆バイアス電圧のディスターブマージンが特に上限側で大幅に拡大されることから、両非選択セルともに、この書き込み時のディスターブ(プログラムディスターブ)を有効に防止することができる。なお、非選択セルCについても、基板電圧0Vでは弱い書き込み状態になることから、このプログラムディスターブ防止を考慮して前記非選択ワード線のバイアス電圧の値を決める必要がある。
〔インヒビットS/D電圧最適範囲のゲート長依存性〕
上述した書き込み時のバイアス条件下で非選択セルA及びBについて、図23と同様なインヒビットS/D電圧最適範囲のゲート長依存性を測定した。この結果を図3に示す。なお、この測定におけるパルス電圧印加条件および判定条件は、図24に示したものと同じとした。
この結果、非選択ワード線のバイアス電圧を3. 5V印加することにより、インヒビットS/D電圧の最適範囲の上限は広いゲート長範囲で7. 5V以上になっていることが分かった。
また、後で図7に関して述べるように、非選択ワード線には長ゲート長のときは4.2V、ゲート長0.2μm以下ではさらに大きな電圧の印加が可能であるので、さらにインヒビットS/D電圧の上限値は増加する。
以上より、図23で示されていた0. 2μmよりも短ゲート側でのインヒビットS/D電圧が殆ど確保できないといった問題が大幅に改善された。また、図3では0. 18μmまでのデータしか示していないが、さらにゲート長が短い領域においても、非選択ワード線にバイアス電圧を印加することによりインヒビットS/D電圧が大幅に改善されることを確認した。さらに、後述するように、書き込み状態のしきい値電圧を2Vより2.5Vに増加した場合であっても、非選択ワード線に正バイアス電圧を印加することにより、非選択セルBのディスターブ特性が大幅に改善されることを確認した。
これらの結果は、非選択ワード線にチャネル形成領域1aに関して逆バイアスとなる方向の電圧を印加することが、インヒビットS/D電圧のマージン確保の点で、0. 18μm世代以降のMONOS型メモリトランジスタにおいても十分であることを示すものである。
このインヒビットS/D電圧を高く設定できることは、非選択セルAのプログラムディスターブマージンを拡大する。また、非選択セルAのプログラムディスターブマージンを同じとすれば、それだけ選択ワード線電圧、即ちプログラム電圧を上げる余地が生じることなる。
〔チャネル垂直方向の電界分布強度〕
上述したように、プログラムディスターブマージンの大幅な改善がMONOS型に特有でゲート長が短いほど改善効果が大きいこと、及び、この改善が起こるバイアス条件がチャネルを空乏化する電界印加方向であることから、チャネル形成領域内の電界分布を調べることが重要である。また、プログラムディスターブによって、しきい値電圧の減少量を検討する場合、ONO膜に印加されるチャネル垂直方向の電界の向きと大きさが重要となる。
そこで、2次元デバイスシミュレーション技術を用いて、MONOS型トランジスタの電界分布のゲート長依存性のシミュレーションを行なった。
その結果、ソースとドレインの双方を逆バイアスする場合には、そのバイアス電圧がチャネル中央部に影響して、ONO膜のトラップから電荷が抜ける方向に働く負のチャネル垂直方向電界が発生し、そのチャネル垂直方向の電界強度がゲートエッジ部下で最大になることが判った。
また、ゲート電圧が一定の場合、この最大電界はゲート長依存性を示さないが、ゲート長が短くなるにつれてゲート中心部の電界の向きがONO膜でトラップされた電子を保持する方向から電子を引き抜く方向に変化していることがシミュレーションでも示された。
図4は、ゲート長Lgが0.18μm,ソース電圧VS およびドレイン電圧VD が4Vでのチャネル垂直方向の電界強度Ey のゲート電圧依存性を示す。この図4から、Ey がゲートエッジ部下で電荷が抜ける方向(Ey の負方向)に最大になっていることが分かる。また、ゲートに電圧Vg を印加した場合、チャネル垂直方向電界Ey はすべての領域でゲートバイアス電圧の影響を受け、特にゲートエッジ下の最大電界はゲート電圧を大きくするとONO膜でトラップされた電子を引き抜く方向に働く電界の大きさを減少させる傾向、即ちEy が正側にシフトすることが明らかにされた。
このように、MONOS型不揮発性メモリでは、非選択ワード線に正バイアス電圧を印加した場合、ソース及びドレイン印加電圧によるチャネル形成領域への高電界が実効的に低減される作用を持つ。この結果として、ONO膜に加わる電界が低減され電荷が抜けにくくなることが、特に短ゲート長領域でインヒビットS/D電圧の最適領域が正側に拡大される要因である。
一方、FG型においては電荷蓄積手段が平面方向に導電性をもっているため、ソース領域またはドレイン領域と浮遊ゲートとの間のオーバーラップ部分での電圧により蓄積電荷が引き抜かれる。
FG型不揮発性メモリトランジスタでは、ゲート長が長いほうが浮遊ゲートとチャネル形成領域の中性部分との容量が大きく、上記オーバーラップ部分の電圧も大きくなるので、ディスターブ現象が著しい。従って、MONOS型における電荷を引き抜く方向の電界がゲート長依存性の前記シミュレーション結果と異なり、ゲート長を短くしていった場合、FG型では電界のかかりかたがMONOS型より緩やかとなる。このような電界のかかりかたの相違は、図23の説明で指摘したようにFG型不揮発性メモリにおけるインヒビットS/D電圧の最適範囲が短ゲート長側で拡大する傾向を示す要因であると考えられる。
以上の結果を総合的に勘案すると、MONOS型ではソース・ドレインを逆バイアスした場合、短ゲート長で空乏層が広がりチャネル形成領域が中心部まで空乏化する。これが、図23に示すインヒビットS/D電圧の最適範囲の上限が短ゲート長側で低下し、非選択セルBのインヒビット電圧を低下させることと深く関係する。
〔インヒビットS/D電圧のゲート電圧依存性〕
図5に、ゲート長が0. 2μmより短い領域でのインヒビットS/D電圧の上限値と非選択ワード線に印加した正のゲートバイアス電圧(以下、単にゲート電圧ともいう)との関係を示した。ゲート電圧が大きくなるにつれて、インヒビットS/D電圧の上限値は単調に増加している。また、インヒビットS/D電圧の上限値はあるゲート電圧で急激に増加する傾向を示している。インヒビットS/D電圧の上限値のゲートバイアス電圧依存性では、弱いゲート長依存性を有する。
図6に、書き込み状態のVthが2.5Vの場合でのインヒビットS/D電圧の上限値とゲート電圧との関係を示した。この場合も、インヒビットS/D電圧の上限値はゲート電圧が大きくなるにつれて増大する傾向を示した。インヒビットS/D電圧の上限値が7.5V以上になるゲート電圧は3.7Vであった。このゲートバイアス電圧は、後で述べるように、インヒビットゲート電圧に対して十分なマージンがあることが判った。
〔非選択セルCのインヒビットゲート電圧のゲート長依存性〕
図7に、非選択セルCのインヒビットゲート電圧のゲート長依存性を示した。ここで、インヒビットゲート電圧とは、ゲート電圧印加により非選択セルCに誤書き込みないし誤消去が生じないゲート電圧の上限値をいう。
非選択セルCにおいても、インヒビットゲート電圧はゲート長依存性を示し、ゲート長が短い領域で若干増加する傾向を示している。図7より、プログラム電圧が10Vの場合、平均的なインヒビットゲート電圧は4. 2V〜4.7Vであることが分かった。この値によって、各ゲート長の場合の非選択ワード線に印加可能なゲート電圧(Vg=10Vの場合)の上限値が決められている。
非選択セルBについての前記図3では、0.2μm以下の領域で同じインヒビットS/D電圧を得るために非選択ワード線に印加すべき電圧(ゲートバイアス電圧)はゲート長が短くなるに従って若干増加していた。これに対し、当該非選択セルCでは、図7に示すように、非選択ワード線に印加可能なインヒビットゲート電圧はゲート長が短くなるにつれて若干増大する傾向を示した。これは、非選択セルBとC間で、インヒビットゲート電圧の許容範囲が拡大する方向が一致することを示したものである。したがって、この結果により、0. 18μm以降の世代において、非選択セルBのインヒビットS/D電圧の最適範囲を拡大するために非選択ワード線に印加するゲートバイアス電圧の範囲と、非選択セルCのプログラムディスターブ特性を劣化させないインヒビットゲート電圧範囲との最適範囲のマージンがゲート長が短くなるにしたがって縮小しないことを確認できた。
以上より、非選択ワード線に例えば正のバイアス電圧を印加することにより、0. 2μmより短ゲート長側のプログラムディスターブマージンが大幅に改善され、少なくともゲート長が0. 18μmのMONOS型メモリセルの書き込み動作信頼性が向上していることが実験により確かめられた。
同様に、ゲート長が0.13μmのMONOS型メモリセルについても検討し、その結果、基本的には0.18μm世代と同様にプログラムディスターブマージン改善が可能な結果を得た。
その一例として、図8にインヒビットS/D電圧(書き込み状態のVth:2.5V)の上限値とゲートバイアス電圧との関係を0.18μm世代と比較して示す。ゲート長が0.13μmの世代は、0.18μm世代と比較して短チャネル効果に起因した種々の問題点を解決するためにトランジスタの各パラメータが設計値で異なる。とくに、0.13μmの世代のトランジスタは、そのチャネル形成領域の不純物濃度を、より高くしている。しかし、図8に示すグラフの基本的な傾向、即ちインヒビットS/D電圧の上限値がゲート電圧とともに増大することは、0.13μm世代と0.18μm世代で同じであった。ただし、インヒビットS/D電圧の上限値が7.5V以上となるゲート電圧は、0.13μm世代では4.5Vであり、0.18μm世代での値(3.7V)より増大している。これは、0.13μm世代ではよりチャネル長が短くなったことから、インヒビットS/D電圧に対して、チャネル形成領域が空乏化しやすくなったためである。
図9に、プログラム電圧をパラメータとした場合のインヒビットゲート電圧のゲート長依存性を示す。インヒビットゲート電圧は、ゲート長0.13μmで5V(プログラム電圧10V)あるいは6V(プログラム電圧11.5V)であり、非選択ワード線に印加する電圧4.2V(プログラム電圧10V)、同電圧4.5V(プログラム電圧11.5V)に対して十分にマージンがあることが分かった。
以上より、ゲート長0.13μm世代においても、本発明が十分に適用可能であることが実証できた。また、インヒビットS/D電圧の上限値が7.5Vとなるゲート印加電圧とインヒビットゲート電圧との間のマージンが十分にとれることが判った。さらに、例えば0.10μm等の更なる微細ゲート長領域において本発明を適用しても、インヒビットS/D電圧のマージンが実用上十分とれることも分かった。
〔非選択セルAのディスターブ特性とプログラム速度の関係〕
つぎに、非選択セルAのディスターブ特性とプログラム速度の関係についても検討した。
先の図3に示すように、インヒビットS/D電圧の下限はプログラム電圧で制限されている。図10に、プログラムディスターブ特性のマージンを制限している非選択セルAのゲートバイアス電圧(プログラム電圧)をパラメータとした場合のインヒビットS/D電圧のゲート長依存性を示した。プログラム電圧を10Vから12Vに変化させた場合、インヒビットS/D電圧の下限は11V以上では殆ど変化せず、このプログラム電圧範囲ではいずれのゲート長においても5V以下であることが分かった。一方、インヒビットS/D電圧の上限は、先に記述したように、非選択セルBによって律束され、非選択ワード線に正電圧(3.5V)を印加した場合、7. 5V以上にまで上昇することが分かっている。したがって、プログラム電圧を12Vにした場合も非選択セルのプログラムディスターブ特性のマージンは充分とれることが分かった。この測定時のプログラム電圧を12Vにした場合の書き込み時間(パルス印加時間)は0.1msであり、従って、0. 1msと短いプログラム時間での高速書き込みにおいても良好なディスターブ特性が期待できることが判明した。
図11は、この不揮発性メモリの書き込み/消去特性を示すグラフである。また、図12には、図11から読み取ったデータをもとに、しきい値電圧Vthが1Vと2Vにおけるプログラム電圧とプログラム時間との関係を示している。
図12から、MONOS型不揮発性メモリでは、プログラム電圧を1V増加させるだけでプログラム速度が約10倍改善されることが分かる。したがって、プログラム電圧を10Vより12Vにすることで、書き込み速度が約100倍改善されることが判明した。このような顕著な効果はFG型では見られないことから、本発明によるディスターブ特性の改善がもたらす大きな利点の一つとなっている。
以上は、本発明によるディスターブ関連の特性評価・検討結果を述べてきた。このほか、本発明においてソースおよびドレインを逆バイアスする際に耐圧(接合耐圧)に問題はないかを調べ、また主要デバイス特性についても確認しておく必要がある。
〔メモリトランジスタの耐圧〕
図13に、ゲート電圧0Vの場合の電流−電圧特性について書き込み状態及び消去状態の両者の場合について示した。
この結果、接合の降伏電圧は約10Vで、書き込み状態、消去状態に依存しないことが分かった。しかし、3V〜5V付近のサブブレークダウン領域における立ち上がり電圧は書き込み状態と消去状態で異なることが分かる。
図14に、書き込み状態における電流−電圧特性のゲート電圧依存性を示した。降伏電圧はゲート電圧依存性を示さず、サブブレークダウン領域における立ち上がり電圧はゲート電圧依存性を示した。サブブレークダウン領域はゲートエッジ部のドレイン/ソース領域表面でのバンド間トンネル現象に起因していると推定されるが、電流レベルが小さいため、ここでは問題にならないと考えられる。また、約10Vの降伏電圧もインヒビットS/D電圧の上限が7. 5V程度であるため、インヒビット特性に直接的に影響することはないと考えられる。以上より、0.18μmMONOS型メモリトランジスタにおいて、その接合耐圧はプログラムディスターブ特性の制限要因とはならないことが分かった。
〔主要デバイス特性〕
図15に、書き込み状態、消去状態での電流−電圧特性を示す。ゲート電圧0Vの場合、ドレイン電圧1. 5Vでの非選択セルの電流値は約1nAであった。この場合の読み出し電流は10μA以上であるため、非選択セルの誤読み出しが生じることはないと考えられる。したがって、ゲート長0.18μmのMONOS型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。また、ゲート電圧1. 5Vでのリードディスターブ特性も評価したが、3×108 sec以上の読み出し時間が可能であった。
図16に、書き込み条件(プログラム電圧:11. 5V、プログラム時間:0.7msec)、消去条件(消去時ゲート電圧:−7V、消去時間:100msec)でのデータ書き換え特性を示す。データ書換回数は、キャリアトラップが空間的に離散化されているために良好で、1×106 回を満足することが分かった。また、データ保持特性は1×106 回のデータ書き換え後で85℃、10年を満足した。
以上より、0. 18μm世代のMONOS型不揮発性メモリトランジスタとして充分な特性が得られていることを確かめることができた。
以下、本発明を適用可能なセル構造例としての微細NOR型セル構造と、ビット線及び/又はソース線が階層化されたセル方式例とを説明する。
〔自己整合技術と蛇行ソース線を用いた微細NOR型セル〕
図17に、自己整合技術と蛇行ソース線を用いた微細NOR型セルアレイの概略平面図を示す。
この微細NOR型セルアレイ70では、図示せぬpウエルの表面に縦帯状のトレンチまたはLOCOSなど素子分離領域71が等間隔でビット方向(図17の縦方向)に配置されている。素子分離領域71にほぼ直交して、各ワード線WLm-2 ,WLm-1 ,WLm ,WLm+1 が等間隔に配線されている。このワード線構造は、例えば図1と同様に、トンネル絶縁膜,窒化膜,トップ酸化膜及びゲート電極の積層膜から構成されている。
各素子分離領域の間隔内の能動領域において、各ワード線の離間スペースに、例えばn型不純物が高濃度に導入されてソース領域とドレイン領域とが交互に形成されている。このソース領域とドレイン領域は、その大きさがワード方向(図17の横方向)にはトレンチまたはLOCOS等の素子分離領域71の間隔のみで規定され、ビット方向にはワード線間隔のみで規定される。したがって、ソース領域とドレイン領域の大きさと配置のばらつきに関し、マスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
各ワード線の周囲は、サイドウォールを形成するだけで、ソース領域とドレイン領域とに対し、ビット線接続用のコンタクト孔とソース線接続用のコンタクト孔とが2度のセルフアラインコンタクト技術を同時に転用しながら形成される。しかも、上記プロセスはフォトマスクが不要となる。したがって、先に述べたようにソース領域とドレイン領域の大きさや配置が均一な上に、これに対して2次元的に自己整合して形成されるビット線またはソース線接続用のコンタクト孔の大きさも極めて均一となる。また、上記コンタクト孔はソース領域とドレイン領域の面積に対し、ほぼ最大限の大きさを有している。
その上でビット方向に配線されているソース線SLn-1 ,SLn ,SLn+1 は、ドレイン領域を避けながら素子分離領域71上とソース領域上に蛇行して配置され、上記ソース線接続用のコンタクト孔を介して、下層の各ソース領域に接続されている。ソース線上には、第2の層間絶縁膜を介してビット線BLn-1 ,BLn ,BLn+1 が等間隔で配線されている。このビット線は、能動領域上方に位置し、ビット線接続用のコンタクト孔を介して、下層の各ドレイン領域に接続されている。
このような構成のセルパターンでは、上記したように、ソース領域とドレイン領域の形成にマスク合わせの影響を受けにくく、また、ビット線接続用のコンタクト孔とソース線接続用のコンタクト孔が、2度のセルフアライン技術を一括転用して形成されることから、コンタクト孔がセル面積縮小の制限要素とはならず、ウエハプロセス限界の最小線幅Fでソース配線等ができ、しかも、無駄な空間が殆どないことから、6F2 に近い非常に小さいセル面積が実現できる。
なお、このセル構造においても、先に記述した本実施形態に係る非選択セルの誤書き込み及び/又は誤消去の禁止オペレーションが適用される。すなわち、プログラム時に非選択ワード線に正バイアス電圧を印加し、非選択ビット線/ソース線にチャネル形成領域に対して逆バイア方向の電圧を印加した後、選択ワード線にプログラム電圧を印加する。
〔ビット線及び/又はソース線が階層化されたNOR型セル〕
図18に、ビット線及びソース線が階層化された分離ソース型の微細NOR型セルアレイの回路構成を示す。
単位ユニットは、サブビット線SBLとサブソース線SSLとの間に並列に挿入(接続又は結合)された複数の単位セルトランジスタM11〜M1n又はM21〜M2nと、サブ配線SBL, SSLをメインの配線(ビット線BL1,BL2 又はソース線SL1,SL2 )にそれぞれ接続する2個の選択トランジスタS11, S12又はS21, S22とから構成されている。
その特徴は、第1にビット線とソース線が階層化されていること、第2にサブ配線を拡散層で構成した疑似コンタクトレス構造を有すること、第3にチャネル全面書き込み、チャネル全面消去のオペレーションを採用していることである。配線の階層化に関しては、ドレイン側の選択トランジスタS11又はS21が非選択の単位ユニットをメインのビット線BL1,BL2から切り離すため、メインビット線の容量が著しく低減され、高速化,低消費電力化に有利である。また、ソース側の選択トランジスタS12又はS22の働きで、サブソース線SSLをメインソース線MSLから切り離して、低容量化することができる。
疑似コンタクトレス構造を採用することにより、NOR型セルの単位面積を小さくすることができる。
さらに、トレンチ分離技術、自己整合作製技術(例えば、上記微細NOR型セルで用いた自己整合コンタクト形成技術)等を用いることにより、6F2 (Fは最小デザインルール)を達成可能である。サブビット線SBLまたはサブソース線SSLは拡散層、またはサリサイドを張り付けた拡散層で形成し、メインビット線BL1,BL2はメタル配線を用いる。
チャネル全面の書き込み/消去オペレーションを用いることにより、ドレインまたはソース拡散層でのバンド間トンネル電流を抑止するための2重拡散層構造を用いる必要がないため、拡散層から蓄積電荷を引く抜くオペレーションと比較して、メモリトランジスタのソース/ドレイン拡散層のスケーリング性に優れる。その結果として、セルの微細化スケーリング性が優れ、このため、より微細なゲート長のメモリトランジスタを実現することができる。
この回路構成のセルにおいても、先に記述した本実施形態に係る非選択セルの誤書き込み及び/又は誤消去の禁止オペレーションが、ほぼ同様に適用される。すなわち、プログラム時に非選択ワード線に正バイアス電圧を印加し、チャネル形成領域に対して逆バイア方向となるインヒビットS/D電圧をメインビット線/メインソース線に印加した状態で、選択ワード線にプログラム電圧を印加する。
なお、ビット線またはソース線を階層化した他の構造、例えばDINOR型、いわゆるHiCR型と称されソース線を隣接する2つのソース領域で共有した分離ソース型のセルアレイから構成される微細NOR型セルの場合であっても、本発明を適用することは可能である。
本実施形態では、非選択ワード線に例えば正のバイアス電圧を印加することにより、非選択ワード線、非選択ビット線双方に接続された非選択セルBのインヒビットS/D電圧の上限を上げ、プログラムディスターブマージンを大きくできることを、0.18μm世代のMONOS型不揮発性メモリにおいて実験的に確認することができた。この効果のゲート長依存性も調べた結果、ゲート長が0.2μmより短い領域において特に顕著であった。この改善効果は、ゲート電圧0Vの従来の場合ではチャネル形成領域が逆バイアス電圧により空乏化して、トランジスタのチャネル形成領域においてONO膜内の保持電荷が基板側に引き抜かれる方向の電界成分が増大しており、これをゲート電圧をチャネル形成領域に対し逆バイアス方向(本実施形態では、正方向)にバイアスする電圧の印加によって低減することによることを種々の実験データから実証することができた。このインヒビットS/D電圧の上限を上げることは、これにより同じ非選択ビット線に接続された非選択セルAのプログラムディスターブマージンを拡大することも分かった。また、トランジスタの耐圧を実験的に検討した結果、トランジスタ耐圧はインヒビットS/D電圧より大きく、プログラムインヒビット特性の制限要因にはならないことが分かった。主要デバイス特性への影響がないことも確認した。これらプログラムディスターブマージンの拡大を示すデータは、0.18μm世代以降のゲート長のMONOS型メモリトランジスタにもその原理から適用できる。
非選択セルAのプログラムディスターブマージンが拡大することによって、プログラム電圧を通常の10Vより12Vまで増加しても、プログラムディスターブ特性、特にインヒビットS/D電圧のマージンが十分とれることがわかり、これにより書き込み速度の高速化が可能になった。MONOS型の場合書き込み速度は1V増加で約10倍改善され、したがってプログラム電圧を10Vより12Vにすることで、書き込み速度が約100倍改善された。
このようなプログラムディスターブマージンの拡大によって、メモリセルのトランジスタ数を単一とした1トランジスタセルの実現が容易化される。この実現のためには、ディスターブマージン拡大のほか、メモリトランジスタのしきい値電圧をデプリーションにならないエンハンス型メモリセルとする必要があるが、プログラム電圧の増大余地が生じたことによって同じプログラム速度ならトンネル絶縁膜を厚くでき、これによりデータ保持特性及びリードディスターブ特性が改善され、この面でも1トランジスタセルが実現しやすくなった。
1トランジスタセルでは、選択トランジスタをメモリセルごとに配置する必要がなく、セル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れる。この結果、FG型不揮発性メモリのNOR型、AND型、NAND型あるいはDINOR型等と同等のセル面積の大容量MONOS型不揮発性メモリを低コストで実現するが可能となった。
さらに、トンネル絶縁膜の膜厚が比較的厚いため、電荷蓄積手段へのホールの注入が抑制され、この結果、ホールによるトンネル絶縁膜の劣化が抑制され、書き込み消去繰り返し特性(エンデュランス特性)が向上する。
なお、本例における書き込みインヒビット電圧供給回路は、ソース領域を逆バイアスした状態で情報の読み出しを行うことにより、実効的にエンハンスメント動作させるときに用いることも可能であり、この意味でも1トランジスタ化が容易化される。
[第2実施形態]
本実施形態では、MONOS型不揮発性半導体記録装置の変形例について示す。
図19は、このMONOS型メモリトランジスタの素子構造を示す断面図である。
本実施形態のMONOS型不揮発性メモリが、先の第1実施形態と異なるのは、本実施形態のゲート絶縁膜30が、窒化膜12に代えて酸化窒化膜32(SiOxy ,0<x<1,0<y<1)を具備することである。その他の構成、即ち半導体基板1、ソース領域2、ドレイン領域4、チャネル形成領域1a、トンネル絶縁膜10、トップ酸化膜14およびゲート電極8は、第1実施形態と同様である。なお、本例におけるトンネル絶縁膜10は、表面に窒化酸化層10a(図1)を有さないが、これは第1実施形態においても省略可能であり、本実施形態の特徴ではない。
酸化窒化膜32は、例えば5.0nmの膜厚を有する。また、本例におけるトンネル絶縁膜10は、窒化酸化層を有さないこととの関係で、第1実施形態よりやや薄く、使用用途に応じて2.0nmから3.0nmまでの範囲内で適宜選択できる。ここでは、2.5nm程度の膜厚とした。このことは、第1実施形態でトンネル絶縁膜にSiO2 膜を用いた場合も同様である。
このような構成のメモリトランジスタの製造では、トンネル絶縁膜10の成膜後、例えば減圧CVD法で酸化窒化膜32を最終膜厚が5.0nmとなるように、これより厚めに堆積する。このCVDは、例えば、ジクロロシラン(DCS),アンモニアおよびN2 Oを混合した導入ガスを用い、基板温度650℃で行う。この熱酸化膜上のSiOxy 膜形成では、必要に応じて、予め下地面の前処理(ウェーハ前処理)及び成膜条件を最適化するとよいことは第1実施形態と同様である。その後は、第1実施形態と同様に、トップ酸化膜14およびゲート電極材の成膜、電極加工等を経て、当該MONOS型メモリトランジスタを完成させる。
図2に示す回路構成は本実施形態においてもそのまま適用され、第1実施形態と同様な書き込み動作の際、非選択セルに対し、非選択ワード線に例えば正の電圧、非選択共通線に逆バイアス電圧をそれぞれ付与し書き込み/消去の禁止を行う。
このような構成のMONOS型不揮発性メモリについて、非選択セルA,Bのプログラムディスターブ特性について検討した。
すなわち、インヒビットS/D電圧最適範囲のゲート長依存性を調べ、チャネル垂直方向の電界分布強度を2次元デバイスシミュレーションにより求め、それぞれ図3、図4に示す第1実施形態と同様な結果が得られた。また、インヒビットS/D電圧の上限値のゲート電圧依存性について調べた結果、第1実施形態の図5がそのまま適用されるわけでなはいが同じ傾向が見られた。すなわち、ゲート電圧が大きくなるにつれてインヒビットS/D電圧は単調に増加し、あるゲート電圧から急激に増加する、また弱いゲート長依存性があった。
また、図7に示す非選択セルCのインヒビットゲート電圧のゲート長依存性のグラフも、本例にそのまま適用されるわけでないが、インヒビットゲート電圧が短ゲート長領域で若干増加する傾向は同じであった。ただし、平均的なインヒビットゲート電圧は4.4Vと第1実施形態に比べやや高かった。
つぎに、メモリトランジスタの耐圧を調べた。
第1実施形態における耐圧検討結果を示す図13および図14のグラフも、本例にそのまま適用されないが、接合の降伏電圧は10Vで書き込み状態、消去状態に依存しない、3V〜5V付近のサブブレークダウン領域における立ち上がり電圧は書き込み状態と消去状態で異なる、降伏電圧はゲート電圧依存性を示さず、サブブレークダウン領域における立ち上がり電流はゲート電圧依存性を示したことは、第1実施形態と同様であった。
つぎに、主要デバイス特性であるが、この場合も第1実施形態での図15および図16がそっくり適用されるわけではないが、主要特性値は同様な値が得られた。すなわち、電流−電圧特性におけるデータの読み出しゲート電圧は1. 5Vであり、このとき非選択セルにおけるドレイン電圧1. 5Vでの電流値は約1nAであることから非選択セルの誤読み出しが発生するほどではないこと、リードディスターブ特性から3×108 sec以上の読み出し時間が可能であること、第1実施形態と同様な書き込み条件下、データ書換回数は1×106 回を満足すること、及びデータ保持特性では1×106 回のデータ書き換え後で85℃、10年を満足する、との諸結果を得た。
以上より、0. 18μm世代のMONOS型不揮発性メモリトランジスタとして充分な特性が得られていることを確かめることができた。
なお、本実施形態においても、先の第1実施形態と同様に、自己整合技術と蛇行ソース線を用いた微細NOR型セルまたはビット線及び/又はソース線が階層化されたNOR型セルを用いて、チップ面積が小さい(例えば、約6F2 (F;最小デザイン幅)の)微細NOR型セルを実現可能である。
このような本実施形態に係るMONOS型不揮発性メモリは、第1実施形態と同様な効果を奏する。すなわち、非選択ワード線に例えば正のバイアス電圧を印加することにより、非選択セルBのインヒビットS/D電圧の上限を上げ、この結果、非選択セルA,Bのプログラムディスターブマージンを大きくできる。この効果は、ゲート長が0. 2μmより短い領域において特に顕著であり、ゲート電極を無バイアスした時のチャネル空乏化により増大しているチャネル垂直方向の電界成分をゲートバイアス電圧印加により低減することができることにより達成される。また、かかるバイアス設定は、トランジスタの耐圧および主要デバイス特性を劣化させることなく、プログラム電圧を通常の10Vより12Vまで増加して書き込み速度の高速化(100倍)を可能とする。また、プログラムディスターブマージンの拡大によって、1トランジスタセルの実現が容易化される。1トランジスタセル化は、エンハンスメントで飽和するメモリ特性が得られ易いことによっても容易化され、これによりセル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れる。とくに、自己整合技術と蛇行ソース線を用いた微細NOR型セルまたはビット線及び/又はソース線が階層化されたNOR型セルを用いると、セル面積を極めて小さくできる。
さらに、トンネル絶縁膜厚の膜厚が比較的厚いため、電荷蓄積手段へのホールの注入が抑制され、この結果、エンデュランス特性が向上する。
[第3実施形態]
本実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれた多数の互いに絶縁されたSiナノ結晶を用いた不揮発性半導体記憶装置(以下、Siナノ結晶型という)について示す。このSiナノ結晶は、好適には、その粒径が10ナノメータ以下である。
図20は、このSiナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のSiナノ結晶型不揮発性メモリが、先の第1実施形態と異なるのは、本実施形態のゲート絶縁膜40が、窒化膜12とトップ酸化膜14に代えて、トンネル絶縁膜10上の電荷蓄積手段としてのSiナノ結晶42と、その上の酸化膜44とがゲート電極8との間に形成されていることである。その他の構成、即ち半導体基板1、ソース領域2、ドレイン領域4、チャネル形成領域1a、トンネル絶縁膜10、ゲート電極8は、第1実施形態と同様である。なお、本例におけるトンネル絶縁膜10は、表面に窒化酸化層10a(図1)を有さないが、これは第1実施形態においても省略可能であり、本実施形態の特徴ではない。
Siナノ結晶42は、そのサイズ(直径)が例えば4.0nm程度であり、個々のSiナノ結晶同士が酸化膜44で空間的に、例えば4nm程度の間隔で分離されている。本例におけるトンネル絶縁膜10は、電荷蓄積手段(Siナノ結晶42)が基板側に近いこととの関係で、第1実施形態よりやや厚く、使用用途に応じて2.6nmから4.0nmまでの範囲内で適宜選択できる。ここでは、3.2nm程度の膜厚とした。
このような構成のメモリトランジスタの製造では、トンネル絶縁膜10の成膜後、例えば減圧CVD法でトンネル絶縁膜10の上に、複数のSiナノ結晶42を形成する。また、Siナノ結晶42を埋め込むかたちで、酸化膜44を、例えば7nmほど減圧CVDにより成膜する。この減圧CVDでは、原料ガスがDCSとN2 Oの混合ガス、基板温度が例えば700℃とする。この時Siナノ結晶42は酸化膜44に埋め込まれ、酸化膜44表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス(例えばCMP等)を行うとよい。その後は、ゲート電極材の成膜、電極加工等を経て、当該Siナノ結晶型メモリトランジスタを完成させる。
このように形成されたSiナノ結晶42は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約3.1eV程度とされる。この大きさの個々のSiナノ結晶42は、数個の注入電子を保持できる。なお、Siナノ結晶42を更に小さくして、これに単一電子を保持させてもよい。
図2に示す回路構成は本実施形態においてもそのまま適用され、第1実施形態と同様な書き込み動作の際、非選択セルに対し、その非選択ワード線に例えば正のバイアス電圧と、ソース・ドレイン領域に例えばチャネル形成領域に対して逆バイアス方向の逆バイアス電圧を付与し誤書き込みまたは誤消去の禁止を行う。
このような構成のSiナノ結晶型不揮発性メモリについて、まず、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と基板1との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル3. 1eVの場合のデータ保持を検討した。この結果、トラップレベル3. 1eVの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域1aまでの距離が3. 2nmと比較的に近い場合でも良好なデータ保持を示すことが分かった。
次いで、もう一つの重要な特性である書き込み消去における低電圧プログラミングについて検討した。本例における書き込み時間は、プログラム電圧が5Vの低プログラム電圧で1msec以下であり、Siナノ結晶型の高速書き込み性が実証できた。
非選択セルA,Bのプログラムディスターブ特性について検討した。
まず、インヒビットS/D電圧最適範囲のゲート長依存性を調べ、第1実施形態の図3はそのまま適用できないが、第1実施形態とほぼ同様な結果が得られた。すなわち、インヒビットS/D電圧の最適範囲の上限は全てのゲート長領域でほぼ7.5V以上に拡大され、これにより0.18μm世代のSiナノ結晶型不揮発性メモリにおけるプログラムディスターブマージンの拡大が達成された。
また、チャネル垂直方向の電界分布強度を2次元デバイスシミュレーションにより求め、第1実施形態の図4がそのまま適用さないものの、非選択ワード線に例えば正のバイアス電圧を印加することが、特にゲート長が0.2μm以下で非常に有効であることの原因について第1実施形態と同様な確証を得た。
また、図7に示す非選択セルCのインヒビットゲート電圧のゲート長依存性のグラフも、本例にそのまま適用されるわけでないが、インヒビットゲート電圧が短ゲート長領域で若干増加する傾向は同じであった。
つぎに、メモリトランジスタの耐圧を調べた。
第1実施形態における耐圧検討結果を示す図13および図14のグラフも、本例にそのまま適用されないが、メモリトランジスタの仕様が同じであったため接合の降伏電圧は10Vで書き込み状態、消去状態に依存しないこと等は、第1実施形態と同様であった。
つぎに、主要デバイス特性であるが、この場合も第1実施形態での図15および図16がそっくり適用されるわけではないが、データ書換え特性、データ保持特性のほか、リードディスターブ特性等について第1実施形態と同等で良好な結果が得られた。
このような本実施形態に係るSiナノ結晶型不揮発性メモリは、第1実施形態と同様な効果を奏する。すなわち、非選択ワード線に例えば正のバイアス電圧を印加することにより、非選択セルBのインヒビットS/D電圧の上限を上げ、この結果、非選択セルA,Bのプログラムディスターブマージンを大きくできる。この効果は、ゲート長が0. 2μmより短い領域において特に顕著であり、ゲート電極を無バイアスとした時のチャネル空乏化により増大しているチャネル垂直方向の電界成分を、ゲートバイアス電圧印加により低減することができることにより達成される。また、かかるバイアス設定は、トランジスタの耐圧および主要デバイス特性を劣化させることはない。プログラムディスターブマージンの拡大によって、1トランジスタセルの実現が容易化され、これによる種々の利点、即ちセル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れ、エンデュランス特性の向上をもたらす。
また、Siナノ結晶の大きさを均一に制御することにより、量子効果を用いた多値メモリを実現することも可能である。
[第4実施形態]
本実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに絶縁分離された多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置(以下、微細分割FG型という)について示す。
図21は、この微細分割FG型メモリトランジスタの素子構造を示す断面図である。本実施形態の微細分割FG型不揮発性メモリが、先の第1実施形態と異なるのは、メモリトランジスタがSOI基板に形成されていることと、本実施形態のゲート絶縁膜50が、窒化膜12とトップ酸化膜14に代えて、トンネル絶縁膜10上の電荷蓄積手段としての微細分割型フローティングゲート52と、その上の酸化膜54とがゲート電極8との間に形成されていることである。その他の構成のうち、トンネル絶縁膜10およびゲート電極8は、第1実施形態と同様である。なお、本例におけるトンネル絶縁膜10は、表面に窒化酸化層10a(図1)を有しないが、これは第1実施形態においても省略可能であり、本実施形態の特徴ではない。この微細分割フローティングゲート52は、先の第3実施形態のSiナノ結晶42とともに本発明でいう「小粒径導電体」の具体例に該当する。
SOI基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板奥側に埋込酸化膜を形成したSIMOX(Separation by Implanted Oxygen)基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図21に示したSOI基板は、半導体基板56、分離酸化膜58およびシリコン層60とから構成され、シリコン層60内に、チャネル形成領域60a,ソース領域2およびドレイン領域4が設けられている。
微細分割フローティングゲート52は、通常のFG型のフローティングゲートを、その高さが例えば5.0nm程度で、直径が例えば8nmまでの微細なポリSiドットに加工したものである。本例におけるトンネル絶縁膜10は、第1実施形態よりやや厚いが、通常のFG型に比べると格段に薄く形成され、使用用途に応じて2.5nmから4.0nmまでの範囲内で適宜選択できる。ここでは、最も薄い2.5nmの膜厚とした。
このような構成のメモリトランジスタの製造では、SOI基板上にトンネル絶縁膜10を成膜した後、例えば減圧CVD法で、トンネル絶縁膜10の上にポリシリコン膜(最終膜厚:7nm)を成膜する。この減圧CVDでは、原料ガスがDCS、基板温度が例えば600℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば8nmまでの微細なポリSiドットに加工する。このポリSiドットは、微細分割型フローティングゲート52(電荷蓄積手段)として機能する。その後、微細分割型フローティングゲート52を埋め込むかたちで、酸化膜54を、例えば9nmほど減圧CVDにより成膜する。この減圧CVDでは、原料ガスがDCSとN2 Oの混合ガス、基板温度が例えば700℃とする。この時、微細分割型フローティングゲート52は酸化膜54に埋め込まれ、酸化膜54表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス(例えばCMP等)を行うとよい。その後は、ゲート電極材の成膜、電極加工等を経て、当該微細分割FG型メモリトランジスタを完成させる。
このようにSOI基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
図2に示す回路構成は本実施形態においてもそのまま適用され、第1実施形態と同様な書き込み動作の際、非選択セルに例えば正のバイアス電圧と、例えば正の逆バイアス電圧を付与し書き込み/消去の禁止を行う。
このような構成の微細分割FG型不揮発性メモリについて、まず、非選択セルA,Bのプログラムディスターブ特性について検討した。
まず、インヒビットS/D電圧最適範囲のゲート長依存性を調べ、第1実施形態の図3はそのまま適用できないが、第1実施形態とほぼ同様な結果が得られた。すなわち、インヒビットS/D電圧の最適範囲の上限は全てのゲート長領域でほぼ7.5V以上に拡大され、これにより0.18μm世代以降のSOI素子分離構造のメモリトランジスタアレイにおける微細分割FG型トランジスタに必要なプログラムディスターブマージンが十分確保されていることを確認できた。
また、チャネル垂直方向の電界分布強度を2次元デバイスシミュレーションにより求め、第1実施形態の図4がそのまま適用さないものの、非選択ワード線に例えば正のバイアス電圧を印加することが、特にゲート長が0.2μm以下で非常に有効であることの原因について第1実施形態と同様な確証を得た。
また、図7に示す非選択セルCのインヒビットゲート電圧のゲート長依存性のグラフも、本例にそのまま適用されるわけでないが、インヒビットゲート電圧が短ゲート長領域で若干増加する傾向は同じであった。一方、非選択ワード線に印加可能な電圧は、ゲート長が短くなるにつれて、若干増加する傾向を示した。これは、0.18μm世代以降のSOI素子分離構造のメモリトランジスタアレイにおける微細分割FG型トランジスタにおいても、非選択ワード線に例えば正のバイアスを印加できることを原理的に示すものである。
つぎに、メモリトランジスタの耐圧を調べた。
第1実施形態における耐圧検討結果を示す図13および図14のグラフも、本例にそのまま適用されないが、メモリトランジスタの仕様が同じであったため接合の降伏電圧は10Vで書き込み状態、消去状態に依存しないこと等は、第1実施形態と同様であった。
つぎに、主要デバイス特性であるが、この場合も第1実施形態での図15および図16がそっくり適用されるわけではないが、データ書換え特性、データ保持特性のほか、リードディスターブ特性等について第1実施形態と同等以上の良好な結果が得られた。
このような本実施形態に係る微細分割FG型不揮発性メモリは、第1実施形態と同様な効果を奏する。すなわち、非選択ワード線に正バイアス電圧を印加することにより、非選択セルBのインヒビットS/D電圧の上限を上げ、この結果、非選択セルA,Bのプログラムディスターブマージンを大きくできる。この効果は、ゲート長が0. 2μmより短い領域において特に顕著であり、ゲート電極を無バイアスとした時のチャネル空乏化により増大しているチャネル垂直方向の電界成分を、例えば正のバイアス印加により低減することができることにより達成される。また、かかるバイアス設定は、トランジスタの耐圧および主要デバイス特性を劣化させることはない。プログラムディスターブマージンの拡大によって、1トランジスタセルの実現が容易化され、これによる種々の利点、即ちセル面積縮小、ひいてはチップ面積縮小によるコスト低減、大容量化が図れ、エンデュランス特性の向上をもたらす。
また、微細分割FGの大きさを均一に制御することにより、量子効果を用いた多値メモリを実現することも可能である。
なお、FG型不揮発性メモリおいても、プログラム時に非選択ワード線と非選択ソース線および非選択ビット線にバイアス電圧を印加する公知技術は存在するが、以上の第1〜第4実施形態のなかで随時述べてきたように本発明とは異なる。その要点をまとめると以下の如くである。
(1)チャネル全面FNトンネルリングによる書き込み消去型のFG型ではトランジスタの書き込み電圧が20Vと高いため、インヒビットS/D電圧が7〜8VとなりMONOS型等のインヒビット電圧4〜5Vと比較して、高くなっている。すなわち、非選択ワード線、非選択なソース線およびビット線に印加する電圧がFG型では10V程度になり、MONOS型よりかなり大きくなる。
(2)インヒビットS/D電圧のゲート長依存性がFG型とMONOS型で異なる。MONOS型はゲート長が短いほうがインヒビットS/D電圧マージンが厳しいが、FG型では逆にゲート長が長いほうが厳しい。したがって、前述したように本発明の技術とFG型へ適用されている技術とは原理が異なる。
(3)FG型では非選択セルBでは非選択ワード線の電圧の方が非選択ソース線、非選択ビット線の電圧よりも同一か若干高く設定される。逆に、MONOS型等では非選択ワード線の電圧の方が低く設定される。
本発明の第1実施形態に係るMONOS型不揮発性メモリトランジスタの素子構造を示す断面図である。 本発明の第1実施形態に係るMONOS型不揮発性メモリ装置の要部構成を示す回路図である。 本発明の書き込み時のバイアス条件下で非選択セルA及びBについて評価したインヒビットS/D電圧最適範囲のゲート長依存性の評価結果を示すグラフである。 チャネル垂直方向電界強度のゲート電圧依存性を示すグラフである。 ゲート電圧が0. 2μmより短い領域でのインヒビットS/D電圧と非選択ワード線に印加した正のバイアス電圧との関係を示したグラフ(書き込み状態のVth:2.0V)である。 書き込み状態のVthが2.5Vの場合について、図5と同様な関係を示すグラフである。 非選択セルCのインヒビットゲート電圧のゲート長依存性を示したグラフである。 ゲート長が0.13μmの場合、インヒビットS/D電圧の上限値とゲート電圧との関係をゲート長0.18μm世代と比較して示すグラフである。 プログラム電圧をパラメータにしてインヒビットゲート電圧のゲート長依存性を示すグラフである。 プログラムディスターブ特性のマージンを制限している非選択セルAのゲートバイアス電圧(プログラム電圧)をパラメータとした場合のインヒビットS/D電圧のゲート長依存性を示したグラフである。 図1に示す不揮発性メモリの書き込み/消去特性を示すグラフである。 図11から読み取ったデータをもとに、しきい値電圧が1Vと2Vにおけるプログラム電圧とプログラム時間との関係を示したグラフである。 ゲート電圧0Vの場合の電流−電圧特性について書き込み状態及び消去状態の両者の場合について示したグラフである。 書き込み状態における電流−電圧特性のゲート電圧依存性を示したグラフである。 書き込み状態、消去状態での電流−電圧特性図である。 所定の書き込み及び消去条件下でのデータ書き換え特性図である。 本発明が適用可能なセル構造例として、自己整合技術と蛇行ソース線を用いた微細NOR型セルを示す概略平面図である。 本発明が適用可能なセル方式例として、ビット線及びソース線が階層化された微細NOR型セルアレイを示す回路図である。 本発明の第2実施形態に係るMONOS型メモリトランジスタの素子構造を示す断面図である。 本発明の第3実施形態に係るSiナノ結晶型メモリトランジスタの素子構造を示す断面図である。 本発明の第4実施形態に係る微細分割FG型メモリトランジスタの素子構造を示す断面図である。 本発明前のインヒビットS/D電圧の最適範囲の検討の際に用いたソース分離NOR型のセル配列を示す回路図である。 図22の検討結果として、ゲート電圧とインヒビットS/D電圧との関係(インヒビット特性)のゲート長依存性の評価結果を示すグラフである。 インヒビット特性評価条件(バイアス設定値、インヒビットマージンの判定条件)を示す表である。
符号の説明
1…半導体基板、1a…チャネル形成領域、2…ソース領域、4…ドレイン領域、6,30,40,50…ゲート絶縁膜、8…ゲート電極、10…トンネル絶縁膜、10a…窒化酸化層、12…窒化膜、14…トップ酸化膜、20…書き込みインヒビット電圧供給回路(書き込みインヒビット電圧供給手段)、22…非選択ワード線バイアス回路(非選択ワード線バイアス手段)、32…酸化窒化膜、42…Siナノ結晶、44,54…酸化膜、52…微細分割型フローティングゲート、56…半導体基板、58…分離酸化膜、60…シリコン層、70…微細NOR型セルアレイ、71…素子分離領域、M11〜M22…メモリトランジスタ、S11等…選択トランジスタ、A〜C…非選択セル、S…選択セル、BL1 等…ビット線(又は主ビット線)、SBL…副ビット線、SL1 等…ソース線、SSL…副ソース線、MSL…主ソース線、WL1 等…ワード線、Vg …ゲート電圧、Vth…しきい値電圧

Claims (26)

  1. 基板と、
    前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、行方向と列方向に配置されている複数の記憶素子と、
    前記行方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、
    前記列方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉する列方向の複数の共通線と、
    動作時において、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び/又は前記ドレイン領域に、当該領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給するとともに、非選択のワード線に対し、前記チャネル形成領域の導電型がp型の場合は当該チャネル形成領域の電位より高く、n型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給し、前記逆バイアス電圧の供給により、選択されたワード線に接続されている前記非選択の記憶素子を書き込み時に誤書き込みされず、消去時に誤消去されない電圧にバイアスし、前記逆バイアス電圧および前記ゲートバイアス電圧の供給により、非選択のワード線に接続されソース領域及び/又はドレイン領域に前記逆バイアスが印加される非選択の記憶素子を誤消去されない電圧にバイアスし、前記ゲートバイアス電圧の供給により、前記選択された記憶素子が結合している共通線にソース領域とドレイン領域が結合し、前記非選択のワード線にゲート電極が接続されている非選択の記憶素子を誤書き込みまたは誤消去されない電圧にバイアスするインヒビット電圧供給手段と、
    を有し、
    前記記憶素子のゲート長が、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加され、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するときのゲート長より短い
    不揮発性半導体記憶装置。
  2. 少なくとも前記ドレイン領域に供給される前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
    請求項1に記載の不揮発性半導体記憶装置。
  3. インヒビット電圧供給手段は、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域、前記ドレイン領域の双方に同一な前記逆バイアス電圧を供給する
    請求項1に記載の不揮発性半導体記憶装置。
  4. 前記ソース領域と前記ドレイン領域に共通な前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
    請求項3に記載の不揮発性半導体記憶装置。
  5. 前記記憶素子は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加されるときに、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体する
    請求項1に記載の不揮発性半導体記憶装置。
  6. 前記記憶素子のゲート長は、0.2μm以下である
    請求項1に記載の不揮発性半導体記憶装置。
  7. 列方向の複数の記憶素子で共通な前記ソース領域としての副ソース線と、
    前記副ソース線との接続が第1の選択トランジスタを介して制御される、前記共通線としての主ソース線と、
    前記列方向の複数の記憶素子で共通な前記ドレイン領域としての副ビット線と、
    前記副ビット線との接続が第2の選択トランジスタを介して制御される、他の前記共通線としての主ビット線と、
    前記ゲート電極を行方向で共通に接続しているワード線と
    を有し、
    前記第1及び/又は第2の選択トランジスタを介して、主ソース線側及び/又は主ビット線側から前記逆バイアス電圧が供給される
    請求項1に記載の不揮発性半導体記憶装置。
  8. 前記基板の表面に互いに離間して形成された列方向ライン状の複数の素子分離領域をさらに有し、
    前記共通線が、前記ソース領域又はドレイン領域のうち一方の領域上に接続され、かつ、他方の領域上を避けるように前記素子分離領域上に迂回して配線されている
    請求項1に記載の不揮発性半導体記憶装置。
  9. 前記複数の素子分離領域は平行ストライプ状をなし、
    前記ソース領域およびドレイン領域上には、それぞれ前記ワード線の側壁に形成されたサイドウォール絶縁層によって自己整合コンタクト孔が開孔され、
    前記素子分離領域上に迂回して配線されている前記共通線は、前記一方の領域を共通に接続しながら蛇行して配線されている
    請求項8に記載の不揮発性半導体記憶装置。
  10. 前記電荷蓄積手段は、少なくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
    請求項1に記載の不揮発性半導体記憶装置。
  11. 前記ゲート絶縁膜は、
    前記チャネル形成領域上のトンネル絶縁膜と、
    当該トンネル絶縁膜上の窒化膜または酸化窒化膜と
    を含む
    請求項10に記載の不揮発性半導体記憶装置。
  12. 前記ゲート絶縁膜は、
    前記チャネル形成領域上のトンネル絶縁膜と、
    前記電荷蓄積手段としてトンネル絶縁膜上に形成された粒径が10ナノメータオーダ以下の互いに絶縁された小粒径導電体と
    を含む
    請求項10に記載の不揮発性半導体記憶装置。
  13. 基板と、前記基板の表面部に設けられた半導体のチャネル形成領域、当該チャネル形成領域と接するソース領域、当該ソース領域と離間して前記チャネル形成領域と接するドレイン領域、前記チャネル形成領域上に設けられたトンネル絶縁膜を含むゲート絶縁膜、当該ゲート絶縁膜上に設けられた導電性のゲート電極、および、前記トンネル絶縁膜上のゲート絶縁膜内に設けられ平面的に離散化された電荷蓄積手段をそれぞれが備え、行方向と列方向に配置されている複数の記憶素子と、前記行方向に並ぶ複数の記憶素子のゲート電極をそれぞれ電気的に接続する複数のワード線と、前記列方向に並ぶ複数の記憶素子で、前記ソース領域または前記ドレイン領域に結合し、前記複数のワード線と電気的に絶縁された状態で交叉する列方向の複数の共通線と、を有する不揮発性半導体記憶装置の書き込み方法であって、
    動作時において、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域及び/又は前記ドレイン領域に対し、前記ゲート電極を前記チャネル形成領域と同電位とした状態で印加すると仮定した場合に前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するような電圧値を有し、当該ソース領域及び/又は前記ドレイン領域が前記チャネル形成領域に対して逆バイアスとなる逆バイアス電圧を前記共通線を介して供給するとともに、非選択のワード線に対し、前記チャネル形成領域の導電型がp型の場合は当該チャネル形成領域の電位より高く、n型の場合は当該チャネル形成領域の電位より低いゲートバイアス電圧を供給するバイアス供給ステップを含み、
    前記バイアス供給ステップでは、
    前記逆バイアス電圧の供給により、選択されたワード線に接続されている前記非選択の記憶素子を書き込み時に誤書き込みされず、消去時に誤消去されない電圧にバイアスし、
    前記逆バイアス電圧および前記ゲートバイアス電圧の供給により、非選択のワード線に接続されソース領域及び/又はドレイン領域に前記逆バイアスが印加される非選択の記憶素子を誤消去されない電圧にバイアスし、
    前記ゲートバイアス電圧の供給により、前記選択された記憶素子が結合している共通線にソース領域とドレイン領域が結合し、前記非選択のワード線にゲート電極が接続されている非選択の記憶素子を誤書き込みまたは誤消去されない電圧にバイアスする
    不揮発性半導体記憶装置の動作方法。
  14. 少なくとも前記ドレイン領域に供給される前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  15. 前記逆バイアス電圧の供給では、選択された記憶素子が結合している共通線以外の共通線に結合している非選択の記憶素子の前記ソース領域、前記ドレイン領域の双方に同一な電圧を印加する
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  16. 前記ソース領域と前記ドレイン領域に共通な前記逆バイアス電圧の絶対値が、前記非選択のワード線に供給される前記ゲートバイアス電圧の絶対値より大きい
    請求項15に記載の不揮発性半導体記憶装置の動作方法。
  17. 前記記憶素子は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加されるときに、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体する
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  18. 前記記憶素子のゲート長は、その前記ゲート電極を前記チャネル形成領域と同電位とした状態で前記逆バイアス電圧が印加され、前記ソース領域と前記ドレイン領域から前記チャネル形成領域内で空乏層が伸びて合体するときのゲート長より短い
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  19. 前記記憶素子のゲート長は、0.2μm以下である
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  20. 列方向の複数の記憶素子で共通な前記ソース領域としての副ソース線と、
    前記副ソース線との接続が第1の選択トランジスタを介して制御される、前記共通線としての主ソース線と、
    前記列方向の複数の記憶素子で共通な前記ドレイン領域としての副ビット線と、
    前記副ビット線との接続が第2の選択トランジスタを介して制御される、他の前記共通線としての主ビット線と、
    前記ゲート電極を行方向で共通に接続しているワード線と
    を有し、
    前記第1及び/又は第2の選択トランジスタを介して、主ソース線側及び/又は主ビット線側から前記逆バイアス電圧が供給される
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  21. 前記不揮発性半導体記憶装置は、前記基板の表面に互いに離間して形成されている列方向ライン状の複数の素子分離領域をさらに有し、
    前記共通線が、前記ソース領域又はドレイン領域のうち一方の領域上に接続され、かつ、他方の領域上を避けるように前記素子分離領域上に迂回して配線されている
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  22. 前記複数の素子分離領域は平行ストライプ状をなし、
    前記ソース領域およびドレイン領域上には、それぞれ前記ワード線の側壁に形成されたサイドウォール絶縁層によって自己整合コンタクト孔が開孔され、
    前記素子分離領域上に迂回して配線されている前記共通線は、前記一方の領域を共通に接続しながら蛇行して配線されている
    請求項21に記載の不揮発性半導体記憶装置の動作方法。
  23. 前記電荷蓄積手段は、すくなくとも外部との間で電荷の移動がない場合に、前記チャネル形成領域に対向する面全体としての導電性を持たない
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
  24. 前記ゲート絶縁膜は、前記チャネル形成領域上のトンネル絶縁膜と、当該トンネル絶縁膜上の窒化膜または酸化窒化膜とを含む
    請求項23に記載の不揮発性半導体記憶装置の動作方法。
  25. 前記ゲート絶縁膜は、前記チャネル形成領域上のトンネル絶縁膜と、前記電荷蓄積手段としてトンネル絶縁膜上に形成された粒径が10ナノメータオーダ以下の互いに絶縁された小粒径導電体とを含む
    請求項23に記載の不揮発性半導体記憶装置の動作方法。
  26. 前記非選択のワード線に前記ゲートバイアス電圧を印加し、前記非選択の記憶素子の前記ソース領域及び/又は前記ドレイン領域に、前記共通線を介して前記逆バイアス電圧を印加した後、前記選択されたワード線にプログラム電圧を印加する
    請求項13に記載の不揮発性半導体記憶装置の動作方法。
JP2006042739A 1997-09-02 2006-02-20 不揮発性半導体記憶装置および、その動作方法 Expired - Fee Related JP4654936B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006042739A JP4654936B2 (ja) 1997-09-02 2006-02-20 不揮発性半導体記憶装置および、その動作方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP23669897 1997-09-02
JP26906797 1997-10-01
JP33619197 1997-12-05
JP2006042739A JP4654936B2 (ja) 1997-09-02 2006-02-20 不揮発性半導体記憶装置および、その動作方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP12642398A Division JP3951443B2 (ja) 1997-09-02 1998-05-08 不揮発性半導体記憶装置及びその書き込み方法

Publications (2)

Publication Number Publication Date
JP2006157050A JP2006157050A (ja) 2006-06-15
JP4654936B2 true JP4654936B2 (ja) 2011-03-23

Family

ID=36634861

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006042739A Expired - Fee Related JP4654936B2 (ja) 1997-09-02 2006-02-20 不揮発性半導体記憶装置および、その動作方法

Country Status (1)

Country Link
JP (1) JP4654936B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101460276B (zh) 2006-06-06 2012-01-11 三菱麻铁里亚尔株式会社 切削工具
JP2011170941A (ja) 2010-02-22 2011-09-01 Fujitsu Semiconductor Ltd 半導体メモリおよびシステム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3951443B2 (ja) * 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6478492A (en) * 1987-09-18 1989-03-23 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
JPH0548116A (ja) * 1991-08-21 1993-02-26 Rohm Co Ltd 不揮発性記憶装置
JP3512206B2 (ja) * 1992-12-17 2004-03-29 ローム株式会社 不揮発性記憶装置およびその製造方法
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3951443B2 (ja) * 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法

Also Published As

Publication number Publication date
JP2006157050A (ja) 2006-06-15

Similar Documents

Publication Publication Date Title
JP3951443B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4810712B2 (ja) 不揮発性半導体記憶装置及びその読み出し方法
JP4923318B2 (ja) 不揮発性半導体記憶装置およびその動作方法
JP4586219B2 (ja) 不揮発性半導体記憶装置の消去方法
JP4834897B2 (ja) 不揮発性半導体記憶装置およびその動作方法
JP4899241B2 (ja) 不揮発性半導体記憶装置およびその動作方法
US6872614B2 (en) Nonvolatile semiconductor memory device and process of production and write method thereof
JP4282248B2 (ja) 半導体記憶装置
JP5376414B2 (ja) メモリアレイの操作方法
JP2001085547A (ja) 不揮発性半導体記憶装置及びその読み出し方法
JP4547749B2 (ja) 不揮発性半導体記憶装置
JP4329293B2 (ja) 不揮発性半導体メモリ装置および電荷注入方法
JP4654936B2 (ja) 不揮発性半導体記憶装置および、その動作方法
JP2001024075A (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP4061985B2 (ja) 不揮発性半導体記憶装置
JP2005197737A (ja) 不揮発性メモリー素子
JP2000138300A (ja) 不揮発性半導体記憶装置及びその書き込み方法
JP2006236424A (ja) 不揮発性メモリデバイス、および、その電荷注入方法
JP3067420B2 (ja) 不揮発性記憶装置およびその駆動方法
JP2000031435A (ja) 不揮発性半導体記憶装置及びその読み出し方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100209

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101102

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101124

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101207

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140107

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees