JP4061985B2

JP4061985B2 - 不揮発性半導体記憶装置

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Publication number: JP4061985B2
Application number: JP2002186626A
Authority: JP
Inventors: 一郎藤原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-06-26
Filing date: 2002-06-26
Publication date: 2008-03-19
Anticipated expiration: 2019-07-13
Also published as: JP2003078051A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜の内部に電荷蓄積手段を有している不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、電荷を保持する電荷蓄積手段（浮遊ゲート）が平面的に連続したＦＧ(Floating Gate)型のほかに、電荷蓄積手段（電荷トラップ）が平面的に離散化された、例えばＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor)型などがある。
【０００３】
ＦＧ型の不揮発性メモリトランジスタにおいて、半導体のチャネル形成領域上にゲート絶縁膜を介してポリシリコンなどからなるフローティングゲートが積層され、さらに、フローティングゲート上に、たとえばＯＮＯ(Oxide-Nitride-Oxide)膜などからなるゲート間絶縁膜を介してコントロールゲートが積層されている。
【０００４】
一方、ＭＯＮＯＳ型の不揮発性メモリトランジスタにおいて、半導体のチャネル形成領域上に、たとえば、酸化シリコン膜あるいは窒化酸化膜などからなるトンネル絶縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁膜、酸化シリコン膜からなるトップ酸化膜が順に積層され、このトップ絶縁膜上にゲート電極が形成されている。
【０００５】
ＭＯＮＯＳ型不揮発性半導体メモリにおいて、電荷保持を主体的に担っている窒化膜〔Ｓｉ_ｘＮ_ｙ（０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。このために、電荷保持特性が、トンネル絶縁膜厚のほかに、Ｓｉ_ｘＮ_ｙ膜中のキャリアトラップに捕獲される電荷のエネルギー的及び空間的な分布に依存する。
【０００６】
トンネル絶縁膜に局所的にリーク電流パスが発生した場合、ＦＧ型では多くの電荷がリークパスを通ってリークして電荷保持特性が低下しやすい。これに対し、ＭＯＮＯＳ型では、電荷蓄積手段が空間的に離散化されているため、リークパス周辺の局所的な電荷がリークパスを通して局所的にリークするに過ぎず、記憶素子全体の電荷保持特性が低下しにくい。
このため、ＭＯＮＯＳ型においては、トンネル絶縁膜の薄膜化による電荷保持特性の低下の問題はＦＧ型ほど深刻ではない。したがって、ゲート長が極めて短い微細メモリトランジスタにおけるトンネル酸化膜のスケーリング性は、ＭＯＮＯＳ型の方がＦＧ型よりも優れている。
【０００７】
【発明が解決しようとする課題】
上記したＦＧ型不揮発性メモリ、あるいはＭＯＮＯＳ型などメモリトランジスタの電荷蓄積手段が平面的に離散化されている不揮発性メモリについて、ビットあたりのコスト低減、高集積化を図り大規模な不揮発性メモリを実現するには、１トランジスタ型のセル構造を実現することが必須である。
しかし、とくにＭＯＮＯＳ型等の不揮発性メモリでは、メモリトランジスタに選択トランジスタを接続させた２トランジスタ型が主流であり、現在、１トランジスタセル技術の確立に向けて種々の検討が行われている。
【０００８】
本発明の目的は、ゲート絶縁膜内の電荷蓄積手段に電荷を蓄積させて基本動作するメモリトランジスタを微細化に適した構造にした不揮発性半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板と、前記半導体基板の上に形成され、内部に電荷蓄積手段を含むゲート絶縁膜と、前記ゲート絶縁膜の上に形成されているゲート電極と、前記ゲート電極の幅方向の一方側の前記半導体基板の表面領域に形成されている第２導電型のソース領域と、前記ゲート電極の幅方向の他方側の前記半導体基板の表面領域に形成されている第２導電型のドレイン領域と、前記ソース領域の、前記ゲート電極の幅方向と直交する方向の一方端部に形成されているソースコンタクト・プラグと、前記ドレイン領域の、前記ゲート電極の幅方向と直交する方向の他方端部に形成されているビットコンタクト・プラグと、前記ソースコンタクト・プラグに電気的に接続されているソース線と、前記ビットコンタクト・プラグに電気的に接続されているビット線と、を有している。
【００１０】
【発明の実施の形態】
［第１実施形態］
図１は、本発明の実施形態に係るソース分離ＮＯＲ型の不揮発性半導体メモリの概略構成を示す図である。
【００１１】
本例の不揮発性メモリ装置９０において、ＮＯＲ型メモリセルアレイの各メモリセルがメモリトランジスタ１個で構成されている。図１に示すように、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置され、これらトランジスタ間がワード線、ビット線および分離型ソース線によって配線されている。
すなわち、列方向に隣接するメモリトランジスタＭ１１およびＭ１２の各ドレインがビット線ＢＬ１に接続され、各ソースがソース線ＳＬ１に接続されている。同様に、列方向に隣接するメモリトランジスタＭ２１およびＭ２２の各ドレインがビット線ＢＬ２に接続され、各ソースがソース線ＳＬ２に接続されている。また、行方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続され、同様に、行方向に隣接するメモリトランジスタＭ１２とＭ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置およびセル間接続が繰り返されている。
【００１２】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板と、離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、ゲート電極と、オフセット絶縁層とが、この順で前記半導体基板の上に積層されて形成されるゲート積層体と、前記ゲート積層体の幅方向の両側面に形成されるサイドウォール絶縁層と、前記ゲート積層体の幅方向の一方側の前記半導体基板の表面領域に形成されている第２導電型のソース領域と、前記ゲート積層体の幅方向の他方側の前記半導体基板の表面領域に形成されている第２導電型のドレイン領域と、前記ソース領域の、前記ゲート積層体の幅方向と直交する方向の一方端部に下面が接し、前記サイドウォール絶縁層および前記オフセット絶縁層によって前記ゲート電極と絶縁された状態で上面が前記ゲート電極と平面パターン上で重なっているソースコンタクト・プラグと、前記ドレイン領域の、前記ゲート電極の幅方向と直交する方向の他方端部に下面が接し、前記サイドウォール絶縁層および前記オフセット絶縁層によって前記ゲート電極と絶縁された状態で上面が前記ゲート電極と平面パターン上で重なっているビットコンタクト・プラグと、前記ソースコンタクト・プラグに電気的に接続されているソース線と、前記ビットコンタクト・プラグに電気的に接続されているビット線と、を有する。
【００１３】
この微細ＮＯＲ型セルアレイ１００では、図３に示すように、Ｐ型半導体基板１０１（Ｐウエルでも可）の表面にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層１０２が形成されている。素子分離絶縁層１０２は、図２に示すように、列方向（図２の縦方向）に長い平行ストライプ状に配置されている。素子分離絶縁層１０２にほぼ直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。このワード線は、後述するように、トンネル絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲート電極とを積層させて構成されている。本実施形態では、ゲート長（ワード線の幅）が０．１３μｍ以下、たとえば０．１μｍに微細化されている。
【００１４】
各素子分離絶縁層１０２の間隔内の能動領域において、各ワード線の離間スペースに、例えばＮ型不純物が高濃度に導入されてソース領域Ｓとドレイン領域Ｄとが交互に形成されている。このソース領域Ｓとドレイン領域Ｄは、その大きさが行方向（図２の横方向）にはトレンチまたはＬＯＣＯＳ等の素子分離絶縁層１０２の間隔のみで規定され、列方向にはワード線間隔のみで規定される。したがって、ソース領域Ｓとドレイン領域Ｄは、その大きさと配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００１５】
ワード線の上部および側壁は、絶縁層で覆われている。すなわち、ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層が配置され、オフセット絶縁層、その下のゲート電極（ワード線）およびゲート絶縁膜からなる積層パターンの両側壁に、サイドウォール絶縁層が形成されている。このオフセット絶縁層およびサイドウォール絶縁層により、各ワード線同士のスペース部分に、ワード線に沿って細長い自己整合コンタクトが開口されている。
【００１６】
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが形成されている。
このビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成では、自己整合コンタクト全域を埋め込むように導電材料を堆積し、その上に、エッチングマスク用のレジストパターンを形成する。このとき、レジストパターンを自己整合コンタクトの幅より一回り大きくし、また、一部を素子分離絶縁層に重ねる。そして、このレジストパターンをマスクとしてレジストパターン周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣが同時に形成される。
【００１７】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。
この絶縁膜上を、ビットコンタクト・プラグＢＣ上に接触するビット線ＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触するソース線ＳＬが交互に、平行ストライプ状に形成されている。
【００１８】
この微細ＮＯＲ型セルアレイ１００は、そのビット線またはソース線に対するコンタクト形成が、自己整合コンタクトの形成と、プラグの形成により達成される。自己整合コンタクトの形成によって、ワード線との絶縁分離が達成されるとともに、ソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。そして、ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣの形成は、この自己整合コンタクトコンタクト内のソース領域Ｓまたはドレイン領域Ｄの表出面に対して行う。したがって、各プラグの基板接触面は、その列方向のサイズがほぼ自己整合コンタクト形成により決められ、その分、コンタクト面積のバラツキは小さい。
【００１９】
ビットコンタクト・プラグＢＣまたはソースコンタクト・プラグＳＣと、ワード線との絶縁分離が容易である。すなわち、ワード線形成時に一括してオフセット絶縁層を形成しておき、その後、絶縁膜の成膜と、全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層が形成される。
また、ビットコンタクト・プラグＢＣとソースコンタクト・プラグＳＣ、さらに、ビット線とソース線が同一階層の導電層をパターンニングして形成されるため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
しかも、無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ^２に近い非常に小さいセル面積で製造できる。
【００２０】
図４は、本実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【００２１】
図４中、符号１はＮ型またはＰ型の導電型を有するシリコンウエハ等の半導体基板またはウエル、１ａはチャネル形成領域、２および４は当該メモリトランジスタのソース領域およびドレイン領域を示す。
本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は、半導体基板またはウエル１内でソース領域２およびドレイン領域４に挟まれた部分が該当する。
ソース領域２およびドレイン領域４は、チャネル形成領域１ａと逆導電型の不純物を高濃度に半導体基板１に導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域２及びドレイン領域４のチャネル形成領域１ａに臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain)と称する低濃度領域を具備させることが多い。
【００２２】
チャネル形成領域１ａ上には、ゲート絶縁膜６を介してメモリトランジスタのゲート電極８が積層されている。ゲート電極８は、一般に、Ｐ型またはＮ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si)、又はdoped poly-Siと高融点金属シリサイドとの積層膜からなる。このゲート電極８のチャネル方向の長さ（ゲート長）は、０．１３μｍ以下、たとえば０．１μｍ程度である。
【００２３】
本実施形態におけるゲート絶縁膜６は、下層から順に、トンネル絶縁膜１０，窒化膜１２，トップ絶縁膜１４から構成されている。
トンネル絶縁膜１０は、熱酸化により形成された酸化シリコン（ＳｉＯ2 ）の膜でもよいが、本例では短時間熱酸化法（ＲＴＯ法）により酸化膜を形成し、これを短時間熱窒化処理（ＲＴＮ処理）して得られた窒化酸化膜からなる。トンネル絶縁膜１０の膜厚は、使用用途に応じて２．０ｎｍから３．５ｎｍの範囲内で決めることができ、ここでは２．７ｎｍに設定されている。
【００２４】
窒化膜１２は、例えば５．０ｎｍの窒化シリコン（Ｓｉ_ｘＮ_ｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この窒化膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。窒化膜１２は、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
【００２５】
トップ絶縁膜１４は、窒化膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、例えば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜１４がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１４の膜厚は、ゲート電極８からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００２６】
ところで、微細化メモリトランジスタの設計において、通常、ＣＭＯＳロジックデバイスなどに対する短チャネル効果抑制のための経験式として、次式（１）に示すＢｒｅｗｓの式を用いて最小チャネル長Ｌmin が決められる。
【００２７】
【数１】
Ｌmin＝０．４×〔ｒj×ｄ×（Ｗs＋Ｗd）^２〕^１／３…（１）
【００２８】
ここで、ｒjはソース・ドレイン不純物領域の接合の深さ、ｄは酸化シリコン膜に換算したゲート絶縁膜厚さ、Ｗsはソース端から延びる空乏層の長さ、Ｗdはドレイン端から延びる空乏層の長さを示す。
このＢｒｅｗｓの式は短チャネル効果をある程度含んで規定され、その程度は、しきい値の低下（ロールオフ）が長チャネルにおけるしきい値の１０％以内である。このロールオフ１０％以内という仕様は、しきい値のバラツキを抑えるために、通常のロジック用トランジスタあるいはＤＲＡＭメモリトランジスタで用いられているものである。
【００２９】
この式に従うと、最小チャネル長０．１３μｍ（ゲート長では０．１８〜０．２３μｍ程度に相当）において、チャネル不純物濃度を１×１０^１８ｃｍ^−３、ゲート絶縁膜の酸化膜換算値を９．５ｎｍとした場合、短チャネル効果を有効に抑止するためにはＬＤＤの接合深さを５０ｎｍ以下にする必要があることが分かる。
その一方で、ＬＤＤ接合深さをさらに浅くした場合は、接合耐圧が低下することも分かった。
１トランジスタ型のＭＯＮＯＳメモリセルでは、後述するように書き込み時に非選択セルのソース・ドレイン領域にＰＮ接合を逆バイアスする、いわゆる書き込みインヒビット電圧の印加は正常動作のために必須となる。
したがって、ソース・ドレイン接合耐圧のこれ以上の低下は、１トランジスタ型のＭＯＮＯＳメモリセルを０．１３μｍ以下の微細ゲート長で実現することを困難なものとする。言い換えると、ロールオフを１０％以内に抑えるという通常のＣＭＯＳロジックデバイスの設計仕様は、０．１３μｍ以下の微細ゲート長を有する１トランジスタ型のＭＯＮＯＳメモリセルにそのまま適用することは困難であることが判明した。
【００３０】
そこで、本実施形態では、しきい値のロールオフを１０％以上あえて許容し、これによりチャネル形成領域およびソース・ドレイン領域の不純物濃度プロファイルの設計マージンを拡大して、その結果として、ソース・ドレイン接合耐圧を向上させることを、ゲート長０．１３μｍ以下に微細化する際の新たな設計指針として提案する。これにより、書き込みディスターブ電圧印加ができ、ＭＯＮＯＳメモリトランジスタの更なる微細化が可能となる。
【００３１】
具体的に、本実施形態に係るメモリトランジスタ（図４）においては、特に図示しないが不純物濃度ピークを表面より深くしたリトログレードウエルの採用によりチャネル形成領域の不純物濃度プロファイルを規定し、そのピーク不純物濃度５〜２０×１０^１７ｃｍ^−３の範囲内で、ＬＤＤの接合深さを１００ｎｍ以下としている。このゲート絶縁膜６の酸化膜厚換算値で１０ｎｍ以下の場合、しきい値のロールオフを１５％以上（場合によっては５０％以上も可）許容している。
このような濃度プロファイル設計により、ゲート長が０．１μｍ程度のＭＯＮＯＳメモリトランジスタが実現されている。
【００３２】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板１に対し素子分離領域の形成、ウエルの形成、しきい電圧調整用のイオン注入等を必要に応じて行う。このウエルの形成時には、必要に応じて、上述した設計指針にもとづいて、後で形成されるソース・ドレイン領域との接合耐圧を上げるための不純物濃度プロファイル設計を行う。
つぎに、半導体基板１の能動領域上にゲート絶縁膜６，ゲート電極８，オフセット絶縁層（不図示）の積層膜を前記した材料，膜厚および各成膜法にて積層させ、この積層膜を一括して同一パターンにて加工する。なお、ゲート絶縁膜６（ＯＮＯ膜：トンネル絶縁膜／窒化膜／トップ絶縁膜）のうちトンネル絶縁膜１０を、たとえば３ｎｍ程度まで厚膜化した場合、ＯＮＯ膜厚仕様の典型値は、それぞれ３．０ｎｍ／５．０ｎｍ／３．５ｎｍとする。この場合のＯＮＯ膜の酸化シリコン膜厚の換算値は９ｎｍである。
形成した積層パターンと自己整合的にソース・ドレイン領域２，４を形成する。このとき、上述した設計指針にもとづいて接合耐圧を上げるための不純物濃度プロファイル設計を行う。続いて、サイドウォール絶縁層の成膜により自己整合コンタクトを形成し、自己整合コンタクトにより表出するソース・ドレイン領域２，４上にビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する。
これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上にビット線およびソース線を形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリトランジスタを完成させる。
【００３３】
本実施形態では、更にディスターブ特性を改善するための手段として、図１に示すように、列方向の共通線に接続され、非選択メモリトランジスタのソース領域２及び／又はドレイン領域４（図４）に逆バイアス電圧を印加する書き込みインヒビット電圧供給回路９２と、ワード線に接続され、非選択セルのゲート電極８にチャネル形成領域１ａに関し逆バイアスとなる電圧を印加する非選択ワード線バイアス回路９４とを有する。
【００３４】
ここで、“共通線”とは、列方向（列方向の）複数のメモリトランジスタ間でソース領域またはドレイン領域を共通に直接接続するか、容量結合する線をいい、例えばビット線やソース線のほかに、いわゆるブースタプレート等が該当する。図１は、共通線がビット線およびソース線の場合である。
また、“逆バイアス電圧”とは、ソース領域またはドレイン領域と、チャネル形成領域が形成される半導体基板または半導体層のバルク領域との間に形成されるＰＮ接合を逆バイアスする方向の電圧をいう。
さらに、“チャネル形成領域に関して逆バイアスとなる方向”とは、チャネル形成領域の電位を基準とした電圧印加がプラス側かマイナス側の方向をいう。具体的には、チャネル形成領域の導電型がＰ型の場合の当該方向はプラス側、Ｎ型の場合の当該方向はマイナス側となる。
【００３５】
これら書き込みインヒビット電圧供給回路９２および非選択ワード線バイアス回路９４は、選択セルのプログラムに先立って非選択メモリトランジスタのゲート電極８、ソース領域２およびドレイン領域４に所定電圧を印加することにより、特に図１の非選択セルＡ，Ｂの誤書き込みまたは誤消去を防止し、プログラムディスターブマージンの大幅な改善を行うものである。
【００３６】
つぎに、このような構成の不揮発性メモリの書き込み動作について説明する。
【００３７】
ここで、図１に示すように、選択セルＳとの接続関係によって非選択セルＡ〜Ｃを定義する。すなわち、選択セルＳと同じ選択ワード線ＷＬ１に接続された非選択のセルをＡ、非選択ワード線ＷＬ２に接続されたセルで、選択セルＳと同じ選択ソース線ＳＬ１及び選択ビット線ＢＬ１に接続された非選択のセルをＣ、選択ワード線ＷＬ２に接続され、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２に接続された非選択のセルをＢと定義する。
【００３８】
図５に、この４種類のセルに対する書き込みバイアス電圧の設定条件例を示す。
選択セルＳにデータを書き込む際、まず、非選択ワード線バイアス回路９４により、選択ワード線ＷＬ１および非選択ワード線ＷＬ２に基板電位０Ｖのときは所定の電圧、例えば４．５Ｖを印加する。また、書き込みインヒビット電圧供給回路９２により、非選択ソース線ＳＬ２および非選択ビット線ＢＬ２に基板電位０Ｖのときは所定の逆バイアス電圧、例えば５Ｖを印加する。このとき、選択ソース線ＳＬ１および選択ビット線ＢＬ１は、接地電位０Ｖで保持する。
この状態で、選択セルＳが接続されたワード線ＷＬ１の印加電圧を、所定の電圧（４．５Ｖ）からプログラム電圧（例えば、１２Ｖ）に上げる。
【００３９】
図６（Ａ）に、ゲート長０．１μｍのＭＯＮＯＳ型不揮発性メモリトランジスタのヒステリシス特性を示す。また、図６（Ｂ）に典型的な書き込み／消去特性を示す。
図６（Ａ）に示すように、良好なメモリのヒステリシス電圧差（ヒステリシス・ウインドウ）が得られた。また、十分なしきい値のウインドウ幅がとれるための条件として、書き込み時間はワード線印加電圧１２Ｖで０．７ｍｓｅｃ、ワード線印加電圧１１Ｖで１ｍｓｅｃ、消去時間は−８Ｖの電圧印加で８０ｍｓｅｃが得られた。
【００４０】
この書き込み方法では、非選択ワード線ＷＬ２に例えば正の電圧を印加することにより、非選択セルＢのディスターブマージンが拡大され、この非選択セルＢが誤書き込みまたは誤消去されない。
また、非選択ビット線ＢＬ２および非選択ソース線ＳＬ２に逆バイアス電圧を印加することによって、選択ワード線ＷＬ１のプログラム電圧の印加で非選択セルＡが書き込み状態になることが防止できるとともに、非選択セルＢが誤書き込み（および誤消去）されない。このときのバイアス電圧印加の順序は、上述のように非選択ワード線への電圧印加、逆バイアス電圧印加、プログラム電圧印加の順で行うと、非選択セルＢがディスターブを受けにくく好ましい。
【００４１】
以上は、ディスターブ防止について述べてきたが、拡大したソースおよびドレインの耐圧（接合耐圧）が逆バイアスする際に問題とならないレベルであることを調べ、また、インヒビット電圧のゲート長依存性、主要デバイス特性についても確認しておく必要がある。
【００４２】
〔メモリトランジスタの耐圧〕
消去状態のメモリトランジスタの電流−電圧特性について、ゲート電圧４Ｖの条件下、チャネル不純物濃度をパラメータとして検討した。
この結果を、図７のグラフに示す。
ここで、接合耐圧はドレイン電流１ｎＡ／μｍで定義する。グラフから、接合耐圧はチャネル不純物濃度に依存し、チャネル不純物濃度が高いほど接合耐圧が低くなる傾向を示した。チャネル不純物のドーズ量が１５×１０^１２ｃｍ^−２の場合に最も高いピーク濃度を示し、その値は７〜８×１０^１７ｃｍ^−３となる。このとき、接合耐圧７Ｖが得られた。
【００４３】
〔インヒビット電圧のゲート長依存性〕
図８に、ソース／ドレインのインヒビット電圧の下限値について、ゲート長依存性を示す。
書き込み電圧Ｖppが１２Ｖまで条件でのインヒビット電圧の下限値は約５Ｖであり、ゲート長依存性は殆ど示さなかった。ただし、書き込み電圧Ｖppに対してはやや依存し、書き込み電圧Ｖppが１０Ｖで、インヒビット電圧の下限値は４〜４．３Ｖ程度にまで下がっている。
【００４４】
また、消去状態における電流−電圧特性のゲート電圧依存性をついて検討した。
降伏電圧はゲート電圧依存性を示さず、サブブレークダウン領域における立ち上がり電圧はゲート電圧依存性を示した。サブブレークダウン領域はゲートエッジ部のドレイン／ソース領域表面でのバンド間トンネル現象に起因していると推定されるが、電流レベルが小さいため、ここでは問題にならないと考えられる。
【００４５】
以上より、約７Ｖの接合耐圧は、ソース・ドレイン印加電圧（インヒビットＳ／Ｄ電圧）の下限が５Ｖ程度であるのに対して十分マージンがあり、このためインヒビット電圧をソース領域及び／又はドレイン領域に印加することが可能であることを確認した。
また、図７から、書き込み電圧Ｖppを１０Ｖとした場合、インヒビット電圧の下限は４Ｖ程度まで下がるので、チャネル形成領域のピーク不純物濃度を２×１０^１８ｃｍ^−３として接合耐圧を５Ｖとしても、当該メモリトランジスタは問題なく動作することが分かった。
【００４６】
〔主要デバイス特性〕
消去状態での電流−電圧特性を検討し、求めた読み出し電流とリーク電流の電圧依存性を図９のグラフに示す。
ゲート電圧０Ｖの場合、ドレイン電圧１. ２Ｖでの非選択セルのリーク電流値は約３ｎＡであった。この場合の読み出し電流は３０μＡ以上であるため、非選択セルの誤読み出しが生じることはないと考えられる。したがって、ゲート長０．１μｍのＭＯＮＯＳ型メモリトランジスタにおいて読み出し時のパンチスルー耐圧のマージンは十分あることが分かった。
【００４７】
データ書換え１０万回後でのリードディスターブ特性も評価し、その結果を図１０に示す。
データ書換え１０万回後での１０年後のしきい値のウインドウ幅は０．５Ｖ以上が得られ、センスアンプで十分検出できるレベルであることが分かった。したがって、１０年以上の読み出し時間が可能であることが分かった。
【００４８】
書き込み条件（プログラム電圧：１２Ｖ、プログラム時間：０．７ｍｓｅｃ）、消去条件（消去時ゲート電圧：−８Ｖ、消去時間：８０ｍｓｅｃ）でのデータ書き換え特性を検討し、結果を図１１に示す。
データ書き換え回数は、キャリアトラップが空間的に離散化されているために良好で、１×１０^５回を満足することが分かった。また、ここにはデータを示していないが、１×１０^６回のデータ書き換えも可能であることも確認した。
また、データ保持特性は１×１０^５回のデータ書換え後で８５℃、１０年を満足した。
【００４９】
以上より、チャネル形成領域、ソース領域およびドレイン領域の不純物濃度プロファイルを、短チャネル効果に対する最適値より変えて、接合耐圧を向上させたことにより、ゲート長を０．１μｍにスケーリングしたＭＯＮＯＳ型不揮発性メモリトランジスタが実現でき、充分な特性が得られていることを確かめることができた。
また、実際のセル動作を検証することができた。
【００５０】
なお、不揮発性メモリ装置では、通常、消去ベリファイにより消去状態でメモリトランジスタのしきい値を揃えるシーケンスがあることから、各メモリトランジスタのしきい値低下を補償することが容易に行うことができる。したがって、不揮発性メモリにおけるしきい値のロールオフ仕様の緩和は、ロジックデバイスほど問題となることはない。
【００５１】
［第２実施形態］
本実施形態では、図４と同じ素子構造において、ゲート長を８５ｎｍまでスケーリングした場合である。
【００５２】
図１２に、ゲート長８５ｎｍのＭＯＮＯＳ型メモリトランジスタの電流−電圧特性を示す。
図より、接合耐圧は７Ｖであり、ソース／ドレインインヒビット電圧５Ｖに対して、また、十分にマージンがあることが分かる。
【００５３】
図１３に、選択セルからの読み出し電流と、非選択セルからのリーク電流とを併せて示す。
ゲート長が第１実施形態の１００ｎｍから更に８５ｎｍまでスケーリングされているため、これにともないドレイン電圧を１．１Ｖまでスケーリングした場合、パンチスルー電流に起因したリーク電流の増大が予想されていた。ところが、実際には、チャネル形成領域の不純物濃度をピーク濃度で８×１０^１７ｃｍ^−３と高くできたため、読み出し電流とリーク電流との比は、ゲート長０．１μｍの場合と比較して若干減少しているものの、３桁以上と大きい。
【００５４】
図１４に、消去状態でのメモリセルの読み出し電流特性を示す。
読み出しドレイン電圧を１．１Ｖにスケーリングした場合、読み出し電流は、読み出しゲート電圧１．５Ｖで３３．５μＡ／μｍ、読み出しゲート電圧２Ｖで５９．７μＡ／μｍであった。
【００５５】
図１５に、ゲート長８５ｎｍＭＯＮＯＳメモリトランジスタのデータ書き換え特性を示す。
１０万回までのしきい値のウインドウ幅は十分大きく、１０万回までデータ書換えが可能であることが分かった。とくにデータは示さないが、１００万回までのデータ書き換えが可能なことも確認した。
【００５６】
図１６に、データ書き換え１万回後でのリードディスターブ特性を示す。
測定値を外挿したしきい値のウインドウ幅は１０年後で０．５Ｖ以上である。これにより、１０年間の連続読み出しが可能であることが分かる。
【００５７】
以上、チャネル形成領域の不純物濃度をピーク濃度値で８×１０^１７ｃｍ^−３に増大させることにより、ゲート長が０．１μｍより更に小さい、ゲート長８５ｎｍのＭＯＮＯＳ型不揮発性メモリが実現可能であることが確認できた。
【００５８】
以下、第３および第４実施形態に、不揮発性メモリの素子構造の変形例を示す。
【００５９】
［第３実施形態］
本実施形態は、メモリトランジスタの電荷蓄積手段としてゲート絶縁膜中に埋め込まれ例えば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたＳｉナノ結晶を用いた不揮発性半導体記憶装置（以下、Ｓｉナノ結晶型という）に関する。
【００６０】
図１７は、このＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
本実施形態のＳｉナノ結晶型不揮発性メモリが、先の第１実施形態と異なるのは、本実施形態のゲート絶縁膜３０が、窒化膜１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としてのＳｉナノ結晶３２と、その上の酸化膜３４とから形成されていることである。
その他の構成、即ち半導体基板１、チャネル形成領域１ａ、ソース領域２、ドレイン領域４、トンネル絶縁膜１０、ゲート電極８は、第１実施形態と同様である。
【００６１】
Ｓｉナノ結晶３２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、例えば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜３４で空間的に、例えば４ｎｍ程度の間隔で分離されている。
本例におけるトンネル絶縁膜１０は、電荷蓄積手段（Ｓｉナノ結晶３２）が基板側に近いこととの関係で、第１実施形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００６２】
このような構成のメモリトランジスタの製造では、トンネル絶縁膜１０の成膜後、例えばプラズマＣＶＤ法でトンネル酸化膜１０の上に、複数のＳｉナノ結晶３２を形成する。また、Ｓｉナノ結晶３２を埋め込むように、酸化膜３４を、例えば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。このときＳｉナノ結晶３２は酸化膜３４に埋め込まれ、酸化膜３４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極８を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該Ｓｉナノ結晶型メモリトランジスタを完成させる。
【００６３】
このように形成されたＳｉナノ結晶３２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値では約３．１ｅＶ程度とされる。この大きさの個々のＳｉナノ結晶３２は、数個の注入電子を保持できる。なお、Ｓｉナノ結晶３２を更に小さくして、これに単一電子を保持させてもよい。
【００６４】
このような構成のＳｉナノ結晶型不揮発性メモリについて、ランドキストのバックトンネリングモデルによりデータ保持特性を検討した。データ保持特性を向上させるためには、トラップレベルを深くして、電荷重心と半導体基板１との距離を大きくすることが重要となる。そこで、ランドキストモデルを物理モデルに用いたシミュレーションにより、トラップレベル３．１ｅＶの場合のデータ保持を検討した。この結果、トラップレベル３．１ｅＶの深いキャリアトラップを用いることにより、電荷保持媒体からチャネル形成領域１ａまでの距離が４．０ｎｍと比較的に近い場合でも良好なデータ保持を示すことが分かり、予想通りの結果が得られた。
【００６５】
第１実施形態と同様にして、ゲート長０．１μｍの微細メモリトランジスタを有する１トランジスタセルの動作を確認した。
次いで、低電圧プログラミングについて検討した。本例における書き込み時間は、プログラム電圧が５Ｖの低プログラム電圧で１ｍｓｅｃ以下であり、Ｓｉナノ結晶型の高速書き込み性が実証できた。
【００６６】
［第４実施形態］
本実施形態は、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを用いた不揮発性半導体記憶装置（以下、微細分割ＦＧ型という）に関する。
【００６７】
図１８は、この微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
本実施形態の微細分割ＦＧ型不揮発性メモリが、先の第１実施形態と異なるのは、メモリトランジスタがＳＯＩ基板に形成されていることと、本実施形態のゲート絶縁膜４０が、窒化膜１２とトップ絶縁膜１４に代えて、トンネル絶縁膜１０上の電荷蓄積手段としての微細分割型フローティングゲート４２と、その上の酸化膜４４とが、ゲート電極８との間に形成されていることである。
その他の構成のうち、トンネル絶縁膜１０、ゲート電極８は、第１実施形態と同様である。
この微細分割フローティングゲート４２は、先の第３実施形態のＳｉナノ結晶３２とともに本発明でいう“小粒径導電体”の具体例に該当する。
【００６８】
ＳＯＩ基板としては、酸素イオンをシリコン基板に高濃度にイオン注入し基板表面より深い箇所に埋込酸化膜を形成したＳＩＭＯＸ（Separation by Implanted Oxygen）基板や、一方のシリコン基板表面に酸化膜を形成し他の基板と張り合わせた張合せ基板などが用いられる。このような方法によって形成され図１８に示したＳＯＩ基板は、半導体基板４６、分離酸化膜４８およびシリコン層５０とから構成され、シリコン層５０内に、チャネル形成領域５０ａ，ソース領域２およびドレイン領域４が設けられている。
なお、半導体基板４６に代えて、ガラス基板、プラスチック基板、サファイア基板等を用いてもよい。
【００６９】
微細分割フローティングゲート４２は、通常のＦＧ型のフローティングゲートを、その高さが例えば５．０ｎｍ程度で、直径が例えば８ｎｍまでの微細なポリＳｉドットに加工したものである。
本例におけるトンネル絶縁膜１０は、第１実施形態よりやや厚いが、通常のＦＧ型に比べると格段に薄く形成され、使用用途に応じて２．５ｎｍから４．０ｎｍまでの範囲内で適宜選択できる。ここでは、最も薄い２．５ｎｍの膜厚とした。
【００７０】
このような構成のメモリトランジスタの製造では、ＳＯＩ基板上にトンネル絶縁膜１０を成膜した後、例えばＬＰ−ＣＶＤ法で、トンネル絶縁膜１０の上にポリシリコン膜（最終膜厚：５ｎｍ）を成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとアンモニアの混合ガス、基板温度が例えば６５０℃とする。つぎに、例えば電子ビーム露光法を用いて、ポリシリコン膜を直径が例えば８ｎｍまでの微細なポリＳｉドットに加工する。このポリＳｉドットは、微細分割型フローティングゲート４２（電荷蓄積手段）として機能する。その後、微細分割型フローティングゲート４２を埋め込むかたちで、酸化膜４４を、例えば９ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ2 Ｏの混合ガス、基板温度が例えば７００℃とする。この時、微細分割型フローティングゲート４２は酸化膜４４に埋め込まれ、酸化膜４４表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（例えばＣＭＰ等）を行うとよい。その後、ゲート電極８を成膜し、ゲート積層膜を一括してパターンニングする工程を経て、当該微細分割ＦＧ型メモリトランジスタを完成させる。
【００７１】
このようにＳＯＩ基板を用い、フローティングゲートが微細に分割されることについては、素子を試作して特性を評価した結果、予想通りの良好な特性が得られることを確認した。
また、第１実施形態と同様にして、ゲート長０．１μｍの微細メモリトランジスタを有する１トランジスタセルの動作を確認した。
【００７２】
［変形例］
以上述べてきた第１〜第４実施形態において、種々の変形が可能である。
【００７３】
まず、セル構造については、ビット線およびソース線が階層化された分離ソース型のＮＯＲ型を採用できる。
図１９に、このＮＯＲ型メモリセルアレイの回路構成を示す。また、図２０に、このＮＯＲ型メモリセルアレイのパターン例を示す平面図を、図２１に、図２０のＢ−Ｂ’線に沿った断面側から見た斜視図を示す。
【００７４】
この不揮発性メモリ装置１１０では、ビット線が主ビット線と副ビット線に階層化され、ソース線が主ソース線と副ソース線に階層化されている。主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。また、主ソース線ＭＳＬ（図２１では、ＭＳＬ１およびＭＳＬ２に分割）に対し、選択トランジスタＳ１２を介して副ソース線ＳＳＬ１が接続され、選択トランジスタＳ２２を介して副ソース線ＳＳＬ２が接続されている。
【００７５】
そして、副ビット線ＳＢＬ１と副ソース線ＳＳＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎが並列接続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００７６】
行方向に隣接するメモリトランジスタＭ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
行方向に隣接する選択トランジスタＳ１１，Ｓ２１，…は選択線ＳＧ１により制御され、選択トランジスタＳ１２，Ｓ２２，…は選択線ＳＧ２により制御される。
【００７７】
この微細ＮＯＲ型セルアレイ１１０では、図２１に示すように、半導体基板１１１の表面にＰウエル１１２が形成されている。Ｐウエル１１２は、トレンチに絶縁物を埋め込んでなり、平行ストライプ状に配置された素子分離絶縁層１１３によりワード線方向に絶縁分離されている。
【００７８】
素子分離絶縁層１１２により分離された各Ｐウエル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にＮ型不純物が高濃度に導入され、これにより、副ビット線ＳＢＬおよび副ソース線ＳＳＬが形成されている。
これら副ビット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…が等間隔に配線されている。このワード線は、後述するように、トンネル絶縁膜，窒化膜，トップ絶縁膜からなるゲート絶縁膜と、ゲート電極とを積層させて構成されている。本実施形態では、ゲート長（ワード線の幅）が０．１３μｍ以下、たとえば０．１μｍに微細化されている。
副ビット線ＳＢＬと副ソース線ＳＳＬとの間のＰウエル部分１１２ａと、各ワード線との交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がドレイン、副ソース線部分がソースとして機能する。
【００７９】
ワード線の上部および側壁は、図３の場合と同様、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクト・プラグＢＣと、副ソース線ＳＳＬに達するソースコンタクト・プラグＳＣとが形成されている。これらのプラグＢＣ，ＳＣは、たとえば、ビット線方向のメモリトランジスタが１２８個程度ごとに設けられている。
また、絶縁層上を、ビットコンタクト・プラグＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ２，…と、ソースコンタクト・プラグＳＣ上に接触する主ソース線ＭＳＬ１，ＢＬ２，…が交互に、平行ストライプ状に形成されている。
【００８０】
この微細ＮＯＲ型セルアレイ１００は、ビット線およびソース線が階層化され、メモリセルごとにビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクト・プラグＢＣおよびソースコンタクト・プラグＳＣは、たとえば、１２８個のメモリセルごとに設けられる。プラグ形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込む工程のみで足りる。
このように、本例では、更に工程を簡略化できる利点がある。
【００８１】
また、副配線（副ビット線，副ソース線）を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ^２に近い非常に小さいセル面積で製造できる。
さらに、ビット線とソース線が階層化されており、選択トランジスタＳ１１又はＳ２１が非選択の単位ブロックにおける並列メイントランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ソース線を主ソース線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬ１，ＳＢＬ２または副ソース線ＳＳＬ１，ＳＳＬ２はシリサイドを張り付けた不純物領域で形成し、主ビット線ＭＢＬ１，ＭＢＬ２はメタル配線を用いるとよい。
【００８２】
また、ＮＡＮＤ型のセル方式も採用できる。
ＮＡＮＤ型は、図１９のメモリセルアレイを構成する単位ブロック内で、各メモリトランジスタＭ１１〜Ｍ１ｎ、あるいはＭ２１〜Ｍ１ｎを並列ではなく直列に接続することにより達成される。この場合、副ビット線および副ソース線の区別はなく、ＮＡＮＤ列のチャネル形成不純物領域となる。
その他、とくに図示しないがＤＩＮＯＲ型、いわゆるＨｉＣＲ型と称されソース線を隣接する２つのソース領域で共有した分離ソース型のセルアレイから構成される微細ＮＯＲ型セルであっても、本発明が適用できる。
【００８３】
また、第１実施形態の説明では、書き込みインヒビット電圧供給回路９２は、メモリトランジスタのソース領域２とドレイン領域４との双方に同時に同一な逆バイアス電圧を付与することを前提としたが、本発明では、逆バイアス電圧は同一電圧に限定されず、またソース領域２とドレイン領域４の何れか一方に逆バイアス電圧を付与し、他方をオープンとするようにしてもよい。また、ソース線とビット線で異なる電圧を印加することも可能である。
【００８４】
“電荷蓄積手段”は、窒化膜バルクのキャリアトラップおよび酸化膜と窒化膜界面付近に形成されたキャリアトラップを含むことから。ゲート絶縁膜がＮＯ(Nitride-Oxide)膜なるＭＮＯＳ型であっても本発明が適用できる。
【００８５】
スタンドアロン型の不揮発性メモリのほか、ロジック回路と同一基板上に集積化したエンベデッド型の不揮発性メモリに対しても本発明が適用できる。
なお、第４実施形態のようにＳＯＩ基板を用いることは、第１〜第３実施形態のメモリトランジスタ構造に重複して適用可能である。
【００８６】
【発明の効果】
本発明に係る不揮発性半導体記憶装置によれば、ゲート絶縁膜内の離散化された電荷蓄積手段に電荷を蓄積させて基本動作するメモリトランジスタを、微細化された場合に適した構造にすることが可能となった。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るソース分離ＮＯＲ型の不揮発性半導体メモリの概略構成を示す図である。
【図２】本発明の第１実施形態に係る具体的なセル配置パターンの一例として、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。
【図３】本発明の第１実施形態に係る図２のセルアレイでＡ−Ａ’線に沿った断面側から見た斜視図である。
【図４】本発明の第１実施形態に係るＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図５】本発明の第１実施形態において、４種類のセルに対する書き込みバイアス電圧の設定条件例を示す図である。
【図６】本発明の第１実施形態において、ゲート長０．１μｍのＭＯＮＯＳ型不揮発性メモリトランジスタのヒステリシス特性および書き込み／消去特性を示すグラフである。
【図７】本発明の第１実施形態において、消去状態のメモリトランジスタの電流−電圧特性を示すグラフである。
【図８】本発明の第１実施形態において、ソース／ドレインのインヒビット電圧の下限値のゲート長依存性を示すグラフである。
【図９】本発明の第１実施形態において、消去状態での電流−電圧特性から求めた読み出し電流とリーク電流の電圧依存性を示すグラフである。
【図１０】本発明の第１実施形態において、データ書換え１０万回後でのリードディスターブ特性を示すグラフである。
【図１１】本発明の第１実施形態において、データ書き換え特性を示すグラフである。
【図１２】本発明の第２実施形態において、ゲート長８５ｎｍのＭＯＮＯＳ型メモリトランジスタの電流−電圧特性を示すグラフである。
【図１３】本発明の第２実施形態において、読み出し電流とリーク電流の電圧依存性を示すグラフである。
【図１４】本発明の第２実施形態において、消去状態でのメモリセルの読み出し電流特性を示すグラフである。
【図１５】本発明の第２実施形態において、ゲート長８５ｎｍＭＯＮＯＳメモリトランジスタのデータ書換え特性を示すグラフである。
【図１６】本発明の第２実施形態において、データ書換え１万回後でのリードディスターブ特性を示すグラフである。
【図１７】本発明の第３実施形態に係るＳｉナノ結晶型メモリトランジスタの素子構造を示す断面図である。
【図１８】本発明の第４実施形態に係る微細分割ＦＧ型メモリトランジスタの素子構造を示す断面図である。
【図１９】本発明の実施形態において、メモリセル方式の他の適用例として、ＮＯＲ型メモリセルアレイの回路構成を示す回路図である。
【図２０】図１９のＮＯＲ型メモリセルアレイのパターン例を示す平面図である。
【図２１】図２０のＢ−Ｂ’線に沿った断面側から見た斜視図である。
【符号の説明】
１，１０１，１１１…半導体基板、１ａ，５０ａ…チャネル形成領域、２，Ｓ…ソース領域、４，Ｄ…ドレイン領域、６，３０，４０…ゲート絶縁膜、８…ゲート電極、１０…トンネル絶縁膜、１２…窒化膜、１４…トップ絶縁膜、３２…Ｓｉナノ結晶、３４，４４…酸化膜、４２…微細分割型フローティングゲート、４６…半導体基板、４８…分離酸化膜、５０…シリコン層、９０，１００，１１０…微細ＮＯＲ型メモリセルアレイ、９２…書き込みインヒビット電圧供給回路、９４…非選択ワード線バイアス回路、１０２，１１３…素子分離絶縁層、１１２…Ｐウエル、Ｍ１１〜Ｍ２２…メモリトランジスタ、Ｓ１１，ＳＴ０等…選択トランジスタ、Ａ〜Ｃ…非選択セル、Ｓ…選択セル、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ…副ビット線、ＳＬ１等…ソース線、ＭＳＬ…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＢＣ…ビットコンタクト・プラグ、ＳＣ…ソースコンタクト・プラグ

Claims

第１導電型の半導体基板と、
離散化された電荷蓄積手段を内部に含むゲート絶縁膜と、ゲート電極と、オフセット絶縁層とが、この順で前記半導体基板の上に積層されて形成されるゲート積層体と、
前記ゲート積層体の幅方向の両側面に形成されるサイドウォール絶縁層と、
前記ゲート積層体の幅方向の一方側の前記半導体基板の表面領域に形成されている第２導電型のソース領域と、
前記ゲート積層体の幅方向の他方側の前記半導体基板の表面領域に形成されている第２導電型のドレイン領域と、
前記ソース領域の、前記ゲート積層体の幅方向と直交する方向の一方端部に下面が接し、前記サイドウォール絶縁層および前記オフセット絶縁層によって前記ゲート電極と絶縁された状態で上面が前記ゲート電極と平面パターン上で重なっているソースコンタクト・プラグと、
前記ドレイン領域の、前記ゲート電極の幅方向と直交する方向の他方端部に下面が接し、前記サイドウォール絶縁層および前記オフセット絶縁層によって前記ゲート電極と絶縁された状態で上面が前記ゲート電極と平面パターン上で重なっているビットコンタクト・プラグと、
前記ソースコンタクト・プラグに電気的に接続されているソース線と、
前記ビットコンタクト・プラグに電気的に接続されているビット線と、
を有する不揮発性半導体記憶装置。
前記ゲート積層体、前記サイドウォール絶縁層、前記ソース領域、および、前記ドレイン領域を有するメモリトランジスタが行列状に複数配置され、
列方向に並ぶ複数の前記メモリトランジスタにおいて、前記ゲート電極の間の下方領域に前記ソース領域または前記ドレイン領域が列方向に交互に形成され、前記ソース領域が、列方向で隣接する２つのメモリトランジスタで共有され、前記ドレイン領域が、列方向で隣接する２つのメモリトランジスタで共有され、
共有された前記ソース領域の行方向の一方端部に前記ソースコンタクト・プラグが形成され、
共有された前記ドレイン領域の行方向の他方端部に前記ビットコンタクト・プラグが形成され、
前記ソース線が、列方向に長いライン形状を有し、メモリトランジスタの当該列内の複数の前記ソースコンタクト・プラグを共通に接続し、
前記ビット線が、列方向に長いライン形状を有し、メモリトランジスタの当該列内の複数の前記ビットコンタクト・プラグを共通に接続している
請求項１に記載の不揮発性半導体記憶装置。
メモリトランジスタ列の間それぞれに素子分離絶縁層が形成され、
前記ソースコンタクト・プラグは、その下面の一部がメモリトランジスタ列の行方向の一方側で前記ソース領域に接し、当該下面の残りの一部が前記素子分離絶縁層上に乗り上げて配置され、
前記ビットコンタクト・プラグは、その下面の一部がメモリトランジスタ列の行方向の他方側で前記ドレイン領域に接し、当該下面の残りの一部が他の前記素子分離絶縁層上に乗り上げて配置される
請求項２に記載の不揮発性半導体記憶装置。
前記ゲート電極を含む前記ゲート積層体が、同一な幅とスペースで列方向に繰り返し形成され、
一の前記ゲート電極に対し、平面パターン上で、前記ソースコンタクト・プラグが前記幅の半分だけ前記列方向（幅方向）の一方側から重なり、前記ビットコンタクト・プラグが、前記列方向（幅方向）の他方側から前記幅の残り半分と同じだけ重なっている
請求項２に記載の不揮発性半導体記憶装置。