JP2002164446A - 不揮発性半導体記憶装置、動作方法および製造方法 - Google Patents
不揮発性半導体記憶装置、動作方法および製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】記憶のボケがなく、電荷注入効率が高く、かつ
ＶＧセルアレイで並列動作を可能とする。 【解決手段】チャネル形成領域Ｃｈ１ａ，Ｃｈ１ｂ，Ｃ
ｈ２と、積層された複数の誘電体膜６-1，６-2，６-3を
備え電荷保持能力を有した電荷保持膜６と、チャネル形
成領域の両端部Ｃｈ１ａ，Ｃｈ１ｂに重なる電荷保持膜
６の領域からなる２つの記憶部６ａ，６ｂと、記憶部６
ａ，６ｂ間でチャネル形成領域Ｃｈ２上に接した単層の
誘電体膜４と、単層の誘電体膜４上に接した制御ゲート
電極５と、記憶部６ａ，６ｂ上にそれぞれ接し当該記憶
部との接触部同士が電気的に接続されたメモリゲート電
極７とを有している。
ＶＧセルアレイで並列動作を可能とする。 【解決手段】チャネル形成領域Ｃｈ１ａ，Ｃｈ１ｂ，Ｃ
ｈ２と、積層された複数の誘電体膜６-1，６-2，６-3を
備え電荷保持能力を有した電荷保持膜６と、チャネル形
成領域の両端部Ｃｈ１ａ，Ｃｈ１ｂに重なる電荷保持膜
６の領域からなる２つの記憶部６ａ，６ｂと、記憶部６
ａ，６ｂ間でチャネル形成領域Ｃｈ２上に接した単層の
誘電体膜４と、単層の誘電体膜４上に接した制御ゲート
電極５と、記憶部６ａ，６ｂ上にそれぞれ接し当該記憶
部との接触部同士が電気的に接続されたメモリゲート電
極７とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、ソースまたはドレ
インとなる２つの不純物領域それぞれの側に電荷保持能
力が有する膜からなる記憶部を備え、２ビット／セルの
データ記憶が可能なメモリセルを有した不揮発性半導体
記憶装置と、その動作方法および製造方法とに関する。
インとなる２つの不純物領域それぞれの側に電荷保持能
力が有する膜からなる記憶部を備え、２ビット／セルの
データ記憶が可能なメモリセルを有した不揮発性半導体
記憶装置と、その動作方法および製造方法とに関する。
【０００２】
【従来の技術】従来より、いわゆるＭＯＮＯＳ(Metal-O
xide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Meta
l-Nitride-Oxide-Semiconductor) 型など、情報の記憶
を行う電荷蓄積手段としての絶縁膜が複数の膜を積層さ
せてなる不揮発性半導体メモリ素子が知られている。Ｍ
ＯＮＯＳ型メモリ素子では、トランジスタチャネルを形
成する半導体の基体（半導体基板、ウエル，ＳＯＩ(Sil
icon On Insulator)層など、以下、単に基板という）上
に、ＯＮＯ(Oxide-Nitride-Oxide) 膜とゲート電極とを
積層させ、その積層パターンの両側の基板表面領域に、
チャネルと逆導電型のソース・ドレイン不純物領域が形
成されている。そして、この電荷保持能力を有する絶縁
膜に対し、基板側から電荷を注入して書き込みを行う。
また、消去では、保持電荷を基板側に抜き取るか、保持
電荷を打ち消す逆極性の電荷を上記絶縁膜内に注入す
る。
xide-Nitride-Oxide-Semiconductor)型、ＭＮＯＳ(Meta
l-Nitride-Oxide-Semiconductor) 型など、情報の記憶
を行う電荷蓄積手段としての絶縁膜が複数の膜を積層さ
せてなる不揮発性半導体メモリ素子が知られている。Ｍ
ＯＮＯＳ型メモリ素子では、トランジスタチャネルを形
成する半導体の基体（半導体基板、ウエル，ＳＯＩ(Sil
icon On Insulator)層など、以下、単に基板という）上
に、ＯＮＯ(Oxide-Nitride-Oxide) 膜とゲート電極とを
積層させ、その積層パターンの両側の基板表面領域に、
チャネルと逆導電型のソース・ドレイン不純物領域が形
成されている。そして、この電荷保持能力を有する絶縁
膜に対し、基板側から電荷を注入して書き込みを行う。
また、消去では、保持電荷を基板側に抜き取るか、保持
電荷を打ち消す逆極性の電荷を上記絶縁膜内に注入す
る。
【０００３】これら電荷を絶縁膜に注入するには、電荷
の絶縁物内のトンネル現象を利用するほか、いわゆるＣ
ＨＥ(Channel Hot Electron)注入など、ＯＮＯ膜の最下
層の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷
をエネルギー的に励起する方法がある。
の絶縁物内のトンネル現象を利用するほか、いわゆるＣ
ＨＥ(Channel Hot Electron)注入など、ＯＮＯ膜の最下
層の酸化膜の絶縁障壁を乗り越えられる程度にまで電荷
をエネルギー的に励起する方法がある。
【０００４】最近になって、従来のＣＨＥ注入方式によ
って電荷を離散的なトラップの一部に注入できることに
着目して、電荷蓄積手段（電荷保持能力を有する積層絶
縁膜）のソース側とドレイン側に独立に２値情報を書き
込むことにより１メモリセルあたり２ビットを記録可能
な技術が報告された。たとえば“Extended Abstract of
the 1999 International Conference on Solid State
Devices and Materials, Tokyo, 1999, pp.522-523”で
は、ソースとドレイン間の電圧印加方向を入れ換えて２
ビット情報をＣＨＥ注入により書き込み、読み出し時に
は、書き込み時と逆方向に所定電圧をソースとドレイン
間に印加して２ビット情報を独立に読み出す、いわゆる
“リバースリード”方法によって蓄積電荷量が少ない２
ビット情報を確実に読み出すことを可能としている。ま
た、消去時に、ソース・ドレイン不純物領域の表面領域
に反転層を形成し、この反転層内のアバランシェブレー
クダウンにより高エネルギー電荷（ホットホール）を生
じさせ、このホットホールを電荷蓄積手段に注入するこ
とによって行っている。この技術によって、書き込み時
間の高速化とビットコストの大幅な低減が可能となっ
た。
って電荷を離散的なトラップの一部に注入できることに
着目して、電荷蓄積手段（電荷保持能力を有する積層絶
縁膜）のソース側とドレイン側に独立に２値情報を書き
込むことにより１メモリセルあたり２ビットを記録可能
な技術が報告された。たとえば“Extended Abstract of
the 1999 International Conference on Solid State
Devices and Materials, Tokyo, 1999, pp.522-523”で
は、ソースとドレイン間の電圧印加方向を入れ換えて２
ビット情報をＣＨＥ注入により書き込み、読み出し時に
は、書き込み時と逆方向に所定電圧をソースとドレイン
間に印加して２ビット情報を独立に読み出す、いわゆる
“リバースリード”方法によって蓄積電荷量が少ない２
ビット情報を確実に読み出すことを可能としている。ま
た、消去時に、ソース・ドレイン不純物領域の表面領域
に反転層を形成し、この反転層内のアバランシェブレー
クダウンにより高エネルギー電荷（ホットホール）を生
じさせ、このホットホールを電荷蓄積手段に注入するこ
とによって行っている。この技術によって、書き込み時
間の高速化とビットコストの大幅な低減が可能となっ
た。
【０００５】
【発明が解決しようとする課題】ところが、この従来の
ＣＨＥ注入による２ビット情報の記憶が可能なメモリセ
ルでは、電荷保持膜（ＯＮＯ膜）がチャネル形成領域上
の全域に一様に形成され、その電荷を注入する領域が限
定されていない。このため、デバイスのプロセス上また
は動作時のバイアス条件の不均一性などの影響を受けて
蓄積電荷量が変動すると、これが記憶特性、たとえばし
きい値電圧の変動に微妙な影響を与えやすい。とくに必
要以上の電荷が注入された場合、電荷蓄積領域が限定さ
れていないことから、過剰書き込み側での特性変動が問
題となる。また、電荷蓄積領域が限定されていないこと
から消去時間も長くしなければならないという不利益を
生じさせる。
ＣＨＥ注入による２ビット情報の記憶が可能なメモリセ
ルでは、電荷保持膜（ＯＮＯ膜）がチャネル形成領域上
の全域に一様に形成され、その電荷を注入する領域が限
定されていない。このため、デバイスのプロセス上また
は動作時のバイアス条件の不均一性などの影響を受けて
蓄積電荷量が変動すると、これが記憶特性、たとえばし
きい値電圧の変動に微妙な影響を与えやすい。とくに必
要以上の電荷が注入された場合、電荷蓄積領域が限定さ
れていないことから、過剰書き込み側での特性変動が問
題となる。また、電荷蓄積領域が限定されていないこと
から消去時間も長くしなければならないという不利益を
生じさせる。
【０００６】また、電荷保持膜のキャリアトラップに捕
獲された電荷は、それ自体、導電層内の電荷に比べ格段
に動き難いが、たとえば高温中に長く保持されると、あ
る程度熱的にドリフトして電荷保持領域が拡大する、い
わゆる記憶のボケが生じる。この場合も、電荷保持膜が
チャネル形成領域に対し一様に形成された従来の素子構
造では、しきい値電圧の大小関係が微妙に変化すること
になる。
獲された電荷は、それ自体、導電層内の電荷に比べ格段
に動き難いが、たとえば高温中に長く保持されると、あ
る程度熱的にドリフトして電荷保持領域が拡大する、い
わゆる記憶のボケが生じる。この場合も、電荷保持膜が
チャネル形成領域に対し一様に形成された従来の素子構
造では、しきい値電圧の大小関係が微妙に変化すること
になる。
【０００７】この従来のＣＨＥ注入方式は、電荷の注入
効率がおおよそ１×１０-6と悪いことが知られている。
そのため書き込みに際して、大きな電流をメモリセルの
ソース・ドレイン不純物領域間に流す必要があり、消費
電力が大きくなるという課題があった。
効率がおおよそ１×１０-6と悪いことが知られている。
そのため書き込みに際して、大きな電流をメモリセルの
ソース・ドレイン不純物領域間に流す必要があり、消費
電力が大きくなるという課題があった。
【０００８】一方、前記した従来のメモリセル構造で
は、セル面積が最も小さいアレイ方式の一種である、い
わゆるＶＧ(Vertual Ground)セルアレイ方式を採用した
場合、１本のワード線に連なる複数のメモリセルの一つ
を任意に選択するランダムアクセスはできても、複数の
メモリセルを同時にアクセスするシリアルアクセスがで
きないという課題がある。これは、ＶＧセルアレイ方式
では、ソース・ドレイン不純物領域がワード方向の隣接
２セル間で共有され、その共有関係がワード方向に繰り
返されていることに起因する。すなわち、ＶＧセルアレ
イ方式では、ワード方向で見ると、互いに異なる導電型
のソース・ドレイン不純物領域とチャネル形成領域が交
互に繰り返され、そのため、あるメモリセル内の２つの
ソース・ドレイン不純物領域の電圧を決めると、同一行
の他のメモリセルの意図しない動作を防止するには、他
の不純物領域の電位が必然的に決まってしまう。したが
って、偶然にその電位関係で意図した動作ができるメモ
リセルを除くと、他のメモリセルのアクセスは基本的に
不可能となる。また、このような記憶データの論理で常
にアクセス可能なセルが変動する条件付きのシリアルア
クセスは実用に耐えない。
は、セル面積が最も小さいアレイ方式の一種である、い
わゆるＶＧ(Vertual Ground)セルアレイ方式を採用した
場合、１本のワード線に連なる複数のメモリセルの一つ
を任意に選択するランダムアクセスはできても、複数の
メモリセルを同時にアクセスするシリアルアクセスがで
きないという課題がある。これは、ＶＧセルアレイ方式
では、ソース・ドレイン不純物領域がワード方向の隣接
２セル間で共有され、その共有関係がワード方向に繰り
返されていることに起因する。すなわち、ＶＧセルアレ
イ方式では、ワード方向で見ると、互いに異なる導電型
のソース・ドレイン不純物領域とチャネル形成領域が交
互に繰り返され、そのため、あるメモリセル内の２つの
ソース・ドレイン不純物領域の電圧を決めると、同一行
の他のメモリセルの意図しない動作を防止するには、他
の不純物領域の電位が必然的に決まってしまう。したが
って、偶然にその電位関係で意図した動作ができるメモ
リセルを除くと、他のメモリセルのアクセスは基本的に
不可能となる。また、このような記憶データの論理で常
にアクセス可能なセルが変動する条件付きのシリアルア
クセスは実用に耐えない。
【０００９】以上の理由により、前記した従来構造のメ
モリセルでＶＧ型メモリセルアレイを構成した場合、１
本のワード線に連なる複数のメモリセルを任意に、かつ
独立に動作させることができない。その結果、この従来
のメモリセルでは、セル面積縮小のためＶＧセルアレイ
化すると、１本のワード線に連なるメモリセル全てを書
き込む際の書き込み回数が多く、書き込みに要するトー
タルな時間が長くなるという不具合がある。つまり、Ｖ
Ｇセルアレイ化してセル面積を縮小して得られたビット
コスト低減に関する優位性が、ＶＧセルアレイ方式を採
用しないで、かつシリアルアクセスにより書き込み効率
を上げたものに対しては薄れてしまっていた。
モリセルでＶＧ型メモリセルアレイを構成した場合、１
本のワード線に連なる複数のメモリセルを任意に、かつ
独立に動作させることができない。その結果、この従来
のメモリセルでは、セル面積縮小のためＶＧセルアレイ
化すると、１本のワード線に連なるメモリセル全てを書
き込む際の書き込み回数が多く、書き込みに要するトー
タルな時間が長くなるという不具合がある。つまり、Ｖ
Ｇセルアレイ化してセル面積を縮小して得られたビット
コスト低減に関する優位性が、ＶＧセルアレイ方式を採
用しないで、かつシリアルアクセスにより書き込み効率
を上げたものに対しては薄れてしまっていた。
【００１０】本発明の第１目的は、電荷保持領域の２ビ
ット記憶可能な範囲を制限し、とくに過剰な電荷注入が
あっても特性が影響されにくい不揮発性半導体記憶装置
と、その製造方法を提供することにある。本発明の第２
の目的は、電荷の注入効率を上げ、書き込み速度の向上
と、書き込みの際にメモリセルが消費する電力を低減さ
せる不揮発性半導体記憶装置と、その製造方法を提供す
ることにある。本発明の第３の目的は、チャネルのオン
／オフを制御する手段を、通常のメモリトランジスタの
ゲート電極とは別に有し、これによりＶＧセルアレイ方
式を採用しても１ワード線に連なる複数のメモリセルの
シリアルアクセスが可能な不揮発性半導体記憶装置と、
その動作方法を提供することにある。
ット記憶可能な範囲を制限し、とくに過剰な電荷注入が
あっても特性が影響されにくい不揮発性半導体記憶装置
と、その製造方法を提供することにある。本発明の第２
の目的は、電荷の注入効率を上げ、書き込み速度の向上
と、書き込みの際にメモリセルが消費する電力を低減さ
せる不揮発性半導体記憶装置と、その製造方法を提供す
ることにある。本発明の第３の目的は、チャネルのオン
／オフを制御する手段を、通常のメモリトランジスタの
ゲート電極とは別に有し、これによりＶＧセルアレイ方
式を採用しても１ワード線に連なる複数のメモリセルの
シリアルアクセスが可能な不揮発性半導体記憶装置と、
その動作方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、上記第１および第２の目
的を達成するものであり、半導体からなるチャネル形成
領域と、積層された複数の誘電体膜を備え電荷保持能力
を有した電荷保持膜と、上記チャネル形成領域の両端部
に重なる上記電荷保持膜の領域からなる２つの記憶部
と、上記記憶部間で上記チャネル形成領域上に接した単
層の誘電体膜と、上記単層の誘電体膜上に接した制御ゲ
ート電極と、上記２つの記憶部上にそれぞれ接し、当該
記憶部との接触部同士が電気的に接続されたメモリゲー
ト電極とを有している。
る不揮発性半導体記憶装置は、上記第１および第２の目
的を達成するものであり、半導体からなるチャネル形成
領域と、積層された複数の誘電体膜を備え電荷保持能力
を有した電荷保持膜と、上記チャネル形成領域の両端部
に重なる上記電荷保持膜の領域からなる２つの記憶部
と、上記記憶部間で上記チャネル形成領域上に接した単
層の誘電体膜と、上記単層の誘電体膜上に接した制御ゲ
ート電極と、上記２つの記憶部上にそれぞれ接し、当該
記憶部との接触部同士が電気的に接続されたメモリゲー
ト電極とを有している。
【００１２】上記チャネル形成領域が、上記記憶部を挟
んで上記メモリゲート電極に対向した２つの外側チャネ
ル領域と、上記２つの外側チャネル領域間に位置し、上
記単層の誘電体膜を挟んで上記制御ゲート電極に対向し
た内側チャネル領域とを有している。好適に、上記２つ
の外側チャネル領域と上記内側チャネル領域とからなる
３つのチャネル領域のしきい値電圧が独立に設定されて
いる。たとえば、上記２つの外側チャネル領域のしきい
値電圧が等しい。この場合、好適に、上記外側チャネル
領域のしきい値電圧が、上記内側チャネル領域のしきい
値電圧より低い。また、好適に、上記２つの外側チャネ
ル領域間の距離で規定される上記内側チャネル領域の長
さが、動作時に形成されたチャネル内をキャリアが準バ
リスティックに走行する長さである。
んで上記メモリゲート電極に対向した２つの外側チャネ
ル領域と、上記２つの外側チャネル領域間に位置し、上
記単層の誘電体膜を挟んで上記制御ゲート電極に対向し
た内側チャネル領域とを有している。好適に、上記２つ
の外側チャネル領域と上記内側チャネル領域とからなる
３つのチャネル領域のしきい値電圧が独立に設定されて
いる。たとえば、上記２つの外側チャネル領域のしきい
値電圧が等しい。この場合、好適に、上記外側チャネル
領域のしきい値電圧が、上記内側チャネル領域のしきい
値電圧より低い。また、好適に、上記２つの外側チャネ
ル領域間の距離で規定される上記内側チャネル領域の長
さが、動作時に形成されたチャネル内をキャリアが準バ
リスティックに走行する長さである。
【００１３】上記メモリゲート電極は、好適に、上記制
御ゲート電極と電気的に絶縁した状態で交差し、上記制
御ゲート電極の外側双方で上記記憶部上に接する。この
場合、好適に、上記メモリゲート電極を成す導電材料よ
りエッチング速度が遅い誘電体からなるエッチングスト
ッパ層を、上記制御ゲート電極上に有している。メモリ
ゲート電極の加工時に、制御ゲート電極上の誘電体膜が
除去されて制御ゲート電極までエッチングされないよう
にするためである。上記記憶部の側から上記チャネル形
成領域を挟んで互いに離間し、かつ上記チャネル形成領
域と逆の導電型を有した半導体からなる２つの不純物領
域を有し、上記２つの不純物領域それぞれがビット線で
あり、上記メモリゲート電極が、上記記憶部内への電荷
の入出力を含む動作を制御するワード線であり、上記制
御ゲート電極が、上記動作を補助する際の制御線であ
る。
御ゲート電極と電気的に絶縁した状態で交差し、上記制
御ゲート電極の外側双方で上記記憶部上に接する。この
場合、好適に、上記メモリゲート電極を成す導電材料よ
りエッチング速度が遅い誘電体からなるエッチングスト
ッパ層を、上記制御ゲート電極上に有している。メモリ
ゲート電極の加工時に、制御ゲート電極上の誘電体膜が
除去されて制御ゲート電極までエッチングされないよう
にするためである。上記記憶部の側から上記チャネル形
成領域を挟んで互いに離間し、かつ上記チャネル形成領
域と逆の導電型を有した半導体からなる２つの不純物領
域を有し、上記２つの不純物領域それぞれがビット線で
あり、上記メモリゲート電極が、上記記憶部内への電荷
の入出力を含む動作を制御するワード線であり、上記制
御ゲート電極が、上記動作を補助する際の制御線であ
る。
【００１４】いわゆるＮＯＲ型メモリセルアレイ方式が
採用できる。この場合、メモリセルが、上記記憶部の側
から上記チャネル形成領域を挟んで互いに離間し、かつ
上記チャネル形成領域と逆の導電型を有した半導体から
なる２つの不純物領域と、上記制御ゲート電極をゲート
とし、上記２つの記憶部を挟んで上記メモリゲート電極
に対向した２つの外側チャネル領域をソース、ドレイン
として機能する制御トランジスタと、上記制御トランジ
スタを挟んで直列接続し、上記メモリゲート電極をゲー
トとし、上記制御トランジスタのチャネル領域と上記２
つの不純物領域の一方をソースあるいはドレインとして
機能する２つのメモリトランジスタとを有し、上記メモ
リセルが行列状に複数配置してメモリセルアレイが構成
され、上記２つの不純物領域のそれぞれが、上記メモリ
セルアレイの一方向に長く配置されて複数のメモリセル
間で共有され、上記制御ゲート電極が、上記２つの不純
物領域の離間スペース内を上記不純物領域と平行に配置
されて上記複数のメモリセル間で共有されている。ま
た、上記２つの不純物領域それぞれは、その長手方向と
直交する方向に隣接する他のメモリセルの上記不純物領
域と分離されている。ＮＯＲ型の一態様としてＶＧ型の
採用も可能である。その場合、上記２つの不純物領域そ
れぞれが、その長手方向と直交する方向に隣接するメモ
リセル間で共有されている。
採用できる。この場合、メモリセルが、上記記憶部の側
から上記チャネル形成領域を挟んで互いに離間し、かつ
上記チャネル形成領域と逆の導電型を有した半導体から
なる２つの不純物領域と、上記制御ゲート電極をゲート
とし、上記２つの記憶部を挟んで上記メモリゲート電極
に対向した２つの外側チャネル領域をソース、ドレイン
として機能する制御トランジスタと、上記制御トランジ
スタを挟んで直列接続し、上記メモリゲート電極をゲー
トとし、上記制御トランジスタのチャネル領域と上記２
つの不純物領域の一方をソースあるいはドレインとして
機能する２つのメモリトランジスタとを有し、上記メモ
リセルが行列状に複数配置してメモリセルアレイが構成
され、上記２つの不純物領域のそれぞれが、上記メモリ
セルアレイの一方向に長く配置されて複数のメモリセル
間で共有され、上記制御ゲート電極が、上記２つの不純
物領域の離間スペース内を上記不純物領域と平行に配置
されて上記複数のメモリセル間で共有されている。ま
た、上記２つの不純物領域それぞれは、その長手方向と
直交する方向に隣接する他のメモリセルの上記不純物領
域と分離されている。ＮＯＲ型の一態様としてＶＧ型の
採用も可能である。その場合、上記２つの不純物領域そ
れぞれが、その長手方向と直交する方向に隣接するメモ
リセル間で共有されている。
【００１５】ＶＧ型メモリセルアレイにおいて、好適
に、上記一方向に隣接するメモリセル間が誘電体分離層
によって分離されている。好適に、上記誘電体分離層
が、上記メモリゲート電極間のスペースの下方で上記メ
モリゲート電極と平行に配置されている。あるいは、上
記誘電体分離層が、上記メモリゲート電極間のスペース
の下方で上記メモリゲート電極に沿って配置され、かつ
上記不純物領域上で分離されている。また、好適に、上
記メモリゲート電極は、その幅方向両側にサイドウォー
ルを有し、当該サイドウォールのそれぞれが、上記記憶
部に隣接した領域で上記電荷保持膜を挟んで上記誘電体
分離層の縁部に重なっている。
に、上記一方向に隣接するメモリセル間が誘電体分離層
によって分離されている。好適に、上記誘電体分離層
が、上記メモリゲート電極間のスペースの下方で上記メ
モリゲート電極と平行に配置されている。あるいは、上
記誘電体分離層が、上記メモリゲート電極間のスペース
の下方で上記メモリゲート電極に沿って配置され、かつ
上記不純物領域上で分離されている。また、好適に、上
記メモリゲート電極は、その幅方向両側にサイドウォー
ルを有し、当該サイドウォールのそれぞれが、上記記憶
部に隣接した領域で上記電荷保持膜を挟んで上記誘電体
分離層の縁部に重なっている。
【００１６】このような構成の不揮発性半導体記憶装置
では、電荷保持能力を有する２つの記憶部を有し、その
２つの記憶部の間が電荷保持能力を有しない単層の誘電
体膜によって離されている。したがって、２ビット記憶
データ保持時に、２ビットの記憶情報が確実に峻別され
る。なぜなら、各記憶部に過剰に電荷が注入されても、
その間にデータ保持特性能力を有しない単層の誘電体膜
が存在することにより、ある電荷量以上は電荷注入が進
まないため、電荷の分布領域同士が混じらないからであ
る。また、高温保持時に保持電荷がドリフトしても電荷
の分布領域同士が混じらないため、この点でも２ビット
情報の記憶がぼけない。また、チャネル形成領域に抵抗
差を設けることは、書き込みまたは消去時に、電荷の注
入効率を高める。
では、電荷保持能力を有する２つの記憶部を有し、その
２つの記憶部の間が電荷保持能力を有しない単層の誘電
体膜によって離されている。したがって、２ビット記憶
データ保持時に、２ビットの記憶情報が確実に峻別され
る。なぜなら、各記憶部に過剰に電荷が注入されても、
その間にデータ保持特性能力を有しない単層の誘電体膜
が存在することにより、ある電荷量以上は電荷注入が進
まないため、電荷の分布領域同士が混じらないからであ
る。また、高温保持時に保持電荷がドリフトしても電荷
の分布領域同士が混じらないため、この点でも２ビット
情報の記憶がぼけない。また、チャネル形成領域に抵抗
差を設けることは、書き込みまたは消去時に、電荷の注
入効率を高める。
【００１７】また、この第１の観点に係る不揮発性半導
体記憶装置では、誘電体分離層の存在により、記憶部に
電荷が注入される際に、メモリゲート電極のチャネル幅
方向外側の電荷保持膜部分に電荷が滲み出しても、この
電荷の影響によるチャネル形成領域と不純物領域間のリ
ークパスが形成されにくい。この電荷が滲み出す電荷保
持膜の領域が誘電体分離層上に乗り上げており、その結
果、滲み出した電荷のチャネル形成領域への影響が十分
に低減されるからである。また、誘電体分離層を形成し
た場合、メモリゲート電極が幅方向に合わせずれを起こ
すと、メモリゲート電極の支配力が一部に及ばずに書き
込み時の注入電荷が蓄積されない領域が生じる。たとえ
ば消去時に逆極性の電荷を注入する方式が採用された場
合などでは、このメモリゲート電極の支配力が及ばない
領域において、チャネルをオンする方向の極性を有した
電荷のみが書き換えのたびに次第に蓄積されてしまうこ
とがある。こうなると、この領域のしきい値電圧が大き
く低下してリーク電流が大幅に増加する事態が発生す
る。本発明では、このリーク電流の大幅な増大を防止す
るために、メモリゲート電極が幅方向両側にサイドウォ
ールを有し、エリアペナルティを受けることなく電荷蓄
積膜との十分なオーバーラップを実現している。また、
制御ゲート電極をＯＮとした場合に制御ゲート電極の下
方にできるチャネルが、制御ゲート電極を共有している
他のセルに向かって拡がることを、誘電体分離層が防
ぐ。誘電体分離層が存在すると、ワード線が選択されて
いないセルの制御ゲート電極の下は電気的に絶縁された
状態にある。そのため、制御ゲート電極がＯＮとなって
も、ワード線が選択されていないセルの制御ゲート電極
の下方にチャネルが形成されずオーバーディプレッショ
ン、すなわち空乏層が熱平衡状態より拡がった状態とな
る。この状態では、チャネルが形成された状態と比較す
るとゲートの容量が大幅に小さくなる。したがって、誘
電体分離層が存在せず、共有されている全てのセル内で
制御ゲート電極の下方にチャネルが形成される場合と、
ワード線が選択されたセル内の制御ゲート電極の下方領
域にチャネルが形成されるが、誘電体分離層が存在し、
そのため選択されない他のセル内の制御ゲート電極の下
方領域にはチャネルが形成されない場合とを比較する
と、後者の方が制御ゲートの容量が小さい。この制御ゲ
ート容量の低減は、不揮発性半導体メモリの高速動作お
よび低消費電力に寄与する。以上より、この誘電体分離
層とサイドウォール付きメモリゲート電極との組合せ
は、セル面積を増大させることなくリーク電流を低減す
ること、および、ゲート容量を低減して高速化を図るこ
となどに大きく寄与する。なお、誘電体分離層を不純物
領域上で分離した場合は、誘電体分離層の存在によって
不純物領域に高抵抗部分が形成されない。
体記憶装置では、誘電体分離層の存在により、記憶部に
電荷が注入される際に、メモリゲート電極のチャネル幅
方向外側の電荷保持膜部分に電荷が滲み出しても、この
電荷の影響によるチャネル形成領域と不純物領域間のリ
ークパスが形成されにくい。この電荷が滲み出す電荷保
持膜の領域が誘電体分離層上に乗り上げており、その結
果、滲み出した電荷のチャネル形成領域への影響が十分
に低減されるからである。また、誘電体分離層を形成し
た場合、メモリゲート電極が幅方向に合わせずれを起こ
すと、メモリゲート電極の支配力が一部に及ばずに書き
込み時の注入電荷が蓄積されない領域が生じる。たとえ
ば消去時に逆極性の電荷を注入する方式が採用された場
合などでは、このメモリゲート電極の支配力が及ばない
領域において、チャネルをオンする方向の極性を有した
電荷のみが書き換えのたびに次第に蓄積されてしまうこ
とがある。こうなると、この領域のしきい値電圧が大き
く低下してリーク電流が大幅に増加する事態が発生す
る。本発明では、このリーク電流の大幅な増大を防止す
るために、メモリゲート電極が幅方向両側にサイドウォ
ールを有し、エリアペナルティを受けることなく電荷蓄
積膜との十分なオーバーラップを実現している。また、
制御ゲート電極をＯＮとした場合に制御ゲート電極の下
方にできるチャネルが、制御ゲート電極を共有している
他のセルに向かって拡がることを、誘電体分離層が防
ぐ。誘電体分離層が存在すると、ワード線が選択されて
いないセルの制御ゲート電極の下は電気的に絶縁された
状態にある。そのため、制御ゲート電極がＯＮとなって
も、ワード線が選択されていないセルの制御ゲート電極
の下方にチャネルが形成されずオーバーディプレッショ
ン、すなわち空乏層が熱平衡状態より拡がった状態とな
る。この状態では、チャネルが形成された状態と比較す
るとゲートの容量が大幅に小さくなる。したがって、誘
電体分離層が存在せず、共有されている全てのセル内で
制御ゲート電極の下方にチャネルが形成される場合と、
ワード線が選択されたセル内の制御ゲート電極の下方領
域にチャネルが形成されるが、誘電体分離層が存在し、
そのため選択されない他のセル内の制御ゲート電極の下
方領域にはチャネルが形成されない場合とを比較する
と、後者の方が制御ゲートの容量が小さい。この制御ゲ
ート容量の低減は、不揮発性半導体メモリの高速動作お
よび低消費電力に寄与する。以上より、この誘電体分離
層とサイドウォール付きメモリゲート電極との組合せ
は、セル面積を増大させることなくリーク電流を低減す
ること、および、ゲート容量を低減して高速化を図るこ
となどに大きく寄与する。なお、誘電体分離層を不純物
領域上で分離した場合は、誘電体分離層の存在によって
不純物領域に高抵抗部分が形成されない。
【００１８】本発明の第２の観点に係る不揮発性半導体
記憶装置の動作方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟んで互いに離間する２つの不純物領域
と、積層された複数の誘電体膜を備え電荷保持能力を有
した電荷保持膜と、上記２つの不純物領域側で上記チャ
ネル形成領域の両端部に重なる上記電荷保持膜の領域か
らなる２つの記憶部と、上記記憶部間で上記チャネル形
成領域上に接した単層の誘電体膜と、上記記憶部上のメ
モリゲート電極と、上記単層の誘電体膜上の制御ゲート
電極とを有した不揮発性半導体記憶装置の動作方法であ
って、書き込み動作が以下の諸ステップ、すなわち、記
憶データを書き込む上記記憶部の側に位置する上記不純
物領域をドレインとし、他の上記不純物領域をソースと
して上記２つの不純物領域間に所定の電圧を印加し、上
記メモリゲート電極および上記制御ゲート電極それぞれ
に所定の電圧を印加して、上記２つの不純物領域間にチ
ャネルを形成し、上記チャネル内を走行するキャリアの
一部を上記ドレイン側の上記記憶部に注入する各ステッ
プを含む。上記チャネルを形成するステップにおいて、
好適に、上記メモリゲート電極および上記制御ゲート電
極に印加する電圧値を制御し、上記２つの記憶部下方の
チャネル抵抗が上記単層の誘電体膜下方のチャネル抵抗
と異なるチャネルを上記２つの不純物領域間に形成す
る。上記チャネル内を形成するステップにおいて、好適
に、上記制御ゲート電極と上記メモリゲート電極とに印
加する電圧値を制御し、上記制御ゲートの下のチャネル
領域と、上記制御ゲート電極と上記メモリゲート電極と
の間の下の第１導電型半導体領域とに、チャネル内を電
荷が流れる方向に沿って高い電界を発生させる。
記憶装置の動作方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟んで互いに離間する２つの不純物領域
と、積層された複数の誘電体膜を備え電荷保持能力を有
した電荷保持膜と、上記２つの不純物領域側で上記チャ
ネル形成領域の両端部に重なる上記電荷保持膜の領域か
らなる２つの記憶部と、上記記憶部間で上記チャネル形
成領域上に接した単層の誘電体膜と、上記記憶部上のメ
モリゲート電極と、上記単層の誘電体膜上の制御ゲート
電極とを有した不揮発性半導体記憶装置の動作方法であ
って、書き込み動作が以下の諸ステップ、すなわち、記
憶データを書き込む上記記憶部の側に位置する上記不純
物領域をドレインとし、他の上記不純物領域をソースと
して上記２つの不純物領域間に所定の電圧を印加し、上
記メモリゲート電極および上記制御ゲート電極それぞれ
に所定の電圧を印加して、上記２つの不純物領域間にチ
ャネルを形成し、上記チャネル内を走行するキャリアの
一部を上記ドレイン側の上記記憶部に注入する各ステッ
プを含む。上記チャネルを形成するステップにおいて、
好適に、上記メモリゲート電極および上記制御ゲート電
極に印加する電圧値を制御し、上記２つの記憶部下方の
チャネル抵抗が上記単層の誘電体膜下方のチャネル抵抗
と異なるチャネルを上記２つの不純物領域間に形成す
る。上記チャネル内を形成するステップにおいて、好適
に、上記制御ゲート電極と上記メモリゲート電極とに印
加する電圧値を制御し、上記制御ゲートの下のチャネル
領域と、上記制御ゲート電極と上記メモリゲート電極と
の間の下の第１導電型半導体領域とに、チャネル内を電
荷が流れる方向に沿って高い電界を発生させる。
【００１９】この高効率ＣＨＥ注入による保持電荷に応
じた記憶データを読み出す動作が以下の諸ステップ、す
なわち、読み出し対象の記憶データが保持された上記記
憶部の側の上記不純物領域をソースとし、他の不純物領
域をドレインとする電圧を上記２つの不純物領域間に印
加し、上記メモリゲート電極および上記制御ゲート電極
のそれぞれに所定の電圧を印加し、上記記憶データに応
じた上記記憶部の電荷の有無または電荷量の違いを、上
記チャネル形成領域内を流れる電流量または上記不純物
領域の電圧変化に変換して読み出す各ステップを含む。
じた記憶データを読み出す動作が以下の諸ステップ、す
なわち、読み出し対象の記憶データが保持された上記記
憶部の側の上記不純物領域をソースとし、他の不純物領
域をドレインとする電圧を上記２つの不純物領域間に印
加し、上記メモリゲート電極および上記制御ゲート電極
のそれぞれに所定の電圧を印加し、上記記憶データに応
じた上記記憶部の電荷の有無または電荷量の違いを、上
記チャネル形成領域内を流れる電流量または上記不純物
領域の電圧変化に変換して読み出す各ステップを含む。
【００２０】消去では、たとえばバンド間のトンネル電
流起因のホットキャリアを注入し、あるいはアバランシ
ェブレークダウンによる逆導電型の高エネルギー電荷を
注入するとよい。すなわち、消去動作が以下の諸ステッ
プ、すなわち、消去対象の記憶データを保持する上記記
憶部の側に位置する上記不純物領域と上記メモリゲート
電極との間に、当該不純物領域が反転する電圧を印加
し、上記電圧印加時に上記不純物領域の反転層で起きた
ブレークダウンにより上記書き込み時に注入した電荷と
逆極性の高エネルギー電荷を発生させ、発生した高エネ
ルギー電荷の一部を上記記憶データが保持された上記記
憶部に注入する各ステップを含む。あるいは、保持電荷
をチャネル全面から、あるいは不純物領域側からトンネ
ル現象を用いて抜き取る。
流起因のホットキャリアを注入し、あるいはアバランシ
ェブレークダウンによる逆導電型の高エネルギー電荷を
注入するとよい。すなわち、消去動作が以下の諸ステッ
プ、すなわち、消去対象の記憶データを保持する上記記
憶部の側に位置する上記不純物領域と上記メモリゲート
電極との間に、当該不純物領域が反転する電圧を印加
し、上記電圧印加時に上記不純物領域の反転層で起きた
ブレークダウンにより上記書き込み時に注入した電荷と
逆極性の高エネルギー電荷を発生させ、発生した高エネ
ルギー電荷の一部を上記記憶データが保持された上記記
憶部に注入する各ステップを含む。あるいは、保持電荷
をチャネル全面から、あるいは不純物領域側からトンネ
ル現象を用いて抜き取る。
【００２１】本発明の第３の観点に係る不揮発性半導体
記憶装置の動作方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟んで互いに離間する２つの不純物領域
と、積層された複数の誘電体膜を備え電荷保持能力を有
した電荷保持膜と、上記２つの不純物領域側で上記チャ
ネル形成領域の両端部に重なる上記電荷保持膜の領域か
らなる２つの記憶部と、上記記憶部間で上記チャネル形
成領域上に接した単層の誘電体膜と、上記記憶部上のメ
モリゲート電極と、上記単層の誘電体膜上に形成された
制御ゲート電極とを有した不揮発性半導体記憶装置の動
作方法であって、書き込み動作が以下の諸ステップ、す
なわち、上記メモリゲート電極と、記憶データを書き込
む上記記憶部側に位置する上記不純物領域との間に、当
該不純物領域が反転する方向の電圧を印加し、上記電圧
印加時に上記不純物領域の反転層で起きたブレークダウ
ンにより高エネルギー電荷を発生させ、発生した高エネ
ルギー電荷の一部を上記記憶データを書き込む側の上記
記憶部に注入する各ステップを含む。好適に、上記書き
込み動作時に、上記制御ゲート電極の電位に応じて上記
ゲート誘電体膜下の上記チャネル形成領域内のポテンシ
ャルを変化させ、上記高エネルギー電荷の注入位置を制
御するステップをさらに含む。これにより、例えば、ゲ
ート電極と逆の極性の電圧を制御ゲート電極に印加する
ことによって電荷注入領域を不純物領域側の一部に限定
することができる。あるいは、メモリゲート電極と同じ
極性の電圧を制御ゲート電極に印加することによって電
荷注入領域を対象とする記憶部全域とすることもでき
る。
記憶装置の動作方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟んで互いに離間する２つの不純物領域
と、積層された複数の誘電体膜を備え電荷保持能力を有
した電荷保持膜と、上記２つの不純物領域側で上記チャ
ネル形成領域の両端部に重なる上記電荷保持膜の領域か
らなる２つの記憶部と、上記記憶部間で上記チャネル形
成領域上に接した単層の誘電体膜と、上記記憶部上のメ
モリゲート電極と、上記単層の誘電体膜上に形成された
制御ゲート電極とを有した不揮発性半導体記憶装置の動
作方法であって、書き込み動作が以下の諸ステップ、す
なわち、上記メモリゲート電極と、記憶データを書き込
む上記記憶部側に位置する上記不純物領域との間に、当
該不純物領域が反転する方向の電圧を印加し、上記電圧
印加時に上記不純物領域の反転層で起きたブレークダウ
ンにより高エネルギー電荷を発生させ、発生した高エネ
ルギー電荷の一部を上記記憶データを書き込む側の上記
記憶部に注入する各ステップを含む。好適に、上記書き
込み動作時に、上記制御ゲート電極の電位に応じて上記
ゲート誘電体膜下の上記チャネル形成領域内のポテンシ
ャルを変化させ、上記高エネルギー電荷の注入位置を制
御するステップをさらに含む。これにより、例えば、ゲ
ート電極と逆の極性の電圧を制御ゲート電極に印加する
ことによって電荷注入領域を不純物領域側の一部に限定
することができる。あるいは、メモリゲート電極と同じ
極性の電圧を制御ゲート電極に印加することによって電
荷注入領域を対象とする記憶部全域とすることもでき
る。
【００２２】この注入電荷に応じた記憶データの消去動
作が、好適に、以下の諸ステップ、すなわち、消去対象
の記憶データを保持する上記記憶部の側の上記不純物領
域をドレインとし、他の上記不純物領域をソースとして
上記２つの不純物領域間に所定の電圧を印加し、上記メ
モリゲート電極および上記制御ゲート電極それぞれに所
定の電圧を印加して、上記２つの不純物領域間にチャネ
ルを形成し、上記書き込み時に注入した電荷と逆極性を
有し上記チャネル内を走行するキャリアの一部を、上記
消去対象の記憶データを保持した上記記憶部に注入する
各ステップを含む。上記チャネルを形成するステップに
おいて、好適に、上記メモリゲート電極および上記制御
ゲート電極に印加する電圧値を制御し、上記２つの記憶
部下方のチャネル抵抗が上記単層の誘電体膜下方のチャ
ネル抵抗と異なるチャネルを上記２つの不純物領域間に
形成する。
作が、好適に、以下の諸ステップ、すなわち、消去対象
の記憶データを保持する上記記憶部の側の上記不純物領
域をドレインとし、他の上記不純物領域をソースとして
上記２つの不純物領域間に所定の電圧を印加し、上記メ
モリゲート電極および上記制御ゲート電極それぞれに所
定の電圧を印加して、上記２つの不純物領域間にチャネ
ルを形成し、上記書き込み時に注入した電荷と逆極性を
有し上記チャネル内を走行するキャリアの一部を、上記
消去対象の記憶データを保持した上記記憶部に注入する
各ステップを含む。上記チャネルを形成するステップに
おいて、好適に、上記メモリゲート電極および上記制御
ゲート電極に印加する電圧値を制御し、上記２つの記憶
部下方のチャネル抵抗が上記単層の誘電体膜下方のチャ
ネル抵抗と異なるチャネルを上記２つの不純物領域間に
形成する。
【００２３】このように、第２および第３の観点に係る
不揮発性半導体記憶装置の動作方法では、いわゆるＣＨ
Ｅ型の電荷注入により書き込みまたは消去を行う。この
とき、たとえばチャネル抵抗が制御ゲート電極下方の内
側チャネル領域で高くなっており、その両側の外側チャ
ネル領域で低くなっている。したがって、この３つのチ
ャネル領域に印加される電圧は、おおよそ、上記２つの
不純物領域間に印加されるドレイン電圧を等価直列抵抗
値で比例配分した値となる。その場合、内側チャネル領
域の電圧降下が最も高くなり、この部分で、ドレイン電
圧がチャネル内走行キャリアのエネルギーに効率よく変
換される。とくに制御ゲート長（内側チャネル領域長）
を短くすると、高電界の領域内をキャリアが準バリステ
ィックに走行し、ほとんどエネルギー損失なく加速され
て、記憶部下方の外側チャネル領域に放出される。した
がって、本発明では、放出された高エネルギー電荷のう
ち、電荷保持膜の記憶部におけるボトム絶縁膜のエネル
ギー障壁を越える電荷の割合が増大し、電荷の注入効率
がチャンル内に抵抗差を設けない従来の場合より高い。
また、本発明では、前記したように電荷保持領域が記憶
部のサイズ以上に拡がらないため、過剰書き込みがあっ
ても、しきい値電圧の分布領域が書き込み側で余り拡が
らない。また、電荷保持領域が限定されているため、過
剰消去も起こりにくい。さらに、過剰書き込み時には、
制御ゲート電極の側面の電荷保持膜にも電荷が周り込む
が、この側面の保持電荷はチャネルへの殆ど影響しない
ため消去時に抜き取る必要がない。したがって、過剰書
き込みがあっも、それだけ消去時間を長くする必要がな
い。
不揮発性半導体記憶装置の動作方法では、いわゆるＣＨ
Ｅ型の電荷注入により書き込みまたは消去を行う。この
とき、たとえばチャネル抵抗が制御ゲート電極下方の内
側チャネル領域で高くなっており、その両側の外側チャ
ネル領域で低くなっている。したがって、この３つのチ
ャネル領域に印加される電圧は、おおよそ、上記２つの
不純物領域間に印加されるドレイン電圧を等価直列抵抗
値で比例配分した値となる。その場合、内側チャネル領
域の電圧降下が最も高くなり、この部分で、ドレイン電
圧がチャネル内走行キャリアのエネルギーに効率よく変
換される。とくに制御ゲート長（内側チャネル領域長）
を短くすると、高電界の領域内をキャリアが準バリステ
ィックに走行し、ほとんどエネルギー損失なく加速され
て、記憶部下方の外側チャネル領域に放出される。した
がって、本発明では、放出された高エネルギー電荷のう
ち、電荷保持膜の記憶部におけるボトム絶縁膜のエネル
ギー障壁を越える電荷の割合が増大し、電荷の注入効率
がチャンル内に抵抗差を設けない従来の場合より高い。
また、本発明では、前記したように電荷保持領域が記憶
部のサイズ以上に拡がらないため、過剰書き込みがあっ
ても、しきい値電圧の分布領域が書き込み側で余り拡が
らない。また、電荷保持領域が限定されているため、過
剰消去も起こりにくい。さらに、過剰書き込み時には、
制御ゲート電極の側面の電荷保持膜にも電荷が周り込む
が、この側面の保持電荷はチャネルへの殆ど影響しない
ため消去時に抜き取る必要がない。したがって、過剰書
き込みがあっも、それだけ消去時間を長くする必要がな
い。
【００２４】第２，第３の観点に係る不揮発性半導体記
憶装置の動作方法のうち読み出しでは、読み出したい側
の不純物領域がソースとなるように、ソースとドレイン
を入れ替えた同様な読み出しにより、２ビット記憶デー
タが独立に読み出せる。
憶装置の動作方法のうち読み出しでは、読み出したい側
の不純物領域がソースとなるように、ソースとドレイン
を入れ替えた同様な読み出しにより、２ビット記憶デー
タが独立に読み出せる。
【００２５】本発明の第４の観点に係る不揮発性半導体
記憶装置の動作方法は、メモリセルを行列状に配置して
メモリセルアレイを構成し、上記メモリセルそれぞれ
が、第１導電型半導体からなるチャネル形成領域と、第
２導電型半導体からなり上記チャネル形成領域を挟んで
互いに離間する２つの不純物領域と、積層された複数の
誘電体膜を備え電荷保持能力を有した電荷保持膜と、上
記２つの不純物領域側で上記チャネル形成領域の一部に
重なる上記電荷保持膜の領域からなる記憶部と、上記チ
ャネル形成領域上に接し上記記憶部に隣接した単層の誘
電体膜と、上記記憶部上のメモリゲート電極と、上記単
層の誘電体膜上の制御ゲート電極とを有し、上記メモリ
ゲート電極が上記不純物領域の離間方向の複数のメモリ
セル間で共有されてワード線を構成し、上記２つの不純
物領域のそれぞれが上記ワード線と直交する方向の複数
のメモリセル間で共有されてビット線を構成し、上記制
御ゲート電極が上記ビット線と平行に配置されて上記ワ
ード線と直交する方向の複数のメモリセル間で共有され
た不揮発性半導体記憶装置の動作方法であって、読み出
し動作が、読み出し対象のメモリセルを含まない行の非
選択のワード線に、上記チャネル形成領域に対し順バイ
アスとなる方向の電圧を印加するステップを含む。この
非選択行への順バイアスとなる方向の電圧の印加によっ
て、チャネルに対するソースのポテンシャルバリアが高
くなり、いわゆるＤＩＢＬ効果によるリーク電流の増大
が抑制される。
記憶装置の動作方法は、メモリセルを行列状に配置して
メモリセルアレイを構成し、上記メモリセルそれぞれ
が、第１導電型半導体からなるチャネル形成領域と、第
２導電型半導体からなり上記チャネル形成領域を挟んで
互いに離間する２つの不純物領域と、積層された複数の
誘電体膜を備え電荷保持能力を有した電荷保持膜と、上
記２つの不純物領域側で上記チャネル形成領域の一部に
重なる上記電荷保持膜の領域からなる記憶部と、上記チ
ャネル形成領域上に接し上記記憶部に隣接した単層の誘
電体膜と、上記記憶部上のメモリゲート電極と、上記単
層の誘電体膜上の制御ゲート電極とを有し、上記メモリ
ゲート電極が上記不純物領域の離間方向の複数のメモリ
セル間で共有されてワード線を構成し、上記２つの不純
物領域のそれぞれが上記ワード線と直交する方向の複数
のメモリセル間で共有されてビット線を構成し、上記制
御ゲート電極が上記ビット線と平行に配置されて上記ワ
ード線と直交する方向の複数のメモリセル間で共有され
た不揮発性半導体記憶装置の動作方法であって、読み出
し動作が、読み出し対象のメモリセルを含まない行の非
選択のワード線に、上記チャネル形成領域に対し順バイ
アスとなる方向の電圧を印加するステップを含む。この
非選択行への順バイアスとなる方向の電圧の印加によっ
て、チャネルに対するソースのポテンシャルバリアが高
くなり、いわゆるＤＩＢＬ効果によるリーク電流の増大
が抑制される。
【００２６】本発明の第５の観点に係る不揮発性半導体
記憶装置の動作方法は、前記した本発明の第２の目的を
達成するためのものであり、いわゆるＶＧ型メモリセル
アレイにおけるシリアル動作（書き込み、読み出しおよ
び消去）に関する。ＶＧ型メモリセルアレイでは、複数
のメモリセルを行列状に配置してメモリセルアレイが構
成され、上記メモリセルのそれぞれが、第１導電型半導
体からなるチャネル形成領域と、第２導電型半導体から
なり上記チャネル形成領域を挟んで互いに離間する２つ
の不純物領域と、積層された複数の誘電体膜を備え電荷
保持能力を有した電荷保持膜と、上記２つの不純物領域
側で上記チャネル形成領域の両端部に重なる上記電荷保
持膜の領域からなる２つの記憶部と、上記記憶部間で上
記チャネル形成領域上に接した単層の誘電体膜と、上記
記憶部上のメモリゲート電極と、上記単層の誘電体膜上
の制御ゲート電極とを有し、同一行内の上記メモリゲー
ト電極がワード線により接続され、上記２つの不純物領
域それぞれが、列方向に長く配置されて行方向に隣接す
るメモリセル間で共有され、上記制御ゲート電極が列方
向に長く配置されて同一列内のメモリセル間で共有され
ている。この動作方法が以下の諸ステップ、すなわち、
上記制御ゲート電極を駆動して上記メモリセルアレイを
電気的に分割し、分割したメモリセルアレイ内で、上記
不純物領域および上記ワード線を駆動して複数のメモリ
セルを並列に書き込み、読み出しまたは消去する各ステ
ップを含む。好適に、上記動作方法が以下の諸ステッ
プ、すなわち、所定の個数おきの上記制御ゲート電極
に、チャネルがオンできない不活性状態にメモリセルを
移行させるＯＦＦ電圧を印加し、上記分割により不活性
状態となったメモリセル間で、活性状態のメモリセルを
並列に書き込み、読み出しまたは消去を行う各ステップ
を含み、上記ＯＦＦ電圧を印加する不純物領域を一方向
にずらしながら、上記メモリセルの分割のステップと、
上記活性状態のメモリセルに対する書き込み、読み出し
または消去のステップを繰り返す。
記憶装置の動作方法は、前記した本発明の第２の目的を
達成するためのものであり、いわゆるＶＧ型メモリセル
アレイにおけるシリアル動作（書き込み、読み出しおよ
び消去）に関する。ＶＧ型メモリセルアレイでは、複数
のメモリセルを行列状に配置してメモリセルアレイが構
成され、上記メモリセルのそれぞれが、第１導電型半導
体からなるチャネル形成領域と、第２導電型半導体から
なり上記チャネル形成領域を挟んで互いに離間する２つ
の不純物領域と、積層された複数の誘電体膜を備え電荷
保持能力を有した電荷保持膜と、上記２つの不純物領域
側で上記チャネル形成領域の両端部に重なる上記電荷保
持膜の領域からなる２つの記憶部と、上記記憶部間で上
記チャネル形成領域上に接した単層の誘電体膜と、上記
記憶部上のメモリゲート電極と、上記単層の誘電体膜上
の制御ゲート電極とを有し、同一行内の上記メモリゲー
ト電極がワード線により接続され、上記２つの不純物領
域それぞれが、列方向に長く配置されて行方向に隣接す
るメモリセル間で共有され、上記制御ゲート電極が列方
向に長く配置されて同一列内のメモリセル間で共有され
ている。この動作方法が以下の諸ステップ、すなわち、
上記制御ゲート電極を駆動して上記メモリセルアレイを
電気的に分割し、分割したメモリセルアレイ内で、上記
不純物領域および上記ワード線を駆動して複数のメモリ
セルを並列に書き込み、読み出しまたは消去する各ステ
ップを含む。好適に、上記動作方法が以下の諸ステッ
プ、すなわち、所定の個数おきの上記制御ゲート電極
に、チャネルがオンできない不活性状態にメモリセルを
移行させるＯＦＦ電圧を印加し、上記分割により不活性
状態となったメモリセル間で、活性状態のメモリセルを
並列に書き込み、読み出しまたは消去を行う各ステップ
を含み、上記ＯＦＦ電圧を印加する不純物領域を一方向
にずらしながら、上記メモリセルの分割のステップと、
上記活性状態のメモリセルに対する書き込み、読み出し
または消去のステップを繰り返す。
【００２７】この第５の観点に係る動作方法では、メモ
リセルアレイを分割を制御する手段として、制御ゲート
電極を用いる。すなわち、ＯＮ電圧を印加して制御ゲー
トをオンするとチャネルが形成できる状態となり、ＯＦ
Ｆ電圧を印加して制御ゲートをオフするとドレイン電圧
印加の有無にかかわらずチャネルが形成されない。この
制御ゲートのオフ状態をワード線方向に所定数のメモリ
セルごとに周期的に展開すると、オフ状態の制御ゲート
間の活性状態のメモリセルに対しシリアル動作が可能と
なる。
リセルアレイを分割を制御する手段として、制御ゲート
電極を用いる。すなわち、ＯＮ電圧を印加して制御ゲー
トをオンするとチャネルが形成できる状態となり、ＯＦ
Ｆ電圧を印加して制御ゲートをオフするとドレイン電圧
印加の有無にかかわらずチャネルが形成されない。この
制御ゲートのオフ状態をワード線方向に所定数のメモリ
セルごとに周期的に展開すると、オフ状態の制御ゲート
間の活性状態のメモリセルに対しシリアル動作が可能と
なる。
【００２８】本発明の第６の観点に係る不揮発性半導体
記憶装置の動作方法は、複数のメモリセルを行列状に配
置してメモリセルアレイが構成され、上記メモリセルの
それぞれが、第１導電型半導体からなるチャネル形成領
域と、第２導電型半導体からなり上記チャネル形成領域
を挟んで互いに離間する２つの不純物領域と、積層され
た複数の誘電体膜を備え電荷保持能力を有した電荷保持
膜と、上記２つの不純物領域側で上記チャネル形成領域
の両端部に重なる上記電荷保持膜の領域からなる２つの
記憶部と、上記記憶部間で上記チャネル形成領域上に接
した単層の誘電体膜と、上記記憶部上のメモリゲート電
極と、上記単層の誘電体膜上の制御ゲート電極とを有
し、同一行内の上記メモリゲート電極がワード線により
接続され、上記２つの不純物領域それぞれが、列方向に
長く配置されて行方向に隣接するメモリセル間で共有さ
れ、上記制御ゲート電極が列方向に長く配置されて同一
列内のメモリセル間で共有されている不揮発性半導体記
憶装置の動作方法であって、書き込み動作が以下の諸ス
テップ、すなわち、上記メモリセルアレイ内の上記不純
物領域に対し書き込みドレイン電圧と基準電圧とを交互
に印加し、チャネルをオフ状態からオンできる状態に移
行させるＯＮ電圧を、書き込み対象の記憶データに応じ
た組合せで上記制御ゲート電極に印加し、上記ＯＮ電圧
が印加された上記制御ゲート電極と上記書き込みドレイ
ン電圧が印加された上記不純物領域との間にある上記記
憶部を選択し、上記記憶データを書き込むべき選択行の
上記ワード線に所定電圧を印加して、選択された上記記
憶部の下方でチャネルをオンさせ、当該チャネル内を走
行するキャリアの一部を選択した上記記憶部に注入し、
上記メモリセルアレイ内の不純物領域に対し、上記書き
込みドレイン電圧と上記基準電圧を印加対象を入れ替え
て再度印加し、上記制御ゲート電極への上記ＯＮ電圧の
印加を、書き込み対象の記憶データに応じた組合せで再
度行い、上記記憶部と異なる残りの記憶部を選択し、上
記ワード線への電圧印加を再度行って選択された記憶部
の下方でチャネルをオンさせ、当該チャネル内を走行す
るキャリアの一部を選択した上記記憶部に注入する各ス
テップを含む。
記憶装置の動作方法は、複数のメモリセルを行列状に配
置してメモリセルアレイが構成され、上記メモリセルの
それぞれが、第１導電型半導体からなるチャネル形成領
域と、第２導電型半導体からなり上記チャネル形成領域
を挟んで互いに離間する２つの不純物領域と、積層され
た複数の誘電体膜を備え電荷保持能力を有した電荷保持
膜と、上記２つの不純物領域側で上記チャネル形成領域
の両端部に重なる上記電荷保持膜の領域からなる２つの
記憶部と、上記記憶部間で上記チャネル形成領域上に接
した単層の誘電体膜と、上記記憶部上のメモリゲート電
極と、上記単層の誘電体膜上の制御ゲート電極とを有
し、同一行内の上記メモリゲート電極がワード線により
接続され、上記２つの不純物領域それぞれが、列方向に
長く配置されて行方向に隣接するメモリセル間で共有さ
れ、上記制御ゲート電極が列方向に長く配置されて同一
列内のメモリセル間で共有されている不揮発性半導体記
憶装置の動作方法であって、書き込み動作が以下の諸ス
テップ、すなわち、上記メモリセルアレイ内の上記不純
物領域に対し書き込みドレイン電圧と基準電圧とを交互
に印加し、チャネルをオフ状態からオンできる状態に移
行させるＯＮ電圧を、書き込み対象の記憶データに応じ
た組合せで上記制御ゲート電極に印加し、上記ＯＮ電圧
が印加された上記制御ゲート電極と上記書き込みドレイ
ン電圧が印加された上記不純物領域との間にある上記記
憶部を選択し、上記記憶データを書き込むべき選択行の
上記ワード線に所定電圧を印加して、選択された上記記
憶部の下方でチャネルをオンさせ、当該チャネル内を走
行するキャリアの一部を選択した上記記憶部に注入し、
上記メモリセルアレイ内の不純物領域に対し、上記書き
込みドレイン電圧と上記基準電圧を印加対象を入れ替え
て再度印加し、上記制御ゲート電極への上記ＯＮ電圧の
印加を、書き込み対象の記憶データに応じた組合せで再
度行い、上記記憶部と異なる残りの記憶部を選択し、上
記ワード線への電圧印加を再度行って選択された記憶部
の下方でチャネルをオンさせ、当該チャネル内を走行す
るキャリアの一部を選択した上記記憶部に注入する各ス
テップを含む。
【００２９】この第６の観点に係る動作方法を用いてメ
モリセルアレイ全体の書き込みを行う場合、好適に、上
記不純物領域の電位を固定した状態で、書き込み対象と
なるメモリセルが接続されたワード線を順次選択し、選
択されたワード線ごとの書き込み対象の記憶データに応
じて上記制御ゲート電極へのＯＮ電圧印加を変えなが
ら、上記記憶部の選択と、選択された記憶部へのキャリ
ア注入とを、上記メモリセルアレイ内の全てのワード線
に対し繰り返し実行し、上記メモリセルアレイ内の不純
物領域に対して、上記書き込みドレイン電圧と上記基準
電圧とを印加対象を入れ替えて再度印加し、上記不純物
領域の電位を固定した状態で、書き込み対象となるメモ
リセルが接続されたワード線を順次選択し、選択された
ワード線ごとの書き込み対象の記憶データに応じて上記
制御ゲート電極へのＯＮ電圧印加を変えながら、上記記
憶部の選択と、選択された記憶部へのキャリア注入と
を、上記メモリセルアレイ内の全てのワード線に対し繰
り返し実行する。
モリセルアレイ全体の書き込みを行う場合、好適に、上
記不純物領域の電位を固定した状態で、書き込み対象と
なるメモリセルが接続されたワード線を順次選択し、選
択されたワード線ごとの書き込み対象の記憶データに応
じて上記制御ゲート電極へのＯＮ電圧印加を変えなが
ら、上記記憶部の選択と、選択された記憶部へのキャリ
ア注入とを、上記メモリセルアレイ内の全てのワード線
に対し繰り返し実行し、上記メモリセルアレイ内の不純
物領域に対して、上記書き込みドレイン電圧と上記基準
電圧とを印加対象を入れ替えて再度印加し、上記不純物
領域の電位を固定した状態で、書き込み対象となるメモ
リセルが接続されたワード線を順次選択し、選択された
ワード線ごとの書き込み対象の記憶データに応じて上記
制御ゲート電極へのＯＮ電圧印加を変えながら、上記記
憶部の選択と、選択された記憶部へのキャリア注入と
を、上記メモリセルアレイ内の全てのワード線に対し繰
り返し実行する。
【００３０】一般に、セル動作を最速とするためには、
信号線、電源線の充放電回数を最小に必要がある。とく
に、充放電に時間のかかるラインの電位変動回数は最小
にす必要がある。ここで、不純物領域は抵抗が高く、抵
抗値Ｒと容量値Ｃにより決まるＲＣの時定数が大きく、
したがって充放電に最も時間がかかるセル間共通線であ
ると考えられる。上記した第６実施形態に係る不揮発性
半導体記憶装置の動作方法では、同一行のメモリセルに
対してだけでなく、複数行からなるメモリセルアレイ全
体に対しても、不純物領域の電位についてハイレベルと
ローレベルとの間を１回上げ下げする間に、全てのメモ
リセルの書き込みが終了する。このため、信号線や電源
線の電位変化を含む書き込み動作の時間が短い。
信号線、電源線の充放電回数を最小に必要がある。とく
に、充放電に時間のかかるラインの電位変動回数は最小
にす必要がある。ここで、不純物領域は抵抗が高く、抵
抗値Ｒと容量値Ｃにより決まるＲＣの時定数が大きく、
したがって充放電に最も時間がかかるセル間共通線であ
ると考えられる。上記した第６実施形態に係る不揮発性
半導体記憶装置の動作方法では、同一行のメモリセルに
対してだけでなく、複数行からなるメモリセルアレイ全
体に対しても、不純物領域の電位についてハイレベルと
ローレベルとの間を１回上げ下げする間に、全てのメモ
リセルの書き込みが終了する。このため、信号線や電源
線の電位変化を含む書き込み動作の時間が短い。
【００３１】本発明の第７の観点に係る不揮発性半導体
記憶装置の動作方法は、複数のメモリセルを行列状に配
置してメモリセルアレイが構成され、上記メモリセルの
それぞれが、第１導電型半導体からなるチャネル形成領
域と、第２導電型半導体からなり上記チャネル形成領域
を挟んで互いに離間する２つの不純物領域と、積層され
た複数の誘電体膜を備え電荷保持能力を有した電荷保持
膜と、上記２つの不純物領域側で上記チャネル形成領域
の両端部に重なる上記電荷保持膜の領域からなる２つの
記憶部と、上記記憶部間で上記チャネル形成領域上に接
した単層の誘電体膜と、上記記憶部上のメモリゲート電
極と、上記単層の誘電体膜上の制御ゲート電極とを有
し、同一行内の上記メモリゲート電極がワード線により
接続され、上記２つの不純物領域それぞれが、列方向に
長く配置されて行方向に隣接するメモリセル間で共有さ
れ、上記制御ゲート電極が列方向に長く配置されて同一
列内のメモリセル間で共有されている不揮発性半導体記
憶装置の動作方法であって、読み出し動作が以下の諸ス
テップ、すなわち、上記メモリセルアレイ内で同一行内
の奇数番目のメモリセル内の一の記憶部を読み出す第１
の読み出しステップ（以下、読み出しステップ（１）と
表記）と、上記同一行内の奇数番目のメモリセル内の他
の記憶部を読み出す第２の読み出しステップ（以下、読
み出しステップ（２）と表記）と、上記同一行内の偶数
番目のメモリセル内の一の記憶部を読み出す第３の読み
出しステップ（以下、読み出しステップ（３）と表記）
と、上記同一行内の偶数番目のメモリセル内の他の記憶
部を読み出す第４の読み出しステップ（以下、読み出し
ステップ（４）と表記）とを含む。好適に、上記読み出
し動作が以下の諸ステップ、すなわち、全ての上記不純
物領域に基準電圧を印加し、かつ全ての上記制御ゲート
電極にＯＦＦ電圧を印加するリセットのステップと、上
記メモリセルアレイ内の上記制御ゲート電極に対し、チ
ャネルをオフ状態からオンできる状態に移行させるＯＮ
電圧とチャネルをオフ状態で維持するＯＦＦ電圧とを交
互に印加することにより、奇数番目または偶数番目のメ
モリセルを選択するステップと、上記ＯＮ電圧と上記Ｏ
ＦＦ電圧の印加対象を切り替えることにより、選択する
メモリセルを変更するステップと、上記メモリセルアレ
イ内の上記不純物領域に対し、基準電圧と読み出しドレ
イン電圧とを交互に印加することにより、上記基準電圧
を印加した不純物領域両側の記憶部の対を選択するステ
ップと、上記基準電圧と上記読み出しドレイン電圧の印
加対象を切り替えることにより、選択する記憶部の対を
変更するステップとをさらに含む。また、好適に、同一
行の複数のメモリセルに対する上記読み出し動作におい
て以下の諸ステップ、すなわち、上記リセットをするス
テップ、上記記憶部の対を選択するステップ、上記メモ
リセルの選択により１回目の読み出しを行うステップ、
上記選択するメモリセルの変更により２回目の読み出し
を行うステップ、上記リセットをするステップ、上記選
択する記憶部の対を変更するステップ、上記メモリセル
の選択により３回目の読み出しを行うステップ、上記選
択するメモリセルの変更により４回目の読み出しを行う
ステップを上記手順で実行する。
記憶装置の動作方法は、複数のメモリセルを行列状に配
置してメモリセルアレイが構成され、上記メモリセルの
それぞれが、第１導電型半導体からなるチャネル形成領
域と、第２導電型半導体からなり上記チャネル形成領域
を挟んで互いに離間する２つの不純物領域と、積層され
た複数の誘電体膜を備え電荷保持能力を有した電荷保持
膜と、上記２つの不純物領域側で上記チャネル形成領域
の両端部に重なる上記電荷保持膜の領域からなる２つの
記憶部と、上記記憶部間で上記チャネル形成領域上に接
した単層の誘電体膜と、上記記憶部上のメモリゲート電
極と、上記単層の誘電体膜上の制御ゲート電極とを有
し、同一行内の上記メモリゲート電極がワード線により
接続され、上記２つの不純物領域それぞれが、列方向に
長く配置されて行方向に隣接するメモリセル間で共有さ
れ、上記制御ゲート電極が列方向に長く配置されて同一
列内のメモリセル間で共有されている不揮発性半導体記
憶装置の動作方法であって、読み出し動作が以下の諸ス
テップ、すなわち、上記メモリセルアレイ内で同一行内
の奇数番目のメモリセル内の一の記憶部を読み出す第１
の読み出しステップ（以下、読み出しステップ（１）と
表記）と、上記同一行内の奇数番目のメモリセル内の他
の記憶部を読み出す第２の読み出しステップ（以下、読
み出しステップ（２）と表記）と、上記同一行内の偶数
番目のメモリセル内の一の記憶部を読み出す第３の読み
出しステップ（以下、読み出しステップ（３）と表記）
と、上記同一行内の偶数番目のメモリセル内の他の記憶
部を読み出す第４の読み出しステップ（以下、読み出し
ステップ（４）と表記）とを含む。好適に、上記読み出
し動作が以下の諸ステップ、すなわち、全ての上記不純
物領域に基準電圧を印加し、かつ全ての上記制御ゲート
電極にＯＦＦ電圧を印加するリセットのステップと、上
記メモリセルアレイ内の上記制御ゲート電極に対し、チ
ャネルをオフ状態からオンできる状態に移行させるＯＮ
電圧とチャネルをオフ状態で維持するＯＦＦ電圧とを交
互に印加することにより、奇数番目または偶数番目のメ
モリセルを選択するステップと、上記ＯＮ電圧と上記Ｏ
ＦＦ電圧の印加対象を切り替えることにより、選択する
メモリセルを変更するステップと、上記メモリセルアレ
イ内の上記不純物領域に対し、基準電圧と読み出しドレ
イン電圧とを交互に印加することにより、上記基準電圧
を印加した不純物領域両側の記憶部の対を選択するステ
ップと、上記基準電圧と上記読み出しドレイン電圧の印
加対象を切り替えることにより、選択する記憶部の対を
変更するステップとをさらに含む。また、好適に、同一
行の複数のメモリセルに対する上記読み出し動作におい
て以下の諸ステップ、すなわち、上記リセットをするス
テップ、上記記憶部の対を選択するステップ、上記メモ
リセルの選択により１回目の読み出しを行うステップ、
上記選択するメモリセルの変更により２回目の読み出し
を行うステップ、上記リセットをするステップ、上記選
択する記憶部の対を変更するステップ、上記メモリセル
の選択により３回目の読み出しを行うステップ、上記選
択するメモリセルの変更により４回目の読み出しを行う
ステップを上記手順で実行する。
【００３２】この第７の観点に係る動作方法を用いてメ
モリセルアレイ全体の読み出しを行う場合、好適な第１
の方法では、上記不純物領域および上記制御ゲート電極
の電圧印加条件を固定したままで、不純物領域と制御ゲ
ート電極との選択に応じて上記読み出しステップ
（１），（２），（３）あるいは（４）のいずれかを上
記メモリセルアレイ内の全ての行に対し繰り返し実行す
る。続いて、上記制御ゲート電極の電圧印加条件を変更
し（交互に入れ替え）、制御ゲート電極および不純物領
域の電位を固定した条件下で取り得る読み出しステップ
（１），（２），（３）あるいは（４）の何れかを上記
メモリセルアレイ内の全ての行に対して繰り返す。つぎ
に、上記不純物領域の電圧印加条件を変更し（交互に入
れ替え）、制御ゲート電極および不純物領域の電位を固
定した条件下で取り得る読み出しステップ（１），
（２），（３）あるいは（４）のいずれかを上記メモリ
セルアレイ内の全ての行に対し繰り返し実行する。続い
て、上記制御ゲート電極の電圧印加条件を変更し（交互
に入れ替え）、制御ゲート電極および不純物領域の電位
を固定した条件下で取り得る読み出しステップ（１），
（２），（３）あるいは（４）の何れかを上記メモリセ
ルアレイ内の全ての行に対して繰り返す。この第１の方
法において不純物領域への電圧印加の入れ替えと、制御
ゲート電極への電圧印加の入れ替えを逆としてもよい。
すなわち、好適な第２の方法では、上記不純物領域およ
び上記制御ゲート電極の電圧印加条件を固定したまま
で、不純物領域と制御ゲート電極との選択に応じて上記
読み出しステップ（１），（２），（３）あるいは
（４）のいずれかを上記メモリセルアレイ内の全ての行
に対し繰り返し実行する。続いて、上記不純物領域の電
圧印加条件を変更し（交互に入れ替え）、制御ゲート電
極および不純物領域の電位を固定した条件下で取り得る
読み出しステップ（１），（２），（３）あるいは
（４）の何れかを上記メモリセルアレイ内の全ての行に
対して繰り返す。つぎに、上記制御ゲート電極の電圧印
加条件を変更し（交互に入れ替え）、制御ゲート電極お
よび不純物領域の電位を固定した条件下で取り得る読み
出しステップ（１），（２），（３）あるいは（４）の
いずれかを上記メモリセルアレイ内の全ての行に対し繰
り返し実行する。続いて、上記不純物領域の電圧印加条
件を変更し（交互に入れ替え）、制御ゲート電極および
不純物領域の電位を固定した条件下で取り得る読み出し
ステップ（１），（２），（３）あるいは（４）の何れ
かを上記メモリセルアレイ内の全ての行に対して繰り返
す。
モリセルアレイ全体の読み出しを行う場合、好適な第１
の方法では、上記不純物領域および上記制御ゲート電極
の電圧印加条件を固定したままで、不純物領域と制御ゲ
ート電極との選択に応じて上記読み出しステップ
（１），（２），（３）あるいは（４）のいずれかを上
記メモリセルアレイ内の全ての行に対し繰り返し実行す
る。続いて、上記制御ゲート電極の電圧印加条件を変更
し（交互に入れ替え）、制御ゲート電極および不純物領
域の電位を固定した条件下で取り得る読み出しステップ
（１），（２），（３）あるいは（４）の何れかを上記
メモリセルアレイ内の全ての行に対して繰り返す。つぎ
に、上記不純物領域の電圧印加条件を変更し（交互に入
れ替え）、制御ゲート電極および不純物領域の電位を固
定した条件下で取り得る読み出しステップ（１），
（２），（３）あるいは（４）のいずれかを上記メモリ
セルアレイ内の全ての行に対し繰り返し実行する。続い
て、上記制御ゲート電極の電圧印加条件を変更し（交互
に入れ替え）、制御ゲート電極および不純物領域の電位
を固定した条件下で取り得る読み出しステップ（１），
（２），（３）あるいは（４）の何れかを上記メモリセ
ルアレイ内の全ての行に対して繰り返す。この第１の方
法において不純物領域への電圧印加の入れ替えと、制御
ゲート電極への電圧印加の入れ替えを逆としてもよい。
すなわち、好適な第２の方法では、上記不純物領域およ
び上記制御ゲート電極の電圧印加条件を固定したまま
で、不純物領域と制御ゲート電極との選択に応じて上記
読み出しステップ（１），（２），（３）あるいは
（４）のいずれかを上記メモリセルアレイ内の全ての行
に対し繰り返し実行する。続いて、上記不純物領域の電
圧印加条件を変更し（交互に入れ替え）、制御ゲート電
極および不純物領域の電位を固定した条件下で取り得る
読み出しステップ（１），（２），（３）あるいは
（４）の何れかを上記メモリセルアレイ内の全ての行に
対して繰り返す。つぎに、上記制御ゲート電極の電圧印
加条件を変更し（交互に入れ替え）、制御ゲート電極お
よび不純物領域の電位を固定した条件下で取り得る読み
出しステップ（１），（２），（３）あるいは（４）の
いずれかを上記メモリセルアレイ内の全ての行に対し繰
り返し実行する。続いて、上記不純物領域の電圧印加条
件を変更し（交互に入れ替え）、制御ゲート電極および
不純物領域の電位を固定した条件下で取り得る読み出し
ステップ（１），（２），（３）あるいは（４）の何れ
かを上記メモリセルアレイ内の全ての行に対して繰り返
す。
【００３３】上記した第７実施形態に係る不揮発性半導
体記憶装置の動作方法では、同一行のメモリセルに対し
てだけでなく、複数行からなるメモリセルアレイ全体に
対しても、不純物領域の電位についてハイレベルとロー
レベルとの間を２回上げ下げする間に、全てのメモリセ
ルの読み出しが終了する。このため、信号線や電源線の
電位変化を含む読み出し動作の時間が短い。
体記憶装置の動作方法では、同一行のメモリセルに対し
てだけでなく、複数行からなるメモリセルアレイ全体に
対しても、不純物領域の電位についてハイレベルとロー
レベルとの間を２回上げ下げする間に、全てのメモリセ
ルの読み出しが終了する。このため、信号線や電源線の
電位変化を含む読み出し動作の時間が短い。
【００３４】本発明の第８の観点に係る不揮発性半導体
記憶装置の製造方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟んで互いに離間する２つの不純物領域
と、積層された複数の誘電体膜を備え電荷保持能力を有
した電荷保持膜と、上記２つの不純物領域側で上記チャ
ネル形成領域の両端部に重なる上記電荷保持膜の領域か
らなる２つの記憶部と、上記記憶部間で上記チャネル形
成領域上に接した単層の誘電体膜と、上記記憶部上のメ
モリゲート電極と、上記単層の誘電体膜上の制御ゲート
電極とを有したメモリセルを含む不揮発性半導体記憶装
置の製造方法であって、上記製造方法が以下の諸工程、
すなわち、第１導電型半導体上に上記単層の誘電体膜と
当該誘電体膜上の制御ゲート電極とからなるパターンを
形成し、上記パターン表面および上記第１導電型半導体
の表面を覆って上記電荷保持膜を形成し、上記パターン
の側面に対し上記電荷保持膜を挟んで対向した導電材料
からなるサイドウォールを、上記記憶部となる上記電荷
保持膜の部分上に形成し、上記サイドウォールおよび上
記パターンをマスクとして、上記サイドウォールの外側
の第１導電型半導体に第２導電型不純物を導入して、第
２導電型の上記２つの不純物領域を形成し、上記サイド
ウォールとともに上記メモリゲート電極となる導電膜を
成膜し、当該導電膜を加工して上記メモリゲート電極を
形成する各工程を含む。好適に、上記製造方法が以下の
諸工程、すなわち、上記第１導電型半導体内の表面領域
の全域に、上記制御ゲート電極の下方の上記チャネル形
成領域部分のしきい値電圧を規定する不純物を導入し、
上記パターンを形成し、当該パターン周囲の上記チャネ
ル形成領域部分に不純物を追加してしきい値電圧を調整
する各工程を含む。
記憶装置の製造方法は、第１導電型半導体からなるチャ
ネル形成領域と、第２導電型半導体からなり上記チャネ
ル形成領域を挟んで互いに離間する２つの不純物領域
と、積層された複数の誘電体膜を備え電荷保持能力を有
した電荷保持膜と、上記２つの不純物領域側で上記チャ
ネル形成領域の両端部に重なる上記電荷保持膜の領域か
らなる２つの記憶部と、上記記憶部間で上記チャネル形
成領域上に接した単層の誘電体膜と、上記記憶部上のメ
モリゲート電極と、上記単層の誘電体膜上の制御ゲート
電極とを有したメモリセルを含む不揮発性半導体記憶装
置の製造方法であって、上記製造方法が以下の諸工程、
すなわち、第１導電型半導体上に上記単層の誘電体膜と
当該誘電体膜上の制御ゲート電極とからなるパターンを
形成し、上記パターン表面および上記第１導電型半導体
の表面を覆って上記電荷保持膜を形成し、上記パターン
の側面に対し上記電荷保持膜を挟んで対向した導電材料
からなるサイドウォールを、上記記憶部となる上記電荷
保持膜の部分上に形成し、上記サイドウォールおよび上
記パターンをマスクとして、上記サイドウォールの外側
の第１導電型半導体に第２導電型不純物を導入して、第
２導電型の上記２つの不純物領域を形成し、上記サイド
ウォールとともに上記メモリゲート電極となる導電膜を
成膜し、当該導電膜を加工して上記メモリゲート電極を
形成する各工程を含む。好適に、上記製造方法が以下の
諸工程、すなわち、上記第１導電型半導体内の表面領域
の全域に、上記制御ゲート電極の下方の上記チャネル形
成領域部分のしきい値電圧を規定する不純物を導入し、
上記パターンを形成し、当該パターン周囲の上記チャネ
ル形成領域部分に不純物を追加してしきい値電圧を調整
する各工程を含む。
【００３５】この製造方法では、従来の２ビット記憶可
能なメモリセルの製造方法に、電荷蓄積能力を有しない
単層の誘電体膜と制御ゲート電極とからなる積層パター
ンの形成工程を追加するだけで、上述した種々の良き作
用をもたらすメモリセルが製造される。
能なメモリセルの製造方法に、電荷蓄積能力を有しない
単層の誘電体膜と制御ゲート電極とからなる積層パター
ンの形成工程を追加するだけで、上述した種々の良き作
用をもたらすメモリセルが製造される。
【００３６】
【発明の実施の形態】以下、ｎチャネルＭＯＮＯＳ型の
メモリトランジスタを有する不揮発性半導体メモリ装置
を例に、本発明の実施形態を図面を参照しながら説明す
る。なお、ｐチャネル型の場合は、半導体素子内の不純
物の導電型、キャリアおよび電圧印加条件の極性等を適
宜逆とすることで、以下の説明が同様に適用できる。
メモリトランジスタを有する不揮発性半導体メモリ装置
を例に、本発明の実施形態を図面を参照しながら説明す
る。なお、ｐチャネル型の場合は、半導体素子内の不純
物の導電型、キャリアおよび電圧印加条件の極性等を適
宜逆とすることで、以下の説明が同様に適用できる。
【００３７】第１実施形態 図１（Ａ）は、第１実施形態に係るメモリセルの構造を
示す断面図、図１（Ｂ）は、その平面図である。また、
図２は、このメモリセルの等価回路図である。
示す断面図、図１（Ｂ）は、その平面図である。また、
図２は、このメモリセルの等価回路図である。
【００３８】図１（Ａ）に示すメモリセルにおいて、符
号１は、たとえば珪素などの半導体材料からなり半導体
素子を形成する基体（ｐ型半導体基板、ｐウエル、ｐ型
のＳＯＩ層など、以下、基板という）を示す。基板１内
の表面領域に、ｎ型不純物が高濃度に導入されて出来た
２つの不純物領域（ソース・ドレイン（Ｓ／Ｄ）不純物
領域）２が互いに離れて形成されている。Ｓ／Ｄ不純物
領域２は、図１（Ｂ）に示すように、一方向に長く互い
に平行に配置されている。２つのＳ／Ｄ不純物領域２間
の基板表面領域が、動作時にメモリトランジスタのチャ
ネルが形成されるチャネル形成領域となる。チャネル形
成領域は、そのほぼ中央に形成された内側チャネル領域
Ｃｈ２と、内側チャネル領域Ｃｈ２とＳ／Ｄ不純物領域
２との間の２つの外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂ
とからなる。内側チャネル領域Ｃｈ２は、外側チャネル
領域Ｃｈ１ａ，Ｃｈ１ｂに比べ活性化されたｐ型不純物
の濃度が低く、高閾値化されている。
号１は、たとえば珪素などの半導体材料からなり半導体
素子を形成する基体（ｐ型半導体基板、ｐウエル、ｐ型
のＳＯＩ層など、以下、基板という）を示す。基板１内
の表面領域に、ｎ型不純物が高濃度に導入されて出来た
２つの不純物領域（ソース・ドレイン（Ｓ／Ｄ）不純物
領域）２が互いに離れて形成されている。Ｓ／Ｄ不純物
領域２は、図１（Ｂ）に示すように、一方向に長く互い
に平行に配置されている。２つのＳ／Ｄ不純物領域２間
の基板表面領域が、動作時にメモリトランジスタのチャ
ネルが形成されるチャネル形成領域となる。チャネル形
成領域は、そのほぼ中央に形成された内側チャネル領域
Ｃｈ２と、内側チャネル領域Ｃｈ２とＳ／Ｄ不純物領域
２との間の２つの外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂ
とからなる。内側チャネル領域Ｃｈ２は、外側チャネル
領域Ｃｈ１ａ，Ｃｈ１ｂに比べ活性化されたｐ型不純物
の濃度が低く、高閾値化されている。
【００３９】内側チャネル領域Ｃｈ２上に、たとえば１
ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層の
ゲート誘電体膜４が形成されている。このゲート誘電体
膜４は、単層であり、かつ膜中のキャリアトラップは比
較的に少なく電荷保持能力を有しない。ゲート誘電体膜
４上に、たとえば不純物が添加された多結晶珪素または
非晶質珪素からなる制御ゲート電極５が形成されてい
る。制御ゲート電極５は、図１（Ｂ）に示すように、Ｓ
／Ｄ不純物領域２の離間スペース内で、Ｓ／Ｄ不純物領
域２と平行に一方向に長く配線されている。制御ゲート
電極５は、後述するように、メモリセルアレイの制御線
ＣＬを構成する。制御ゲート電極５のゲート長に限定は
ないが、たとえば５０ｎｍ以下と超微細化すると、チャ
ネル内のキャリアが準バリスティックに走行し、好まし
い。すなわち、電界条件にもよるが、このようにゲート
長を極微細化すると、ソースから供給されたキャリアが
チャネル内を移動する際に、不純物による細かな小角散
乱は受けるが軌道を大きく曲げるような大角散乱を受け
ることなく、キャリアが弾道的に走行するようになる。
ｎｍ〜１０ｎｍ程度の厚さの二酸化珪素からなる単層の
ゲート誘電体膜４が形成されている。このゲート誘電体
膜４は、単層であり、かつ膜中のキャリアトラップは比
較的に少なく電荷保持能力を有しない。ゲート誘電体膜
４上に、たとえば不純物が添加された多結晶珪素または
非晶質珪素からなる制御ゲート電極５が形成されてい
る。制御ゲート電極５は、図１（Ｂ）に示すように、Ｓ
／Ｄ不純物領域２の離間スペース内で、Ｓ／Ｄ不純物領
域２と平行に一方向に長く配線されている。制御ゲート
電極５は、後述するように、メモリセルアレイの制御線
ＣＬを構成する。制御ゲート電極５のゲート長に限定は
ないが、たとえば５０ｎｍ以下と超微細化すると、チャ
ネル内のキャリアが準バリスティックに走行し、好まし
い。すなわち、電界条件にもよるが、このようにゲート
長を極微細化すると、ソースから供給されたキャリアが
チャネル内を移動する際に、不純物による細かな小角散
乱は受けるが軌道を大きく曲げるような大角散乱を受け
ることなく、キャリアが弾道的に走行するようになる。
【００４０】ゲート誘電体膜４と制御ゲート電極５の積
層パターンの表面、および基板表面を覆って、複数の絶
縁膜を積層させてなり電荷保持能力を有する誘電体膜
（電荷保持膜）６が形成されている。電荷保持膜６は、
下層から順に、ボトム誘電体膜６-1，主に電荷蓄積を担
う誘電体膜（主電荷蓄積膜）６-2，トップ誘電体膜６-3
から構成されている。
層パターンの表面、および基板表面を覆って、複数の絶
縁膜を積層させてなり電荷保持能力を有する誘電体膜
（電荷保持膜）６が形成されている。電荷保持膜６は、
下層から順に、ボトム誘電体膜６-1，主に電荷蓄積を担
う誘電体膜（主電荷蓄積膜）６-2，トップ誘電体膜６-3
から構成されている。
【００４１】ボトム誘電体膜６-1は、たとえば、熱酸化
法により形成した二酸化珪素膜、二酸化珪素を窒化処理
した膜などを用いる。ボトム誘電体膜６-1の膜厚は、た
とえば２．５ｎｍ〜６．０ｎｍ程度である。主電荷蓄積
膜６-2は、たとえば３．０ｎｍ〜６．０ｎｍ程度の窒化
珪素膜から構成されている。この主電荷蓄積膜６-2は、
たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、
膜中に電荷トラップが多く含まれている。トップ誘電体
膜６-3は、主電荷蓄積膜６-2との界面近傍に深い電荷ト
ラップを高密度に形成する必要があり、このため、例え
ば成膜後の主電荷蓄積膜を熱酸化して形成される。トッ
プ誘電体膜６-3をＨＴＯ（High Temperature chemical
vapor deposited Oxide)膜としてもよい。トップ誘電体
膜６-3がＣＶＤで形成された場合は熱処理によりこのト
ラップが形成される。トップ誘電体膜６-3の膜厚は、ゲ
ート電極（ワード線ＷＬ）からのホールの注入を有効に
阻止してデータ書換可能な回数の低下防止を図るため
に、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が
必要である。
法により形成した二酸化珪素膜、二酸化珪素を窒化処理
した膜などを用いる。ボトム誘電体膜６-1の膜厚は、た
とえば２．５ｎｍ〜６．０ｎｍ程度である。主電荷蓄積
膜６-2は、たとえば３．０ｎｍ〜６．０ｎｍ程度の窒化
珪素膜から構成されている。この主電荷蓄積膜６-2は、
たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、
膜中に電荷トラップが多く含まれている。トップ誘電体
膜６-3は、主電荷蓄積膜６-2との界面近傍に深い電荷ト
ラップを高密度に形成する必要があり、このため、例え
ば成膜後の主電荷蓄積膜を熱酸化して形成される。トッ
プ誘電体膜６-3をＨＴＯ（High Temperature chemical
vapor deposited Oxide)膜としてもよい。トップ誘電体
膜６-3がＣＶＤで形成された場合は熱処理によりこのト
ラップが形成される。トップ誘電体膜６-3の膜厚は、ゲ
ート電極（ワード線ＷＬ）からのホールの注入を有効に
阻止してデータ書換可能な回数の低下防止を図るため
に、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が
必要である。
【００４２】この電荷保持膜６上に、制御ゲート電極５
と交差するメモリトランジスタのゲート電極（以下、メ
モリゲート電極という）７が形成されている。メモリゲ
ート電極７は、たとえば不純物が添加された多結晶珪素
または非晶質珪素からなり、後述するように、メモリセ
ルアレイのワード線ＷＬを構成する。
と交差するメモリトランジスタのゲート電極（以下、メ
モリゲート電極という）７が形成されている。メモリゲ
ート電極７は、たとえば不純物が添加された多結晶珪素
または非晶質珪素からなり、後述するように、メモリセ
ルアレイのワード線ＷＬを構成する。
【００４３】このような構造のメモリセルＭは、メモリ
トランジスタ、ＭＯＳ型のトランジスタ、メモリトラン
ジスタが２つのビット線ＢＬ間に直列に接続した３トラ
ンジスタ構成となる。２つのメモリトランジスタのゲー
トは、ワード線ＷＬにより制御され、中央のＭＯＳ型ト
ランジスタのゲートはビット線ＢＬと平行な制御線ＣＬ
により制御される。前記したチャネル濃度差、および誘
電体膜４，６の材料、厚さおよび構造の諸条件により、
消去状態のメモリトランジスタのしきい値電圧は、ＭＯ
Ｓ型トランジスタのしきい値電圧より低く設定されてい
る。中央のＭＯＳ型トランジスタの主な機能としては、
メモリトランジスタの動作（書き込み、読み出し、消
去）時に特性向上のために補助的に動作したり、基板１
と電荷保持膜６の接触部分を規定する。基板１と電荷保
持膜６の接触部分は“記憶部”と称され、電荷保持膜６
のなかでも電荷が注入され保持される部分となる。２つ
の記憶部６ａ，６ｂ間の単層の誘電体膜（ゲート誘電体
膜４）は、電荷保持能力を有しないためデータ記憶に寄
与できない。なお、トランジスタ動作の詳細は後述す
る。
トランジスタ、ＭＯＳ型のトランジスタ、メモリトラン
ジスタが２つのビット線ＢＬ間に直列に接続した３トラ
ンジスタ構成となる。２つのメモリトランジスタのゲー
トは、ワード線ＷＬにより制御され、中央のＭＯＳ型ト
ランジスタのゲートはビット線ＢＬと平行な制御線ＣＬ
により制御される。前記したチャネル濃度差、および誘
電体膜４，６の材料、厚さおよび構造の諸条件により、
消去状態のメモリトランジスタのしきい値電圧は、ＭＯ
Ｓ型トランジスタのしきい値電圧より低く設定されてい
る。中央のＭＯＳ型トランジスタの主な機能としては、
メモリトランジスタの動作（書き込み、読み出し、消
去）時に特性向上のために補助的に動作したり、基板１
と電荷保持膜６の接触部分を規定する。基板１と電荷保
持膜６の接触部分は“記憶部”と称され、電荷保持膜６
のなかでも電荷が注入され保持される部分となる。２つ
の記憶部６ａ，６ｂ間の単層の誘電体膜（ゲート誘電体
膜４）は、電荷保持能力を有しないためデータ記憶に寄
与できない。なお、トランジスタ動作の詳細は後述す
る。
【００４４】図３および図４に、メモリセルアレイ構成
の代表例を２例示す。なお、図３および図４は、６個×
３個のメモリセルからなる、メモリセルアレイの一部を
示す。
の代表例を２例示す。なお、図３および図４は、６個×
３個のメモリセルからなる、メモリセルアレイの一部を
示す。
【００４５】図３は、Ｓ／Ｄ不純物領域が行方向で分離
されたＮＯＲ型メモリセルアレイを示す。このＮＯＲ型
メモリセルアレイは、ソース線およびビット線が階層化
されて、不純物領域からなる副ソース線および副ビット
線間に所定数のメモリセルが並列接続されたブロック
が、上層の主ソース線と主ビット線にさらに並列接続さ
れた構成を含む。また、図３においてはソース線ＳＬと
ビット線ＢＬと名称を付して役割を明示してあるが、２
ビット／セル記憶が可能なＭＯＮＯＳ型メモリセルにお
いて、この役割は固定されるものではない。すなわち、
２ビットのどちらを書き込むか或いは読み出すかによっ
て、ソース線ＳＬとビット線ＢＬの役割は入れ替わる。
されたＮＯＲ型メモリセルアレイを示す。このＮＯＲ型
メモリセルアレイは、ソース線およびビット線が階層化
されて、不純物領域からなる副ソース線および副ビット
線間に所定数のメモリセルが並列接続されたブロック
が、上層の主ソース線と主ビット線にさらに並列接続さ
れた構成を含む。また、図３においてはソース線ＳＬと
ビット線ＢＬと名称を付して役割を明示してあるが、２
ビット／セル記憶が可能なＭＯＮＯＳ型メモリセルにお
いて、この役割は固定されるものではない。すなわち、
２ビットのどちらを書き込むか或いは読み出すかによっ
て、ソース線ＳＬとビット線ＢＬの役割は入れ替わる。
【００４６】具体的には、たとえば、奇数番目のＳ／Ｄ
不純物領域２からなるソース線ＳＬ１，ＳＬ２，…，Ｓ
Ｌ６，…と、偶数番目のＳ／Ｄ不純物領域２からなるビ
ット線ＢＬ１，ＢＬ２，…，ＢＬ６，…とが行方向に交
互で、列方向に長く平行に配線されている。通常、これ
らの不純物領域からなる共通線ＳＬｉ，ＢＬｉ（ｉ＝
１，２，…）は、配線抵抗を低減するため、所定の個数
おきに適宜、上層のメタル配線に接続されて階層化され
ている。また、図１のメモリゲート電極７からなるワー
ド線ＷＬｉが、行方向に長く平行に配置されている。ソ
ース線ＳＬｉ，ビット線ＢＬｉ対と、ワード線ＷＬｉと
の交点付近に、図２に示す接続関係のメモリセルが配置
されている。たとえば最初の列では、ソース線ＳＬ１と
ビット線ＢＬ１との間にメモリセルＭ１１，Ｍ１２，Ｍ
１３，…が並列接続され、メモリセルＭ１１の２つのメ
モリゲート電極７がワード線ＷＬ１に接続され、メモリ
セルＭ１２の２つのメモリゲート電極７がワード線ＷＬ
２に接続され、メモリセルＭ１３の２つのメモリゲート
電極７がワード線ＷＬ３に接続されている。このような
接続関係が、他の列についても繰り返されている。各列
のメモリセルのほぼ中央を貫いて、図１の制御ゲート電
極５からなる制御線ＣＬ１，ＣＬ２，…，ＣＬ６，…が
列方向に配線されている。
不純物領域２からなるソース線ＳＬ１，ＳＬ２，…，Ｓ
Ｌ６，…と、偶数番目のＳ／Ｄ不純物領域２からなるビ
ット線ＢＬ１，ＢＬ２，…，ＢＬ６，…とが行方向に交
互で、列方向に長く平行に配線されている。通常、これ
らの不純物領域からなる共通線ＳＬｉ，ＢＬｉ（ｉ＝
１，２，…）は、配線抵抗を低減するため、所定の個数
おきに適宜、上層のメタル配線に接続されて階層化され
ている。また、図１のメモリゲート電極７からなるワー
ド線ＷＬｉが、行方向に長く平行に配置されている。ソ
ース線ＳＬｉ，ビット線ＢＬｉ対と、ワード線ＷＬｉと
の交点付近に、図２に示す接続関係のメモリセルが配置
されている。たとえば最初の列では、ソース線ＳＬ１と
ビット線ＢＬ１との間にメモリセルＭ１１，Ｍ１２，Ｍ
１３，…が並列接続され、メモリセルＭ１１の２つのメ
モリゲート電極７がワード線ＷＬ１に接続され、メモリ
セルＭ１２の２つのメモリゲート電極７がワード線ＷＬ
２に接続され、メモリセルＭ１３の２つのメモリゲート
電極７がワード線ＷＬ３に接続されている。このような
接続関係が、他の列についても繰り返されている。各列
のメモリセルのほぼ中央を貫いて、図１の制御ゲート電
極５からなる制御線ＣＬ１，ＣＬ２，…，ＣＬ６，…が
列方向に配線されている。
【００４７】これらの共通線を制御する回路は、特に図
示していない。ソース線とビット線はカラムデコーダ、
ワード線ＷＬはロウデコーダ、制御線ＣＬはカラム分割
制御回路により制御される。
示していない。ソース線とビット線はカラムデコーダ、
ワード線ＷＬはロウデコーダ、制御線ＣＬはカラム分割
制御回路により制御される。
【００４８】図４は、いわゆるＶＧ型メモリセルアレイ
であり、ＮＯＲ型の一種である。図４のメモリセルアレ
イでは、図３において隣り合うビット線ＢＬｉとソース
線ＳＬｉ＋１が１本の配線で共通化されている。具体的
に列方向の配線は、ソース線の機能を兼ねるビット線Ｂ
Ｌ１，ＢＬ２，…ＢＬ７，…と、制御線ＣＬ１，ＣＬ
２，…，ＣＬ６，…が行方向に交互に配置されている。
他の構成は、図３と同じである。このようなＶＧ型メモ
リセルアレイでは、図３の場合と比較すると、片側のＳ
／Ｄ不純物領域の配置スペースが不要であり、また上層
のメタル配線に余裕があるため、セル面積が小さい。
であり、ＮＯＲ型の一種である。図４のメモリセルアレ
イでは、図３において隣り合うビット線ＢＬｉとソース
線ＳＬｉ＋１が１本の配線で共通化されている。具体的
に列方向の配線は、ソース線の機能を兼ねるビット線Ｂ
Ｌ１，ＢＬ２，…ＢＬ７，…と、制御線ＣＬ１，ＣＬ
２，…，ＣＬ６，…が行方向に交互に配置されている。
他の構成は、図３と同じである。このようなＶＧ型メモ
リセルアレイでは、図３の場合と比較すると、片側のＳ
／Ｄ不純物領域の配置スペースが不要であり、また上層
のメタル配線に余裕があるため、セル面積が小さい。
【００４９】つぎに、図１の構成のメモリセルの製造方
法を、図５（Ａ）〜図５（Ｄ）を用いて説明する。
法を、図５（Ａ）〜図５（Ｄ）を用いて説明する。
【００５０】まず、用意したシリコンウエハなどに、必
要に応じてｐウエル，ＳＯＩ層を形成する。このように
して出来たトランジスタを形成すべき半導体（基板１）
の表面を、たとえば熱酸化してゲート誘電体膜４を形成
する。このゲート誘電体膜４をスルー膜として、基板１
内の表面全域に対し、中央のＭＯＳ型トランジスタの比
較的高いしきい値電圧を決めるチャネルドープを、たと
えばイオン注入により行う。これにより、図５（Ａ）に
示すように、基板１内の表面領域に、前記した内側チャ
ネル領域Ｃｈ２となる高閾値チャネルドープ層１ａが形
成される。続いて、ゲート誘電体膜４上に、不純物が添
加された多結晶珪素または非晶質珪素を堆積し、列方向
に長いライン状にパターンニングし、制御ゲート電極５
を形成する。
要に応じてｐウエル，ＳＯＩ層を形成する。このように
して出来たトランジスタを形成すべき半導体（基板１）
の表面を、たとえば熱酸化してゲート誘電体膜４を形成
する。このゲート誘電体膜４をスルー膜として、基板１
内の表面全域に対し、中央のＭＯＳ型トランジスタの比
較的高いしきい値電圧を決めるチャネルドープを、たと
えばイオン注入により行う。これにより、図５（Ａ）に
示すように、基板１内の表面領域に、前記した内側チャ
ネル領域Ｃｈ２となる高閾値チャネルドープ層１ａが形
成される。続いて、ゲート誘電体膜４上に、不純物が添
加された多結晶珪素または非晶質珪素を堆積し、列方向
に長いライン状にパターンニングし、制御ゲート電極５
を形成する。
【００５１】図５（Ｂ）に示すように、この制御ゲート
電極５をマスクとし、ゲート誘電体膜４をスルー膜とし
たイオン注入により、制御ゲート電極５周囲の基板表面
領域に逆導電型の不純物を導入する（カウンタードー
プ）。これにより、制御ゲート電極５周囲の基板表面領
域では、制御ゲート電極５下方の領域よりｐ型が弱ま
る。その結果、図１において、内側チャネル領域Ｃｈ２
に比べ、外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂのしきい
値電圧が下がる。このことにより、同じゲート電圧を印
加した場合でも、より低いチャネル抵抗を得ることがで
きる。
電極５をマスクとし、ゲート誘電体膜４をスルー膜とし
たイオン注入により、制御ゲート電極５周囲の基板表面
領域に逆導電型の不純物を導入する（カウンタードー
プ）。これにより、制御ゲート電極５周囲の基板表面領
域では、制御ゲート電極５下方の領域よりｐ型が弱ま
る。その結果、図１において、内側チャネル領域Ｃｈ２
に比べ、外側チャネル領域Ｃｈ１ａ，Ｃｈ１ｂのしきい
値電圧が下がる。このことにより、同じゲート電圧を印
加した場合でも、より低いチャネル抵抗を得ることがで
きる。
【００５２】つぎに、図５（Ｃ）に示すように、制御ゲ
ート電極５をマスクとしてゲート誘電体膜４を同じパタ
ーンに加工した後、このゲート誘電体膜４と制御ゲート
電極５との積層パターンの表面および基板表面上に電荷
保持膜６を形成する。具体的に、たとえば、短時間高温
熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの
熱処理を行い、二酸化珪素膜（ボトム誘電体膜６-1）を
形成する。つぎに、ボトム誘電体膜６-1上にＬＰ−ＣＶ
Ｄ法により窒化珪素膜（主電荷蓄積膜６-2）を、最終膜
厚が６ｎｍとなるように、これより厚めに堆積する。こ
のＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とア
ンモニアを混合したガスを用い、基板温度７３０℃で行
う。形成した窒化珪素膜表面を熱酸化法により酸化し
て、たとえば３．５ｎｍの二酸化珪素膜（トップ誘電体
膜６-3）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰
囲気中で炉温度９５０℃で４０分程度行う。これによ
り、トラップレベル（窒化珪素膜の伝導帯からのエネル
ギー差）が２．０ｅＶ以下の程度の深い電荷トラップが
約１×１０11〜１×１０13／ｃｍ2 の密度で形成され
る。また、主電荷蓄積膜６-2が１ｎｍ減るごとに二熱酸
化珪素膜（トップ誘電体膜６-3）が１．５ｎｍ形成さ
れ、この割合で下地の主電荷蓄積膜厚が減少し、主電荷
蓄積膜６-2の最終膜厚が６ｎｍとなる。
ート電極５をマスクとしてゲート誘電体膜４を同じパタ
ーンに加工した後、このゲート誘電体膜４と制御ゲート
電極５との積層パターンの表面および基板表面上に電荷
保持膜６を形成する。具体的に、たとえば、短時間高温
熱処理法（ＲＴＯ法）により１０００℃，１０ｓｅｃの
熱処理を行い、二酸化珪素膜（ボトム誘電体膜６-1）を
形成する。つぎに、ボトム誘電体膜６-1上にＬＰ−ＣＶ
Ｄ法により窒化珪素膜（主電荷蓄積膜６-2）を、最終膜
厚が６ｎｍとなるように、これより厚めに堆積する。こ
のＣＶＤは、たとえば、ジクロルシラン（ＤＣＳ）とア
ンモニアを混合したガスを用い、基板温度７３０℃で行
う。形成した窒化珪素膜表面を熱酸化法により酸化し
て、たとえば３．５ｎｍの二酸化珪素膜（トップ誘電体
膜６-3）を形成する。この熱酸化は、たとえばＨ2 Ｏ雰
囲気中で炉温度９５０℃で４０分程度行う。これによ
り、トラップレベル（窒化珪素膜の伝導帯からのエネル
ギー差）が２．０ｅＶ以下の程度の深い電荷トラップが
約１×１０11〜１×１０13／ｃｍ2 の密度で形成され
る。また、主電荷蓄積膜６-2が１ｎｍ減るごとに二熱酸
化珪素膜（トップ誘電体膜６-3）が１．５ｎｍ形成さ
れ、この割合で下地の主電荷蓄積膜厚が減少し、主電荷
蓄積膜６-2の最終膜厚が６ｎｍとなる。
【００５３】つぎに、制御ゲート電極５形状を反映して
出来た電荷保持膜６の段差の両側面に、導電材料かなる
サイドウォール７ａを形成する。具体的には、不純物が
添加された多結晶珪素または非晶質珪素を厚く堆積し、
これを異方性が強い条件で全面エッチング（エッチバッ
ク）する。必要に応じて、形成したサイドウォール７ａ
および制御ゲート５をマスクとした斜めイオン注入によ
り、ｎ型あるいはｐ型の不純物１ｂを比較的基板１の深
部にまで導入する。ｎ型あるいはｐ型の不純物１ｂをサ
イドウォール７ａの下方領域に導入することにより、し
きい値電圧の調整、あるいはパンチスルー耐性を高める
ことが可能となる。
出来た電荷保持膜６の段差の両側面に、導電材料かなる
サイドウォール７ａを形成する。具体的には、不純物が
添加された多結晶珪素または非晶質珪素を厚く堆積し、
これを異方性が強い条件で全面エッチング（エッチバッ
ク）する。必要に応じて、形成したサイドウォール７ａ
および制御ゲート５をマスクとした斜めイオン注入によ
り、ｎ型あるいはｐ型の不純物１ｂを比較的基板１の深
部にまで導入する。ｎ型あるいはｐ型の不純物１ｂをサ
イドウォール７ａの下方領域に導入することにより、し
きい値電圧の調整、あるいはパンチスルー耐性を高める
ことが可能となる。
【００５４】続いて、サイドウォール７ａおよび制御ゲ
ート電極５をマスクとした、ほぼ垂直なイオン注入によ
り、ｎ型不純物をサイドウォール７ａ外側の基板内領域
にドープし、図５（Ｄ）に示すように、Ｓ／Ｄ不純物領
域２を形成する。その後、たとえば、サイドウォール７
ａを構成する材料と同じ不純物添加条件の多結晶珪素ま
たは非晶質珪素を全面に厚く堆積し、制御ゲート電極５
と直交する方向に長いライン状にパターンニングし、メ
モリゲート電極７（ワード線ＷＬ）を形成する。このと
きのエッチング終了時点では、図１（Ｂ）におけるメモ
リゲート電極７の線幅方向両側に、下地の電荷保持膜６
が表出されることとなる。必要に応じて、意図的にオー
バーエッチングを行い、この部分の電荷保持膜６の電荷
保持能力を低減してもよい。なお、本実施形態のメモリ
セル構造では、余りオーバーエッチングしなくとも、制
御ゲート電極５による段差裾部での多結晶珪素または非
晶質珪素の残渣は発生しにくい。なぜなら、制御ゲート
電極５のパターンニングではライン状に残されたレジス
トパターンをマスクとしたエッチングによるが、異方性
を強くしても、通常は制御ゲート電極５の形成後のパタ
ーンが、レジスト断面形状を反映して多少なりとも順テ
ーパとなるのが普通だからである。
ート電極５をマスクとした、ほぼ垂直なイオン注入によ
り、ｎ型不純物をサイドウォール７ａ外側の基板内領域
にドープし、図５（Ｄ）に示すように、Ｓ／Ｄ不純物領
域２を形成する。その後、たとえば、サイドウォール７
ａを構成する材料と同じ不純物添加条件の多結晶珪素ま
たは非晶質珪素を全面に厚く堆積し、制御ゲート電極５
と直交する方向に長いライン状にパターンニングし、メ
モリゲート電極７（ワード線ＷＬ）を形成する。このと
きのエッチング終了時点では、図１（Ｂ）におけるメモ
リゲート電極７の線幅方向両側に、下地の電荷保持膜６
が表出されることとなる。必要に応じて、意図的にオー
バーエッチングを行い、この部分の電荷保持膜６の電荷
保持能力を低減してもよい。なお、本実施形態のメモリ
セル構造では、余りオーバーエッチングしなくとも、制
御ゲート電極５による段差裾部での多結晶珪素または非
晶質珪素の残渣は発生しにくい。なぜなら、制御ゲート
電極５のパターンニングではライン状に残されたレジス
トパターンをマスクとしたエッチングによるが、異方性
を強くしても、通常は制御ゲート電極５の形成後のパタ
ーンが、レジスト断面形状を反映して多少なりとも順テ
ーパとなるのが普通だからである。
【００５５】その後は、必要に応じて、層間絶縁膜の堆
積、コンタクト形成、上層配線層の形成等をへて当該不
揮発性半導体メモリ装置を完成させる。この製造方法で
は、制御ゲート電極５がない従来型セルの製法に比べ
て、ゲート誘電体膜４および制御ゲート電極５となる膜
の成膜とパターンニングの工程が追加される。また、チ
ャネルに抵抗差を設ける場合は、カウンタードープのイ
オン注入が必要となる。これらの工程は、不揮発性半導
体メモリ装置の全製造工程に比べて僅かであり、大幅な
コスト増の要因とならない。しかも、構造が極めて簡単
であり、作りやすいという利点がある。
積、コンタクト形成、上層配線層の形成等をへて当該不
揮発性半導体メモリ装置を完成させる。この製造方法で
は、制御ゲート電極５がない従来型セルの製法に比べ
て、ゲート誘電体膜４および制御ゲート電極５となる膜
の成膜とパターンニングの工程が追加される。また、チ
ャネルに抵抗差を設ける場合は、カウンタードープのイ
オン注入が必要となる。これらの工程は、不揮発性半導
体メモリ装置の全製造工程に比べて僅かであり、大幅な
コスト増の要因とならない。しかも、構造が極めて簡単
であり、作りやすいという利点がある。
【００５６】つぎに、メモリセルの動作を説明する。書
き込みは、ＣＨＥ注入を用いる第１の方法と、ブレーク
ダウンによる高エネルギー電荷を注入する第２の方法が
ある。第１の方法の書き込み原理を図６（Ａ），図６
（Ｂ）に示し、第２の方法の書き込み原理を図７に示
す。
き込みは、ＣＨＥ注入を用いる第１の方法と、ブレーク
ダウンによる高エネルギー電荷を注入する第２の方法が
ある。第１の方法の書き込み原理を図６（Ａ），図６
（Ｂ）に示し、第２の方法の書き込み原理を図７に示
す。
【００５７】第１の方法では、ソースとなる不純物領域
２に基準電圧Ｖｓ，ドレインとなる不純物領域２にドレ
イン電圧Ｖｄを印加し、制御ゲート電極５（制御線Ｃ
Ｌ）に所定の正電圧Ｖｃｇ、メモリゲート電極７（ワー
ド線ＷＬ）に所定の正電圧Ｖｗｇを印加する。この条件
下、チャネル形成領域に反転層（チャネル）が形成さ
れ、ソースから供給された電子がチャネル内を加速さ
れ、その一部がドレイン側で、電荷保持膜６のボトム誘
電体膜６-1を構成する二酸化珪素膜のエネルギー障壁Φ
SiO2を越える高エネルギー電子（ホットエレクトロン）
となる。ホットエレクトロンの一部は、ある確率で電荷
保持膜６のドレイン側部分（記憶部６ｂ）に注入され
る。このチャネル内のホットエレクトロンの注入効率を
上げるために、制御ゲート電極５の下の第１導電型半導
体領域にチャネル方向に沿って高電界が生じるように、
制御ゲート電極５とメモリゲート電極７に印加する電圧
値を制御する。このことによって、注入領域の近傍にフ
ラッシュメモリの分野で知られているソースサイド注入
と同様の電界分布を作ることができ、注入効率を、たと
えば３桁ほど改善できる。
２に基準電圧Ｖｓ，ドレインとなる不純物領域２にドレ
イン電圧Ｖｄを印加し、制御ゲート電極５（制御線Ｃ
Ｌ）に所定の正電圧Ｖｃｇ、メモリゲート電極７（ワー
ド線ＷＬ）に所定の正電圧Ｖｗｇを印加する。この条件
下、チャネル形成領域に反転層（チャネル）が形成さ
れ、ソースから供給された電子がチャネル内を加速さ
れ、その一部がドレイン側で、電荷保持膜６のボトム誘
電体膜６-1を構成する二酸化珪素膜のエネルギー障壁Φ
SiO2を越える高エネルギー電子（ホットエレクトロン）
となる。ホットエレクトロンの一部は、ある確率で電荷
保持膜６のドレイン側部分（記憶部６ｂ）に注入され
る。このチャネル内のホットエレクトロンの注入効率を
上げるために、制御ゲート電極５の下の第１導電型半導
体領域にチャネル方向に沿って高電界が生じるように、
制御ゲート電極５とメモリゲート電極７に印加する電圧
値を制御する。このことによって、注入領域の近傍にフ
ラッシュメモリの分野で知られているソースサイド注入
と同様の電界分布を作ることができ、注入効率を、たと
えば３桁ほど改善できる。
【００５８】このチャネル内の電子は、不純物散乱およ
び半導体格子との衝突により電界から受けたエネルギー
の一部を損失しながら、全体では加速されてゆく。図６
（Ｂ）における破線は、ポテンシャルエネルギーが全て
運動エネルギーに変換された場合のエネルギーであり、
電子が真空中を電界加速されると仮定したときに得られ
るエネルギーである。実際の電子の運動エネルギーは、
実線で示すように、加速されるほどエネルギーロスも大
きくなりながらドレイン端付近でピークを迎え、電子が
充満しているｎ型不純物領域２ｂに入ると急激に運動エ
ネルギーが減少する。この運動エネルギーのピーク点を
出来るだけ大きくすることができれば、ホットエレクト
ロンの注入効率が向上する。
び半導体格子との衝突により電界から受けたエネルギー
の一部を損失しながら、全体では加速されてゆく。図６
（Ｂ）における破線は、ポテンシャルエネルギーが全て
運動エネルギーに変換された場合のエネルギーであり、
電子が真空中を電界加速されると仮定したときに得られ
るエネルギーである。実際の電子の運動エネルギーは、
実線で示すように、加速されるほどエネルギーロスも大
きくなりながらドレイン端付近でピークを迎え、電子が
充満しているｎ型不純物領域２ｂに入ると急激に運動エ
ネルギーが減少する。この運動エネルギーのピーク点を
出来るだけ大きくすることができれば、ホットエレクト
ロンの注入効率が向上する。
【００５９】本実施形態では、チャネルに抵抗差を持た
せることで内側チャネル領域Ｃｈ２の抵抗を相対的に高
くし、この領域での電界を上げ、ここでの加速効率を上
げる。したがって、電子が注入直前で最も効率よくエネ
ルギー的に励起され、その結果、チャネルに抵抗差を持
たせない従来の場合より、ホットエレクトロンの注入効
率が向上する。とくに、内側チャネル長を短くすると、
高エネルギー電界中を電子が準バリスティックに走行
し、さらに注入効率が向上する。また、チャネルに抵抗
差をもたせなくとも制御ゲート電極５を用いたチャネル
制御によりソースサイド注入が可能であり、そのため従
来より注入効率が向上する。
せることで内側チャネル領域Ｃｈ２の抵抗を相対的に高
くし、この領域での電界を上げ、ここでの加速効率を上
げる。したがって、電子が注入直前で最も効率よくエネ
ルギー的に励起され、その結果、チャネルに抵抗差を持
たせない従来の場合より、ホットエレクトロンの注入効
率が向上する。とくに、内側チャネル長を短くすると、
高エネルギー電界中を電子が準バリスティックに走行
し、さらに注入効率が向上する。また、チャネルに抵抗
差をもたせなくとも制御ゲート電極５を用いたチャネル
制御によりソースサイド注入が可能であり、そのため従
来より注入効率が向上する。
【００６０】一方、もう一方の記憶部６ａに書き込みた
い場合は、２つの不純物領域２の電圧関係を入れ替える
ことにより、同様な原理でホットエレクトロンが記憶部
６ａに注入される。電子が注入されるとメモリトランジ
スタのしきい値電圧が上昇し書き込み状態となる。この
ように、１メモリセルに２ビットの記憶情報が独立に書
き込みできる。
い場合は、２つの不純物領域２の電圧関係を入れ替える
ことにより、同様な原理でホットエレクトロンが記憶部
６ａに注入される。電子が注入されるとメモリトランジ
スタのしきい値電圧が上昇し書き込み状態となる。この
ように、１メモリセルに２ビットの記憶情報が独立に書
き込みできる。
【００６１】第２の書き込み方法では、図７に示すよう
に、メモリゲート電極７（ワード線ＷＬ）に負電圧Ｖｗ
ｇを印加し、書き込み側の不純物領域２に正電圧Ｖｄを
印加する。この条件下、ｎ型不純物領域の表面が深い空
乏状態となり、エネルギーバンドの曲がりが急峻とな
る。そして反転層が形成され、ついにはアバランシェブ
レークダウンが生じる。このブレークダウンに至る過程
で高エネルギーを有する電子、ホール対が生じ、高エネ
ルギー電子は正電圧Ｖｄに引き寄せられてｎ型不純物領
域２内に吸収される。一方、高エネルギーホール（ホッ
トホール）は、多くが基板１に流れるが、その一部がチ
ャネル形成領域側にドリフトして、そこでメモリゲート
電極７による電界に引き寄せられて二酸化膜障壁ΦSiO2
を越えて、電荷保持膜６内に注入される。この第２の方
法では、反対側の記憶部６ａへのホットホール注入も同
様にできる。この方法は、チャネルを形成しないため、
２つの記憶部６ａ，６ｂに同時に書き込みが可能であ
る。
に、メモリゲート電極７（ワード線ＷＬ）に負電圧Ｖｗ
ｇを印加し、書き込み側の不純物領域２に正電圧Ｖｄを
印加する。この条件下、ｎ型不純物領域の表面が深い空
乏状態となり、エネルギーバンドの曲がりが急峻とな
る。そして反転層が形成され、ついにはアバランシェブ
レークダウンが生じる。このブレークダウンに至る過程
で高エネルギーを有する電子、ホール対が生じ、高エネ
ルギー電子は正電圧Ｖｄに引き寄せられてｎ型不純物領
域２内に吸収される。一方、高エネルギーホール（ホッ
トホール）は、多くが基板１に流れるが、その一部がチ
ャネル形成領域側にドリフトして、そこでメモリゲート
電極７による電界に引き寄せられて二酸化膜障壁ΦSiO2
を越えて、電荷保持膜６内に注入される。この第２の方
法では、反対側の記憶部６ａへのホットホール注入も同
様にできる。この方法は、チャネルを形成しないため、
２つの記憶部６ａ，６ｂに同時に書き込みが可能であ
る。
【００６２】読み出しは、いわゆるリバースリードを用
いる。すなわち、読み出し対象の記憶データが保持され
た記憶部側をソースとし、他の記憶部側がドレインとな
るように、２つのＳ／Ｄ不純物領域２間に、たとえば
１．５〜３Ｖ程度のドレイン電圧を印加し、両ゲート電
極５，７それぞれに所定の正電圧を印加する。その結
果、読み出し対象の記憶部内の電荷の有無または電荷量
の違いに応じて、チャネルのオン／オフあるいは電流量
の違いが生じ、その結果、ドレイン側の不純物領域の電
位変化が現出する。この電位変化を図示しないセンスア
ンプにより読み出すことで、記憶データの論理判別が可
能となる。他の記憶部の読み出しは、ソースとドレイン
を入れ替えて同様に行う。これにより、２ビット記憶デ
ータが独立に読み出せる。
いる。すなわち、読み出し対象の記憶データが保持され
た記憶部側をソースとし、他の記憶部側がドレインとな
るように、２つのＳ／Ｄ不純物領域２間に、たとえば
１．５〜３Ｖ程度のドレイン電圧を印加し、両ゲート電
極５，７それぞれに所定の正電圧を印加する。その結
果、読み出し対象の記憶部内の電荷の有無または電荷量
の違いに応じて、チャネルのオン／オフあるいは電流量
の違いが生じ、その結果、ドレイン側の不純物領域の電
位変化が現出する。この電位変化を図示しないセンスア
ンプにより読み出すことで、記憶データの論理判別が可
能となる。他の記憶部の読み出しは、ソースとドレイン
を入れ替えて同様に行う。これにより、２ビット記憶デ
ータが独立に読み出せる。
【００６３】消去では、保持電荷を引き抜くか、逆極性
の電荷を注入する。後者の場合、上記した第１の方法で
書き込みしたときは、第２の方法を消去に用いる。逆
に、第２の方法で書き込みしたときは、第１の方法を消
去に用いる。消去に関してはバンド間トンネル効果に起
因した高エネルギー電荷を注入する第３の方法を用いる
こともできる。この方法では、メモリゲート電極７と不
純物領域２との間に、この不純物領域２の表面が反転す
る電圧を印加し、かつ、この不純物領域２と基板１との
間のｐｎ接合を逆バイアスさせる電圧を基板１に印加す
る。この逆バイアス電圧によってバンドの曲がりが急峻
となり、バンド間トンネル電流に起因した電子−正孔対
が発生する。このうち保持電荷と逆極性の電荷（たとえ
ば正孔）は、メモリゲート電極７と不純物領域２との間
の印加電界に加速され高エネルギーを得て、記憶部６ａ
または６ｂに注入される。なお、前者の保持電荷の引き
抜きでは、トンネリング現象による電荷が引き抜かれる
大きさと方向の所定電界を、メモリゲート電極７と不純
物領域２（および基板１）間に発生させる。これによ
り、保持電荷が基板側に引き抜かれ、メモリトランジス
タのしきい値電圧が低い消去状態となる。
の電荷を注入する。後者の場合、上記した第１の方法で
書き込みしたときは、第２の方法を消去に用いる。逆
に、第２の方法で書き込みしたときは、第１の方法を消
去に用いる。消去に関してはバンド間トンネル効果に起
因した高エネルギー電荷を注入する第３の方法を用いる
こともできる。この方法では、メモリゲート電極７と不
純物領域２との間に、この不純物領域２の表面が反転す
る電圧を印加し、かつ、この不純物領域２と基板１との
間のｐｎ接合を逆バイアスさせる電圧を基板１に印加す
る。この逆バイアス電圧によってバンドの曲がりが急峻
となり、バンド間トンネル電流に起因した電子−正孔対
が発生する。このうち保持電荷と逆極性の電荷（たとえ
ば正孔）は、メモリゲート電極７と不純物領域２との間
の印加電界に加速され高エネルギーを得て、記憶部６ａ
または６ｂに注入される。なお、前者の保持電荷の引き
抜きでは、トンネリング現象による電荷が引き抜かれる
大きさと方向の所定電界を、メモリゲート電極７と不純
物領域２（および基板１）間に発生させる。これによ
り、保持電荷が基板側に引き抜かれ、メモリトランジス
タのしきい値電圧が低い消去状態となる。
【００６４】第１実施形態に係る不揮発性メモリによれ
ば、電荷保持能力を有する２つの記憶部６ａ，６ｂを有
し、その２つの記憶部６ａ，６ｂの間が電荷保持能力を
有しない単層の誘電体膜４によって離されている。した
がって、２ビット記憶データ保持時に、２ビットの記憶
情報が確実に峻別される。なぜなら、各記憶部６ａ，６
ｂに過剰に電荷が注入されても、その間にデータ保持特
性能力を有しない単層の誘電体膜４が存在することによ
り、ある領域以上は電荷注入が進まないため、電荷の分
布領域同士が混じらないからである。また、高温保持時
に保持電荷がドリフトしても電荷の分布領域同士が混じ
らないため、この点でも２ビット情報の記憶がぼけな
い。また、チャネル形成領域Ｃｈに抵抗差を設けること
は、書き込みまたは消去時に、電荷の注入効率が高く、
高速動作が実現された。
ば、電荷保持能力を有する２つの記憶部６ａ，６ｂを有
し、その２つの記憶部６ａ，６ｂの間が電荷保持能力を
有しない単層の誘電体膜４によって離されている。した
がって、２ビット記憶データ保持時に、２ビットの記憶
情報が確実に峻別される。なぜなら、各記憶部６ａ，６
ｂに過剰に電荷が注入されても、その間にデータ保持特
性能力を有しない単層の誘電体膜４が存在することによ
り、ある領域以上は電荷注入が進まないため、電荷の分
布領域同士が混じらないからである。また、高温保持時
に保持電荷がドリフトしても電荷の分布領域同士が混じ
らないため、この点でも２ビット情報の記憶がぼけな
い。また、チャネル形成領域Ｃｈに抵抗差を設けること
は、書き込みまたは消去時に、電荷の注入効率が高く、
高速動作が実現された。
【００６５】第２実施形態 第２実施形態は、第１の誘電体分離構造に関する。図８
は、第２実施形態に係るメモリセルアレイを示す平面図
である。図９（Ａ）は図８のＡ−Ａ線に沿った断面図、
図９（Ｂ）は図８のＢ−Ｂ線に沿った断面図、図９
（Ｃ）は図８のＣ−Ｃ線に沿った断面図である。
は、第２実施形態に係るメモリセルアレイを示す平面図
である。図９（Ａ）は図８のＡ−Ａ線に沿った断面図、
図９（Ｂ）は図８のＢ−Ｂ線に沿った断面図、図９
（Ｃ）は図８のＣ−Ｃ線に沿った断面図である。
【００６６】メモリセル内のチャネル方向に沿った断面
構造は、第１実施形態に係る図１（Ａ）とほぼ同じであ
る。ただし、第２実施形態では、制御ゲート電極５（制
御線ＣＬ）上にエッチングストッパ層５ａが形成されて
いる。エッチングストッパ層５ａは、メモリゲート電極
７を構成する多結晶珪素または非晶質珪素に対しエッチ
ング選択比が高く、そのエッチング条件では殆どエッチ
ングが進まない材料、たとえば窒化珪素からなる。この
エッチングストッパ層５ａを設けた理由は、制御ゲート
電極５上方のメモリゲート電極７の厚さと、その周辺上
のメモリゲート電極７の厚さが大きく異なることが原因
で制御ゲート電極５が過剰なエッチングに曝されること
を防止するためである。すなわち、メモリゲート電極７
のエッチング時には、最初に制御ゲート電極５上の電荷
保持膜６が露出するが、この膜は１０ｎｍ程度と薄いた
めエッチングストッパとして十分に機能できずにエッチ
オフされて制御ゲート電極５が露出し、その後のエッチ
ングにより制御ゲート電極５が薄くなってしまう。エッ
チングストッパ層５ａは、この制御ゲート電極５の意図
しないエッチングを防止するために設けている。
構造は、第１実施形態に係る図１（Ａ）とほぼ同じであ
る。ただし、第２実施形態では、制御ゲート電極５（制
御線ＣＬ）上にエッチングストッパ層５ａが形成されて
いる。エッチングストッパ層５ａは、メモリゲート電極
７を構成する多結晶珪素または非晶質珪素に対しエッチ
ング選択比が高く、そのエッチング条件では殆どエッチ
ングが進まない材料、たとえば窒化珪素からなる。この
エッチングストッパ層５ａを設けた理由は、制御ゲート
電極５上方のメモリゲート電極７の厚さと、その周辺上
のメモリゲート電極７の厚さが大きく異なることが原因
で制御ゲート電極５が過剰なエッチングに曝されること
を防止するためである。すなわち、メモリゲート電極７
のエッチング時には、最初に制御ゲート電極５上の電荷
保持膜６が露出するが、この膜は１０ｎｍ程度と薄いた
めエッチングストッパとして十分に機能できずにエッチ
オフされて制御ゲート電極５が露出し、その後のエッチ
ングにより制御ゲート電極５が薄くなってしまう。エッ
チングストッパ層５ａは、この制御ゲート電極５の意図
しないエッチングを防止するために設けている。
【００６７】この制御ゲート電極５は、図８に示すよう
に、制御線ＣＬとして列方向に長く平行ストライプ状に
配置されている。基板１内のｎ型不純物領域から構成さ
れたビット線ＢＬが、制御線ＣＬ間で各制御線と平行に
配置されている。メモリゲート電極７からなるワード線
ＷＬが、このビット線ＢＬおよび制御線ＣＬと直交する
行方向に長く平行ストライプ状に配置されている。
に、制御線ＣＬとして列方向に長く平行ストライプ状に
配置されている。基板１内のｎ型不純物領域から構成さ
れたビット線ＢＬが、制御線ＣＬ間で各制御線と平行に
配置されている。メモリゲート電極７からなるワード線
ＷＬが、このビット線ＢＬおよび制御線ＣＬと直交する
行方向に長く平行ストライプ状に配置されている。
【００６８】第２実施形態では、このワード線ＷＬと幅
方向両端部を一定幅で重なる誘電体分離層ＩＳＯが、ワ
ード線ＷＬ間のスペースに沿って行方向に長いライン状
に配置されている。図９（Ｂ）の制御ゲート電極５の配
線部分で見ると、誘電体分離層ＩＳＯ間の距離によりチ
ャネル幅が規定される。誘電体分離層ＩＳＯ間の内側チ
ャネル形成領域Ｃｈ２上に単層の誘電体膜（ゲート誘電
体膜）４が薄く形成され、この部分でチャネルを制御す
るための電界が発生する。また、その両側では誘電体分
離層ＩＳＯの存在により制御ゲート電極５の基板電位に
対する影響が十分に弱められている。
方向両端部を一定幅で重なる誘電体分離層ＩＳＯが、ワ
ード線ＷＬ間のスペースに沿って行方向に長いライン状
に配置されている。図９（Ｂ）の制御ゲート電極５の配
線部分で見ると、誘電体分離層ＩＳＯ間の距離によりチ
ャネル幅が規定される。誘電体分離層ＩＳＯ間の内側チ
ャネル形成領域Ｃｈ２上に単層の誘電体膜（ゲート誘電
体膜）４が薄く形成され、この部分でチャネルを制御す
るための電界が発生する。また、その両側では誘電体分
離層ＩＳＯの存在により制御ゲート電極５の基板電位に
対する影響が十分に弱められている。
【００６９】一方、図９（Ｃ）の記憶部の部分で見る
と、誘電体分離層ＩＳＯ上と、その間の外側チャネル領
域Ｃｈ１上に電荷保持膜６が形成されている。誘電体分
離層ＩＳＯのスペース幅とほぼ同一な幅のワード線ＷＬ
の主体部分が、電荷保持膜６を挟んで外側チャネル領域
Ｃｈ１と対向している。外側チャネル領域Ｃｈ１上に接
する電荷保持膜６の部分が記憶部であり、書き込み時ま
たは消去時に、この記憶部に対しワード線ＷＬにより電
荷の入出力を制御する。第２実施形態では、書き換えを
繰り返している間に電荷が記憶部から滲み出すことがあ
っても、誘電体分離層ＩＳＯを記憶部のチャネル幅方向
両側に隣接して設けていることから、正規のチャネルの
周囲でワード線による電界の支配を受けない領域にリー
クパスが形成されることが有効に防止される。また、ワ
ード線ＷＬの側面に導電性サイドウォール７ｂが形成さ
れている。この導電性サイドウォール７ｂは、ワード線
ＷＬのラインとスペースの幅をリソグラフィの最小限界
Ｆで形成した場合でも、エリアペナルティを被ることな
くワード線幅だけを拡大する目的で設けられている。ま
た、導電性サイドウォール７ｂを設けた他の目的は、ワ
ード線形成時のアライメントずれが誘電体分離層ＩＳＯ
の形成パターンに対し生じた場合でも、誘電体分離層Ｉ
ＳＯ間のスペースの半導体領域内でワード線による電界
の支配を受けない領域が生じるのを防止することにあ
る。
と、誘電体分離層ＩＳＯ上と、その間の外側チャネル領
域Ｃｈ１上に電荷保持膜６が形成されている。誘電体分
離層ＩＳＯのスペース幅とほぼ同一な幅のワード線ＷＬ
の主体部分が、電荷保持膜６を挟んで外側チャネル領域
Ｃｈ１と対向している。外側チャネル領域Ｃｈ１上に接
する電荷保持膜６の部分が記憶部であり、書き込み時ま
たは消去時に、この記憶部に対しワード線ＷＬにより電
荷の入出力を制御する。第２実施形態では、書き換えを
繰り返している間に電荷が記憶部から滲み出すことがあ
っても、誘電体分離層ＩＳＯを記憶部のチャネル幅方向
両側に隣接して設けていることから、正規のチャネルの
周囲でワード線による電界の支配を受けない領域にリー
クパスが形成されることが有効に防止される。また、ワ
ード線ＷＬの側面に導電性サイドウォール７ｂが形成さ
れている。この導電性サイドウォール７ｂは、ワード線
ＷＬのラインとスペースの幅をリソグラフィの最小限界
Ｆで形成した場合でも、エリアペナルティを被ることな
くワード線幅だけを拡大する目的で設けられている。ま
た、導電性サイドウォール７ｂを設けた他の目的は、ワ
ード線形成時のアライメントずれが誘電体分離層ＩＳＯ
の形成パターンに対し生じた場合でも、誘電体分離層Ｉ
ＳＯ間のスペースの半導体領域内でワード線による電界
の支配を受けない領域が生じるのを防止することにあ
る。
【００７０】つぎに、第２実施形態に係るメモリセルア
レイの製造方法を、図１０（Ａ）〜図１０（Ｄ）に沿っ
て、また他の図面も参照しながら説明する。この図１０
（Ａ）〜図１０（Ｄ）は、図８のＤ−Ｄ線に沿った断面
を表しており、工程としては図５（Ａ）〜図５（Ｄ）の
各工程に対応している。
レイの製造方法を、図１０（Ａ）〜図１０（Ｄ）に沿っ
て、また他の図面も参照しながら説明する。この図１０
（Ａ）〜図１０（Ｄ）は、図８のＤ−Ｄ線に沿った断面
を表しており、工程としては図５（Ａ）〜図５（Ｄ）の
各工程に対応している。
【００７１】図１０（Ａ）では、まず、基板１の表面上
に、図８に示す平面パターンにて誘電体分離層ＩＳＯを
形成する。誘電体分離層ＩＳＯは、ＬＯＣＯＳ(Local O
xidation of Silicon)法，ＳＴＩ(Shallow Trench Isol
ation)法またはフィールドアイソレーション法の何れか
により形成される。誘電体分離層ＩＳＯの厚さは、その
下面に接する半導体領域にチャネルが形成されない厚
さ、たとえば１０数ｎｍ〜数１０ｎｍ程度である。した
がって、段差としては余り大きくならないため、形成手
順が最も簡単なフィールドアイソレーション法の採用が
可能である。フィールドアイソレーション法では、基板
表面を熱酸化するか、二酸化珪素をＣＶＤ等により形成
し、パターンニングする。図９（Ｂ），図９（Ｃ）に示
される誘電体分離層ＩＳＯにより開口した基板面にゲー
ト誘電体膜４を熱酸化法により形成し、このゲート誘電
体膜４をスルー膜として内側チャネル形成領域Ｃｈ２の
しきい値電圧を決めるチャネルドープを行う。不純物が
添加された多結晶珪素または非晶質珪素と、エッチング
ストッパ層となる窒化珪素膜５ａをこの順で誘電体分離
層ＩＳＯ上およびチャネル形成領域Ｃｈ上に形成する。
これらをの膜を列方向に長いストライプ状にパターンニ
ングし、制御ゲート電極５とエッチングストッパ層５ａ
との積層パターンを形成する。
に、図８に示す平面パターンにて誘電体分離層ＩＳＯを
形成する。誘電体分離層ＩＳＯは、ＬＯＣＯＳ(Local O
xidation of Silicon)法，ＳＴＩ(Shallow Trench Isol
ation)法またはフィールドアイソレーション法の何れか
により形成される。誘電体分離層ＩＳＯの厚さは、その
下面に接する半導体領域にチャネルが形成されない厚
さ、たとえば１０数ｎｍ〜数１０ｎｍ程度である。した
がって、段差としては余り大きくならないため、形成手
順が最も簡単なフィールドアイソレーション法の採用が
可能である。フィールドアイソレーション法では、基板
表面を熱酸化するか、二酸化珪素をＣＶＤ等により形成
し、パターンニングする。図９（Ｂ），図９（Ｃ）に示
される誘電体分離層ＩＳＯにより開口した基板面にゲー
ト誘電体膜４を熱酸化法により形成し、このゲート誘電
体膜４をスルー膜として内側チャネル形成領域Ｃｈ２の
しきい値電圧を決めるチャネルドープを行う。不純物が
添加された多結晶珪素または非晶質珪素と、エッチング
ストッパ層となる窒化珪素膜５ａをこの順で誘電体分離
層ＩＳＯ上およびチャネル形成領域Ｃｈ上に形成する。
これらをの膜を列方向に長いストライプ状にパターンニ
ングし、制御ゲート電極５とエッチングストッパ層５ａ
との積層パターンを形成する。
【００７２】図１０（Ｂ）では、必要に応じて、制御ゲ
ート電極５より外側のチャネル形成領域Ｃｈにチャネル
ドープとは逆導電型の不純物イオンをドープ（カウンタ
ードープ）する。これにより、しきい値電圧が低い外側
チャネル領域Ｃｈ１が形成される。
ート電極５より外側のチャネル形成領域Ｃｈにチャネル
ドープとは逆導電型の不純物イオンをドープ（カウンタ
ードープ）する。これにより、しきい値電圧が低い外側
チャネル領域Ｃｈ１が形成される。
【００７３】図１０（Ｃ）では、制御ゲート電極５をマ
スクとしてゲート誘電体膜４を同じパターンに加工した
後、電荷保持膜６を全面に形成する。電荷保持膜６とし
ては、ボトム誘電体膜６-1，主電荷蓄積膜６-2およびト
ップ誘電体膜６-3からなる３層膜を用いることができ
る。その形成方法は、第１実施形態と同様である。第１
実施形態と同様にして、制御ゲート電極５の側面に近接
し、導電材料からなるサイドウォール７ａを形成する。
また、必要に応じて、しきい値電圧の調整あるいはパン
チスルー耐性の向上を目的として、斜めイオン注入法に
よりｎ型あるいはｐ型の不純物１ｂを基板深部にまで導
入する。
スクとしてゲート誘電体膜４を同じパターンに加工した
後、電荷保持膜６を全面に形成する。電荷保持膜６とし
ては、ボトム誘電体膜６-1，主電荷蓄積膜６-2およびト
ップ誘電体膜６-3からなる３層膜を用いることができ
る。その形成方法は、第１実施形態と同様である。第１
実施形態と同様にして、制御ゲート電極５の側面に近接
し、導電材料からなるサイドウォール７ａを形成する。
また、必要に応じて、しきい値電圧の調整あるいはパン
チスルー耐性の向上を目的として、斜めイオン注入法に
よりｎ型あるいはｐ型の不純物１ｂを基板深部にまで導
入する。
【００７４】図１０（Ｄ）では、まず、ほぼ垂直なイオ
ン注入により、ｎ型不純物を高ドースでイオン注入す
る。これにより、Ｓ／Ｄ不純物領域２（ビット線ＢＬ）
が形成されるが、そのＳ／Ｄ不純物領域２は誘電体分離
層ＩＳＯのラインと交差する箇所で誘電体分離層ＩＳＯ
の下に埋め込まれて形成される。つぎに、サイドウォー
ル７ａと同じ導電材料を全面に厚く堆積し、パターンニ
ングしてメモリゲート電極７を平行ストライプ状に加工
する。また、同じ導電材料を全面に厚く堆積してエッチ
バックする。これにより、図１０（Ｄ）に現れていない
箇所に、両側面にサイドウォール７ｂを有したワード線
ＷＬが形成される。
ン注入により、ｎ型不純物を高ドースでイオン注入す
る。これにより、Ｓ／Ｄ不純物領域２（ビット線ＢＬ）
が形成されるが、そのＳ／Ｄ不純物領域２は誘電体分離
層ＩＳＯのラインと交差する箇所で誘電体分離層ＩＳＯ
の下に埋め込まれて形成される。つぎに、サイドウォー
ル７ａと同じ導電材料を全面に厚く堆積し、パターンニ
ングしてメモリゲート電極７を平行ストライプ状に加工
する。また、同じ導電材料を全面に厚く堆積してエッチ
バックする。これにより、図１０（Ｄ）に現れていない
箇所に、両側面にサイドウォール７ｂを有したワード線
ＷＬが形成される。
【００７５】その後は、必要に応じて、層間絶縁膜の堆
積、コンタクト形成、上層配線層の形成等を経て当該不
揮発性半導体メモリ装置を完成させる。このように、フ
ィルドアイソレーション法を用いた場合、第１実施形態
の製造方法の最初に誘電体膜の堆積とパターンニングの
工程を追加するだけで誘電体分離層ＩＳＯが形成され、
あとは第１実施形態と同様な工程が履行可能である。こ
れらの工程は、不揮発性半導体メモリ装置の全製造工程
に比べて僅かであり、大幅なコスト増の要因とならな
い。
積、コンタクト形成、上層配線層の形成等を経て当該不
揮発性半導体メモリ装置を完成させる。このように、フ
ィルドアイソレーション法を用いた場合、第１実施形態
の製造方法の最初に誘電体膜の堆積とパターンニングの
工程を追加するだけで誘電体分離層ＩＳＯが形成され、
あとは第１実施形態と同様な工程が履行可能である。こ
れらの工程は、不揮発性半導体メモリ装置の全製造工程
に比べて僅かであり、大幅なコスト増の要因とならな
い。
【００７６】第３実施形態 第３実施形態は、第２の誘電体分離構造に関する。図１
１は、第３実施形態に係るメモリセルアレイを示す平面
図である。この第３実施形態においては、メモリセル内
のチャネル方向に沿った断面構造は第１および第２実施
形態と基本的に同じである（図１（Ａ））。また、図９
（Ａ），図９（Ｂ）および図９（Ｃ）と同じ断面でみた
構造は第２実施形態と同じである。
１は、第３実施形態に係るメモリセルアレイを示す平面
図である。この第３実施形態においては、メモリセル内
のチャネル方向に沿った断面構造は第１および第２実施
形態と基本的に同じである（図１（Ａ））。また、図９
（Ａ），図９（Ｂ）および図９（Ｃ）と同じ断面でみた
構造は第２実施形態と同じである。
【００７７】すなわち、図９（Ｂ）および図９（Ｃ）に
示す部分では、第２実施形態と同様に誘電体分離層ＩＳ
Ｏが形成されている。そのため、制御ゲート電極５やワ
ード線ＷＬの基板電位に対する影響が十分に弱められ、
また電荷が記憶部から滲み出した電荷の基板電位への影
響が十分軽減されており、これによってリーク電流の発
生を防止している。また、制御ゲート電極５上にエッチ
ングストッパ層５ａが形成されていることと、その効
果、ワード線ＷＬの側面に導電性サイドウォール７ｂが
形成されていることと、その効果も、第２実施形態で述
べた通りである。
示す部分では、第２実施形態と同様に誘電体分離層ＩＳ
Ｏが形成されている。そのため、制御ゲート電極５やワ
ード線ＷＬの基板電位に対する影響が十分に弱められ、
また電荷が記憶部から滲み出した電荷の基板電位への影
響が十分軽減されており、これによってリーク電流の発
生を防止している。また、制御ゲート電極５上にエッチ
ングストッパ層５ａが形成されていることと、その効
果、ワード線ＷＬの側面に導電性サイドウォール７ｂが
形成されていることと、その効果も、第２実施形態で述
べた通りである。
【００７８】第３実施形態では、図１１に示すように、
ワード線ＷＬと幅方向両端部を一定幅で重なる誘電体分
離層ＩＳＯが、ワード線ＷＬ間のスペースに沿って配置
され、かつビット線ＢＬをなすＳ／Ｄ不純物領域２上で
分離されている。図１２（Ｄ）は、図８のＤ−Ｄ線に沿
った断面図である。図１２（Ｄ）において、ビット線Ｂ
ＬをなすＳ／Ｄ不純物領域２間の半導体領域上にのみ孤
立パターンの誘電体分離層ＩＳＯが配置されている。誘
電体分離層ＩＳＯ上に制御ゲート電極５とエッチングス
トッパ層５ａの積層パターンが配置され、これらとＳ／
Ｄ不純物領域２上を覆って電荷蓄積膜６が形成されてい
る。
ワード線ＷＬと幅方向両端部を一定幅で重なる誘電体分
離層ＩＳＯが、ワード線ＷＬ間のスペースに沿って配置
され、かつビット線ＢＬをなすＳ／Ｄ不純物領域２上で
分離されている。図１２（Ｄ）は、図８のＤ−Ｄ線に沿
った断面図である。図１２（Ｄ）において、ビット線Ｂ
ＬをなすＳ／Ｄ不純物領域２間の半導体領域上にのみ孤
立パターンの誘電体分離層ＩＳＯが配置されている。誘
電体分離層ＩＳＯ上に制御ゲート電極５とエッチングス
トッパ層５ａの積層パターンが配置され、これらとＳ／
Ｄ不純物領域２上を覆って電荷蓄積膜６が形成されてい
る。
【００７９】つぎに、第３実施形態に係るメモリセルア
レイの製造方法を、図１２（Ａ）〜図１２（Ｄ）に沿っ
て、また他の図面も参照しながら説明する。この図１２
（Ａ），図１２（Ｂ）および図１２（Ｄ）それぞれは、
工程としては図５（Ａ），図５（Ｂ）および図（Ｄ）の
各工程に対応している。また、図１２（Ｃ−１）と図１
２（Ｃ−２）の工程が図５（Ｃ）の工程に対応してい
る。
レイの製造方法を、図１２（Ａ）〜図１２（Ｄ）に沿っ
て、また他の図面も参照しながら説明する。この図１２
（Ａ），図１２（Ｂ）および図１２（Ｄ）それぞれは、
工程としては図５（Ａ），図５（Ｂ）および図（Ｄ）の
各工程に対応している。また、図１２（Ｃ−１）と図１
２（Ｃ−２）の工程が図５（Ｃ）の工程に対応してい
る。
【００８０】図１２（Ａ）では、第２実施形態と同様な
方法で同様なパターンにて、すなわち行方向に長い平行
ストライプ状にて誘電体分離層ＩＳＯを基板１の表面上
に形成する。誘電体分離層ＩＳＯの厚さは、その下面に
接する半導体領域にチャネルが形成されない厚さ、たと
えば１０数ｎｍ〜数１０ｎｍ程度である。また、第２実
施形態と同様に、誘電体分離層ＩＳＯにより開口した基
板面にゲート誘電体膜４を熱酸化法により形成し、この
ゲート誘電体膜４をスルー膜として内側チャネル形成領
域Ｃｈ２のしきい値電圧を決めるチャネルドープを行
う。不純物が添加された多結晶珪素または非晶質珪素の
膜と、エッチングストッパ層となる窒化珪素膜５ａをこ
の順で誘電体分離層ＩＳＯ上およびチャネル形成領域Ｃ
ｈ上に形成する。これらの膜を列方向に長いストライプ
状にパターンニングし、制御ゲート電極５とエッチング
ストッパ層５ａとの積層パターンを形成する。
方法で同様なパターンにて、すなわち行方向に長い平行
ストライプ状にて誘電体分離層ＩＳＯを基板１の表面上
に形成する。誘電体分離層ＩＳＯの厚さは、その下面に
接する半導体領域にチャネルが形成されない厚さ、たと
えば１０数ｎｍ〜数１０ｎｍ程度である。また、第２実
施形態と同様に、誘電体分離層ＩＳＯにより開口した基
板面にゲート誘電体膜４を熱酸化法により形成し、この
ゲート誘電体膜４をスルー膜として内側チャネル形成領
域Ｃｈ２のしきい値電圧を決めるチャネルドープを行
う。不純物が添加された多結晶珪素または非晶質珪素の
膜と、エッチングストッパ層となる窒化珪素膜５ａをこ
の順で誘電体分離層ＩＳＯ上およびチャネル形成領域Ｃ
ｈ上に形成する。これらの膜を列方向に長いストライプ
状にパターンニングし、制御ゲート電極５とエッチング
ストッパ層５ａとの積層パターンを形成する。
【００８１】図１２（Ｂ）では、第２実施形態と同様
に、必要に応じて、制御ゲート電極５より外側のチャネ
ル形成領域Ｃｈにチャネルドープとは逆導電型の不純物
イオンをドープ（カウンタードープ）する。これによ
り、しきい値電圧が低い外側チャネル領域Ｃｈ１が形成
される。
に、必要に応じて、制御ゲート電極５より外側のチャネ
ル形成領域Ｃｈにチャネルドープとは逆導電型の不純物
イオンをドープ（カウンタードープ）する。これによ
り、しきい値電圧が低い外側チャネル領域Ｃｈ１が形成
される。
【００８２】図１２（Ｃ−１）では、まず、制御ゲート
電極５とエッチングストッパ層５ａとの積層パターンの
幅方向両側に沿って、誘電体分離層ＩＳＯの材料に対し
てエッチング速度が遅い材料からなるサイドウォール８
を形成する。その材料としては、誘電体分離層ＩＳＯが
二酸化珪素の場合に、たとえば窒化珪素が選択される。
このサイドウォール８およびエッチングストッパ層５ａ
をマスクとしたエッチングを行う。これにより、行方向
に長いライン状の誘電体分離層ＩＳＯが、Ｓ／Ｄ不純物
領域２の形成領域上で分離され、セルごとに孤立したパ
ターンとなる。必要に応じて、同じくサイドウォール８
およびエッチングストッパ層５ａをマスクとして、しき
い値電圧の調整あるいはパンチスルー耐性の向上を目的
として、斜めイオン注入法によりｎ型あるいはｐ型の不
純物１ｂを基板深部にまで導入する。また、続いて、ｎ
型不純物を高ドーズでイオン注入する。これにより、図
１１に示すように、制御ゲート電極５の両側にそれぞれ
サイドウォール８の幅だけ離間し、行方向に長く平行ス
トライプ状のパターンにてビット線ＢＬをなすＳ／Ｄ不
純物領域２が形成される。
電極５とエッチングストッパ層５ａとの積層パターンの
幅方向両側に沿って、誘電体分離層ＩＳＯの材料に対し
てエッチング速度が遅い材料からなるサイドウォール８
を形成する。その材料としては、誘電体分離層ＩＳＯが
二酸化珪素の場合に、たとえば窒化珪素が選択される。
このサイドウォール８およびエッチングストッパ層５ａ
をマスクとしたエッチングを行う。これにより、行方向
に長いライン状の誘電体分離層ＩＳＯが、Ｓ／Ｄ不純物
領域２の形成領域上で分離され、セルごとに孤立したパ
ターンとなる。必要に応じて、同じくサイドウォール８
およびエッチングストッパ層５ａをマスクとして、しき
い値電圧の調整あるいはパンチスルー耐性の向上を目的
として、斜めイオン注入法によりｎ型あるいはｐ型の不
純物１ｂを基板深部にまで導入する。また、続いて、ｎ
型不純物を高ドーズでイオン注入する。これにより、図
１１に示すように、制御ゲート電極５の両側にそれぞれ
サイドウォール８の幅だけ離間し、行方向に長く平行ス
トライプ状のパターンにてビット線ＢＬをなすＳ／Ｄ不
純物領域２が形成される。
【００８３】サイドウォール８を選択的に除去した後、
図１２（Ｃ−２）に示すように、電荷保持膜６を全面に
形成する。電荷保持膜６としては、ボトム誘電体膜
６-1，主電荷蓄積膜６-2およびトップ誘電体膜６-3から
なる３層膜を用いることができる。その形成方法は、第
１実施形態と同様である。
図１２（Ｃ−２）に示すように、電荷保持膜６を全面に
形成する。電荷保持膜６としては、ボトム誘電体膜
６-1，主電荷蓄積膜６-2およびトップ誘電体膜６-3から
なる３層膜を用いることができる。その形成方法は、第
１実施形態と同様である。
【００８４】導電材料を全面に厚く堆積し、パターンニ
ングしてメモリゲート電極７を平行ストライプ状に加工
する。また、同じ導電材料を全面に厚く堆積してエッチ
バックする。これにより、図１２（Ｄ）には現れていな
い箇所に、両側面にサイドウォール７ｂを有したワード
線ＷＬが形成される。
ングしてメモリゲート電極７を平行ストライプ状に加工
する。また、同じ導電材料を全面に厚く堆積してエッチ
バックする。これにより、図１２（Ｄ）には現れていな
い箇所に、両側面にサイドウォール７ｂを有したワード
線ＷＬが形成される。
【００８５】その後は、必要に応じて、層間絶縁膜の堆
積、コンタクト形成、上層配線層の形成等を経て当該不
揮発性半導体メモリ装置を完成させる。この製造方法で
は、誘電体分離層ＩＳＯの分離およびＳ／Ｄ不純物領域
２の形成を制御ゲート５に対し自己整合的に行える。し
たがって、第１，第２実施形態と同様、記憶部６ａ，６
ｂのチャネル方向の寸法がばらつくことがない。また、
この第３実施形態においては、誘電体分離層ＩＳＯのパ
ターン形成用のフォトマスクが第２実施形態と兼用でき
る。誘電体分離層ＩＳＯの形成に、フィルドアイソレー
ション法を用いた場合、第１実施形態の製造方法の最初
に誘電体膜の堆積とパターンニングの工程を追加するだ
けで誘電体分離層ＩＳＯが形成され、あとは第１実施形
態と同様な工程が履行可能である。これらの工程は、不
揮発性半導体メモリ装置の全製造工程に比べて僅かであ
り、大幅なコスト増の要因とならない。
積、コンタクト形成、上層配線層の形成等を経て当該不
揮発性半導体メモリ装置を完成させる。この製造方法で
は、誘電体分離層ＩＳＯの分離およびＳ／Ｄ不純物領域
２の形成を制御ゲート５に対し自己整合的に行える。し
たがって、第１，第２実施形態と同様、記憶部６ａ，６
ｂのチャネル方向の寸法がばらつくことがない。また、
この第３実施形態においては、誘電体分離層ＩＳＯのパ
ターン形成用のフォトマスクが第２実施形態と兼用でき
る。誘電体分離層ＩＳＯの形成に、フィルドアイソレー
ション法を用いた場合、第１実施形態の製造方法の最初
に誘電体膜の堆積とパターンニングの工程を追加するだ
けで誘電体分離層ＩＳＯが形成され、あとは第１実施形
態と同様な工程が履行可能である。これらの工程は、不
揮発性半導体メモリ装置の全製造工程に比べて僅かであ
り、大幅なコスト増の要因とならない。
【００８６】第４実施形態 第４実施形態は、本発明に係る構造のメモリセルを用い
たＶＧセルアレイ（図４）のシリアル動作に関する。本
発明で制御ゲート電極を設けた理由の一つは、ＶＧセル
アレイにおけるシリアル動作を実現するためである。以
下、このアレイ制御方法を用いた書き込み動作を説明す
る。
たＶＧセルアレイ（図４）のシリアル動作に関する。本
発明で制御ゲート電極を設けた理由の一つは、ＶＧセル
アレイにおけるシリアル動作を実現するためである。以
下、このアレイ制御方法を用いた書き込み動作を説明す
る。
【００８７】図１３は、第２行の６メモリセルに、１２
ビットデータ（１，０，１，０，０，０，０，１，０，
１，１，１）を２回のＣＨＥ注入書き込み動作で並列書
き込みする場合を例示する。図１３には、制御線ＣＬ１
〜ＣＬ６の制御データを示す。ここで、“ＯＮ”はメモ
リセルにチャネルができうるＯＮ状態（にする電圧
値）、“ＯＦＦ”はメモリセルにチャネルが形成できな
いＯＦＦ状態（にする電圧値）を示す。
ビットデータ（１，０，１，０，０，０，０，１，０，
１，１，１）を２回のＣＨＥ注入書き込み動作で並列書
き込みする場合を例示する。図１３には、制御線ＣＬ１
〜ＣＬ６の制御データを示す。ここで、“ＯＮ”はメモ
リセルにチャネルができうるＯＮ状態（にする電圧
値）、“ＯＦＦ”はメモリセルにチャネルが形成できな
いＯＦＦ状態（にする電圧値）を示す。
【００８８】図１４に１回目の書き込み動作を示す。こ
のとき、ビット線の奇数番目に共通電圧Ｖｃ（たとえば
接地電圧）を印加し、ビット線の偶数番目に所定の正電
圧（ドレイン電圧Ｖｄ）を印加する。ＣＨＥ書き込みは
ドレイン側の記憶部になされることから、ドレイン電圧
Ｖｄが印加されたビット線ＢＬ２，ＢＬ４，ＢＬ６の両
側の記憶部が選択され、これにより、それぞれ書き込み
可能となる。実際の書き込みは、制御線が“ＯＮ”のメ
モリセルでのみ可能であり、したがって、制御線ＣＬ２
の左側の記憶部、制御線ＣＬ５の右側の記憶部、およ
び、制御線ＣＬ６の左側の記憶部の３箇所で書き込みが
され、それぞれの記憶データが“１”となる。選択箇所
の他の記憶部は消去状態の“０”を維持する。
のとき、ビット線の奇数番目に共通電圧Ｖｃ（たとえば
接地電圧）を印加し、ビット線の偶数番目に所定の正電
圧（ドレイン電圧Ｖｄ）を印加する。ＣＨＥ書き込みは
ドレイン側の記憶部になされることから、ドレイン電圧
Ｖｄが印加されたビット線ＢＬ２，ＢＬ４，ＢＬ６の両
側の記憶部が選択され、これにより、それぞれ書き込み
可能となる。実際の書き込みは、制御線が“ＯＮ”のメ
モリセルでのみ可能であり、したがって、制御線ＣＬ２
の左側の記憶部、制御線ＣＬ５の右側の記憶部、およ
び、制御線ＣＬ６の左側の記憶部の３箇所で書き込みが
され、それぞれの記憶データが“１”となる。選択箇所
の他の記憶部は消去状態の“０”を維持する。
【００８９】図１５に２回目の書き込み動作を示す。こ
のとき、上記した１回目の書き込み時と、共通電圧Ｖｃ
とドレイン電圧Ｖｄの印加対象を入れ替える。したがっ
て、記憶部の選択箇所は、１回目で選択されなかった残
りの箇所全てが選択されることになる。この場合も、制
御データに応じて実際の書き込み箇所が決められ、図１
５の例では、制御線ＣＬ１の左側の記憶部、制御線ＣＬ
４の右側の記憶部、および、制御線ＣＬ６の右側の記憶
部の３箇所で書き込みがされ、それぞれの記憶データが
“１”となる。選択箇所の他の記憶部は消去状態の
“０”を維持する。
のとき、上記した１回目の書き込み時と、共通電圧Ｖｃ
とドレイン電圧Ｖｄの印加対象を入れ替える。したがっ
て、記憶部の選択箇所は、１回目で選択されなかった残
りの箇所全てが選択されることになる。この場合も、制
御データに応じて実際の書き込み箇所が決められ、図１
５の例では、制御線ＣＬ１の左側の記憶部、制御線ＣＬ
４の右側の記憶部、および、制御線ＣＬ６の右側の記憶
部の３箇所で書き込みがされ、それぞれの記憶データが
“１”となる。選択箇所の他の記憶部は消去状態の
“０”を維持する。
【００９０】この２回の並列書き込み動作により、図４
に示す１２ビットの書き込みデータが１つのワード線Ｗ
Ｌ２に接続する６メモリセル内に書き込まれたこととな
る。このように、本実施形態に係るメモリセルでは、チ
ャネルの形成を制御する制御ゲート電極５を有すること
により、ＶＧ型セルアレイに対し少ない回数でシリアル
アクセス、シリアル動作が可能となる。また、半導体の
不純物領域からなり時定数が大きく高速切り替えができ
ないビット線の上げ下げを１回のみとしているため、読
み出し動作に要する時間の低減に有利である。また消費
エネルギーの低減にも有利である。
に示す１２ビットの書き込みデータが１つのワード線Ｗ
Ｌ２に接続する６メモリセル内に書き込まれたこととな
る。このように、本実施形態に係るメモリセルでは、チ
ャネルの形成を制御する制御ゲート電極５を有すること
により、ＶＧ型セルアレイに対し少ない回数でシリアル
アクセス、シリアル動作が可能となる。また、半導体の
不純物領域からなり時定数が大きく高速切り替えができ
ないビット線の上げ下げを１回のみとしているため、読
み出し動作に要する時間の低減に有利である。また消費
エネルギーの低減にも有利である。
【００９１】メモリセルアレイ全体に対する書き込みで
は、ビット線電位を一旦設定したら、その電位を固定し
たまま全ての行に対し順次書き込みを済ませ、ビット線
電位を反転して、その電位を固定したまま全ての行に対
し順次書き込みを行うことが望ましい。全ての行に対す
る最初の書き込みにおいて、２つの記憶部の一方側に書
き込みがなされ、全ての行に対する２回目の書き込みに
おいて、２つの記憶部の他方側に書き込みがなされる。
このＶＧ型メモリセルアレイ全体に対する書き込み動作
において、少ない回数でシリアルアクセス、シリアル動
作が可能であり、また、半導体の不純物領域からなり時
定数が大きく高速切り替えができないビット線の上げ下
げを１回のみとしているため、書き込み動作に要する時
間の低減および消費エネルギーの低減に有利である。
は、ビット線電位を一旦設定したら、その電位を固定し
たまま全ての行に対し順次書き込みを済ませ、ビット線
電位を反転して、その電位を固定したまま全ての行に対
し順次書き込みを行うことが望ましい。全ての行に対す
る最初の書き込みにおいて、２つの記憶部の一方側に書
き込みがなされ、全ての行に対する２回目の書き込みに
おいて、２つの記憶部の他方側に書き込みがなされる。
このＶＧ型メモリセルアレイ全体に対する書き込み動作
において、少ない回数でシリアルアクセス、シリアル動
作が可能であり、また、半導体の不純物領域からなり時
定数が大きく高速切り替えができないビット線の上げ下
げを１回のみとしているため、書き込み動作に要する時
間の低減および消費エネルギーの低減に有利である。
【００９２】つぎに、読み出し動作を説明する。読み出
しでは、ソース側の記憶部の記憶状態を読み出すことか
ら、書き込み時とは反対に共通電圧Ｖｃ両側の記憶部が
読み出し可能に選択されるが、ドレイン電圧Ｖｄの両側
のメモリセルが導通した場合に誤動作が生じるため、１
つおきのメモリセルの片側づつを読み出ししなけらばな
らない。したがって、１行を読み出す動作サイクルは４
回となる。
しでは、ソース側の記憶部の記憶状態を読み出すことか
ら、書き込み時とは反対に共通電圧Ｖｃ両側の記憶部が
読み出し可能に選択されるが、ドレイン電圧Ｖｄの両側
のメモリセルが導通した場合に誤動作が生じるため、１
つおきのメモリセルの片側づつを読み出ししなけらばな
らない。したがって、１行を読み出す動作サイクルは４
回となる。
【００９３】図１６に１回目の読み出し動作を示す。初
期状態では、全てのビット線が共通電圧Ｖｃ，全ての制
御線がＯＦＦ電圧で保持されている。最初に、奇数番目
のビット線に共通電圧Ｖｃ（たとえば接地電圧）を印加
し、偶数番目のビット線に所定の正電圧（ドレイン電圧
Ｖｄ）を印加する。読み出しはソース側の記憶部に対し
てなされることから、共通電圧Ｖｃが印加されたビット
線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側の記憶部が選
択され、これにより、それぞれ読み出し可能となる。奇
数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“Ｏ
ＦＦ”から“ＯＮ”とし、所定のワード線ＷＬ２にワー
ドゲート電圧Ｖｗｇを印加して活性化する。実際の読み
出しは、制御線が“ＯＮ”のメモリセルでのみ読み出し
が可能であり、したがって、図１６の○印で示す記憶部
の１ビット情報が読み出せる。すなわち、制御線ＣＬ１
の左側の記憶部、制御線ＣＬ３の左側の記憶部、およ
び、制御線ＣＬ５の左側の記憶部の３箇所で、記憶デー
タに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み
出し電流が流れる。これに応じて、奇数番目のビット線
電位が正方向に振れるか否か、偶数番目のビット線電位
が負方向に振れるか否か、または、ビット線ＢＬ１とＢ
Ｌ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５
とＢＬ６間で電位差をとった結果によって、記憶データ
の論理を判別する。記憶データの判別後は、ワード線Ｗ
Ｌ２の電位を初期値に戻して不活性とする。
期状態では、全てのビット線が共通電圧Ｖｃ，全ての制
御線がＯＦＦ電圧で保持されている。最初に、奇数番目
のビット線に共通電圧Ｖｃ（たとえば接地電圧）を印加
し、偶数番目のビット線に所定の正電圧（ドレイン電圧
Ｖｄ）を印加する。読み出しはソース側の記憶部に対し
てなされることから、共通電圧Ｖｃが印加されたビット
線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側の記憶部が選
択され、これにより、それぞれ読み出し可能となる。奇
数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，ＣＬ７を“Ｏ
ＦＦ”から“ＯＮ”とし、所定のワード線ＷＬ２にワー
ドゲート電圧Ｖｗｇを印加して活性化する。実際の読み
出しは、制御線が“ＯＮ”のメモリセルでのみ読み出し
が可能であり、したがって、図１６の○印で示す記憶部
の１ビット情報が読み出せる。すなわち、制御線ＣＬ１
の左側の記憶部、制御線ＣＬ３の左側の記憶部、およ
び、制御線ＣＬ５の左側の記憶部の３箇所で、記憶デー
タに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み
出し電流が流れる。これに応じて、奇数番目のビット線
電位が正方向に振れるか否か、偶数番目のビット線電位
が負方向に振れるか否か、または、ビット線ＢＬ１とＢ
Ｌ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５
とＢＬ６間で電位差をとった結果によって、記憶データ
の論理を判別する。記憶データの判別後は、ワード線Ｗ
Ｌ２の電位を初期値に戻して不活性とする。
【００９４】図１７に２回目の読み出し動作を示す。制
御線の電圧関係を上記１回目の読み出し動作と逆に切り
替える。すなわち、奇数番目の制御線ＣＬ１，ＣＬ３，
ＣＬ５，ＣＬ７を“ＯＮ”から“ＯＦＦ”とし、偶数番
目の制御線ＣＬ２，ＣＬ４，ＣＬ６を“ＯＦＦ”から
“ＯＮ”とする。また、所定のワード線ＷＬ２にワード
ゲート電圧Ｖｗｇを印加して活性化する。このとき制御
線が“ＯＮ”のメモリセルのみで読み出しが可能であ
り、したがって、図１７の○印で示す記憶部の１ビット
情報が読み出せる。すなわち、制御線ＣＬ２の右側の記
憶部、制御線ＣＬ４の右側の記憶部、および、制御線Ｃ
Ｌ６の右側の記憶部の３箇所で、記憶データに応じてメ
モリセルＭ２２，Ｍ４２，Ｍ６２内を読み出し電流が流
れる。これに応じて、奇数番目のビット線電位が正方向
に振れるか否か、偶数番目のビット線電位が負方向に振
れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット
線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で
電位差をとった結果によって、記憶データの論理を判別
する。記憶データの判別後は、ワード線ＷＬ２の電位を
初期値に戻して不活性とするとともに、全てのビット線
と全ての制御線を一旦初期状態に戻しておく。
御線の電圧関係を上記１回目の読み出し動作と逆に切り
替える。すなわち、奇数番目の制御線ＣＬ１，ＣＬ３，
ＣＬ５，ＣＬ７を“ＯＮ”から“ＯＦＦ”とし、偶数番
目の制御線ＣＬ２，ＣＬ４，ＣＬ６を“ＯＦＦ”から
“ＯＮ”とする。また、所定のワード線ＷＬ２にワード
ゲート電圧Ｖｗｇを印加して活性化する。このとき制御
線が“ＯＮ”のメモリセルのみで読み出しが可能であ
り、したがって、図１７の○印で示す記憶部の１ビット
情報が読み出せる。すなわち、制御線ＣＬ２の右側の記
憶部、制御線ＣＬ４の右側の記憶部、および、制御線Ｃ
Ｌ６の右側の記憶部の３箇所で、記憶データに応じてメ
モリセルＭ２２，Ｍ４２，Ｍ６２内を読み出し電流が流
れる。これに応じて、奇数番目のビット線電位が正方向
に振れるか否か、偶数番目のビット線電位が負方向に振
れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット
線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で
電位差をとった結果によって、記憶データの論理を判別
する。記憶データの判別後は、ワード線ＷＬ２の電位を
初期値に戻して不活性とするとともに、全てのビット線
と全ての制御線を一旦初期状態に戻しておく。
【００９５】図１８に３回目の読み出し動作を示す。最
初に、ビット線の電圧関係を上記した１回目および２回
目の読み出しとは逆にする。すなわち、奇数番目のビッ
ト線にドレイン電圧Ｖｄを印加し、偶数番目のビット線
に共通電圧Ｖｃを印加する。これにより、共通電圧Ｖｃ
が印加されたビット線ＢＬ２，ＢＬ４，ＢＬ６の両側の
記憶部が選択され、これにより、それぞれ読み出し可能
となる。奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，Ｃ
Ｌ７を“ＯＦＦ”から“ＯＮ”とし、所定のワード線Ｗ
Ｌ２にワードゲート電圧Ｖｗｇを印加して活性化する。
このとき制御線が“ＯＮ”のメモリセルでのみ読み出し
が可能であり、したがって、図１８の○印で示す記憶部
の１ビット情報が読み出せる。すなわち、制御線ＣＬ１
の右側の記憶部、制御線ＣＬ３の右側の記憶部、およ
び、制御線ＣＬ５の右側の記憶部の３箇所で、記憶デー
タに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み
出し電流が流れる。これに応じて、偶数番目のビット線
電位が正方向に振れるか否か、奇数番目のビット線電位
が負方向に振れるか否か、または、ビット線ＢＬ１とＢ
Ｌ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５
とＢＬ６間で電位差をとった結果によって、記憶データ
の論理を判別する。記憶データの判別後は、ワード線Ｗ
Ｌ２の電位を初期値に戻して不活性とする。
初に、ビット線の電圧関係を上記した１回目および２回
目の読み出しとは逆にする。すなわち、奇数番目のビッ
ト線にドレイン電圧Ｖｄを印加し、偶数番目のビット線
に共通電圧Ｖｃを印加する。これにより、共通電圧Ｖｃ
が印加されたビット線ＢＬ２，ＢＬ４，ＢＬ６の両側の
記憶部が選択され、これにより、それぞれ読み出し可能
となる。奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，Ｃ
Ｌ７を“ＯＦＦ”から“ＯＮ”とし、所定のワード線Ｗ
Ｌ２にワードゲート電圧Ｖｗｇを印加して活性化する。
このとき制御線が“ＯＮ”のメモリセルでのみ読み出し
が可能であり、したがって、図１８の○印で示す記憶部
の１ビット情報が読み出せる。すなわち、制御線ＣＬ１
の右側の記憶部、制御線ＣＬ３の右側の記憶部、およ
び、制御線ＣＬ５の右側の記憶部の３箇所で、記憶デー
タに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み
出し電流が流れる。これに応じて、偶数番目のビット線
電位が正方向に振れるか否か、奇数番目のビット線電位
が負方向に振れるか否か、または、ビット線ＢＬ１とＢ
Ｌ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５
とＢＬ６間で電位差をとった結果によって、記憶データ
の論理を判別する。記憶データの判別後は、ワード線Ｗ
Ｌ２の電位を初期値に戻して不活性とする。
【００９６】図１９に４回目の読み出し動作を示す。制
御線の電圧関係を上記３回目の読み出し動作と逆に切り
替える。すなわち、奇数番目の制御線ＣＬ１，ＣＬ３，
ＣＬ５，ＣＬ７を“ＯＮ”から“ＯＦＦ”とし、偶数番
目の制御線ＣＬ２，ＣＬ４，ＣＬ６を“ＯＦＦ”から
“ＯＮ”とする。また、所定のワード線ＷＬ２にワード
ゲート電圧Ｖｗｇを印加して活性化する。このとき制御
線が“ＯＮ”のメモリセルのみで読み出しが可能であ
り、したがって、図１９の○印で示す記憶部の１ビット
情報が読み出せる。すなわち、制御線ＣＬ２の左側の記
憶部、制御線ＣＬ４の左側の記憶部、および、制御線Ｃ
Ｌ６の左側の記憶部の３箇所で、記憶データに応じてメ
モリセルＭ２２，Ｍ４２，Ｍ６２内を読み出し電流が流
れる。これに応じて、偶数番目のビット線電位が正方向
に振れるか否か、奇数番目のビット線電位が負方向に振
れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット
線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で
電位差をとった結果によって、記憶データの論理を判別
する。記憶データの判別後は、ワード線ＷＬ２の電位を
初期値に戻して不活性とするとともに、全てのビット線
と全ての制御線を初期状態に戻す。
御線の電圧関係を上記３回目の読み出し動作と逆に切り
替える。すなわち、奇数番目の制御線ＣＬ１，ＣＬ３，
ＣＬ５，ＣＬ７を“ＯＮ”から“ＯＦＦ”とし、偶数番
目の制御線ＣＬ２，ＣＬ４，ＣＬ６を“ＯＦＦ”から
“ＯＮ”とする。また、所定のワード線ＷＬ２にワード
ゲート電圧Ｖｗｇを印加して活性化する。このとき制御
線が“ＯＮ”のメモリセルのみで読み出しが可能であ
り、したがって、図１９の○印で示す記憶部の１ビット
情報が読み出せる。すなわち、制御線ＣＬ２の左側の記
憶部、制御線ＣＬ４の左側の記憶部、および、制御線Ｃ
Ｌ６の左側の記憶部の３箇所で、記憶データに応じてメ
モリセルＭ２２，Ｍ４２，Ｍ６２内を読み出し電流が流
れる。これに応じて、偶数番目のビット線電位が正方向
に振れるか否か、奇数番目のビット線電位が負方向に振
れるか否か、または、ビット線ＢＬ１とＢＬ２、ビット
線ＢＬ３とＢＬ４あるいはビット線ＢＬ５とＢＬ６間で
電位差をとった結果によって、記憶データの論理を判別
する。記憶データの判別後は、ワード線ＷＬ２の電位を
初期値に戻して不活性とするとともに、全てのビット線
と全ての制御線を初期状態に戻す。
【００９７】以上の４回の動作で、１つのワード線ＷＬ
に接続された全てのメモリセルのビット情報が読み出さ
れた。メモリセルアレイ全体、あるいはその一部である
メモリセルブロック内のメモリセルを読み出す際には、
上述した４回の各読み出し動作において、活性化すべき
ワード線を順次切り替えながら、同様な動作をワード線
の数だけ繰り返す。たとえば、図１６に示す３個×６個
のメモリセルからなるブロック全体の読み出し動作を、
上記した１回目，２回目，３回目および４回目の手順で
順次行う場合、１回目から４回目までの各読み出し動作
内での読み出しサイクル数はワード線数とおなじ３とな
り、合計で１２サイクルの読み出しが必要となる。
に接続された全てのメモリセルのビット情報が読み出さ
れた。メモリセルアレイ全体、あるいはその一部である
メモリセルブロック内のメモリセルを読み出す際には、
上述した４回の各読み出し動作において、活性化すべき
ワード線を順次切り替えながら、同様な動作をワード線
の数だけ繰り返す。たとえば、図１６に示す３個×６個
のメモリセルからなるブロック全体の読み出し動作を、
上記した１回目，２回目，３回目および４回目の手順で
順次行う場合、１回目から４回目までの各読み出し動作
内での読み出しサイクル数はワード線数とおなじ３とな
り、合計で１２サイクルの読み出しが必要となる。
【００９８】まず、１回目の読み出し動作を説明する。
この場合も、初期状態では、全てのビット線が共通電圧
Ｖｃ，全ての制御線がＯＦＦ電圧で保持されている。最
初に、奇数番目のビット線に共通電圧Ｖｃ（たとえば接
地電圧）を印加し、偶数番目のビット線に所定の正電圧
（ドレイン電圧Ｖｄ）を印加する。読み出しはソース側
の記憶部に対しなされることから、共通電圧Ｖｃが印加
されたビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側
の記憶部が選択され、これにより、それぞれ読み出し可
能となる。奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，
ＣＬ７を“ＯＦＦ”から“ＯＮ”とし、最初のワード線
ＷＬ１にワードゲート電圧Ｖｗｇを印加して活性化す
る。実際の読み出しは、制御線が“ＯＮ”のメモリセル
でのみ読み出しが可能であり、したがって、図１６の破
線の丸印で示す記憶部の１ビット情報が読み出せる。す
なわち、ワード線ＷＬ１に連なるメモリセル行におい
て、制御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側
の記憶部、および、制御線ＣＬ５の左側の記憶部の３箇
所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，
Ｍ５２内を読み出し電流が流れる。これに応じて、奇数
番目のビット線電位が正方向に振れるか否か、偶数番目
のビット線電位が負方向に振れるか否か、または、ビッ
ト線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいは
ビット線ＢＬ５とＢＬ６間で電位差をとった結果によっ
て、記憶データの論理を判別する。記憶データの判別後
は、ワード線ＷＬ１の電位を初期値に戻して不活性とす
る。
この場合も、初期状態では、全てのビット線が共通電圧
Ｖｃ，全ての制御線がＯＦＦ電圧で保持されている。最
初に、奇数番目のビット線に共通電圧Ｖｃ（たとえば接
地電圧）を印加し、偶数番目のビット線に所定の正電圧
（ドレイン電圧Ｖｄ）を印加する。読み出しはソース側
の記憶部に対しなされることから、共通電圧Ｖｃが印加
されたビット線ＢＬ１，ＢＬ３，ＢＬ５，ＢＬ７の両側
の記憶部が選択され、これにより、それぞれ読み出し可
能となる。奇数番目の制御線ＣＬ１，ＣＬ３，ＣＬ５，
ＣＬ７を“ＯＦＦ”から“ＯＮ”とし、最初のワード線
ＷＬ１にワードゲート電圧Ｖｗｇを印加して活性化す
る。実際の読み出しは、制御線が“ＯＮ”のメモリセル
でのみ読み出しが可能であり、したがって、図１６の破
線の丸印で示す記憶部の１ビット情報が読み出せる。す
なわち、ワード線ＷＬ１に連なるメモリセル行におい
て、制御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側
の記憶部、および、制御線ＣＬ５の左側の記憶部の３箇
所で、記憶データに応じてメモリセルＭ１２，Ｍ３２，
Ｍ５２内を読み出し電流が流れる。これに応じて、奇数
番目のビット線電位が正方向に振れるか否か、偶数番目
のビット線電位が負方向に振れるか否か、または、ビッ
ト線ＢＬ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいは
ビット線ＢＬ５とＢＬ６間で電位差をとった結果によっ
て、記憶データの論理を判別する。記憶データの判別後
は、ワード線ＷＬ１の電位を初期値に戻して不活性とす
る。
【００９９】２サイクル目では、２番目のワード線ＷＬ
２にワードゲート電圧Ｖｗｇを印加して活性化する。実
際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ
読み出しが可能であり、したがって、図１６の○印で示
す記憶部の１ビット情報が読み出せる。すなわち、ワー
ド線ＷＬ２に連なるメモリセル行において、制御線ＣＬ
１の左側の記憶部、制御線ＣＬ３の左側の記憶部、およ
び、制御線ＣＬ５の左側の記憶部の３箇所で、記憶デー
タに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み
出し電流が流れる。これに応じて、奇数番目のビット線
電位が正方向に振れるか否か、偶数番目のビット線電位
が負方向に振れるか否か、または、ビット線ＢＬ１とＢ
Ｌ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５
とＢＬ６間で電位差をとった結果によって、記憶データ
の論理を判別する。記憶データの判別後は、ワード線Ｗ
Ｌ２の電位を初期値に戻して不活性とする。
２にワードゲート電圧Ｖｗｇを印加して活性化する。実
際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ
読み出しが可能であり、したがって、図１６の○印で示
す記憶部の１ビット情報が読み出せる。すなわち、ワー
ド線ＷＬ２に連なるメモリセル行において、制御線ＣＬ
１の左側の記憶部、制御線ＣＬ３の左側の記憶部、およ
び、制御線ＣＬ５の左側の記憶部の３箇所で、記憶デー
タに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２内を読み
出し電流が流れる。これに応じて、奇数番目のビット線
電位が正方向に振れるか否か、偶数番目のビット線電位
が負方向に振れるか否か、または、ビット線ＢＬ１とＢ
Ｌ２、ビット線ＢＬ３とＢＬ４あるいはビット線ＢＬ５
とＢＬ６間で電位差をとった結果によって、記憶データ
の論理を判別する。記憶データの判別後は、ワード線Ｗ
Ｌ２の電位を初期値に戻して不活性とする。
【０１００】３サイクル目では、３番目のワード線ＷＬ
３にワードゲート電圧Ｖｗｇを印加して活性化する。実
際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ
読み出しが可能であり、したがって、図１６の破線の四
角印で示す記憶部の１ビット情報が読み出せる。すなわ
ち、ワード線ＷＬ３に連なるメモリセル行において、制
御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側の記憶
部、および、制御線ＣＬ５の左側の記憶部の３箇所で、
記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２
内を読み出し電流が流れる。これに応じて、奇数番目の
ビット線電位が正方向に振れるか否か、偶数番目のビッ
ト線電位が負方向に振れるか否か、または、ビット線Ｂ
Ｌ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット
線ＢＬ５とＢＬ６間で電位差をとった結果によって、記
憶データの論理を判別する。記憶データの判別後は、ワ
ード線ＷＬ３の電位を初期値に戻して不活性とする。
３にワードゲート電圧Ｖｗｇを印加して活性化する。実
際の読み出しは、制御線が“ＯＮ”のメモリセルでのみ
読み出しが可能であり、したがって、図１６の破線の四
角印で示す記憶部の１ビット情報が読み出せる。すなわ
ち、ワード線ＷＬ３に連なるメモリセル行において、制
御線ＣＬ１の左側の記憶部、制御線ＣＬ３の左側の記憶
部、および、制御線ＣＬ５の左側の記憶部の３箇所で、
記憶データに応じてメモリセルＭ１２，Ｍ３２，Ｍ５２
内を読み出し電流が流れる。これに応じて、奇数番目の
ビット線電位が正方向に振れるか否か、偶数番目のビッ
ト線電位が負方向に振れるか否か、または、ビット線Ｂ
Ｌ１とＢＬ２、ビット線ＢＬ３とＢＬ４あるいはビット
線ＢＬ５とＢＬ６間で電位差をとった結果によって、記
憶データの論理を判別する。記憶データの判別後は、ワ
ード線ＷＬ３の電位を初期値に戻して不活性とする。
【０１０１】以下同様に、２回目から４回目までの読み
出し動作を、それぞれ３サイクル繰り返すと、たとえば
図１６に示す全てメモリセルのビット情報が読み出され
る。このメモリセルアレイに対する読み出し動作では、
時定数が大きなビット線の電位の上げ下げを２回のみと
し、そのことが、読み出しに関する動作全体の速度向上
と消費電力の低減に寄与する。
出し動作を、それぞれ３サイクル繰り返すと、たとえば
図１６に示す全てメモリセルのビット情報が読み出され
る。このメモリセルアレイに対する読み出し動作では、
時定数が大きなビット線の電位の上げ下げを２回のみと
し、そのことが、読み出しに関する動作全体の速度向上
と消費電力の低減に寄与する。
【０１０２】なお、消去では、通常、メモリセルアレイ
一括で消去されるが、行単位の消去も可能である。チャ
ネルホットホール（ｐチャネル型ではＣＨＥ）注入消去
では、ＣＨＥ注入書き込みと同様２回の動作サイクルで
１行ごとに消去でき、ブレークダウンによるホットホー
ル（ｐチャネル型ではホットエレクトロン）注入消去で
は、１回の動作サイクルで１行ごとに消去できる。
一括で消去されるが、行単位の消去も可能である。チャ
ネルホットホール（ｐチャネル型ではＣＨＥ）注入消去
では、ＣＨＥ注入書き込みと同様２回の動作サイクルで
１行ごとに消去でき、ブレークダウンによるホットホー
ル（ｐチャネル型ではホットエレクトロン）注入消去で
は、１回の動作サイクルで１行ごとに消去できる。
【０１０３】このようなシリアル動作は、本発明におけ
るメモリセルアレイを複数に分割して動作させることの
一態様である。すなわち、本発明では、制御線によりＯ
ＦＦとするメモリセルを、所定数、たとえば２，３，
４，…、このましくは２，４，６，８，１６，…おきに
設け、メモリセルをｎ個のグループに分割する。そし
て、その不活性状態のメモリセル間で１つづつ、全体で
ｎ個のメモリセルをシリアルアクセスし、一括して動作
（書き込み、読み出しまたは消去）させる。つぎのサイ
クルでは、不活性状態のメモリセルを一方向にずらして
新たなグループ分けをし、同様にｎ個のメモリセルを一
括して動作させる。この動作を、グループ内のメモリセ
ル数だけ繰り返すことで１本のワード線ＷＬに連なる全
てのメモリセルの動作が完了する。
るメモリセルアレイを複数に分割して動作させることの
一態様である。すなわち、本発明では、制御線によりＯ
ＦＦとするメモリセルを、所定数、たとえば２，３，
４，…、このましくは２，４，６，８，１６，…おきに
設け、メモリセルをｎ個のグループに分割する。そし
て、その不活性状態のメモリセル間で１つづつ、全体で
ｎ個のメモリセルをシリアルアクセスし、一括して動作
（書き込み、読み出しまたは消去）させる。つぎのサイ
クルでは、不活性状態のメモリセルを一方向にずらして
新たなグループ分けをし、同様にｎ個のメモリセルを一
括して動作させる。この動作を、グループ内のメモリセ
ル数だけ繰り返すことで１本のワード線ＷＬに連なる全
てのメモリセルの動作が完了する。
【０１０４】第５実施形態 第５実施形態は、読み出し動作において読み出し対象セ
ルと同じ列からビット線に流れるリーク電流を低減する
ための非選択行のゲートバイアス方法に関する。ここで
は、図３に示す列方向のソース線が隣接メモリセル間で
分けられたＮＯＲ型（分離ソース線ＮＯＲ型）メモリセ
ルアレイと、図４に示す上記共通線が隣接メモリセル間
で共有されたＶＧ型メモリセルアレイとを例として説明
する。
ルと同じ列からビット線に流れるリーク電流を低減する
ための非選択行のゲートバイアス方法に関する。ここで
は、図３に示す列方向のソース線が隣接メモリセル間で
分けられたＮＯＲ型（分離ソース線ＮＯＲ型）メモリセ
ルアレイと、図４に示す上記共通線が隣接メモリセル間
で共有されたＶＧ型メモリセルアレイとを例として説明
する。
【０１０５】図２０に、分離ソース線ＮＯＲ型メモリセ
ルアレイにおいて読み出し時の具体的なバイアス条件を
示す。分離ソース線ＮＯＲ型メモリセルアレイにおいて
は、１回の読み出しサイクルで同一行の各メモリセルか
ら１ビットずつの並列読み出しが可能である。この図２
０のバイアス条件は、選択されたワード線ＷＬ２に接続
された全てのメモリセルＭ１２，Ｍ２２，…Ｍ６２を選
択するページ読み出しのうちで、とくに、各メモリセル
内で制御線の左側の記憶のビット情報を同時に読み出す
場合に対応している。全てのビット線ＢＬ１〜ＢＬ６に
読み出しドレイン電圧Ｖｄ、たとえば１．２Ｖを印加
し、全てのソース線ＳＬ１〜ＳＬ６に基準電圧Ｖｓ、た
とえば０Ｖを印加し、選択されたワード線ＷＬ２に読み
出しゲート電圧Ｖｗｇ、たとえば電源電圧ＶCC３．３Ｖ
を印加する。また、ページ読み出しでは全ての制御線Ｃ
Ｌ１〜ＣＬ６に、チャネルをオンするための制御ゲート
電圧Ｖｃｇ、たとえば３Ｖを印加する。
ルアレイにおいて読み出し時の具体的なバイアス条件を
示す。分離ソース線ＮＯＲ型メモリセルアレイにおいて
は、１回の読み出しサイクルで同一行の各メモリセルか
ら１ビットずつの並列読み出しが可能である。この図２
０のバイアス条件は、選択されたワード線ＷＬ２に接続
された全てのメモリセルＭ１２，Ｍ２２，…Ｍ６２を選
択するページ読み出しのうちで、とくに、各メモリセル
内で制御線の左側の記憶のビット情報を同時に読み出す
場合に対応している。全てのビット線ＢＬ１〜ＢＬ６に
読み出しドレイン電圧Ｖｄ、たとえば１．２Ｖを印加
し、全てのソース線ＳＬ１〜ＳＬ６に基準電圧Ｖｓ、た
とえば０Ｖを印加し、選択されたワード線ＷＬ２に読み
出しゲート電圧Ｖｗｇ、たとえば電源電圧ＶCC３．３Ｖ
を印加する。また、ページ読み出しでは全ての制御線Ｃ
Ｌ１〜ＣＬ６に、チャネルをオンするための制御ゲート
電圧Ｖｃｇ、たとえば３Ｖを印加する。
【０１０６】このとき本実施形態では、非選択のワード
線ＷＬ１，ＷＬ３に、チャネル形成領域に対し順バイア
スとなる方向の電圧を印加する。ここで“チャネル形成
領域に対し順バイアスとなる方向の電圧”とは、チャネ
ル形成領域の電位を基準とした電圧印加方向が、ｐｎ接
合を想定して順方向となるような電圧をいう。具体的
に、たとえば図１において、チャネル形成領域Ｃｈ１
ａ，Ｃｈ１ｂがｐ型で接地電位に保持されているときは
当該電圧は負電圧であり、逆に、チャネル形成領域Ｃｈ
１ａ，Ｃｈ１ｂがｎ型で接地電位に保持されているとき
は当該電圧は正電圧である。このチャネル形成領域に対
し順バイアスとなる方向の電圧は、絶対値で１Ｖ以下が
望ましい。当該非選択メモリトランジスタの読み出し時
にディスターブを低減して誤書き込み、誤消去を防止す
るためである。ここでは、順バイアス方向の電圧Ｖｕｗ
として、たとえば−０．５Ｖを印加する。
線ＷＬ１，ＷＬ３に、チャネル形成領域に対し順バイア
スとなる方向の電圧を印加する。ここで“チャネル形成
領域に対し順バイアスとなる方向の電圧”とは、チャネ
ル形成領域の電位を基準とした電圧印加方向が、ｐｎ接
合を想定して順方向となるような電圧をいう。具体的
に、たとえば図１において、チャネル形成領域Ｃｈ１
ａ，Ｃｈ１ｂがｐ型で接地電位に保持されているときは
当該電圧は負電圧であり、逆に、チャネル形成領域Ｃｈ
１ａ，Ｃｈ１ｂがｎ型で接地電位に保持されているとき
は当該電圧は正電圧である。このチャネル形成領域に対
し順バイアスとなる方向の電圧は、絶対値で１Ｖ以下が
望ましい。当該非選択メモリトランジスタの読み出し時
にディスターブを低減して誤書き込み、誤消去を防止す
るためである。ここでは、順バイアス方向の電圧Ｖｕｗ
として、たとえば−０．５Ｖを印加する。
【０１０７】メモリセルは記憶データの論理に応じてし
きい値電圧が変化しているので、選択されたメモリセル
に対する同一のバイアス条件下では、記憶データの論理
に応じてメモリトランジスタのチャネル導電率が有効に
変化し、ビット線に流れる電流量の変化またはビット線
電位の変化が現出する。一般には、選択メモリトランジ
スタがオンしたときのみ、選択されたビット線ＢＬに有
効な読み出し電流が流れる。この読み出し電流の有無ま
たは大小を、不図示のセンスアンプで増幅して記憶デー
タの論理を判別する。
きい値電圧が変化しているので、選択されたメモリセル
に対する同一のバイアス条件下では、記憶データの論理
に応じてメモリトランジスタのチャネル導電率が有効に
変化し、ビット線に流れる電流量の変化またはビット線
電位の変化が現出する。一般には、選択メモリトランジ
スタがオンしたときのみ、選択されたビット線ＢＬに有
効な読み出し電流が流れる。この読み出し電流の有無ま
たは大小を、不図示のセンスアンプで増幅して記憶デー
タの論理を判別する。
【０１０８】この読み出し動作によりワード線ＷＬ２に
接続されたメモリセル行の半分の記憶データが読み出さ
れた訳であるが、残りの半分、すなわち各制御線の右側
の記憶内のデータ読み出しは、ビット線とソース線の電
圧関係を図２０とは逆にし、他の条件は図２０に示す条
件とすることで実行できる。つまり、全てのソース線Ｓ
Ｌ１〜ＳＬ６に読み出しドレイン電圧Ｖｄ、たとえば
１．２Ｖを印加し、全てのビット線ＢＬ１〜ＢＬ６に基
準電圧Ｖｓ、たとえば０Ｖを印加し、選択されたワード
線ＷＬ２に読み出しゲート電圧Ｖｗｇ、たとえば電源電
圧ＶCC３．３Ｖを印加する。また、ページ読み出しでは
全ての制御線ＣＬ１〜ＣＬ６に、チャネルをオンするた
めの制御ゲート電圧Ｖｃｇ、たとえば３Ｖを印加する。
これにより、上記とは逆方向にチャネル電流が流れ、低
電界側の記憶部、すなわち制御線より右側の記憶部の蓄
積電荷量を反映してチャネルの導電率が有効に変化し、
これにより低電界側の記憶部の蓄積電荷量が読み出し電
流量またはドレイン電圧Ｖｄを印加したソース線の電圧
変化量に換算されて、記憶データとして読み出される。
接続されたメモリセル行の半分の記憶データが読み出さ
れた訳であるが、残りの半分、すなわち各制御線の右側
の記憶内のデータ読み出しは、ビット線とソース線の電
圧関係を図２０とは逆にし、他の条件は図２０に示す条
件とすることで実行できる。つまり、全てのソース線Ｓ
Ｌ１〜ＳＬ６に読み出しドレイン電圧Ｖｄ、たとえば
１．２Ｖを印加し、全てのビット線ＢＬ１〜ＢＬ６に基
準電圧Ｖｓ、たとえば０Ｖを印加し、選択されたワード
線ＷＬ２に読み出しゲート電圧Ｖｗｇ、たとえば電源電
圧ＶCC３．３Ｖを印加する。また、ページ読み出しでは
全ての制御線ＣＬ１〜ＣＬ６に、チャネルをオンするた
めの制御ゲート電圧Ｖｃｇ、たとえば３Ｖを印加する。
これにより、上記とは逆方向にチャネル電流が流れ、低
電界側の記憶部、すなわち制御線より右側の記憶部の蓄
積電荷量を反映してチャネルの導電率が有効に変化し、
これにより低電界側の記憶部の蓄積電荷量が読み出し電
流量またはドレイン電圧Ｖｄを印加したソース線の電圧
変化量に換算されて、記憶データとして読み出される。
【０１０９】図２１に、ＶＧ型メモリセルアレイにおい
て読み出し時の具体的なバイアス条件を示す。ＶＧ型メ
モリセルアレイの読み出し動作の基本的な手順について
は、第４実施形態で既に詳しく述べた。その内容を一言
で言うと、奇数番目のビット線ＢＬ(2n-1)（ｎ：自然
数）および偶数番目のビット線ＢＬ(2n)に印加するドレ
イン電圧Ｖｄと基準電圧Ｖｃ（あるいは共通電圧Ｖｃ）
の組合せと、奇数番目の制御線ＣＬ(2n-1)および偶数番
目の制御線ＣＬ(2n)に印加するＯＮ電圧とＯＦＦ電圧と
のの組合せを変えて行う４回の読み出し動作により、１
つのメモリセル行の全てのビットを読み出すものであっ
た。非選択メモリセルのゲートに印加する順バイアス方
向の電圧は４回の読み出し動作で変わらないことから、
図２１には、代表して第４実施形態における１回目の読
み出し動作における具体的なバイアス条件を例示した。
て読み出し時の具体的なバイアス条件を示す。ＶＧ型メ
モリセルアレイの読み出し動作の基本的な手順について
は、第４実施形態で既に詳しく述べた。その内容を一言
で言うと、奇数番目のビット線ＢＬ(2n-1)（ｎ：自然
数）および偶数番目のビット線ＢＬ(2n)に印加するドレ
イン電圧Ｖｄと基準電圧Ｖｃ（あるいは共通電圧Ｖｃ）
の組合せと、奇数番目の制御線ＣＬ(2n-1)および偶数番
目の制御線ＣＬ(2n)に印加するＯＮ電圧とＯＦＦ電圧と
のの組合せを変えて行う４回の読み出し動作により、１
つのメモリセル行の全てのビットを読み出すものであっ
た。非選択メモリセルのゲートに印加する順バイアス方
向の電圧は４回の読み出し動作で変わらないことから、
図２１には、代表して第４実施形態における１回目の読
み出し動作における具体的なバイアス条件を例示した。
【０１１０】ここで、読み出し対象となるビットは、制
御線ＣＬ１の左側のビット、制御線ＣＬ３の右側のビッ
ト、および、制御線ＣＬ５の右側のビットの３ビットで
ある。これを可能とするには、奇数番目のビット線に基
準電圧Ｖｓ＝０Ｖを印加し、偶数番目のビット線にドレ
イン電圧Ｖｄ＝１．２Ｖを印加し、奇数番目の制御線に
ＯＮ電圧、すなわちＶｃｇ＝３Ｖを印加し、偶数番目の
制御線にＯＦＦ電圧、すなわちＶｓ＝０Ｖを印加する。
また、所定のワード線ＷＬ２に読み出しゲート電圧Ｖｗ
ｇ、すなわち電源電圧ＶCC＝３Ｖを印加し、他の非選択
のワード線ＷＬ１，ＷＬ３に順バイアス方向の電圧Ｖｕ
ｗ＝−０．５Ｖを印加する。。これにより、低電界側の
記憶部、すなわちＯＮした制御線の左側の記憶部の蓄積
電荷量を反映してチャネルの導電率が有効に変化し、こ
れにより低電界側の記憶部の蓄積電荷量が読み出し電流
量またはドレイン電圧を印加したビット線の電圧変化量
に換算されて、記憶データとして読み出される。
御線ＣＬ１の左側のビット、制御線ＣＬ３の右側のビッ
ト、および、制御線ＣＬ５の右側のビットの３ビットで
ある。これを可能とするには、奇数番目のビット線に基
準電圧Ｖｓ＝０Ｖを印加し、偶数番目のビット線にドレ
イン電圧Ｖｄ＝１．２Ｖを印加し、奇数番目の制御線に
ＯＮ電圧、すなわちＶｃｇ＝３Ｖを印加し、偶数番目の
制御線にＯＦＦ電圧、すなわちＶｓ＝０Ｖを印加する。
また、所定のワード線ＷＬ２に読み出しゲート電圧Ｖｗ
ｇ、すなわち電源電圧ＶCC＝３Ｖを印加し、他の非選択
のワード線ＷＬ１，ＷＬ３に順バイアス方向の電圧Ｖｕ
ｗ＝−０．５Ｖを印加する。。これにより、低電界側の
記憶部、すなわちＯＮした制御線の左側の記憶部の蓄積
電荷量を反映してチャネルの導電率が有効に変化し、こ
れにより低電界側の記憶部の蓄積電荷量が読み出し電流
量またはドレイン電圧を印加したビット線の電圧変化量
に換算されて、記憶データとして読み出される。
【０１１１】ところで、本実施形態のメモリセル構造で
は、チャネル中央部分に対向する制御ゲート電極５を有
し、列方向の制御ゲート電圧は制御線ＣＬとして共通接
続されている。したがって、読み出し対象のメモリセル
と制御線を共有する非選択のメモリセルのチャネル中央
部にチャネルをオンしようとする方向の電界が印加され
る。通常、この局部的な電界ではチャネルは有効にオン
しないが、オフリーク電流が多少なりとも増大する。と
くに、読み出し対象の記憶部側が消去状態で、かつ過剰
消去された状態にあるメモリセルなどでは、しきい値電
圧が通常の消去レベルより低下しているため、この制御
線による電界印加の影響が無視できなくなる。
は、チャネル中央部分に対向する制御ゲート電極５を有
し、列方向の制御ゲート電圧は制御線ＣＬとして共通接
続されている。したがって、読み出し対象のメモリセル
と制御線を共有する非選択のメモリセルのチャネル中央
部にチャネルをオンしようとする方向の電界が印加され
る。通常、この局部的な電界ではチャネルは有効にオン
しないが、オフリーク電流が多少なりとも増大する。と
くに、読み出し対象の記憶部側が消去状態で、かつ過剰
消去された状態にあるメモリセルなどでは、しきい値電
圧が通常の消去レベルより低下しているため、この制御
線による電界印加の影響が無視できなくなる。
【０１１２】一般に、メモリトランジスタが微細化され
たＮＯＲ型メモリセルアレイにおいて、読み出し時に非
選択セルからのビット線に流れるオフリーク電流は、ト
ランジスタのソースとドレイン間のパンチスルーに主と
して起因している。たとえばメモリトランジスタのゲー
ト長が０．１３μｍ以下に微細化されると、ドレイン読
み出し電圧を１．０Ｖ〜１．５Ｖ程度にスケーリングし
ても、この電圧印加によりドレイン側から空乏層がソー
ス側に延び、かつ、このドレイン印加電圧がソースと基
板またはウエルとの間のポテンシャル障壁を実効的に低
下させる。これはＤＩＢＬ(Drain-Induced Barrier Low
ering)効果と称され、この効果によりパンチスルー電流
は増大する。
たＮＯＲ型メモリセルアレイにおいて、読み出し時に非
選択セルからのビット線に流れるオフリーク電流は、ト
ランジスタのソースとドレイン間のパンチスルーに主と
して起因している。たとえばメモリトランジスタのゲー
ト長が０．１３μｍ以下に微細化されると、ドレイン読
み出し電圧を１．０Ｖ〜１．５Ｖ程度にスケーリングし
ても、この電圧印加によりドレイン側から空乏層がソー
ス側に延び、かつ、このドレイン印加電圧がソースと基
板またはウエルとの間のポテンシャル障壁を実効的に低
下させる。これはＤＩＢＬ(Drain-Induced Barrier Low
ering)効果と称され、この効果によりパンチスルー電流
は増大する。
【０１１３】第５実施形態に係る読み出し方法では、上
述したようにゲートに順バイアス方向の電圧を印加する
ことにより、このパンチスルー電流を抑制する。ｎチャ
ネル型トランジスタの場合にゲートに負電圧を印加する
ことが、ＤＩＢＬ効果によって低下したソース側のポテ
ンシャル障壁を元に戻す方向に作用するからである。
述したようにゲートに順バイアス方向の電圧を印加する
ことにより、このパンチスルー電流を抑制する。ｎチャ
ネル型トランジスタの場合にゲートに負電圧を印加する
ことが、ＤＩＢＬ効果によって低下したソース側のポテ
ンシャル障壁を元に戻す方向に作用するからである。
【０１１４】本発明者らの検討によれば、メモリトラン
ジスタ部分のサブスレッショルド係数が１００ｍＶ／ｄ
ｅｃａｄｅの場合、図２０のメモリセルアレイにおいて
順バイアス方向の電圧−０．５Ｖを印加すると、リーク
電流が５桁改善される。また、サブスレッショルド係数
が２００ｍＶ／ｄｅｃａｄｅの場合、順バイアス方向の
電圧−０．５Ｖの印加によってリーク電流が２桁〜３桁
改善される。このような大きなリーク電流の改善は、非
選択セルにおいて、読み出し対象セルと共有した制御線
が活性化されて“ＯＮ”した場合であっても、その影響
によるリーク電流の増大を順バイアス方向の電圧の印加
によって抑制するだけでなく、逆に低減することがで
き、その結果、読み出し信号のＳ／Ｎ比が向上する。
ジスタ部分のサブスレッショルド係数が１００ｍＶ／ｄ
ｅｃａｄｅの場合、図２０のメモリセルアレイにおいて
順バイアス方向の電圧−０．５Ｖを印加すると、リーク
電流が５桁改善される。また、サブスレッショルド係数
が２００ｍＶ／ｄｅｃａｄｅの場合、順バイアス方向の
電圧−０．５Ｖの印加によってリーク電流が２桁〜３桁
改善される。このような大きなリーク電流の改善は、非
選択セルにおいて、読み出し対象セルと共有した制御線
が活性化されて“ＯＮ”した場合であっても、その影響
によるリーク電流の増大を順バイアス方向の電圧の印加
によって抑制するだけでなく、逆に低減することがで
き、その結果、読み出し信号のＳ／Ｎ比が向上する。
【０１１５】とくに、消去状態のしきい値電圧が０．１
Ｖ程度と小さい場合でも、非選択のワード線印加電圧
（順バイアス方向の電圧）Ｖｕｗを−０．５Ｖとするこ
とで、読み出しドレイン電圧を１．２Ｖとしたときのリ
ーク電流を１０ｎＡ／μｍ以下に抑えることができる。
このとき読み出し電流が５０μＡ／μｍ以上であるた
め、ビット方向のセル数が多くてもセンスアンプによる
検出は十分可能である。また、種々の検討の結果、消去
状態のしきい値電圧が小さいほど、順バイアス方向の電
圧は絶対値で大きくする必要があることが分かった。と
くに、消去状態がディプレッション領域にある場合で
も、順バイアス方向の電圧の絶対値をある程度大きくす
ることでリーク電流を十分に低減し、精度よく読み出し
が可能なことが分かった。この順バイアス方向の電圧の
値はオフリーク電流を低減する程度、具体的には、絶対
値で１Ｖ未満で十分であることを実験により確かめるこ
とができた。
Ｖ程度と小さい場合でも、非選択のワード線印加電圧
（順バイアス方向の電圧）Ｖｕｗを−０．５Ｖとするこ
とで、読み出しドレイン電圧を１．２Ｖとしたときのリ
ーク電流を１０ｎＡ／μｍ以下に抑えることができる。
このとき読み出し電流が５０μＡ／μｍ以上であるた
め、ビット方向のセル数が多くてもセンスアンプによる
検出は十分可能である。また、種々の検討の結果、消去
状態のしきい値電圧が小さいほど、順バイアス方向の電
圧は絶対値で大きくする必要があることが分かった。と
くに、消去状態がディプレッション領域にある場合で
も、順バイアス方向の電圧の絶対値をある程度大きくす
ることでリーク電流を十分に低減し、精度よく読み出し
が可能なことが分かった。この順バイアス方向の電圧の
値はオフリーク電流を低減する程度、具体的には、絶対
値で１Ｖ未満で十分であることを実験により確かめるこ
とができた。
【０１１６】このソース電圧（基準電圧Ｖｓ）が０Ｖの
ときゲートに負電圧（順バイアス方向の電圧Ｖｕｗ）を
印加する読み出し方法は、ソースとゲートの相対的な電
位関係では、ソースを正電圧でバイアスしゲートを０Ｖ
とする従来のソースバイアス読み出し方法と同等であ
る。したがって、本実施形態の読み出し方法を、ソース
バイアス読み出し方法と併用することも可能である。
ときゲートに負電圧（順バイアス方向の電圧Ｖｕｗ）を
印加する読み出し方法は、ソースとゲートの相対的な電
位関係では、ソースを正電圧でバイアスしゲートを０Ｖ
とする従来のソースバイアス読み出し方法と同等であ
る。したがって、本実施形態の読み出し方法を、ソース
バイアス読み出し方法と併用することも可能である。
【０１１７】順バイアス方向の電圧Ｗｕｗの大きさは、
非選択セルの書き込み状態でのディスターブとの関係
で、印加可能な電圧値が規定される。そこで、ゲートバ
イアス電圧−０．５Ｖでのリードディスターブ特性を検
討した。しきい値電圧の測定値を外挿して求めた、１０
年後のしきい値電圧のウインドウは０．５Ｖ以上あっ
た。これにより、ゲートバイアス電圧−０．５Ｖの場
合、１０年後の読み出しは可能であることが確認でき
た。逆に、リードディスターブの限界から求めた印加可
能なゲートバイアス電圧（順バイアス方向の電圧）の最
大値は、ＯＮＯ膜の仕様にもよるが、トンネル膜（ボト
ム誘電体膜）６-1が２．６〜３．０ｎｍの場合におおよ
そ−１．０Ｖ程度であった。また、本実施形態でホット
キャリア注入書き込み方式を採用するＭＯＮＯＳの場
合、ボトム誘電体膜６-1を４ｎｍ程度と比較的厚くする
ことが可能になる。その場合、非選択ワード線に−１Ｖ
までの順バイアス方向の電圧Ｖｕｗを印加することによ
って、データ保持特性に優れ、かつリードディスターブ
特性が劣化しない動作が可能となる。
非選択セルの書き込み状態でのディスターブとの関係
で、印加可能な電圧値が規定される。そこで、ゲートバ
イアス電圧−０．５Ｖでのリードディスターブ特性を検
討した。しきい値電圧の測定値を外挿して求めた、１０
年後のしきい値電圧のウインドウは０．５Ｖ以上あっ
た。これにより、ゲートバイアス電圧−０．５Ｖの場
合、１０年後の読み出しは可能であることが確認でき
た。逆に、リードディスターブの限界から求めた印加可
能なゲートバイアス電圧（順バイアス方向の電圧）の最
大値は、ＯＮＯ膜の仕様にもよるが、トンネル膜（ボト
ム誘電体膜）６-1が２．６〜３．０ｎｍの場合におおよ
そ−１．０Ｖ程度であった。また、本実施形態でホット
キャリア注入書き込み方式を採用するＭＯＮＯＳの場
合、ボトム誘電体膜６-1を４ｎｍ程度と比較的厚くする
ことが可能になる。その場合、非選択ワード線に−１Ｖ
までの順バイアス方向の電圧Ｖｕｗを印加することによ
って、データ保持特性に優れ、かつリードディスターブ
特性が劣化しない動作が可能となる。
【０１１８】以上より、読み出し時に非選択ワード線に
対し順バイアス方向の電圧（たとえば、負電圧）を印加
することにより、選択セルからの読み出し電流を一定量
確保しながらオフリーク電流を有効に低減することが可
能となった。その結果、読み出し信号のＳ／Ｎ比を高
め、不揮発性半導体メモリの動作信頼性を向上させるこ
とができた。
対し順バイアス方向の電圧（たとえば、負電圧）を印加
することにより、選択セルからの読み出し電流を一定量
確保しながらオフリーク電流を有効に低減することが可
能となった。その結果、読み出し信号のＳ／Ｎ比を高
め、不揮発性半導体メモリの動作信頼性を向上させるこ
とができた。
【０１１９】ところで、不揮発性半導体メモリでは、通
常、消去ベリファイによりメモリトランジスタの消去状
態のしきい値電圧を揃えるシーケンスがある。このた
め、各メモリトランジスタの消去状態のしきい値電圧を
揃えることは可能であるが、しきい値電圧を揃えるには
余りに時間がかかり、高速な書き込みサイクルを実現す
るためにはベリファイ工程は出来るだけ簡略化すること
が望ましい。ここで、ある程度まで消去状態のしきい値
電圧を収束させたら、それ以上のしきい値電圧の収束化
は行わないで、あとは読み出し時のバイアス電圧の変更
によりリーク電流を低減できれば、書き込みの高速化の
観点からは好ましい。本発明の読み出し方法における順
バイアス方向の電圧の印加は、書き込み時の消去ベリフ
ァイの簡略化との組合せにおいて書き込みサイクルの高
速化に寄与する。
常、消去ベリファイによりメモリトランジスタの消去状
態のしきい値電圧を揃えるシーケンスがある。このた
め、各メモリトランジスタの消去状態のしきい値電圧を
揃えることは可能であるが、しきい値電圧を揃えるには
余りに時間がかかり、高速な書き込みサイクルを実現す
るためにはベリファイ工程は出来るだけ簡略化すること
が望ましい。ここで、ある程度まで消去状態のしきい値
電圧を収束させたら、それ以上のしきい値電圧の収束化
は行わないで、あとは読み出し時のバイアス電圧の変更
によりリーク電流を低減できれば、書き込みの高速化の
観点からは好ましい。本発明の読み出し方法における順
バイアス方向の電圧の印加は、書き込み時の消去ベリフ
ァイの簡略化との組合せにおいて書き込みサイクルの高
速化に寄与する。
【０１２０】また、本発明の読み出し方法における順バ
イアス方向の電圧の印加は、ディプレッション化した非
選択メモリトランジスタからのリーク電流低減だけを意
図したものではなく、ゲート無バイアス時でもオフ状態
にある非選択メモリトランジスタのオフリーク電流を、
さらに低いレベルまで低下させるために行う。ゲート長
が０．１３μｍ以下に微細化され、印加できる電圧値が
制限され、またメモリセルアレイ内の記憶容量が増大す
る状況下では、読み出し電流値の低下に加え、ＤＩＢＬ
効果に起因したオフリーク電流が非選択セル数だけ積算
されてビット線に重畳されるため、読み出し信号のＳ／
Ｎ比低下が、今後、益々深刻な問題となる可能性が高
い。本発明の読み出し方法の適用により、このような状
況下でもメモリセル信号を精度よく読み出すことが可能
となる。
イアス方向の電圧の印加は、ディプレッション化した非
選択メモリトランジスタからのリーク電流低減だけを意
図したものではなく、ゲート無バイアス時でもオフ状態
にある非選択メモリトランジスタのオフリーク電流を、
さらに低いレベルまで低下させるために行う。ゲート長
が０．１３μｍ以下に微細化され、印加できる電圧値が
制限され、またメモリセルアレイ内の記憶容量が増大す
る状況下では、読み出し電流値の低下に加え、ＤＩＢＬ
効果に起因したオフリーク電流が非選択セル数だけ積算
されてビット線に重畳されるため、読み出し信号のＳ／
Ｎ比低下が、今後、益々深刻な問題となる可能性が高
い。本発明の読み出し方法の適用により、このような状
況下でもメモリセル信号を精度よく読み出すことが可能
となる。
【０１２１】変形例 上記した第１から第５までの実施形態は、本発明の技術
的思想の範囲内において種々の改変が可能である。たと
えば、メモリトランジスタの電荷保持膜の構成は、上記
実施形態で例示した、いわゆるＭＯＮＯＳ型に用いられ
る３層の誘電体膜に限定されない。電荷保持膜の要件
は、積層された複数の誘電体膜を含むことと、電荷保持
能力を有することの２点であり、これらの要件を満たす
種々の構成を含んでいる。たとえば、いわゆるＭＮＯＳ
型などのように、二酸化珪素などからなるボトム誘電体
膜と、その上に積層された窒化珪素などからなる電荷保
持能力を有した膜との２層構造であってもよい。金属酸
化物などからなる誘電体膜も多くの電荷トラップを含む
ことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型に
おいて、電荷保持能力を有した膜として採用可能であ
る。
的思想の範囲内において種々の改変が可能である。たと
えば、メモリトランジスタの電荷保持膜の構成は、上記
実施形態で例示した、いわゆるＭＯＮＯＳ型に用いられ
る３層の誘電体膜に限定されない。電荷保持膜の要件
は、積層された複数の誘電体膜を含むことと、電荷保持
能力を有することの２点であり、これらの要件を満たす
種々の構成を含んでいる。たとえば、いわゆるＭＮＯＳ
型などのように、二酸化珪素などからなるボトム誘電体
膜と、その上に積層された窒化珪素などからなる電荷保
持能力を有した膜との２層構造であってもよい。金属酸
化物などからなる誘電体膜も多くの電荷トラップを含む
ことが知られており、ＭＯＮＯＳ型またはＭＮＯＳ型に
おいて、電荷保持能力を有した膜として採用可能であ
る。
【０１２２】また、電荷保持を担う手段は電荷トラップ
に限定されず、導電体であってもよい。最も良く知られ
た、いわゆるＦＧ型では２つの誘電体膜間に多結晶珪素
などからなる導電膜を挟んだ構造を有している。そのほ
か、ボトム誘電体膜上に、微細な導電体を分散させて電
荷保持媒体として用いた、その導電体同士を誘電体分離
する膜で埋め込んだ構造がある。
に限定されず、導電体であってもよい。最も良く知られ
た、いわゆるＦＧ型では２つの誘電体膜間に多結晶珪素
などからなる導電膜を挟んだ構造を有している。そのほ
か、ボトム誘電体膜上に、微細な導電体を分散させて電
荷保持媒体として用いた、その導電体同士を誘電体分離
する膜で埋め込んだ構造がある。
【０１２３】この後者のメモリトランジスタ構造として
は、代表的なものとして、いわゆるシリコンナノ結晶型
がある。シリコンナノ結晶型では、酸化珪素または酸化
窒化珪素などからなるボトム誘電体膜上に、直径が１０
ｎｍ以下、たとえば４．０ｎｍ程度の微細なシリコン結
晶粒を分散して形成する。ボトム誘電体膜厚は２．６ｎ
ｍ〜５．０ｎｍ程度である。シリコン結晶粒同士の間隔
は、たとえば４ｎｍ程度確保されている。このように空
間的に分離された多数のシリコン結晶粒を覆って、二酸
化珪素などの誘電体膜を、たとえば低圧ＣＶＤ法にて数
ｎｍ堆積する。この誘電体膜厚は、シリコン結晶粒径が
４ｎｍの場合、たとえば７ｎｍ程度である。このように
形成した積層膜は、電荷保持能力を有した電荷保持膜と
して用いることができる。この場合でも、本発明の読み
出し方法における順バイアス方向の電圧の印加によっ
て、非選択セルからのオフリーク電流を有効に低減し、
読み出し信号のＳ／Ｎ比を高め、その結果として、シリ
コンナノ結晶型不揮発性半導体メモリ装置の動作信頼性
を向上させることができる。
は、代表的なものとして、いわゆるシリコンナノ結晶型
がある。シリコンナノ結晶型では、酸化珪素または酸化
窒化珪素などからなるボトム誘電体膜上に、直径が１０
ｎｍ以下、たとえば４．０ｎｍ程度の微細なシリコン結
晶粒を分散して形成する。ボトム誘電体膜厚は２．６ｎ
ｍ〜５．０ｎｍ程度である。シリコン結晶粒同士の間隔
は、たとえば４ｎｍ程度確保されている。このように空
間的に分離された多数のシリコン結晶粒を覆って、二酸
化珪素などの誘電体膜を、たとえば低圧ＣＶＤ法にて数
ｎｍ堆積する。この誘電体膜厚は、シリコン結晶粒径が
４ｎｍの場合、たとえば７ｎｍ程度である。このように
形成した積層膜は、電荷保持能力を有した電荷保持膜と
して用いることができる。この場合でも、本発明の読み
出し方法における順バイアス方向の電圧の印加によっ
て、非選択セルからのオフリーク電流を有効に低減し、
読み出し信号のＳ／Ｎ比を高め、その結果として、シリ
コンナノ結晶型不揮発性半導体メモリ装置の動作信頼性
を向上させることができる。
【０１２４】
【発明の効果】本発明に係る不揮発性半導体記憶装置、
その動作方法によれば、２ビット記憶情報が確実に峻別
されるため、いわゆる高温保持時の記憶ボケが起こら
ず、過剰書き込みがあってもしきい値電圧分布の急峻性
を損ねず、また過剰消去されにくいため、動作信頼性が
高い不揮発性半導体記憶装置が実現できる。また、過剰
書き込みがあっても保持電荷量が一定値以上は増えにく
いため、消去時間も必要最小限ですむ。また、基本的に
スプリットゲート構造のセルであるため、書き込み時に
ソースサイド注入オペレーションが可能となり、通常の
ＣＨＥ注入方式と比較して、注入効率が大幅に改善され
る。さらに、書き込みまたは消去時にチャネル内でキャ
リアを加速させる際に、制御ゲート電極下方の高抵抗領
域で電位勾配を上げることにより、キャリアが格子に衝
突する際のエネルギー損を低減しながら加速電圧を有効
にキャリアの励起に用いることができる。そのため、電
荷保持膜（ゲート誘電体膜の記憶部）への電荷の注入効
率が向上し、書き込み時間が短く、低電圧化に有利な不
揮発性半導体記憶装置を実現できる。
その動作方法によれば、２ビット記憶情報が確実に峻別
されるため、いわゆる高温保持時の記憶ボケが起こら
ず、過剰書き込みがあってもしきい値電圧分布の急峻性
を損ねず、また過剰消去されにくいため、動作信頼性が
高い不揮発性半導体記憶装置が実現できる。また、過剰
書き込みがあっても保持電荷量が一定値以上は増えにく
いため、消去時間も必要最小限ですむ。また、基本的に
スプリットゲート構造のセルであるため、書き込み時に
ソースサイド注入オペレーションが可能となり、通常の
ＣＨＥ注入方式と比較して、注入効率が大幅に改善され
る。さらに、書き込みまたは消去時にチャネル内でキャ
リアを加速させる際に、制御ゲート電極下方の高抵抗領
域で電位勾配を上げることにより、キャリアが格子に衝
突する際のエネルギー損を低減しながら加速電圧を有効
にキャリアの励起に用いることができる。そのため、電
荷保持膜（ゲート誘電体膜の記憶部）への電荷の注入効
率が向上し、書き込み時間が短く、低電圧化に有利な不
揮発性半導体記憶装置を実現できる。
【０１２５】書き換え動作を何度も繰り返すうちに、メ
モリゲート電極による電界の支配を受けない領域に電荷
が溜まっても、この意図しない蓄積電荷による基板側へ
の影響が誘電体分離層の存在により十分弱められ、その
結果、リーク電流が低減される。また、メモリセルアレ
イ内で選択セルと制御ゲート電極を共有する列方向の非
選択セルからのオフリーク電流は、非選択のワード線に
順バイアス方向の電圧を印加するという本発明の読み出
し方法によるオペレーションによって低減される。以上
より、不揮発性半導体記憶装置の動作信頼性が向上す
る。
モリゲート電極による電界の支配を受けない領域に電荷
が溜まっても、この意図しない蓄積電荷による基板側へ
の影響が誘電体分離層の存在により十分弱められ、その
結果、リーク電流が低減される。また、メモリセルアレ
イ内で選択セルと制御ゲート電極を共有する列方向の非
選択セルからのオフリーク電流は、非選択のワード線に
順バイアス方向の電圧を印加するという本発明の読み出
し方法によるオペレーションによって低減される。以上
より、不揮発性半導体記憶装置の動作信頼性が向上す
る。
【０１２６】さらに、いわゆるＶＧ型メモリセルアレイ
を採用しても、動作時のシリアルアクセスが可能とな
る。とくに書き込みにおいては、最低で２回の書き込み
サイクルで１ワード線に連なる全てのメモリセル書き込
みが終了するため、上記した書き込み時間の短縮と併せ
て書き込み性能が非常に高い不揮発性半導体記憶装置を
実現できる。また、読み出しでは４回の読み出しサイク
ルで１ワード線に連なる全てのメモリセルを読み出せ
る。
を採用しても、動作時のシリアルアクセスが可能とな
る。とくに書き込みにおいては、最低で２回の書き込み
サイクルで１ワード線に連なる全てのメモリセル書き込
みが終了するため、上記した書き込み時間の短縮と併せ
て書き込み性能が非常に高い不揮発性半導体記憶装置を
実現できる。また、読み出しでは４回の読み出しサイク
ルで１ワード線に連なる全てのメモリセルを読み出せ
る。
【０１２７】本発明に係る不揮発性半導体記憶装置の製
造方法では、上記した種々の利点を有した制御ゲート電
極を設けるための工程が、２回の成膜と１回のフォトリ
ソグラフィの追加で済む。また、誘電体分離層の形成工
程は、さらに１回の成膜と１回のフォトリソグラフィの
追加で済む。これらの工程追加は全体の製造工程では僅
かであり、大幅なコスト増の要因とならない。したがっ
て、上記した２ビット記憶化とＶＧ型セルアレイの採用
によりビットコストは大幅に低減する。
造方法では、上記した種々の利点を有した制御ゲート電
極を設けるための工程が、２回の成膜と１回のフォトリ
ソグラフィの追加で済む。また、誘電体分離層の形成工
程は、さらに１回の成膜と１回のフォトリソグラフィの
追加で済む。これらの工程追加は全体の製造工程では僅
かであり、大幅なコスト増の要因とならない。したがっ
て、上記した２ビット記憶化とＶＧ型セルアレイの採用
によりビットコストは大幅に低減する。
【図１】（Ａ）は、第１実施形態に係るメモリセルの構
造を示す断面図である。（Ｂ）は、（Ａ）のメモリセル
の平面図である。
造を示す断面図である。（Ｂ）は、（Ａ）のメモリセル
の平面図である。
【図２】第１〜第５実施形態係るメモリセルの等価回路
図である。
図である。
【図３】第１〜第５実施形態に係るメモリセルアレイの
うち、いわゆる分離ソース線ＮＯＲ型メモリセルアレイ
を示す回路図である。
うち、いわゆる分離ソース線ＮＯＲ型メモリセルアレイ
を示す回路図である。
【図４】第１〜第５実施形態に係るメモリセルアレイの
うち、いわゆるＶＧ型メモリセルアレイの回路図であ
る。
うち、いわゆるＶＧ型メモリセルアレイの回路図であ
る。
【図５】第１実施形態に係るメモリセルの製造における
断面図であり、（Ａ）は制御ゲート電極形成後、（Ｂ）
はカウンタードープ時、（Ｃ）はサイドウォール形成
後、（Ｄ）はメモリゲート電極形成後を示す各断面図で
ある。
断面図であり、（Ａ）は制御ゲート電極形成後、（Ｂ）
はカウンタードープ時、（Ｃ）はサイドウォール形成
後、（Ｄ）はメモリゲート電極形成後を示す各断面図で
ある。
【図６】第１〜第５実施形態に係る書き込み方式とし
て、ＣＨＥ注入を用いる第１の方法を示す図である。
て、ＣＨＥ注入を用いる第１の方法を示す図である。
【図７】第１〜第５実施形態に係る書き込み方式とし
て、ブレークダウンによる高エネルギー電荷を注入する
第２の方法を示す図である。
て、ブレークダウンによる高エネルギー電荷を注入する
第２の方法を示す図である。
【図８】第２実施形態に係るメモリセルアレイの平面図
である。
である。
【図９】第２実施形態に係るメモリセルの断面図であ
り、（Ａ）は図８のＡ−Ａ線に沿った断面図、（Ｂ）は
図８のＢ−Ｂ線に沿った断面図、（Ｃ）は図８のＣ−Ｃ
線に沿った断面図である。
り、（Ａ）は図８のＡ−Ａ線に沿った断面図、（Ｂ）は
図８のＢ−Ｂ線に沿った断面図、（Ｃ）は図８のＣ−Ｃ
線に沿った断面図である。
【図１０】第２実施形態に係るメモリセルの製造におけ
る断面図であり、（Ａ）は制御ゲート電極のパターン形
成後、（Ｂ）はカウンタードープ時、（Ｃ）はサイドウ
ォール形成後、（Ｄ）はメモリゲート電極形成後を示す
各断面図である。
る断面図であり、（Ａ）は制御ゲート電極のパターン形
成後、（Ｂ）はカウンタードープ時、（Ｃ）はサイドウ
ォール形成後、（Ｄ）はメモリゲート電極形成後を示す
各断面図である。
【図１１】第３実施形態に係るメモリセルアレイの平面
図である。
図である。
【図１２】第３実施形態に係るメモリセルの製造におけ
る断面図であり、（Ａ）は制御ゲート電極のパターン形
成後、（Ｂ）はカウンタードープ時、（Ｃ−１）はＳ／
Ｄ不純物領域形成後、（Ｃ−２）は電荷保持膜形成後、
（Ｄ）はメモリゲート電極形成後を示す各断面図であ
る。
る断面図であり、（Ａ）は制御ゲート電極のパターン形
成後、（Ｂ）はカウンタードープ時、（Ｃ−１）はＳ／
Ｄ不純物領域形成後、（Ｃ−２）は電荷保持膜形成後、
（Ｄ）はメモリゲート電極形成後を示す各断面図であ
る。
【図１３】第４実施形態に係るＶＧ型セルアレイのシリ
アル動作例として、第２行の６メモリセルに、１２ビッ
トデータ（１，０，１，０，０，０，０，１，０，１，
１，１）を２回のＣＨＥ注入書き込み動作で並列書き込
みする場合の説明図である。
アル動作例として、第２行の６メモリセルに、１２ビッ
トデータ（１，０，１，０，０，０，０，１，０，１，
１，１）を２回のＣＨＥ注入書き込み動作で並列書き込
みする場合の説明図である。
【図１４】第４実施形態に係るＶＧ型セルアレイのシリ
アル書き込み動作の１回目を説明した回路図である。
アル書き込み動作の１回目を説明した回路図である。
【図１５】第４実施形態に係るＶＧ型セルアレイのシリ
アル書き込み動作の２回目を説明した回路図である。
アル書き込み動作の２回目を説明した回路図である。
【図１６】第４実施形態に係るＶＧ型セルアレイのシリ
アル読み出し動作の１回目を説明した回路図である。
アル読み出し動作の１回目を説明した回路図である。
【図１７】第４実施形態に係るＶＧ型セルアレイのシリ
アル読み出し動作の２回目を説明した回路図である。
アル読み出し動作の２回目を説明した回路図である。
【図１８】第４実施形態に係るＶＧ型セルアレイのシリ
アル読み出し動作の３回目を説明した回路図である。
アル読み出し動作の３回目を説明した回路図である。
【図１９】第４実施形態に係るＶＧ型セルアレイのシリ
アル読み出し動作の４回目を説明した回路図である。
アル読み出し動作の４回目を説明した回路図である。
【図２０】第５実施形態に係る分離ソース線ＮＯＲ型メ
モリセルアレイのシリアル読み出し動作の１回目におけ
る電圧印加条件を示す回路図である。
モリセルアレイのシリアル読み出し動作の１回目におけ
る電圧印加条件を示す回路図である。
【図２１】第５実施形態に係るＶＧ型セルアレイのシリ
アル読み出し動作の１回目における電圧印加条件を示す
回路図である。
アル読み出し動作の１回目における電圧印加条件を示す
回路図である。
１…基板（第１導電型半導体）、１ａ…高閾値チャネル
領域（内側チャネル領域）、１ｂ…ｐ型の不純物、２…
ソース・ドレイン（Ｓ／Ｄ）不純物領域（第２導電型の
不純物領域）、４…ゲート誘電体膜（単層の誘電体
膜）、５…制御ゲート電極、６…電荷保持膜、６-1…ボ
トム誘電体膜、６-2…主電荷蓄積膜、６-3…トップ誘電
体膜、６ａ，６ｂ…記憶部、７…メモリゲート電極、７
ａ，７ｂ…導電性サイドウォール、８…サイドウォー
ル、Ｍ，Ｍ１１等…メモリセル、ＢＬ，ＢＬ１等…ビッ
ト線、ＣＬ，ＣＬ１等…制御線、ＷＬ，ＷＬ１等…ワー
ド線、Ｃｈ１ａ，Ｃｈ１ｂ…外側チャネル領域、Ｃｈ２
…内側チャネル領域、Ｖｃ…共通電圧、Ｖｓ…ソース電
圧（または基準電圧）、Ｖｄ…ドレイン電圧、Ｖｗｇ…
メモリゲート電圧、Ｖｃｇ…制御ゲート電圧、Ｖｕｗ…
順バイアス電圧（読み出し時の非選択ワード線に印加す
る電圧）。
領域（内側チャネル領域）、１ｂ…ｐ型の不純物、２…
ソース・ドレイン（Ｓ／Ｄ）不純物領域（第２導電型の
不純物領域）、４…ゲート誘電体膜（単層の誘電体
膜）、５…制御ゲート電極、６…電荷保持膜、６-1…ボ
トム誘電体膜、６-2…主電荷蓄積膜、６-3…トップ誘電
体膜、６ａ，６ｂ…記憶部、７…メモリゲート電極、７
ａ，７ｂ…導電性サイドウォール、８…サイドウォー
ル、Ｍ，Ｍ１１等…メモリセル、ＢＬ，ＢＬ１等…ビッ
ト線、ＣＬ，ＣＬ１等…制御線、ＷＬ，ＷＬ１等…ワー
ド線、Ｃｈ１ａ，Ｃｈ１ｂ…外側チャネル領域、Ｃｈ２
…内側チャネル領域、Ｖｃ…共通電圧、Ｖｓ…ソース電
圧（または基準電圧）、Ｖｄ…ドレイン電圧、Ｖｗｇ…
メモリゲート電圧、Ｖｃｇ…制御ゲート電圧、Ｖｕｗ…
順バイアス電圧（読み出し時の非選択ワード線に印加す
る電圧）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 (72)発明者 藤原 一郎 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B025 AA07 AB03 AC03 AE05 AE06 AE07 AE08 5F001 AA02 AA13 AA14 AA19 AB02 AB03 AC06 AD05 AD52 AD60 AD62 AF20 AG12 AG28 5F083 EP02 EP07 EP18 EP22 EP25 EP26 EP77 ER02 ER04 ER05 ER11 ER15 ER30 JA22 KA06 KA12 PR06 PR07 PR12 PR13 PR36 PR37 ZA21 5F101 BA02 BA45 BA46 BA54 BB02 BB04 BC11 BD31 BD33 BD35 BD37 BF05 BH09 BH13
Claims (42)
- 【請求項１】半導体からなるチャネル形成領域と、 積層された複数の誘電体膜を備え電荷保持能力を有した
電荷保持膜と、 上記チャネル形成領域の両端部に重なる上記電荷保持膜
の領域からなる２つの記憶部と、 上記記憶部間で上記チャネル形成領域上に接した単層の
誘電体膜と、 上記単層の誘電体膜上に接した制御ゲート電極と、 上記２つの記憶部上にそれぞれ接し、当該記憶部との接
触部同士が電気的に接続されたメモリゲート電極とを有
した不揮発性半導体記憶装置。 - 【請求項２】上記チャネル形成領域が、上記記憶部を挟
んで上記メモリゲート電極に対向した２つの外側チャネ
ル領域と、 上記２つの外側チャネル領域間に位置し、上記単層の誘
電体膜を挟んで上記制御ゲート電極に対向した内側チャ
ネル領域とを有し、 上記２つの外側チャネル領域と上記内側チャネル領域と
からなる３つのチャネル領域のしきい値電圧が独立に設
定されている請求項１記載の不揮発性半導体記憶装置。 - 【請求項３】上記２つの外側チャネル領域のしきい値電
圧が等しい請求項２記載の不揮発性半導体記憶装置。 - 【請求項４】上記外側チャネル領域のしきい値電圧が、
上記内側チャネル領域のしきい値電圧より低い請求項３
記載の不揮発性半導体記憶装置。 - 【請求項５】上記チャネル形成領域が、上記記憶部を挟
んで上記メモリゲート電極に対向した２つの外側チャネ
ル領域と、 上記２つの外側チャネル領域間に位置し、上記単層の誘
電体膜を挟んで上記制御ゲート電極に対向した内側チャ
ネル領域とを有し、 上記２つの外側チャネル領域間の距離で規定される上記
内側チャネル領域の長さが、動作時に形成されたチャネ
ル内をキャリアが準バリスティックに走行する長さであ
る請求項１記載の不揮発性半導体記憶装置。 - 【請求項６】上記メモリゲート電極は、上記制御ゲート
電極と電気的に絶縁した状態で交差し、上記制御ゲート
電極の外側双方で上記記憶部上に接する請求項１記載の
不揮発性半導体記憶装置。 - 【請求項７】上記メモリゲート電極を成す導電材料より
エッチング速度が遅い誘電体からなるエッチングストッ
パ層を、上記制御ゲート電極上に有した請求項６記載の
不揮発性半導体記憶装置。 - 【請求項８】上記記憶部の側から上記チャネル形成領域
を挟んで互いに離間し、かつ上記チャネル形成領域と逆
の導電型を有した半導体からなる２つの不純物領域を有
し、 上記２つの不純物領域それぞれがビット線であり、 上記メモリゲート電極が、上記記憶部内への電荷の入出
力を含む動作を制御するワード線であり、 上記制御ゲート電極が、上記動作を補助する際の制御線
である請求項１記載の不揮発性半導体記憶装置。 - 【請求項９】メモリセルが、上記記憶部の側から上記チ
ャネル形成領域を挟んで互いに離間し、かつ上記チャネ
ル形成領域と逆の導電型を有した半導体からなる２つの
不純物領域と、 上記制御ゲート電極をゲートとし、上記記憶部を挟んで
上記メモリゲート電極に対向した２つの外側チャネル領
域をソース、ドレインとして機能する制御トランジスタ
と、 上記制御トランジスタを挟んで直列接続し、上記メモリ
ゲート電極をゲートとし、上記制御トランジスタのチャ
ネル領域と上記２つの不純物領域の一方をソースあるい
はドレインとして機能する２つのメモリトランジスタと
を有し、 上記メモリセルが行列状に複数配置してメモリセルアレ
イが構成され、 上記２つの不純物領域のそれぞれが、上記メモリセルア
レイの一方向に長く配置されて複数のメモリセル間で共
有され、 上記制御ゲート電極が、上記２つの不純物領域の離間ス
ペース内を上記不純物領域と平行に配置されて上記複数
のメモリセル間で共有された請求項１記載の不揮発性半
導体記憶装置。 - 【請求項１０】上記２つの不純物領域のそれぞれが、そ
の長手方向と直交する方向に隣接する他のメモリセルの
上記不純物領域と分離された請求項９記載の不揮発性半
導体記憶装置。 - 【請求項１１】上記２つの不純物領域のそれぞれが、そ
の長手方向と直交する方向に隣接するメモリセル間で共
有された請求項９記載の不揮発性半導体記憶装置。 - 【請求項１２】上記一方向に隣接するメモリセル間が誘
電体分離層によって分離された請求項９記載の不揮発性
半導体記憶装置。 - 【請求項１３】上記誘電体分離層が、上記メモリゲート
電極間のスペースの下方で上記メモリゲート電極と平行
なライン状に配置された請求項１２記載の不揮発性半導
体記憶装置。 - 【請求項１４】上記誘電体分離層が、上記メモリゲート
電極間のスペースの下方で上記メモリゲート電極に沿っ
て配置され、かつ上記不純物領域上で分離された請求項
１２記載の不揮発性半導体記憶装置。 - 【請求項１５】上記メモリゲート電極は、その幅方向両
側にサイドウォールを有し、 当該サイドウォールのそれぞれが、上記記憶部に隣接し
た領域で上記電荷保持膜を挟んで上記誘電体分離層の縁
部に重なった請求項１２記載の不揮発性半導体記憶装
置。 - 【請求項１６】第１導電型半導体からなるチャネル形成
領域と、第２導電型半導体からなり上記チャネル形成領
域を挟んで互いに離間する２つの不純物領域と、積層さ
れた複数の誘電体膜を備え電荷保持能力を有した電荷保
持膜と、上記２つの不純物領域側で上記チャネル形成領
域の両端部に重なる上記電荷保持膜の領域からなる２つ
の記憶部と、上記記憶部間で上記チャネル形成領域上に
接した単層の誘電体膜と、上記記憶部上のメモリゲート
電極と、上記単層の誘電体膜上の制御ゲート電極とを有
した不揮発性半導体記憶装置の動作方法であって、 書き込み動作が以下の諸ステップ、すなわち、 記憶データを書き込む上記記憶部の側に位置する上記不
純物領域をドレインとし、他の上記不純物領域をソース
として上記２つの不純物領域間に所定の電圧を印加し、 上記メモリゲート電極および上記制御ゲート電極それぞ
れに所定の電圧を印加して、上記２つの不純物領域間に
チャネルを形成し、 上記チャネル内を走行するキャリアの一部を上記ドレイ
ン側の上記記憶部に注入する各ステップを含む不揮発性
半導体記憶装置の動作方法。 - 【請求項１７】上記チャネルを形成するステップにおい
て、上記メモリゲート電極および上記制御ゲート電極に
印加する電圧値を制御し、上記２つの記憶部下方のチャ
ネル抵抗が上記単層の誘電体膜下方のチャネル抵抗と異
なるチャネルを上記２つの不純物領域間に形成する請求
項１６記載の不揮発性半導体記憶装置の動作方法。 - 【請求項１８】上記チャネル内を形成するステップにお
いて、上記制御ゲート電極と上記メモリゲート電極とに
印加する電圧値を制御し、上記制御ゲートの下のチャネ
ル領域と、上記制御ゲート電極と上記メモリゲート電極
との間の下の第１導電型半導体領域とに、チャネル内を
電荷が流れる方向に沿って高い電界を発生させる請求項
１６記載の不揮発性半導体記憶装置の動作方法。 - 【請求項１９】第１導電型半導体からなるチャネル形成
領域と、第２導電型半導体からなり上記チャネル形成領
域を挟んで互いに離間する２つの不純物領域と、積層さ
れた複数の誘電体膜を備え電荷保持能力を有した電荷保
持膜と、上記２つの不純物領域側で上記チャネル形成領
域の両端部に重なる上記電荷保持膜の領域からなる２つ
の記憶部と、上記記憶部間で上記チャネル形成領域上に
接した単層の誘電体膜と、上記記憶部上のメモリゲート
電極と、上記単層の誘電体膜上の制御ゲート電極とを有
した不揮発性半導体記憶装置の動作方法であって、 書き込み動作が以下の諸ステップ、すなわち、 上記メモリゲート電極と、記憶データを書き込む上記記
憶部の側に位置する上記不純物領域との間に、当該不純
物領域が反転する方向の電圧を印加し、 上記電圧印加時に上記不純物領域の反転層で起きたブレ
ークダウンにより高エネルギー電荷を発生させ、 発生した高エネルギー電荷の一部を上記記憶データを書
き込む側の上記記憶部に注入する各ステップを含む不揮
発性半導体記憶装置の動作方法。 - 【請求項２０】上記書き込み動作が、上記制御ゲート電
極の電位に応じて上記単層の誘電体膜下の上記チャネル
形成領域内のポテンシャルを変化させ、上記高エネルギ
ー電荷の注入位置を制御するステップをさらに含む請求
項１９に記載の不揮発性半導体記憶装置の動作方法。 - 【請求項２１】消去動作が以下の諸ステップ、すなわ
ち、 消去対象の記憶データを保持する上記記憶部の側に位置
する上記不純物領域と上記メモリゲート電極との間に、
当該不純物領域が反転する電圧を印加し、 上記電圧印加時に上記不純物領域の反転層で起きたブレ
ークダウンまたはバンド間トンネリングに起因し上記書
き込み時に注入した電荷と逆極性の高エネルギー電荷を
発生させ、 発生した高エネルギー電荷の一部を上記記憶データが保
持された上記記憶部に注入する各ステップを含む請求項
１６に記載の不揮発性半導体記憶装置の動作方法。 - 【請求項２２】消去動作が以下の諸ステップ、すなわ
ち、 消去対象の記憶データを保持する上記記憶部の側の上記
不純物領域をドレインとし、他の上記不純物領域をソー
スとして上記２つの不純物領域間に所定の電圧を印加
し、 上記メモリゲート電極および上記制御ゲート電極それぞ
れに所定の電圧を印加して、上記２つの不純物領域間に
チャネルを形成し、 上記書き込み時に注入した電荷と逆極性を有し上記チャ
ネル内を走行するキャリアの一部を、上記消去対象の記
憶データを保持した上記記憶部に注入する各ステップを
含む請求項１９に記載の不揮発性半導体記憶装置の動作
方法。 - 【請求項２３】上記チャネルを形成するステップにおい
て、上記メモリゲート電極および上記制御ゲート電極に
印加する電圧値を制御し、上記２つの記憶部下のチャネ
ル抵抗が上記単層の誘電体膜下のチャネル抵抗と異なる
チャネルを上記２つの不純物領域間に形成する請求項２
２記載の不揮発性半導体記憶装置の動作方法。 - 【請求項２４】読み出し動作が以下の諸ステップ、すな
わち、 読み出し対象の記憶データが保持された上記記憶部の側
の上記不純物領域をソースとし、他の不純物領域をドレ
インとする電圧を上記２つの不純物領域間に印加し、 上記メモリゲート電極および上記制御ゲート電極のそれ
ぞれに所定の電圧を印加し、 上記記憶データに応じた上記記憶部の電荷の有無または
電荷量の違いを、上記チャネル形成領域内を流れる電流
量または上記不純物領域の電圧変化に変換して読み出す
各ステップを含む請求項１６記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項２５】読み出し動作が以下の諸ステップ、すな
わち、 読み出し対象の記憶データが保持された上記記憶部の側
の上記不純物領域をソースとし、他の不純物領域をドレ
インとする電圧を上記２つの不純物領域間に印加し、 上記メモリゲート電極および上記制御ゲート電極それぞ
れに所定の電圧を印加し、 上記記憶データに応じた上記記憶部の電荷の有無または
電荷量の違いを、上記チャネル形成領域内を流れる電流
量または上記不純物領域の電圧変化に変換して読み出す
各ステップを含む請求項１９記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項２６】メモリセルを行列状に配置してメモリセ
ルアレイを構成し、 上記メモリセルそれぞれが、第１導電型半導体からなる
チャネル形成領域と、第２導電型半導体からなり上記チ
ャネル形成領域を挟んで互いに離間する２つの不純物領
域と、積層された複数の誘電体膜を備え電荷保持能力を
有した電荷保持膜と、上記２つの不純物領域側で上記チ
ャネル形成領域の一部に重なる上記電荷保持膜の領域か
らなる記憶部と、上記チャネル形成領域上に接し上記記
憶部に隣接した単層の誘電体膜と、上記記憶部上のメモ
リゲート電極と、上記単層の誘電体膜上の制御ゲート電
極とを有し、 上記メモリゲート電極が上記不純物領域の離間方向の複
数のメモリセル間で共有されてワード線を構成し、 上記２つの不純物領域のそれぞれが上記ワード線と直交
する方向の複数のメモリセル間で共有されてビット線を
構成し、 上記制御ゲート電極が上記ビット線と平行に配置されて
上記ワード線と直交する方向の複数のメモリセル間で共
有された不揮発性半導体記憶装置の動作方法であって、 読み出し動作が、読み出し対象のメモリセルを含まない
行の非選択のワード線に、上記チャネル形成領域に対し
順バイアスとなる方向の電圧を印加するステップを含む
不揮発性半導体記憶装置の動作方法。 - 【請求項２７】上記メモリセルが、上記２つの不純物領
域側に２つ上記記憶部を有し、 上記メモリセル内で、制御ゲート電極をゲートとし、上
記２つの記憶部を挟んで上記メモリゲート電極に対向し
た２つの外側チャネル領域をソースおよびドレインとし
て機能する制御トランジスタと、上記メモリゲート電極
をゲートとし、上記制御トランジスタのチャネル領域と
上記２つの不純物領域の一方をソースあるいはドレイン
として機能する２つのメモリトランジスタとが、上記制
御トランジスタを挟んで直列に接続された請求項２６記
載の不揮発性半導体記憶装置の動作方法。 - 【請求項２８】上記順バイアスとなる方向の電圧を印加
するステップでは、上記チャネル形成領域がｐ型半導体
の場合に、ソース電圧に対しマイナス側の電圧を上記非
選択のワード線に印加する請求項２６記載の不揮発性半
導体記憶装置の動作方法。 - 【請求項２９】上記順バイアスとなる方向の電圧は、上
記読み出し対象のメモリセルと同一列内で上記非選択の
ワード線に接続されメモリセルが誤読み出ししない電圧
範囲内の値をとる請求項２６記載の不揮発性半導体記憶
装置の動作方法。 - 【請求項３０】上記順バイアスとなる方向の電圧の絶対
値が１Ｖより小さい請求項２６記載の不揮発性半導体記
憶装置の動作方法。 - 【請求項３１】複数のメモリセルを行列状に配置してメ
モリセルアレイが構成され、 上記メモリセルのそれぞれが、第１導電型半導体からな
るチャネル形成領域と、第２導電型半導体からなり上記
チャネル形成領域を挟んで互いに離間する２つの不純物
領域と、積層された複数の誘電体膜を備え電荷保持能力
を有した電荷保持膜と、上記２つの不純物領域側で上記
チャネル形成領域の両端部に重なる上記電荷保持膜の領
域からなる２つの記憶部と、上記記憶部間で上記チャネ
ル形成領域上に接した単層の誘電体膜と、上記記憶部上
のメモリゲート電極と、上記単層の誘電体膜上の制御ゲ
ート電極とを有し、 同一行内の上記メモリゲート電極がワード線により接続
され、 上記２つの不純物領域それぞれが、列方向に長く配置さ
れて行方向に隣接するメモリセル間で共有され、 上記制御ゲート電極が列方向に長く配置されて同一列内
のメモリセル間で共有されている不揮発性半導体記憶装
置の動作方法であって、 上記動作方法が以下の諸ステップ、すなわち、 上記制御ゲート電極を駆動して上記メモリセルアレイを
電気的に分割し、 分割したメモリセルアレイ内で、上記不純物領域および
上記ワード線を駆動して複数のメモリセルを並列に書き
込み、読み出しまたは消去する各ステップを含む不揮発
性半導体記憶装置の動作方法。 - 【請求項３２】上記書き込みまたは消去のステップが以
下の諸ステップ、すなわち、 記憶データを書き込む上記記憶部の側に位置する上記不
純物領域をドレインとし、他の上記不純物領域をソース
として上記２つの不純物領域間に所定の電圧を印加し、 上記メモリゲート電極および上記制御ゲート電極それぞ
れに所定の電圧を印加して、上記２つの不純物領域間に
チャネルを形成し、 上記チャネル内を走行するキャリアの一部を上記ドレイ
ン側の上記記憶部に注入する請求項３１記載の不揮発性
半導体記憶装置の動作方法。 - 【請求項３３】上記チャネルを形成するステップにおい
て、上記メモリゲート電極および上記制御ゲート電極に
印加する電圧値を制御し、上記２つの記憶部下のチャネ
ル抵抗が上記単層の誘電体膜下のチャネル抵抗より低い
チャネルを上記２つの不純物領域間に形成する請求項３
２記載の不揮発性半導体記憶装置の動作方法。 - 【請求項３４】上記動作方法が以下の諸ステップ、すな
わち、 所定の個数おきの上記制御ゲート電極に、チャネルがオ
ンできない不活性状態にメモリセルを移行させるＯＦＦ
電圧を印加し、 上記分割により不活性状態となったメモリセル間で、活
性状態のメモリセルを並列に書き込み、読み出しまたは
消去を行う各ステップを含み、 上記ＯＦＦ電圧を印加する制御ゲート電極を一方向にず
らしながら、上記メモリセルの分割のステップと、上記
活性状態のメモリセルに対する書き込み、読み出しまた
は消去のステップとを繰り返す請求項３１記載の不揮発
性半導体記憶装置の動作方法。 - 【請求項３５】複数のメモリセルを行列状に配置してメ
モリセルアレイが構成され、 上記メモリセルのそれぞれが、第１導電型半導体からな
るチャネル形成領域と、第２導電型半導体からなり上記
チャネル形成領域を挟んで互いに離間する２つの不純物
領域と、積層された複数の誘電体膜を備え電荷保持能力
を有した電荷保持膜と、上記２つの不純物領域側で上記
チャネル形成領域の両端部に重なる上記電荷保持膜の領
域からなる２つの記憶部と、上記記憶部間で上記チャネ
ル形成領域上に接した単層の誘電体膜と、上記記憶部上
のメモリゲート電極と、上記単層の誘電体膜上の制御ゲ
ート電極とを有し、 同一行内の上記メモリゲート電極がワード線により接続
され、 上記２つの不純物領域それぞれが、列方向に長く配置さ
れて行方向に隣接するメモリセル間で共有され、 上記制御ゲート電極が列方向に長く配置されて同一列内
のメモリセル間で共有されている不揮発性半導体記憶装
置の動作方法であって、 書き込み動作が以下の諸ステップ、すなわち、 上記メモリセルアレイ内の上記不純物領域に対し書き込
みドレイン電圧と基準電圧とを交互に印加し、 チャネルをオフ状態からオンできる状態に移行させるＯ
Ｎ電圧を、書き込み対象の記憶データに応じた組合せで
上記制御ゲート電極に印加し、 上記ＯＮ電圧が印加された上記制御ゲート電極と上記書
き込みドレイン電圧が印加された上記不純物領域との間
にある上記記憶部を選択し、 上記記憶データを書き込むべき選択行の上記ワード線に
所定電圧を印加して、選択された上記記憶部の下方でチ
ャネルをオンさせ、当該チャネル内を走行するキャリア
の一部を選択した上記記憶部に注入し、 上記メモリセルアレイ内の不純物領域に対し、上記書き
込みドレイン電圧と上記基準電圧を印加対象を入れ替え
て再度印加し、 上記制御ゲート電極への上記ＯＮ電圧の印加を、書き込
み対象の記憶データに応じた組合せで再度行い、 上記記憶部と異なる残りの記憶部を選択し、 上記ワード線への電圧印加を再度行って選択された記憶
部の下方でチャネルをオンさせ、当該チャネル内を走行
するキャリアの一部を選択した上記記憶部に注入する各
ステップを含む不揮発性半導体記憶装置の動作方法。 - 【請求項３６】上記不純物領域の電位を固定した状態
で、書き込み対象となるメモリセルが接続されたワード
線を順次選択し、選択されたワード線ごとの書き込み対
象の記憶データに応じて上記制御ゲート電極へのＯＮ電
圧印加を変えながら、上記記憶部の選択と、選択された
記憶部へのキャリア注入とを、上記メモリセルアレイ内
の全てのワード線に対し繰り返し実行し、 上記メモリセルアレイ内の不純物領域に対して、上記書
き込みドレイン電圧と上記基準電圧とを印加対象を入れ
替えて再度印加し、 上記不純物領域の電位を固定した状態で、書き込み対象
となるメモリセルが接続されたワード線を順次選択し、
選択されたワード線ごとの書き込み対象の記憶データに
応じて上記制御ゲート電極へのＯＮ電圧印加を変えなが
ら、上記記憶部の選択と、選択された記憶部へのキャリ
ア注入とを、上記メモリセルアレイ内の全てのワード線
に対し繰り返し実行する請求項３５記載の不揮発性半導
体記憶装置の動作方法。 - 【請求項３７】複数のメモリセルを行列状に配置してメ
モリセルアレイが構成され、 上記メモリセルのそれぞれが、第１導電型半導体からな
るチャネル形成領域と、第２導電型半導体からなり上記
チャネル形成領域を挟んで互いに離間する２つの不純物
領域と、積層された複数の誘電体膜を備え電荷保持能力
を有した電荷保持膜と、上記２つの不純物領域側で上記
チャネル形成領域の両端部に重なる上記電荷保持膜の領
域からなる２つの記憶部と、上記記憶部間で上記チャネ
ル形成領域上に接した単層の誘電体膜と、上記記憶部上
のメモリゲート電極と、上記単層の誘電体膜上の制御ゲ
ート電極とを有し、 同一行内の上記メモリゲート電極がワード線により接続
され、 上記２つの不純物領域それぞれが、列方向に長く配置さ
れて行方向に隣接するメモリセル間で共有され、 上記制御ゲート電極が列方向に長く配置されて同一列内
のメモリセル間で共有されている不揮発性半導体記憶装
置の動作方法であって、 読み出し動作が以下の諸ステップ、すなわち、 上記メモリセルアレイ内で同一行内の奇数番目のメモリ
セル内の一の記憶部を読み出す第１の読み出しステップ
と、 上記同一行内の奇数番目のメモリセル内の他の記憶部を
読み出す第２の読み出しステップと、 上記同一行内の偶数番目のメモリセル内の一の記憶部を
読み出す第３の読み出しステップと、 上記同一行内の偶数番目のメモリセル内の他の記憶部を
読み出す第４の読み出しステップとを含む不揮発性半導
体記憶装置の動作方法。 - 【請求項３８】上記読み出し動作が以下の諸ステップ、
すなわち、 全ての上記不純物領域に基準電圧を印加し、かつ全ての
上記制御ゲート電極にＯＦＦ電圧を印加するリセットの
ステップと、 上記メモリセルアレイ内の上記制御ゲート電極に対し、
チャネルをオフ状態からオンできる状態に移行させるＯ
Ｎ電圧とチャネルをオフ状態で維持するＯＦＦ電圧とを
交互に印加することにより、奇数番目または偶数番目の
メモリセルを選択するステップと、 上記ＯＮ電圧と上記ＯＦＦ電圧の印加対象を切り替える
ことにより、選択するメモリセルを変更するステップ
と、 上記メモリセルアレイ内の上記不純物領域に対し、基準
電圧と読み出しドレイン電圧とを交互に印加することに
より、上記基準電圧を印加した不純物領域両側の記憶部
の対を選択するステップと、 上記基準電圧と上記読み出しドレイン電圧の印加対象を
切り替えることにより、選択する記憶部の対を変更する
ステップとをさらに含む請求項３７記載の不揮発性半導
体記憶装置の動作方法。 - 【請求項３９】同一行の複数のメモリセルに対する上記
読み出し動作において以下の諸ステップ、すなわち、 上記リセットをするステップ、 上記記憶部の対を選択するステップ、 上記メモリセルの選択により１回目の読み出しを行うス
テップ、 上記選択するメモリセルの変更により２回目の読み出し
を行うステップ、 上記リセットをするステップ、 上記選択する記憶部の対を変更するステップ、 上記メモリセルの選択により３回目の読み出しを行うス
テップ、 上記選択するメモリセルの変更により４回目の読み出し
を行うステップを上記手順で実行する請求項３８記載の
不揮発性半導体記憶装置の動作方法。 - 【請求項４０】上記第１から第４の読み出しステップの
何れかを、上記不純物領域および上記制御ゲート電極の
電圧印加条件を固定したままで上記メモリセルアレイ内
の全ての行に対し繰り返し実行し、 上記第１から第４の読み出しステップの残りの読み出し
ステップの何れかを選択可能に、上記不純物領域および
上記制御ゲート電極の電圧印加条件を変更し、 上記一定の電圧印加条件下における読み出しステップの
上記メモリセルアレイ内の全ての行に対する実行と、上
記電圧印加条件の変更とを、上記メモリセルアレイ内の
全ての記憶部の読み出しが完了するまで繰り返す請求項
３７記載の不揮発性半導体記憶装置の動作方法。 - 【請求項４１】第１導電型半導体からなるチャネル形成
領域と、第２導電型半導体からなり上記チャネル形成領
域を挟んで互いに離間する２つの不純物領域と、積層さ
れた複数の誘電体膜を備え電荷保持能力を有した電荷保
持膜と、上記２つの不純物領域側で上記チャネル形成領
域の両端部に重なる上記電荷保持膜の領域からなる２つ
の記憶部と、上記記憶部間で上記チャネル形成領域上に
接した単層の誘電体膜と、上記記憶部上のメモリゲート
電極と、上記単層の誘電体膜上の制御ゲート電極とを有
したメモリセルを含む不揮発性半導体記憶装置の製造方
法であって、 上記製造方法が以下の諸工程、すなわち、 第１導電型半導体上に上記単層の誘電体膜と当該誘電体
膜上の制御ゲート電極とからなるパターンを形成し、 上記パターン表面および上記第１導電型半導体の表面を
覆って上記電荷保持膜を形成し、 上記パターンの側面に対し上記電荷保持膜を挟んで対向
した導電材料からなるサイドウォールを、上記記憶部と
なる上記電荷保持膜の部分上に形成し、 上記サイドウォールおよび上記パターンをマスクとし
て、上記サイドウォールの外側の第１導電型半導体に第
２導電型不純物を導入して、第２導電型の上記２つの不
純物領域を形成し、 上記サイドウォールとともに上記メモリゲート電極とな
る導電膜を成膜し、当該導電膜を加工して上記メモリゲ
ート電極を形成する各工程を含む不揮発性半導体記憶装
置の製造方法。 - 【請求項４２】上記製造方法が以下の諸工程、すなわ
ち、 上記第１導電型半導体内の表面領域の全域に、上記制御
ゲート電極の下方の上記チャネル形成領域部分のしきい
値電圧を規定する不純物を導入し、 上記パターンを形成し、 当該パターン周囲の上記チャネル形成領域部分に不純物
を追加して低しきい値電圧を調整する各工程を含む請求
項４１記載の不揮発性半導体記憶装置の製造方法。
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