JP2008536315A

JP2008536315A - スプリットゲート型マルチビットメモリセル

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Publication number: JP2008536315A
Application number: JP2008505450A
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Inventors: ツェン，ウェイ
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2005-04-07
Filing date: 2006-04-04
Publication date: 2008-09-04
Also published as: EP1869713A1; CN101151734A; KR20070104685A; US7312495B2; WO2006110395A1; US20060226468A1; TW200709433A

Abstract

チャネル領域（２０８）の中央部分を制御するためのコントロールゲート（２２０）を備えるマルチビットメモリセル（２００）により、より低い電圧および電流にてより早いプログラミングを行うことを含む、向上した動作が提供される。メモリセル（２００）は、基板（２０２）内に拡散したソース（２０４）およびドレイン（２０６）を備え、その間にチャネル領域（２０８）が形成される。第１の電荷保持層（２１４）、第２の電荷保持層（２１６）およびコントロールゲート（２２０）は、チャネル領域（２０８）上の基板（２０２）上に形成され、ゲート（２１８）は、ソース（２０４）、ドレイン（２０６）、第１の電荷保持層（２１４）、第２の電荷保持層（２１６）およびコントロールゲート（２２０）の上に形成される。絶縁材料（２１０，２１２，２２４，２２６，２２８）は、ソース（２０４）およびドレイン（２０６）をゲート（２１８）から、ならびにコントロールゲート（２２０）を第１の電荷保持層（２１４）、第２の電荷保持層（２１６）およびゲート（２１８）から分離する。

Description

発明の分野
本発明は概して、マルチビットメモリセルを備える不揮発性メモリ装置に関し、特に、ソースサイド注入によってプログラミング可能なマルチビットメモリセルを備えるフラッシュメモリ装置に関する。

発明の背景
不揮発性メモリ装置は一般的に用いられる電子部品であり、情報をデータとして複数のメモリセルに保持することができる。当該情報は、メモリ装置への電力供給が停止してもメモリセルに保持されたままである。フラッシュメモリ装置は不揮発性メモリ装置であり、従来のプログラミング技術および消去技術によって情報をメモリセルに保持することができる。

一部のフラッシュメモリ装置はマルチビットメモリセルを備え、メモリセル当り２つ以上のビットを保持することができる。たとえば、従来の半導体−酸化膜−窒化膜−酸化膜−半導体（ＳＯＮＯＳ）型メモリ装置は、１つのメモリセルに２ビットのデータを保持することができる。このようなＳＯＮＯＳメモリ装置の典型的なプログラミング技術の１つはホットエレクトロン注入であり、電荷保持層が電荷を蓄積するまでの規定の時間、装置のゲート、ソースおよびドレインに適切な電位差を印加することを伴う。ホットエレクトロン注入は確実なプログラミング技術であるが、高い電位差および比較的高いプログラミング電流を要する。高い電位差はチャージポンプによって生じるが、チャージポンプはメモリ装置内でスペースをとる。比較的高いプログラミング電流は、同時にプログラミングすることができるメモリセルの数を制限する。

したがって、プログラミングに要する電位差および電流が低いマルチビットフラッシュメモリ装置が必要である。さらに、本発明の他の望ましい機能および特徴は、添付の図面およびこの発明の背景と組み合わせると、以下の発明の詳細な説明および添付の請求項から明らかになるであろう。

発明の概要
より低い電圧および電流でより早くプログラミングを行うよう、動作が改善されたメモリセルを提供する。メモリセルは、基板内に拡散したソースおよびドレインと、ソースおよびドレインの間の基板内に形成されたチャネル領域とを備える。第１の電荷保持層および第２の電荷保持層はチャネル領域上の基板上に形成され、ゲートは、ソース、ドレイン、第１の電荷保持層および第２の電荷保持層上に形成される。チャネル領域の中心点は、ソースおよびドレインから等距離のところに配置され、チャネル領域の中央部分を制御するためのコントロールゲートがチャネル領域の中心点上に形成される。コントロールゲートは、第１の電荷保持層および第２の電荷保持層から等距離のところに、かつゲートの下に配置される。絶縁材料が、ソースをゲートから、ドレインをゲートから、ならびにコントロールゲートを第１の電荷保持層、第２の電荷保持層およびゲートから分離する。

本発明を、後述の図面と組み合わせて以下に説明する。同じ符号は同じ要素を示す。
発明の詳細な説明
本発明の以下の詳細な説明は本質的に例示的なものに過ぎず、本発明または本発明の応用および用途を限定するものではない。さらに、上記の発明の背景または以下の発明の詳細な説明に示したいずれかの理論によって拘束する意図はない。

図１を参照し、ある種の従来の不揮発性ＳＯＮＯＳメモリ装置１００は、半導体基板１１２を備え、その中にソース１１４およびドレイン１１６が形成されている。ソース１１４とドレイン１１６との間に、チャネル領域１２０を含むボディ１１８が形成される。酸化膜−窒化膜−酸化膜（ＯＮＯ）絶縁スタックがボディ１１８上に形成される。ポリシリコンゲート電極１３２がＯＮＯスタック上に形成される。ＯＮＯスタックは、下部絶縁層１２６、電荷保持層１２８および上部絶縁層１３０を含む。マルチビットフラッシュメモリ装置１００は、電荷保持層１２８内に第１の電荷保持セル１３６および第２の電荷保持セル１３８を備え、それぞれノーマルビットおよび相補ビットとも呼ぶ。従来の不揮発性ＳＯＮＯＳメモリ装置１００に加え、ＳＯＮＯＳフラッシュメモリセルは二次元構造を有することもでき、ＯＮＯ層はコアアレイ領域において連続している。このようなＳＯＮＯＳフラッシュメモリセルは、スペーサ１２８が二次元構造に存在しない点で、図１に示した従来の不揮発性ＳＯＮＯＳメモリ装置１００とは異なる。

メモリ装置１００は、従来の技術によって、ワード線（ＷＬ）およびビット線（ＢＬ１，ＢＬ２）に適切な電位差を印加することによって、プログラミング、読出および消去を行なうことができる。このようなＳＯＮＯＳメモリ装置のホットエレクトロン注入によるプログラミングには、電荷保持層１２８が電荷を蓄積するまでの規定の時間、ゲート電極１３２、ソース１１４およびドレイン１１６に適切な電位差を印加することを伴う。ソース電圧およびドレイン電圧を交換することによって、同じメモリセルの第２のビットをプログラミングすることができる。従来の不揮発性ＳＯＮＯＳメモリ装置１００における消去は、バンド間ホットホール注入によって行われる。このようなプロセスは、米国特許第６，２１５，７０２号に開示されている。

図２を参照し、本発明の好ましい実施例に係るマルチビットフラッシュメモリセル２００の構造を示す。メモリセル２００は、基板２０２内に拡散したソース２０４およびドレイン２０６を備える。ソース２０４とドレイン２０６との間には、チャネル領域２０８が形成される。第１の絶縁層２１０がソース２０４上に形成され、第２の絶縁層２１２がドレイン２０６上に形成される。

メモリセル２００の第１の電荷保持層２１４は、チャネル領域２０８の一部分上に形成され、第１の絶縁層２１０に接し、第２の電荷保持層２１６は、チャネル領域２０８の別の部分上に形成され、第２の絶縁層２１２に接する。ソース２１０、ドレイン２１２、第１の電荷保持層２１４および第２の電荷保持層２１６上にゲート２１８が形成される。

本発明の好ましい実施例によれば、コントロールゲート２２０は、チャネル領域２０８の中央部分上、すなわち、ソース２０４およびドレイン２０６から等距離のところに位置するチャネル領域２０８の中心点上に形成される。コントロールゲート２２０は、第１の電荷保持層２１４および第２の電荷保持層２１６の間の等距離のところに、かつゲート２１８の下に配置される。コントロールゲート２２０は、基板２０２上に形成されたコントロールゲート下部絶縁層２２２上に形成され、第３の絶縁層２２４、第４の絶縁層２２６および第５の絶縁層２２８から成る絶縁材料によって、第１の電荷保持層２１４、第２の電荷保持層２１６およびゲート２１８から分離される。第３の絶縁層２２４は、チャネル領域２０８の一部分上に形成され、第１の電荷保持層２１４およびコントロールゲート下部絶縁層２２２に接する。第４の絶縁層２２６は、チャネル領域２０８の別の部分上に形成され、コントロールゲート下部絶縁層２２２および第２の電荷保持層２１６に接する。
第５の絶縁層２２８は、第３の絶縁層２２４、第４の絶縁層２２６およびコントロールゲート２２０の上、かつゲート２１８の下に形成される。

第１の電荷保持層２１４および第２の電荷保持層２１６の各々はＯＮＯ層から成り、下部酸化絶縁層２３０，２４０、中間窒化電荷トラッピング層２３２，２４２および上部酸化絶縁層２３４を有する。窒化電荷トラッピング層２３２，２４２の窒化電荷トラッピング層長さ（すなわち、第１の絶縁層２１０から第３の絶縁層２２４までを測定した窒化電荷トラッピング層２３２の長さ、または、第４の絶縁層２２６から第２の絶縁層２１２までを測定した窒化電荷トラッピング層２４２の長さ）には、窒化物の特性に対応する電荷分布幅が十分収まり、好ましくは１５０Åから３００Åの間である。

第１の絶縁層２１０、第２の絶縁層２１２、第３の絶縁層２２４、第４の絶縁層２２６および第５の絶縁層２２８の絶縁材料は、メモリセル２００を形成するのに用いられるプロセスに依存して、酸化物、窒化物、またはＯＮＯ絶縁材料のいずれでもよい。第３の絶縁層２２４および第４の絶縁層２２６は、分離絶縁物厚さによって、第１の電荷保持層２１４および第２の電荷保持層２１６のそれぞれからコントロールゲート２２０を分離する。分離絶縁物厚さは、プロセスの制約に依存して、好ましくは７０から１５０Åの間である。ゲート２１８は、好ましくはポリシリコンから成る。分離絶縁物厚さが７０Åより大きい限り、ゲート２１８とコントロールゲート２２０との間のリークは問題にならない。

本発明の好ましい実施例によれば、コントロールゲート２２０はポリシリコンから成り、コントロールゲート幅は、第３の絶縁物２２４から第４の絶縁物２２６までで測定され、コントロールゲート厚さは、下部絶縁物２２２から第４の絶縁物２２８までで測定される。コントロールゲート幅およびコントロールゲート厚さは、プロセスの制約およびコントロールゲート２２０の抵抗値に依存する。コントロールゲート幅は、好ましくは２５０Åよりも大きく、プログラミング効率に影響し得る。コントロールゲート厚さは、好ましくは３００Åから５００Åの間である。コントロールゲート下部絶縁層２２２は、酸化物から成り、（基板２０２からコントロールゲート２２０までを測定した）コントロールゲート酸化物厚さは、プロセスの制約に依存して、好ましくは５０Åから７０Åの間である。

メモリセル２００は、１つのメモリセル２００内の２つのビットを、第１の電荷保持層２１４および第２の電荷保持層２１６に保持することができる。本発明の利点は、コントロールゲート２２０があることにより、ホットエレクトロン注入ではなくソースサイド注入によって窒化電荷トラッピング層２３２，２４２において情報をプログラミングすることができる点である。ホットエレクトロン注入は確実なプログラミング技術であるが、高い電位差および比較的高いプログラミング電流を要し、したがってプログラミング効率が低い。ホットエレクトロン注入に必要な高い電位差はチャージポンプによって生じるが、チャージポンプはメモリ装置内でスペースをとる。比較的高いプログラミング電流は、同時にプログラミングすることができるメモリセルの数を制限する。コントロールゲート２２０は、プログラミング中にチャネル領域２０８の中央部分を制御し、その結果第１の電荷保持層２１４または第２の電荷保持層２１６のいずれかをソースサイド注入でプログラミングすることによって、メモリセル２００に情報を保持させることができる。

ソースサイド注入が要するプログラミング電流はホットエレクトロン注入よりも非常に低く、したがってページプログラミングが可能となる（すなわち、多数のメモリセルが同時にプログラミングされることから、１秒当たり１００メガビットまでの高速ページプログラミングによって、メモリセル２００のプログラミング効率が大幅に改善される）。ソースサイド注入が要するプログラミング電圧もホットエレクトロン注入より低く、したがってソースサイド注入用のチャージポンプは、ホットエレクトロン注入用のチャージポン
プよりも小さい。

従来のマルチビットフラッシュＳＯＮＯＳメモリ装置はまた、プログラミング／消去サイクル中、ノーマルビット３６と相補ビット３８（図１）との間に電荷が広がることがある。物理的に分離された第１の電荷保持層２１４および第２の電荷保持層２１６と、ソースサイド注入によるプログラミングとによって、情報をプログラミングおよび消去している間の電子および正孔の分布の重複が改善され、したがって、メモリセル２００の信頼性およびデータ保持が改善される。コントロールゲート２２０によって、第１の電荷保持層２１４および第２の電荷保持層２１６における局部的な電荷保持が可能になることにより、チャネル２０８の中央部分に電荷が広がることがなくなり、その結果サイクル中に消去動作が遅くなることがなく、データ保持も向上する。チャネル２０８の中央部分における電荷の広がりをなくすことにより、相補ビットのディスターブ（第２のビットがプログラミングされるときの第１のビットのしきい値電位の変化に対する影響）も減少させることができ、その結果電圧しきい値の範囲がより大きくなるという利点が生じる。

本発明の好ましい実施例に係るマルチビットフラッシュメモリ装置のメモリセル２００のアレイ３００の一部分の上面図を図３に示す。アレイ３００は、複数の平行なワード線３０２および複数の平行なビット線３０４を含む。複数のビット線は、ワード線３０２に垂直に形成される。各メモリセル２００のゲート２１８（図２）は、アレイ３００の複数のワード線３０２のうちの１本から形成されるか、それに接続などの方法で連結される。同様に、各メモリセル２００のソース２０４およびドレイン２０６（図２）は、アレイ３００の複数のビット線３０４のうちの１本から形成されるか、それに接続などの方法で連結される。

本発明によれば、複数のコントロールゲート線３０６は、互いに平行に、かつ複数のビット線３０４に平行に形成される。各メモリセル２００のコントロールゲート２２０（図２）は、アレイ３００の複数のコントロールゲート線３０６のうちの１本から形成されるか、それに接続などの方法で連結され、複数のコントロールゲート線３０６の各々はコモン線３０８に連結される。コモン線は複数のワード線３０２に平行に形成され、アレイ３００の外側の一辺３１０上に配置される。したがってアレイ３００は、従来のマルチビットフラッシュメモリ装置のアレイと比べて１ワード線幅だけ大きく、その１ワード線幅はコモン線３０８に対応する。

動作において、従来のマルチビットフラッシュメモリ装置のプログラミングよりも低いプログラミング電圧にて、電荷保持層２１４，２１６（図２）の一方をソースサイド注入でプログラミングすることによって、メモリセル２００のアレイ３００に情報が保持される。プログラミングされるべき電荷保持層２１４，２１６にて交差する複数のワード線３０２のうちの１本に約７から９ボルト、および、複数のビット線３０４のうちの１本に約４ボルトを印加することによってプログラミングが行われる。この間、複数のコントロールゲート線３０６の電位は、チャネル２０８に対応するプログラミングしきい値電圧よりも１から２ボルト高く維持され、残りの複数のワード線３０２およびビット線３０４は浮動している。本発明によって低くなったプログラミング電圧にて、マルチビットフラッシュメモリ装置でのデータ保持プログラミング時において、コード保持に必要な信頼性を有してページプログラミングを行うことができる。

アレイ３００のメモリセル２００の消去は、従来のマルチビットフラッシュメモリ装置の消去動作と同様であって、選択されたワード線３０２およびビット線３０４に約５から６ボルトが印加される。消去動作中は、コントロールゲート線３０６は浮動している。読出動作については、従来のマルチビットフラッシュメモリ装置の読出動作と同様に、コントロールゲート線はチャネル２０８（図２）のしきい値電圧よりも約２ボルト高い電圧に
てバイアスされ、選択されたワード線３０２に約４ボルトが印加され、選択されたビット線３０４に約１ボルトが印加される。従来は、メモリセル２００の読出中の隣り合うビット線３０４の間の電流リークは、読出前にメモリセル２００をあらかじめ充電することによって生じていた。本発明の利点は、隣り合うビット線３０４の間のリーク経路を遮断するのにコントロールゲート２２０を用いることができるため、読出動作中にあらかじめ充電する必要がない点である。また、プログラミング動作および読出動作の両方については、チャネル２０８のしきい値電圧より約２ボルト高い電圧にて複数のコントロールゲート線をバイアスすることによって、アレイ３００のデコーディングが簡略化できることがわかる。

図４を参照し、本発明の代替的な実施例は、メモリセル２００のアレイ４００を示す。アレイ４００の利点は、複数のビット線３０４のうち隣接するものからのリーク電流を減少させる点である。これは、２本のコモン線４０６および４０８に複数のコントロールゲート線４０２および４０４を交互に連結することによって達成される。２本のコモン線は複数のワード線３０２に平行に形成され、アレイ４００の外側の両方の辺（辺３１０に平行かつ反対側にある辺および辺３１０）上に配置される。複数のコントロールゲート線４０２，４０４は交互に、２本のコモン線４０６および４０８の交互にそれぞれ連結され、それによって隣り合うコントロールゲート線４０６および４０８の間のリーク電流が減少し、従来のマルチビットフラッシュメモリ装置のアレイに比べて２ワード線幅分のみアレイ４００の寸法が増大する。

少なくとも１つの例示的な実施例を上記の発明の詳細な説明において示したが、多数の変形例が存在することが理解されるべきである。例示的な実施例は単に例に過ぎず、本発明の範囲、用途または構造をいかなる方法でも限定する意図がないことも理解されるべきである。むしろ、上記の詳細な説明は、当業者にとって本発明の例示的な実施例を実施するために好都合な指針となり、添付の請求項に記載の発明の範囲から逸脱することなく、例示的な実施例に説明した要素の機能および配置においてさまざまな変更を行ってもよいことがわかる。

ある種の従来のＳＯＮＯＳフラッシュメモリセルを示す図である。本発明の好ましい実施例に係るマルチビットフラッシュメモリ装置のメモリセル構造を示す図である。本発明の好ましい実施例に係るマルチビットフラッシュメモリ装置のメモリセルのアレイの上面図である。

Claims

メモリセル（２００）であって、
基板（２０２）内に拡散したソース（２０４）およびドレイン（２０６）を備え、ソース（２０４）およびドレイン（２０６）の間にチャネル領域（２０８）を有し、チャネル領域（２０８）の中心点はソース（２０４）およびドレイン（２０６）から等距離のところに配置され、さらに、
チャネル領域（２０８）上の基板（２０２）上に形成された第１の電荷保持層（２１４）および第２の電荷保持層（２１６）と、
ソース（２０４）、ドレイン（２０６）、第１の電荷保持層（２１４）および第２の電荷保持層（２１６）上に形成されたゲート（２１８）と、
チャネル領域（２０８）の中心点上に形成され、チャネル領域（２０８）の中央部分を制御するためのコントロールゲート（２２０）とを備え、前記コントロールゲート（２２０）は、第１の電荷保持層（２１４）および第２の電荷保持層（２１６）の間の等距離のところに、かつゲート（２１８）の下に配置され、さらに、
ソース（２０４）をゲート（２１８）から、ドレイン（２０６）をゲート（２１８）から、ならびにコントロールゲート（２２０）を第１の電荷保持層（２１４）、第２の電荷保持層（２１６）およびゲート（２１８）から分離する絶縁材料（２１０，２１２，２２４，２２６，２２８）を備える、メモリセル。
コントロールゲート（２２０）および基板（２０２）の間に形成されたコントロールゲート下部絶縁層（２２２）をさらに備える、請求項１に記載のメモリセル（２００）。
第１の電荷保持層（２１４）はＯＮＯ層であり、酸化物の下部絶縁層（２３０）、中間窒化電荷トラッピング層（２３２）および酸化物の上部絶縁層（２３４）によって構成され、窒化電荷トラッピング層長さは１５０Åから３００Åの間である、請求項１に記載のメモリセル（２００）。
第２の電荷保持層（２１６）はＯＮＯ層であり、酸化物の下部絶縁層（２４０）、中間窒化電荷トラッピング層（２４２）および酸化物の上部絶縁層（２４４）によって構成され、窒化電荷トラッピング層長さは１５０Åから３００Åの間である、請求項１に記載のメモリセル（２００）。
コントロールゲート（２２０）はポリシリコンから成る、請求項１に記載のメモリセル（２００）。
コントロールゲート（２２０）のコントロールゲート幅は２５０Åよりも大きく、コントロールゲート厚さは３００Åから５００Åの間である、請求項１に記載のメモリセル（２００）。
絶縁材料（２１０，２１２，２２４，２２６，２２８）は、酸化物、窒化物またはＯＮＯ材料から成る絶縁材料の組のうちの１つから成る、請求項１に記載のメモリセル（２００）。
コントロールゲート（２２０）を第１の電荷保持層（２１４）から分離する絶縁材料（２２４）の分離絶縁物厚さは、７０から１５０Åの間である、請求項１に記載のメモリセル（２００）。
コントロールゲート（２２０）を第２の電荷保持層（２１６）から分離する絶縁材料（２２６）の分離絶縁物厚さは、７０から１５０Åの間である、請求項１に記載のメモリセ
ル（２００）。
ゲート（２１８）はポリシリコンから成る、請求項１に記載のメモリセル（２００）。
第１の電荷保持層（２１４）または第２の電荷保持層（２１６）の一方をソースサイド注入でプログラミングすることによって、メモリセル（２００）に情報を保持させる、請求項１に記載のメモリセル（２００）。
コントロールゲート下部絶縁層（２２２）は酸化物から成り、コントロールゲート酸化物厚さは５０Åから７０Åの間である、請求項２に記載のメモリセル（２００）。
メモリセル（２００）のアレイ（３００）を備えるメモリ装置であって、各メモリセル（２００）は、
基板面（２０２）内に拡散したソース（２０４）およびドレイン（２０６）を備え、ソース（２０４）およびドレイン（２０６）の間にチャネル領域（２０８）を有し、チャネル領域（２０８）の中心点はソース（２０４）およびドレイン（２０６）から等距離のところに配置され、さらに、
チャネル領域（２０８）上の基板面（２０２）上に形成された第１の電荷保持層（２１４）および第２の電荷保持層（２１６）と、
ソース（２０４）、ドレイン（２０６）、第１の電荷保持層（２１４）および第２の電荷保持層（２１６）の上に形成されたゲート（２１８）と、
チャネル領域（２０８）の中心点上に形成され、前記中央部分を制御するためのコントロールゲート（２２０）とを備え、前記コントロールゲート（２２０）は、第１の電荷保持層（２１４）および第２の電荷保持層（２１６）の間の等距離のところに、かつゲート（２１８）の下に配置され、さらに、
ソース（２０４）をゲート（２１８）から、ドレイン（２０６）をゲート（２１８）から、ならびにコントロールゲート（２２０）を第１の電荷保持層（２１４）、第２の電荷保持層（２１６）およびゲート（２１８）から分離する絶縁材料（２１０，２１２，２２４，２２６，２２８）を備える、メモリ装置。
メモリセル（２００）のアレイ（３００）は、複数のワード線（３０２）をさらに備え、前記複数のワード線（３０２）の各々は、残りの前記複数のワード線（３０２）に平行であり、各メモリセル（２００）のゲート（２１８）は、複数のワード線（３０２）のうちの１本に連結される、請求項１３に記載のメモリ装置。
メモリセル（２００）のアレイ（３００）は、複数のビット線（３０４）をさらに備え、前記複数のビット線（３０４）の各々は、残りの前記複数のビット線（３０４）に平行であり、前記複数のビット線（３０４）の各々は複数のワード線（３０２）に垂直であり、各メモリセル（２００）のソース（２０４）は複数のビット線（３０４）のうちの１本に連結される、請求項１４に記載のメモリ装置。
各メモリセル（２００）のドレイン（２０６）も、複数のビット線（３０４）のうちの１本に連結される、請求項１５に記載のメモリ装置。
各メモリセル（２００）のコントロールゲート（２２０）は、複数のコントロールゲート線（３０６）のうちの１本に連結され、コントロールゲート線（３０６）は複数のビット線（３０４）の各々に平行に形成される、請求項１５に記載のメモリ装置。
複数のコントロールゲート線（３０６）の各々は、残りの複数のコントロールゲート線（３０６）のすべてに連結され、複数のコントロールゲート線（３０６）の各々は、アレ
イ（３００）の外側の第１の辺（３１０）上に配置された第１のコモン線（３０８）に連結される、請求項１７に記載のメモリ装置。
複数のコントロールゲート線（４０２，４０４）は、複数のコントロールゲート線（４０４）の第１のグループおよび複数のコントロールゲート線（４０２）の第２のグループを含み、複数のコントロールゲート線の隣接するものどうしが同じグループに属さないように、第１のグループおよび第２のグループはそれぞれ複数のコントロールゲート線（４０２，４０４）の１本おきによって構成され、複数のコントロールゲート線（４０４）の第１のグループの各々は、アレイ（４００）の外側の第１の辺（３１０）上に配置された第１のコモン線（４０８）に連結され、複数のコントロールゲート線（４０２）の第２のグループの各々は、アレイの外側の第２の辺上に配置された第２のコモン線（４０６）に連結され、第２の辺は第１の辺（３１０）の反対側にある、請求項１７に記載のメモリ装置。
メモリセルのアレイのうち少なくとも１つのメモリセルのコントロールゲート（２２０）の電位を、メモリセルのアレイのうち当該少なくとも１つのメモリセルのチャネル領域（２０８）に対応するしきい値電圧よりも約１ボルトから２ボルト高く維持しながら、メモリセルのアレイのうち当該少なくとも１つのメモリセルの第１の電荷保持層（２１４）または第２の電荷保持層（２１６）をソースサイド注入でプログラミングすることによって、メモリセル（２００）のアレイ（３００）に情報が保持される、請求項１３に記載のメモリ装置。
メモリセルのアレイのうち少なくとも１つのメモリセルのコントロールゲート（２２０）を浮動させながら、メモリセルのアレイのうち当該少なくとも１つのメモリセルの第１の電荷保持層（２１４）または第２の電荷保持層（２１６）を消去することによって、メモリセル（２００）のアレイ（３００）から情報が消去される、請求項１３に記載のメモリ装置。
メモリセルのアレイのうち少なくとも１つのメモリセルのコントロールゲート（２２０）の電位を、メモリセルのアレイのうち当該少なくとも１つのメモリセルに対応したしきい値電圧よりも約２ボルト高く維持しながら、メモリセルのアレイのうち当該少なくとも１つのメモリセルの第１の電荷保持層（２１４）または第２の電荷保持層（２１６）を読出すことによって、メモリセル（２００）のアレイ（３００）から情報が読出される、請求項１３に記載のメモリ装置。
メモリセル（２００）であって、
間にチャネル領域（２０８）を有するソース（２０４）およびドレイン（２０６）と、と、
ソース（２０４）上に形成された第１の絶縁層（２１０）と、
ドレイン（２０６）上に形成された第２の絶縁層（２１２）と、
チャネル領域（２０８）の第１の部分上に形成され、第１の絶縁層（２１０）に接する第１の電荷保持層（２１４）と、
チャネル領域（２０８）の第２の部分上に形成され、第１の電荷保持層（２１４）に接する第３の絶縁層（２２４）と、
チャネル領域（２０８）の第３の部分上に形成され、第３の絶縁層（２２４）に接する下部絶縁層（２２２）と、
チャネル領域（２０８）の第４の部分上に形成され、下部絶縁層（２２２）に接する第４の絶縁層（２２６）と、
チャネル領域（２０８）の第５の部分上に形成され、第４の絶縁層（２２６）および第２の絶縁層（２１２）に接する第２の電荷保持層（２１６）と、
下部絶縁層（２２２）上に形成されたコントロールゲート層（２２０）と、
第２の絶縁層（２２４）、第３の絶縁層（２２６）およびコントロールゲート層（２２０）上に形成された第５の絶縁層（２２８）と、
第１の絶縁層（２１０）、第２の絶縁層（２１２）、第５の絶縁層（２２８）、第１の電荷保持層（２１４）および第２の電荷保持層（２１６）上に形成されたゲート層（２１８）とを備える、メモリセル。