JP3993438B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、記憶情報の書換え可能な不揮発性メモリユニット及びプログラマブルに論理機能の設定可能な可変論理ユニットを有する半導体装置に関し、例えば、システムオンチップ形態のマイクロコンピュータもしくはシステムＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＦＰＧＡ（Field Programmable Gate Array）若しくはＦＰＬD（Field Programmable Logic Device）のように称される可変論理ユニットを用いて演算回路を構成する技術が特開平１０−１１１７９０号公報に記載される。ＦＰＧＡの記憶セルにＥＥＰＲＯＭやフラッシュメモリなどの電気的に書き換え可能な不揮発性記憶素子を用いる技術が株式会社ＣＱ出版社発行（２００１年１１月）の“Ｉｎｔｅｒｆａｃｅ”の第６７及び６８頁に記載される。
【０００３】
また、論理装置との混載に適用される不揮発性メモリユニットとして広く使用されているものに、スプリットゲート型不揮発性メモリセルを用いるものがある。この不揮発性メモリセルは記憶を司るメモリＭＯＳトランジスタ部と、そのメモリ部を選択して情報を取り出すための選択ＭＯＳトランジスタ部の２つのトランジスタ部から構成されている。公知文献としては、アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム（IEEE、VLSI Technology Symposium）の１９９４年予稿集７１ページ乃至７２ページ記載の技術がある。そのメモリセルの構造と動作を簡単に説明する。このスプリットゲート型メモリセルは、ソース、ドレイン、フローティングゲート、及び制御ゲートから成る。メモリＭＯＳトランジスタ部にフローティングゲートが形成され、選択ＭＯＳトランジスタ部のゲート電極が制御ゲートを構成する。選択ＭＯＳトランジスタ部のゲート酸化膜は堆積酸化膜とされ、フローティングゲートと選択ＭＯＳトランジスタのゲート電極とを電気的に絶縁する膜としても機能される。例えばメモリセルに書き込み状態を得るには、ソースサイド・インジェクション方式でホットエレクトロンを発生させてフローティングゲートに電荷を注入する。メモリセルに消去状態を得るには、フローティングゲートに蓄積された電荷をフローティングゲート尖端部から制御ゲートへ放出する。このとき、制御ゲートには１２ボルトの高電圧を印加することが必要になる。電荷放出電極として機能した制御ゲートは、読み出し動作の選択に用いられる選択ＭＯＳトランジスタ部のゲート電極でもある。
【０００４】
【発明が解決しようとする課題】
本発明者は不揮発性メモリユニットを可変論理ユニットと混載することについて検討した。
【０００５】
ＣＰＵなどと一緒に可変論理ユニットを混載する目的は、ＣＰＵに対する一部の周辺機能などに対するハードウェア的な仕様変更や機能変更に対して即座に対処できるようにすることである。更にＣＰＵと一緒に不揮発性メモリユニットを混載する目的は、バグの修正やバージョンアップに容易に対応できるようにＣＰＵの動作プログラムや制御データを格納するためである。本発明者は、可変論理ユニットと不揮発性メモリユニットを密接に関係付けて、マイクロコンピュータの周辺機能などに対する品種展開等の容易性を追求した。その結果として、不揮発性メモリユニットと可変論理ユニットの双方におけるリードアクセス動作の高速性、不揮発性メモリユニットと可変論理ユニットで実現しようとする機能に対する高信頼性を実現することの重要性を見出した。
【０００６】
すなわち、可変論理ユニットに所定の論理機能が設定されれば当該論理機能を用いて前記不揮発性メモリユニットをアクセスしたり、また、ＣＰＵが前記不揮発性メモリユニットをアクセスして、データ処理を行なう。したがって、論理装置との混載に適用される不揮発性メモリユニットには特にリードアクセス動作の高速性能が要求される。更に、可変論理ユニットの記憶セルを不揮発性メモリセルで構成する場合もスイッチ素子として機能される記憶セルには同じくリードアクセス動作の高速性能が要求される。
【０００７】
前記スプリットゲート型メモリセルは、選択ＭＯＳトランジスタのゲート電極が消去電極としても機能する構造である。そのため、前記選択ＭＯＳトランジスタ部のゲート絶縁膜も絶縁耐圧を確保するために、書込み・消去電圧制御用の高耐圧ＭＯＳトランジスタのそれと同じ膜厚にせざるを得なかった。これにより、選択ＭＯＳトランジスタのＧｍ（相互コンダクタンス）が小さくなり、読出し電流を充分に取ることが難しくなる。上記従来のスプリットゲート型メモリセルではリードアクセス動作の高速性能という点において、低電圧動作での高速化には適さないことが明らかにされた。
【０００８】
また、不揮発性メモリユニット及び可変論理ユニットで実現しようとする機能の点に関しては、可変論理ユニットがハード的な構成を決定し、その構成に対する機能決定若しくは機能の微調整を前記不揮発性メモリユニットの記憶情報を用いて行う。従って、所期の機能を実現するには、不揮発性メモリユニットの記憶情報に対する信頼性、可変論理ユニットに対する論理構成定義情報に対する信頼性の双方を向上させるための考慮の必要性が明らかにされた。
【０００９】
本発明の目的は、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において低電圧動作での高速化を実現することにある。
【００１０】
本発明の別の目的は、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において、それら不揮発性メモリユニット及び可変論理ユニットで実現しようとする機能の高信頼性を実現することにある。
【００１１】
本発明の目的は、ＣＰＵなどの周辺機能などに対する品種展開等を容易に然も高い信頼性をもって実現することができ、低電圧動作での高速化にも対応できる半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕本発明に係る半導体装置は、書換え可能な複数の不揮発性メモリセルを有する不揮発性メモリユニットと、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニットとを有する。
【００１５】
前記不揮発性メモリセル（ＮＶＣ）は、情報記憶に用いるＭＯＳ型の第１のＭＯＳ型トランジスタ（Ｍｔｒ）と前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタ（Ｓｔｒ）とから成り、前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、前記第２のＭＯＳ型トランジスタのゲート絶縁耐圧は、前記第１のＭＯＳ型トランジスタのゲート絶縁耐圧よりも低く形成されて成る。観点を変えて、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の膜厚に着目する。前記不揮発性メモリユニットに前記不揮発性メモリセルと共に、前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なう第３のＭＯＳ型トランジスタ（ＬＭＯＳ）と、前記不揮発性メモリセルの情報書換えのための電圧を扱う第４のＭＯＳ型トランジスタ（ＨＶＭＯＳ）とが混在されるとき、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚保をｔｓ、前記第３のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの関係を持つ。物理的膜厚に代えて電気的膜厚として把握してもよい。電気的膜厚が薄いとは絶縁耐圧が低いということを意味する。
【００１６】
上記不揮発性メモリセルでは、書込み・消去時に高電圧が印加される第１のＭＯＳ型トランジスタのゲート電極と、選択用の第２のＭＯＳ型トランジスタのゲート電極とを分離し、分離されたゲート電極間の下に前記共通の不純物領域電極を持たない、というスプリットゲート電極構造を有する。これにより、第２のＭＯＳ型トランジスタ側からのホットエレクトロン注入による所謂ソースサイドインジェクション書込みの実現、第２のＭＯＳ型トランジスタのチャネル電流を絞ることによる書込み電流の低減、第２のＭＯＳ型トランジスタの低耐圧化を可能にする。
【００１７】
その上で、選択用の第２のＭＯＳ型ＭＯＳトランジスタのゲート絶縁耐圧を、書込み・消去電圧を扱う第１ＭＯＳトランジスタのそれよりも低くし、或は、第２のＭＯＳ型ＭＯＳトランジスタのゲート絶縁膜の物理的又は電気的膜厚を、情報書換えの為の高電圧を扱う第４ＭＯＳトランジスタのそれよりも薄くする。これによって、第２ＭＯＳトランジスタのＧｍを高くすることができる。第２のＭＯＳ型トランジスタのゲート絶縁膜厚は最も薄い場合で論理動作を受け持つ第３のＭＯＳ型トランジスタと同等に設定することができる。Ｇｍが高くなるので、読出し電流を充分に取ることが可能になり、スプリットゲート型メモリセルに対するリードアクセス動作の高速化を実現する事ができきる。書き込み電流の低減、リードアクセス動作の高速化という点において、不揮発性メモリユニットを持つ半導体集積回路の低電圧動作と、リードアクセス動作の高速化に最適となる。
【００１８】
〔２〕前記可変論理ユニットの前記記憶セルにはスタティックラッチ又は不揮発性メモリセルを採用してよい。後者を採用すれば記憶セルは論理構成を選択するスイッチセルを兼ねることになり、記憶セルの構成素子数も少ないので、前記可変論理ユニットによるチップ占有面積を小さくすることが可能になる。
【００１９】
その場合の不揮発性メモリセルとして前記不揮発性メモリユニットと同じ構造の不揮発性メモリセルを採用しよい。これにより、前記可変論理ユニットも低電圧動作に好適となり、論理動作の高速化にも寄与する。
【００２０】
〔３〕上記半導体装置の具体的な形態として、前記第１トランジスタはそのゲート電極の下に、電荷蓄積領域として、絶縁膜に覆われた導電性浮遊ゲート電極（例えばポリシリコンゲート電極）を採用してよい。電荷蓄積領域は、絶縁膜に覆われた電荷トラップ性絶縁膜（シリコン窒化膜）、或いは絶縁膜に覆われた導電性微粒子層であてもよい。特に後者２種類の何れかを用いればその絶縁性より蓄積電荷のリークを効果的に防止でき、情報保持の高信頼性を実現することができる。
【００２１】
〔４〕上記半導体装置の一つの望ましい具体的な形態として、前記第１トランジスタのチャネル領域に存在する不純物の濃度を、前記第２トランジスタのチャネル領域に存在する不純物の濃度よりも低くする。これにより、選択用の第２ＭＯＳトランジスタのしきい値を決めるチャネル不純物の濃度例えばｐ型濃度は記憶保持用の第１ＭＯＳトランジスタのそれよりも濃く（高く）設定され、第２ＭＯＳトランジスタのしきい値が正になる。記憶保持用の第１ＭＯＳトランジスタは、チャネル不純物の濃度例えばｐ型濃度は選択用の第２ＭＯＳトランジスタのそれよりも低く設定され、消去状態時のしきい値を十分に低くして読出し電流を大きく取ることができる。また、１．８Ｖのような低電圧電源を用いる場合に、消去状態の閾値電圧を負の電圧に設定することが可能になり、ＭＯＳトランジスタの閾値電圧の相対的に大きなばらつき（例えば０．７Ｖ）を考慮したとき、読み出し動作時に第１ＭＯＳトランジスタのゲート電極（メモリゲート電極）を回路の設置電位にする事が可能になる。
【００２２】
〔５〕前記半導体装置は単一の半導体チップに形成してよい。これに限定されず、前記半導体装置は、不揮発性メモリユニットと可変論理ユニットを相互に異なる半導体チップに形成し、それら半導体チップを配線基板に実装して構成してもよい。
【００２３】
〔６〕前記不揮発性メモリユニットと可変論理ユニットとの有機的な連関の着目する。前記不揮発性メモリユニット及び可変論理ユニットに接続されるＣＰＵを有し、前記可変論理ユニットの記憶セルが前記不揮発性メモセルである場合、その不揮発性メモリセルに所定の論理構成定義データを保有させてよい。更に、前記不揮発性メモリユニットは、前記可変論理ユニットに前記論理構成定義データで設定された論理機能を用いるＣＰＵの動作プログラムを保有してよい。要するに、書換え可能な複数の不揮発性メモリセルにその動作プログラムが格納されるマイコン部と、書換え可能な複数の記憶セルにその論理構成定義データが格納される可変論理ユニットと、をプログラマブル部分として備えることになる。
【００２４】
前記可変論理ユニットの記憶セルが前記スタティックラッチである場合、前記不揮発性メモリユニットは、その不揮発性メモリセルに前記可変論理ユニットの所定の論理構成定義データを保有してよい。このとき、前記不揮発性メモリユニットは、前記論理構成定義データを前記可変論理ユニットの記憶セルにロードするためにＣＰＵが実行する転送制御プログラムを保有すればよい。更に、前記不揮発性メモリユニットは、前記可変論理ユニットに前記論理構成定義データで設定される論理機能を用いるＣＰＵの動作プログラムを保有してよい。
【００２５】
上記より、低電圧動作であっても読み出し電流を採り易いという点等において、搭載された不揮発性メモリユニットと可変論理ユニットで実現しようとする機能の高信頼性を達成することができる。
【００２６】
【発明の実施の形態】
図１には本発明の一例に係る半導体集積回路が例示される。同図に示される半導体集積回路１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。この半導体集積回路１は、例えばマイコン部（プロセッサ部とも称する）２、可変論理ユニットとしてのＦＰＧＡユニット３、入出力回路（ＩＯ）４、その他周辺回路部５及び周辺バス（Ｐバス）６を有する。前記マイコン部２は、ＣＰＵ（Central Processing Unit）７、不揮発性メモリユニットとしてのフラッシュメモリユニット８及びＲＡＭ（Random Access Memory）９を有し内部バス（Ｉバス）１０に共通接続される。周辺回路部５はＰバス６に接続され、ＩＯ４はＰバス６及びＩバス１０に接続される。ＩＯ４は図示を省略する外部バスや外部周辺回路とインタフェースされる。前記ＦＰＧＡユニット３はＩバス１０とＩＯ４に接続される。前記その他周辺回路部５は特に制限されないがタイマやカウンタ等を備える。
【００２７】
前記Ｉバス１０及びＰバス６はアドレス、データ、及び制御信号の各信号線を備える。ＣＰＵ７は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリユニット８はＣＰＵ７の動作プログラムやデータを格納する。ＲＡＭ９はＣＰＵ７のワーク領域もしくはデータの一時記憶領域とされる。フラッシュメモリユニット８はＣＰＵ７がフラッシュメモリ８に発行するコマンドに基づいて制御される。
【００２８】
ＦＰＧＡユニット３は、ＦＰＧＡ(Field Programmable Gate Array)又はＰＬＤ(Programmable Logic Device)等と称される回路の概念を有し、広く論理回路の結線をプログラマブルに切りかえる手段とその切換えを指示する情報の保持手段（記憶セル）を備え、記憶セルにロードされる論理構成定義データにしたがって論理機能が決定される。記憶セルとして、ＳＲＡＭ（Static Random Access Memory）のスタティックラッチ、アンチヒューズ、フラッシュメモリの不揮発性メモリセル等を採用することができる。本発明の最も広い概念ではその記憶セルの構成は問わない。望ましい形態では書き換え可能な不揮発性メモリセルを用いる。
【００２９】
また、マイコン部２のフラッシュメモリユニット８は書換え可能な不揮発性メモリセルを有し、マイコン部２のＣＰＵ７を動作させるプログラムの一部又は全て或は制御データなどを記憶する。
【００３０】
フラッシュメモリユニット８に対する情報書き込み（書換え）は、ＩＯ４を介して外部の書き込み装置から直接書き込む形態、或は外部から供給される書き込みデータをＣＰＵ７が書換え制御プログラムを実行して書き込む形態、を採用することができる。ＦＰＧＡユニット３に対する論理構成定義データの設定は、記憶セルがスタティックラッチの場合、ＩＯ４を介して外部から直接論理構成定義データを設定する形態、外部から供給される論理構成定義データをＣＰＵ７が転送制御プログラムを実行して設定する形態、ＣＰＵ７が転送制御プログラムを実行することによりフラッシュメモリユニット８が保持している論理構成定義データを設定する形態等を採用することができる。前記転送制御プログラムはフラッシュメモリユニット８に保持させてよい。前記記憶セルが不揮発性メモリセルの場合、ＩＯ４を介して外部の書き込み装置から直接記憶セルに書き込む形態、或は外部から供給される書き込みデータをＣＰＵ７が機能設定制御プログラムを実行して書き込む形態等を採用することができる。前記機能設定制御プログラムは前記フラッシュメモリユニット８に保持させてよい。更に、フラッシュメモリユニット８はＦＰＧＡユニット３に設定された論理機能を用いるＣＰＵ２の動作プログラムを保有してよい。
【００３１】
図１の半導体集積回路では、望ましい形態として、フラッシュメモリユニット８の不揮発性メモリセル、ＦＰＧＡユニットの不揮発性記憶セルとしての不揮発性メモリセルには、詳細を後述するところの、例えば選択ＭＯＳトランジスタとメモリトランジスタを有しメモリトランジスタがＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）型とされるスプリットゲート構造の不揮発性メモリセルを採用する。この形態の不揮発性メモリセルは、ナイトライド膜のトラップに注入される電荷の有無若しくは多少に応じて情報を記憶する。
【００３２】
図２には本発明の一例に係る半導体集積回路の別の例が示される。同図に示される半導体集積回路１Ａは、図１の構成に対し、Ｉバス１０に接続されたサブプロセッサ（ＳＰＵ）１１を有する。サブプロセッサ１１はディジタル信号処理プロセッサ、浮動小数点演算ユニットなどとされる。フラッシュメモリユニット８及びＦＰＧＡユニット３にＭＯＮＯＳ型不揮発性メモリセルを採用する。サブプロセッサＳＰＵ１１によりＣＰＵ７での演算制御処理が高速化される。
【００３３】
図３にはフラッシュメモリユニット８及びＦＰＧＡユニット３にＭＯＮＯＳ型不揮発性メモリセルを採用した半導体集積回路の更に具体的な一例が示される。同図に示される半導体集積回路１Ｂは、周辺モジュールを備えたマルチメディア処理用ＬＳＩとされる。フラッシュメモリユニット８及びＦＰＧＡユニット３に前記ＭＯＮＯＳ型不揮発性メモリセルを採用することにより、小面積、低電圧動作（例えば１．５Ｖ動作）、そして、ソフト及びハード双方によるプログラマブルな機能設定を可能とするものである。
【００３４】
ＵＤＩ（ユーザデバッグインタフェース）１５は、ユーザがデバックを行うための入出力回路であり図示を省略するデバックシステムと接続される。ＵＢＣ（ユーザブレイクコントローラ）１６はシステムデバッグ時にブレークポイント制御を行なうコントローラである。ＤＥ−ＲＡＭ１７はデバッグ時にエミュレーションメモリなどに利用されるＲＡＭである。それらはＣＰＵ７、ＭＯＮＯＳ型不揮発性メモリセルを有するフラッシュメモリユニット８、及びＲＡＭ９と共にＩバス１０に接続される。ＩＮＴＣ（インターラプトコントローラ）１８はＣＰＵ７への割込み制御を行なう。ＤＭＡＣ（ダイレクトメモリコントローラ）１９はＣＰＵ７に代わってメモリサクセス制御を行なう。ＭＯＮＯＳ型不揮発性メモリセルを記憶セルとして有するＦＰＧＡユニット３はIバス１０に接続されている。Ｄ／Ａ２０とＡ／Ｄ２１は、それぞれ、デジタル信号からアナログ信号への変換回路、及びアナログ信号からデジタル信号への変換回路である。ＳＣＩ２２は入出力回路の一つを構成するシリアルインタフェース回路である。外部バスインタフェース２３は外部バストのインタフェースを行なう入出力回路であり、バススコントローラ２４を介してIバス１０に接続する。バススコントローラ２４は周辺バスコントローラ２５を介してＰバス６に接続する。ＣＰＧ（クロックパルスジェネレータ）２６は内部の基準クロック信号を発生する。ＷＤＴ（ウオッチドッグタイマ）２７はＣＰＵ７の暴走を監視する。
【００３５】
図３の半導体集積回路１Ｂにおいて、フラッシュメモリユニット８にＣＰＵ７の動作プログラムを書き込み、これをＣＰＵ７に実行させ、また、ＦＰＧＡユニット３に機能定義データを設定することにより所望の論理機能を実現して動作させることができる。このＦＰＧＡユニット３には特定の周辺機能を実現してもよいし、ＣＰＵ７のアクセラレータとして機能させることもできる。２種類のプログラム可能なユニット３，８を備えているので、機能設定に融通が利く。また、詳細は後述するが、双方のユニット３，８はスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを用いるから、高速動作か可能であると共に小面積が実現される。
【００３６】
図４には前記不揮発性メモリセルとして電荷トラップ性絶縁膜を用いたＭＯＮＯＳ型の不揮発性メモリセルを例示する。
【００３７】
不揮発性メモリセルＮＶＣは、情報記憶に用いるメモリＭＯＳトランジスタ（第１のＭＯＳ型トランジスタ）Ｍｔｒと前記メモリＭＯＳトランジスタＭｔｒを選択する選択ＭＯＳトランジスタ（第２のＭＯＳ型トランジスタ）Ｓｔｒとから成る。即ち、シリコン基板上に設けたｐ型ウエル領域ＰＷＥＬ、ソース領域となるｎ型拡散層ＭＳ、ドレイン領域となるｎ型拡散層ＭＤ、前記メモリＭＯＳトランジスタＭｔｒの電荷トラップ性絶縁膜としてのシリコン窒化膜ＳＩＮ、その直下の酸化膜ＢＯＴＯＸ、シリコン窒化膜ＳＩＮの直上の酸化膜ＴＯＰＯＸ、書込み・消去時に高電圧を印加するためのメモリゲート電極ＭＧ（材質は例えばｎ型ポリシリコン）、メモリゲート電極ＭＧ保護用の酸化膜ＣＡＰ、前記選択ＭＯＳトランジスタＳｔｒのゲート酸化膜ＳＴＯＸ、ｎ型ポリシリコンからなる選択ゲート電極ＳＧ、選択ゲート電極ＳＧとメモリゲート電極ＭＧを絶縁する絶縁膜ＧＡＰＯＸで構成する。ゲート酸化膜ＳＴＯＸの膜厚は、絶縁膜ＧＡＰＯＸよりも薄く、書込み・消去用の高耐圧ＭＯＳトランジスタのそれよりも薄く製造される。ゲート酸化膜ＳＴＯＸと絶縁膜ＧＡＰＯＸは、別層で形成される。前記選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の絶縁膜ＧＡＰＯＸの下に位置するウェル領域ＰＷＥＬにはドレイン領域やソース領域とされる拡散層ＭＤ、ＳＤのような不純物領域電極を持たない。
【００３８】
前記窒化膜ＳＩＮの膜厚は５０ナノメートル以下とする。酸化膜ＴＯＰＯＸの厚さをｔＴ、酸化膜ＢＯＴＯＸの厚さをｔＢとすれば、酸化膜ＴＯＰＯＸを介して蓄積電荷を引きぬく場合はｔＢ＞ｔＴの関係、酸化膜ＢＯＴＯＸを介して蓄積電荷を引き抜く場合はｔＢ＜ｔＴの関係となるように設定する。ここでは電荷蓄積層としての電荷トラップ性絶縁膜にシリコンの窒化膜を用いたが、他の絶縁性トラップ膜、例えばアルミナ等であってもよい。
【００３９】
図５には図４に開示した不揮発性メモリセルの動作と電圧の掛け方が例示される。ここでは、シリコン窒化膜ＳＩＮへの電荷注入を書込み（Program）と定義する。書込み方式はソースサイド・インジェクションを用いたホットエレクトロン書込みであり、ドレイン領域ＭＤに印加する電圧Ｖｄは５ボルト、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０ボルト、選択ＭＯＳトランジスタＳｔｒのゲート電極ＳＧへ印加する電圧Ｖsｇはそのトランジスタのしきい値電圧（〜Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、二つのゲート電極ＳＧ、ＭＧが絶縁された絶縁膜ＧＡＰＯＸの下に位置するウェル領域ＰＷＥＬ内のチャネル部分である。このチャネル部分を挟んでソース領域ＭＳから続くチャネルは０Ｖ、ドレイン領域ＭＤから続くチャネルは５Ｖとされ、双方のチャネルの分離部分で電界集中を生じ、これによってソースサイドから生ずるホットエレクトロンをシリコン窒化膜ＳＩＮに注入する。選択ＭＯＳトランジスタＳｔｒのゲート電極ＳＧへ印加する電圧Ｖsｇはそのトランジスタのしきい値電圧（〜Ｖｔ）と概ね同じで、チャネル電流は小さく絞られているから、少ない書き込み電流で書き込みが可能である。ゲート電極ＳＧはメモリゲート電極ＭＧから分離され高電圧が印加されないから選択ＭＯＳトランジスタＳｔｒに対して低耐圧化が可能になる。
【００４０】
メモリゲート電極ＭＧへ電荷を放出して消去する場合にメモリゲート電極ＭＧへの印加電圧Ｖｍｇを１２ボルトとする。これは、酸化膜ＢＯＴＯＸの膜厚が酸化膜ＴＯＰＯＸのそれよりも厚い場合の電圧印加方法である。また、ｐ型ウエル領域ＰＷＥＬへ放出して消去する場合はメモリゲート電極ＭＧへの印加電圧Ｖｍｇを−１２ボルトとする。これは酸化膜ＢＯＴＯＸの膜厚が酸化膜ＴＯＰＯＸのそれよりも薄い場合の電圧印加方法である。なお、消去電圧の絶対値１２ボルトは一例であり、この数値をもって本発明が限定されるものではない。
【００４１】
混載するＣＰＵなどのコア・ロジックの動作電圧が１．８ボルトである場合、読出し時のソース・ドレインへの電圧を書込み時と逆方向に印加するのであれば、ドレイン領域ＭＤに印加する電圧Ｖｄを０ボルト、ソース領域ＭＳに印加する電圧Ｖｓを１．８ボルト、ゲート電極ＳＧへ印加する電圧Ｖｓｇを１．８ボルトとする。この時、消去状態におけるメモリＭＯＳトランジスタＭｔｒのしきい値を０より十分低くしておけば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは０ボルトで読み出すことができる。順方向読出しの場合は、ドレイン領域ＭＤに印加する電圧Ｖｄを１．８ボルト、ソース領域ＭＳに印加する電圧Ｖｓを０とすればよい。また、ＣＰＵなどのコア・ロジックの他に、外部との入出力信号を扱うＩＯ４用のＭＯＳトランジスタが混載される。これはコア・ロジックよりも高い電圧、例えば、３．３ボルト，２．５ボルトなどを扱う。これらＩＯ４用のＭＯＳトランジスタのゲート絶縁膜の膜厚は絶縁膜ＧＡＰＯＸよりも薄い。３．３ボルトの場合で概ね８ナノメートル、２．５ボルトの場合で６ナノメートル程度である。高い絶縁耐圧が必要になる絶縁膜ＧＡＰＯＸよりも薄いが故に、ゲート酸化膜ＳＴＯＸの膜厚としてはそれらを採用することも可能である。印加する読出し電圧としては先の１．８ボルトでも、ＩＯ４用の３．３ボルト又は２．５ボルトでもよい。
【００４２】
図６には図４の不揮発性メモリセルＮＶＣと一緒に混載する他のＭＯＳトランジスタと併せてそれらＭＯＳトランジスタの断面構造が例示される。図６においてＮＶＣは前記不揮発性メモリセル、ＨＶＭＯＳは前記不揮発性メモリセルＮＶＣの情報書換えの為の高電圧を扱う高耐圧ＭＯＳトランジスタ、ＬＶＭＯＳは前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なうためのロジック用ＭＯＳトランジスタである。ロジック用ＭＯＳトランジスタＬＭＯＳはＣＰＵ２などのコアロジックを構成するＭＯＳトランジスタと同じトランジスタとされる。
【００４３】
図６においてＳＧＩは素子分離領域である。代表的に示されたロジック用ＭＯＳトランジスタＬＭＯＳは、コア・ロジック用のｎＭＯＳトランジスタ（Core Logic MOS）用ｐ型ウエルＬＰＷＥＬに形成され、ＬＶＧＯＸはロジック用ＭＯＳトランジスタＬＭＯＳのゲート酸化膜、ＬＶＧはロジック用ＭＯＳトランジスタＬＭＯＳのゲート電極、ＬＶＳＤはロジック用ＭＯＳトランジスタＬＭＯＳのソース・ドレイン領域である。
【００４４】
書込み・消去用の高耐圧ＭＯＳトランジスタＨＶＭＯＳはｐ型ウエルＨＰＷＥＬに形成される。ＨＶＧＯＸは高耐圧ＭＯＳトランジスタＨＶＭＯＳのゲート酸化膜、ＨＶＧはそのゲート電極、ＨＶＳＤはそのソース・ドレイン領域である。
【００４５】
ＩＮＳＭ１は配線層間絶縁膜であり、第１の配線層の内でロジック用ＭＯＳトランジスタＬＭＯＳの低い出力電圧を選択ゲート電極ＳＧに供給する配線Ｍ１ａが設けられ、書込み・消去用の高耐圧ＭＯＳトランジスタＨＶＭＯＳの高い出力電圧をメモリゲート電極ＭＧに供給する配線Ｍ１ｂが設けられている。実際には更に上層の配線が存在するが、ここでは図示を省略する。
【００４６】
前記ゲート酸化膜ＳＴＯＸ，ＬＶＧＯＸ，ＨＶＧＯＸ及びＢＯＴＯＸを全てシリコン酸化膜として、それらの物理的膜厚を夫々、ｔｓ，ｔＬ，ｔＨ，ｔＢと定義すれば、本発明による半導体集積回路では、ｔＬ≦ｔｓ＜ｔＢ＜ｔＨなる関係とする。ここでは，ＩＯ４用のＭＯＳトランジスタ断面図の記載を省略したが、そのゲート絶縁膜の膜厚をｔＩＯとすれば、ｔＬ＜ｔＩＯ＜ｔＢの関係とする。膜厚ｔｓとして膜厚ｔＩＯと同じ膜厚を採用してもｔＬ≦ｔｓ＜ｔＢ＜ｔＨの関係は保たれる。これらの膜がシリコン酸化膜のみでは無い場合、例えば一部に窒化膜が用いられている場合であれば、本発明を特徴付ける膜厚関係を、物理的膜厚から電気的膜厚に一般化することができる。何故ならば、ゲート絶縁膜の構造および膜厚は夫々の印加電圧に対応して設定されるものであり、それに準じた膜厚構成としてセル構造を把握すればよい。
【００４７】
図６に示されるように、スプリットゲート構造の前記不揮発性メモリセルＮＶＣは、前述の如く、ゲート電極ＳＧはメモリゲート電極ＭＧから分離され高電圧が印加されないから選択ＭＯＳトランジスタＳｔｒに対して低耐圧化が可能になっている。したがって、選択ゲート電極ＳＧとコア・ロジック用ＭＯＳトランジスタＬＭＯＳのソース・ドレイン領域ＬＶＳＤとが配線層Ｍ１ａで直接接続され、且つ、メモリゲート電極ＭＧと書込み・消去用ＭＯＳトランジスタＨＶＭＯＳのソース・ドレイン領域ＨＶＳＤとが配線層Ｍ１ｂで直接接続されている。これを前提に、前述の如く、選択用ＭＯＳトランジスタＳｔｒのゲート絶縁膜ＳＴＯＸの物理的又は電気的膜厚は、情報書換えの為の高電圧を扱う高耐圧ＭＯＳトランジスタＨＶＭＯＳのそれよりも薄くなている。これによって、選択ＭＯＳトランジスタＳｔｒのＧｍを高くすることができる。選択ＭＯＳトランジスタＳｔｒのゲート絶縁膜ＳＴＯＸの厚さは最も薄い場合で論理動作を受け持つロジック用ＭＯＳトランジスタＬＭＯＳと同等に設定することができる。Ｇｍが高くなるので、不揮発性メモリセルＮＶＣによるの読出し電流を充分に取ることが可能になり、スプリットゲート型メモリセルＮＶＣに対するリードアクセス動作の高速化を実現する事ができきる。書き込み電流の低減、リードアクセス動作の高速化という点において、フラッシュメモリユニット８を持つ半導体集積回路の低電圧動作と、リードアクセス動作の高速化の実現に好適である。
【００４８】
図７には図４の不揮発性メモリセルＮＶＣにおける選択ＭＯＳトランジスタＳｔｒとメモリＭＯＳトランジスタＭｔｒのチャネル濃度の差異を表したものである。低電圧で大きな読出し電流を取るためには、ＭＯＳトランジスタのしきい値電圧は低いほど良い。しかし、選択ＭＯＳトランジスタＳｔｒのしきい値電圧があまり低過ぎると、そのゲート電圧が０の場合でも完全にはオフにならない。これではリーク電流が正常な読出し動作を阻害してしまう。したがって、選択ＭＯＳトランジスタＳｔｒのしきい値電圧は正の範囲で低いことが望ましい。一方、読出し電流を大きく取るためには、メモリＭＯＳトランジスタＭｔｒのしきい値電圧を十分低くする必要がある。電荷の長時間蓄積を可能にするため、読出しの際のメモリゲート電極ＭＧの電圧は０ボルトに設定しておくことが望ましい。したがって、選択ＭＯＳトランジスタＳｔｒにリークを生じないことを前提とすれば、メモリＭＯＳトランジスタＭｔｒの消去状態のしきい値を負にするのがよい。
【００４９】
従来の浮遊ゲート型であれば、消去電圧を高くすること或いは消去電圧を長時間印加することで充分低いしきい値電圧を得ることが可能である。しかし、本実施形態のようにトラップ性絶縁膜を用いたメモリセルＮＶＣの場合、一定値以下にはしきい値電圧が下がらないという特性がある。故に、メモリＭＯＳトランジスタＭｔｒのしきい値電圧を下げるにはチャネル濃度を調整して、元々のしきい値電圧を低く設定しておかなければならない。このような違いのため、選択ＭＯＳトランジスタＳｔｒのチャネル領域ＳＥの不純物濃度とメモリＭＯＳトランジスタＭｔｒのチャネル領域ＭＥの不純物濃度とでは、必然的に差異を設けなければならない。図７のようにｐ型ウエル領域ＰＷＥＬ上に形成したメモリセルＮＶＣの場合でチャネル領域ＳＥのｐ型不純物濃度Ｎｓｅとチャネル領域ＭＥのｐ型不純物濃度Ｎｍｅを比較すれば、Ｎｓｅ＞Ｎｍｅの関係が成立するように各不純物濃度を設定する。この濃度差は、低電圧下で大きな読出し電流を採ることを更に別の観点より実現するものである。
【００５０】
図８にはＭＯＮＯＳ型の不揮発性メモリセルの別の例が示される。図８の構造は選択ＭＯＳトランジスタＳｔｒの上にメモリＭＯＳランジスタＭｔｒのナイトライド膜が乗り上げた配置を有する。図８においてＰＷＥＬはｐ型ウエル領域、ＣＧＥＩは選択ＭＯＳトランジスタＳｔｒのゲートＣＧをエンハンス型に調整（しきい値電圧を正にする）不純物層、ＭＧＤＩはメモリＭＯＳトランジスタＭｔｒのゲート電極ＭＧをデプレッションに調整（しきい値電圧を負にする）不純物層である。ＭＤはｎ型ドレイン領域、ＭＳはｎ型ソース領域、ＣＧＧＯＸは選択ＭＯＳトランジスタＳｔｒのゲート酸化膜、ＣＧはそのゲート電極である。ＲｔｍＯＸはＯＮＯを構成するボトム酸化膜（Ｏ）、ＳｉＮはＯＮＯを構成するシリコン窒化膜（Ｎ）、ＴｏｐＯＸはＯＮＯを構成するトップ酸化膜（Ｏ）、ＭＧはメモリＭＯＳトランジスタＭｔｒのゲート電極である。
【００５１】
図９には電荷蓄積部位として微細な導電性粒子を用いた不揮発性メモリセルが例示される。下地となる酸化膜ＢＯＴＯＸ上に微粒子ＤＯＴＳが配置される。微粒子ＤＯＴＳの材質としてはポリシリコンが挙げられるが、他の材質でも良い。その粒子直径は、１０ナノメートル以下が望ましい。微粒子ＤＯＴＳを覆い隠すように層間絶縁膜ＩＮＴＯＸを堆積し、その直上にメモリゲート電極ＭＧを設置する。電荷蓄積部位が離散的になる点で、トラップ性の電荷蓄積膜と同等に考えてよい。
【００５２】
図１０には電荷蓄積部位として絶縁膜に覆われた導電性浮遊ゲート電極を用いた不揮発性メモリセルが例示される。電荷蓄積部位は、浮遊ゲートＦＬＧ、トンネル酸化膜ＦＴＯ、層間絶縁膜ＩＮＴＰから成る。層間絶縁膜ＩＮＴＰは、浮遊ゲート型では一般的に用いられているシリコンの酸化膜／窒化膜／酸化膜の積層構造でよい。
【００５３】
以上の説明から明らかなように、上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣは、低電圧で高速な読み出しが可能であり、書き込み電流を少なくすることができるから電源回路が小さくて済み、占有面積の縮小も可能になる。そのような不揮発性メモリセルＮＶＣをフラッシュメモリユニット８及びＦＰＧＡユニット３に採用して半導体集積回路に搭載することにより、ＦＰＧＡユニット３によるハードウェア的な機能設定と、フラッシュメモリユニット８へのプログラムや制御データの書き込みによるソフトウェア的なき能設定とを有機的に連関させて行なうことができ、ユーザの様々の要求機能を実現することができる。しかも高速な処理を実現でき、その上、それらを比較的小さなチップで実現でき、低コスト化も実現することができる。さらに、ＭＯＮＯＳ構造として電荷トラップ性絶縁膜、導電性微粒子層を用いることにより電荷の不所望なリークを防止でき（書込み耐性向上）、フラッシュメモリユニット８及びＦＰＧＡユニット３にて実現される論理機能に対して高い信頼性を保証することができる。
【００５４】
図１１には前記ＦＰＧＡユニット３の一例が示される。ＦＰＧＡユニット３は複数の論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２がマトリクス状に配置されて構成される。論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２の夫々には前記ＭＯＮＯＳ型不揮発性メモリセルＮＶＣが設けられ、それらに対する書込み／消去状態に応じて所望の機能を設定可能にされる。例えば、論理セルＬ１１〜Ｌ３３はノア、ナンドなどの論理機能をプログラマブルに設定可能にされる。接続セルＣ１１〜５２は対応する論理セルＬ１１〜Ｌ３３と配線との接続をプログラマブルに設定可能にされる。スイッチセルＳ１１〜Ｓ２２は配線間の接続をプログラマブルに設定可能にされる。
【００５５】
上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣＸを採用することにより、読み出し時の低電圧動作が可能である。例えば０．１８μｍルールを用いた世代の製造プロセスが採用される場合において、１．５V電源による動作は論理回路だけでなく、フラッシュメモリの読み出し動作も可能になる。図１１には書き込みや消去の為の制御回路や電源回路の図示を省略しているが、前述に通り書込み電流を小さくできるので、その分だけ電源回路を小さくでき、チップ占有面積の縮小が達成されている。
【００５６】
図１２には前記ＦＰＧＡユニット３の別の例が示される。ＦＰＧＡユニット３は論理ブロックＬＢ１１〜ＬＢ２２と相互結線ブロックＣＢ００とを有する。論理ブロックＬＢ１１〜ＬＢ２２及び相互結線ブロックＣＢ００の夫々には前記ＭＯＮＯＳ型不揮発性メモリセルＮＶＣＸが設けられ、それらに対する書込み／消去状態に応じて所望の機能を設定可能にされる。例えば、論理ブロックＬＢ１１〜ＬＢ２２はレジスタや演算器などの論理機能をプログラマブルに設定可能にされる。相互結線ブロックＣＢ００は論理ブロックＬＢ１１〜ＬＢ２２に設定される機能回路の相互接続をプログラマブルに設定可能にされる。この構成は、一般に、ＣＰＬＤ（Complicated Programmable Logic Device）と呼ばれる構成に対応される。プログラム可能な相互結線ブロック周辺に配線が集中しているので、配線遅延が小さくほぼ一定になるというメリットがある。
【００５７】
これによっても図１１と同様に、上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣを採用することにより、読み出し時の低電圧動作が可能であり、チップ占有面積の縮小が達成されている。
【００５８】
図１３には前記論理セルＬ１１の一例が示される。同図に示される回路は、３入力の組合せ論理、フリップフロップ、ラッチ回路としてプログラム可能にされる。図において３０で示されるスイッチがスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成される。
【００５９】
図１４にはスイッチ３０の一例が示される。前記不揮発性メモリセルＮＶＣに読み出し選択ＭＯＳトランジスタ３１と書き込み選択ＭＯＳトランジスタ３２が接続される。ゲート信号線Ｇ１は不揮発性メモリセルＮＶＣのメモリゲートＭＧに接続され、ゲート信号線Ｇ２は不揮発性メモリセルＮＶＣの選択ゲートＳＧに接続される。ＷＳ１，ＷＳ２は書き込み選択線、ＷＲ１は読み出し選択線である。
【００６０】
図１５には前記スイッチ３０のスイッチ状態を決定するための電圧条件が例示される。不揮発性メモリセルＮＶＣに対する消去は、Ｇ１に例えば１２Ｖ、Ｇ２に例えば１．５Ｖを印可する。これによって、記憶ノードの電荷がゲートに引き抜かれる。消去によって、メモリＭＯＳトランジスタＭｔｒのしきい値電圧は、例えば−１Ｖとなる。書込みを行うメモリセルＮＶＣに対しては、ＷＳ１に例えば６Ｖを、ＷＳ２に例えば８Ｖを印可することでメモリＭＯＳトランジスタＭｔｒのドレインに６Ｖを印可し、同時にＧ１に例えば８Ｖを、Ｇ２に例えば１Ｖを印可する。これによって、Ｇ１が接続されたトランジスタＭｔｒではＧ２に近い領域でホットキャリアの発生が起こり、記憶ノードに電荷が注入される。この書き込みは、ホットキャリアの発生効率が高いため、高速に行われる。書き込みによって、メモリＭＯＳトランジスタＭｔｒＣのしきい値電圧は、例えば２Ｖとなる。一方、書き込みを行わないメモリセルＮＶＣでは、ＷＳ１とＷＳ２のどちらか一方が０Ｖとなるため(図１５ではＷＳ２が０Ｖの場合を図示)、メモリセルＮＶＣのドレインに電圧が印可されない。この時は、メモリＭＯＳトランジスタＭｔｒのしきい値電圧はほぼ消去時と同じであり、例えば−１Ｖである。通常使用時は、ＷＲ１に例えば１．５Ｖを印可し、他は０Ｖとする。これによって、端子ＩとＯとは、書き込みが行われていなければ導通し、書き込みが行われていれば非導通となる。
【００６１】
図１６には前記スイッチ３０の別の例が示される。図１４に対してＷＲ１及びこれで制御していたＭＯＳトランジスタ３１を削除した。書き込みの選択は図１４と同様にＷＳ１とＷＳ２の電圧関係によって行う。端子ＩとＯを繋ぐ経路には不揮発性メモリセルのみしかないため、不揮発性メモリセルの書き込みされ状態において端子ＯとＩの間の抵抗を小さくすることができる。
【００６２】
図１７には前記スイッチ３０の更に別の例が示される。図１６に対してＷＳ２を不要とした。書き込み選択時には、ＷＳ１に例えば７Ｖを印可すると、不揮発性メモリセルＮＶＣのドレインには７ＶからＷＳ１が接続されたＭＯＳトランジスタ３２のしきい値電圧だけ低い値が印加される。この状態の時に不揮発性メモリセルＮＶＣのゲートＧ１に８Ｖを印可すると不揮発性メモリセルＮＶＣではホットキャリアの発生が起こり、記憶ノードに電荷が注入される。
【００６３】
図１８には前記論理セルＬ１１の別の例としＡＮＤ／ＯＲ回路が例示される。論理セルＬ１１は複数のＡＮＤ（アンド）面３５とＯＲ（オアー）面３６を有し、ＡＮＤ面３５同士はスイッチ３７で接続分離可能にされ、ＯＲ面３６同士はスイッチ３８で接続分離可能にされる。横方向に隣合うＡＮＤ面３５とＯＲ面３６は夫々スイッチ３９で接続分離可能にされる。４０はＡＮＤ面３５への入力回路、４１はＯＲ面３６からの出力回路、４２はＡＮＤ面３５側の入出力回路、４３はＯＲ面３６側の入出力回路である。
【００６４】
図１９にはＡＮＤ面３５及びＯＲ面２６の一例が概略的に例示される。図において不揮発性メモリセルは従来のフローティングゲート型フラッシュメモリのような回路記号で図示されているが、実際は図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成される。小面積でＡＮＤ面３５及ぶＯＲ面３６を構成できるため、任意の組み合わせ論理を効率的に実現可能となる。設定され機能を用いて動作させる時にはＣＰＵ２などのロジック回路と同じ電圧、例えば１．５Ｖのような低電圧電源で動作させることができる。尚、図１８及び図１９には不揮発性メモリセルに対する書込み及び消去の為の制御回路及び電圧回路は図示を省略してある。
【００６５】
図２０には前記スイッチセルＳ１１の例が示される。スイッチセルＳＬ１１は、縦方向信号配線４５と横方向信号配線４６とを選択的に接続分離可能なスイッチ４７がマトリクス配置され、縦方向の配線間を選択的に接続分離可能なスイッチ４９と横方向の配線間を選択的に接続分離可能なスイッチ４８を有する。前記スイッチ４７，４８，４９は図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成される。小面積でスイッチセルＳ１１を構成でき、スイッチ状態が設定された後の動作ではＣＰＵ２などのロジック回路と同じ電圧、例えば１．５Ｖのような低電圧電源で動作させることができる。尚、図２０には不揮発性メモリセルに対する書込み及び消去の為の制御回路及び電圧回路は図示を省略してある。
【００６６】
図２１にはフラッシュメモリユニット８の一例が概略的に示される。基本構成はＮＯＲ型で、階層型ビット線構造を採る。簡略化のため、ここでは２本のグローバルビットＢＬＰ，ＢＬＱ線を代表して示す。センスアンプＳＡＰにはグローバルビット線ＢＬＰが接続されている。グローバルビット線ＢＬＰにはローカルビット線への分岐がある。ＺＡＰはローカルビット線ＬＢＡＰを選択するための選択ＭＯＳトランジスタである。ローカルビット線ＬＢＡＰには複数のメモリセルＭＰＡ１〜ＭＰＡ４が接続されている。前記メモリセルＭＰＡ１〜ＭＰＡ４は上述のスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣとされる。図では４個のメモリセルを代表して示すが、接続されるメモリセル数としては６４個等であってもよい。ローカルビット線ＬＢＡＰに接続されるのはメモリセルの選択ＭＯＳトランジスタ側である。選択ＭＯＳトランジスタＺＡＰ及びメモリセルＭＰＡ１〜ＭＰＡ４を纏めてブロックＢＬＣＰＡとする。ブロックＢＬＣＰＡに対し対称に並ぶブロックＢＬＣＱＡでは、メモリセルＭＱＡ１〜ＭＱＡ４がローカルビット線ＬＢＡＱに接続され、ＺＡＱがそれらを選択するＭＯＳトランジスタである。ブロックＢＬＣＱＡに対応するグローバルビット線はＢＬＱであり、センスアンプＳＡＱに繋がる。
【００６７】
選択ＭＯＳトランジスタＺＡＰ，ＺＡＱはコア・ロジック用ＭＯＳトランジスタ（図６のロジック用ＭＯＳトランジスタＬＭＯＳ）と同じゲート酸化膜厚を有するＭＯＳトランジスタであり、それらのゲート電極に信号を送るドライバがＺＳＬＡである。ドライバＺＳＬＡもコア・ロジック用ＭＯＳトランジスタ（図６のロジック用ＭＯＳトランジスタＬＭＯＳ）で構成する。
【００６８】
メモリセルＮＶＣの選択ＭＯＳトランジスタＳｔｒのゲート電極は、横方向に隣接するブロックを横断したワード線に接続される。例えば、ワード線ＷＡＰ１はブロックＢＬＣＰに属するメモリセルＭＰＡ１の選択ＭＯＳトランジスタＳｔｒのゲート電極が、ブロックＢＬＣＱに属するメモリセルＭＰＡ２の選択ＭＯＳトランジスタＳｔｒのゲート電極が接続されている。ワード線ＷＡＰ１を選択するのはドライバＷＳＬＡ１である。これもコア・ロジック用ＭＯＳトランジスタを用いる。ワード線ＷＡＰ２乃至ワード線ＷＡＰ４にはドライバＷＳＬＡ２乃至ドライバＷＳＬＡ４が１対１で対応する。ドライバＷＳＬＡ１乃至ドライバＷＳＬＡ４及びドライバＺＳＬＡを纏めて、ドライバ群ＤＥＣＡと名付ける。
【００６９】
メモリセルＮＶＣにおけるメモリＭＯＳランジスタＭｔｒのゲートも図の横方向を横断する。ＭＷＡＰ１はメモリセルＭＰＡ１及びメモリセルＭＱＡ１のメモリＭＯＳトランジスタＭｔｒに共通する配線である。書込み・消去時に高電圧を印加するため、配線ＭＷＡＰ１に電圧を供給するドライバＭＧＳＬＡ１を高耐圧ＭＯＳトランジスタで構成する。配線ＭＷＡＰ２乃至配線ＭＷＡＰ４にはドライバＭＧＳＬＡ２乃至ドライバＭＧＳＬＡ４が１対１で対応する。書込み時はブロックＢＬＣＰＡとブロックＢＬＣＱＡで共有する配線ＣＯＭＳＬに５ボルトを供給する必要がある。これは高耐圧ＭＯＳトランジスタで構成するドライバＰＲＶＳで行う。高耐圧ＭＯＳトランジスタで構成するドライバＭＳＧＬＡ１乃至ドライバＭＳＧＬＡ４及びドライバＰＲＶＳＡを纏めて、ドライバ群ＨＶＤＲＶＡと名付ける。図に示すように、グローバルビット線ＢＬＰ，ＢＬＱには、更に図示を省略する他のブロックが接続され、それらに対応するドライバ群が存在する。読出し時にはドライバ群ＤＥＣＡ等に含まれる個々のドライバが、アドレスに応じてワード線を選択するが、これらはコア・ロジックと同等の性能を持つが故に、選択したワード線を高速に駆動できる。不揮発性メモリセルＭＰＡ１〜ＭＱＡ４は図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルで構成され、その選択ＭＯＳトランジスタは同じくコア・ロジックのＭＯＳトランジスタ（ロジック用ＭＯＳトランジスタ）と同等のＧｍ性能を持つからである。したがって、情報の読出しを高速に行うことが可能となる。
【００７０】
次に、図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルを採用したＦＰＧＡユニット３及びフラッシュメモリユニット８に対するプログラムにつて説明する。
【００７１】
ＦＰＧＡユニット３に対する機能設定及びフラッシュメモリユニット８に対するデータやプログラム書込みは、図１で説明したようにＩＯ４を用いて行なってもよいが、その場合には、ＩＯ４をＥＰＲＯＭライタなどの外部書き込み装置に接続して処理を行なうことが効率的である。その場合には半導体集積回路の所定の動作モードを設定し、外部書込み装置にとってＦＰＧＡユニット３やフラッシュメモリユニット８が単体デバイスのように取り扱えるようにすればよい。
【００７２】
図２２にはＦＰＧＡユニット３に対しては専用のＦＰＧＡライタのような書込み装置５０を用いる場合の例が示される。半導体集積回路１Ｃは、ＦＰＧＡライト専用のインタフェース回路５１をＦＰＧＡユニット３に接続して備える。
【００７３】
図２３にはＦＰＧＡユニット３及びフラッシュメモリユニット８のプログラムに高周波インタフェース回路（ＲＦＩＦ）５２を用いる例が示される。ＲＦＩＦ５２は、例えば２．４ＧＨｚ帯などの高周波を用いて、無線ネットワーク又はこの無線ネットワークと繋がる他のネットワークを通して、ＦＰＧＡユニット３又はフラッシュメモリユニット８に対するプログラムが可能となる。これによって、半導体集積回路１Ｄを出荷した後、或は回路基板に実装された後、新たな機能の追加や、プログラムのバグの修正などに便利である。
【００７４】
図２４にはＦＰＧＡユニット３及びフラッシュメモリユニット８に対するプログラムフローが例示される。
【００７５】
以上説明した半導体集積回路１、１Ａ〜１ＤはＦＰＧＡユニット３とフラッシュメモリユニット８の２つのプログラム可能な領域を備える。フラッシュメモリユニット８に対するプログラムはマイコン部２に対するソフトウエア的な設計と捉えることができる。ＦＰＧＡユニット３に対するプログラムはハードウエア的な設計と捉えることができる。このＦＰＧＡユニット３の設計には、通常の回路部分、すなわちプログラムで変更できないハードウエアの部分を含む場合がある。また、マイコン部のソフトウエアの設計では、ＦＰＧＡユニット３に設定されたハードウェア部分をインタフェース回路などとして動作させたり、いわゆるアクセラレータとして動作させたりする場合がある。ＦＰＧＡユニット３のハードウェア機能と、そのハードウェア機能を利用する為のＣＰＵの動作プログラム又はそのハードウェアをチューニングするデータ等をマイコン部２のフラッシュメモリユニット８に格納したりするという機能は、ひとつのシステム内でソフトで処理する部分とハードで処理する部分とを、うまく切り分け、協調させながら設計を進めて行くい、所謂協調的設計（Ｃｏ−Ｄｅｓｉｇｎ）の手法をひとつのチップ上に持ち込むこととなる。これは本発明が実現する新しい概念である。
【００７６】
図２４には上記協調的設計フローが例示される。上記協調的設計では、先ず、このシステムで必要なシステム仕様を決定し（Ｓ１）、これを実現するためのアルゴリズムを決定する（Ｓ２）。次の最適化のステップ（Ｓ３）にてマイコン部２での処理をどのようにし、ＦＰＧＡユニット３での処理をどのようにするかを決定する。尚、決定後にそれぞれの設計を進めるが、後に述べる協調検証の結果によって、必要に応じてここまで戻って再設計を行う場合もある。最適化のステップ（Ｓ３）の後、マイコン部２では、ソフトウエア部分の仕様を決定し（Ｓ４）、これに従ってソフトウエアの設計を行い（Ｓ５）、実際のプログラミングを行う（Ｓ６）。一方、ＦＰＧＡユニット８ではハードウエアの仕様を決定し（Ｓ７）、ビヘイビア記述を経てＨＤＬ記述を完成させる（Ｓ８，Ｓ９）。マイコン部２でのプログラミング、ＦＰＧＡユニット８でのＨＤＬ記述が完成した状態で、両者をひとつのシステムと見たてて検証を行う。これが協調検証のステップ（Ｓ１０）である。この結果に応じて必要なフィードバックを行う。前に述べたように最適化（Ｓ３）まで戻ることもあれば、各々の設計内容を修正する場合もある。これらを経て、検証がＯＫとなったら、マイコン部２のフラッシュメモリユニット８にプログラムを書き込む（Ｓ１１）。また、ＦＰＧＡユニット８に対しては、ＨＤＬ記述に基づいて論理合成を行い（Ｓ１２）、配置配線を決め（Ｓ１３）、これをＦＰＧＡユニット８に反映するように、結線を決定する為の多数の不揮発性メモリセルのプログラムを行なう（Ｓ１４）。
【００７７】
以上によって一連の設計と機能設定が終了する。これにより、ソフト部とハード部両方をプログラミングで設計することができるので、実現したいシステム仕様に合った機能を持つ半導体集積回路の実現が容易である。尚、図２４の各ステップにおいて、それぞれに適したツールを用意するのがよい。これは、ソフトとハードの協調設計をひとつのチップ上に実現するという新たな概念を実現するための設計ツールとなる。
【００７８】
図２５には上記協調的設計フローの別の例が示される。同図に示される設計フローは、一定機能を例えばベンダ（半導体集積回路の提供者）側が用意し、その他の機能をそれとは異なるユーザ（半導体集積回路の利用者）側が用意するという半導体集積回路を実現するものである。ここでは、ベンダ側はＦＰＧＡユニット８とマイコン部２の一部機能（マイコン部第１機能）をプログラムし、ユーザ側はマイコン部２の他の機能（マイコン部第２機能）のみをプログラムする。ベンダによる処理は図２４と同じである。ユーザによる処理は、ユーザ設計対象部分をどのようにするかを決定し（Ｓ１５）、その後は前記ステップＳ３〜Ｓ６、Ｓ１１と実質的に同じ処理（Ｓ１６〜Ｓ１９）とされる。
【００７９】
この例では、例えば、ベンダ側は、この半導体集積回路が実現する機能の主用部分及び選択肢を、ＦＰＧＡユニット８とマイコン部２の一部をプログラミングすることで用意し、ユーザ側は実際の応用に依存する部分をマイコン部２の一部をプログラミングすることで用意する。この例によれば、ベンダ側は大まかな仕様は同じだが、具体的な応用毎に細部で異なる仕様を要求する複数のユーザに対して１種類の半導体集積回路の開発で対応することができる。一方、ユーザ側は、例えば何らかの標準化規格部分の設計はベンダ側に用意させ、実際の応用で変更しなければならない部分のみの設計に注力することができる。
【００８０】
尚、図２５では、ベンダとユーザは、夫々単一であったが複数であってもよい。既に述べたように、複数のユーザがいる場合のほかに、ベンダＡが設計する部分とベンダＢが設計する部分があり、これをユーザがさらに変える場合、ベンダＡとＢが時間的に、或いは階層的にずれ、ベンダＢがベンダＡのユーザでもある場合なども有る。
【００８１】
図２６はベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について例示する。ベンダ側はＦＰＧＡユニット８をプログラムする。半導体集積回路の主要性能をベンダ側で決定する場合に用いる。例えば、半導体集積回路を暗号処理用チップ、或は動画像の圧縮伸長処理用チップ等に適用する場合である。ユーザ側は、そのような特徴を持ったプロセッサとして、マイコン部２をプログラムして使う。
【００８２】
図２７はベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について別の例を示す。ベンダ側はＦＰＧＡユニット３とフラッシュメモリユニット８に対してプログラムを行なわずにハードウェアだけとしての半導体集積回路を提供する。ユーザ側では、ＦＰＧＡユニット３とマイコン部のフラッシュメモリユニット８の両方をプログラムする。これによってユーザの自由度が増す。
【００８３】
図２８はベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について更に別の例を示す。ベンダ側はＦＰＧＡユニット３をプログラムすると共にマイコン部第１機能を実現するようにラッシュメモリユニット８をプログラムして半導体集積回路を出荷する。ユーザ側では、マイコン部第２機能を実現するようにラッシュメモリユニット８をプログラムする。簡単なカスタマイズのみを行いたいユーザ向けに適している。
【００８４】
図２９には半導体集積回路にプログラムされる特定用途向け機能の一例が示される。ＦＰＧＡユニット３とフラッシュメモリユニット８の２つのプログラム可能な領域を備える前記半導体集積回路１、１Ａ〜１Ｄにおいては、（Ａ）欄に示されるように、夫々に対するプログラム内容にしたがって、特定用途の性能を向上させることができる。この特定用途とは何かということと、マイコンプログラムで何をやらせるかということで、半導体集積回路１、１Ａ〜１Ｄの使い方を規定することができる。例えば、（Ｂ）欄に示されるように、半導体集積回路に所定のアルゴリズムにしたがった特定の暗号処理の機能を強化もしくは追加する場合、そのハードウェア的な観点よりＦＰＧＡユニット３に対する機能設定で前記特定の暗号処理のためのハードウェア機能を設定する。このときマイコン部２のフラッシュメモリユニット８に対しては、ユーザ毎にオプションプログラムの追加などを行う。これによって、前記特定の暗号処理を望むユーザ向けに開発したチップを複数の要求の異なるユーザへ供給することが可能になる。また、（Ｃ）欄に示されるように、半導体集積回路に動画像のＣＯＤＥＣ（符号化復号化）を強化若しくは追加する場合、そのハードウェア的な観点よりＦＰＧＡユニット３に対する機能設定で特定のＣＯＤＥＣ処理のためのハードウェア機能を設定する。このときマイコン部２のフラッシュメモリユニット８に対しては、ユーザ毎に表示装置への最適化などを行う。これによって、動画像ＣＯＤＥＣ処理を望むユーザ向けに開発したチップを複数の表示装置への要求の異なるユーザへ供給することができる。
【００８５】
上記（Ｂ）欄及び（Ｃ）欄に示したように、一種類の半導体集積回路に対して、特定の暗号処理、或は特定のＣＯＤＥＣ処理を強化することができ、更にユーザ毎のカスタマイズもできる。この柔軟な機能によって、一種類の半導体集積回路で少量多品種の展開が可能となる。
【００８６】
図３０にはベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例が示される。同図に示される半導体集積回路１Ｅは、図１の構成に対してＦＰＦＡユニット３に対する書き込み許可回路５３が付加されている。ベンダ側とユーザ側とでそれぞれプログラムを行う場合、ベンダ側はユーザを特定するため、或いは変更箇所の範囲を限定するために、ＦＰＧＡユニット３に対する書き込みに制限を加える場合がある。書き込み許可回路５３はこれに対処するものであり、ＩＯ４等を介して特定のパスワードが入力されたときＦＰＧＡユニット３に対する書き込みを許可する機能、２種類のパスワードがあり、各々書き込みを許可する領域或いは範囲を異ならせる機能等を実現する。また、パスワードを設けずに、ユーザが書き込み可能部分のみにアクセスできるようにする機能であってもよい。パスワード又は鍵としては、コマンドを入力しても良いし、或いはベンダ側の領域に対しては特定の端子に特定の信号を与えた時のみ許されたり、更に、この特定の端子を、パッケージにチップが封入された後はユーザが触れることができない構造にしてもよい。
【００８７】
図３１にはベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例が示される。同図に示される半導体集積回路１Ｆは図３０の構成に対して、フラッシュメモリユニット８の一部の記憶エリアだけをユーザに開放する構成としている。記憶領域はユーザ開放領域８Ｅ１、ユーザ非開放領域８Ｅ２を有する。ここでは、フラッシュメモリユニット８に対するアクセスに際して入力されるコマンドに付加された暗証コードが所定の鍵データに一致するときユーザ非開放領域のアクセスを許可する構成を採用している。鍵データはフラッシュメモリユニット８の領域８Ｅ３に格納される。
【００８８】
図３２及び図３３には本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例が示される。図３２は平面図、図３３は正面図である。ＭＣＭ６０は、ＭＯＮＯＳ混載マイコンチップ６１、ＭＯＮＯＳ混載ＦＰＧＡチップ６２、ＲＦチップ６３及びＤＲＡＭ６４を高密度実装基板に搭載して成る。ＭＯＮＯＳ混載マイコンチップ６１は前記マイコン部２と同様の機能を有し、図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成されたフラッシュメモリユニットを備えている。ＭＯＮＯＳ混載ＦＰＧＡチップ６２は、前記ＦＰＧＡユニット３と同様の機能を備え、論理機能定義データを保持する記憶セルとして、図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣを備える。
【００８９】
ＭＣＭ６０において、ＲＦチップ６３やＤＲＡＭ６４などの特定機能をガラス基板に搭載した高密度実装基板に加えることにより、ユーザの実現したい機能を高性能で且つシングルチップ化する場合よりも短い期間で実現可能になる。
【００９０】
図３４及び図３５には本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例が示される。図３４は平面図、図３５は正面図である。ＭＣＰ化された半導体装置６５は、前記ＭＯＮＯＳ混載マイコンチップ６１及びＭＯＮＯＳ混載ＦＰＧＡチップ６２を搭載する。これにより、試作期間が短く、かつ低電力なシステムを構成できる。
【００９１】
図３６にはＳＯＣ(システムオンチップ)型のシステムＬＳＩ等と称される半導体集積回路に本発明を適用した例が示される。半導体集積回路１Ｇは、ＭＯＮＯＳ混載マイコン部２、ＭＯＮＯＳ混載ＦＰＧＡユニット３と共に、暗号処理アクセラレータブロック７０、モデム機能ブロック７１、ＪＡＶＡ（登録商標）プログラムによるアクセラレータブロック７２、音声・動画像のＣＯＤＥＣ処理アクセラレータブロック７３、センサなどに用いるＭＥＭＳブロック７４、インタフェースブロック４を搭載して成る。マイコン部２によるソフト処理とＦＰＧＡユニット３によるハード処理とを関連付けてプログラマブルに機能設定可能な構成が１個の半導体集積回路上で実現され、今後のマルチメディア処理の高速化に容易に対応するのに資することができる。
【００９２】
図３７には本発明に係る半導体装置を適用したデータ処理システムの一例が示される。同図に示されるシステムは携帯電話機などの携帯機器システムであり、アンテナ８０、パワーアンプ８１、高周波部（ＲＦ−ＩＣ）８２、ベースバンドプロセッサ８３、Ａ／Ｄ・Ｄ／Ａ８４、マイク・スピーカ８５、アプリケーションプロセッサ８６、液晶ディスプレイ（ＬＣＤ）８７、ＬＣＤドライバ８８、ＲＯＭ８９、ＲＡＭ９０、ＩＣカードインタフェース９１及びフラッシュメモリカードインタフェース９２を備えて成る。前記ベースバンドプロセッサ８３及びアプリケーションプロセッサ８６は、前記半導体集積回路１、１Ａ〜１Ｇ又はＭＣＭ６０或はＭＣＰ化された半導体装置６５によって構成され、何れにおいても、夫々は前記ＭＯＮＯＳ混載マイコン部とＭＯＮＯＳ混載ＦＰＧＡユニットを搭載している。したがって、前記ベースバンドプロセッサ８３及びアプリケーションプロセッサ８６の夫々は、ＭＯＮＯＳ混載マイコン部によるソフトウェア処理とＭＯＮＯＳ混載ＦＰＧＡユニットによるハード処理とを関連付けてプログラマブルに機能設定可能であるから、市場の変化、規格の変化、サービスの変化に迅速に対応可能になる。
【００９３】
次に、図６で説明した不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタ（ロジック用ＭＯＳトランジスタ）と高耐圧ＭＯＳトランジスタを形成する時のプロセスフローを図３８乃至図４５に基づいて説明する。
【００９４】
図３８を説明する。ｐ型シリコン基板ＰＳＵＢ上に、素子分離酸化膜領域ＳＧＩを形成し、コア・ロジック用ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）用のｐ型ウエルＰＷＬ、同ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）用のｎ型ウエルＮＷＬ、書込み・消去用の高電圧制御用ｎ型ＭＯＳトランジスタ（ｎＨＶＭＯＳ）用のｐ型ウエルＨＰＷＬ、同ｐ型ＭＯＳトランジスタ（ｐＨＶＭＯＳ）用のｎ型ウエルＨＮＷＬ、メモリセル領域のｎ型ウエルＭＷＬを形成する。次に、夫々のＭＯＳトランジスタのしきい値を制御するための不純物を、チャネル表面になる領域に導入する。ｎＭＯＳ用しきい値用ＮＥ、ｐＭＯＳしきい値用ＰＥ、ｎＨＶＭＯＳ用ＨＮＥ、ｐＨＶＭＯＳ用ＨＰＥ、メモリＭＯＳトランジスタ用ＭＥである。
【００９５】
図３９を説明する。基板表面を清浄に処理した後、メモリＭＯＳトランジスタの下部酸化膜ＢＯＴＯＸ（５ナノメートル）を熱酸化で形成し、その直上にシリコン窒化膜ＳＩＮ（１５ナノメートル）を気相成長法で堆積する。ＳＩＮ表面に熱酸化処理を施し、上部酸化膜ＴＯＰＯＸ（２ナノメートル）を形成する。続いて、ｎ型ポリシリコンでメモリゲート電極層となるＮＭＧ（１００ナノメートル）、及びＭＧ保護用のシリコン酸化膜ＣＡＰ（１００ナノメートル）を順次、堆積する。
【００９６】
図４０を説明する。フォトリソグラフィ技術とドライエッチ技術を用いて、メモリＭＯＳトランジスタのゲート電極ＭＧ１、ＭＧ２の形状に加工する。これは図面の奥行き方向に長い線状の形状であり、ワード線と同じ本数だけ存在するが、図面上では２本で代表させる。加工の際は、ＢＯＴＯＸ表面が露出する段階でドライエッチを停止し、残ったＢＯＴＯＸをフッ酸で除去する。これは基板表面に不要なエッチダメージが入らないようにするための手法である。このフッ酸処理により、基板表面が露出される。続いて、熱酸化膜ＢＯＸ（５ナノメートル）を形成し、シリコン酸化膜ＨＶＧＯＸ（１５ナノメートル）を堆積する。将来、この２層の酸化膜は、高電圧制御用ＭＯＳトランジスタのゲート酸化膜に供される。単なる堆積膜だけでは信頼性が劣るために積層構造とする。
【００９７】
図４１を説明する。フォトリソグラフィ技術によりフォトレジストを加工しＲＥＳ１の形状にする。シリコン酸化膜に対する異方性ドライエッチ技術により、選択ＭＯＳトランジスタのチャネル領域に存在する酸化膜を除去して基板表面を露出させる。この工程により、メモリＭＯＳトランジスタの選択ＭＯＳトランジスタ側にはＨＶＧＯＸが加工された側壁スペーサＧＡＰＳＷも同時に形成される。ＲＥＳ１を残したまま、選択ＭＯＳトランジスタのチャネル領域にしきい値調整用の不純物層ＳＥを形成する。ＳＥとＭＥは、図７にて開示した関係に従うものとする。
【００９８】
図４２を説明する。フォトリソグラフィ技術を用いてレジストＲＥＳ２を加工し、コア・ロジック用のＭＯＳトランジスタを形成する領域（ＬＭＯＳエリア）のみを開口する。フッ酸処理によりＢＯＸとＨＶＧＯＸからなる積層構造の酸化膜を完全に除去する。
【００９９】
図４３を説明する。前図に記載のＲＥＳ２を除去して洗浄工程を経た後、露出した基板表面（コア・ロジック部と選択ＭＯＳトランジスタ部）に熱酸化膜（４ナノメートル）を形成する。これがコア・ロジック用ＭＯＳトランジスタｎＭＯＳ，ｐＭＯＳ（ＬＭＯＳ）のゲート酸化膜ＬＶＧＯＸおよび選択ＭＯＳトランジスタ（Ｓｔｒ）のゲート酸化膜ＳＴＯＸになる。便宜上、ここではＬＶＧＯＸとＳＴＯＸを別名称としたが、この製造方法であれば両者が同一の膜厚となることが明らかである。全面にノンドープのポリシリコン（１５０ナノメートル）を堆積し、ｎＭＯＳおよびｎＨＶＭＯＳを形成する領域上ではｎ型に、ｐＭＯＳおよびｐＨＶＭＯＳを形成する領域ではｐ型になるように不純物を導入しておく。不純物の濃度は夫々１×１０の２０乗以上とする。続いて、全面にシリコン酸化膜（２０ナノメートル）を堆積する。後、フォトリソグラフィ技術とドライエッチ技術を用いて、ｎＭＯＳのゲート電極ＬＶＧｎ、ｐＭＯＳのゲート電極ＬＶＧｐ、ｎＨＶＭＯＳのゲート電極ＨＶＧｎ、ｐＨＶＭＯＳのゲート電極ＨＶＧｐを形成する。メモリ領域（ＮＶＣエリア）では選択ＭＯＳトランジスタ（Ｓｔｒ）のソース側のゲート電極端のみを加工しておく。０．１８ミクロン世代でのゲート長は、例えばコア・ロジックでは０．１５ミクロン、ＨＶＭＯＳでは１．０ミクロンとなるが、これは扱う電圧が異なる事による必然的結果である。続いて、適宜、フォトリソグラフィ技術と不純物イオンのインプランテーション技術を用いて、ｎＭＯＳ用の浅い接合を持つｎ型ソース／ドレインＬＬＤＤｎ、ｐＭＯＳ用の浅い接合を持つｐ型ソース／ドレインＬＬＤＤｐ、ｎＨＶＭＯＳ用の高耐圧接合を持つｎ型ソース／ドレインＨＬＤＤｐ、ｐＨＶＭＯＳ用の高耐圧接合を持つｐ型ソース／ドレインＨＬＤＤｐを形成する。これらソースおよびドレインは、使用する電圧に対して十分な接合耐圧を確保することを前提として設計されるべきものである。ここで導入したソース／ドレイン不純物の濃度は、コア・ロジック用の方がＨＶＭＯＳのそれよりも高くなる。また、選択ＭＯＳトランジスタのソースにはｎ型拡散層ＭＳＭが形成されるが、ここで開示した製造方法によれば、ＭＳＭ＝ＬＬＤＤｎとすることができる。
【０１００】
図４４を説明する。ここではメモリＭＯＳトランジスタ（Ｍｔｒ）のドレイン領域を形成する。フォトリソグラフィ工程により、メモリＭＯＳトランジスタ（Ｍｔｒ）のドレインとなる領域に対して、境目をメモリゲートＭＧ１およびＭＧ２上としてレジストＲＥＳ３を開口する。酸化膜およびポリシリコンを異方性ドライエッチで加工して、２つの選択ＭＯＳトランジスタ（Ｓｔｒ）のゲート電極ＳＧ１およびＳＧ２を形成する。ＲＥＳ３を除去せずに、ｎ型不純物のイオン打込みを行い、メモリＭＯＳトランジスタ（Ｍｔｒ）のドレイン領域ＭＤＭを形成する。
【０１０１】
図４５を説明する。全面にシリコン酸化膜（１００ナノメートル）を堆積し、続いて全面に異方性ドライエッチを施す。この処理により、全てのゲート電極の側壁にスペーサＳＷＳＰＬＤＤを形成する。全てのｎ型トランジスタのソース／ドレインに高濃度のｎ型拡散層Ｎを、ｐ型トランジスタのソース／ドレインに高濃度のｐ型拡散層を、イオン打込みと熱処理で形成する。続いて、全てのソース・ドレイン、およびＬＶＧｎ、ＬＶＧｐ、ＨＶＧｎ、ＨＶＧｐ、ＳＧ１、ＳＧ２の表面から酸化膜を除去し、シリコンを露出させる。前面に金属コバルト（１０ナノメートル）を堆積し、７００℃の熱処理を加えて自己整合コバルトシリサイドを形成する。反応しなかった不要なコバルトを洗浄除去し、再び７５０℃で処理を施して、低抵抗のコバルトシリサイド層ＣＯＳを形成する。その後、全面に絶縁用の酸化膜ＩＮＳＭ１を堆積する。以降の配線工程は、従来技術を用いて差し支え無い。
【０１０２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、不揮発性メモリセルの具体的なデバイス構造は図４、図８等に限定されず適宜変更可能である。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０５】
すなわち、選択ＭＯＳトランジスタ（第２のＭＯＳ型トランジスタ）とメモリＭＯＳトランジスタ（第１のＭＯＳ型トランジスタ）とのスプリットゲート構造を前提とする不揮発性メモリセルに対し、選択ＭＯＳトランジスタのゲート絶縁耐圧を、メモリＭＯＳトランジスタのそれよりも低くし、或は、選択ＭＯＳトランジスタのゲート絶縁膜の物理的又は電気的膜厚を高耐圧ＭＯＳトランジスタ（第４ＭＯＳトランジスタ）のそれよりも薄くする。これによって、選択ＭＯＳトランジスタのＧｍを高くすることができる。Ｇｍが高くなるので、読出し電流を充分に取ることが可能になり、スプリットゲート型メモリセルに対するリードアクセス動作の高速化を実現する事ができきる。したがって、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において低電圧動作での高速化を実現することができる。
【０１０６】
書込み電流が低減されること、更にＭＯＮＯＳ型を採用することにより、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において、それら不揮発性メモリユニット及び可変論理ユニットで実現しようとする機能の高信頼性を実現することができる。
【０１０７】
更に、ＣＰＵなどの周辺機能などに対する品種展開等を容易に然も高い信頼性をもって実現することができ、低電圧動作での高速化にも対応できる。
【図面の簡単な説明】
【図１】本発明の一例に係る半導体集積回路の一例を示すブロック図である。
【図２】本発明の一例に係る半導体集積回路の別の例を示すブロック図である。
【図３】フラッシュメモリユニット及びＦＰＧＡユニットにＭＯＮＯＳ型不揮発性メモリセルを採用した半導体集積回路の更に具体的な一例を示すブロック図である。
【図４】不揮発性メモリセルとして電荷トラップ性絶縁膜を用いたＭＯＮＯＳ型の不揮発性メモリセルを例示する断面図である。
【図５】図４に開示した不揮発性メモリセルの動作と電圧の掛け方を例示する説明図である。
【図６】図４の不揮発性メモリセルと一緒に混載する他のＭＯＳトランジスタと併せてそれらＭＯＳトランジスタの断面構造を例示する断面図である。
【図７】図４の不揮発性メモリセルにおける選択ＭＯＳトランジスタとメモリＭＯＳトランジスタのチャネル濃度の差異を表した説明図である。
【図８】ＭＯＮＯＳ型の不揮発性メモリセルの別の例として選択トランジスタの上にメモリセルトランジスタのナイトライド膜が乗り上げた構図を例示する断面図である。
【図９】電荷蓄積部位として微細な導電性粒子を用いた不揮発性メモリセルを例示する断面図である。
【図１０】電荷蓄積部位として絶縁膜に覆われた導電性浮遊ゲート電極を用いた不揮発性メモリセルを例示する断面図である。
【図１１】ＦＰＧＡユニットの一例を示すブロック図である。
【図１２】ＦＰＧＡユニットの別の例を示すブロック図である。
【図１３】論理セルの一例を示す論理回路図である。
【図１４】論理セルに含まれるスイッチの一例を示す回路図である。
【図１５】図１４のスイッチのスイッチ状態を決定するための電圧条件を例示する説明図である。
【図１６】スイッチの別の例を示す回路図である。
【図１７】スイッチの更に別の例を示す回路図である。
【図１８】論理セルの別の例としＡＮＤ／ＯＲ回路を例示するブロック図である。
【図１９】ＡＮＤ面及びＯＲ面の一例を概略的に例示する回路図である。
【図２０】スイッチセルの別の例を示すブロック図である。
【図２１】フラッシュメモリユニットの一例を概略的に示す回路図である。
【図２２】ＦＰＧＡユニットに対しては専用のＦＰＧＡライタのような書込み装置を利用可能にする半導体集積回路のブロック図である。
【図２３】ＦＰＧＡユニット及びフラッシュメモリユニットのプログラムに高周波インタフェース回路（ＲＦＩＦ）を利用可能にする半導体集積回路のブロック図である。
【図２４】ＦＰＧＡユニット及びフラッシュメモリユニットに対するプログラムフローを例示するフローチャートである。
【図２５】協調的設計フローの別の例を示すフローチャートである。
【図２６】ベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について例示する説明図である。
【図２７】ベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について別の例を示す説明図である。
【図２８】ベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について更に別の例を示す説明図である。
【図２９】半導体集積回路にプログラムされる特定用途向け機能の一例を示す説明図である。
【図３０】ベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例を示すブロック図である。
【図３１】ベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例を示すブロック図である。
【図３２】本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例を示す平面図である。
【図３３】本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例を示す正面図である。
【図３４】本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例を示す平面図である。
【図３５】本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例を示す正面図である。
【図３６】ＳＯＣ(システムオンチップ)型のシステムＬＳＩ等と称される半導体集積回路に本発明を適用した例を示すブロック図である。
【図３７】本発明に係る半導体装置を適用したデータ処理システムの一例を示すブロック図である。
【図３８】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第１の断面図である。
【図３９】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第２の断面図である。
【図４０】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第３の断面図である。
【図４１】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第４の断面図である。
【図４２】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第５の断面図である。
【図４３】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第６の断面図である。
【図４４】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第７の断面図である。
【図４５】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第８の断面図である。
【符号の説明】
１ 半導体集積回路
１Ａ〜１Ｇ 半導体集積回路
２ マイコン部
３ ＦＰＧＡユニット
７ ＣＰＵ
８ フラッシュメモリユニット
ＳＴＯＸ 不揮発性メモリセルにおける選択ＭＯＳトランジスタのゲート絶縁膜
ＧＡＰＯＸ 不揮発性メモリセルにける選択ＭＯＳトランジスタのゲート電極と記憶保持用ＭＯＳトランジスタの制御ゲート電極とを分離する絶縁膜
ＭＳ 不揮発性メモリセルにおける選択ＭＯＳトランジスタの拡散層
ＭＤ 不揮発性メモリセルにおけるメモリＭＯＳトランジスタの拡散層
ＳＥ 不揮発性メモリセルにおける選択ＭＯＳトランジスタのチャネル不純物導入領域
ＭＥ 不揮発性メモリセルにけるメモリＭＯＳトランジスタのチャネル不純物導入領域
ＢＯＴＯＸ 不揮発性メモリセルにけるメモリＭＯＳトランジスタのシリコン窒化膜下の酸化膜
ＳＩＮ 不揮発性メモリセルにけるメモリＭＯＳトランジスタの電荷トラップ性絶縁膜としてのシリコン窒化膜
ＴＯＰＯＸ 不揮発性メモリセルにけるメモリＭＯＳトランジスタのシリコン窒化膜上の酸化膜
ＮＶＣ 不揮発性メモリセル
ＨＶＭＯＳ 高耐圧ＭＯＳトランジスタ
ＬＭＯＳ ロジック用ＭＯＳトランジスタ
ＤＯＴＳ 導電性微粒子層を構成する微粒子
ＦＬＧ フローティングゲート
Ｓｔｒ 選択ＭＯＳトランジスタ
Ｍｔｒ メモリＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、記憶情報の書換え可能な不揮発性メモリユニット及びプログラマブルに論理機能の設定可能な可変論理ユニットを有する半導体装置に関し、例えば、システムオンチップ形態のマイクロコンピュータもしくはシステムＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】
ＦＰＧＡ（Field Programmable Gate Array）若しくはＦＰＬD（Field Programmable Logic Device）のように称される可変論理ユニットを用いて演算回路を構成する技術が特開平１０−１１１７９０号公報に記載される。ＦＰＧＡの記憶セルにＥＥＰＲＯＭやフラッシュメモリなどの電気的に書き換え可能な不揮発性記憶素子を用いる技術が株式会社ＣＱ出版社発行（２００１年１１月）の“Ｉｎｔｅｒｆａｃｅ”の第６７及び６８頁に記載される。
【０００３】
また、論理装置との混載に適用される不揮発性メモリユニットとして広く使用されているものに、スプリットゲート型不揮発性メモリセルを用いるものがある。この不揮発性メモリセルは記憶を司るメモリＭＯＳトランジスタ部と、そのメモリ部を選択して情報を取り出すための選択ＭＯＳトランジスタ部の２つのトランジスタ部から構成されている。公知文献としては、アイ・イー・イー・イー、ブイエルエスアイ・テクノロジー・シンポジウム（IEEE、VLSI Technology Symposium）の１９９４年予稿集７１ページ乃至７２ページ記載の技術がある。そのメモリセルの構造と動作を簡単に説明する。このスプリットゲート型メモリセルは、ソース、ドレイン、フローティングゲート、及び制御ゲートから成る。メモリＭＯＳトランジスタ部にフローティングゲートが形成され、選択ＭＯＳトランジスタ部のゲート電極が制御ゲートを構成する。選択ＭＯＳトランジスタ部のゲート酸化膜は堆積酸化膜とされ、フローティングゲートと選択ＭＯＳトランジスタのゲート電極とを電気的に絶縁する膜としても機能される。例えばメモリセルに書き込み状態を得るには、ソースサイド・インジェクション方式でホットエレクトロンを発生させてフローティングゲートに電荷を注入する。メモリセルに消去状態を得るには、フローティングゲートに蓄積された電荷をフローティングゲート尖端部から制御ゲートへ放出する。このとき、制御ゲートには１２ボルトの高電圧を印加することが必要になる。電荷放出電極として機能した制御ゲートは、読み出し動作の選択に用いられる選択ＭＯＳトランジスタ部のゲート電極でもある。
【０００４】
【発明が解決しようとする課題】
本発明者は不揮発性メモリユニットを可変論理ユニットと混載することについて検討した。
【０００５】
ＣＰＵなどと一緒に可変論理ユニットを混載する目的は、ＣＰＵに対する一部の周辺機能などに対するハードウェア的な仕様変更や機能変更に対して即座に対処できるようにすることである。更にＣＰＵと一緒に不揮発性メモリユニットを混載する目的は、バグの修正やバージョンアップに容易に対応できるようにＣＰＵの動作プログラムや制御データを格納するためである。本発明者は、可変論理ユニットと不揮発性メモリユニットを密接に関係付けて、マイクロコンピュータの周辺機能などに対する品種展開等の容易性を追求した。その結果として、不揮発性メモリユニットと可変論理ユニットの双方におけるリードアクセス動作の高速性、不揮発性メモリユニットと可変論理ユニットで実現しようとする機能に対する高信頼性を実現することの重要性を見出した。
【０００６】
すなわち、可変論理ユニットに所定の論理機能が設定されれば当該論理機能を用いて前記不揮発性メモリユニットをアクセスしたり、また、ＣＰＵが前記不揮発性メモリユニットをアクセスして、データ処理を行なう。したがって、論理装置との混載に適用される不揮発性メモリユニットには特にリードアクセス動作の高速性能が要求される。更に、可変論理ユニットの記憶セルを不揮発性メモリセルで構成する場合もスイッチ素子として機能される記憶セルには同じくリードアクセス動作の高速性能が要求される。
【０００７】
前記スプリットゲート型メモリセルは、選択ＭＯＳトランジスタのゲート電極が消去電極としても機能する構造である。そのため、前記選択ＭＯＳトランジスタ部のゲート絶縁膜も絶縁耐圧を確保するために、書込み・消去電圧制御用の高耐圧ＭＯＳトランジスタのそれと同じ膜厚にせざるを得なかった。これにより、選択ＭＯＳトランジスタのＧｍ（相互コンダクタンス）が小さくなり、読出し電流を充分に取ることが難しくなる。上記従来のスプリットゲート型メモリセルではリードアクセス動作の高速性能という点において、低電圧動作での高速化には適さないことが明らかにされた。
【０００８】
また、不揮発性メモリユニット及び可変論理ユニットで実現しようとする機能の点に関しては、可変論理ユニットがハード的な構成を決定し、その構成に対する機能決定若しくは機能の微調整を前記不揮発性メモリユニットの記憶情報を用いて行う。従って、所期の機能を実現するには、不揮発性メモリユニットの記憶情報に対する信頼性、可変論理ユニットに対する論理構成定義情報に対する信頼性の双方を向上させるための考慮の必要性が明らかにされた。
【０００９】
本発明の目的は、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において低電圧動作での高速化を実現することにある。
【００１０】
本発明の別の目的は、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において、それら不揮発性メモリユニット及び可変論理ユニットで実現しようとする機能の高信頼性を実現することにある。
【００１１】
本発明の目的は、ＣＰＵなどの周辺機能などに対する品種展開等を容易に然も高い信頼性をもって実現することができ、低電圧動作での高速化にも対応できる半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕本発明に係る半導体装置は、書換え可能な複数の不揮発性メモリセルを有する不揮発性メモリユニットと、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニットとを有する。
【００１５】
前記不揮発性メモリセル（ＮＶＣ）は、情報記憶に用いるＭＯＳ型の第１のＭＯＳ型トランジスタ（Ｍｔｒ）と前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタ（Ｓｔｒ）とから成り、前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、前記第２のＭＯＳ型トランジスタのゲート絶縁耐圧は、前記第１のＭＯＳ型トランジスタのゲート絶縁耐圧よりも低く形成されて成る。観点を変えて、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の膜厚に着目する。前記不揮発性メモリユニットに前記不揮発性メモリセルと共に、前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なう第３のＭＯＳ型トランジスタ（ＬＭＯＳ）と、前記不揮発性メモリセルの情報書換えのための電圧を扱う第４のＭＯＳ型トランジスタ（ＨＶＭＯＳ）とが混在されるとき、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚保をｔｓ、前記第３のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの関係を持つ。物理的膜厚に代えて電気的膜厚として把握してもよい。電気的膜厚が薄いとは絶縁耐圧が低いということを意味する。
【００１６】
上記不揮発性メモリセルでは、書込み・消去時に高電圧が印加される第１のＭＯＳ型トランジスタのゲート電極と、選択用の第２のＭＯＳ型トランジスタのゲート電極とを分離し、分離されたゲート電極間の下に前記共通の不純物領域電極を持たない、というスプリットゲート電極構造を有する。これにより、第２のＭＯＳ型トランジスタ側からのホットエレクトロン注入による所謂ソースサイドインジェクション書込みの実現、第２のＭＯＳ型トランジスタのチャネル電流を絞ることによる書込み電流の低減、第２のＭＯＳ型トランジスタの低耐圧化を可能にする。
【００１７】
その上で、選択用の第２のＭＯＳ型ＭＯＳトランジスタのゲート絶縁耐圧を、書込み・消去電圧を扱う第１ＭＯＳトランジスタのそれよりも低くし、或は、第２のＭＯＳ型ＭＯＳトランジスタのゲート絶縁膜の物理的又は電気的膜厚を、情報書換えの為の高電圧を扱う第４ＭＯＳトランジスタのそれよりも薄くする。これによって、第２ＭＯＳトランジスタのＧｍを高くすることができる。第２のＭＯＳ型トランジスタのゲート絶縁膜厚は最も薄い場合で論理動作を受け持つ第３のＭＯＳ型トランジスタと同等に設定することができる。Ｇｍが高くなるので、読出し電流を充分に取ることが可能になり、スプリットゲート型メモリセルに対するリードアクセス動作の高速化を実現する事ができきる。書き込み電流の低減、リードアクセス動作の高速化という点において、不揮発性メモリユニットを持つ半導体集積回路の低電圧動作と、リードアクセス動作の高速化に最適となる。
【００１８】
〔２〕前記可変論理ユニットの前記記憶セルにはスタティックラッチ又は不揮発性メモリセルを採用してよい。後者を採用すれば記憶セルは論理構成を選択するスイッチセルを兼ねることになり、記憶セルの構成素子数も少ないので、前記可変論理ユニットによるチップ占有面積を小さくすることが可能になる。
【００１９】
その場合の不揮発性メモリセルとして前記不揮発性メモリユニットと同じ構造の不揮発性メモリセルを採用しよい。これにより、前記可変論理ユニットも低電圧動作に好適となり、論理動作の高速化にも寄与する。
【００２０】
〔３〕上記半導体装置の具体的な形態として、前記第１トランジスタはそのゲート電極の下に、電荷蓄積領域として、絶縁膜に覆われた導電性浮遊ゲート電極（例えばポリシリコンゲート電極）を採用してよい。電荷蓄積領域は、絶縁膜に覆われた電荷トラップ性絶縁膜（シリコン窒化膜）、或いは絶縁膜に覆われた導電性微粒子層であてもよい。特に後者２種類の何れかを用いればその絶縁性より蓄積電荷のリークを効果的に防止でき、情報保持の高信頼性を実現することができる。
【００２１】
〔４〕上記半導体装置の一つの望ましい具体的な形態として、前記第１トランジスタのチャネル領域に存在する不純物の濃度を、前記第２トランジスタのチャネル領域に存在する不純物の濃度よりも低くする。これにより、選択用の第２ＭＯＳトランジスタのしきい値を決めるチャネル不純物の濃度例えばｐ型濃度は記憶保持用の第１ＭＯＳトランジスタのそれよりも濃く（高く）設定され、第２ＭＯＳトランジスタのしきい値が正になる。記憶保持用の第１ＭＯＳトランジスタは、チャネル不純物の濃度例えばｐ型濃度は選択用の第２ＭＯＳトランジスタのそれよりも低く設定され、消去状態時のしきい値を十分に低くして読出し電流を大きく取ることができる。また、１．８Ｖのような低電圧電源を用いる場合に、消去状態の閾値電圧を負の電圧に設定することが可能になり、ＭＯＳトランジスタの閾値電圧の相対的に大きなばらつき（例えば０．７Ｖ）を考慮したとき、読み出し動作時に第１ＭＯＳトランジスタのゲート電極（メモリゲート電極）を回路の設置電位にする事が可能になる。
【００２２】
〔５〕前記半導体装置は単一の半導体チップに形成してよい。これに限定されず、前記半導体装置は、不揮発性メモリユニットと可変論理ユニットを相互に異なる半導体チップに形成し、それら半導体チップを配線基板に実装して構成してもよい。
【００２３】
〔６〕前記不揮発性メモリユニットと可変論理ユニットとの有機的な連関の着目する。前記不揮発性メモリユニット及び可変論理ユニットに接続されるＣＰＵを有し、前記可変論理ユニットの記憶セルが前記不揮発性メモセルである場合、その不揮発性メモリセルに所定の論理構成定義データを保有させてよい。更に、前記不揮発性メモリユニットは、前記可変論理ユニットに前記論理構成定義データで設定された論理機能を用いるＣＰＵの動作プログラムを保有してよい。要するに、書換え可能な複数の不揮発性メモリセルにその動作プログラムが格納されるマイコン部と、書換え可能な複数の記憶セルにその論理構成定義データが格納される可変論理ユニットと、をプログラマブル部分として備えることになる。
【００２４】
前記可変論理ユニットの記憶セルが前記スタティックラッチである場合、前記不揮発性メモリユニットは、その不揮発性メモリセルに前記可変論理ユニットの所定の論理構成定義データを保有してよい。このとき、前記不揮発性メモリユニットは、前記論理構成定義データを前記可変論理ユニットの記憶セルにロードするためにＣＰＵが実行する転送制御プログラムを保有すればよい。更に、前記不揮発性メモリユニットは、前記可変論理ユニットに前記論理構成定義データで設定される論理機能を用いるＣＰＵの動作プログラムを保有してよい。
【００２５】
上記より、低電圧動作であっても読み出し電流を採り易いという点等において、搭載された不揮発性メモリユニットと可変論理ユニットで実現しようとする機能の高信頼性を達成することができる。
【００２６】
【発明の実施の形態】
図１には本発明の一例に係る半導体集積回路が例示される。同図に示される半導体集積回路１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（半導体チップ）に、ＣＭＯＳ集積回路製造技術により形成される。この半導体集積回路１は、例えばマイコン部（プロセッサ部とも称する）２、可変論理ユニットとしてのＦＰＧＡユニット３、入出力回路（ＩＯ）４、その他周辺回路部５及び周辺バス（Ｐバス）６を有する。前記マイコン部２は、ＣＰＵ（Central Processing Unit）７、不揮発性メモリユニットとしてのフラッシュメモリユニット８及びＲＡＭ（Random Access Memory）９を有し内部バス（Ｉバス）１０に共通接続される。周辺回路部５はＰバス６に接続され、ＩＯ４はＰバス６及びＩバス１０に接続される。ＩＯ４は図示を省略する外部バスや外部周辺回路とインタフェースされる。前記ＦＰＧＡユニット３はＩバス１０とＩＯ４に接続される。前記その他周辺回路部５は特に制限されないがタイマやカウンタ等を備える。
【００２７】
前記Ｉバス１０及びＰバス６はアドレス、データ、及び制御信号の各信号線を備える。ＣＰＵ７は命令制御部と実行部を備え、フェッチした命令を解読し、解読結果にしたがって演算処理を行う。フラッシュメモリユニット８はＣＰＵ７の動作プログラムやデータを格納する。ＲＡＭ９はＣＰＵ７のワーク領域もしくはデータの一時記憶領域とされる。フラッシュメモリユニット８はＣＰＵ７がフラッシュメモリ８に発行するコマンドに基づいて制御される。
【００２８】
ＦＰＧＡユニット３は、ＦＰＧＡ(Field Programmable Gate Array)又はＰＬＤ(Programmable Logic Device)等と称される回路の概念を有し、広く論理回路の結線をプログラマブルに切りかえる手段とその切換えを指示する情報の保持手段（記憶セル）を備え、記憶セルにロードされる論理構成定義データにしたがって論理機能が決定される。記憶セルとして、ＳＲＡＭ（Static Random Access Memory）のスタティックラッチ、アンチヒューズ、フラッシュメモリの不揮発性メモリセル等を採用することができる。本発明の最も広い概念ではその記憶セルの構成は問わない。望ましい形態では書き換え可能な不揮発性メモリセルを用いる。
【００２９】
また、マイコン部２のフラッシュメモリユニット８は書換え可能な不揮発性メモリセルを有し、マイコン部２のＣＰＵ７を動作させるプログラムの一部又は全て或は制御データなどを記憶する。
【００３０】
フラッシュメモリユニット８に対する情報書き込み（書換え）は、ＩＯ４を介して外部の書き込み装置から直接書き込む形態、或は外部から供給される書き込みデータをＣＰＵ７が書換え制御プログラムを実行して書き込む形態、を採用することができる。ＦＰＧＡユニット３に対する論理構成定義データの設定は、記憶セルがスタティックラッチの場合、ＩＯ４を介して外部から直接論理構成定義データを設定する形態、外部から供給される論理構成定義データをＣＰＵ７が転送制御プログラムを実行して設定する形態、ＣＰＵ７が転送制御プログラムを実行することによりフラッシュメモリユニット８が保持している論理構成定義データを設定する形態等を採用することができる。前記転送制御プログラムはフラッシュメモリユニット８に保持させてよい。前記記憶セルが不揮発性メモリセルの場合、ＩＯ４を介して外部の書き込み装置から直接記憶セルに書き込む形態、或は外部から供給される書き込みデータをＣＰＵ７が機能設定制御プログラムを実行して書き込む形態等を採用することができる。前記機能設定制御プログラムは前記フラッシュメモリユニット８に保持させてよい。更に、フラッシュメモリユニット８はＦＰＧＡユニット３に設定された論理機能を用いるＣＰＵ２の動作プログラムを保有してよい。
【００３１】
図１の半導体集積回路では、望ましい形態として、フラッシュメモリユニット８の不揮発性メモリセル、ＦＰＧＡユニットの不揮発性記憶セルとしての不揮発性メモリセルには、詳細を後述するところの、例えば選択ＭＯＳトランジスタとメモリトランジスタを有しメモリトランジスタがＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）型とされるスプリットゲート構造の不揮発性メモリセルを採用する。この形態の不揮発性メモリセルは、ナイトライド膜のトラップに注入される電荷の有無若しくは多少に応じて情報を記憶する。
【００３２】
図２には本発明の一例に係る半導体集積回路の別の例が示される。同図に示される半導体集積回路１Ａは、図１の構成に対し、Ｉバス１０に接続されたサブプロセッサ（ＳＰＵ）１１を有する。サブプロセッサ１１はディジタル信号処理プロセッサ、浮動小数点演算ユニットなどとされる。フラッシュメモリユニット８及びＦＰＧＡユニット３にＭＯＮＯＳ型不揮発性メモリセルを採用する。サブプロセッサＳＰＵ１１によりＣＰＵ７での演算制御処理が高速化される。
【００３３】
図３にはフラッシュメモリユニット８及びＦＰＧＡユニット３にＭＯＮＯＳ型不揮発性メモリセルを採用した半導体集積回路の更に具体的な一例が示される。同図に示される半導体集積回路１Ｂは、周辺モジュールを備えたマルチメディア処理用ＬＳＩとされる。フラッシュメモリユニット８及びＦＰＧＡユニット３に前記ＭＯＮＯＳ型不揮発性メモリセルを採用することにより、小面積、低電圧動作（例えば１．５Ｖ動作）、そして、ソフト及びハード双方によるプログラマブルな機能設定を可能とするものである。
【００３４】
ＵＤＩ（ユーザデバッグインタフェース）１５は、ユーザがデバックを行うための入出力回路であり図示を省略するデバックシステムと接続される。ＵＢＣ（ユーザブレイクコントローラ）１６はシステムデバッグ時にブレークポイント制御を行なうコントローラである。ＤＥ−ＲＡＭ１７はデバッグ時にエミュレーションメモリなどに利用されるＲＡＭである。それらはＣＰＵ７、ＭＯＮＯＳ型不揮発性メモリセルを有するフラッシュメモリユニット８、及びＲＡＭ９と共にＩバス１０に接続される。ＩＮＴＣ（インターラプトコントローラ）１８はＣＰＵ７への割込み制御を行なう。ＤＭＡＣ（ダイレクトメモリコントローラ）１９はＣＰＵ７に代わってメモリサクセス制御を行なう。ＭＯＮＯＳ型不揮発性メモリセルを記憶セルとして有するＦＰＧＡユニット３はIバス１０に接続されている。Ｄ／Ａ２０とＡ／Ｄ２１は、それぞれ、デジタル信号からアナログ信号への変換回路、及びアナログ信号からデジタル信号への変換回路である。ＳＣＩ２２は入出力回路の一つを構成するシリアルインタフェース回路である。外部バスインタフェース２３は外部バストのインタフェースを行なう入出力回路であり、バススコントローラ２４を介してIバス１０に接続する。バススコントローラ２４は周辺バスコントローラ２５を介してＰバス６に接続する。ＣＰＧ（クロックパルスジェネレータ）２６は内部の基準クロック信号を発生する。ＷＤＴ（ウオッチドッグタイマ）２７はＣＰＵ７の暴走を監視する。
【００３５】
図３の半導体集積回路１Ｂにおいて、フラッシュメモリユニット８にＣＰＵ７の動作プログラムを書き込み、これをＣＰＵ７に実行させ、また、ＦＰＧＡユニット３に機能定義データを設定することにより所望の論理機能を実現して動作させることができる。このＦＰＧＡユニット３には特定の周辺機能を実現してもよいし、ＣＰＵ７のアクセラレータとして機能させることもできる。２種類のプログラム可能なユニット３，８を備えているので、機能設定に融通が利く。また、詳細は後述するが、双方のユニット３，８はスプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを用いるから、高速動作か可能であると共に小面積が実現される。
【００３６】
図４には前記不揮発性メモリセルとして電荷トラップ性絶縁膜を用いたＭＯＮＯＳ型の不揮発性メモリセルを例示する。
【００３７】
不揮発性メモリセルＮＶＣは、情報記憶に用いるメモリＭＯＳトランジスタ（第１のＭＯＳ型トランジスタ）Ｍｔｒと前記メモリＭＯＳトランジスタＭｔｒを選択する選択ＭＯＳトランジスタ（第２のＭＯＳ型トランジスタ）Ｓｔｒとから成る。即ち、シリコン基板上に設けたｐ型ウエル領域ＰＷＥＬ、ソース領域となるｎ型拡散層ＭＳ、ドレイン領域となるｎ型拡散層ＭＤ、前記メモリＭＯＳトランジスタＭｔｒの電荷トラップ性絶縁膜としてのシリコン窒化膜ＳＩＮ、その直下の酸化膜ＢＯＴＯＸ、シリコン窒化膜ＳＩＮの直上の酸化膜ＴＯＰＯＸ、書込み・消去時に高電圧を印加するためのメモリゲート電極ＭＧ（材質は例えばｎ型ポリシリコン）、メモリゲート電極ＭＧ保護用の酸化膜ＣＡＰ、前記選択ＭＯＳトランジスタＳｔｒのゲート酸化膜ＳＴＯＸ、ｎ型ポリシリコンからなる選択ゲート電極ＳＧ、選択ゲート電極ＳＧとメモリゲート電極ＭＧを絶縁する絶縁膜ＧＡＰＯＸで構成する。ゲート酸化膜ＳＴＯＸの膜厚は、絶縁膜ＧＡＰＯＸよりも薄く、書込み・消去用の高耐圧ＭＯＳトランジスタのそれよりも薄く製造される。ゲート酸化膜ＳＴＯＸと絶縁膜ＧＡＰＯＸは、別層で形成される。前記選択ゲート電極ＳＧとメモリゲート電極ＭＧとの間の絶縁膜ＧＡＰＯＸの下に位置するウェル領域ＰＷＥＬにはドレイン領域やソース領域とされる拡散層ＭＤ、ＳＤのような不純物領域電極を持たない。
【００３８】
前記窒化膜ＳＩＮの膜厚は５０ナノメートル以下とする。酸化膜ＴＯＰＯＸの厚さをｔＴ、酸化膜ＢＯＴＯＸの厚さをｔＢとすれば、酸化膜ＴＯＰＯＸを介して蓄積電荷を引きぬく場合はｔＢ＞ｔＴの関係、酸化膜ＢＯＴＯＸを介して蓄積電荷を引き抜く場合はｔＢ＜ｔＴの関係となるように設定する。ここでは電荷蓄積層としての電荷トラップ性絶縁膜にシリコンの窒化膜を用いたが、他の絶縁性トラップ膜、例えばアルミナ等であってもよい。
【００３９】
図５には図４に開示した不揮発性メモリセルの動作と電圧の掛け方が例示される。ここでは、シリコン窒化膜ＳＩＮへの電荷注入を書込み（Program）と定義する。書込み方式はソースサイド・インジェクションを用いたホットエレクトロン書込みであり、ドレイン領域ＭＤに印加する電圧Ｖｄは５ボルト、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０ボルト、選択ＭＯＳトランジスタＳｔｒのゲート電極ＳＧへ印加する電圧Ｖsｇはそのトランジスタのしきい値電圧（〜Ｖｔ）と概ね同じとする。ホットエレクトロンの発生領域は、二つのゲート電極ＳＧ、ＭＧが絶縁された絶縁膜ＧＡＰＯＸの下に位置するウェル領域ＰＷＥＬ内のチャネル部分である。このチャネル部分を挟んでソース領域ＭＳから続くチャネルは０Ｖ、ドレイン領域ＭＤから続くチャネルは５Ｖとされ、双方のチャネルの分離部分で電界集中を生じ、これによってソースサイドから生ずるホットエレクトロンをシリコン窒化膜ＳＩＮに注入する。選択ＭＯＳトランジスタＳｔｒのゲート電極ＳＧへ印加する電圧Ｖsｇはそのトランジスタのしきい値電圧（〜Ｖｔ）と概ね同じで、チャネル電流は小さく絞られているから、少ない書き込み電流で書き込みが可能である。ゲート電極ＳＧはメモリゲート電極ＭＧから分離され高電圧が印加されないから選択ＭＯＳトランジスタＳｔｒに対して低耐圧化が可能になる。
【００４０】
メモリゲート電極ＭＧへ電荷を放出して消去する場合にメモリゲート電極ＭＧへの印加電圧Ｖｍｇを１２ボルトとする。これは、酸化膜ＢＯＴＯＸの膜厚が酸化膜ＴＯＰＯＸのそれよりも厚い場合の電圧印加方法である。また、ｐ型ウエル領域ＰＷＥＬへ放出して消去する場合はメモリゲート電極ＭＧへの印加電圧Ｖｍｇを−１２ボルトとする。これは酸化膜ＢＯＴＯＸの膜厚が酸化膜ＴＯＰＯＸのそれよりも薄い場合の電圧印加方法である。なお、消去電圧の絶対値１２ボルトは一例であり、この数値をもって本発明が限定されるものではない。
【００４１】
混載するＣＰＵなどのコア・ロジックの動作電圧が１．８ボルトである場合、読出し時のソース・ドレインへの電圧を書込み時と逆方向に印加するのであれば、ドレイン領域ＭＤに印加する電圧Ｖｄを０ボルト、ソース領域ＭＳに印加する電圧Ｖｓを１．８ボルト、ゲート電極ＳＧへ印加する電圧Ｖｓｇを１．８ボルトとする。この時、消去状態におけるメモリＭＯＳトランジスタＭｔｒのしきい値を０より十分低くしておけば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは０ボルトで読み出すことができる。順方向読出しの場合は、ドレイン領域ＭＤに印加する電圧Ｖｄを１．８ボルト、ソース領域ＭＳに印加する電圧Ｖｓを０とすればよい。また、ＣＰＵなどのコア・ロジックの他に、外部との入出力信号を扱うＩＯ４用のＭＯＳトランジスタが混載される。これはコア・ロジックよりも高い電圧、例えば、３．３ボルト，２．５ボルトなどを扱う。これらＩＯ４用のＭＯＳトランジスタのゲート絶縁膜の膜厚は絶縁膜ＧＡＰＯＸよりも薄い。３．３ボルトの場合で概ね８ナノメートル、２．５ボルトの場合で６ナノメートル程度である。高い絶縁耐圧が必要になる絶縁膜ＧＡＰＯＸよりも薄いが故に、ゲート酸化膜ＳＴＯＸの膜厚としてはそれらを採用することも可能である。印加する読出し電圧としては先の１．８ボルトでも、ＩＯ４用の３．３ボルト又は２．５ボルトでもよい。
【００４２】
図６には図４の不揮発性メモリセルＮＶＣと一緒に混載する他のＭＯＳトランジスタと併せてそれらＭＯＳトランジスタの断面構造が例示される。図６においてＮＶＣは前記不揮発性メモリセル、ＨＶＭＯＳは前記不揮発性メモリセルＮＶＣの情報書換えの為の高電圧を扱う高耐圧ＭＯＳトランジスタ、ＬＶＭＯＳは前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なうためのロジック用ＭＯＳトランジスタである。ロジック用ＭＯＳトランジスタＬＭＯＳはＣＰＵ２などのコアロジックを構成するＭＯＳトランジスタと同じトランジスタとされる。
【００４３】
図６においてＳＧＩは素子分離領域である。代表的に示されたロジック用ＭＯＳトランジスタＬＭＯＳは、コア・ロジック用のｎＭＯＳトランジスタ（Core Logic MOS）用ｐ型ウエルＬＰＷＥＬに形成され、ＬＶＧＯＸはロジック用ＭＯＳトランジスタＬＭＯＳのゲート酸化膜、ＬＶＧはロジック用ＭＯＳトランジスタＬＭＯＳのゲート電極、ＬＶＳＤはロジック用ＭＯＳトランジスタＬＭＯＳのソース・ドレイン領域である。
【００４４】
書込み・消去用の高耐圧ＭＯＳトランジスタＨＶＭＯＳはｐ型ウエルＨＰＷＥＬに形成される。ＨＶＧＯＸは高耐圧ＭＯＳトランジスタＨＶＭＯＳのゲート酸化膜、ＨＶＧはそのゲート電極、ＨＶＳＤはそのソース・ドレイン領域である。
【００４５】
ＩＮＳＭ１は配線層間絶縁膜であり、第１の配線層の内でロジック用ＭＯＳトランジスタＬＭＯＳの低い出力電圧を選択ゲート電極ＳＧに供給する配線Ｍ１ａが設けられ、書込み・消去用の高耐圧ＭＯＳトランジスタＨＶＭＯＳの高い出力電圧をメモリゲート電極ＭＧに供給する配線Ｍ１ｂが設けられている。実際には更に上層の配線が存在するが、ここでは図示を省略する。
【００４６】
前記ゲート酸化膜ＳＴＯＸ，ＬＶＧＯＸ，ＨＶＧＯＸ及びＢＯＴＯＸを全てシリコン酸化膜として、それらの物理的膜厚を夫々、ｔｓ，ｔＬ，ｔＨ，ｔＢと定義すれば、本発明による半導体集積回路では、ｔＬ≦ｔｓ＜ｔＢ＜ｔＨなる関係とする。ここでは，ＩＯ４用のＭＯＳトランジスタ断面図の記載を省略したが、そのゲート絶縁膜の膜厚をｔＩＯとすれば、ｔＬ＜ｔＩＯ＜ｔＢの関係とする。膜厚ｔｓとして膜厚ｔＩＯと同じ膜厚を採用してもｔＬ≦ｔｓ＜ｔＢ＜ｔＨの関係は保たれる。これらの膜がシリコン酸化膜のみでは無い場合、例えば一部に窒化膜が用いられている場合であれば、本発明を特徴付ける膜厚関係を、物理的膜厚から電気的膜厚に一般化することができる。何故ならば、ゲート絶縁膜の構造および膜厚は夫々の印加電圧に対応して設定されるものであり、それに準じた膜厚構成としてセル構造を把握すればよい。
【００４７】
図６に示されるように、スプリットゲート構造の前記不揮発性メモリセルＮＶＣは、前述の如く、ゲート電極ＳＧはメモリゲート電極ＭＧから分離され高電圧が印加されないから選択ＭＯＳトランジスタＳｔｒに対して低耐圧化が可能になっている。したがって、選択ゲート電極ＳＧとコア・ロジック用ＭＯＳトランジスタＬＭＯＳのソース・ドレイン領域ＬＶＳＤとが配線層Ｍ１ａで直接接続され、且つ、メモリゲート電極ＭＧと書込み・消去用ＭＯＳトランジスタＨＶＭＯＳのソース・ドレイン領域ＨＶＳＤとが配線層Ｍ１ｂで直接接続されている。これを前提に、前述の如く、選択用ＭＯＳトランジスタＳｔｒのゲート絶縁膜ＳＴＯＸの物理的又は電気的膜厚は、情報書換えの為の高電圧を扱う高耐圧ＭＯＳトランジスタＨＶＭＯＳのそれよりも薄くなている。これによって、選択ＭＯＳトランジスタＳｔｒのＧｍを高くすることができる。選択ＭＯＳトランジスタＳｔｒのゲート絶縁膜ＳＴＯＸの厚さは最も薄い場合で論理動作を受け持つロジック用ＭＯＳトランジスタＬＭＯＳと同等に設定することができる。Ｇｍが高くなるので、不揮発性メモリセルＮＶＣによるの読出し電流を充分に取ることが可能になり、スプリットゲート型メモリセルＮＶＣに対するリードアクセス動作の高速化を実現する事ができきる。書き込み電流の低減、リードアクセス動作の高速化という点において、フラッシュメモリユニット８を持つ半導体集積回路の低電圧動作と、リードアクセス動作の高速化の実現に好適である。
【００４８】
図７には図４の不揮発性メモリセルＮＶＣにおける選択ＭＯＳトランジスタＳｔｒとメモリＭＯＳトランジスタＭｔｒのチャネル濃度の差異を表したものである。低電圧で大きな読出し電流を取るためには、ＭＯＳトランジスタのしきい値電圧は低いほど良い。しかし、選択ＭＯＳトランジスタＳｔｒのしきい値電圧があまり低過ぎると、そのゲート電圧が０の場合でも完全にはオフにならない。これではリーク電流が正常な読出し動作を阻害してしまう。したがって、選択ＭＯＳトランジスタＳｔｒのしきい値電圧は正の範囲で低いことが望ましい。一方、読出し電流を大きく取るためには、メモリＭＯＳトランジスタＭｔｒのしきい値電圧を十分低くする必要がある。電荷の長時間蓄積を可能にするため、読出しの際のメモリゲート電極ＭＧの電圧は０ボルトに設定しておくことが望ましい。したがって、選択ＭＯＳトランジスタＳｔｒにリークを生じないことを前提とすれば、メモリＭＯＳトランジスタＭｔｒの消去状態のしきい値を負にするのがよい。
【００４９】
従来の浮遊ゲート型であれば、消去電圧を高くすること或いは消去電圧を長時間印加することで充分低いしきい値電圧を得ることが可能である。しかし、本実施形態のようにトラップ性絶縁膜を用いたメモリセルＮＶＣの場合、一定値以下にはしきい値電圧が下がらないという特性がある。故に、メモリＭＯＳトランジスタＭｔｒのしきい値電圧を下げるにはチャネル濃度を調整して、元々のしきい値電圧を低く設定しておかなければならない。このような違いのため、選択ＭＯＳトランジスタＳｔｒのチャネル領域ＳＥの不純物濃度とメモリＭＯＳトランジスタＭｔｒのチャネル領域ＭＥの不純物濃度とでは、必然的に差異を設けなければならない。図７のようにｐ型ウエル領域ＰＷＥＬ上に形成したメモリセルＮＶＣの場合でチャネル領域ＳＥのｐ型不純物濃度Ｎｓｅとチャネル領域ＭＥのｐ型不純物濃度Ｎｍｅを比較すれば、Ｎｓｅ＞Ｎｍｅの関係が成立するように各不純物濃度を設定する。この濃度差は、低電圧下で大きな読出し電流を採ることを更に別の観点より実現するものである。
【００５０】
図８にはＭＯＮＯＳ型の不揮発性メモリセルの別の例が示される。図８の構造は選択ＭＯＳトランジスタＳｔｒの上にメモリＭＯＳランジスタＭｔｒのナイトライド膜が乗り上げた配置を有する。図８においてＰＷＥＬはｐ型ウエル領域、ＣＧＥＩは選択ＭＯＳトランジスタＳｔｒのゲートＣＧをエンハンス型に調整（しきい値電圧を正にする）不純物層、ＭＧＤＩはメモリＭＯＳトランジスタＭｔｒのゲート電極ＭＧをデプレッションに調整（しきい値電圧を負にする）不純物層である。ＭＤはｎ型ドレイン領域、ＭＳはｎ型ソース領域、ＣＧＧＯＸは選択ＭＯＳトランジスタＳｔｒのゲート酸化膜、ＣＧはそのゲート電極である。ＲｔｍＯＸはＯＮＯを構成するボトム酸化膜（Ｏ）、ＳｉＮはＯＮＯを構成するシリコン窒化膜（Ｎ）、ＴｏｐＯＸはＯＮＯを構成するトップ酸化膜（Ｏ）、ＭＧはメモリＭＯＳトランジスタＭｔｒのゲート電極である。
【００５１】
図９には電荷蓄積部位として微細な導電性粒子を用いた不揮発性メモリセルが例示される。下地となる酸化膜ＢＯＴＯＸ上に微粒子ＤＯＴＳが配置される。微粒子ＤＯＴＳの材質としてはポリシリコンが挙げられるが、他の材質でも良い。その粒子直径は、１０ナノメートル以下が望ましい。微粒子ＤＯＴＳを覆い隠すように層間絶縁膜ＩＮＴＯＸを堆積し、その直上にメモリゲート電極ＭＧを設置する。電荷蓄積部位が離散的になる点で、トラップ性の電荷蓄積膜と同等に考えてよい。
【００５２】
図１０には電荷蓄積部位として絶縁膜に覆われた導電性浮遊ゲート電極を用いた不揮発性メモリセルが例示される。電荷蓄積部位は、浮遊ゲートＦＬＧ、トンネル酸化膜ＦＴＯ、層間絶縁膜ＩＮＴＰから成る。層間絶縁膜ＩＮＴＰは、浮遊ゲート型では一般的に用いられているシリコンの酸化膜／窒化膜／酸化膜の積層構造でよい。
【００５３】
以上の説明から明らかなように、上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣは、低電圧で高速な読み出しが可能であり、書き込み電流を少なくすることができるから電源回路が小さくて済み、占有面積の縮小も可能になる。そのような不揮発性メモリセルＮＶＣをフラッシュメモリユニット８及びＦＰＧＡユニット３に採用して半導体集積回路に搭載することにより、ＦＰＧＡユニット３によるハードウェア的な機能設定と、フラッシュメモリユニット８へのプログラムや制御データの書き込みによるソフトウェア的なき能設定とを有機的に連関させて行なうことができ、ユーザの様々の要求機能を実現することができる。しかも高速な処理を実現でき、その上、それらを比較的小さなチップで実現でき、低コスト化も実現することができる。さらに、ＭＯＮＯＳ構造として電荷トラップ性絶縁膜、導電性微粒子層を用いることにより電荷の不所望なリークを防止でき（書込み耐性向上）、フラッシュメモリユニット８及びＦＰＧＡユニット３にて実現される論理機能に対して高い信頼性を保証することができる。
【００５４】
図１１には前記ＦＰＧＡユニット３の一例が示される。ＦＰＧＡユニット３は複数の論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２がマトリクス状に配置されて構成される。論理セルＬ１１〜Ｌ３３、接続セルＣ１１〜５２、及びスイッチセルＳ１１〜Ｓ２２の夫々には前記ＭＯＮＯＳ型不揮発性メモリセルＮＶＣが設けられ、それらに対する書込み／消去状態に応じて所望の機能を設定可能にされる。例えば、論理セルＬ１１〜Ｌ３３はノア、ナンドなどの論理機能をプログラマブルに設定可能にされる。接続セルＣ１１〜５２は対応する論理セルＬ１１〜Ｌ３３と配線との接続をプログラマブルに設定可能にされる。スイッチセルＳ１１〜Ｓ２２は配線間の接続をプログラマブルに設定可能にされる。
【００５５】
上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣＸを採用することにより、読み出し時の低電圧動作が可能である。例えば０．１８μｍルールを用いた世代の製造プロセスが採用される場合において、１．５V電源による動作は論理回路だけでなく、フラッシュメモリの読み出し動作も可能になる。図１１には書き込みや消去の為の制御回路や電源回路の図示を省略しているが、前述に通り書込み電流を小さくできるので、その分だけ電源回路を小さくでき、チップ占有面積の縮小が達成されている。
【００５６】
図１２には前記ＦＰＧＡユニット３の別の例が示される。ＦＰＧＡユニット３は論理ブロックＬＢ１１〜ＬＢ２２と相互結線ブロックＣＢ００とを有する。論理ブロックＬＢ１１〜ＬＢ２２及び相互結線ブロックＣＢ００の夫々には前記ＭＯＮＯＳ型不揮発性メモリセルＮＶＣＸが設けられ、それらに対する書込み／消去状態に応じて所望の機能を設定可能にされる。例えば、論理ブロックＬＢ１１〜ＬＢ２２はレジスタや演算器などの論理機能をプログラマブルに設定可能にされる。相互結線ブロックＣＢ００は論理ブロックＬＢ１１〜ＬＢ２２に設定される機能回路の相互接続をプログラマブルに設定可能にされる。この構成は、一般に、ＣＰＬＤ（Complicated Programmable Logic Device）と呼ばれる構成に対応される。プログラム可能な相互結線ブロック周辺に配線が集中しているので、配線遅延が小さくほぼ一定になるというメリットがある。
【００５７】
これによっても図１１と同様に、上述のゲート絶縁膜に関するｔＬ≦ｔｓ＜ｔＨの関係を有し、スプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣを採用することにより、読み出し時の低電圧動作が可能であり、チップ占有面積の縮小が達成されている。
【００５８】
図１３には前記論理セルＬ１１の一例が示される。同図に示される回路は、３入力の組合せ論理、フリップフロップ、ラッチ回路としてプログラム可能にされる。図において３０で示されるスイッチがスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成される。
【００５９】
図１４にはスイッチ３０の一例が示される。前記不揮発性メモリセルＮＶＣに読み出し選択ＭＯＳトランジスタ３１と書き込み選択ＭＯＳトランジスタ３２が接続される。ゲート信号線Ｇ１は不揮発性メモリセルＮＶＣのメモリゲートＭＧに接続され、ゲート信号線Ｇ２は不揮発性メモリセルＮＶＣの選択ゲートＳＧに接続される。ＷＳ１，ＷＳ２は書き込み選択線、ＷＲ１は読み出し選択線である。
【００６０】
図１５には前記スイッチ３０のスイッチ状態を決定するための電圧条件が例示される。不揮発性メモリセルＮＶＣに対する消去は、Ｇ１に例えば１２Ｖ、Ｇ２に例えば１．５Ｖを印可する。これによって、記憶ノードの電荷がゲートに引き抜かれる。消去によって、メモリＭＯＳトランジスタＭｔｒのしきい値電圧は、例えば−１Ｖとなる。書込みを行うメモリセルＮＶＣに対しては、ＷＳ１に例えば６Ｖを、ＷＳ２に例えば８Ｖを印可することでメモリＭＯＳトランジスタＭｔｒのドレインに６Ｖを印可し、同時にＧ１に例えば８Ｖを、Ｇ２に例えば１Ｖを印可する。これによって、Ｇ１が接続されたトランジスタＭｔｒではＧ２に近い領域でホットキャリアの発生が起こり、記憶ノードに電荷が注入される。この書き込みは、ホットキャリアの発生効率が高いため、高速に行われる。書き込みによって、メモリＭＯＳトランジスタＭｔｒＣのしきい値電圧は、例えば２Ｖとなる。一方、書き込みを行わないメモリセルＮＶＣでは、ＷＳ１とＷＳ２のどちらか一方が０Ｖとなるため(図１５ではＷＳ２が０Ｖの場合を図示)、メモリセルＮＶＣのドレインに電圧が印可されない。この時は、メモリＭＯＳトランジスタＭｔｒのしきい値電圧はほぼ消去時と同じであり、例えば−１Ｖである。通常使用時は、ＷＲ１に例えば１．５Ｖを印可し、他は０Ｖとする。これによって、端子ＩとＯとは、書き込みが行われていなければ導通し、書き込みが行われていれば非導通となる。
【００６１】
図１６には前記スイッチ３０の別の例が示される。図１４に対してＷＲ１及びこれで制御していたＭＯＳトランジスタ３１を削除した。書き込みの選択は図１４と同様にＷＳ１とＷＳ２の電圧関係によって行う。端子ＩとＯを繋ぐ経路には不揮発性メモリセルのみしかないため、不揮発性メモリセルの書き込みされ状態において端子ＯとＩの間の抵抗を小さくすることができる。
【００６２】
図１７には前記スイッチ３０の更に別の例が示される。図１６に対してＷＳ２を不要とした。書き込み選択時には、ＷＳ１に例えば７Ｖを印可すると、不揮発性メモリセルＮＶＣのドレインには７ＶからＷＳ１が接続されたＭＯＳトランジスタ３２のしきい値電圧だけ低い値が印加される。この状態の時に不揮発性メモリセルＮＶＣのゲートＧ１に８Ｖを印可すると不揮発性メモリセルＮＶＣではホットキャリアの発生が起こり、記憶ノードに電荷が注入される。
【００６３】
図１８には前記論理セルＬ１１の別の例としＡＮＤ／ＯＲ回路が例示される。論理セルＬ１１は複数のＡＮＤ（アンド）面３５とＯＲ（オアー）面３６を有し、ＡＮＤ面３５同士はスイッチ３７で接続分離可能にされ、ＯＲ面３６同士はスイッチ３８で接続分離可能にされる。横方向に隣合うＡＮＤ面３５とＯＲ面３６は夫々スイッチ３９で接続分離可能にされる。４０はＡＮＤ面３５への入力回路、４１はＯＲ面３６からの出力回路、４２はＡＮＤ面３５側の入出力回路、４３はＯＲ面３６側の入出力回路である。
【００６４】
図１９にはＡＮＤ面３５及びＯＲ面２６の一例が概略的に例示される。図において不揮発性メモリセルは従来のフローティングゲート型フラッシュメモリのような回路記号で図示されているが、実際は図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成される。小面積でＡＮＤ面３５及ぶＯＲ面３６を構成できるため、任意の組み合わせ論理を効率的に実現可能となる。設定され機能を用いて動作させる時にはＣＰＵ２などのロジック回路と同じ電圧、例えば１．５Ｖのような低電圧電源で動作させることができる。尚、図１８及び図１９には不揮発性メモリセルに対する書込み及び消去の為の制御回路及び電圧回路は図示を省略してある。
【００６５】
図２０には前記スイッチセルＳ１１の例が示される。スイッチセルＳＬ１１は、縦方向信号配線４５と横方向信号配線４６とを選択的に接続分離可能なスイッチ４７がマトリクス配置され、縦方向の配線間を選択的に接続分離可能なスイッチ４９と横方向の配線間を選択的に接続分離可能なスイッチ４８を有する。前記スイッチ４７，４８，４９は図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成される。小面積でスイッチセルＳ１１を構成でき、スイッチ状態が設定された後の動作ではＣＰＵ２などのロジック回路と同じ電圧、例えば１．５Ｖのような低電圧電源で動作させることができる。尚、図２０には不揮発性メモリセルに対する書込み及び消去の為の制御回路及び電圧回路は図示を省略してある。
【００６６】
図２１にはフラッシュメモリユニット８の一例が概略的に示される。基本構成はＮＯＲ型で、階層型ビット線構造を採る。簡略化のため、ここでは２本のグローバルビットＢＬＰ，ＢＬＱ線を代表して示す。センスアンプＳＡＰにはグローバルビット線ＢＬＰが接続されている。グローバルビット線ＢＬＰにはローカルビット線への分岐がある。ＺＡＰはローカルビット線ＬＢＡＰを選択するための選択ＭＯＳトランジスタである。ローカルビット線ＬＢＡＰには複数のメモリセルＭＰＡ１〜ＭＰＡ４が接続されている。前記メモリセルＭＰＡ１〜ＭＰＡ４は上述のスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣとされる。図では４個のメモリセルを代表して示すが、接続されるメモリセル数としては６４個等であってもよい。ローカルビット線ＬＢＡＰに接続されるのはメモリセルの選択ＭＯＳトランジスタ側である。選択ＭＯＳトランジスタＺＡＰ及びメモリセルＭＰＡ１〜ＭＰＡ４を纏めてブロックＢＬＣＰＡとする。ブロックＢＬＣＰＡに対し対称に並ぶブロックＢＬＣＱＡでは、メモリセルＭＱＡ１〜ＭＱＡ４がローカルビット線ＬＢＡＱに接続され、ＺＡＱがそれらを選択するＭＯＳトランジスタである。ブロックＢＬＣＱＡに対応するグローバルビット線はＢＬＱであり、センスアンプＳＡＱに繋がる。
【００６７】
選択ＭＯＳトランジスタＺＡＰ，ＺＡＱはコア・ロジック用ＭＯＳトランジスタ（図６のロジック用ＭＯＳトランジスタＬＭＯＳ）と同じゲート酸化膜厚を有するＭＯＳトランジスタであり、それらのゲート電極に信号を送るドライバがＺＳＬＡである。ドライバＺＳＬＡもコア・ロジック用ＭＯＳトランジスタ（図６のロジック用ＭＯＳトランジスタＬＭＯＳ）で構成する。
【００６８】
メモリセルＮＶＣの選択ＭＯＳトランジスタＳｔｒのゲート電極は、横方向に隣接するブロックを横断したワード線に接続される。例えば、ワード線ＷＡＰ１はブロックＢＬＣＰに属するメモリセルＭＰＡ１の選択ＭＯＳトランジスタＳｔｒのゲート電極が、ブロックＢＬＣＱに属するメモリセルＭＰＡ２の選択ＭＯＳトランジスタＳｔｒのゲート電極が接続されている。ワード線ＷＡＰ１を選択するのはドライバＷＳＬＡ１である。これもコア・ロジック用ＭＯＳトランジスタを用いる。ワード線ＷＡＰ２乃至ワード線ＷＡＰ４にはドライバＷＳＬＡ２乃至ドライバＷＳＬＡ４が１対１で対応する。ドライバＷＳＬＡ１乃至ドライバＷＳＬＡ４及びドライバＺＳＬＡを纏めて、ドライバ群ＤＥＣＡと名付ける。
【００６９】
メモリセルＮＶＣにおけるメモリＭＯＳランジスタＭｔｒのゲートも図の横方向を横断する。ＭＷＡＰ１はメモリセルＭＰＡ１及びメモリセルＭＱＡ１のメモリＭＯＳトランジスタＭｔｒに共通する配線である。書込み・消去時に高電圧を印加するため、配線ＭＷＡＰ１に電圧を供給するドライバＭＧＳＬＡ１を高耐圧ＭＯＳトランジスタで構成する。配線ＭＷＡＰ２乃至配線ＭＷＡＰ４にはドライバＭＧＳＬＡ２乃至ドライバＭＧＳＬＡ４が１対１で対応する。書込み時はブロックＢＬＣＰＡとブロックＢＬＣＱＡで共有する配線ＣＯＭＳＬに５ボルトを供給する必要がある。これは高耐圧ＭＯＳトランジスタで構成するドライバＰＲＶＳで行う。高耐圧ＭＯＳトランジスタで構成するドライバＭＳＧＬＡ１乃至ドライバＭＳＧＬＡ４及びドライバＰＲＶＳＡを纏めて、ドライバ群ＨＶＤＲＶＡと名付ける。図に示すように、グローバルビット線ＢＬＰ，ＢＬＱには、更に図示を省略する他のブロックが接続され、それらに対応するドライバ群が存在する。読出し時にはドライバ群ＤＥＣＡ等に含まれる個々のドライバが、アドレスに応じてワード線を選択するが、これらはコア・ロジックと同等の性能を持つが故に、選択したワード線を高速に駆動できる。不揮発性メモリセルＭＰＡ１〜ＭＱＡ４は図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルで構成され、その選択ＭＯＳトランジスタは同じくコア・ロジックのＭＯＳトランジスタ（ロジック用ＭＯＳトランジスタ）と同等のＧｍ性能を持つからである。したがって、情報の読出しを高速に行うことが可能となる。
【００７０】
次に、図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルを採用したＦＰＧＡユニット３及びフラッシュメモリユニット８に対するプログラムにつて説明する。
【００７１】
ＦＰＧＡユニット３に対する機能設定及びフラッシュメモリユニット８に対するデータやプログラム書込みは、図１で説明したようにＩＯ４を用いて行なってもよいが、その場合には、ＩＯ４をＥＰＲＯＭライタなどの外部書き込み装置に接続して処理を行なうことが効率的である。その場合には半導体集積回路の所定の動作モードを設定し、外部書込み装置にとってＦＰＧＡユニット３やフラッシュメモリユニット８が単体デバイスのように取り扱えるようにすればよい。
【００７２】
図２２にはＦＰＧＡユニット３に対しては専用のＦＰＧＡライタのような書込み装置５０を用いる場合の例が示される。半導体集積回路１Ｃは、ＦＰＧＡライト専用のインタフェース回路５１をＦＰＧＡユニット３に接続して備える。
【００７３】
図２３にはＦＰＧＡユニット３及びフラッシュメモリユニット８のプログラムに高周波インタフェース回路（ＲＦＩＦ）５２を用いる例が示される。ＲＦＩＦ５２は、例えば２．４ＧＨｚ帯などの高周波を用いて、無線ネットワーク又はこの無線ネットワークと繋がる他のネットワークを通して、ＦＰＧＡユニット３又はフラッシュメモリユニット８に対するプログラムが可能となる。これによって、半導体集積回路１Ｄを出荷した後、或は回路基板に実装された後、新たな機能の追加や、プログラムのバグの修正などに便利である。
【００７４】
図２４にはＦＰＧＡユニット３及びフラッシュメモリユニット８に対するプログラムフローが例示される。
【００７５】
以上説明した半導体集積回路１、１Ａ〜１ＤはＦＰＧＡユニット３とフラッシュメモリユニット８の２つのプログラム可能な領域を備える。フラッシュメモリユニット８に対するプログラムはマイコン部２に対するソフトウエア的な設計と捉えることができる。ＦＰＧＡユニット３に対するプログラムはハードウエア的な設計と捉えることができる。このＦＰＧＡユニット３の設計には、通常の回路部分、すなわちプログラムで変更できないハードウエアの部分を含む場合がある。また、マイコン部のソフトウエアの設計では、ＦＰＧＡユニット３に設定されたハードウェア部分をインタフェース回路などとして動作させたり、いわゆるアクセラレータとして動作させたりする場合がある。ＦＰＧＡユニット３のハードウェア機能と、そのハードウェア機能を利用する為のＣＰＵの動作プログラム又はそのハードウェアをチューニングするデータ等をマイコン部２のフラッシュメモリユニット８に格納したりするという機能は、ひとつのシステム内でソフトで処理する部分とハードで処理する部分とを、うまく切り分け、協調させながら設計を進めて行くい、所謂協調的設計（Ｃｏ−Ｄｅｓｉｇｎ）の手法をひとつのチップ上に持ち込むこととなる。これは本発明が実現する新しい概念である。
【００７６】
図２４には上記協調的設計フローが例示される。上記協調的設計では、先ず、このシステムで必要なシステム仕様を決定し（Ｓ１）、これを実現するためのアルゴリズムを決定する（Ｓ２）。次の最適化のステップ（Ｓ３）にてマイコン部２での処理をどのようにし、ＦＰＧＡユニット３での処理をどのようにするかを決定する。尚、決定後にそれぞれの設計を進めるが、後に述べる協調検証の結果によって、必要に応じてここまで戻って再設計を行う場合もある。最適化のステップ（Ｓ３）の後、マイコン部２では、ソフトウエア部分の仕様を決定し（Ｓ４）、これに従ってソフトウエアの設計を行い（Ｓ５）、実際のプログラミングを行う（Ｓ６）。一方、ＦＰＧＡユニット８ではハードウエアの仕様を決定し（Ｓ７）、ビヘイビア記述を経てＨＤＬ記述を完成させる（Ｓ８，Ｓ９）。マイコン部２でのプログラミング、ＦＰＧＡユニット８でのＨＤＬ記述が完成した状態で、両者をひとつのシステムと見たてて検証を行う。これが協調検証のステップ（Ｓ１０）である。この結果に応じて必要なフィードバックを行う。前に述べたように最適化（Ｓ３）まで戻ることもあれば、各々の設計内容を修正する場合もある。これらを経て、検証がＯＫとなったら、マイコン部２のフラッシュメモリユニット８にプログラムを書き込む（Ｓ１１）。また、ＦＰＧＡユニット８に対しては、ＨＤＬ記述に基づいて論理合成を行い（Ｓ１２）、配置配線を決め（Ｓ１３）、これをＦＰＧＡユニット８に反映するように、結線を決定する為の多数の不揮発性メモリセルのプログラムを行なう（Ｓ１４）。
【００７７】
以上によって一連の設計と機能設定が終了する。これにより、ソフト部とハード部両方をプログラミングで設計することができるので、実現したいシステム仕様に合った機能を持つ半導体集積回路の実現が容易である。尚、図２４の各ステップにおいて、それぞれに適したツールを用意するのがよい。これは、ソフトとハードの協調設計をひとつのチップ上に実現するという新たな概念を実現するための設計ツールとなる。
【００７８】
図２５には上記協調的設計フローの別の例が示される。同図に示される設計フローは、一定機能を例えばベンダ（半導体集積回路の提供者）側が用意し、その他の機能をそれとは異なるユーザ（半導体集積回路の利用者）側が用意するという半導体集積回路を実現するものである。ここでは、ベンダ側はＦＰＧＡユニット８とマイコン部２の一部機能（マイコン部第１機能）をプログラムし、ユーザ側はマイコン部２の他の機能（マイコン部第２機能）のみをプログラムする。ベンダによる処理は図２４と同じである。ユーザによる処理は、ユーザ設計対象部分をどのようにするかを決定し（Ｓ１５）、その後は前記ステップＳ３〜Ｓ６、Ｓ１１と実質的に同じ処理（Ｓ１６〜Ｓ１９）とされる。
【００７９】
この例では、例えば、ベンダ側は、この半導体集積回路が実現する機能の主用部分及び選択肢を、ＦＰＧＡユニット８とマイコン部２の一部をプログラミングすることで用意し、ユーザ側は実際の応用に依存する部分をマイコン部２の一部をプログラミングすることで用意する。この例によれば、ベンダ側は大まかな仕様は同じだが、具体的な応用毎に細部で異なる仕様を要求する複数のユーザに対して１種類の半導体集積回路の開発で対応することができる。一方、ユーザ側は、例えば何らかの標準化規格部分の設計はベンダ側に用意させ、実際の応用で変更しなければならない部分のみの設計に注力することができる。
【００８０】
尚、図２５では、ベンダとユーザは、夫々単一であったが複数であってもよい。既に述べたように、複数のユーザがいる場合のほかに、ベンダＡが設計する部分とベンダＢが設計する部分があり、これをユーザがさらに変える場合、ベンダＡとＢが時間的に、或いは階層的にずれ、ベンダＢがベンダＡのユーザでもある場合なども有る。
【００８１】
図２６はベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について例示する。ベンダ側はＦＰＧＡユニット８をプログラムする。半導体集積回路の主要性能をベンダ側で決定する場合に用いる。例えば、半導体集積回路を暗号処理用チップ、或は動画像の圧縮伸長処理用チップ等に適用する場合である。ユーザ側は、そのような特徴を持ったプロセッサとして、マイコン部２をプログラムして使う。
【００８２】
図２７はベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について別の例を示す。ベンダ側はＦＰＧＡユニット３とフラッシュメモリユニット８に対してプログラムを行なわずにハードウェアだけとしての半導体集積回路を提供する。ユーザ側では、ＦＰＧＡユニット３とマイコン部のフラッシュメモリユニット８の両方をプログラムする。これによってユーザの自由度が増す。
【００８３】
図２８はベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について更に別の例を示す。ベンダ側はＦＰＧＡユニット３をプログラムすると共にマイコン部第１機能を実現するようにラッシュメモリユニット８をプログラムして半導体集積回路を出荷する。ユーザ側では、マイコン部第２機能を実現するようにラッシュメモリユニット８をプログラムする。簡単なカスタマイズのみを行いたいユーザ向けに適している。
【００８４】
図２９には半導体集積回路にプログラムされる特定用途向け機能の一例が示される。ＦＰＧＡユニット３とフラッシュメモリユニット８の２つのプログラム可能な領域を備える前記半導体集積回路１、１Ａ〜１Ｄにおいては、（Ａ）欄に示されるように、夫々に対するプログラム内容にしたがって、特定用途の性能を向上させることができる。この特定用途とは何かということと、マイコンプログラムで何をやらせるかということで、半導体集積回路１、１Ａ〜１Ｄの使い方を規定することができる。例えば、（Ｂ）欄に示されるように、半導体集積回路に所定のアルゴリズムにしたがった特定の暗号処理の機能を強化もしくは追加する場合、そのハードウェア的な観点よりＦＰＧＡユニット３に対する機能設定で前記特定の暗号処理のためのハードウェア機能を設定する。このときマイコン部２のフラッシュメモリユニット８に対しては、ユーザ毎にオプションプログラムの追加などを行う。これによって、前記特定の暗号処理を望むユーザ向けに開発したチップを複数の要求の異なるユーザへ供給することが可能になる。また、（Ｃ）欄に示されるように、半導体集積回路に動画像のＣＯＤＥＣ（符号化復号化）を強化若しくは追加する場合、そのハードウェア的な観点よりＦＰＧＡユニット３に対する機能設定で特定のＣＯＤＥＣ処理のためのハードウェア機能を設定する。このときマイコン部２のフラッシュメモリユニット８に対しては、ユーザ毎に表示装置への最適化などを行う。これによって、動画像ＣＯＤＥＣ処理を望むユーザ向けに開発したチップを複数の表示装置への要求の異なるユーザへ供給することができる。
【００８５】
上記（Ｂ）欄及び（Ｃ）欄に示したように、一種類の半導体集積回路に対して、特定の暗号処理、或は特定のＣＯＤＥＣ処理を強化することができ、更にユーザ毎のカスタマイズもできる。この柔軟な機能によって、一種類の半導体集積回路で少量多品種の展開が可能となる。
【００８６】
図３０にはベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例が示される。同図に示される半導体集積回路１Ｅは、図１の構成に対してＦＰＦＡユニット３に対する書き込み許可回路５３が付加されている。ベンダ側とユーザ側とでそれぞれプログラムを行う場合、ベンダ側はユーザを特定するため、或いは変更箇所の範囲を限定するために、ＦＰＧＡユニット３に対する書き込みに制限を加える場合がある。書き込み許可回路５３はこれに対処するものであり、ＩＯ４等を介して特定のパスワードが入力されたときＦＰＧＡユニット３に対する書き込みを許可する機能、２種類のパスワードがあり、各々書き込みを許可する領域或いは範囲を異ならせる機能等を実現する。また、パスワードを設けずに、ユーザが書き込み可能部分のみにアクセスできるようにする機能であってもよい。パスワード又は鍵としては、コマンドを入力しても良いし、或いはベンダ側の領域に対しては特定の端子に特定の信号を与えた時のみ許されたり、更に、この特定の端子を、パッケージにチップが封入された後はユーザが触れることができない構造にしてもよい。
【００８７】
図３１にはベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例が示される。同図に示される半導体集積回路１Ｆは図３０の構成に対して、フラッシュメモリユニット８の一部の記憶エリアだけをユーザに開放する構成としている。記憶領域はユーザ開放領域８Ｅ１、ユーザ非開放領域８Ｅ２を有する。ここでは、フラッシュメモリユニット８に対するアクセスに際して入力されるコマンドに付加された暗証コードが所定の鍵データに一致するときユーザ非開放領域のアクセスを許可する構成を採用している。鍵データはフラッシュメモリユニット８の領域８Ｅ３に格納される。
【００８８】
図３２及び図３３には本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例が示される。図３２は平面図、図３３は正面図である。ＭＣＭ６０は、ＭＯＮＯＳ混載マイコンチップ６１、ＭＯＮＯＳ混載ＦＰＧＡチップ６２、ＲＦチップ６３及びＤＲＡＭ６４を高密度実装基板に搭載して成る。ＭＯＮＯＳ混載マイコンチップ６１は前記マイコン部２と同様の機能を有し、図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣで構成されたフラッシュメモリユニットを備えている。ＭＯＮＯＳ混載ＦＰＧＡチップ６２は、前記ＦＰＧＡユニット３と同様の機能を備え、論理機能定義データを保持する記憶セルとして、図４などで説明したスプリットゲートのＭＯＮＯＳ構造を備えた不揮発性メモリセルＮＶＣを備える。
【００８９】
ＭＣＭ６０において、ＲＦチップ６３やＤＲＡＭ６４などの特定機能をガラス基板に搭載した高密度実装基板に加えることにより、ユーザの実現したい機能を高性能で且つシングルチップ化する場合よりも短い期間で実現可能になる。
【００９０】
図３４及び図３５には本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例が示される。図３４は平面図、図３５は正面図である。ＭＣＰ化された半導体装置６５は、前記ＭＯＮＯＳ混載マイコンチップ６１及びＭＯＮＯＳ混載ＦＰＧＡチップ６２を搭載する。これにより、試作期間が短く、かつ低電力なシステムを構成できる。
【００９１】
図３６にはＳＯＣ(システムオンチップ)型のシステムＬＳＩ等と称される半導体集積回路に本発明を適用した例が示される。半導体集積回路１Ｇは、ＭＯＮＯＳ混載マイコン部２、ＭＯＮＯＳ混載ＦＰＧＡユニット３と共に、暗号処理アクセラレータブロック７０、モデム機能ブロック７１、ＪＡＶＡ（登録商標）プログラムによるアクセラレータブロック７２、音声・動画像のＣＯＤＥＣ処理アクセラレータブロック７３、センサなどに用いるＭＥＭＳブロック７４、インタフェースブロック４を搭載して成る。マイコン部２によるソフト処理とＦＰＧＡユニット３によるハード処理とを関連付けてプログラマブルに機能設定可能な構成が１個の半導体集積回路上で実現され、今後のマルチメディア処理の高速化に容易に対応するのに資することができる。
【００９２】
図３７には本発明に係る半導体装置を適用したデータ処理システムの一例が示される。同図に示されるシステムは携帯電話機などの携帯機器システムであり、アンテナ８０、パワーアンプ８１、高周波部（ＲＦ−ＩＣ）８２、ベースバンドプロセッサ８３、Ａ／Ｄ・Ｄ／Ａ８４、マイク・スピーカ８５、アプリケーションプロセッサ８６、液晶ディスプレイ（ＬＣＤ）８７、ＬＣＤドライバ８８、ＲＯＭ８９、ＲＡＭ９０、ＩＣカードインタフェース９１及びフラッシュメモリカードインタフェース９２を備えて成る。前記ベースバンドプロセッサ８３及びアプリケーションプロセッサ８６は、前記半導体集積回路１、１Ａ〜１Ｇ又はＭＣＭ６０或はＭＣＰ化された半導体装置６５によって構成され、何れにおいても、夫々は前記ＭＯＮＯＳ混載マイコン部とＭＯＮＯＳ混載ＦＰＧＡユニットを搭載している。したがって、前記ベースバンドプロセッサ８３及びアプリケーションプロセッサ８６の夫々は、ＭＯＮＯＳ混載マイコン部によるソフトウェア処理とＭＯＮＯＳ混載ＦＰＧＡユニットによるハード処理とを関連付けてプログラマブルに機能設定可能であるから、市場の変化、規格の変化、サービスの変化に迅速に対応可能になる。
【００９３】
次に、図６で説明した不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタ（ロジック用ＭＯＳトランジスタ）と高耐圧ＭＯＳトランジスタを形成する時のプロセスフローを図３８乃至図４５に基づいて説明する。
【００９４】
図３８を説明する。ｐ型シリコン基板ＰＳＵＢ上に、素子分離酸化膜領域ＳＧＩを形成し、コア・ロジック用ｎ型ＭＯＳトランジスタ（ｎＭＯＳ）用のｐ型ウエルＰＷＬ、同ｐ型ＭＯＳトランジスタ（ｐＭＯＳ）用のｎ型ウエルＮＷＬ、書込み・消去用の高電圧制御用ｎ型ＭＯＳトランジスタ（ｎＨＶＭＯＳ）用のｐ型ウエルＨＰＷＬ、同ｐ型ＭＯＳトランジスタ（ｐＨＶＭＯＳ）用のｎ型ウエルＨＮＷＬ、メモリセル領域のｎ型ウエルＭＷＬを形成する。次に、夫々のＭＯＳトランジスタのしきい値を制御するための不純物を、チャネル表面になる領域に導入する。ｎＭＯＳ用しきい値用ＮＥ、ｐＭＯＳしきい値用ＰＥ、ｎＨＶＭＯＳ用ＨＮＥ、ｐＨＶＭＯＳ用ＨＰＥ、メモリＭＯＳトランジスタ用ＭＥである。
【００９５】
図３９を説明する。基板表面を清浄に処理した後、メモリＭＯＳトランジスタの下部酸化膜ＢＯＴＯＸ（５ナノメートル）を熱酸化で形成し、その直上にシリコン窒化膜ＳＩＮ（１５ナノメートル）を気相成長法で堆積する。ＳＩＮ表面に熱酸化処理を施し、上部酸化膜ＴＯＰＯＸ（２ナノメートル）を形成する。続いて、ｎ型ポリシリコンでメモリゲート電極層となるＮＭＧ（１００ナノメートル）、及びＭＧ保護用のシリコン酸化膜ＣＡＰ（１００ナノメートル）を順次、堆積する。
【００９６】
図４０を説明する。フォトリソグラフィ技術とドライエッチ技術を用いて、メモリＭＯＳトランジスタのゲート電極ＭＧ１、ＭＧ２の形状に加工する。これは図面の奥行き方向に長い線状の形状であり、ワード線と同じ本数だけ存在するが、図面上では２本で代表させる。加工の際は、ＢＯＴＯＸ表面が露出する段階でドライエッチを停止し、残ったＢＯＴＯＸをフッ酸で除去する。これは基板表面に不要なエッチダメージが入らないようにするための手法である。このフッ酸処理により、基板表面が露出される。続いて、熱酸化膜ＢＯＸ（５ナノメートル）を形成し、シリコン酸化膜ＨＶＧＯＸ（１５ナノメートル）を堆積する。将来、この２層の酸化膜は、高電圧制御用ＭＯＳトランジスタのゲート酸化膜に供される。単なる堆積膜だけでは信頼性が劣るために積層構造とする。
【００９７】
図４１を説明する。フォトリソグラフィ技術によりフォトレジストを加工しＲＥＳ１の形状にする。シリコン酸化膜に対する異方性ドライエッチ技術により、選択ＭＯＳトランジスタのチャネル領域に存在する酸化膜を除去して基板表面を露出させる。この工程により、メモリＭＯＳトランジスタの選択ＭＯＳトランジスタ側にはＨＶＧＯＸが加工された側壁スペーサＧＡＰＳＷも同時に形成される。ＲＥＳ１を残したまま、選択ＭＯＳトランジスタのチャネル領域にしきい値調整用の不純物層ＳＥを形成する。ＳＥとＭＥは、図７にて開示した関係に従うものとする。
【００９８】
図４２を説明する。フォトリソグラフィ技術を用いてレジストＲＥＳ２を加工し、コア・ロジック用のＭＯＳトランジスタを形成する領域（ＬＭＯＳエリア）のみを開口する。フッ酸処理によりＢＯＸとＨＶＧＯＸからなる積層構造の酸化膜を完全に除去する。
【００９９】
図４３を説明する。前図に記載のＲＥＳ２を除去して洗浄工程を経た後、露出した基板表面（コア・ロジック部と選択ＭＯＳトランジスタ部）に熱酸化膜（４ナノメートル）を形成する。これがコア・ロジック用ＭＯＳトランジスタｎＭＯＳ，ｐＭＯＳ（ＬＭＯＳ）のゲート酸化膜ＬＶＧＯＸおよび選択ＭＯＳトランジスタ（Ｓｔｒ）のゲート酸化膜ＳＴＯＸになる。便宜上、ここではＬＶＧＯＸとＳＴＯＸを別名称としたが、この製造方法であれば両者が同一の膜厚となることが明らかである。全面にノンドープのポリシリコン（１５０ナノメートル）を堆積し、ｎＭＯＳおよびｎＨＶＭＯＳを形成する領域上ではｎ型に、ｐＭＯＳおよびｐＨＶＭＯＳを形成する領域ではｐ型になるように不純物を導入しておく。不純物の濃度は夫々１×１０の２０乗以上とする。続いて、全面にシリコン酸化膜（２０ナノメートル）を堆積する。後、フォトリソグラフィ技術とドライエッチ技術を用いて、ｎＭＯＳのゲート電極ＬＶＧｎ、ｐＭＯＳのゲート電極ＬＶＧｐ、ｎＨＶＭＯＳのゲート電極ＨＶＧｎ、ｐＨＶＭＯＳのゲート電極ＨＶＧｐを形成する。メモリ領域（ＮＶＣエリア）では選択ＭＯＳトランジスタ（Ｓｔｒ）のソース側のゲート電極端のみを加工しておく。０．１８ミクロン世代でのゲート長は、例えばコア・ロジックでは０．１５ミクロン、ＨＶＭＯＳでは１．０ミクロンとなるが、これは扱う電圧が異なる事による必然的結果である。続いて、適宜、フォトリソグラフィ技術と不純物イオンのインプランテーション技術を用いて、ｎＭＯＳ用の浅い接合を持つｎ型ソース／ドレインＬＬＤＤｎ、ｐＭＯＳ用の浅い接合を持つｐ型ソース／ドレインＬＬＤＤｐ、ｎＨＶＭＯＳ用の高耐圧接合を持つｎ型ソース／ドレインＨＬＤＤｐ、ｐＨＶＭＯＳ用の高耐圧接合を持つｐ型ソース／ドレインＨＬＤＤｐを形成する。これらソースおよびドレインは、使用する電圧に対して十分な接合耐圧を確保することを前提として設計されるべきものである。ここで導入したソース／ドレイン不純物の濃度は、コア・ロジック用の方がＨＶＭＯＳのそれよりも高くなる。また、選択ＭＯＳトランジスタのソースにはｎ型拡散層ＭＳＭが形成されるが、ここで開示した製造方法によれば、ＭＳＭ＝ＬＬＤＤｎとすることができる。
【０１００】
図４４を説明する。ここではメモリＭＯＳトランジスタ（Ｍｔｒ）のドレイン領域を形成する。フォトリソグラフィ工程により、メモリＭＯＳトランジスタ（Ｍｔｒ）のドレインとなる領域に対して、境目をメモリゲートＭＧ１およびＭＧ２上としてレジストＲＥＳ３を開口する。酸化膜およびポリシリコンを異方性ドライエッチで加工して、２つの選択ＭＯＳトランジスタ（Ｓｔｒ）のゲート電極ＳＧ１およびＳＧ２を形成する。ＲＥＳ３を除去せずに、ｎ型不純物のイオン打込みを行い、メモリＭＯＳトランジスタ（Ｍｔｒ）のドレイン領域ＭＤＭを形成する。
【０１０１】
図４５を説明する。全面にシリコン酸化膜（１００ナノメートル）を堆積し、続いて全面に異方性ドライエッチを施す。この処理により、全てのゲート電極の側壁にスペーサＳＷＳＰＬＤＤを形成する。全てのｎ型トランジスタのソース／ドレインに高濃度のｎ型拡散層Ｎを、ｐ型トランジスタのソース／ドレインに高濃度のｐ型拡散層を、イオン打込みと熱処理で形成する。続いて、全てのソース・ドレイン、およびＬＶＧｎ、ＬＶＧｐ、ＨＶＧｎ、ＨＶＧｐ、ＳＧ１、ＳＧ２の表面から酸化膜を除去し、シリコンを露出させる。前面に金属コバルト（１０ナノメートル）を堆積し、７００℃の熱処理を加えて自己整合コバルトシリサイドを形成する。反応しなかった不要なコバルトを洗浄除去し、再び７５０℃で処理を施して、低抵抗のコバルトシリサイド層ＣＯＳを形成する。その後、全面に絶縁用の酸化膜ＩＮＳＭ１を堆積する。以降の配線工程は、従来技術を用いて差し支え無い。
【０１０２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、不揮発性メモリセルの具体的なデバイス構造は図４、図８等に限定されず適宜変更可能である。
【０１０４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１０５】
すなわち、選択ＭＯＳトランジスタ（第２のＭＯＳ型トランジスタ）とメモリＭＯＳトランジスタ（第１のＭＯＳ型トランジスタ）とのスプリットゲート構造を前提とする不揮発性メモリセルに対し、選択ＭＯＳトランジスタのゲート絶縁耐圧を、メモリＭＯＳトランジスタのそれよりも低くし、或は、選択ＭＯＳトランジスタのゲート絶縁膜の物理的又は電気的膜厚を高耐圧ＭＯＳトランジスタ（第４ＭＯＳトランジスタ）のそれよりも薄くする。これによって、選択ＭＯＳトランジスタのＧｍを高くすることができる。Ｇｍが高くなるので、読出し電流を充分に取ることが可能になり、スプリットゲート型メモリセルに対するリードアクセス動作の高速化を実現する事ができきる。したがって、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において低電圧動作での高速化を実現することができる。
【０１０６】
書込み電流が低減されること、更にＭＯＮＯＳ型を採用することにより、不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において、それら不揮発性メモリユニット及び可変論理ユニットで実現しようとする機能の高信頼性を実現することができる。
【０１０７】
更に、ＣＰＵなどの周辺機能などに対する品種展開等を容易に然も高い信頼性をもって実現することができ、低電圧動作での高速化にも対応できる。
【図面の簡単な説明】
【図１】本発明の一例に係る半導体集積回路の一例を示すブロック図である。
【図２】本発明の一例に係る半導体集積回路の別の例を示すブロック図である。
【図３】フラッシュメモリユニット及びＦＰＧＡユニットにＭＯＮＯＳ型不揮発性メモリセルを採用した半導体集積回路の更に具体的な一例を示すブロック図である。
【図４】不揮発性メモリセルとして電荷トラップ性絶縁膜を用いたＭＯＮＯＳ型の不揮発性メモリセルを例示する断面図である。
【図５】図４に開示した不揮発性メモリセルの動作と電圧の掛け方を例示する説明図である。
【図６】図４の不揮発性メモリセルと一緒に混載する他のＭＯＳトランジスタと併せてそれらＭＯＳトランジスタの断面構造を例示する断面図である。
【図７】図４の不揮発性メモリセルにおける選択ＭＯＳトランジスタとメモリＭＯＳトランジスタのチャネル濃度の差異を表した説明図である。
【図８】ＭＯＮＯＳ型の不揮発性メモリセルの別の例として選択トランジスタの上にメモリセルトランジスタのナイトライド膜が乗り上げた構図を例示する断面図である。
【図９】電荷蓄積部位として微細な導電性粒子を用いた不揮発性メモリセルを例示する断面図である。
【図１０】電荷蓄積部位として絶縁膜に覆われた導電性浮遊ゲート電極を用いた不揮発性メモリセルを例示する断面図である。
【図１１】ＦＰＧＡユニットの一例を示すブロック図である。
【図１２】ＦＰＧＡユニットの別の例を示すブロック図である。
【図１３】論理セルの一例を示す論理回路図である。
【図１４】論理セルに含まれるスイッチの一例を示す回路図である。
【図１５】図１４のスイッチのスイッチ状態を決定するための電圧条件を例示する説明図である。
【図１６】スイッチの別の例を示す回路図である。
【図１７】スイッチの更に別の例を示す回路図である。
【図１８】論理セルの別の例としＡＮＤ／ＯＲ回路を例示するブロック図である。
【図１９】ＡＮＤ面及びＯＲ面の一例を概略的に例示する回路図である。
【図２０】スイッチセルの別の例を示すブロック図である。
【図２１】フラッシュメモリユニットの一例を概略的に示す回路図である。
【図２２】ＦＰＧＡユニットに対しては専用のＦＰＧＡライタのような書込み装置を利用可能にする半導体集積回路のブロック図である。
【図２３】ＦＰＧＡユニット及びフラッシュメモリユニットのプログラムに高周波インタフェース回路（ＲＦＩＦ）を利用可能にする半導体集積回路のブロック図である。
【図２４】ＦＰＧＡユニット及びフラッシュメモリユニットに対するプログラムフローを例示するフローチャートである。
【図２５】協調的設計フローの別の例を示すフローチャートである。
【図２６】ベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について例示する説明図である。
【図２７】ベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について別の例を示す説明図である。
【図２８】ベンダ側とユーザ側によるプログラムする部分とその時間的な前後関係について更に別の例を示す説明図である。
【図２９】半導体集積回路にプログラムされる特定用途向け機能の一例を示す説明図である。
【図３０】ベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例を示すブロック図である。
【図３１】ベンダ側とユーザ側とでそれぞれプログラムを行う場合を考慮した半導体集積回路の更に別の例を示すブロック図である。
【図３２】本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例を示す平面図である。
【図３３】本発明に係る半導体装置をＭＣＭ（マルチチップモジュール）化した例を示す正面図である。
【図３４】本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例を示す平面図である。
【図３５】本発明に係る半導体装置をＭＣＰ（マルチチップパッケージ）化した例を示す正面図である。
【図３６】ＳＯＣ(システムオンチップ)型のシステムＬＳＩ等と称される半導体集積回路に本発明を適用した例を示すブロック図である。
【図３７】本発明に係る半導体装置を適用したデータ処理システムの一例を示すブロック図である。
【図３８】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第１の断面図である。
【図３９】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第２の断面図である。
【図４０】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第３の断面図である。
【図４１】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第４の断面図である。
【図４２】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第５の断面図である。
【図４３】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第６の断面図である。
【図４４】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第７の断面図である。
【図４５】不揮発性メモリセルＮＶＣと共にコア・ロジック用ｎ型ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを形成するプロセスにおける第８の断面図である。
【符号の説明】
１ 半導体集積回路
１Ａ〜１Ｇ 半導体集積回路
２ マイコン部
３ ＦＰＧＡユニット
７ ＣＰＵ
８ フラッシュメモリユニット
ＳＴＯＸ 不揮発性メモリセルにおける選択ＭＯＳトランジスタのゲート絶縁膜
ＧＡＰＯＸ 不揮発性メモリセルにける選択ＭＯＳトランジスタのゲート電極と記憶保持用ＭＯＳトランジスタの制御ゲート電極とを分離する絶縁膜
ＭＳ 不揮発性メモリセルにおける選択ＭＯＳトランジスタの拡散層
ＭＤ 不揮発性メモリセルにおけるメモリＭＯＳトランジスタの拡散層
ＳＥ 不揮発性メモリセルにおける選択ＭＯＳトランジスタのチャネル不純物導入領域
ＭＥ 不揮発性メモリセルにけるメモリＭＯＳトランジスタのチャネル不純物導入領域
ＢＯＴＯＸ 不揮発性メモリセルにけるメモリＭＯＳトランジスタのシリコン窒化膜下の酸化膜
ＳＩＮ 不揮発性メモリセルにけるメモリＭＯＳトランジスタの電荷トラップ性絶縁膜としてのシリコン窒化膜
ＴＯＰＯＸ 不揮発性メモリセルにけるメモリＭＯＳトランジスタのシリコン窒化膜上の酸化膜
ＮＶＣ 不揮発性メモリセル
ＨＶＭＯＳ 高耐圧ＭＯＳトランジスタ
ＬＭＯＳ ロジック用ＭＯＳトランジスタ
ＤＯＴＳ 導電性微粒子層を構成する微粒子
ＦＬＧ フローティングゲート
Ｓｔｒ 選択ＭＯＳトランジスタ
Ｍｔｒ メモリＭＯＳトランジスタ
Claims (18)
- 書換え可能な複数の不揮発性メモリセルを有する不揮発性メモリユニットと、
複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニットとをシリコン基板上に有し、
前記不揮発性メモリセルは、情報記憶に用いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタとから成り、前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、
前記不揮発性メモリユニットは更に前記不揮発性メモリセルに対するメモリ動作のための論理動作を行う第３のＭＯＳ型トランジスタを有し、
前記第１のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第１のゲート絶縁膜と電荷蓄積領域と表面ゲート絶縁膜とメモリゲート電極との第１の積層構造により構成され、
前記第２のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第２のゲート絶縁膜と選択ゲート電極との第２の積層構造により構成され、
前記第３のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第３のゲート絶縁膜と論理ゲート電極との第３の積層構造により構成され、
前記第１のゲート絶縁膜の膜厚よりも前記第２のゲート絶縁膜の膜厚が薄くされることにより、前記第２のＭＯＳ型トランジスタのゲート絶縁耐圧は、前記第１のＭＯＳ型トランジスタのゲート絶縁耐圧よりも低くされ、
前記第３のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の前記膜厚と等しいかもしくはそれ以下とされることにより、前記第３のＭＯＳ型トランジスタのゲート絶縁耐圧は前記第２のＭＯＳ型トランジスタのゲート絶縁耐圧と等しいかそれ以下であり、
前記前記第１のＭＯＳ型トランジスタの書き込みは、前記前記第１のＭＯＳ型トランジスタの前記第１のゲート絶縁膜を介しての前記電荷蓄積領域への電荷の注入により行い、
前記前記第１のＭＯＳ型トランジスタの消去は、前記前記第１のＭＯＳ型トランジスタの前記電荷蓄積領域から前記表面ゲート絶縁膜を介して前記メモリゲート電極へのもしくは前記前記第１のＭＯＳ型トランジスタの前記電荷蓄積領域から前記第１のゲート絶縁膜を介して前記シリコン基板への電荷の放出により行われることを特徴とする半導体装置 - 不揮発性メモリユニットと、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニットとをシリコン基板上に有し、
前記不揮発性メモリユニットは、情報記憶に用いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタとから成る不揮発性メモリセルと、前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なう第３のＭＯＳ型トランジスタと、前記不揮発性メモリセルの情報書換えのための電圧を扱う第４のＭＯＳ型トランジスタとが混在され、
前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、
前記第１のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第１のゲート絶縁膜と電荷蓄積領域と表面ゲート絶縁膜とメモリゲート電極との第１の積層構造により構成され、
前記第２のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第２のゲート絶縁膜と選択ゲート電極との第２の積層構造により構成され、
前記第３のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第３のゲート絶縁膜と論理ゲート電極との第３の積層構造により構成され、
前記第４のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第４のゲート絶縁膜と情報書き換えゲート電極との第４の積層構造により構成され、
前記第１のＭＯＳ型トランジスタの前記第１のゲート絶縁膜の物理的膜厚をｔＢ、前記第２のＭＯＳ型トランジスタの前記第２のゲート絶縁膜の物理的膜厚をｔｓ、前記第３のＭＯＳ型トランジスタの前記第３のゲート絶縁膜の物理的膜厚をｔＬ、前記第４のＭＯＳ型トランジスタの前記第４のゲート絶縁膜の物理的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＢ＜ｔＨの関係を持ち、
前記前記第１のＭＯＳ型トランジスタの書き込みは、前記前記第１のＭＯＳ型トランジスタの前記第１のゲート絶縁膜を介しての前記電荷蓄積領域への電荷の注入により行い、
前記前記第１のＭＯＳ型トランジスタの消去は、前記前記第１のＭＯＳ型トランジスタの前記電荷蓄積領域から前記表面ゲート絶縁膜を介して前記メモリゲート電極へのもしくは前記前記第１のＭＯＳ型トランジスタの前記電荷蓄積領域から前記第１のゲート絶縁膜を介して前記シリコン基板への電荷の放出により行われることを特徴とする半導体装置。 - 前記可変論理ユニットは、情報記憶に用いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタとから成る前記記憶セルとしての不揮発性メモリセルと、前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なう第３のＭＯＳ型トランジスタと、前記不揮発性メモリセルの情報書換えのための電圧を扱う第４のＭＯＳ型トランジスタとが混在され、
前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔｓ、前記第３のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁膜の物理的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの関係を持つことを特徴とする請求項２記載の半導体装置。 - 不揮発性メモリユニットと、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニットとをシリコン基板上に有し、
前記不揮発性メモリユニットは、情報記憶に用いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタとから成る不揮発性メモリセルと、前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なう第３のＭＯＳ型トランジスタと、前記不揮発性メモリセルの情報書換えのための電圧を扱う第４のＭＯＳ型トランジスタとが混在され、
前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、
前記第１のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第１のゲート絶縁膜と電荷蓄積領域と表面ゲート絶縁膜とメモリゲート電極との第１の積層構造により構成され、
前記第２のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第２のゲート絶縁膜と選択ゲート電極との第２の積層構造により構成され、
前記第３のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第３のゲート絶縁膜と論理ゲート電極との第３の積層構造により構成され、
前記第４のＭＯＳ型トランジスタのゲート構造は、前記シリコン基板上に順次形成された第４のゲート絶縁膜と情報書き換えゲート電極との第４の積層構造により構成され、
前記第１のＭＯＳ型トランジスタの前記第１のゲート絶縁膜の電気的膜厚をｔＢ、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚をｔｓ、前記第３のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＢ＜ｔＨの関係を持ち、
前記前記第１のＭＯＳ型トランジスタの書き込みは、前記前記第１のＭＯＳ型トランジスタの前記第１のゲート絶縁膜を介しての前記電荷蓄積領域への電荷の注入により行い、
前記前記第１のＭＯＳ型トランジスタの消去は、前記前記第１のＭＯＳ型トランジスタの前記電荷蓄積領域から前記表面ゲート絶縁膜を介して前記メモリゲート電極へのもしくは前記前記第１のＭＯＳ型トランジスタの前記電荷蓄積領域から前記第１のゲート絶縁膜を介して前記シリコン基板への電荷の放出により行われることを特徴とする半導体装置。 - 前記可変論理ユニットは、情報記憶に用いる第１のＭＯＳ型トランジスタと前記第１のＭＯＳ型トランジスタを選択する第２のＭＯＳ型トランジスタとから成る前記記憶セルとしての不揮発性メモリセルと、前記不揮発性メモリセルに対するメモリ動作のための論理動作を行なう第３のＭＯＳ型トランジスタと、前記不揮発性メモリセルの情報書換えのための電圧を扱う第４のＭＯＳ型トランジスタとが混在され、
前記第１のＭＯＳ型トランジスタのゲート電極と第２のＭＯＳ型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、前記第２のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚をｔｓ、前記第３のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚をｔＬ、前記第４のＭＯＳ型トランジスタのゲート絶縁膜の電気的膜厚をｔＨとしたとき、ｔＬ≦ｔｓ＜ｔＨの関係を持つことを特徴とする請求項４記載の半導体装置。 - 前記記憶セルはスタティックラッチであることを特徴とする請求項２記載の半導体装置。
- 前記記憶セルはスタティックラッチであることを特徴とする請求項４記載の半導体装置。
- 前記第１のＭＯＳ型トランジスタは前記メモリゲート電極の下に、前記電荷蓄積領域として、絶縁膜に覆われた導電性浮遊ゲート電極を有するものであることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
- 前記第１のＭＯＳ型トランジスタは前記メモリゲート電極の下の前記電荷蓄積領域として電荷トラップ性絶縁膜を有するものであることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
- 前記第１のＭＯＳ型トランジスタは前記メモリゲート電極の下の前記電荷蓄積領域として導電性微粒子層を有するものであることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
- 前記第１のＭＯＳ型トランジスタのチャネル領域に存在する不純物の濃度が、前記第２のＭＯＳ型トランジスタのチャネル領域に存在する不純物の濃度よりも低いことを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
- 単一の半導体チップに形成されて成るものであることを特徴とする請求項１乃至１１の何れか１項に記載の半導体装置。
- 不揮発性メモリユニットと可変論理ユニットが相互に異なる半導体チップに形成され、前記複数の半導体チップが配線基板に実装されて成るものであることを特徴とする請求項１乃至１１の何れか１項に記載の半導体装置。
- 前記不揮発性メモリユニット及び可変論理ユニットに接続されるＣＰＵを有し、
前記可変論理ユニットは、その不揮発性メモリセルに所定の論理構成定義データを保有することを特徴とする請求項３又は５記載の半導体装置。 - 前記不揮発性メモリユニットは、前記可変論理ユニットに前記論理構成定義データで設定された論理機能を用いるＣＰＵの動作プログラムを保有することを特徴とする請求項１４記載の半導体装置。
- 前記不揮発性メモリユニット及び可変論理ユニットに接続されるＣＰＵを有し、
前記不揮発性メモリユニットは、その不揮発性メモリセルに前記可変論理ユニットの所定の論理構成定義データを保有することを特徴とする請求項６又は７記載の半導体装置。 - 前記不揮発性メモリユニットは、前記論理構成定義データを前記可変論理ユニットの記憶セルにロードするためにＣＰＵが実行する転送制御プログラムを保有することを特徴とする請求項１６記載の半導体装置。
- 前記不揮発性メモリユニットは、前記可変論理ユニットに前記論理構成定義データで設定される論理機能を用いるＣＰＵの動作プログラムを保有することを特徴とする請求項１７記載の半導体装置。
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