JP3358719B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関するものであり、特に、１チップマイ
クロコンピュータからなる半導体集積回路装置に適用し
て有効な技術に関するものである。
置の製造方法に関するものであり、特に、１チップマイ
クロコンピュータからなる半導体集積回路装置に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】制御部、演算部、記憶部及び入出力部を
同一半導体基板上に搭載した１チップマイクロコンピュ
ータは、例えば、ＣＱ出版株式会社から昭和５９年４月
１日に発行された早川正春著「ワンチップ・マイコンの
基礎とその応用技術」に記載されているように、安価で
かつ高機能な制御用素子として産業用や家電用に広く使
われている。前記１チップマイクロコンピュータの記憶
部は各種情報処理のためのプログラムや辞書データ等が
記憶されるＲＯＭ(Read Only Memory)と、主に実行中の
プログラムや演算途中のデータが一時記憶されるＲＡＭ
(Random Access Memory)とから構成される。
同一半導体基板上に搭載した１チップマイクロコンピュ
ータは、例えば、ＣＱ出版株式会社から昭和５９年４月
１日に発行された早川正春著「ワンチップ・マイコンの
基礎とその応用技術」に記載されているように、安価で
かつ高機能な制御用素子として産業用や家電用に広く使
われている。前記１チップマイクロコンピュータの記憶
部は各種情報処理のためのプログラムや辞書データ等が
記憶されるＲＯＭ(Read Only Memory)と、主に実行中の
プログラムや演算途中のデータが一時記憶されるＲＡＭ
(Random Access Memory)とから構成される。
【０００３】前記ＲＯＭとしては通常、製造工程中にデ
ータの書き込みを行うマスクＲＯＭが使用されている
が、システムデバッグ等を容易にするため、製造後にデ
ータを書き込むことが可能なＥＰＲＯＭ(Erasable and
Programmable ROM)も広く使用されている。ＥＰＲＯＭ
は、紫外線を照射することによってそのデータの消去が
できるので、何回でも情報の書き替えができて、自由度
の大きな１チップマイクロコンピュータを得ることがで
きる。
ータの書き込みを行うマスクＲＯＭが使用されている
が、システムデバッグ等を容易にするため、製造後にデ
ータを書き込むことが可能なＥＰＲＯＭ(Erasable and
Programmable ROM)も広く使用されている。ＥＰＲＯＭ
は、紫外線を照射することによってそのデータの消去が
できるので、何回でも情報の書き替えができて、自由度
の大きな１チップマイクロコンピュータを得ることがで
きる。
【０００４】
【発明が解決しようとする課題】本発明者は、１チップ
マイクロコンピュータにおける記憶手段を検討した結
果、次の問題点を見出した。
マイクロコンピュータにおける記憶手段を検討した結
果、次の問題点を見出した。
【０００５】ＳＲＡＭは高速のデータ転送が可能である
が、大容量化が困難である。一方、ＤＲＡＭは大きな記
憶容量を実現することが可能ではあるが、転送速度が遅
いという欠点がある。
が、大容量化が困難である。一方、ＤＲＡＭは大きな記
憶容量を実現することが可能ではあるが、転送速度が遅
いという欠点がある。
【０００６】
【０００７】
【０００８】本発明の目的は、１チップマイクロコンピ
ュータからなる半導体集積回路装置が備えている半導体
集積回路装置の機能を向上することが可能な技術を提供
することにある。
ュータからなる半導体集積回路装置が備えている半導体
集積回路装置の機能を向上することが可能な技術を提供
することにある。
【０００９】本発明の他の目的は、ＳＲＡＭとＤＲＡＭ
を備えたマイクロコンピュータからなる半導体集積回路
装置の製造工程を低減することができる技術を提供する
ことにある。本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
を備えたマイクロコンピュータからなる半導体集積回路
装置の製造工程を低減することができる技術を提供する
ことにある。本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、ＣＰＵとＳＲＡＭとＤ
ＲＡＭとが同一半導体基板上に形成されており、前記Ｄ
ＲＡＭの記憶容量が前記ＳＲＡＭの記憶容量よりも大き
く、前記ＤＲＡＭは、第１の領域に形成され、前記ＤＲ
ＡＭを構成するものでないＭＩＳＦＥＴは、前記第１の
領域とは異なる第２の領域に形成されており、前記第１
の領域と前記第２の領域とは、電気的に分離され、夫々
独立して基板電位設定を可能とする。ＳＲＡＭとＤＲＡ
Ｍとが同一半導体基板上に形成されており、前記ＳＲＡ
Ｍは、ＭＩＳＦＥＴで構成されたメモリセルを有し、前
記ＤＲＡＭは、第１の領域に形成されており、前記ＭＩ
ＳＦＥＴは、前記第１の領域とは異なる第２の領域に形
成されており、前記第１の領域と前記第２の領域とは、
電気的に分離され、夫々独立して基板電位設定を可能と
する。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、ＣＰＵとＳＲＡＭとＤ
ＲＡＭとが同一半導体基板上に形成されており、前記Ｄ
ＲＡＭの記憶容量が前記ＳＲＡＭの記憶容量よりも大き
く、前記ＤＲＡＭは、第１の領域に形成され、前記ＤＲ
ＡＭを構成するものでないＭＩＳＦＥＴは、前記第１の
領域とは異なる第２の領域に形成されており、前記第１
の領域と前記第２の領域とは、電気的に分離され、夫々
独立して基板電位設定を可能とする。ＳＲＡＭとＤＲＡ
Ｍとが同一半導体基板上に形成されており、前記ＳＲＡ
Ｍは、ＭＩＳＦＥＴで構成されたメモリセルを有し、前
記ＤＲＡＭは、第１の領域に形成されており、前記ＭＩ
ＳＦＥＴは、前記第１の領域とは異なる第２の領域に形
成されており、前記第１の領域と前記第２の領域とは、
電気的に分離され、夫々独立して基板電位設定を可能と
する。
【００１１】また、ＣＰＵとＤＲＡＭとが同一半導体基
板上に形成されており、前記ＣＰＵは、ＭＩＳＦＥＴを
有し、前記ＤＲＡＭの記憶容量が前記ＳＲＡＭの記憶容
量よりも大きく、前記ＤＲＡＭは、第１の領域に形成さ
れ、前記ＭＩＳＦＥＴは、前記第１の領域とは異なる第
２の領域に形成されており、前記第１の領域と前記第２
の領域とは、電気的に分離され、夫々独立して基板電位
設定を可能とする。ＳＲＡＭとＤＲＡＭとＥＥＰＲＯＭ
とが同一半導体基板上に形成されており、前記ＤＲＡＭ
の記憶容量が前記ＳＲＡＭの記憶容量よりも大きく、前
記ＥＥＰＲＯＭは、ＭＩＳＦＥＴを有し、前記ＤＲＡＭ
は、第１の領域に形成されており、前記ＭＩＳＦＥＴ
は、前記第１の領域とは異なる第２の領域に形成されて
おり、前記第１の領域と前記第２の領域とは、電気的に
分離され、夫々独立して基板電位設定を可能とする。
板上に形成されており、前記ＣＰＵは、ＭＩＳＦＥＴを
有し、前記ＤＲＡＭの記憶容量が前記ＳＲＡＭの記憶容
量よりも大きく、前記ＤＲＡＭは、第１の領域に形成さ
れ、前記ＭＩＳＦＥＴは、前記第１の領域とは異なる第
２の領域に形成されており、前記第１の領域と前記第２
の領域とは、電気的に分離され、夫々独立して基板電位
設定を可能とする。ＳＲＡＭとＤＲＡＭとＥＥＰＲＯＭ
とが同一半導体基板上に形成されており、前記ＤＲＡＭ
の記憶容量が前記ＳＲＡＭの記憶容量よりも大きく、前
記ＥＥＰＲＯＭは、ＭＩＳＦＥＴを有し、前記ＤＲＡＭ
は、第１の領域に形成されており、前記ＭＩＳＦＥＴ
は、前記第１の領域とは異なる第２の領域に形成されて
おり、前記第１の領域と前記第２の領域とは、電気的に
分離され、夫々独立して基板電位設定を可能とする。
【００１２】上述した手段によれば、大きな記憶容量を
必要とするプログラムデータや辞書データはＥＰＲＯＭ
で記憶し、フィードバック制御の制御データのようにデ
ータの内容が時間と共に変化しかつ電源が遮断されたと
きにも記憶しておくことが必要な制御データはＥＥＰＲ
ＯＭで記憶するので、１チップマイクロコンピュータか
らなる半導体集積回路装置の機能を向上することができ
る。
必要とするプログラムデータや辞書データはＥＰＲＯＭ
で記憶し、フィードバック制御の制御データのようにデ
ータの内容が時間と共に変化しかつ電源が遮断されたと
きにも記憶しておくことが必要な制御データはＥＥＰＲ
ＯＭで記憶するので、１チップマイクロコンピュータか
らなる半導体集積回路装置の機能を向上することができ
る。
【００１３】また、１チップマイクロコンピュータから
なる半導体集積回路装置上のＥＰＲＯＭのメモリセルを
形成する工程と、ＥＥＰＲＯＭのメモリセルを形成する
工程の一部を共用しているので、前記半導体集積回路装
置の製造工程を低減することができる。
なる半導体集積回路装置上のＥＰＲＯＭのメモリセルを
形成する工程と、ＥＥＰＲＯＭのメモリセルを形成する
工程の一部を共用しているので、前記半導体集積回路装
置の製造工程を低減することができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態を図
面を用いて説明する。図１は、本発明の一実施の形態の
１チップマイクロコンピュータからなる半導体集積回路
装置のブロック図である。
面を用いて説明する。図１は、本発明の一実施の形態の
１チップマイクロコンピュータからなる半導体集積回路
装置のブロック図である。
【００１５】図１において、１はマイクロコンピュータ
が構成されている半導体チップであり、ＣＰＵ（マイク
ロプロセッサ）１００、ＯＳＣ（発信器）１０１、Ｉ／
Ｏ（入出力ポート）１０２、ＳＩ（シリアル・インター
フェース）１０３、ＴＩＭＥＲ（タイマ）１０４、ＥＰ
ＲＯＭ（イレイザブル＆プログラマブル・リード・オン
リー・メモリ）１０５、ＶCXＣ（電圧制御回路）１０
６、ＥＥＰＲＯＭ（エレクトリカリー・イレイザブル＆
プログラマブル・リード・オンリー・メモリ）１０７、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）１０８、ＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）１０９、Ｉ／ＯＢＵＳ（入出力バス）１
１０を備えている。ＣＰＵ１００は制御部、演算部及び
種々のレジスタから構成されている。ＯＳＣ１０１は、
制限されるものではないが、半導体チップ１の外部に設
けられる水晶振動子Ｘｔａｌを利用して高精度の基準周
波数信号を形成するものであり、ここで形成された基準
周波数信号によりＣＰＵ１００において必要とされるク
ロックパルスを形成する。Ｉ／Ｏ１０２はその内部にデ
ータ転送方向レジスタを含んでいる。ＥＰＲＯＭ１０
５、ＥＥＰＲＯＭ１０７、ＳＲＡＭ１０８、ＤＲＡＭ１
０９には記憶素子の情報の読み出しや書き込みあるいは
消去動作に必要な制御回路が含まれている。ＶCXＣ１０
６は、ＥＰＲＯＭ１０５の書き込み動作やＥＥＰＲＯＭ
１０７の書き込み消去動作に必要なワード線電圧あるい
はデータ線電圧を制御するものである。ＳＩ１０３はシ
リアル・クロック，シリアル・イン，シリアル・アウト
の３本の端子と所定ビットのレジスタから構成されてお
り、複数のマイクロコンピュータを用いる場合のそれら
マイクロコンピュータ間のデータ転送を行うための入出
力ポートとして使用される。ＴＩＭＥＲ１０４は割り込
み処理等の多重処理に必要な時間を設定するために用い
られるものである。これらＣＰＵ１００、Ｉ／Ｏ１０
２、ＳＩ１０３、ＴＩＭＥＲ１０４、ＥＰＲＯＭ１０
５、ＶCXＣ１０６、ＥＥＰＲＯＭ１０７、ＳＲＡＭ１０
８、ＤＲＡＭ１０９は、ＣＰＵ１００を中心にＩ／ＯＢ
ＵＳ１１０によって相互に接続されている。なお、Ｉ／
ＯＢＵＳ１１０は、データバス，アドレスバス，制御バ
スの三つからなっている。
が構成されている半導体チップであり、ＣＰＵ（マイク
ロプロセッサ）１００、ＯＳＣ（発信器）１０１、Ｉ／
Ｏ（入出力ポート）１０２、ＳＩ（シリアル・インター
フェース）１０３、ＴＩＭＥＲ（タイマ）１０４、ＥＰ
ＲＯＭ（イレイザブル＆プログラマブル・リード・オン
リー・メモリ）１０５、ＶCXＣ（電圧制御回路）１０
６、ＥＥＰＲＯＭ（エレクトリカリー・イレイザブル＆
プログラマブル・リード・オンリー・メモリ）１０７、
ＳＲＡＭ（スタティック・ランダム・アクセス・メモ
リ）１０８、ＤＲＡＭ（ダイナミック・ランダム・アク
セス・メモリ）１０９、Ｉ／ＯＢＵＳ（入出力バス）１
１０を備えている。ＣＰＵ１００は制御部、演算部及び
種々のレジスタから構成されている。ＯＳＣ１０１は、
制限されるものではないが、半導体チップ１の外部に設
けられる水晶振動子Ｘｔａｌを利用して高精度の基準周
波数信号を形成するものであり、ここで形成された基準
周波数信号によりＣＰＵ１００において必要とされるク
ロックパルスを形成する。Ｉ／Ｏ１０２はその内部にデ
ータ転送方向レジスタを含んでいる。ＥＰＲＯＭ１０
５、ＥＥＰＲＯＭ１０７、ＳＲＡＭ１０８、ＤＲＡＭ１
０９には記憶素子の情報の読み出しや書き込みあるいは
消去動作に必要な制御回路が含まれている。ＶCXＣ１０
６は、ＥＰＲＯＭ１０５の書き込み動作やＥＥＰＲＯＭ
１０７の書き込み消去動作に必要なワード線電圧あるい
はデータ線電圧を制御するものである。ＳＩ１０３はシ
リアル・クロック，シリアル・イン，シリアル・アウト
の３本の端子と所定ビットのレジスタから構成されてお
り、複数のマイクロコンピュータを用いる場合のそれら
マイクロコンピュータ間のデータ転送を行うための入出
力ポートとして使用される。ＴＩＭＥＲ１０４は割り込
み処理等の多重処理に必要な時間を設定するために用い
られるものである。これらＣＰＵ１００、Ｉ／Ｏ１０
２、ＳＩ１０３、ＴＩＭＥＲ１０４、ＥＰＲＯＭ１０
５、ＶCXＣ１０６、ＥＥＰＲＯＭ１０７、ＳＲＡＭ１０
８、ＤＲＡＭ１０９は、ＣＰＵ１００を中心にＩ／ＯＢ
ＵＳ１１０によって相互に接続されている。なお、Ｉ／
ＯＢＵＳ１１０は、データバス，アドレスバス，制御バ
スの三つからなっている。
【００１６】前記ＥＰＲＯＭ１０５は、各種情報処理の
ためのプログラムや辞書データ等が記憶される。そし
て、ＥＰＲＯＭ１０５には、前記プログラムや辞書デー
タ等の中で比較的データの書き替え回数が少なく、また
大容量を必要とするものの記憶に用いる。ＥＥＰＲＯＭ
１０７は、各種情報処理のためのプログラムや辞書デー
タ等の記憶とともに、時間と共に変化するフィードバッ
ク制御の制御データ、実行中のプログラムや演算途中の
データあるいはＣＰＵ１００のレジスタ中のデータ等の
中で、電源遮断時にも記憶させておくことが必要なデー
タの記憶にも用いられる。また、ＥＥＰＲＯＭ１０７
は、各種情報処理のためのプログラムや辞書データ等の
ＥＰＲＯＭ１０５にも記憶させることができるデータの
中で、データの書き替えが頻繁に行われ、またデータ容
量の少なくないデータの記憶に用いられる。
ためのプログラムや辞書データ等が記憶される。そし
て、ＥＰＲＯＭ１０５には、前記プログラムや辞書デー
タ等の中で比較的データの書き替え回数が少なく、また
大容量を必要とするものの記憶に用いる。ＥＥＰＲＯＭ
１０７は、各種情報処理のためのプログラムや辞書デー
タ等の記憶とともに、時間と共に変化するフィードバッ
ク制御の制御データ、実行中のプログラムや演算途中の
データあるいはＣＰＵ１００のレジスタ中のデータ等の
中で、電源遮断時にも記憶させておくことが必要なデー
タの記憶にも用いられる。また、ＥＥＰＲＯＭ１０７
は、各種情報処理のためのプログラムや辞書データ等の
ＥＰＲＯＭ１０５にも記憶させることができるデータの
中で、データの書き替えが頻繁に行われ、またデータ容
量の少なくないデータの記憶に用いられる。
【００１７】前記ＥＰＲＯＭ１０５の書き込み動作は、
次の手順で行われる。すなわち、ＣＰＵ１００から出さ
れる各種の制御信号により、ＥＰＲＯＭ１０５を書き込
み可能な動作状態にするとともに電圧制御回路（Ｖ
CXＣ）１０６を動作させ、外部から印加される書き込み
電圧あるいはマイクロコンピュータの通常の動作のため
に印加される電圧により所定のワード線電圧あるいはデ
ータ線電圧を発生させる。
次の手順で行われる。すなわち、ＣＰＵ１００から出さ
れる各種の制御信号により、ＥＰＲＯＭ１０５を書き込
み可能な動作状態にするとともに電圧制御回路（Ｖ
CXＣ）１０６を動作させ、外部から印加される書き込み
電圧あるいはマイクロコンピュータの通常の動作のため
に印加される電圧により所定のワード線電圧あるいはデ
ータ線電圧を発生させる。
【００１８】次に、ＣＰＵ１００はＩ／Ｏ１０２を介し
て外部から直接ＥＰＲＯＭ１０５に入力されたデータあ
るいは一度ＲＡＭ（ＳＲＡＭ１０８，ＤＲＡＭ１０９）
を介して入力されたデータに基づき、ＥＰＲＯＭ１０５
の所定のアドレスに所定のデータを書き込む。ＥＰＲＯ
Ｍ１０５への各種データの書き込みが終了した後、ＣＰ
Ｕ１００は、ＥＰＲＯＭ１０５の書き込み動作と電圧制
御回路１０６の動作を終了させる。
て外部から直接ＥＰＲＯＭ１０５に入力されたデータあ
るいは一度ＲＡＭ（ＳＲＡＭ１０８，ＤＲＡＭ１０９）
を介して入力されたデータに基づき、ＥＰＲＯＭ１０５
の所定のアドレスに所定のデータを書き込む。ＥＰＲＯ
Ｍ１０５への各種データの書き込みが終了した後、ＣＰ
Ｕ１００は、ＥＰＲＯＭ１０５の書き込み動作と電圧制
御回路１０６の動作を終了させる。
【００１９】次に、前記ＥＥＰＲＯＭ１０７の書き込み
および消去動作を説明する。ＥＥＰＲＯＭ１０７の書き
込みおよび消去動作は、ＣＰＵ１００から出される各種
制御信号により、ＥＥＰＲＯＭ１０６を書き込み乃至は
消去可能な動作状態にするとともに、電圧制御回路１０
６を動作させて外部から印加される書き込み電圧、消去
電圧あるいはマイクロコンピュータの通常の動作のため
の電圧により所定のワード線電圧あるいはデータ線電圧
を発生させる。次に、ＣＰＵ１００はＩ／Ｏ１０２を介
して外部から直接ＥＥＰＲＯＭ１０７に入力されたデー
タあるいは一度ＳＲＡＭ１０８やＤＲＡＭ１０９を介し
て入力されたデータに基づいて、ＥＥＰＲＯＭ１０７の
所定のアドレスに所定のデータの書き込みあるいは消去
またはデータの書き替えを行う。このＥＥＰＲＯＭ１０
７への各種データの書き込み、消去あるいはデータの書
き替えが終了した後、ＣＰＵ１００はＥＥＰＲＯＭ１０
７の書き込み乃至は消去動作を終了させる。
および消去動作を説明する。ＥＥＰＲＯＭ１０７の書き
込みおよび消去動作は、ＣＰＵ１００から出される各種
制御信号により、ＥＥＰＲＯＭ１０６を書き込み乃至は
消去可能な動作状態にするとともに、電圧制御回路１０
６を動作させて外部から印加される書き込み電圧、消去
電圧あるいはマイクロコンピュータの通常の動作のため
の電圧により所定のワード線電圧あるいはデータ線電圧
を発生させる。次に、ＣＰＵ１００はＩ／Ｏ１０２を介
して外部から直接ＥＥＰＲＯＭ１０７に入力されたデー
タあるいは一度ＳＲＡＭ１０８やＤＲＡＭ１０９を介し
て入力されたデータに基づいて、ＥＥＰＲＯＭ１０７の
所定のアドレスに所定のデータの書き込みあるいは消去
またはデータの書き替えを行う。このＥＥＰＲＯＭ１０
７への各種データの書き込み、消去あるいはデータの書
き替えが終了した後、ＣＰＵ１００はＥＥＰＲＯＭ１０
７の書き込み乃至は消去動作を終了させる。
【００２０】本実施の形態のマイクロコンピュータの通
常の動作は、各種制御信号、ＥＰＲＯＭ１０５及びＥＥ
ＰＲＯＭ１０７に記憶されているプログラムや辞書デー
タを基に、Ｉ／Ｏ１０２に入力された各種データに所定
の処理を施した後、そのデータをＩ／Ｏ１０２から外部
へ出力する。ここで、Ｉ／Ｏ１０２に入力された各種デ
ータ、所定の処理が施されたデータあるいはＣＰＵ１０
０のレジスタ中のデータの中で電源遮断時にも記憶して
おくことが必要なデータ、すなわち電源遮断後の再動作
時において必要となる前記各データは、前述したＥＥＰ
ＲＯＭ１０７の動作手順に従って所定のアドレスに記憶
させる。このＥＥＰＲＯＭ１０７への記憶は、各所の処
理毎にその中間データをＥＥＰＲＯＭ１０７に記憶させ
ながら行ってもよく、あるいは所定の処理が終了した後
の最終のデータをＥＥＰＲＯＭ１０７に記憶させるよう
にしてもよい。
常の動作は、各種制御信号、ＥＰＲＯＭ１０５及びＥＥ
ＰＲＯＭ１０７に記憶されているプログラムや辞書デー
タを基に、Ｉ／Ｏ１０２に入力された各種データに所定
の処理を施した後、そのデータをＩ／Ｏ１０２から外部
へ出力する。ここで、Ｉ／Ｏ１０２に入力された各種デ
ータ、所定の処理が施されたデータあるいはＣＰＵ１０
０のレジスタ中のデータの中で電源遮断時にも記憶して
おくことが必要なデータ、すなわち電源遮断後の再動作
時において必要となる前記各データは、前述したＥＥＰ
ＲＯＭ１０７の動作手順に従って所定のアドレスに記憶
させる。このＥＥＰＲＯＭ１０７への記憶は、各所の処
理毎にその中間データをＥＥＰＲＯＭ１０７に記憶させ
ながら行ってもよく、あるいは所定の処理が終了した後
の最終のデータをＥＥＰＲＯＭ１０７に記憶させるよう
にしてもよい。
【００２１】一方、本実施の形態のマイクロコンピュー
タは、事故によって異常な電源遮断が発生した場合に
は、再び動作を開始するときに必要となる各種データ、
すなわちＩ／Ｏ１０２に入力される各種データ、所定の
処理が施されたデータあるいはＣＰＵ１００のレジスタ
中のデータの中の所定のデータを前述したＥＥＰＲＯＭ
１０７の操作手順に従って所定のアドレスに記憶させ
る。このように、本実施の形態のマイクロコンピュータ
は、電源遮断時にもＥＥＰＲＯＭ１０７の動作を正常に
行うため、その動作に必要な電圧を供給する電源電圧バ
ックアップ回路を有している。この電源電圧バックアッ
プ回路は、特に制限されるものではないが、容量と制御
回路とからなり本実施の形態のマイクロコンピュータと
同一の半導体チップに構成されたものでもよく、あるい
は本実施の形態のマイクロコンピュータを含み、電源を
同一とする電子機器上に構成されたものであってもよ
い。
タは、事故によって異常な電源遮断が発生した場合に
は、再び動作を開始するときに必要となる各種データ、
すなわちＩ／Ｏ１０２に入力される各種データ、所定の
処理が施されたデータあるいはＣＰＵ１００のレジスタ
中のデータの中の所定のデータを前述したＥＥＰＲＯＭ
１０７の操作手順に従って所定のアドレスに記憶させ
る。このように、本実施の形態のマイクロコンピュータ
は、電源遮断時にもＥＥＰＲＯＭ１０７の動作を正常に
行うため、その動作に必要な電圧を供給する電源電圧バ
ックアップ回路を有している。この電源電圧バックアッ
プ回路は、特に制限されるものではないが、容量と制御
回路とからなり本実施の形態のマイクロコンピュータと
同一の半導体チップに構成されたものでもよく、あるい
は本実施の形態のマイクロコンピュータを含み、電源を
同一とする電子機器上に構成されたものであってもよ
い。
【００２２】次に、図１と図３を用いて、前記ＥＰＲＯ
Ｍ１０５の回路動作を説明する。図３は、本実施の形態
のマイクロコンピュータに搭載されているＥＰＲＯＭ１
０５の回路の概略構成を示した等価回路図である。
Ｍ１０５の回路動作を説明する。図３は、本実施の形態
のマイクロコンピュータに搭載されているＥＰＲＯＭ１
０５の回路の概略構成を示した等価回路図である。
【００２３】本実施の形態のマイクロコンピュータのＥ
ＰＲＯＭ１０５は、電源電圧Ｖｃｃ例えば５Ｖのような
論理電圧系と、書き込み電圧Ｖｐｐあるいは書き込み電
圧Ｖｐｐを電圧制御回路１０６で昇圧又は降圧して得た
十数Ｖの高い電圧ＶCXからなる書き込み用電圧系を動作
電源としている。通常の読み出し動作時は、論理電圧系
によって動作する。
ＰＲＯＭ１０５は、電源電圧Ｖｃｃ例えば５Ｖのような
論理電圧系と、書き込み電圧Ｖｐｐあるいは書き込み電
圧Ｖｐｐを電圧制御回路１０６で昇圧又は降圧して得た
十数Ｖの高い電圧ＶCXからなる書き込み用電圧系を動作
電源としている。通常の読み出し動作時は、論理電圧系
によって動作する。
【００２４】ＥＰＲＯＭ１０５はアドレス入力端子Ｘｏ
乃至ＸｉおよびＹｏ乃至Ｙｊを介入して供給されるアド
レス信号と、制御端子ＣＥ、ＯＥ、ＰＧＭを介して供給
されるチップイネーブル信号、出力イネーブル信号、プ
ログラム信号によってその動作が制御される。これらの
制御信号はＣＰＵ１００からの制御により図示されてい
ないＥＰＲＯＭ１０５内の制御回路により中継され、あ
るいは形成される。
乃至ＸｉおよびＹｏ乃至Ｙｊを介入して供給されるアド
レス信号と、制御端子ＣＥ、ＯＥ、ＰＧＭを介して供給
されるチップイネーブル信号、出力イネーブル信号、プ
ログラム信号によってその動作が制御される。これらの
制御信号はＣＰＵ１００からの制御により図示されてい
ないＥＰＲＯＭ１０５内の制御回路により中継され、あ
るいは形成される。
【００２５】本実施の形態におけるＥＰＲＯＭ１０５は
８ビット単位でメモリセルの読み出しあるいは書き込み
動作を行う。メモリセルアレイＭ−ＡＲＹは、電気的に
書き込みを行い、紫外線の照射により消去する複数のＭ
ＩＳＦＥＴＱEP1乃至ＱEP4と、ワード線Ｗ０乃至Ｗ１を
含む複数のワード線と、データ線Ｄ０乃至Ｄ１を含む複
数のデータ線により構成される。メモリセルアレイＭ−
ＡＲＹにおいて、同じ行に配置されたＭＩＳＦＥＴＱ
EP1，ＱEP2乃至ＱEP3，ＱEP4のドレインはそれぞれ対応
するデータ線Ｄ０、Ｄ１に接続される。アドレス端子Ｘ
ｏ乃至ＸｉおよびＹｏ乃至Ｙｊを介してＣＰＵ１００か
ら供給されるＸアドレス信号およびＹアドレス信号はＸ
アドレスバッファＸＡＤＢおよびＹアドレスバッファＹ
ＡＤＢに入力される。アドレスバッファＸＡＤＢ、ＹＡ
ＤＢは制御回路ＣＯＮＴによって形成されるタイミング
信号ｃｅによって動作し、ＣＰＵ１００から供給される
アドレス信号を取り込み、それと同相および逆相の内部
アドレス信号からなる相補アドレス信号を形成し、Ｘア
ドレスデコーダＸＤＣＲおよびＹアドレスデコーダＹＤ
ＣＲに供給する。
８ビット単位でメモリセルの読み出しあるいは書き込み
動作を行う。メモリセルアレイＭ−ＡＲＹは、電気的に
書き込みを行い、紫外線の照射により消去する複数のＭ
ＩＳＦＥＴＱEP1乃至ＱEP4と、ワード線Ｗ０乃至Ｗ１を
含む複数のワード線と、データ線Ｄ０乃至Ｄ１を含む複
数のデータ線により構成される。メモリセルアレイＭ−
ＡＲＹにおいて、同じ行に配置されたＭＩＳＦＥＴＱ
EP1，ＱEP2乃至ＱEP3，ＱEP4のドレインはそれぞれ対応
するデータ線Ｄ０、Ｄ１に接続される。アドレス端子Ｘ
ｏ乃至ＸｉおよびＹｏ乃至Ｙｊを介してＣＰＵ１００か
ら供給されるＸアドレス信号およびＹアドレス信号はＸ
アドレスバッファＸＡＤＢおよびＹアドレスバッファＹ
ＡＤＢに入力される。アドレスバッファＸＡＤＢ、ＹＡ
ＤＢは制御回路ＣＯＮＴによって形成されるタイミング
信号ｃｅによって動作し、ＣＰＵ１００から供給される
アドレス信号を取り込み、それと同相および逆相の内部
アドレス信号からなる相補アドレス信号を形成し、Ｘア
ドレスデコーダＸＤＣＲおよびＹアドレスデコーダＹＤ
ＣＲに供給する。
【００２６】前記ＸアドレスデコーダＸＤＣＲはＸアド
レスバッファＸＡＤＢにより供給される相補アドレス信
号に従い、メモリセルアレイＭ−ＡＲＹのワード線を選
択するための選択信号を供給する。Ｘアドレスデコーダ
ＸＤＣＲにより形成されるワード線選択信号の電圧レベ
ルは、電圧制御回路１０６から供給される電圧ＶCXによ
り決定される。通常の読み出し動作時は論理電圧系であ
る電源電圧Ｖｃｃレベルに設定され、また書き込み動作
時は書き込み用電圧系であるＶCXレベルに設定される。
レスバッファＸＡＤＢにより供給される相補アドレス信
号に従い、メモリセルアレイＭ−ＡＲＹのワード線を選
択するための選択信号を供給する。Ｘアドレスデコーダ
ＸＤＣＲにより形成されるワード線選択信号の電圧レベ
ルは、電圧制御回路１０６から供給される電圧ＶCXによ
り決定される。通常の読み出し動作時は論理電圧系であ
る電源電圧Ｖｃｃレベルに設定され、また書き込み動作
時は書き込み用電圧系であるＶCXレベルに設定される。
【００２７】ＹアドレスデコーダＹＤＣＲは、アドレス
バッファＹＡＤＢにより供給される相補アドレス信号に
より、メモリセルアレイＭ−ＡＲＹのデータ線を選択す
るための選択信号を形成する。ＹアドレスデコーダＹＤ
ＣＲから出力される選択信号はＹゲート回路ＹＧＡＴＥ
のＭＩＳＦＥＴＹ11，Ｙ12，Ｙ21，Ｙ22のゲート電極に
供給される。データ線の選択は、Ｙゲート回路ＹＧＡＴ
ＡＥのＭＩＳＦＥＴＹ 11，Ｙ12により複数のデータ線群
からなる第１の選択を行った後、ＭＩＳＦＥＴＹ21，Ｙ
22により前記データ線群から所定のデータ線を選択する
第２の選択により行う。ここで、Ｙゲート回路ＹＧＡＴ
Ｅを直列に接続した２つのＭＩＳＦＥＴで構成したこと
により、各ＭＩＳＦＥＴの負荷容量を低下させることが
でき、高速の読み出し動作が可能となる。また、通常の
読み出し動作におけるデータ線の電圧レベルは、読み出
し中にＭＩＳＦＥＴＱEP1乃至ＱEP4が誤書き込みされる
のを防止するために、ワード線に供給される電源電圧Ｖ
ｃｃレベルよりも低いレベルに設定される。さらに具体
的にはＶｃｃの２０乃至４０％のレベルに設定される。
書き込み動作時は、書き込み用電圧系であるＶCXレベル
に対応した所定の電圧に設定される。また、各々のデー
タ線Ｄ０、Ｄ１は共通データ線ＣＤに結合されている。
バッファＹＡＤＢにより供給される相補アドレス信号に
より、メモリセルアレイＭ−ＡＲＹのデータ線を選択す
るための選択信号を形成する。ＹアドレスデコーダＹＤ
ＣＲから出力される選択信号はＹゲート回路ＹＧＡＴＥ
のＭＩＳＦＥＴＹ11，Ｙ12，Ｙ21，Ｙ22のゲート電極に
供給される。データ線の選択は、Ｙゲート回路ＹＧＡＴ
ＡＥのＭＩＳＦＥＴＹ 11，Ｙ12により複数のデータ線群
からなる第１の選択を行った後、ＭＩＳＦＥＴＹ21，Ｙ
22により前記データ線群から所定のデータ線を選択する
第２の選択により行う。ここで、Ｙゲート回路ＹＧＡＴ
Ｅを直列に接続した２つのＭＩＳＦＥＴで構成したこと
により、各ＭＩＳＦＥＴの負荷容量を低下させることが
でき、高速の読み出し動作が可能となる。また、通常の
読み出し動作におけるデータ線の電圧レベルは、読み出
し中にＭＩＳＦＥＴＱEP1乃至ＱEP4が誤書き込みされる
のを防止するために、ワード線に供給される電源電圧Ｖ
ｃｃレベルよりも低いレベルに設定される。さらに具体
的にはＶｃｃの２０乃至４０％のレベルに設定される。
書き込み動作時は、書き込み用電圧系であるＶCXレベル
に対応した所定の電圧に設定される。また、各々のデー
タ線Ｄ０、Ｄ１は共通データ線ＣＤに結合されている。
【００２８】データ出力回路ＤＯＢは、センスアンプ回
路ＳＡを介して共通データ線に結合される。センスアン
プは、特に制限されるものではないが、本実施の形態で
はカレントミラー方式のセンスアンプ回路が用いられて
いる。また、データ出力回路ＤＯＢは、入出力端子ＤＩ
０乃至はＤＩ７に結合されている。データ入力回路ＤＩ
Ｂは、入出力端子ＤＩ０乃至ＤＩ７に結合された入力バ
ッファから構成されている。
路ＳＡを介して共通データ線に結合される。センスアン
プは、特に制限されるものではないが、本実施の形態で
はカレントミラー方式のセンスアンプ回路が用いられて
いる。また、データ出力回路ＤＯＢは、入出力端子ＤＩ
０乃至はＤＩ７に結合されている。データ入力回路ＤＩ
Ｂは、入出力端子ＤＩ０乃至ＤＩ７に結合された入力バ
ッファから構成されている。
【００２９】ＥＰＲＯＭ１０５におけるデータの記憶
は、メモリセルに用いられるＭＩＳＦＥＴＱEP1乃至Ｑ
EP4のしきい値電圧を通常の比較的低い電圧（論理
“１”）か、フローティングゲート電極に対する電荷注
入による書き込みにより比較的高い電圧（論理“０”）
にするかによって行われる。
は、メモリセルに用いられるＭＩＳＦＥＴＱEP1乃至Ｑ
EP4のしきい値電圧を通常の比較的低い電圧（論理
“１”）か、フローティングゲート電極に対する電荷注
入による書き込みにより比較的高い電圧（論理“０”）
にするかによって行われる。
【００３０】次に、図１と図４を用いて、前記ＥＥＰＲ
ＯＭ１０７の回路動作を説明する。図４は、本実施の形
態のマイクロコンピュータに搭載されているＥＥＰＲＯ
Ｍ１０７の回路の概略構成を示した等価回路図である。
ＯＭ１０７の回路動作を説明する。図４は、本実施の形
態のマイクロコンピュータに搭載されているＥＥＰＲＯ
Ｍ１０７の回路の概略構成を示した等価回路図である。
【００３１】本実施の形態のマイクロコンピュータが搭
載しているＥＥＰＲＯＭ１０７は、電源電圧Ｖｃｃ例え
ば５Ｖのような論理電圧系と、書き込み乃至消去電圧Ｖ
ｐｐあるいは電圧制御回路１０６により電圧Ｖｐｐ乃至
は電圧Ｖｃｃを昇圧あるいは降圧して得られた十数Ｖの
ような高いレベルの書き込み乃至消去電圧ＶCX系を動作
電源としている。通常の読み出し動作は論理電圧系によ
って動作する。ＥＥＰＲＯＭ１０７はアドレス入力端子
Ｘｏ乃至ＸｉおよびＹｏ乃至Ｙｉを介して供給されるア
ドレス信号と、ＣＰＵ１００からの制御により図示され
ていないＥＥＰＲＯＭ１０７中のメモリ制御回路により
制御され、あるいは形成される各種の制御信号によっ
て、その動作が制御される。
載しているＥＥＰＲＯＭ１０７は、電源電圧Ｖｃｃ例え
ば５Ｖのような論理電圧系と、書き込み乃至消去電圧Ｖ
ｐｐあるいは電圧制御回路１０６により電圧Ｖｐｐ乃至
は電圧Ｖｃｃを昇圧あるいは降圧して得られた十数Ｖの
ような高いレベルの書き込み乃至消去電圧ＶCX系を動作
電源としている。通常の読み出し動作は論理電圧系によ
って動作する。ＥＥＰＲＯＭ１０７はアドレス入力端子
Ｘｏ乃至ＸｉおよびＹｏ乃至Ｙｉを介して供給されるア
ドレス信号と、ＣＰＵ１００からの制御により図示され
ていないＥＥＰＲＯＭ１０７中のメモリ制御回路により
制御され、あるいは形成される各種の制御信号によっ
て、その動作が制御される。
【００３２】本実施の形態におけるＥＥＰＲＯＭ１０７
は、８ビット単位でメモリの読み出し、書き込みあるい
は消去動作を行う。メモリアレイＭ−ＡＲＹは電気的に
書き込みおよび消去を行う複数のメモリＭＩＳＦＥＴＱ
EEP1乃至ＱEEP4と、前記メモリＭＩＳＦＥＴＱEEP1乃至
ＱEEP4の読み出し、書き込みおよび消去の動作を制御す
るスイッチＭＩＳＦＥＴＱS1乃至ＱS4と、ワード線ＷE0
乃至ＷE1とＷS0乃至Ｗ S1を含む複数のワード線と、デー
タ線Ｄ0乃至Ｄ1を含む複数のデータ線により構成され
る。メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたメモリＭＩＳＦＥＴＱEEP1，ＱEEP2乃至ＱEEP3，Ｑ
EEP4のコントロールゲート電極はそれぞれ対応するワー
ド線ＷE0乃至ＷE1に接続され、スイッチＭＩＳＦＥＴＱ
S1，ＱS2乃至ＱS3，ＱS4のゲート電極はそれぞれ対応す
るワード線ＷS0乃至ＷS1に接続され、同じ列に配置され
たスイッチＭＩＳＦＥＴＱS1，ＱS3乃至ＱS2，ＱS4のド
レインはそれぞれ対応するデータ線Ｄ0乃至Ｄ1に接続さ
れる。また、スイッチＭＩＳＦＥＴＱS1乃至ＱS4のソー
スはメモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4に接続され、
メモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4のソースは接地さ
れている。
は、８ビット単位でメモリの読み出し、書き込みあるい
は消去動作を行う。メモリアレイＭ−ＡＲＹは電気的に
書き込みおよび消去を行う複数のメモリＭＩＳＦＥＴＱ
EEP1乃至ＱEEP4と、前記メモリＭＩＳＦＥＴＱEEP1乃至
ＱEEP4の読み出し、書き込みおよび消去の動作を制御す
るスイッチＭＩＳＦＥＴＱS1乃至ＱS4と、ワード線ＷE0
乃至ＷE1とＷS0乃至Ｗ S1を含む複数のワード線と、デー
タ線Ｄ0乃至Ｄ1を含む複数のデータ線により構成され
る。メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたメモリＭＩＳＦＥＴＱEEP1，ＱEEP2乃至ＱEEP3，Ｑ
EEP4のコントロールゲート電極はそれぞれ対応するワー
ド線ＷE0乃至ＷE1に接続され、スイッチＭＩＳＦＥＴＱ
S1，ＱS2乃至ＱS3，ＱS4のゲート電極はそれぞれ対応す
るワード線ＷS0乃至ＷS1に接続され、同じ列に配置され
たスイッチＭＩＳＦＥＴＱS1，ＱS3乃至ＱS2，ＱS4のド
レインはそれぞれ対応するデータ線Ｄ0乃至Ｄ1に接続さ
れる。また、スイッチＭＩＳＦＥＴＱS1乃至ＱS4のソー
スはメモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4に接続され、
メモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4のソースは接地さ
れている。
【００３３】アドレス端子Ｘｏ乃至ＸｉおよびＹｏ乃至
Ｙｊを介してＣＰＵ１００から供給されるＸアドレス信
号およびＹアドレス信号は、ＸおよびＹアドレスバッフ
ァＸＹＡＤＢに入力される。アドレスバッファＸＹＡＤ
Ｂは、制御回路ＣＯＮＴによって形成されるタイミング
信号に従って動作し、ＣＰＵ１００から供給されるアド
レス信号を取り込み、それと同相および逆相の内部アド
レス信号からなる相補アドレス信号を形成し、それをＸ
アドレスデコーダＸＤＣＲおよびＹアドレスデコーダＹ
ＤＣＲに供給する。また、アドレスバッファＸＹＡＤＢ
はその内部にラッチ回路を備えており、ラッチ回路にア
ドレス信号を一時記憶することができる。
Ｙｊを介してＣＰＵ１００から供給されるＸアドレス信
号およびＹアドレス信号は、ＸおよびＹアドレスバッフ
ァＸＹＡＤＢに入力される。アドレスバッファＸＹＡＤ
Ｂは、制御回路ＣＯＮＴによって形成されるタイミング
信号に従って動作し、ＣＰＵ１００から供給されるアド
レス信号を取り込み、それと同相および逆相の内部アド
レス信号からなる相補アドレス信号を形成し、それをＸ
アドレスデコーダＸＤＣＲおよびＹアドレスデコーダＹ
ＤＣＲに供給する。また、アドレスバッファＸＹＡＤＢ
はその内部にラッチ回路を備えており、ラッチ回路にア
ドレス信号を一時記憶することができる。
【００３４】ＸアドレスデコーダＸＤＣＲは、アドレス
バッファＸＹＡＤＢから供給される相補アドレス信号に
従い、メモリアレイＭ−ＡＲＹの２種類のワード線を選
択するための選択信号を形成する。
バッファＸＹＡＤＢから供給される相補アドレス信号に
従い、メモリアレイＭ−ＡＲＹの２種類のワード線を選
択するための選択信号を形成する。
【００３５】ＹアドレスデコーダＹＤＣＲは、アドレス
バッファＹＡＤＢから供給される相補アドレス信号に従
って、メモリアレイＭ−ＡＲＹのデータ線Ｄ0乃至Ｄ1を
選択するための選択信号を形成する。Ｙアドレスデコー
ダＹＤＣＲから出される選択信号は、Ｙゲート回路ＹＧ
ＡＴＥに供給される。Ｙゲート回路ＹＧＡＴＥは、特に
制限されるものではないが、前記図３のＹゲート回路Ｙ
ＧＡＴＥと同じ方式である。
バッファＹＡＤＢから供給される相補アドレス信号に従
って、メモリアレイＭ−ＡＲＹのデータ線Ｄ0乃至Ｄ1を
選択するための選択信号を形成する。Ｙアドレスデコー
ダＹＤＣＲから出される選択信号は、Ｙゲート回路ＹＧ
ＡＴＥに供給される。Ｙゲート回路ＹＧＡＴＥは、特に
制限されるものではないが、前記図３のＹゲート回路Ｙ
ＧＡＴＥと同じ方式である。
【００３６】データ入出力回路ＩＯＢは、前記データ線
と入出力端子ＤＩ０乃至ＤＩ７に結合されている。ま
た、データ入出力回路ＩＯＢはセンスアンプ回路、入出
力バッファ回路および入力データの一時記憶用のラッチ
回路から構成されている。
と入出力端子ＤＩ０乃至ＤＩ７に結合されている。ま
た、データ入出力回路ＩＯＢはセンスアンプ回路、入出
力バッファ回路および入力データの一時記憶用のラッチ
回路から構成されている。
【００３７】データラッチ回路及びプログラム回路ＤＬ
は、入出力端子ＤＩ０乃至ＤＩ７から供給される書き込
み乃至消去データを一時記憶するとともに、その書き込
み乃至消去データに基づいてメモリセルＭＩＳＦＥＴＱ
EEP1乃至ＱEEP4の情報の書き込み乃至消去動作を行うた
めのものである。
は、入出力端子ＤＩ０乃至ＤＩ７から供給される書き込
み乃至消去データを一時記憶するとともに、その書き込
み乃至消去データに基づいてメモリセルＭＩＳＦＥＴＱ
EEP1乃至ＱEEP4の情報の書き込み乃至消去動作を行うた
めのものである。
【００３８】本実施の形態のマイクロコンピュータのＥ
ＥＰＲＯＭ１０７が前記のように種々のラッチ回路を備
えていることにより、書き込み乃至消去動作時の誤書き
込み乃至誤消去を防止することができる。
ＥＰＲＯＭ１０７が前記のように種々のラッチ回路を備
えていることにより、書き込み乃至消去動作時の誤書き
込み乃至誤消去を防止することができる。
【００３９】前記ＥＥＰＲＯＭ１０７のメモリＭＩＳＦ
ＥＴＱEEP1乃至ＱEEP4は、後述するように、フローティ
ングゲート電極と、その下部のトンネル電流を流すこと
が可能なトンネル絶縁膜と、その下の半導体領域を備え
ている。そして、書き込み動作とは、フローティングゲ
ート電極から電子を放出することによってメモリＭＩＳ
ＦＥＴＱEEP1乃至ＱEEP4のしきい値電圧をソース電圧よ
り低くすることを言い、また消去動作とはフローティン
グゲート電極に電子を注入することによってメモリＭＩ
ＳＦＥＴＱEEP1乃至ＱEEP4のしきい値をソース電圧より
も高くすることを言う。これら書き込みにおける電子の
放出及び消去における電子の注入は、トンネル絶縁膜を
通して行われる。
ＥＴＱEEP1乃至ＱEEP4は、後述するように、フローティ
ングゲート電極と、その下部のトンネル電流を流すこと
が可能なトンネル絶縁膜と、その下の半導体領域を備え
ている。そして、書き込み動作とは、フローティングゲ
ート電極から電子を放出することによってメモリＭＩＳ
ＦＥＴＱEEP1乃至ＱEEP4のしきい値電圧をソース電圧よ
り低くすることを言い、また消去動作とはフローティン
グゲート電極に電子を注入することによってメモリＭＩ
ＳＦＥＴＱEEP1乃至ＱEEP4のしきい値をソース電圧より
も高くすることを言う。これら書き込みにおける電子の
放出及び消去における電子の注入は、トンネル絶縁膜を
通して行われる。
【００４０】次に、前記ＥＥＰＲＯＭ１０７の情報の書
き込みを行うときの回路動作を説明する。
き込みを行うときの回路動作を説明する。
【００４１】まず、ＣＰＵ１００から出される各種制御
信号によりＥＥＰＲＯＭ１０７を書き込み可能な動作状
態にするとともに、書き込みを行うアドレスをアドレス
バッファＸＹＡＤＢのラッチ回路に一時記憶する。ま
た、データラッチ回路及びプログラム回路ＤＬのラッチ
回路に書き込みデータを一時記憶する。次に、書き込み
を行うメモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4が結合され
たスイッチＭＩＳＦＥＴＱS1乃至ＱS4のワード線ＷS0乃
至ＷS1の電位を書き込みが可能な高い電圧にして、スイ
ッチＭＩＳＦＥＴＱS1乃至ＱS4を動作状態にする。この
とき、メモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4に結合され
る全てのワード線ＷE0乃至ＷE1は、ほぼ０Ｖの低い電圧
にする。この後、書き込みを行うメモリＭＩＳＦＥＴＱ
EEP1乃至Ｑ EE P4にスイッチＭＩＳＦＥＴＱS1乃至ＱS4を
介して結合されているデータ線Ｄ0乃至Ｄ1に書き込み可
能な高い電圧を印加する。
信号によりＥＥＰＲＯＭ１０７を書き込み可能な動作状
態にするとともに、書き込みを行うアドレスをアドレス
バッファＸＹＡＤＢのラッチ回路に一時記憶する。ま
た、データラッチ回路及びプログラム回路ＤＬのラッチ
回路に書き込みデータを一時記憶する。次に、書き込み
を行うメモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4が結合され
たスイッチＭＩＳＦＥＴＱS1乃至ＱS4のワード線ＷS0乃
至ＷS1の電位を書き込みが可能な高い電圧にして、スイ
ッチＭＩＳＦＥＴＱS1乃至ＱS4を動作状態にする。この
とき、メモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4に結合され
る全てのワード線ＷE0乃至ＷE1は、ほぼ０Ｖの低い電圧
にする。この後、書き込みを行うメモリＭＩＳＦＥＴＱ
EEP1乃至Ｑ EE P4にスイッチＭＩＳＦＥＴＱS1乃至ＱS4を
介して結合されているデータ線Ｄ0乃至Ｄ1に書き込み可
能な高い電圧を印加する。
【００４２】以上の回路動作により、メモリＭＩＳＦＥ
ＴＱEEP1乃至ＱEEP4のフローティングゲート電極の下に
設けられているトンネル絶縁膜の下部の半導体領域の電
位が、コントロールゲート電極に印加されている電位よ
りも高くなるので、このコントロールゲート電極よりさ
らに低い電位になっているフローティングゲート電極中
の電子は、前記トンネル絶縁膜を介してその下の半導体
領域中へ放出され書き込みがなされる。
ＴＱEEP1乃至ＱEEP4のフローティングゲート電極の下に
設けられているトンネル絶縁膜の下部の半導体領域の電
位が、コントロールゲート電極に印加されている電位よ
りも高くなるので、このコントロールゲート電極よりさ
らに低い電位になっているフローティングゲート電極中
の電子は、前記トンネル絶縁膜を介してその下の半導体
領域中へ放出され書き込みがなされる。
【００４３】次に、情報の消去を行うための回路動作を
説明する。本実施の形態では、制御されるものではない
が、ワード線毎に消去動作を行うようになっている。消
去動作は、まず、ＣＰＵ１００から出される各種制御信
号によりＥＥＰＲＯＭ１０７を消去可能な動作状態にし
て、ワード線ＷE0、ＷE1乃至ＷS0、ＷS1を接地電圧に近
い低い電圧レベルに設定する。このとき、制限されるも
のではないが、データ線Ｄ0、Ｄ1の電圧も接地電圧に近
い低い電圧レベルに設定するようにしている。次に、メ
モリＭＩＳＦＥＴＱEEP1乃至ＱEEP4に結合されたワード
線ＷE0、ＷE1のうちで、消去すべきワード線ＷE0乃至Ｗ
E1を消去が可能な高い電圧レベルとする。これらのこと
を行うと、メモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4のコン
トロールゲート電極の電圧が、トンネル絶縁膜の下の半
導体領域の電圧よりも高くなるので、その半導体領域中
の電子がトンネル絶縁膜を介してフローティングゲート
電極中に注入されて消去がなされる。
説明する。本実施の形態では、制御されるものではない
が、ワード線毎に消去動作を行うようになっている。消
去動作は、まず、ＣＰＵ１００から出される各種制御信
号によりＥＥＰＲＯＭ１０７を消去可能な動作状態にし
て、ワード線ＷE0、ＷE1乃至ＷS0、ＷS1を接地電圧に近
い低い電圧レベルに設定する。このとき、制限されるも
のではないが、データ線Ｄ0、Ｄ1の電圧も接地電圧に近
い低い電圧レベルに設定するようにしている。次に、メ
モリＭＩＳＦＥＴＱEEP1乃至ＱEEP4に結合されたワード
線ＷE0、ＷE1のうちで、消去すべきワード線ＷE0乃至Ｗ
E1を消去が可能な高い電圧レベルとする。これらのこと
を行うと、メモリＭＩＳＦＥＴＱEEP1乃至ＱEEP4のコン
トロールゲート電極の電圧が、トンネル絶縁膜の下の半
導体領域の電圧よりも高くなるので、その半導体領域中
の電子がトンネル絶縁膜を介してフローティングゲート
電極中に注入されて消去がなされる。
【００４４】次に、情報の読み出しを行うための回路動
作を説明する。読み出し動作は、まずメモリＭＩＳＦＥ
ＴＱEEP1乃至ＱEEP4に結合されたワード線ＷE0乃至ＷE1
を常に接地電圧に近い非選択状態にして、スイッチＭＩ
ＳＦＥＴＱS1乃至ＱS4に結合されるワード線ＷS0乃至Ｗ
S1とデータ線Ｄ0乃至Ｄ1を選択することにより、複数の
メモリセルの中から特定のメモリセルを選択する。
作を説明する。読み出し動作は、まずメモリＭＩＳＦＥ
ＴＱEEP1乃至ＱEEP4に結合されたワード線ＷE0乃至ＷE1
を常に接地電圧に近い非選択状態にして、スイッチＭＩ
ＳＦＥＴＱS1乃至ＱS4に結合されるワード線ＷS0乃至Ｗ
S1とデータ線Ｄ0乃至Ｄ1を選択することにより、複数の
メモリセルの中から特定のメモリセルを選択する。
【００４５】この選択されたメモリセルのメモリＭＩＳ
ＦＥＴ（ＱEEP1乃至ＱEEP4のいずれか、以下、単にＱ
EEP1乃至ＱEEP4）のフローティングゲート電極中に電子
が書き込まれていた場合には、前記のようにワード線Ｗ
E0乃至ＷE1が低い電位になっているので、そのメモリＭ
ＩＳＦＥＴＱEEP1乃至ＱEEP4が非導通となり、これに対
応した論理“０”がデータ線Ｄ0乃至Ｄ1に読み出され
る。
ＦＥＴ（ＱEEP1乃至ＱEEP4のいずれか、以下、単にＱ
EEP1乃至ＱEEP4）のフローティングゲート電極中に電子
が書き込まれていた場合には、前記のようにワード線Ｗ
E0乃至ＷE1が低い電位になっているので、そのメモリＭ
ＩＳＦＥＴＱEEP1乃至ＱEEP4が非導通となり、これに対
応した論理“０”がデータ線Ｄ0乃至Ｄ1に読み出され
る。
【００４６】一方、前記選択されたメモリセルのメモリ
ＭＩＳＦＥＴＱEEP1乃至ＱEEP4のフローティングゲート
電極中に電子が注入されていない場合には、そのメモリ
ＭＩＳＦＥＴＱEEP1乃至ＱEEP4が導通状態となり、これ
に対応して論理“１”がデータ線Ｄ0乃至Ｄ1に読み出さ
れる。
ＭＩＳＦＥＴＱEEP1乃至ＱEEP4のフローティングゲート
電極中に電子が注入されていない場合には、そのメモリ
ＭＩＳＦＥＴＱEEP1乃至ＱEEP4が導通状態となり、これ
に対応して論理“１”がデータ線Ｄ0乃至Ｄ1に読み出さ
れる。
【００４７】次に、図１に示したマイクロコンピュータ
が備えているＳＲＡＭ１０８及びＤＲＡＭ１０９につい
て述べる。
が備えているＳＲＡＭ１０８及びＤＲＡＭ１０９につい
て述べる。
【００４８】前記ＳＲＡＭ１０８は、主として実行中の
プログラムや演算途中のデータの中で、ＣＰＵ１００あ
るいはＩ／Ｏ１０２との間のデータの転送を高速で行う
必要のあるデータの一時記憶回路として用いられる。
プログラムや演算途中のデータの中で、ＣＰＵ１００あ
るいはＩ／Ｏ１０２との間のデータの転送を高速で行う
必要のあるデータの一時記憶回路として用いられる。
【００４９】本実施の形態のマイクロコンピュータが備
えているＳＲＡＭ１０８のメモリセルは、図２に示した
ように、２個のＰチャネルＭＩＳＦＥＴ２０５，２０６
と、４個のＮチャネルＭＩＳＦＥＴ２０３，２０４，２
０７，２０８とで構成されている。
えているＳＲＡＭ１０８のメモリセルは、図２に示した
ように、２個のＰチャネルＭＩＳＦＥＴ２０５，２０６
と、４個のＮチャネルＭＩＳＦＥＴ２０３，２０４，２
０７，２０８とで構成されている。
【００５０】なお、図２は、図１に示した本発明の一実
施の形態のマイクロコンピュータが備えているＳＲＡＭ
１０８のメモリセルの等価回路である。
施の形態のマイクロコンピュータが備えているＳＲＡＭ
１０８のメモリセルの等価回路である。
【００５１】なお、ＳＲＡＭ１０８のメモリセルは、２
個の高抵抗の抵抗素子と４個のＭＩＳＦＥＴとで構成し
たものであってもよい。ＤＲＡＭ１０９は、主として実
行中のプログラムや演算途中のデータの中で、ＣＰＵ１
００あるいはＩ／Ｏ１０２との間のデータ転送を高速で
行う必要がなく、また大容量のメモリを必要とするデー
タの一時記憶回路として用いられる。本実施の形態のＤ
ＲＡＭ１０９のメモリセルは、電荷を蓄積する容量部と
これを制御するスイッチＭＩＳＦＥＴとで構成されてい
る。このように、本実施の形態のマイクロコンピュータ
の、ＲＡＭはＳＲＡＭ１０８とＤＲＡＭ１０９とで構成
され、データ容量は小量であるが高速のデータ転送を必
要とするデータの記憶にはＳＲＡＭ１０８を用い、デー
タの転送は高速で行う必要はないが容量の大きなデータ
の記憶にはＤＲＡＭ１０９を用いる。前記ＳＲＡＭ１０
８は、いわゆるキャッシュメモリとして動作し、ＣＰＵ
１００との間で高速のデータ転送を行う。
個の高抵抗の抵抗素子と４個のＭＩＳＦＥＴとで構成し
たものであってもよい。ＤＲＡＭ１０９は、主として実
行中のプログラムや演算途中のデータの中で、ＣＰＵ１
００あるいはＩ／Ｏ１０２との間のデータ転送を高速で
行う必要がなく、また大容量のメモリを必要とするデー
タの一時記憶回路として用いられる。本実施の形態のＤ
ＲＡＭ１０９のメモリセルは、電荷を蓄積する容量部と
これを制御するスイッチＭＩＳＦＥＴとで構成されてい
る。このように、本実施の形態のマイクロコンピュータ
の、ＲＡＭはＳＲＡＭ１０８とＤＲＡＭ１０９とで構成
され、データ容量は小量であるが高速のデータ転送を必
要とするデータの記憶にはＳＲＡＭ１０８を用い、デー
タの転送は高速で行う必要はないが容量の大きなデータ
の記憶にはＤＲＡＭ１０９を用いる。前記ＳＲＡＭ１０
８は、いわゆるキャッシュメモリとして動作し、ＣＰＵ
１００との間で高速のデータ転送を行う。
【００５２】本実施の形態におけるＤＲＡＭ１０９は、
基板１に回路の電気的動作の基準となる電位すなわち接
地電位Ｖｓｓ例えば０Ｖより低い負電位を印加して動作
させることはしない。これは、基板１に前記のように接
地電位Ｖｓｓより低い負電位を印加すると、通常、基板
１を負電位にしないで動作させるＥＰＲＯＭ１０５やＥ
ＥＰＲＯＭ１０７等を構成するＭＩＳＦＥＴの特性が変
化してしまうからである。ただし、基板１のＤＲＡＭ１
０９が構成されている領域が、ＥＰＲＯＭ１０５やＥＥ
ＰＲＯＭ１０７等他のＭＩＳＦＥＴが構成されている領
域と電気的に分離されている場合には、基板１に前記負
電位を印加して動作させるようにしてもよい。すなわ
ち、後述するように、ＤＲＡＭ１０９とその他のＥＥＰ
ＲＯＭ１０７，ＥＰＲＯＭ１０５等とをそれぞれ別々の
Ｐ型ウエル領域に設けるようにし、それらＰ型ウエル領
域の間を電気的に分離するようにしてもよい。
基板１に回路の電気的動作の基準となる電位すなわち接
地電位Ｖｓｓ例えば０Ｖより低い負電位を印加して動作
させることはしない。これは、基板１に前記のように接
地電位Ｖｓｓより低い負電位を印加すると、通常、基板
１を負電位にしないで動作させるＥＰＲＯＭ１０５やＥ
ＥＰＲＯＭ１０７等を構成するＭＩＳＦＥＴの特性が変
化してしまうからである。ただし、基板１のＤＲＡＭ１
０９が構成されている領域が、ＥＰＲＯＭ１０５やＥＥ
ＰＲＯＭ１０７等他のＭＩＳＦＥＴが構成されている領
域と電気的に分離されている場合には、基板１に前記負
電位を印加して動作させるようにしてもよい。すなわ
ち、後述するように、ＤＲＡＭ１０９とその他のＥＥＰ
ＲＯＭ１０７，ＥＰＲＯＭ１０５等とをそれぞれ別々の
Ｐ型ウエル領域に設けるようにし、それらＰ型ウエル領
域の間を電気的に分離するようにしてもよい。
【００５３】ＤＲＡＭ１０９のリフレッシュ動作は、Ｃ
ＰＵ１００の制御により行う。また、ＤＲＡＭ１０９の
ワード線の電位は、論理系の電圧であるＶｃｃよりも高
い電位に設定して動作させる。この電圧は電圧制御回路
１０６で発生させる。
ＰＵ１００の制御により行う。また、ＤＲＡＭ１０９の
ワード線の電位は、論理系の電圧であるＶｃｃよりも高
い電位に設定して動作させる。この電圧は電圧制御回路
１０６で発生させる。
【００５４】次に、本実施の形態のマイクロコンピュー
タを構成しているそれぞれのＭＩＳＦＥＴの構造を図
５、図６、図７を用いて説明する。
タを構成しているそれぞれのＭＩＳＦＥＴの構造を図
５、図６、図７を用いて説明する。
【００５５】図５は、図１のマイクロコンピュータが備
えているＥＰＲＯＭ１０５を構成しているＭＩＳＦＥＴ
の断面図、図６は、図１のマイクロコンピュータが備え
ているＥＥＰＲＯＭ１０７を構成しているＭＩＳＦＥＴ
の断面図、図７は、図１のマイクロコンピュータが備え
ているＣＰＵ１００やＩ／Ｏ１０２等を構成するＭＩＳ
ＦＥＴの断面図である。
えているＥＰＲＯＭ１０５を構成しているＭＩＳＦＥＴ
の断面図、図６は、図１のマイクロコンピュータが備え
ているＥＥＰＲＯＭ１０７を構成しているＭＩＳＦＥＴ
の断面図、図７は、図１のマイクロコンピュータが備え
ているＣＰＵ１００やＩ／Ｏ１０２等を構成するＭＩＳ
ＦＥＴの断面図である。
【００５６】図５において、Ｑ１はＥＰＲＯＭ１０５の
メモリセルを構成するＭＩＳＦＥＴであり、Ｑ２は前記
ＥＰＲＯＭ１０５のアドレスバッファやデコーダ等の周
辺回路を構成するＮチャネルＭＩＳＦＥＴ、Ｑ３は前記
ＥＰＲＯＭ１０５のアドレスバッファやデコーダ等の周
辺回路を構成するＰチャネルＭＩＳＦＥＴである。ＥＰ
ＲＯＭ１０５のメモリセルを構成するＭＩＳＦＥＴＱ１
は、ｐ〜型単結晶シリコンからなる半導体基板１の主面
部のｐ〜型ウエル領域３に設けられ、薄い酸化シリコン
膜からなる第１ゲート絶縁膜６と、例えば多結晶シリコ
ン膜からなるフローティングゲート電極７Ａと、薄い酸
化シリコン膜からなる第２ゲート絶縁膜８Ａと、例えば
多結晶シリコン膜の上にタングステンシリサイド膜（Ｗ
Ｓｉ2）を積層した２層膜からなるコントロールゲート
電極９Ａと、ソース，ドレインのチャネル領域側の部分
を成すｎ型半導体領域１１Ａと、ソース，ドレインの前
記ｎ型半導体領域１１Ａ以外の部分を成すｎ+型半導体
領域１３Ａとで構成されている。第１ゲート絶縁膜６の
膜厚は例えば５００Å程度であり、第２ゲート絶縁膜８
Ａは例えば３５０Å程度である。前記ｎ型半導体領域１
１Ａは、ホットキャリアの発生を増加させて情報の書き
込み特性を向上させるためのものである。なお、コント
ロールゲート電極９Ａはワード線でもある。フローティ
ングゲート電極７Ａの側面及びコントロールゲート電極
９Ａの側面と上面は、薄い酸化シリコン膜１０で覆われ
ている。そして、フローティングゲート電極７Ａ及びコ
ントロールゲート電極（ワード電極）９Ａの側部には酸
化シリコン膜からなるサイドウォール１２が設けられて
いる。そして、ワード線が延在している方向におけるメ
モリセルＱ１同志の間は、酸化シリコン膜からなるフィ
ールド絶縁膜４とその下のｐ型チャネルストッパ領域５
とで分離されている。情報の読み出し時におけるドレイ
ンの一部を成すｎ+型半導体領域１３にはデータ線１６
Ｄが接続している。データ線１６Ｄは、例えばアルミニ
ウム膜、アルミニウムを主成分としてこれにシリコン，
銅，パラジュウム等を添加したもの、あるいはこれらの
膜の下部にあるいは上部にシリサイド膜（ＭｏＳｉ2，
ＴａＳｉ2，ＴｉＳｉ2，ＷＳｉ2等）を設けた多層膜か
らなっている。１４は第１層目のパッシベーション膜で
あり、例えばＣＶＤで形成した酸化シリコン膜、フォス
フォシリケートガラス（ＰＳＧ）膜、ボロンドープドＰ
ＳＧ（ＢＰＳＧ）膜、プラズマＣＶＤ法による酸化シリ
コン膜あるいはこれらの積層膜で形成されている。１５
は接続孔である。１７は第２層目のパッシベーション膜
であり、プラズマＣＶＤ法で形成した酸化シリコン膜、
回転塗布法で形成したスピン・オン・グラス膜等からな
っている。前記周辺回路を構成するＮチャネルＭＩＳＦ
ＥＴＱ２は、ゲート絶縁膜６と、例えば多結晶シリコン
膜からなるゲート電極７Ｂと、ソース，ドレインのチャ
ネル領域側を成すｎ〜型半導体領域１１Ｂと、ソース，
ドレインの前記ｎ〜型半導体領域１１Ｂ以外の部分を成
すｎ+型半導体領域１３Ｂとで構成されている。前記ｎ
〜型半導体領域１１Ｂは、ドレインの端部でのホットキ
ャリアの発生を制御して、ＭＩＳＦＥＴＱ２の電気的特
性が変化するのを防止するためのものである。ゲート電
極７Ｂの側面及び上面は薄い酸化シリコン膜１０によっ
て覆われている。ドレイン側のｎ+型半導体領域１３Ｂ
には接続孔１５を通してアルミニウム膜からなる配線１
６が接続している。そして、このｎ+型半導体領域１３
は、ドレインの耐圧を向上させるため、サイドウォール
１２から所定距離だけ離して設けられている。前記周辺
回路を構成するＰチャネルＭＩＳＦＥＴＱ３は、半導体
基板１の主面のｎ〜型ウエル領域２に設けられており、
ゲート絶縁膜６と、例えば多結晶シリコン膜からなるゲ
ート電極７Ｂと、ソース，ドレインのチャネル側の部分
を成すｐ〜型半導体領域１１Ｃと、ソース，ドレインの
前記ｐ〜型半導体領域１１Ｃ以外の部分を成すｐ+型半
導体領域１３Ｃとで構成されている。配線１７には接続
孔１８を通して配線１９が接続されている。この配線１
９は前記配線１７と同様の材料からなっている。なお、
図示していないが、配線１９の上にはＰＳＧ膜、プラズ
マＣＶＤ法による窒化シリコン膜等からなる最終パッシ
ベーション膜が設けられる。
メモリセルを構成するＭＩＳＦＥＴであり、Ｑ２は前記
ＥＰＲＯＭ１０５のアドレスバッファやデコーダ等の周
辺回路を構成するＮチャネルＭＩＳＦＥＴ、Ｑ３は前記
ＥＰＲＯＭ１０５のアドレスバッファやデコーダ等の周
辺回路を構成するＰチャネルＭＩＳＦＥＴである。ＥＰ
ＲＯＭ１０５のメモリセルを構成するＭＩＳＦＥＴＱ１
は、ｐ〜型単結晶シリコンからなる半導体基板１の主面
部のｐ〜型ウエル領域３に設けられ、薄い酸化シリコン
膜からなる第１ゲート絶縁膜６と、例えば多結晶シリコ
ン膜からなるフローティングゲート電極７Ａと、薄い酸
化シリコン膜からなる第２ゲート絶縁膜８Ａと、例えば
多結晶シリコン膜の上にタングステンシリサイド膜（Ｗ
Ｓｉ2）を積層した２層膜からなるコントロールゲート
電極９Ａと、ソース，ドレインのチャネル領域側の部分
を成すｎ型半導体領域１１Ａと、ソース，ドレインの前
記ｎ型半導体領域１１Ａ以外の部分を成すｎ+型半導体
領域１３Ａとで構成されている。第１ゲート絶縁膜６の
膜厚は例えば５００Å程度であり、第２ゲート絶縁膜８
Ａは例えば３５０Å程度である。前記ｎ型半導体領域１
１Ａは、ホットキャリアの発生を増加させて情報の書き
込み特性を向上させるためのものである。なお、コント
ロールゲート電極９Ａはワード線でもある。フローティ
ングゲート電極７Ａの側面及びコントロールゲート電極
９Ａの側面と上面は、薄い酸化シリコン膜１０で覆われ
ている。そして、フローティングゲート電極７Ａ及びコ
ントロールゲート電極（ワード電極）９Ａの側部には酸
化シリコン膜からなるサイドウォール１２が設けられて
いる。そして、ワード線が延在している方向におけるメ
モリセルＱ１同志の間は、酸化シリコン膜からなるフィ
ールド絶縁膜４とその下のｐ型チャネルストッパ領域５
とで分離されている。情報の読み出し時におけるドレイ
ンの一部を成すｎ+型半導体領域１３にはデータ線１６
Ｄが接続している。データ線１６Ｄは、例えばアルミニ
ウム膜、アルミニウムを主成分としてこれにシリコン，
銅，パラジュウム等を添加したもの、あるいはこれらの
膜の下部にあるいは上部にシリサイド膜（ＭｏＳｉ2，
ＴａＳｉ2，ＴｉＳｉ2，ＷＳｉ2等）を設けた多層膜か
らなっている。１４は第１層目のパッシベーション膜で
あり、例えばＣＶＤで形成した酸化シリコン膜、フォス
フォシリケートガラス（ＰＳＧ）膜、ボロンドープドＰ
ＳＧ（ＢＰＳＧ）膜、プラズマＣＶＤ法による酸化シリ
コン膜あるいはこれらの積層膜で形成されている。１５
は接続孔である。１７は第２層目のパッシベーション膜
であり、プラズマＣＶＤ法で形成した酸化シリコン膜、
回転塗布法で形成したスピン・オン・グラス膜等からな
っている。前記周辺回路を構成するＮチャネルＭＩＳＦ
ＥＴＱ２は、ゲート絶縁膜６と、例えば多結晶シリコン
膜からなるゲート電極７Ｂと、ソース，ドレインのチャ
ネル領域側を成すｎ〜型半導体領域１１Ｂと、ソース，
ドレインの前記ｎ〜型半導体領域１１Ｂ以外の部分を成
すｎ+型半導体領域１３Ｂとで構成されている。前記ｎ
〜型半導体領域１１Ｂは、ドレインの端部でのホットキ
ャリアの発生を制御して、ＭＩＳＦＥＴＱ２の電気的特
性が変化するのを防止するためのものである。ゲート電
極７Ｂの側面及び上面は薄い酸化シリコン膜１０によっ
て覆われている。ドレイン側のｎ+型半導体領域１３Ｂ
には接続孔１５を通してアルミニウム膜からなる配線１
６が接続している。そして、このｎ+型半導体領域１３
は、ドレインの耐圧を向上させるため、サイドウォール
１２から所定距離だけ離して設けられている。前記周辺
回路を構成するＰチャネルＭＩＳＦＥＴＱ３は、半導体
基板１の主面のｎ〜型ウエル領域２に設けられており、
ゲート絶縁膜６と、例えば多結晶シリコン膜からなるゲ
ート電極７Ｂと、ソース，ドレインのチャネル側の部分
を成すｐ〜型半導体領域１１Ｃと、ソース，ドレインの
前記ｐ〜型半導体領域１１Ｃ以外の部分を成すｐ+型半
導体領域１３Ｃとで構成されている。配線１７には接続
孔１８を通して配線１９が接続されている。この配線１
９は前記配線１７と同様の材料からなっている。なお、
図示していないが、配線１９の上にはＰＳＧ膜、プラズ
マＣＶＤ法による窒化シリコン膜等からなる最終パッシ
ベーション膜が設けられる。
【００５７】前記メモリセルＱ１のフローティングゲー
ト電極７Ａと、ＮチャネルＭＩＳＦＥＴＱ２のゲート電
極７Ｂと、ＰチャネルＭＩＳＦＥＴＱ３のゲート電極７
Ｂは、同じ第１層目の導電膜からなっている。メモリセ
ルＱ２のゲート電極９Ａは第２層目の導電膜からなって
いる。また、メモリセルＱ１，ＮチャネルＭＩＳＦＥＴ
Ｑ２，ＰチャネルＭＩＳＦＥＴＱ３のそれぞれのゲート
絶縁膜６の膜厚は、同じにされている。
ト電極７Ａと、ＮチャネルＭＩＳＦＥＴＱ２のゲート電
極７Ｂと、ＰチャネルＭＩＳＦＥＴＱ３のゲート電極７
Ｂは、同じ第１層目の導電膜からなっている。メモリセ
ルＱ２のゲート電極９Ａは第２層目の導電膜からなって
いる。また、メモリセルＱ１，ＮチャネルＭＩＳＦＥＴ
Ｑ２，ＰチャネルＭＩＳＦＥＴＱ３のそれぞれのゲート
絶縁膜６の膜厚は、同じにされている。
【００５８】図６において、Ｑ４はＥＥＰＲＯＭ１０７
のメモリセルの中のメモリＭＩＳＦＥＴＱEEP1乃至Ｑ
EEP4を構成するＮチャネルＭＩＳＦＥＴ、Ｑ５は前記Ｅ
ＥＰＲＯＭ１０７のメモリセルの中のスイッチＭＩＳＦ
ＥＴＱS1乃至ＱS4あるいはＥＥＰＲＯＭ１０７のアドレ
スバッファやデコーダ等の周辺回路を構成するＮチャネ
ルＭＩＳＦＥＴ、Ｑ６はＥＥＰＲＯＭ１０７の周辺回路
を構成するＰチャネルＭＩＳＦＥＴである。
のメモリセルの中のメモリＭＩＳＦＥＴＱEEP1乃至Ｑ
EEP4を構成するＮチャネルＭＩＳＦＥＴ、Ｑ５は前記Ｅ
ＥＰＲＯＭ１０７のメモリセルの中のスイッチＭＩＳＦ
ＥＴＱS1乃至ＱS4あるいはＥＥＰＲＯＭ１０７のアドレ
スバッファやデコーダ等の周辺回路を構成するＮチャネ
ルＭＩＳＦＥＴ、Ｑ６はＥＥＰＲＯＭ１０７の周辺回路
を構成するＰチャネルＭＩＳＦＥＴである。
【００５９】前記ＮチャネルＭＩＳＦＥＴＱ４は、５０
０Å程度の薄い酸化シリコン膜からなる第１ゲート絶縁
膜６と、１０００〜２０００Å程度の厚さの酸化シリコ
ン膜からなる絶縁膜２１と、１００Å程度の極めて薄い
酸化シリコン膜からなるトンネル絶縁膜２２と、例えば
多結晶シリコン膜からなるフローティングゲート電極７
Ｃと、３５０Å程度の薄い酸化シリコン膜からなる第２
ゲート絶縁膜８Ｃと、ワード線と一体に形成されている
コントロールゲート電極９Ｃと、ソース，ドレインとな
るｎ型半導体領域２０とで構成されている。フローティ
ングゲート電極７Ｃの側面とコントロールゲート電極
（ワード線）９Ｃの側面及び上面は、薄い酸化シリコン
膜１０が覆っている。絶縁膜２１はフローティングゲー
ト電極７Ｃの端部の電界を緩和して耐圧を向上させるた
めのものである。前記メモリセルのスイッチＭＩＳＦＥ
Ｔまたは周辺回路を構成するためのＮチャネルＭＩＳＦ
ＥＴＱ５は、ゲート絶縁膜６と、絶縁膜２１と、例えば
多結晶シリコン膜からなるゲート電極７Ｂと、ソース，
ドレインとなるｎ型半導体領域２０とで構成されてい
る。ゲート電極７Ｂの側面及び上面は絶縁膜１０で覆わ
れている。このＮチャネルＭＩＳＦＥＴＱ５のドレイン
となるｎ型半導体領域２０には、接続孔１５を通して配
線１６Ｄが接続されている。配線１６Ｄは、メモリセル
においてはデータ線であり、周辺回路においてはＭＩＳ
ＦＥＴ間を継ぐ信号配線である。前記周辺回路を構成す
るＰチャネルＭＩＳＦＥＴＱ６は、ゲート絶縁膜６と、
ゲート電極７Ｂと、ソース，ドレインのチャネル領域側
の部分を成すｐ〜型半導体領域１１Ｃと、ソース，ドレ
インの前記ｐ〜型半導体領域１１Ｃ以外の部分を成すｐ
+型半導体領域１３Ｃとで構成されている。ゲート電極
７Ｂの側面及び上面は絶縁膜１０が覆っている。ソース
領域の一部を成すｐ+型半導体領域１３Ｃには接続孔１
５を通して配線１６が接続されている。そして、このｐ
+型半導体領域１３Ｃは、ソース領域の耐圧を向上させ
るため、サイドウォール１２から所定距離だけ離して設
けてある。
０Å程度の薄い酸化シリコン膜からなる第１ゲート絶縁
膜６と、１０００〜２０００Å程度の厚さの酸化シリコ
ン膜からなる絶縁膜２１と、１００Å程度の極めて薄い
酸化シリコン膜からなるトンネル絶縁膜２２と、例えば
多結晶シリコン膜からなるフローティングゲート電極７
Ｃと、３５０Å程度の薄い酸化シリコン膜からなる第２
ゲート絶縁膜８Ｃと、ワード線と一体に形成されている
コントロールゲート電極９Ｃと、ソース，ドレインとな
るｎ型半導体領域２０とで構成されている。フローティ
ングゲート電極７Ｃの側面とコントロールゲート電極
（ワード線）９Ｃの側面及び上面は、薄い酸化シリコン
膜１０が覆っている。絶縁膜２１はフローティングゲー
ト電極７Ｃの端部の電界を緩和して耐圧を向上させるた
めのものである。前記メモリセルのスイッチＭＩＳＦＥ
Ｔまたは周辺回路を構成するためのＮチャネルＭＩＳＦ
ＥＴＱ５は、ゲート絶縁膜６と、絶縁膜２１と、例えば
多結晶シリコン膜からなるゲート電極７Ｂと、ソース，
ドレインとなるｎ型半導体領域２０とで構成されてい
る。ゲート電極７Ｂの側面及び上面は絶縁膜１０で覆わ
れている。このＮチャネルＭＩＳＦＥＴＱ５のドレイン
となるｎ型半導体領域２０には、接続孔１５を通して配
線１６Ｄが接続されている。配線１６Ｄは、メモリセル
においてはデータ線であり、周辺回路においてはＭＩＳ
ＦＥＴ間を継ぐ信号配線である。前記周辺回路を構成す
るＰチャネルＭＩＳＦＥＴＱ６は、ゲート絶縁膜６と、
ゲート電極７Ｂと、ソース，ドレインのチャネル領域側
の部分を成すｐ〜型半導体領域１１Ｃと、ソース，ドレ
インの前記ｐ〜型半導体領域１１Ｃ以外の部分を成すｐ
+型半導体領域１３Ｃとで構成されている。ゲート電極
７Ｂの側面及び上面は絶縁膜１０が覆っている。ソース
領域の一部を成すｐ+型半導体領域１３Ｃには接続孔１
５を通して配線１６が接続されている。そして、このｐ
+型半導体領域１３Ｃは、ソース領域の耐圧を向上させ
るため、サイドウォール１２から所定距離だけ離して設
けてある。
【００６０】なお、メモリセルのＮチャネルＭＩＳＦＥ
ＴＱ４及びスイッチ素子を成すＮチャネルＭＩＳＦＥＴ
Ｑ５の上を第２層目のアルミニウム膜からなる配線１９
が覆っている。すなわち、メモリセルアレイ領域は、全
て配線１９で覆われている。これは、ＥＰＲＯＭ１０５
に記憶されたデータを紫外線を照射して消去するとき
に、ＥＥＰＲＯＭ１０７に記憶されたデータがその紫外
線で消去されてしまうのを防止するためである。
ＴＱ４及びスイッチ素子を成すＮチャネルＭＩＳＦＥＴ
Ｑ５の上を第２層目のアルミニウム膜からなる配線１９
が覆っている。すなわち、メモリセルアレイ領域は、全
て配線１９で覆われている。これは、ＥＰＲＯＭ１０５
に記憶されたデータを紫外線を照射して消去するとき
に、ＥＥＰＲＯＭ１０７に記憶されたデータがその紫外
線で消去されてしまうのを防止するためである。
【００６１】なお、記憶素子Ｑ４のフローティングゲー
ト電極７Ｃと、ＭＩＳＦＥＴＱ５，Ｑ６のゲート電極７
Ｂは、前記ＥＰＲＯＭ１０５のメモリセルＱ１のフロー
ティングゲート電極７Ａ及びＭＩＳＦＥＴＱ２，Ｑ３の
ゲート電極７Ｂと同じ第１層目の導電膜で形成されてい
る。ＥＥＰＲＯＭ１０７のメモリＭＩＳＦＥＴＱ４のコ
ントロールゲート電極９Ｃは、ＥＰＲＯＭ１０５のコン
トロールゲート電極９Ａと同じ第２層目の導電膜からな
っている。
ト電極７Ｃと、ＭＩＳＦＥＴＱ５，Ｑ６のゲート電極７
Ｂは、前記ＥＰＲＯＭ１０５のメモリセルＱ１のフロー
ティングゲート電極７Ａ及びＭＩＳＦＥＴＱ２，Ｑ３の
ゲート電極７Ｂと同じ第１層目の導電膜で形成されてい
る。ＥＥＰＲＯＭ１０７のメモリＭＩＳＦＥＴＱ４のコ
ントロールゲート電極９Ｃは、ＥＰＲＯＭ１０５のコン
トロールゲート電極９Ａと同じ第２層目の導電膜からな
っている。
【００６２】図７において、Ｑ７はＣＰＵ１００を構成
するためのＮチャネルＭＩＳＦＥＴ、Ｑ８はＩ／Ｏ１０
２やＳＩ（シリアルインターフェイス）１０３を構成す
るＮチャネルＭＩＳＦＥＴ、Ｑ９はＣＰＵ１００を構成
するためのＰチャネルＭＩＳＦＥＴである。前記Ｎチャ
ネルＭＩＳＦＥＴＱ７は、２５０Å程度の薄い酸化シリ
コン膜からなるゲート絶縁膜８Ｄと、ゲート電極９Ｄ
と、ソース，ドレインのチャネル領域側の部分を成すｎ
〜型半導体領域１１Ｂと、ソース，ドレインの前記ｎ〜
型半導体領域１１Ｂ以外の部分を成すｎ+型半導体領域
１３Ｂとで構成されている。前記ＮチャネルＭＩＳＦＥ
ＴＱ８は、ゲート絶縁膜８Ｄと、ゲート電極９Ｄと、ソ
ース，ドレインのチャネル領域側の部分を成すｎ型半導
体領域１１Ａと、ソース，ドレインの前記ｎ型半導体領
域１１Ａ以外の部分を成すｎ+型半導体領域１３Ｂとで
構成されている。ｎ型半導体領域１１Ａは、ドレイン領
域に異常な高電圧が印加されたときにＭＩＳＦＥＴＱ８
が破壊されるのを防ぐためのものである。前記Ｐチャネ
ルＭＩＳＦＥＴＱ９は、ゲート絶縁膜８Ｄと、ゲート電
極９Ｄと、ソース，ドレインのチャネル領域側の部分を
成すｐ〜型半導体領域１１Ｃと、ソース，ドレインの前
記ｐ〜型半導体領域１１Ｃ以外の部分を成すｐ+型半導
体領域１３Ｃとで構成されている。
するためのＮチャネルＭＩＳＦＥＴ、Ｑ８はＩ／Ｏ１０
２やＳＩ（シリアルインターフェイス）１０３を構成す
るＮチャネルＭＩＳＦＥＴ、Ｑ９はＣＰＵ１００を構成
するためのＰチャネルＭＩＳＦＥＴである。前記Ｎチャ
ネルＭＩＳＦＥＴＱ７は、２５０Å程度の薄い酸化シリ
コン膜からなるゲート絶縁膜８Ｄと、ゲート電極９Ｄ
と、ソース，ドレインのチャネル領域側の部分を成すｎ
〜型半導体領域１１Ｂと、ソース，ドレインの前記ｎ〜
型半導体領域１１Ｂ以外の部分を成すｎ+型半導体領域
１３Ｂとで構成されている。前記ＮチャネルＭＩＳＦＥ
ＴＱ８は、ゲート絶縁膜８Ｄと、ゲート電極９Ｄと、ソ
ース，ドレインのチャネル領域側の部分を成すｎ型半導
体領域１１Ａと、ソース，ドレインの前記ｎ型半導体領
域１１Ａ以外の部分を成すｎ+型半導体領域１３Ｂとで
構成されている。ｎ型半導体領域１１Ａは、ドレイン領
域に異常な高電圧が印加されたときにＭＩＳＦＥＴＱ８
が破壊されるのを防ぐためのものである。前記Ｐチャネ
ルＭＩＳＦＥＴＱ９は、ゲート絶縁膜８Ｄと、ゲート電
極９Ｄと、ソース，ドレインのチャネル領域側の部分を
成すｐ〜型半導体領域１１Ｃと、ソース，ドレインの前
記ｐ〜型半導体領域１１Ｃ以外の部分を成すｐ+型半導
体領域１３Ｃとで構成されている。
【００６３】なお、ＭＩＳＦＥＴＱ７，Ｑ８，Ｑ９のそ
れぞれのゲート電極９Ｄは、前記ＥＰＲＯＭ１０５のコ
ントロールゲート電極９Ａ及びＥＥＰＲＯＭ１０７のコ
ントロールゲート電極９Ｃと同じ第２層目の導電膜から
なっている。
れぞれのゲート電極９Ｄは、前記ＥＰＲＯＭ１０５のコ
ントロールゲート電極９Ａ及びＥＥＰＲＯＭ１０７のコ
ントロールゲート電極９Ｃと同じ第２層目の導電膜から
なっている。
【００６４】また、図２に示したＳＲＡＭ１０８のメモ
リセルを構成するＮチャネルＭＩＳＦＥＴ及びＰチャネ
ルＭＩＳＦＥＴは、図７に示したＣＰＵ（論理部）１０
０を構成するＮチャネルＭＩＳＦＥＴＱ７及びＰチャネ
ルＭＩＳＦＥＴＱ９と同様の構造になっている。
リセルを構成するＮチャネルＭＩＳＦＥＴ及びＰチャネ
ルＭＩＳＦＥＴは、図７に示したＣＰＵ（論理部）１０
０を構成するＮチャネルＭＩＳＦＥＴＱ７及びＰチャネ
ルＭＩＳＦＥＴＱ９と同様の構造になっている。
【００６５】次に、前記ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ
３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９のそれぞれの
製造方法を図５、図６、図７、乃至図５６、図５７、図
５８を用いて説明する。
３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９のそれぞれの
製造方法を図５、図６、図７、乃至図５６、図５７、図
５８を用いて説明する。
【００６６】図５、図６、図７乃至図５６、図５７、図
５８は、本発明の一実施の形態のマイクロコンピュータ
のＥＰＲＯＭ１０５，ＥＥＰＲＯＭ１０７及びＣＰＵ１
００等を構成するＭＩＳＦＥＴの製造工程における断面
図であり、図５乃至図５６がＥＰＲＯＭ１０５のメモリ
セル及びその周辺回路を構成するＭＩＳＦＥＴが設けら
れる領域の断面図、図６乃至図５７がＥＥＰＲＯＭ１０
７のメモリセル及びその周辺回路を構成するＭＩＳＦＥ
Ｔが設けられる領域の断面図、図７乃至図５８がＣＰＵ
１００とＩ／Ｏ１０２を構成するＭＩＳＦＥＴが設けら
れる領域の断面図である。
５８は、本発明の一実施の形態のマイクロコンピュータ
のＥＰＲＯＭ１０５，ＥＥＰＲＯＭ１０７及びＣＰＵ１
００等を構成するＭＩＳＦＥＴの製造工程における断面
図であり、図５乃至図５６がＥＰＲＯＭ１０５のメモリ
セル及びその周辺回路を構成するＭＩＳＦＥＴが設けら
れる領域の断面図、図６乃至図５７がＥＥＰＲＯＭ１０
７のメモリセル及びその周辺回路を構成するＭＩＳＦＥ
Ｔが設けられる領域の断面図、図７乃至図５８がＣＰＵ
１００とＩ／Ｏ１０２を構成するＭＩＳＦＥＴが設けら
れる領域の断面図である。
【００６７】なお、図２に示したＳＲＡＭのメモリセル
を構成するＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩ
ＳＦＥＴは、図７に示した論理部を構成するＮチャネル
ＭＩＳＦＥＴＱ７及びＰチャネルＭＩＳＦＥＴＱ９と同
様の製造方法で形成されるので説明を省略する。
を構成するＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩ
ＳＦＥＴは、図７に示した論理部を構成するＮチャネル
ＭＩＳＦＥＴＱ７及びＰチャネルＭＩＳＦＥＴＱ９と同
様の製造方法で形成されるので説明を省略する。
【００６８】本実施の形態のマイクロコンピュータのＥ
ＰＲＯＭ１０５，ＥＥＰＲＯＭ１０７，ＣＰＵ１００及
びＩ／Ｏ１０２を構成するＭＩＳＦＥＴの製造方法は、
図８乃至図１０に示すように、ｐ〜型半導体基板（チッ
プ）１の主面部のそれぞれの所定の領域にイオン注入と
アニールを行ってｎ〜型ウエル領域２又はｐ〜型ウエル
領域３を形成する。５０は前記イオン注入を行うときに
バッファ膜として使用した薄い酸化シリコン膜である。
ＰＲＯＭ１０５，ＥＥＰＲＯＭ１０７，ＣＰＵ１００及
びＩ／Ｏ１０２を構成するＭＩＳＦＥＴの製造方法は、
図８乃至図１０に示すように、ｐ〜型半導体基板（チッ
プ）１の主面部のそれぞれの所定の領域にイオン注入と
アニールを行ってｎ〜型ウエル領域２又はｐ〜型ウエル
領域３を形成する。５０は前記イオン注入を行うときに
バッファ膜として使用した薄い酸化シリコン膜である。
【００６９】次に、図１１乃至図１３に示すように、周
知の技術を使って、ｎ〜型ウエル領域２及びｐ〜型ウエ
ル領域３のそれぞれの所定領域を熱酸化してフィールド
絶縁膜４を形成し、またｐ〜型ウエル領域３にｐチャネ
ルストッパ領域５を形成する。５１はフィールド絶縁膜
４を形成するときに熱酸化のマスクとして使用した窒化
シリコン膜である。次に、窒化シリコン膜５１を取り除
き、さらに下地膜として使用した酸化シリコン膜５０を
除去してｎ〜型ウエル領域２及びｐ〜型ウエル領域３の
フィールド絶縁膜４で覆われていない部分を露出させた
後、その露出した表面を再び熱酸化して、図１４乃至図
１６に示すようにゲート絶縁膜６を形成する。
知の技術を使って、ｎ〜型ウエル領域２及びｐ〜型ウエ
ル領域３のそれぞれの所定領域を熱酸化してフィールド
絶縁膜４を形成し、またｐ〜型ウエル領域３にｐチャネ
ルストッパ領域５を形成する。５１はフィールド絶縁膜
４を形成するときに熱酸化のマスクとして使用した窒化
シリコン膜である。次に、窒化シリコン膜５１を取り除
き、さらに下地膜として使用した酸化シリコン膜５０を
除去してｎ〜型ウエル領域２及びｐ〜型ウエル領域３の
フィールド絶縁膜４で覆われていない部分を露出させた
後、その露出した表面を再び熱酸化して、図１４乃至図
１６に示すようにゲート絶縁膜６を形成する。
【００７０】次に、図１５に示したＥＥＰＲＯＭ１０７
のメモリセル及びその周辺回路のＮチャネルＭＩＳＦＥ
Ｔのソース，ドレインとなるｎ型半導体領域２０を形成
するときのイオン注入のマスクとして、ｎ〜型ウエル領
域２及びｐ〜型ウエル領域３の上にレジスト膜５２を形
成する。次に、ｎ型不純物、例えばヒ素（Ａｓ）イオン
を１０14〜１０16atoms/cm2程度導入してｎ型半導体領
域２０を形成する。この後、レジスト膜５２を除去す
る。
のメモリセル及びその周辺回路のＮチャネルＭＩＳＦＥ
Ｔのソース，ドレインとなるｎ型半導体領域２０を形成
するときのイオン注入のマスクとして、ｎ〜型ウエル領
域２及びｐ〜型ウエル領域３の上にレジスト膜５２を形
成する。次に、ｎ型不純物、例えばヒ素（Ａｓ）イオン
を１０14〜１０16atoms/cm2程度導入してｎ型半導体領
域２０を形成する。この後、レジスト膜５２を除去す
る。
【００７１】次に、図１７乃至図１９に示すように、熱
酸化して前記ｎ型半導体領域２０の上部に絶縁膜（Ｓｉ
Ｏ2）２１を形成する。絶縁膜２１は下部に高濃度層の
ｎ型半導体領域２０があるので、厚い絶縁膜が得られ
る。このときゲート絶縁膜６の膜厚は、５００Å程度に
なるように前記酸化膜厚を設定しておく。絶縁膜２１の
膜厚は、１０００〜２０００Å程度である。あるいは前
記ゲート絶縁膜６を除去した後、１度の熱酸化により５
００Å程度のゲート絶縁膜と１０００〜２０００Å程度
のｎ型半導体領域２０の上部の絶縁膜を同時に形成して
もよい。次に、ＥＥＰＲＯＭ１０７のメモリＭＩＳＦＥ
ＴＱ４のトンネル絶縁膜２２が設けられる部分の絶縁膜
２１をエッチングするために、図２０乃至図２２に示す
ように、マスクとしてのレジスト膜５４を形成する。
酸化して前記ｎ型半導体領域２０の上部に絶縁膜（Ｓｉ
Ｏ2）２１を形成する。絶縁膜２１は下部に高濃度層の
ｎ型半導体領域２０があるので、厚い絶縁膜が得られ
る。このときゲート絶縁膜６の膜厚は、５００Å程度に
なるように前記酸化膜厚を設定しておく。絶縁膜２１の
膜厚は、１０００〜２０００Å程度である。あるいは前
記ゲート絶縁膜６を除去した後、１度の熱酸化により５
００Å程度のゲート絶縁膜と１０００〜２０００Å程度
のｎ型半導体領域２０の上部の絶縁膜を同時に形成して
もよい。次に、ＥＥＰＲＯＭ１０７のメモリＭＩＳＦＥ
ＴＱ４のトンネル絶縁膜２２が設けられる部分の絶縁膜
２１をエッチングするために、図２０乃至図２２に示す
ように、マスクとしてのレジスト膜５４を形成する。
【００７２】次に、図２１に示したように、絶縁膜２１
のトンネル絶縁膜２２が形成される部分をエッチングし
てｎ型半導体領域２０の表面を露出させる。この後、レ
ジスト膜５４を除去する。次に、先の工程で絶縁膜２１
が除去されたことによって露出したｎ型半導体領域２０
の表面を熱酸化して、酸化シリコン膜からなるトンネル
絶縁膜２２を形成する。トンネル絶縁膜２２の膜厚は、
１００Å程度である。
のトンネル絶縁膜２２が形成される部分をエッチングし
てｎ型半導体領域２０の表面を露出させる。この後、レ
ジスト膜５４を除去する。次に、先の工程で絶縁膜２１
が除去されたことによって露出したｎ型半導体領域２０
の表面を熱酸化して、酸化シリコン膜からなるトンネル
絶縁膜２２を形成する。トンネル絶縁膜２２の膜厚は、
１００Å程度である。
【００７３】次に、ＥＰＲＯＭ１０５のメモリセルＱ１
のフローティングゲート電極７Ａ，周辺回路のＭＩＳＦ
ＥＴＱ２，Ｑ３のゲート電極７Ｂ及びＥＥＰＲＯＭ１０
７のメモリセルのメモリＭＩＳＦＥＴＱ４のフローティ
ングゲート電極７Ｃ，前記メモリセルのスイッチＭＩＳ
ＦＥＴ及び周辺回路のＭＩＳＦＥＴＱ５のゲート電極７
Ｂを形成するために、図２３乃至図２５に示すように、
例えばＣＶＤでｎ〜型ウエル領域２及びｐ〜型ウエル領
域３の上部に多結晶シリコン膜７を形成する。この多結
晶シリコン膜７には熱拡散やイオン注入等でｎ型不純
物、例えばリン（Ｐ）を導入して低抵抗化を図る。
のフローティングゲート電極７Ａ，周辺回路のＭＩＳＦ
ＥＴＱ２，Ｑ３のゲート電極７Ｂ及びＥＥＰＲＯＭ１０
７のメモリセルのメモリＭＩＳＦＥＴＱ４のフローティ
ングゲート電極７Ｃ，前記メモリセルのスイッチＭＩＳ
ＦＥＴ及び周辺回路のＭＩＳＦＥＴＱ５のゲート電極７
Ｂを形成するために、図２３乃至図２５に示すように、
例えばＣＶＤでｎ〜型ウエル領域２及びｐ〜型ウエル領
域３の上部に多結晶シリコン膜７を形成する。この多結
晶シリコン膜７には熱拡散やイオン注入等でｎ型不純
物、例えばリン（Ｐ）を導入して低抵抗化を図る。
【００７４】次に、図２６乃至図２８に示すように、前
記多結晶シリコン膜７をパターニングして、ＥＰＲＯＭ
１０５のメモリセルＱ１のフローティングゲート電極７
Ａ、周辺回路のゲート電極７Ｂ、ＥＥＰＲＯＭ１０７の
メモリＭＩＳＦＥＴＱ４のフローティングゲート電極７
Ｃ、ＥＥＰＲＯＭ１０７のメモリセルのスイッチＭＩＳ
ＦＥＴ及び周辺回路のＭＩＳＦＥＴＱ５，Ｑ６のゲート
電極７Ｂをそれぞれ形成する。ＣＰＵ１００及びＩ／Ｏ
１０２を構成するＭＩＳＦＥＴＱ７，Ｑ８，Ｑ９のゲー
ト電極は、後に形成される第２層目の導電膜で形成する
ので、これらＭＩＳＦＥＴＱ７〜Ｑ９を形成するための
領域では第１層目の多結晶シリコン膜７が除去されてし
まって残らない。
記多結晶シリコン膜７をパターニングして、ＥＰＲＯＭ
１０５のメモリセルＱ１のフローティングゲート電極７
Ａ、周辺回路のゲート電極７Ｂ、ＥＥＰＲＯＭ１０７の
メモリＭＩＳＦＥＴＱ４のフローティングゲート電極７
Ｃ、ＥＥＰＲＯＭ１０７のメモリセルのスイッチＭＩＳ
ＦＥＴ及び周辺回路のＭＩＳＦＥＴＱ５，Ｑ６のゲート
電極７Ｂをそれぞれ形成する。ＣＰＵ１００及びＩ／Ｏ
１０２を構成するＭＩＳＦＥＴＱ７，Ｑ８，Ｑ９のゲー
ト電極は、後に形成される第２層目の導電膜で形成する
ので、これらＭＩＳＦＥＴＱ７〜Ｑ９を形成するための
領域では第１層目の多結晶シリコン膜７が除去されてし
まって残らない。
【００７５】ここで、図２６に示したＥＰＲＯＭ１０５
のメモリセルＱ１のフローティングゲート電極７Ａは、
データ線が延在する方向においては、個々のメモリセル
のフローティングゲート電極７Ａごとに分割されること
なく、長く延在するパターンとなっている。しかし、ワ
ード線が延在する方向においては隣接するメモリセルの
フローティングゲート電極７Ａごとに切り離したパター
ンとなっている。これは、後にこの上にコントロールゲ
ート電極（ワード線）９Ａを形成するときに、前記デー
タ線が延在している方向に長く延在しているフローティ
ングゲート電極７Ａに２回目のパターニングを施して所
定のパターンにするためである。
のメモリセルＱ１のフローティングゲート電極７Ａは、
データ線が延在する方向においては、個々のメモリセル
のフローティングゲート電極７Ａごとに分割されること
なく、長く延在するパターンとなっている。しかし、ワ
ード線が延在する方向においては隣接するメモリセルの
フローティングゲート電極７Ａごとに切り離したパター
ンとなっている。これは、後にこの上にコントロールゲ
ート電極（ワード線）９Ａを形成するときに、前記デー
タ線が延在している方向に長く延在しているフローティ
ングゲート電極７Ａに２回目のパターニングを施して所
定のパターンにするためである。
【００７６】一方、ＥＥＰＲＯＭ１０７のメモリセルの
メモリＭＩＳＦＥＴＱ４のフローティングゲート電極７
Ｃは個々のメモリセルごとに切り離されたパターンにな
っている。次に、図２９乃至図３１に示すように、ＥＰ
ＲＯＭ１０５のフローティングゲート電極７Ａ及びＥＥ
ＰＲＯＭ１０７のフローティングゲート電極７Ｃの表面
を熱酸化して第２ゲート絶縁膜８Ａ，８Ｃを形成する。
この第２ゲート絶縁膜８Ａ，８Ｃを形成するときに、そ
の他のゲート電極７Ｂの表面も熱酸化されて薄い酸化シ
リコン膜８が形成される。次に、ＣＰＵ１００領域及び
Ｉ／Ｏ１０２領域以外の部分をレジスト膜５５で覆った
後、ＣＰＵ１００領域及びＩ／Ｏ１０２領域に形成され
ていた薄い酸化シリコン膜（ゲート絶縁膜）６をエッチ
ングして取り除く。
メモリＭＩＳＦＥＴＱ４のフローティングゲート電極７
Ｃは個々のメモリセルごとに切り離されたパターンにな
っている。次に、図２９乃至図３１に示すように、ＥＰ
ＲＯＭ１０５のフローティングゲート電極７Ａ及びＥＥ
ＰＲＯＭ１０７のフローティングゲート電極７Ｃの表面
を熱酸化して第２ゲート絶縁膜８Ａ，８Ｃを形成する。
この第２ゲート絶縁膜８Ａ，８Ｃを形成するときに、そ
の他のゲート電極７Ｂの表面も熱酸化されて薄い酸化シ
リコン膜８が形成される。次に、ＣＰＵ１００領域及び
Ｉ／Ｏ１０２領域以外の部分をレジスト膜５５で覆った
後、ＣＰＵ１００領域及びＩ／Ｏ１０２領域に形成され
ていた薄い酸化シリコン膜（ゲート絶縁膜）６をエッチ
ングして取り除く。
【００７７】次に、図３２乃至図３４に示すように、先
に酸化シリコン膜６をエッチングしたことによって露出
したＣＰＵ１００領域及びＩ／Ｏ１０２領域を熱酸化し
て、ＣＰＵ１００及びＩ／Ｏ１０２を構成するためのＭ
ＩＳＦＥＴのゲート絶縁膜８Ｄを形成する。このゲート
絶縁膜８Ｄを形成するときにそれぞれのフローティング
ゲート電極７Ａ，７Ｃ及びゲート電極７Ｂの表面が酸化
されて、第２ゲート絶縁膜８Ａ，８Ｃ及び酸化シリコン
膜８の膜厚が増加する。
に酸化シリコン膜６をエッチングしたことによって露出
したＣＰＵ１００領域及びＩ／Ｏ１０２領域を熱酸化し
て、ＣＰＵ１００及びＩ／Ｏ１０２を構成するためのＭ
ＩＳＦＥＴのゲート絶縁膜８Ｄを形成する。このゲート
絶縁膜８Ｄを形成するときにそれぞれのフローティング
ゲート電極７Ａ，７Ｃ及びゲート電極７Ｂの表面が酸化
されて、第２ゲート絶縁膜８Ａ，８Ｃ及び酸化シリコン
膜８の膜厚が増加する。
【００７８】ここで、第２ゲート絶縁膜８Ａ，８Ｃの膜
厚は、最終的に３５０Å程度になるようにする。また、
ゲート絶縁膜８Ｄの膜厚は、ＣＰＵ１００やＩ／Ｏ１０
２を構成するＭＩＳＦＥＴＱ７〜Ｑ９にとって最適な膜
厚にする。なお、ＥＰＲＯＭ１０５やＥＥＰＲＯＭ１０
７のメモリセル及びそれらの周辺回路を構成するＭＩＳ
ＦＥＴのゲート絶縁膜６と、ＣＰＵ１００やＩ／Ｏ１０
２を構成するＭＩＳＦＥＴのゲート絶縁膜８Ｄは、それ
らＭＩＳＦＥＴにとって最適な値にするので、ゲート絶
縁膜６の方が厚く形成されることもあり、ゲート絶縁膜
８Ｄの方が厚く形成されることもある。また、ゲート絶
縁膜６とゲート絶縁膜８Ｄを同じ膜厚に形成することも
ある。
厚は、最終的に３５０Å程度になるようにする。また、
ゲート絶縁膜８Ｄの膜厚は、ＣＰＵ１００やＩ／Ｏ１０
２を構成するＭＩＳＦＥＴＱ７〜Ｑ９にとって最適な膜
厚にする。なお、ＥＰＲＯＭ１０５やＥＥＰＲＯＭ１０
７のメモリセル及びそれらの周辺回路を構成するＭＩＳ
ＦＥＴのゲート絶縁膜６と、ＣＰＵ１００やＩ／Ｏ１０
２を構成するＭＩＳＦＥＴのゲート絶縁膜８Ｄは、それ
らＭＩＳＦＥＴにとって最適な値にするので、ゲート絶
縁膜６の方が厚く形成されることもあり、ゲート絶縁膜
８Ｄの方が厚く形成されることもある。また、ゲート絶
縁膜６とゲート絶縁膜８Ｄを同じ膜厚に形成することも
ある。
【００７９】前記ゲート絶縁膜８Ｄを形成した後、半導
体チップ１の上の全面に第２層目の導電膜９を形成す
る。この導電膜９は、例えばＣＶＤで多結晶シリコン膜
を形成し、この上にさらにスパッタでシリサイド膜を積
層した２層膜からなっている。前記多結晶シリコン膜に
はイオン注入や熱拡散でｎ型不純物例えばリン（Ｐ）を
入れて低抵抗化を図る。
体チップ１の上の全面に第２層目の導電膜９を形成す
る。この導電膜９は、例えばＣＶＤで多結晶シリコン膜
を形成し、この上にさらにスパッタでシリサイド膜を積
層した２層膜からなっている。前記多結晶シリコン膜に
はイオン注入や熱拡散でｎ型不純物例えばリン（Ｐ）を
入れて低抵抗化を図る。
【００８０】次に、図３５乃至図３６に示すように、レ
ジスト膜７２をマスクに導電膜９をパターニングして、
ＥＥＰＲＯＭ１０７のメモリＭＩＳＦＥＴＱ４のコント
ロールゲート電極（ワード線）９Ｃ、ＭＩＳＦＥＴＱ
７，Ｑ８，Ｑ９のゲート電極９Ｄを形成する。
ジスト膜７２をマスクに導電膜９をパターニングして、
ＥＥＰＲＯＭ１０７のメモリＭＩＳＦＥＴＱ４のコント
ロールゲート電極（ワード線）９Ｃ、ＭＩＳＦＥＴＱ
７，Ｑ８，Ｑ９のゲート電極９Ｄを形成する。
【００８１】次に、図３８乃至図４０に示すように、レ
ジスト膜７３を形成する。この状態で、ＥＰＲＯＭ１０
５のメモリセルＱ１のコントロールゲート電極９Ａ、第
２ゲート絶縁膜８Ａ、フローティングゲート電極７Ａを
エッチングして、図４１乃至図４３に示すように、デー
タ線が延在する方向においても個々のメモリセルごとに
分割されたフローティングゲート電極７Ａを形成する。
この後レジスト膜７３を除去する。
ジスト膜７３を形成する。この状態で、ＥＰＲＯＭ１０
５のメモリセルＱ１のコントロールゲート電極９Ａ、第
２ゲート絶縁膜８Ａ、フローティングゲート電極７Ａを
エッチングして、図４１乃至図４３に示すように、デー
タ線が延在する方向においても個々のメモリセルごとに
分割されたフローティングゲート電極７Ａを形成する。
この後レジスト膜７３を除去する。
【００８２】次に、図４４乃至図４６に示すように、Ｅ
ＰＲＯＭ１０５とＥＥＰＲＯＭ１０７のそれぞれのコン
トロールゲート電極（ワード線）９Ａ，９Ｄの表面を熱
酸化して薄い酸化シリコン膜１０を形成する。このと
き、他のＭＩＳＦＥＴＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ７，
Ｑ８，Ｑ９のゲート電極７Ｂ，９Ｄの表面も酸化されて
酸化シリコン膜１０が形成される。ＥＰＲＯＭ１０５の
メモリセルＱ１の領域と、Ｉ／Ｏ１０２のＭＩＳＦＥＴ
Ｑ８の領域の部分を開口したレジスト膜５６を形成し、
イオン注入によってｐ〜型ウエル領域３へｎ型不純物例
えばヒ素（Ａｓ）を導入して、メモリセルＱ１とＮチャ
ネルＭＩＳＦＥＴＱ８のソース，ドレインの一部となる
ｎ型半導体領域１１Ａを形成する。このとき導入される
不純物イオンのドーズ量は、例えば１０15atoms/cm2で
ある。
ＰＲＯＭ１０５とＥＥＰＲＯＭ１０７のそれぞれのコン
トロールゲート電極（ワード線）９Ａ，９Ｄの表面を熱
酸化して薄い酸化シリコン膜１０を形成する。このと
き、他のＭＩＳＦＥＴＱ２，Ｑ３，Ｑ５，Ｑ６，Ｑ７，
Ｑ８，Ｑ９のゲート電極７Ｂ，９Ｄの表面も酸化されて
酸化シリコン膜１０が形成される。ＥＰＲＯＭ１０５の
メモリセルＱ１の領域と、Ｉ／Ｏ１０２のＭＩＳＦＥＴ
Ｑ８の領域の部分を開口したレジスト膜５６を形成し、
イオン注入によってｐ〜型ウエル領域３へｎ型不純物例
えばヒ素（Ａｓ）を導入して、メモリセルＱ１とＮチャ
ネルＭＩＳＦＥＴＱ８のソース，ドレインの一部となる
ｎ型半導体領域１１Ａを形成する。このとき導入される
不純物イオンのドーズ量は、例えば１０15atoms/cm2で
ある。
【００８３】この後、レジスト膜５６を除去し、図４７
乃至図４９に示すように、ＥＰＲＯＭ１０５の周辺回路
を構成するためのＮチャネルＭＩＳＦＥＴＱ２が設けら
れる領域と、ＣＰＵ１００を構成するためのＮチャネル
ＭＩＳＦＥＴＱ７が設けられる領域とを開口したレジス
ト膜５７を形成する。そして、イオン注入によってｎ型
不純物例えばリン（Ｐ）を導入して、前記ＮチャネルＭ
ＩＳＦＥＴＱ２，Ｑ７のソース，ドレインの一部となる
ｎ〜型半導体領域１１Ｂを形成する。このとき導入され
る不純物イオンのドーズ量は、例えば１０13atoms/cm2
である。この後、レジスト膜５７を除去する。
乃至図４９に示すように、ＥＰＲＯＭ１０５の周辺回路
を構成するためのＮチャネルＭＩＳＦＥＴＱ２が設けら
れる領域と、ＣＰＵ１００を構成するためのＮチャネル
ＭＩＳＦＥＴＱ７が設けられる領域とを開口したレジス
ト膜５７を形成する。そして、イオン注入によってｎ型
不純物例えばリン（Ｐ）を導入して、前記ＮチャネルＭ
ＩＳＦＥＴＱ２，Ｑ７のソース，ドレインの一部となる
ｎ〜型半導体領域１１Ｂを形成する。このとき導入され
る不純物イオンのドーズ量は、例えば１０13atoms/cm2
である。この後、レジスト膜５７を除去する。
【００８４】次に、図５０乃至図５２に示すように、Ｅ
ＰＲＯＭ１０５、ＥＥＰＲＯＭ１０７のそれぞれの周辺
回路を構成するためのＰチャネルＭＩＳＦＥＴＱ３，Ｑ
６が設けられる領域と、ＣＰＵ１００を構成するための
ＰチャネルＭＩＳＦＥＴＱ９が設けられる領域とを開口
したレジスト膜５８を形成する。そして、イオン注入に
よってｐ型不純物例えばボロン（Ｂ）を導入して、前記
ＰチャネルＭＩＳＦＥＴＱ３，Ｑ６，Ｑ９のソース，ド
レインの一部となるｐ〜型半導体領域１１Ｃを形成す
る。このときの不純物イオンのドーズ量は、例えば１０
13atoms/cm2程度である。この後、レジスト膜５８を除
去する。
ＰＲＯＭ１０５、ＥＥＰＲＯＭ１０７のそれぞれの周辺
回路を構成するためのＰチャネルＭＩＳＦＥＴＱ３，Ｑ
６が設けられる領域と、ＣＰＵ１００を構成するための
ＰチャネルＭＩＳＦＥＴＱ９が設けられる領域とを開口
したレジスト膜５８を形成する。そして、イオン注入に
よってｐ型不純物例えばボロン（Ｂ）を導入して、前記
ＰチャネルＭＩＳＦＥＴＱ３，Ｑ６，Ｑ９のソース，ド
レインの一部となるｐ〜型半導体領域１１Ｃを形成す
る。このときの不純物イオンのドーズ量は、例えば１０
13atoms/cm2程度である。この後、レジスト膜５８を除
去する。
【００８５】次に、図５３乃至図５５に示すように、そ
れぞれのゲート電極７Ａ，９Ａ、７Ｂ，７Ｃ，９Ｃ及び
９Ｄの側部に、例えばＣＶＤと反応性イオンエッチング
を使って酸化シリコン膜からなるサイドウォール１２を
形成する。次に、ＰチャネルＭＩＳＦＥＴＱ３，Ｑ９
と、ＥＥＰＲＯＭ１０７のメモリセル及びそれらの周辺
回路を構成するためのＮチャネルＭＩＳＦＥＴが設けら
れる領域をレジスト膜５９で覆う。また、ＥＰＲＯＭ１
０５の周辺回路のＮチャネルＭＩＳＦＥＴＱ２のドレイ
ンの耐圧を高めるため、それの高濃度部分をサイドウォ
ール１２及びフィールド絶縁膜４から所定の距離だけ離
すために、レジスト膜５９を形成する。そして、イオン
注入でｎ型不純物例えばヒ素（Ａｓ）を導入してｎ+型
半導体領域１３Ａ，１３Ｂを形成する。この後、レジス
ト膜５９を除去する。
れぞれのゲート電極７Ａ，９Ａ、７Ｂ，７Ｃ，９Ｃ及び
９Ｄの側部に、例えばＣＶＤと反応性イオンエッチング
を使って酸化シリコン膜からなるサイドウォール１２を
形成する。次に、ＰチャネルＭＩＳＦＥＴＱ３，Ｑ９
と、ＥＥＰＲＯＭ１０７のメモリセル及びそれらの周辺
回路を構成するためのＮチャネルＭＩＳＦＥＴが設けら
れる領域をレジスト膜５９で覆う。また、ＥＰＲＯＭ１
０５の周辺回路のＮチャネルＭＩＳＦＥＴＱ２のドレイ
ンの耐圧を高めるため、それの高濃度部分をサイドウォ
ール１２及びフィールド絶縁膜４から所定の距離だけ離
すために、レジスト膜５９を形成する。そして、イオン
注入でｎ型不純物例えばヒ素（Ａｓ）を導入してｎ+型
半導体領域１３Ａ，１３Ｂを形成する。この後、レジス
ト膜５９を除去する。
【００８６】次に、図５６乃至図５８に示すように、そ
れぞれのＮチャネルＭＩＳＦＥＴＱ１，Ｑ２，Ｑ４，Ｑ
５，Ｑ７，Ｑ８の上をレジスト膜６０で覆い、またＥＥ
ＰＲＯＭ１０７の周辺回路のＰチャネルＭＩＳＦＥＴＱ
６のドレインの耐圧を高めるため、その高濃度の部分を
サイドウォール１２及びフィールド絶縁膜４から所定の
距離だけ離すためにレジスト膜６０を形成する。そし
て、イオン注入でｐ型不純物例えばボロン（Ｂ）を導入
して、それぞれのｐ+型半導体領域１３を形成する。こ
の後、レジスト膜６０を除去する。この後、図５乃至図
７に示すように、パッシベーション膜１４を例えばＣＶ
Ｄによる酸化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜スパッ
タによる酸化シリコン膜あるいはこれらの積層膜を使っ
て形成する。
れぞれのＮチャネルＭＩＳＦＥＴＱ１，Ｑ２，Ｑ４，Ｑ
５，Ｑ７，Ｑ８の上をレジスト膜６０で覆い、またＥＥ
ＰＲＯＭ１０７の周辺回路のＰチャネルＭＩＳＦＥＴＱ
６のドレインの耐圧を高めるため、その高濃度の部分を
サイドウォール１２及びフィールド絶縁膜４から所定の
距離だけ離すためにレジスト膜６０を形成する。そし
て、イオン注入でｐ型不純物例えばボロン（Ｂ）を導入
して、それぞれのｐ+型半導体領域１３を形成する。こ
の後、レジスト膜６０を除去する。この後、図５乃至図
７に示すように、パッシベーション膜１４を例えばＣＶ
Ｄによる酸化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜スパッ
タによる酸化シリコン膜あるいはこれらの積層膜を使っ
て形成する。
【００８７】次に、パッシベーション膜１４を選択的に
除去して接続孔１５を形成し、この後接続孔１５の部分
の段差を緩和するため例えば９００℃程度の温度でアニ
ールしてパッシベーション膜１４のグラスフローを行
う。次に、パッシベーション膜１４の上に、例えばスパ
ッタ法、ＣＶＤ法あるいは蒸着法でアルミニウム膜、ア
ルミニウムを主成分としてこれにシリコンや銅、あるい
はパラジウム等を添加したアルミ合金膜を形成し、また
は、さらにこれらの膜の上部にシリサイド膜（ＭｏＳｉ
2，ＴａＳｉ2，ＴｉＳｉ2，ＷＳｉ2）を形成した後、こ
れらの膜をパターニングして配線１６，データ線１６Ｄ
を形成する。なお、前記シリサイド膜は、前記アルミニ
ウム膜又はアルミ合金膜を形成する前にパッシベーショ
ン膜１４の上に形成し、この上に前記アルミニウム膜等
を形成するようにしてもよい。配線１６，１６Ｄを形成
した後、例えば下から順にプラズマＣＶＤによる酸化シ
リコン膜、回転塗布法によるスピン・オン・グラス膜、
プラズマＣＶＤによる酸化シリコン膜を積層してパッシ
ベーション膜１７を形成する。次に、パッシベーション
膜１７を選択的に除去して接続孔１８を形成する。接続
孔１８は、下部に融点の低いアルミニウム膜等からなる
配線層１６，１６Ｄがあるためグラスフローによって段
差を緩和させることができないので、まず例えばウエッ
トエッチングなど等方性のエッチングでパッシベーショ
ン膜１７の膜厚の半分程度までエッチングし、次に異方
性のドライエッチングで残りの半分をエッチングして形
成する。次に、パッシベーション膜１７の上に、前記配
線１６、１６Ｄを形成した方法で配線１９を形成する。
次に、図示していないが、ファイナルパッシベーション
として、ＰＳＧ膜、窒化シリコン膜を形成する。
除去して接続孔１５を形成し、この後接続孔１５の部分
の段差を緩和するため例えば９００℃程度の温度でアニ
ールしてパッシベーション膜１４のグラスフローを行
う。次に、パッシベーション膜１４の上に、例えばスパ
ッタ法、ＣＶＤ法あるいは蒸着法でアルミニウム膜、ア
ルミニウムを主成分としてこれにシリコンや銅、あるい
はパラジウム等を添加したアルミ合金膜を形成し、また
は、さらにこれらの膜の上部にシリサイド膜（ＭｏＳｉ
2，ＴａＳｉ2，ＴｉＳｉ2，ＷＳｉ2）を形成した後、こ
れらの膜をパターニングして配線１６，データ線１６Ｄ
を形成する。なお、前記シリサイド膜は、前記アルミニ
ウム膜又はアルミ合金膜を形成する前にパッシベーショ
ン膜１４の上に形成し、この上に前記アルミニウム膜等
を形成するようにしてもよい。配線１６，１６Ｄを形成
した後、例えば下から順にプラズマＣＶＤによる酸化シ
リコン膜、回転塗布法によるスピン・オン・グラス膜、
プラズマＣＶＤによる酸化シリコン膜を積層してパッシ
ベーション膜１７を形成する。次に、パッシベーション
膜１７を選択的に除去して接続孔１８を形成する。接続
孔１８は、下部に融点の低いアルミニウム膜等からなる
配線層１６，１６Ｄがあるためグラスフローによって段
差を緩和させることができないので、まず例えばウエッ
トエッチングなど等方性のエッチングでパッシベーショ
ン膜１７の膜厚の半分程度までエッチングし、次に異方
性のドライエッチングで残りの半分をエッチングして形
成する。次に、パッシベーション膜１７の上に、前記配
線１６、１６Ｄを形成した方法で配線１９を形成する。
次に、図示していないが、ファイナルパッシベーション
として、ＰＳＧ膜、窒化シリコン膜を形成する。
【００８８】なお、図２９乃至図３１と図３２乃至図３
４に示したように、ＣＰＵ１００を構成するためのＭＩ
ＳＦＥＴＱ７，Ｑ９とＩ／Ｏ１０２を構成するためのＭ
ＩＳＦＥＴＱ８のゲート絶縁膜８Ｄは、まずＥＰＲＯＭ
１０５の第２ゲート絶縁膜８Ａ及びＥＥＰＲＯＭ１０７
の第２ゲート絶縁膜８Ｃを形成した後、前記ＭＩＳＦＥ
ＴＱ７，Ｑ８，Ｑ９の領域に先に形成されていた薄い酸
化シリコン膜６をエッチングして取り除き、この後専用
の熱酸化工程で形成したが、前記ＥＰＲＯＭ１０５の第
２ゲート絶縁膜８Ａ及びＥＥＰＲＯＭ１０７の第２ゲー
ト絶縁膜８Ｃを形成する前にＭＩＳＦＥＴＱ７，Ｑ８，
Ｑ９の領域の薄い酸化シリコン膜６をエッチングし、こ
の後、前記ＥＰＲＯＭ及びＥＥＰＲＯＭ１０７の第２ゲ
ート絶縁膜８Ａ，８Ｃを形成するときに同時にＭＩＳＦ
ＥＴＱ７，Ｑ８，Ｑ９領域を酸化してゲート絶縁膜８Ｄ
を形成するようにしてもよい。
４に示したように、ＣＰＵ１００を構成するためのＭＩ
ＳＦＥＴＱ７，Ｑ９とＩ／Ｏ１０２を構成するためのＭ
ＩＳＦＥＴＱ８のゲート絶縁膜８Ｄは、まずＥＰＲＯＭ
１０５の第２ゲート絶縁膜８Ａ及びＥＥＰＲＯＭ１０７
の第２ゲート絶縁膜８Ｃを形成した後、前記ＭＩＳＦＥ
ＴＱ７，Ｑ８，Ｑ９の領域に先に形成されていた薄い酸
化シリコン膜６をエッチングして取り除き、この後専用
の熱酸化工程で形成したが、前記ＥＰＲＯＭ１０５の第
２ゲート絶縁膜８Ａ及びＥＥＰＲＯＭ１０７の第２ゲー
ト絶縁膜８Ｃを形成する前にＭＩＳＦＥＴＱ７，Ｑ８，
Ｑ９の領域の薄い酸化シリコン膜６をエッチングし、こ
の後、前記ＥＰＲＯＭ及びＥＥＰＲＯＭ１０７の第２ゲ
ート絶縁膜８Ａ，８Ｃを形成するときに同時にＭＩＳＦ
ＥＴＱ７，Ｑ８，Ｑ９領域を酸化してゲート絶縁膜８Ｄ
を形成するようにしてもよい。
【００８９】また、本実施の形態の製造方法は、図１４
乃至図１６に示したＥＰＲＯＭ１０５のメモリセルＱ１
の第１ゲート絶縁膜６と、ＥＥＰＲＯＭ１０７のメモリ
セルのメモリＭＩＳＦＥＴＱ４の第１ゲート絶縁膜６と
を同時に形成しているが、これらをそれぞれ別々の工程
で形成するようにして、それらの膜厚を少し異ならせる
ようにしてもよい。
乃至図１６に示したＥＰＲＯＭ１０５のメモリセルＱ１
の第１ゲート絶縁膜６と、ＥＥＰＲＯＭ１０７のメモリ
セルのメモリＭＩＳＦＥＴＱ４の第１ゲート絶縁膜６と
を同時に形成しているが、これらをそれぞれ別々の工程
で形成するようにして、それらの膜厚を少し異ならせる
ようにしてもよい。
【００９０】次に、図１に示した本実施の形態のマイク
ロコンピュータに設けられているＤＲＡＭのメモリセル
の製造方法を説明する。
ロコンピュータに設けられているＤＲＡＭのメモリセル
の製造方法を説明する。
【００９１】図５９乃至図６２は、図１に示した本実施
の形態のマイクロコンピュータに設けられているＤＲＡ
Ｍのメモリセルの製造工程における断面図である。
の形態のマイクロコンピュータに設けられているＤＲＡ
Ｍのメモリセルの製造工程における断面図である。
【００９２】まず、図５９を使って前記ＲＡＭのメモリ
セルの断面構造を説明する。図５９に示すように、ＤＲ
ＡＭのメモリセルは、ｐ〜型ウエル領域３に設けられて
いる。そして、ＱがメモリセルのスイッチＭＩＳＦＥＴ
であり、Ｃがメモリセルの容量素子である。スイッチＭ
ＩＳＦＥＴＱは、酸化シリコン膜からなるゲート絶縁膜
８Ｄと、例えば多結晶シリコン膜の上にシリサイド膜
（ＭｏＳｉ2，ＴａＳｉ2，ＴｉＳｉ2，ＷＳｉ2）を積層
して構成した２層膜からなるゲート電極（ワード線）９
Ｄ、ソース，ドレインのチャネル領域側の部分を成すｎ
〜型半導体領域１１Ｂ、ソース，ドレインの前記ｎ〜型
半導体領域１１Ｂ以外の部分を成すｎ+型半導体領域１
３Ｂとで構成されている。前記容量素子Ｃは、一方の電
極となるｎ型半導体領域２０と、薄い酸化シリコン膜か
らなる誘電体膜２２と、前記と異なる他方の電極であり
例えば多結晶シリコン膜からなる導電プレート７Ｅとで
構成されている。導電プレート７ＥのスイッチＭＩＳＦ
ＥＴＱ側の端部には誘電体膜２２より厚い酸化シリコン
膜からなる絶縁膜２１が設けてあり、導電プレート７Ｅ
の端部の電界を緩和するようになっている。導電プレー
ト７Ｅの表面には酸化シリコン膜からなる絶縁膜２３が
設けてある。１６Ｄはデータ線であり、情報の読み出し
時のドレインのｎ+型半導体領域１３Ｂに接続されてい
る。
セルの断面構造を説明する。図５９に示すように、ＤＲ
ＡＭのメモリセルは、ｐ〜型ウエル領域３に設けられて
いる。そして、ＱがメモリセルのスイッチＭＩＳＦＥＴ
であり、Ｃがメモリセルの容量素子である。スイッチＭ
ＩＳＦＥＴＱは、酸化シリコン膜からなるゲート絶縁膜
８Ｄと、例えば多結晶シリコン膜の上にシリサイド膜
（ＭｏＳｉ2，ＴａＳｉ2，ＴｉＳｉ2，ＷＳｉ2）を積層
して構成した２層膜からなるゲート電極（ワード線）９
Ｄ、ソース，ドレインのチャネル領域側の部分を成すｎ
〜型半導体領域１１Ｂ、ソース，ドレインの前記ｎ〜型
半導体領域１１Ｂ以外の部分を成すｎ+型半導体領域１
３Ｂとで構成されている。前記容量素子Ｃは、一方の電
極となるｎ型半導体領域２０と、薄い酸化シリコン膜か
らなる誘電体膜２２と、前記と異なる他方の電極であり
例えば多結晶シリコン膜からなる導電プレート７Ｅとで
構成されている。導電プレート７ＥのスイッチＭＩＳＦ
ＥＴＱ側の端部には誘電体膜２２より厚い酸化シリコン
膜からなる絶縁膜２１が設けてあり、導電プレート７Ｅ
の端部の電界を緩和するようになっている。導電プレー
ト７Ｅの表面には酸化シリコン膜からなる絶縁膜２３が
設けてある。１６Ｄはデータ線であり、情報の読み出し
時のドレインのｎ+型半導体領域１３Ｂに接続されてい
る。
【００９３】次に、前記ＤＲＡＭのメモリセルの製造方
法を図６０乃至図６２を使って説明する。図６０に示す
ように、ｐ〜型半導体基板１の主面にｐ〜型ウエル領域
３、フィールド絶縁膜４、ｐ型チャネルストッパ領域５
を形成した後、ＥＰＲＯＭ１０５やＥＥＰＲＯＭ１０７
のメモリセルＱ１，Ｑ４及びＱ５のゲート絶縁膜６を形
成する工程（図１４乃至図１６）でＤＲＡＭのメモリセ
ル領域に膜厚が５００Å程度の酸化シリコン膜６が形成
される。ただし、この酸化シリコン膜６はスイッチＭＩ
ＳＦＥＴＱのゲート絶縁膜としては使用されない。この
時点では、図６０に示したｎ型半導体領域２０、絶縁膜
２１，２２は形成されていない。この後、ＥＥＰＲＯＭ
１０７のメモリセルＱ４及びＱ５のソース，ドレインで
あるｎ型半導体領域２０を形成する工程で、容量素子Ｃ
の一方の電極であるｎ型半導体領域２０を形成する。
法を図６０乃至図６２を使って説明する。図６０に示す
ように、ｐ〜型半導体基板１の主面にｐ〜型ウエル領域
３、フィールド絶縁膜４、ｐ型チャネルストッパ領域５
を形成した後、ＥＰＲＯＭ１０５やＥＥＰＲＯＭ１０７
のメモリセルＱ１，Ｑ４及びＱ５のゲート絶縁膜６を形
成する工程（図１４乃至図１６）でＤＲＡＭのメモリセ
ル領域に膜厚が５００Å程度の酸化シリコン膜６が形成
される。ただし、この酸化シリコン膜６はスイッチＭＩ
ＳＦＥＴＱのゲート絶縁膜としては使用されない。この
時点では、図６０に示したｎ型半導体領域２０、絶縁膜
２１，２２は形成されていない。この後、ＥＥＰＲＯＭ
１０７のメモリセルＱ４及びＱ５のソース，ドレインで
あるｎ型半導体領域２０を形成する工程で、容量素子Ｃ
の一方の電極であるｎ型半導体領域２０を形成する。
【００９４】次に、ＥＥＰＲＯＭ１０７のメモリセルの
絶縁膜２１を形成する工程（図１７乃至図１９）で、容
量素子Ｃが設けられる領域に、絶縁膜２１を形成する。
この時点では誘電体膜２２が設けられる領域も絶縁膜２
１となっている。絶縁膜２１の膜厚は、１０００〜２０
００Å程度である。次に、ＥＥＰＲＯＭ１０７のトンネ
ル絶縁膜２２が形成される部分の絶縁膜２１をエッチン
グする工程（図２０乃至図２２）で、容量素子Ｃの誘電
体膜２２が設けられる部分の絶縁膜２１を選択的に除去
する。次に、ＥＥＰＲＯＭ１０７のトンネル絶縁膜２２
を形成する工程で、容量素子Ｃの誘電体膜２２を形成す
る。次に、ＥＰＲＯＭ１０５及びＥＥＰＲＯＭ１０７の
フローティングゲート電極７Ａ，７Ｃ及びそれぞれ周辺
回路のＭＩＳＦＥＴＱ２，Ｑ３，Ｑ６のゲート電極７Ｂ
を形成する工程（図２３乃至図２８）で、図６１に示す
ように、容量素子Ｃのプレート電極７Ｅを形成する。次
に、導電プレート７Ｅの表面を熱酸化して酸化シリコン
膜からなる絶縁膜２３を形成する。なお、絶縁膜２３
は、ＣＶＤ法による酸化シリコン膜で形成してもよく、
あるいは熱酸化による酸化シリコン膜とＣＶＤによる酸
化シリコン膜の積層で構成してもよい。前記絶縁膜２３
を形成するとき、スイッチＭＩＳＦＥＴＱが設けられる
領域やＣＰＵ１００、Ｉ／Ｏ１０２、ＥＰＲＯＭ１０５
及びＥＥＰＲＯＭ１０７の周辺回路を構成するＭＩＳＦ
ＥＴが設けられる領域の酸化シリコン膜６は、膜厚の厚
い絶縁膜７４となる。また、ＥＰＲＯＭ１０５やＥＥＰ
ＲＯＭ１０７のメモリセルＱ１，Ｑ４のフローティング
ゲート電極及びそれらの周辺回路のゲート電極７Ｂの表
面に厚い絶縁膜２３が形成される。そこで、前記導電プ
レート７Ｅの表面に絶縁膜２３を形成した後、例えばＤ
ＲＡＭ１０９の容量素子Ｃの部分をレジスト膜で覆い、
スイッチＭＩＳＦＥＴＱが設けられる領域やＣＰＵ１０
０、Ｉ／Ｏ１０２、ＥＰＲＯＭ１０５及びＥＥＰＲＯＭ
１０７の周辺回路を構成するＭＩＳＦＥＴが設けられる
領域の厚い絶縁膜７４と、ＥＰＲＯＭ１０５やＥＥＰＲ
ＯＭ１０７のメモリセルＱ１，Ｑ４のフローティングゲ
ート電極及びそれらの周辺回路のゲート電極７Ｂの表面
に形成された厚い絶縁膜２３をエッチングして取り除
く。そして、前記レジスト膜を除去した後、ＥＰＲＯＭ
１０５及びＥＥＰＲＯＭ１０７のフローティングゲート
電極７Ａ，７Ｃの表面を熱酸化して第２ゲート絶縁膜８
Ａ，８Ｃを形成する。
絶縁膜２１を形成する工程（図１７乃至図１９）で、容
量素子Ｃが設けられる領域に、絶縁膜２１を形成する。
この時点では誘電体膜２２が設けられる領域も絶縁膜２
１となっている。絶縁膜２１の膜厚は、１０００〜２０
００Å程度である。次に、ＥＥＰＲＯＭ１０７のトンネ
ル絶縁膜２２が形成される部分の絶縁膜２１をエッチン
グする工程（図２０乃至図２２）で、容量素子Ｃの誘電
体膜２２が設けられる部分の絶縁膜２１を選択的に除去
する。次に、ＥＥＰＲＯＭ１０７のトンネル絶縁膜２２
を形成する工程で、容量素子Ｃの誘電体膜２２を形成す
る。次に、ＥＰＲＯＭ１０５及びＥＥＰＲＯＭ１０７の
フローティングゲート電極７Ａ，７Ｃ及びそれぞれ周辺
回路のＭＩＳＦＥＴＱ２，Ｑ３，Ｑ６のゲート電極７Ｂ
を形成する工程（図２３乃至図２８）で、図６１に示す
ように、容量素子Ｃのプレート電極７Ｅを形成する。次
に、導電プレート７Ｅの表面を熱酸化して酸化シリコン
膜からなる絶縁膜２３を形成する。なお、絶縁膜２３
は、ＣＶＤ法による酸化シリコン膜で形成してもよく、
あるいは熱酸化による酸化シリコン膜とＣＶＤによる酸
化シリコン膜の積層で構成してもよい。前記絶縁膜２３
を形成するとき、スイッチＭＩＳＦＥＴＱが設けられる
領域やＣＰＵ１００、Ｉ／Ｏ１０２、ＥＰＲＯＭ１０５
及びＥＥＰＲＯＭ１０７の周辺回路を構成するＭＩＳＦ
ＥＴが設けられる領域の酸化シリコン膜６は、膜厚の厚
い絶縁膜７４となる。また、ＥＰＲＯＭ１０５やＥＥＰ
ＲＯＭ１０７のメモリセルＱ１，Ｑ４のフローティング
ゲート電極及びそれらの周辺回路のゲート電極７Ｂの表
面に厚い絶縁膜２３が形成される。そこで、前記導電プ
レート７Ｅの表面に絶縁膜２３を形成した後、例えばＤ
ＲＡＭ１０９の容量素子Ｃの部分をレジスト膜で覆い、
スイッチＭＩＳＦＥＴＱが設けられる領域やＣＰＵ１０
０、Ｉ／Ｏ１０２、ＥＰＲＯＭ１０５及びＥＥＰＲＯＭ
１０７の周辺回路を構成するＭＩＳＦＥＴが設けられる
領域の厚い絶縁膜７４と、ＥＰＲＯＭ１０５やＥＥＰＲ
ＯＭ１０７のメモリセルＱ１，Ｑ４のフローティングゲ
ート電極及びそれらの周辺回路のゲート電極７Ｂの表面
に形成された厚い絶縁膜２３をエッチングして取り除
く。そして、前記レジスト膜を除去した後、ＥＰＲＯＭ
１０５及びＥＥＰＲＯＭ１０７のフローティングゲート
電極７Ａ，７Ｃの表面を熱酸化して第２ゲート絶縁膜８
Ａ，８Ｃを形成する。
【００９５】次に、図６２に示すように、ＣＰＵ１００
やＩ／Ｏ１０２の領域にゲート絶縁膜８Ｄを形成する工
程（図３２乃至図３４）で、スイッチＭＩＳＦＥＴＱが
設けられる領域に酸化シリコン膜からなるゲート絶縁膜
８Ｄを形成する。なお、このゲート絶縁膜８Ｄは、ＥＰ
ＲＯＭ１０５及びＥＥＰＲＯＭ１０７のフローティング
ゲート電極７Ａ，７Ｃの表面の第２ゲート絶縁膜８Ａ，
８Ｃを形成する工程と同時に形成するようにしてもよ
い。次に、ＥＰＲＯＭ１０５及びＥＥＰＲＯＭ１０７の
コントロールゲート電極９Ａ，９Ｃ，ＣＰＵ１００及び
Ｉ／Ｏ１０２領域のゲート電極９Ｄを形成する工程（図
３２乃至図４３）で、スイッチＭＩＳＦＥＴＱのゲート
電極９Ｄを形成する。次に、ＥＰＲＯＭ１０５及びＥＥ
ＰＲＯＭ１０７のコントロールゲート電極９Ａ，９Ｃの
表面に絶縁膜１０を形成するときに、スイッチＭＩＳＦ
ＥＴＱの前記ゲート電極９Ｄの表面に絶縁膜１０が形成
される。この後、酸化シリコン膜からなるサイドウォー
ル１２を形成する。次に、ＥＰＲＯＭ１０５の周辺回路
のＮチャネルＭＩＳＦＥＴＱ２及びＣＰＵ１００領域の
ＮチャネルＭＩＳＦＥＴＱ７のｎ〜型半導体領域１１Ｂ
を形成する工程（図４７乃至図４９）で、スイッチＭＩ
ＳＦＥＴＱのソース，ドレインのチャネル側を成すｎ〜
型半導体領域１１Ｂを形成する。次に、ＥＰＲＯＭ１０
５及びＥＥＰＲＯＭ１０７のメモリセルＱ１，Ｑ４及び
それらの周辺回路のＭＩＳＦＥＴＱ２、Ｑ５、ＣＰＵ１
００とＩ／Ｏ１０２領域のＮチャネルＭＩＳＦＥＴＱ
７，Ｑ８のソース，ドレインの一部であるｎ+型半導体
領域１３Ａ，１３Ｂを形成する工程（図５３乃至図５
５）で、スイッチＭＩＳＦＥＴＱのソース，ドレインの
ｎ+型半導体領域１３Ｂを形成する。この後、パッシベ
ーション膜１４、接続孔１５、データ線１６Ｄ、パッシ
ベーション膜１７、配線１９、図示していないファイナ
ルパッシベーション膜を形成する。
やＩ／Ｏ１０２の領域にゲート絶縁膜８Ｄを形成する工
程（図３２乃至図３４）で、スイッチＭＩＳＦＥＴＱが
設けられる領域に酸化シリコン膜からなるゲート絶縁膜
８Ｄを形成する。なお、このゲート絶縁膜８Ｄは、ＥＰ
ＲＯＭ１０５及びＥＥＰＲＯＭ１０７のフローティング
ゲート電極７Ａ，７Ｃの表面の第２ゲート絶縁膜８Ａ，
８Ｃを形成する工程と同時に形成するようにしてもよ
い。次に、ＥＰＲＯＭ１０５及びＥＥＰＲＯＭ１０７の
コントロールゲート電極９Ａ，９Ｃ，ＣＰＵ１００及び
Ｉ／Ｏ１０２領域のゲート電極９Ｄを形成する工程（図
３２乃至図４３）で、スイッチＭＩＳＦＥＴＱのゲート
電極９Ｄを形成する。次に、ＥＰＲＯＭ１０５及びＥＥ
ＰＲＯＭ１０７のコントロールゲート電極９Ａ，９Ｃの
表面に絶縁膜１０を形成するときに、スイッチＭＩＳＦ
ＥＴＱの前記ゲート電極９Ｄの表面に絶縁膜１０が形成
される。この後、酸化シリコン膜からなるサイドウォー
ル１２を形成する。次に、ＥＰＲＯＭ１０５の周辺回路
のＮチャネルＭＩＳＦＥＴＱ２及びＣＰＵ１００領域の
ＮチャネルＭＩＳＦＥＴＱ７のｎ〜型半導体領域１１Ｂ
を形成する工程（図４７乃至図４９）で、スイッチＭＩ
ＳＦＥＴＱのソース，ドレインのチャネル側を成すｎ〜
型半導体領域１１Ｂを形成する。次に、ＥＰＲＯＭ１０
５及びＥＥＰＲＯＭ１０７のメモリセルＱ１，Ｑ４及び
それらの周辺回路のＭＩＳＦＥＴＱ２、Ｑ５、ＣＰＵ１
００とＩ／Ｏ１０２領域のＮチャネルＭＩＳＦＥＴＱ
７，Ｑ８のソース，ドレインの一部であるｎ+型半導体
領域１３Ａ，１３Ｂを形成する工程（図５３乃至図５
５）で、スイッチＭＩＳＦＥＴＱのソース，ドレインの
ｎ+型半導体領域１３Ｂを形成する。この後、パッシベ
ーション膜１４、接続孔１５、データ線１６Ｄ、パッシ
ベーション膜１７、配線１９、図示していないファイナ
ルパッシベーション膜を形成する。
【００９６】以上、説明したように、ＥＰＲＯＭ１０
５、ＥＥＰＲＯＭ１０７を形成する工程でＤＲＡＭ１０
９を形成することができる。
５、ＥＥＰＲＯＭ１０７を形成する工程でＤＲＡＭ１０
９を形成することができる。
【００９７】次に、図１に示したマイクロコンピュータ
が備えている演算増幅器，アナログ／デジタル変換器，
デジタル／アナログ変換器の中の容量素子と抵抗素子の
構造を説明する。この抵抗素子と容量素子は、マイクロ
コンピュータがアナログ量の処理を行うときに使用され
る。
が備えている演算増幅器，アナログ／デジタル変換器，
デジタル／アナログ変換器の中の容量素子と抵抗素子の
構造を説明する。この抵抗素子と容量素子は、マイクロ
コンピュータがアナログ量の処理を行うときに使用され
る。
【００９８】図６３は、図１の示したマイクロコンピュ
ータの中の演算増幅器，アナログ／デジタル変換器，デ
ジタル／アナログ変換器が備えている容量素子と抵抗素
子の断面図である。
ータの中の演算増幅器，アナログ／デジタル変換器，デ
ジタル／アナログ変換器が備えている容量素子と抵抗素
子の断面図である。
【００９９】図６３において、Ｒはアナログ量の処理を
行うときに使用される抵抗素子、Ｃはアナログ量の処理
を行うときに使用される容量素子である。
行うときに使用される抵抗素子、Ｃはアナログ量の処理
を行うときに使用される容量素子である。
【０１００】前記抵抗素子Ｒは、フィールド絶縁膜４の
上の第１層目の導電体（多結晶シリコン膜）からなる抵
抗層７Ｇと、その両端に設けられた接続端子７Ｈとから
なっている。接続端子７Ｈは不純物が高濃度に注入され
て、アルミニウム等からなる配線１６とオーミック接続
ができるようになっている。また、抵抗層７Ｇの上部に
は固定電位Ｖｃｃ又はＶｓｓが印加される配線１６が設
けられている。ｎ〜型ウエル領域２の電位は、Ｖｃｃ又
はＶｓｓに固定されている。前記容量素子Ｃは、フィー
ルド絶縁膜４の上の第１層目の多結晶シリコン膜からな
る第１電極７Ｆと、第１電極７Ｆの表面の誘電体膜８Ｆ
と、第１電極７Ｆの上に重ねて設けられた第２層目の導
電膜からなる第２電極９Ｆとで構成されている。前記第
２層目の導電膜は、例えば多結晶シリコン膜の上にシリ
サイド膜（ＭｏＳｉ2，ＴａＳｉ2，ＴｉＳｉ2，ＷＳ
ｉ2）を積層した２層膜からなっている。第１電極７Ｆ
及び第２電極９Ｆは、不純物が高濃度に注入されて低抵
抗化がなされている。そして、第１電極７Ｆ及び第２電
極９Ｆのそれぞれに配線１６が接続している。
上の第１層目の導電体（多結晶シリコン膜）からなる抵
抗層７Ｇと、その両端に設けられた接続端子７Ｈとから
なっている。接続端子７Ｈは不純物が高濃度に注入され
て、アルミニウム等からなる配線１６とオーミック接続
ができるようになっている。また、抵抗層７Ｇの上部に
は固定電位Ｖｃｃ又はＶｓｓが印加される配線１６が設
けられている。ｎ〜型ウエル領域２の電位は、Ｖｃｃ又
はＶｓｓに固定されている。前記容量素子Ｃは、フィー
ルド絶縁膜４の上の第１層目の多結晶シリコン膜からな
る第１電極７Ｆと、第１電極７Ｆの表面の誘電体膜８Ｆ
と、第１電極７Ｆの上に重ねて設けられた第２層目の導
電膜からなる第２電極９Ｆとで構成されている。前記第
２層目の導電膜は、例えば多結晶シリコン膜の上にシリ
サイド膜（ＭｏＳｉ2，ＴａＳｉ2，ＴｉＳｉ2，ＷＳ
ｉ2）を積層した２層膜からなっている。第１電極７Ｆ
及び第２電極９Ｆは、不純物が高濃度に注入されて低抵
抗化がなされている。そして、第１電極７Ｆ及び第２電
極９Ｆのそれぞれに配線１６が接続している。
【０１０１】次に、前記抵抗素子Ｒと容量素子Ｃの形成
方法を説明する。図６４乃至図６６は、図６３に示した
抵抗素子と容量素子の製造工程における断面図である。
方法を説明する。図６４乃至図６６は、図６３に示した
抵抗素子と容量素子の製造工程における断面図である。
【０１０２】前記抵抗素子Ｒと容量素子Ｃの形成方法
は、図６４に示すように、フィールド絶縁膜４の上に例
えばＣＶＤで第１層目の多結晶シリコン膜７を形成す
る。この時点では多結晶シリコン膜７には低抵抗化のた
めの不純物を導入していない。次に、多結晶シリコン膜
７にイオン注入で不純物を導入するときのバッファ膜と
して、例えば多結晶シリコン膜７の表面を熱酸化して酸
化シリコン膜６１を形成する。次に、イオン注入によっ
て多結晶シリコン膜７にリン（Ｐ）、ボロン（Ｂ）ある
いはヒ素（Ａｓ）等のうち一種類以上を例えば１０12〜
１０16atoms/cm2程度注入する。なお、このイオン注入
を熱拡散で行う場合には、多結晶シリコン膜７の表面の
酸化シリコン膜６１を除去する。次に、抵抗層７Ｇとな
る所定領域の上部に不純物注入マスク６２を形成する。
この不純物注入マスク６２は、この後行う不純物注入を
イオン注入によって行う場合にはレジスト膜で形成すれ
ばよく、熱拡散で行う場合にはＣＶＤによる酸化シリコ
ン膜で形成すればよい。そして、多結晶シリコン膜７を
ＥＰＲＯＭ１０５、ＥＥＰＲＯＭ１０７のメモリセルＱ
１，Ｑ４のフローティングゲート電極７Ａ，７Ｃ、それ
らの周辺回路のＭＩＳＦＥＴＱ２，Ｑ３，Ｑ５，Ｑ６の
ゲート電極７Ｂとして使用し、また抵抗素子Ｒの接続端
子７Ｈ、容量素子Ｃの第１電極７Ｆとして使用するの
で、前記不純物注入マスク６２を形成した後第２回目の
不純物注入を行って多結晶シリコン膜７の低抵抗化を図
る。なお、前記第２回目の不純物の注入を熱拡散で行う
場合には、不純物注入マスク６２で覆われていない部分
の絶縁膜６１を除去して多結晶シリコン膜７を露出させ
た後、熱拡散を行う。
は、図６４に示すように、フィールド絶縁膜４の上に例
えばＣＶＤで第１層目の多結晶シリコン膜７を形成す
る。この時点では多結晶シリコン膜７には低抵抗化のた
めの不純物を導入していない。次に、多結晶シリコン膜
７にイオン注入で不純物を導入するときのバッファ膜と
して、例えば多結晶シリコン膜７の表面を熱酸化して酸
化シリコン膜６１を形成する。次に、イオン注入によっ
て多結晶シリコン膜７にリン（Ｐ）、ボロン（Ｂ）ある
いはヒ素（Ａｓ）等のうち一種類以上を例えば１０12〜
１０16atoms/cm2程度注入する。なお、このイオン注入
を熱拡散で行う場合には、多結晶シリコン膜７の表面の
酸化シリコン膜６１を除去する。次に、抵抗層７Ｇとな
る所定領域の上部に不純物注入マスク６２を形成する。
この不純物注入マスク６２は、この後行う不純物注入を
イオン注入によって行う場合にはレジスト膜で形成すれ
ばよく、熱拡散で行う場合にはＣＶＤによる酸化シリコ
ン膜で形成すればよい。そして、多結晶シリコン膜７を
ＥＰＲＯＭ１０５、ＥＥＰＲＯＭ１０７のメモリセルＱ
１，Ｑ４のフローティングゲート電極７Ａ，７Ｃ、それ
らの周辺回路のＭＩＳＦＥＴＱ２，Ｑ３，Ｑ５，Ｑ６の
ゲート電極７Ｂとして使用し、また抵抗素子Ｒの接続端
子７Ｈ、容量素子Ｃの第１電極７Ｆとして使用するの
で、前記不純物注入マスク６２を形成した後第２回目の
不純物注入を行って多結晶シリコン膜７の低抵抗化を図
る。なお、前記第２回目の不純物の注入を熱拡散で行う
場合には、不純物注入マスク６２で覆われていない部分
の絶縁膜６１を除去して多結晶シリコン膜７を露出させ
た後、熱拡散を行う。
【０１０３】次に、図６５に示すように、レジスト膜６
３を使って多結晶シリコン膜７をパターニングして、抵
抗層７Ｇ，接続端子７Ｈ、容量素子Ｃの第１電極７Ｆを
形成する。このとき、ＥＰＲＯＭ１０５、ＥＥＰＲＯＭ
１０７のメモリセルＱ１，Ｑ４のフローティングゲート
電極７Ａ，７Ｃ、それらの周辺回路のＭＩＳＦＥＴＱ
２，Ｑ３，Ｑ５，Ｑ６のゲート電極７Ｂも形成される。
次に、前記図２９，図３０，図３１乃至図４４，図４
５，図４６と同様の工程により、図６６に示すように、
容量素子Ｃの誘電体膜８Ｆ、第２電極９Ｆ、抵抗素子Ｒ
および容量素子Ｃ第１電極７Ｆ、第２電極９Ｆの表面を
覆う薄い絶縁膜１０を形成する。
３を使って多結晶シリコン膜７をパターニングして、抵
抗層７Ｇ，接続端子７Ｈ、容量素子Ｃの第１電極７Ｆを
形成する。このとき、ＥＰＲＯＭ１０５、ＥＥＰＲＯＭ
１０７のメモリセルＱ１，Ｑ４のフローティングゲート
電極７Ａ，７Ｃ、それらの周辺回路のＭＩＳＦＥＴＱ
２，Ｑ３，Ｑ５，Ｑ６のゲート電極７Ｂも形成される。
次に、前記図２９，図３０，図３１乃至図４４，図４
５，図４６と同様の工程により、図６６に示すように、
容量素子Ｃの誘電体膜８Ｆ、第２電極９Ｆ、抵抗素子Ｒ
および容量素子Ｃ第１電極７Ｆ、第２電極９Ｆの表面を
覆う薄い絶縁膜１０を形成する。
【０１０４】なお、抵抗層７Ｇに所定の抵抗値を持たせ
る方法として、前記のように第１回目の不純物注入で所
定の不純物を低濃度注入するのに代えて、前記第２回目
の不純物注入を行う前あるいは行った後に、その第２回
目の不純物注入で導入した不純物と逆導電型の不純物を
注入してもよく、あるいは酸素や窒素等の絶縁物を所定
量注入することにより抵抗層７Ｇの抵抗値の調整を図る
ようにしてもよい。さらに、抵抗層７Ｇは不純物を注入
しない多結晶シリコン膜７（ただし、接続端子７Ｈは不
純物を注入して低抵抗化を図る。）のままであってもよ
く、又は抵抗層７Ｇ以外の導電層７Ａ，７Ｂ，７Ｃ，７
Ｈ，７Ｆと同様に高濃度の不純物を導入したものであっ
てもよい。
る方法として、前記のように第１回目の不純物注入で所
定の不純物を低濃度注入するのに代えて、前記第２回目
の不純物注入を行う前あるいは行った後に、その第２回
目の不純物注入で導入した不純物と逆導電型の不純物を
注入してもよく、あるいは酸素や窒素等の絶縁物を所定
量注入することにより抵抗層７Ｇの抵抗値の調整を図る
ようにしてもよい。さらに、抵抗層７Ｇは不純物を注入
しない多結晶シリコン膜７（ただし、接続端子７Ｈは不
純物を注入して低抵抗化を図る。）のままであってもよ
く、又は抵抗層７Ｇ以外の導電層７Ａ，７Ｂ，７Ｃ，７
Ｈ，７Ｆと同様に高濃度の不純物を導入したものであっ
てもよい。
【０１０５】以上、説明したように、抵抗素子Ｒと容量
素子Ｃは、ＥＰＲＯＭ１０５，ＥＥＰＲＯＭ１０７を形
成する工程を使って形成することができる。
素子Ｃは、ＥＰＲＯＭ１０５，ＥＥＰＲＯＭ１０７を形
成する工程を使って形成することができる。
【０１０６】次に、図１に示したマイクロコンピュータ
のＩ／Ｏ１０２の中の一つのＩ／Ｏセルを図６７に示
す。
のＩ／Ｏ１０２の中の一つのＩ／Ｏセルを図６７に示
す。
【０１０７】この図６７に示したＩ／Ｏセルは、蛍光表
示管等を駆動させるのに用いるものである。蛍光表示管
は例えば−４０〜０Ｖ程度の大きな電圧範囲で駆動する
ものであり、マイクロコンピュータの通常の動作範囲で
ある０Ｖから５Ｖとの間に大きな差がある。そこで、例
えば、−４０Ｖ程度の電圧は、ディプレッション型Ｐチ
ャネルＭＩＳＦＥＴＴD1によってマイクロコンピュータ
の通常の動作電圧Ｖｃｃレベルまで電圧変換した後、Ｐ
チャネルＭＩＳＦＥＴＴP1とＮチャネルＭＩＳＦＥＴＴ
N1からなるインバータに入力され、その後種々の処理が
行われる。なお、図７に示したＮチャネルＭＩＳＦＥＴ
Ｑ８が、前記ＮチャネルＭＩＳＦＥＴＴ N1に相当する。
一方、マイクロコンピュータから蛍光表示管へ向けて出
力されるデータは、ＰチャネルＭＩＳＦＥＴＴP2とＮチ
ャネルＭＩＳＦＥＴＴN2からなるインバータ回路を介し
て、ディプレッション型のＰチャネルＭＩＳＦＥＴＴD2
と、エンハンスメント型のＰチャネルＭＩＳＦＥＴＴP3
とからなるインバータ回路により電圧変換された後出力
される。
示管等を駆動させるのに用いるものである。蛍光表示管
は例えば−４０〜０Ｖ程度の大きな電圧範囲で駆動する
ものであり、マイクロコンピュータの通常の動作範囲で
ある０Ｖから５Ｖとの間に大きな差がある。そこで、例
えば、−４０Ｖ程度の電圧は、ディプレッション型Ｐチ
ャネルＭＩＳＦＥＴＴD1によってマイクロコンピュータ
の通常の動作電圧Ｖｃｃレベルまで電圧変換した後、Ｐ
チャネルＭＩＳＦＥＴＴP1とＮチャネルＭＩＳＦＥＴＴ
N1からなるインバータに入力され、その後種々の処理が
行われる。なお、図７に示したＮチャネルＭＩＳＦＥＴ
Ｑ８が、前記ＮチャネルＭＩＳＦＥＴＴ N1に相当する。
一方、マイクロコンピュータから蛍光表示管へ向けて出
力されるデータは、ＰチャネルＭＩＳＦＥＴＴP2とＮチ
ャネルＭＩＳＦＥＴＴN2からなるインバータ回路を介し
て、ディプレッション型のＰチャネルＭＩＳＦＥＴＴD2
と、エンハンスメント型のＰチャネルＭＩＳＦＥＴＴP3
とからなるインバータ回路により電圧変換された後出力
される。
【０１０８】次に、前記図６７に示したＰチャネルＭＩ
ＳＦＥＴP3の断面構造を図６８に示す。図６８に示すよ
うに、ＰチャネルＭＩＳＦＥＴＴP3は、ｎ〜型ウエル領
域２Ｉに構成されている。このｎ〜型ウエル領域２Ｉ
は、ｎ〜型ウエル領域２より不純物濃度が低く、また接
合深さがｎ〜型ウエル領域２より深くなっている。そし
て、ＭＩＳＦＥＴＴP3は、酸化シリコン膜からなるゲー
ト絶縁膜６と、例えば多結晶シリコン膜からなるゲート
電極７Ｉと、ソース，ドレインの一部となるｐ〜型半導
体領域１１Ｉと、ソース，ドレインの前記ｐ〜型半導体
領域１１Ｉ以外の部分を成すｐ+型半導体領域１３Ｃと
で構成されている。ｐ〜型半導体領域１１Ｉは、ゲート
電極７Ｉのないフィールド絶縁膜４の下部に設けられ、
かつ前記ｐ+型半導体領域１３Ｃの周囲を囲んで設けら
れている。ゲート電極７Ｉの端部は、フィールド絶縁膜
４の上に延在されている。前記ｎ〜型ウエル領域２Ｉの
フィールド絶縁膜４の下には、前記ｐ〜型半導体領域１
１Ｉから離隔させてｎ型チャネルストッパ領域５Ｉを設
けている。
ＳＦＥＴP3の断面構造を図６８に示す。図６８に示すよ
うに、ＰチャネルＭＩＳＦＥＴＴP3は、ｎ〜型ウエル領
域２Ｉに構成されている。このｎ〜型ウエル領域２Ｉ
は、ｎ〜型ウエル領域２より不純物濃度が低く、また接
合深さがｎ〜型ウエル領域２より深くなっている。そし
て、ＭＩＳＦＥＴＴP3は、酸化シリコン膜からなるゲー
ト絶縁膜６と、例えば多結晶シリコン膜からなるゲート
電極７Ｉと、ソース，ドレインの一部となるｐ〜型半導
体領域１１Ｉと、ソース，ドレインの前記ｐ〜型半導体
領域１１Ｉ以外の部分を成すｐ+型半導体領域１３Ｃと
で構成されている。ｐ〜型半導体領域１１Ｉは、ゲート
電極７Ｉのないフィールド絶縁膜４の下部に設けられ、
かつ前記ｐ+型半導体領域１３Ｃの周囲を囲んで設けら
れている。ゲート電極７Ｉの端部は、フィールド絶縁膜
４の上に延在されている。前記ｎ〜型ウエル領域２Ｉの
フィールド絶縁膜４の下には、前記ｐ〜型半導体領域１
１Ｉから離隔させてｎ型チャネルストッパ領域５Ｉを設
けている。
【０１０９】次に、前記ＰチャネルＭＩＳＦＥＴＴP3の
製造方法を図６９乃至図７０を用いて説明する。図６９
乃至図７０は、０〜＋４０Ｖの範囲で動作するＰチャネ
ルＭＩＳＦＥＴＴP3の製造工程における断面図である。
製造方法を図６９乃至図７０を用いて説明する。図６９
乃至図７０は、０〜＋４０Ｖの範囲で動作するＰチャネ
ルＭＩＳＦＥＴＴP3の製造工程における断面図である。
【０１１０】ＰチャネルＭＩＳＦＥＴＴP3の製造方法
は、図６９に示すように、まずｎ〜型ウエル領域２Ｉを
形成するために、ｐ〜型半導体基板１の表面を熱酸化し
て酸化シリコン膜６４を形成する。次に、この上に耐熱
酸化のマスクとして窒化シリコン膜６６を形成し、これ
をイオン注入のマスクとして使ってイオン打込みを行っ
てｎ〜型ウエル領域２Ｉを形成する。次に、半導体基板
１の表面の窒化シリコン膜６６から露出している部分す
なわちｎ〜型ウエル領域２Ｉを熱酸化して、酸化シリコ
ン膜６４より少し厚い酸化シリコン膜６５を形成する。
は、図６９に示すように、まずｎ〜型ウエル領域２Ｉを
形成するために、ｐ〜型半導体基板１の表面を熱酸化し
て酸化シリコン膜６４を形成する。次に、この上に耐熱
酸化のマスクとして窒化シリコン膜６６を形成し、これ
をイオン注入のマスクとして使ってイオン打込みを行っ
てｎ〜型ウエル領域２Ｉを形成する。次に、半導体基板
１の表面の窒化シリコン膜６６から露出している部分す
なわちｎ〜型ウエル領域２Ｉを熱酸化して、酸化シリコ
ン膜６４より少し厚い酸化シリコン膜６５を形成する。
【０１１１】図７０に示すように、窒化シリコン膜６６
を除去して、新たに窒化シリコン膜を形成し、ｎ〜型ウ
エル領域２の形成領域の前記窒化シリコン膜を除去し、
イオン注入を行ってｎ〜型ウエル領域２を形成した後、
その表面に熱酸化によって、酸化シリコン膜６５を形成
する。この後、窒化シリコン膜を除去し、次に、図７１
に示すように、酸化シリコン膜６４と酸化シリコン膜６
５の膜厚差を利用して、半導体基板１の前記ｎ〜型ウエ
ル領域２Ｉとｎ〜型ウエル領域２以外の部分にｐ型不純
物を注入してｐ〜型ウエル領域３を形成する。次に、酸
化シリコン膜６４，６５の上に、フィールド絶縁膜４を
形成するときの熱酸化のマスクとして窒化シリコン膜６
８を形成する。次に、ｎ型チャネルストッパ領域５Ｉを
形成するときのマスクとして、ｎ〜型ウエル領域２Ｉ，
ｎ〜型ウエル領域２及びｐ〜型ウエル領域３の上にレジ
スト膜を形成する。そして、ｎ〜型ウエル領域２Ｉの表
面にｎ型不純物をイオン注入して、ｎ型チャネルストッ
パ領域５Ｉを形成する。この後、レジスト膜６８を除去
する。
を除去して、新たに窒化シリコン膜を形成し、ｎ〜型ウ
エル領域２の形成領域の前記窒化シリコン膜を除去し、
イオン注入を行ってｎ〜型ウエル領域２を形成した後、
その表面に熱酸化によって、酸化シリコン膜６５を形成
する。この後、窒化シリコン膜を除去し、次に、図７１
に示すように、酸化シリコン膜６４と酸化シリコン膜６
５の膜厚差を利用して、半導体基板１の前記ｎ〜型ウエ
ル領域２Ｉとｎ〜型ウエル領域２以外の部分にｐ型不純
物を注入してｐ〜型ウエル領域３を形成する。次に、酸
化シリコン膜６４，６５の上に、フィールド絶縁膜４を
形成するときの熱酸化のマスクとして窒化シリコン膜６
８を形成する。次に、ｎ型チャネルストッパ領域５Ｉを
形成するときのマスクとして、ｎ〜型ウエル領域２Ｉ，
ｎ〜型ウエル領域２及びｐ〜型ウエル領域３の上にレジ
スト膜を形成する。そして、ｎ〜型ウエル領域２Ｉの表
面にｎ型不純物をイオン注入して、ｎ型チャネルストッ
パ領域５Ｉを形成する。この後、レジスト膜６８を除去
する。
【０１１２】次に、図７２に示すように、新たにレジス
ト膜６９を形成し、このレジスト膜６９と窒化シリコン
膜６８をマスクとして、ｎ〜型ウエル領域２Ｉの表面に
イオン注入してｐ〜型半導体領域１１Ｉを形成する。こ
の後レジスト膜６９を除去する。次に、図７３に示すよ
うに、酸化シリコン膜６４と酸化シリコン膜６５の膜厚
差を利用して、ｐ〜型ウエル領域３の表面にｐ型不純物
をイオン注入して、ｐ型チャネルストッパ領域５を形成
する。この後、ｎ〜型ウエル領域２Ｉ，ｎ〜型ウエル領
域２及びｐ〜型ウエル領域３の窒化シリコン膜６８から
露出している部分を熱酸化してフィールド絶縁膜４を形
成する。この後、先に説明した図５乃至図７に示したＥ
ＰＲＯＭ１０５のメモリセルＱ１、周辺回路のＭＩＳＦ
ＥＴＱ２，Ｑ３、ＥＥＰＲＯＭ１０７のメモリセルのメ
モリＭＩＳＦＥＴＱ４、そのメモリセルの中のスイッチ
ＭＩＳＦＥＴまたは周辺回路を構成するためのＮチャネ
ルＭＩＳＦＥＴＱ５、周辺回路のＰチャネルＭＩＳＦＥ
ＴＱ６を形成する工程で、図６８に示したゲート絶縁膜
６、ゲート電極７Ｉ、絶縁膜１０、サイドウォール１
２、ソース，ドレインの一部を成すｐ+型半導体領域１
３Ｃを形成する。さらに、第１層目のパッシベーション
膜１４、接続孔１５、配線１６、第２層目のパッシベー
ション膜１７、接続孔１８、配線１９及び図示していな
いファイナルパッシベーション膜を形成する。
ト膜６９を形成し、このレジスト膜６９と窒化シリコン
膜６８をマスクとして、ｎ〜型ウエル領域２Ｉの表面に
イオン注入してｐ〜型半導体領域１１Ｉを形成する。こ
の後レジスト膜６９を除去する。次に、図７３に示すよ
うに、酸化シリコン膜６４と酸化シリコン膜６５の膜厚
差を利用して、ｐ〜型ウエル領域３の表面にｐ型不純物
をイオン注入して、ｐ型チャネルストッパ領域５を形成
する。この後、ｎ〜型ウエル領域２Ｉ，ｎ〜型ウエル領
域２及びｐ〜型ウエル領域３の窒化シリコン膜６８から
露出している部分を熱酸化してフィールド絶縁膜４を形
成する。この後、先に説明した図５乃至図７に示したＥ
ＰＲＯＭ１０５のメモリセルＱ１、周辺回路のＭＩＳＦ
ＥＴＱ２，Ｑ３、ＥＥＰＲＯＭ１０７のメモリセルのメ
モリＭＩＳＦＥＴＱ４、そのメモリセルの中のスイッチ
ＭＩＳＦＥＴまたは周辺回路を構成するためのＮチャネ
ルＭＩＳＦＥＴＱ５、周辺回路のＰチャネルＭＩＳＦＥ
ＴＱ６を形成する工程で、図６８に示したゲート絶縁膜
６、ゲート電極７Ｉ、絶縁膜１０、サイドウォール１
２、ソース，ドレインの一部を成すｐ+型半導体領域１
３Ｃを形成する。さらに、第１層目のパッシベーション
膜１４、接続孔１５、配線１６、第２層目のパッシベー
ション膜１７、接続孔１８、配線１９及び図示していな
いファイナルパッシベーション膜を形成する。
【０１１３】なお、前記図６８に示したＰチャネルＭＩ
ＳＦＥＴは、図７４に示すように、ゲート絶縁膜６より
も厚いゲート絶縁膜７０を使って構成してもよい。
ＳＦＥＴは、図７４に示すように、ゲート絶縁膜６より
も厚いゲート絶縁膜７０を使って構成してもよい。
【０１１４】図７４は、図６８に示したＰチャネルＭＩ
ＳＦＥＴのゲート絶縁膜６より厚いゲート絶縁膜７０を
用いたＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦ
ＥＴの断面図である。
ＳＦＥＴのゲート絶縁膜６より厚いゲート絶縁膜７０を
用いたＰチャネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦ
ＥＴの断面図である。
【０１１５】図７４において、左側のｎ〜型ウエル領域
２ＩにＰチャネルＭＩＳＦＥＴが構成してある。このＰ
チャネルＭＩＳＦＥＴのゲート絶縁膜７０は酸化シリコ
ン膜からなり、膜厚が１０００〜２０００Å程度と厚く
なっている。ｐ〜型ウエル領域３には０〜＋４０Ｖの範
囲で動作するＮチャネルＭＩＳＦＥＴが構成されてい
る。このＮチャネルＭＩＳＦＥＴは、ゲート絶縁膜７０
と、例えば多結晶シリコン膜からなるゲート電極７Ｊ
と、ソース，ドレインの一部を成すｎ型半導体領域５Ｉ
と、ソース，ドレインの前記ｎ型半導体領域５Ｉ以外の
部分を成すｎ+型半導体領域１３Ｂとで構成されてい
る。ゲート電極７Ｊはフィールド絶縁膜４の上にも延在
している。また、ｎ型半導体領域５Ｉは、フィールド絶
縁膜４の下に設けられ、ｎ+型半導体領域１３Ｂを囲ん
で設けられている。また、ｎ型半導体領域５Ｉとｎ〜型
ウエル領域２Ｉの間及びｎ型半導体領域５Ｉとｐ型チャ
ネルストッパ領域５の間に、ｐ型チャネルストッパ領域
５より不純物濃度の高いｐ型チャネルストッパ領域５Ｊ
が設けてある。
２ＩにＰチャネルＭＩＳＦＥＴが構成してある。このＰ
チャネルＭＩＳＦＥＴのゲート絶縁膜７０は酸化シリコ
ン膜からなり、膜厚が１０００〜２０００Å程度と厚く
なっている。ｐ〜型ウエル領域３には０〜＋４０Ｖの範
囲で動作するＮチャネルＭＩＳＦＥＴが構成されてい
る。このＮチャネルＭＩＳＦＥＴは、ゲート絶縁膜７０
と、例えば多結晶シリコン膜からなるゲート電極７Ｊ
と、ソース，ドレインの一部を成すｎ型半導体領域５Ｉ
と、ソース，ドレインの前記ｎ型半導体領域５Ｉ以外の
部分を成すｎ+型半導体領域１３Ｂとで構成されてい
る。ゲート電極７Ｊはフィールド絶縁膜４の上にも延在
している。また、ｎ型半導体領域５Ｉは、フィールド絶
縁膜４の下に設けられ、ｎ+型半導体領域１３Ｂを囲ん
で設けられている。また、ｎ型半導体領域５Ｉとｎ〜型
ウエル領域２Ｉの間及びｎ型半導体領域５Ｉとｐ型チャ
ネルストッパ領域５の間に、ｐ型チャネルストッパ領域
５より不純物濃度の高いｐ型チャネルストッパ領域５Ｊ
が設けてある。
【０１１６】次に、前記図７４に示したＰチャネルＭＩ
ＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの製造方法を図７
５を用いて説明する。図７５は、図７４に示したＰチャ
ネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの製造工
程における断面図である。
ＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの製造方法を図７
５を用いて説明する。図７５は、図７４に示したＰチャ
ネルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの製造工
程における断面図である。
【０１１７】図７５に示したＰチャネルＭＩＳＦＥＴ及
びＮチャネルＭＩＳＦＥＴは、前記図６９乃至図７３に
示した工程とほぼ同様の工程で、ｐ〜型半導体基板１に
ｎ〜型ウエル領域２Ｉ（及び２），ｐ〜型ウエル領域
３，ｎ型半導体領域５Ｉ，ｐ型半導体領域５Ｊ，ｐ〜型
半導体領域１１Ｉ，ｐ型チャネルストッパ領域５，フィ
ールド絶縁膜４を形成する。この後、フィールド絶縁膜
４を形成するときに使用した熱酸化のマスクである窒化
シリコン膜６８（図７１）とその下の酸化シリコン膜６
４，６５を除去してｎ〜型ウエル領域２Ｉ（及び２），
ｐ〜型ウエル領域３のフィールド絶縁膜４で覆われてい
ない部分の表面を露出させる。そして、その露出したｎ
〜型ウエル領域２Ｉ（及び２）とｐ〜型ウエル領域３の
表面を熱酸化してゲート絶縁膜７０を形成する。この
後、図７４に示したＰチャネルＭＩＳＦＥＴ及びＮチャ
ネルＭＩＳＦＥＴが設けられる領域以外のゲート絶縁膜
７０をレジスト膜を使ったエッチングで除去する。そし
て、そのレジスト膜を除去した後、再度ｎ〜型ウエル領
域２Ｉ（及び２）とｐ〜型ウエル領域３の表面を熱酸化
して、例えば０〜５Ｖの範囲で動作するＭＩＳＦＥＴの
ゲート絶縁膜６を形成する。
びＮチャネルＭＩＳＦＥＴは、前記図６９乃至図７３に
示した工程とほぼ同様の工程で、ｐ〜型半導体基板１に
ｎ〜型ウエル領域２Ｉ（及び２），ｐ〜型ウエル領域
３，ｎ型半導体領域５Ｉ，ｐ型半導体領域５Ｊ，ｐ〜型
半導体領域１１Ｉ，ｐ型チャネルストッパ領域５，フィ
ールド絶縁膜４を形成する。この後、フィールド絶縁膜
４を形成するときに使用した熱酸化のマスクである窒化
シリコン膜６８（図７１）とその下の酸化シリコン膜６
４，６５を除去してｎ〜型ウエル領域２Ｉ（及び２），
ｐ〜型ウエル領域３のフィールド絶縁膜４で覆われてい
ない部分の表面を露出させる。そして、その露出したｎ
〜型ウエル領域２Ｉ（及び２）とｐ〜型ウエル領域３の
表面を熱酸化してゲート絶縁膜７０を形成する。この
後、図７４に示したＰチャネルＭＩＳＦＥＴ及びＮチャ
ネルＭＩＳＦＥＴが設けられる領域以外のゲート絶縁膜
７０をレジスト膜を使ったエッチングで除去する。そし
て、そのレジスト膜を除去した後、再度ｎ〜型ウエル領
域２Ｉ（及び２）とｐ〜型ウエル領域３の表面を熱酸化
して、例えば０〜５Ｖの範囲で動作するＭＩＳＦＥＴの
ゲート絶縁膜６を形成する。
【０１１８】この後、先に説明した図４乃至図７に示し
たＥＰＲＯＭ１０５のメモリセルＱ１、周辺回路のＭＩ
ＳＦＥＴＱ２，Ｑ３、ＥＥＰＲＯＭ１０７のメモリセル
のメモリＭＩＳＦＥＴＱ４、そのメモリセルの中のスイ
ッチＭＩＳＦＥＴであるＮチャネルＭＩＳＦＥＴＱ５、
周辺回路のＰチャネルＭＩＳＦＥＴＱ６を形成する工程
で、ゲート電極７Ｉ，７Ｊ、絶縁膜１０、サイドウォー
ル１２、ＮチャネルＭＩＳＦＥＴのソース，ドレインの
一部であるｎ+型半導体領域１３Ｂ、ＰチャネルＭＩＳ
ＦＥＴのソース，ドレインの一部であるｐ+型半導体領
域１３Ｃ、パッシベーション膜１４、接続孔１５、配線
１６、パッシベーション膜１７、接続孔１８、配線１９
及び図示していないファイナルパッシベーション膜を形
成する。
たＥＰＲＯＭ１０５のメモリセルＱ１、周辺回路のＭＩ
ＳＦＥＴＱ２，Ｑ３、ＥＥＰＲＯＭ１０７のメモリセル
のメモリＭＩＳＦＥＴＱ４、そのメモリセルの中のスイ
ッチＭＩＳＦＥＴであるＮチャネルＭＩＳＦＥＴＱ５、
周辺回路のＰチャネルＭＩＳＦＥＴＱ６を形成する工程
で、ゲート電極７Ｉ，７Ｊ、絶縁膜１０、サイドウォー
ル１２、ＮチャネルＭＩＳＦＥＴのソース，ドレインの
一部であるｎ+型半導体領域１３Ｂ、ＰチャネルＭＩＳ
ＦＥＴのソース，ドレインの一部であるｐ+型半導体領
域１３Ｃ、パッシベーション膜１４、接続孔１５、配線
１６、パッシベーション膜１７、接続孔１８、配線１９
及び図示していないファイナルパッシベーション膜を形
成する。
【０１１９】なお、前記のように、本実施の形態のマイ
クロコンピュータは、ＥＰＲＯＭ１０５の周辺回路のＭ
ＩＳＦＥＴＱ２，Ｑ３のゲート電極７Ｂ、ＥＥＰＲＯＭ
１０７の周辺回路のＭＩＳＦＥＴＱ５，Ｑ６のゲート電
極７Ｂは、第１層目の多結晶シリコン膜を使って形成し
ているが、半導体集積回路装置の微細化に伴って前記第
１層目の多結晶シリコン膜の膜厚が薄くされる。また、
ゲート絶縁膜６やゲート電極７Ｂの表面の酸化シリコン
膜１０の膜厚も薄くされる。このため、ソース，ドレイ
ンを形成するためのイオン注入時に、不純物イオンが前
記酸化シリコン膜１０、ゲート電極７、ゲート絶縁膜６
を貫通してチャネル領域に漏れてしまうことがあり、Ｍ
ＩＳＦＥＴＱ２，Ｑ３，Ｑ５，Ｑ６のしいき値が所定の
値からずれてしまうことがある。これを解決するには、
前記第１層目の多結晶シリコン膜の上に例えばＣＶＤ等
で厚い酸化シリコン膜を形成した後、その酸化シリコン
膜及び多結晶シリコン膜をパターニングしてゲート電極
７Ｂを形成すれば、ゲート電極７Ｂの上に厚い酸化シリ
コン膜があるので、前記イオン注入時におけるチャネル
領域への不純物イオンの漏れを防止することができる。
ところが、前述したように、第１層目の多結晶シリコン
膜はＥＰＲＯＭ１０５のメモリセルＱ１のフローティン
グゲート電極７ＡやＥＥＰＲＯＭ１０７のメモリセルの
メモリＭＩＳＦＥＴＱ４のフローティングゲート電極７
Ｃとして用いており、その上に薄い酸化シリコン膜から
なる第２ゲート絶縁膜８Ａ，８Ｃを形成しなければない
ないので、前記のように、単に多結晶シリコン膜の上に
ＣＶＤ等で厚い酸化シリコン膜を形成することはできな
いという問題がある。
クロコンピュータは、ＥＰＲＯＭ１０５の周辺回路のＭ
ＩＳＦＥＴＱ２，Ｑ３のゲート電極７Ｂ、ＥＥＰＲＯＭ
１０７の周辺回路のＭＩＳＦＥＴＱ５，Ｑ６のゲート電
極７Ｂは、第１層目の多結晶シリコン膜を使って形成し
ているが、半導体集積回路装置の微細化に伴って前記第
１層目の多結晶シリコン膜の膜厚が薄くされる。また、
ゲート絶縁膜６やゲート電極７Ｂの表面の酸化シリコン
膜１０の膜厚も薄くされる。このため、ソース，ドレイ
ンを形成するためのイオン注入時に、不純物イオンが前
記酸化シリコン膜１０、ゲート電極７、ゲート絶縁膜６
を貫通してチャネル領域に漏れてしまうことがあり、Ｍ
ＩＳＦＥＴＱ２，Ｑ３，Ｑ５，Ｑ６のしいき値が所定の
値からずれてしまうことがある。これを解決するには、
前記第１層目の多結晶シリコン膜の上に例えばＣＶＤ等
で厚い酸化シリコン膜を形成した後、その酸化シリコン
膜及び多結晶シリコン膜をパターニングしてゲート電極
７Ｂを形成すれば、ゲート電極７Ｂの上に厚い酸化シリ
コン膜があるので、前記イオン注入時におけるチャネル
領域への不純物イオンの漏れを防止することができる。
ところが、前述したように、第１層目の多結晶シリコン
膜はＥＰＲＯＭ１０５のメモリセルＱ１のフローティン
グゲート電極７ＡやＥＥＰＲＯＭ１０７のメモリセルの
メモリＭＩＳＦＥＴＱ４のフローティングゲート電極７
Ｃとして用いており、その上に薄い酸化シリコン膜から
なる第２ゲート絶縁膜８Ａ，８Ｃを形成しなければない
ないので、前記のように、単に多結晶シリコン膜の上に
ＣＶＤ等で厚い酸化シリコン膜を形成することはできな
いという問題がある。
【０１２０】そこで、次に、ゲート電極７Ｂが第１層目
の多結晶シリコン膜からなるＭＩＳＦＥＴにおいて、チ
ャネル領域に不純物イオンが漏れることなくソース，ド
レインを形成することができる方法を説明する。
の多結晶シリコン膜からなるＭＩＳＦＥＴにおいて、チ
ャネル領域に不純物イオンが漏れることなくソース，ド
レインを形成することができる方法を説明する。
【０１２１】図７６乃至図８１は、ゲート電極を第１層
目の導電膜例えば多結晶シリコン膜で形成し、しかもチ
ャネル領域に不純物イオンを漏らすことなくソース，ド
レインを形成することができるＭＩＳＦＥＴの製造方法
を説明するための図である。なお、図７６乃至図８１に
おいて、Ｑ１で示した領域がＥＰＲＯＭ１０５のメモリ
セルが形成される領域であり、Ｑ２で示した領域がＥＰ
ＲＯＭ１０５の周辺回路のＮチャネルＭＩＳＦＥＴが形
成される領域である。
目の導電膜例えば多結晶シリコン膜で形成し、しかもチ
ャネル領域に不純物イオンを漏らすことなくソース，ド
レインを形成することができるＭＩＳＦＥＴの製造方法
を説明するための図である。なお、図７６乃至図８１に
おいて、Ｑ１で示した領域がＥＰＲＯＭ１０５のメモリ
セルが形成される領域であり、Ｑ２で示した領域がＥＰ
ＲＯＭ１０５の周辺回路のＮチャネルＭＩＳＦＥＴが形
成される領域である。
【０１２２】チャネル領域に不純物イオンを漏らすこと
なくＭＩＳＦＥＴを形成する方法は、図７６に示すよう
に、第１層目の多結晶シリコン膜７を形成し、それに低
抵抗を図るための所定の不純物を注入した後、例えばＣ
ＶＤで厚い酸化シリコン膜７１を形成する。
なくＭＩＳＦＥＴを形成する方法は、図７６に示すよう
に、第１層目の多結晶シリコン膜７を形成し、それに低
抵抗を図るための所定の不純物を注入した後、例えばＣ
ＶＤで厚い酸化シリコン膜７１を形成する。
【０１２３】次に、図７７に示すように、ＥＰＲＯＭ１
０５のメモリセルＱ１を形成する領域の酸化シリコン膜
７１を、例えばレジスト膜をマスクとしてエッチングで
除去する。レジスト膜は酸化シリコン膜７１を選択的に
除去した後取り除く。次に、図示していないレジスト膜
をマスクとしたエッチングによって前記多結晶シリコン
膜７をパターニングして、図７８に示すように、ＥＰＲ
ＯＭ１０５のメモリセルＱ１のフローティングゲート電
極７Ａと、ＭＩＳＦＥＴＱ２のゲート電極７Ｂを形成す
る。レジスト膜からなるマスクは、パターニングの後取
り除く。ＮチャネルＭＩＳＦＥＴＱ２のゲート電極７Ｂ
の上には厚い酸化シリコン膜７１が乗っている。
０５のメモリセルＱ１を形成する領域の酸化シリコン膜
７１を、例えばレジスト膜をマスクとしてエッチングで
除去する。レジスト膜は酸化シリコン膜７１を選択的に
除去した後取り除く。次に、図示していないレジスト膜
をマスクとしたエッチングによって前記多結晶シリコン
膜７をパターニングして、図７８に示すように、ＥＰＲ
ＯＭ１０５のメモリセルＱ１のフローティングゲート電
極７Ａと、ＭＩＳＦＥＴＱ２のゲート電極７Ｂを形成す
る。レジスト膜からなるマスクは、パターニングの後取
り除く。ＮチャネルＭＩＳＦＥＴＱ２のゲート電極７Ｂ
の上には厚い酸化シリコン膜７１が乗っている。
【０１２４】次に、図７９に示すように、フローティン
グゲート電極７Ａの表面を熱酸化して第２ゲート絶縁膜
８Ａを形成する。次に、図８０に示すように、半導体基
板（チップ）１の上に第２層目の導電膜を形成し、これ
をパターニングしてＥＰＲＯＭ１０５のコントロールゲ
ート電極（ワード線）９Ａを形成する。次に、図８１に
示すように、メモリセルＱ１のソース，ドレインの一部
を成すｎ型半導体領域１１Ａ、周辺回路のＭＩＳＦＥＴ
Ｑ２のソース，ドレインの一部を成すｎ〜型半導体領域
１１Ｂ、メモリセルＱ１及び周辺回路のＭＩＳＦＥＴＱ
２のソース，ドレインの前記以外の部分を成すｎ+型半
導体領域１３Ａ，１３Ｂを形成する。
グゲート電極７Ａの表面を熱酸化して第２ゲート絶縁膜
８Ａを形成する。次に、図８０に示すように、半導体基
板（チップ）１の上に第２層目の導電膜を形成し、これ
をパターニングしてＥＰＲＯＭ１０５のコントロールゲ
ート電極（ワード線）９Ａを形成する。次に、図８１に
示すように、メモリセルＱ１のソース，ドレインの一部
を成すｎ型半導体領域１１Ａ、周辺回路のＭＩＳＦＥＴ
Ｑ２のソース，ドレインの一部を成すｎ〜型半導体領域
１１Ｂ、メモリセルＱ１及び周辺回路のＭＩＳＦＥＴＱ
２のソース，ドレインの前記以外の部分を成すｎ+型半
導体領域１３Ａ，１３Ｂを形成する。
【０１２５】このようにして、ＮチャネルＭＩＳＦＥＴ
Ｑ２のソース，ドレインを形成すればゲート電極７Ｂの
上に厚い酸化シリコン膜７１が乗っているので、ソー
ス，ドレインを形成するための不純物がチャネル領域に
漏れるのを防止できる。
Ｑ２のソース，ドレインを形成すればゲート電極７Ｂの
上に厚い酸化シリコン膜７１が乗っているので、ソー
ス，ドレインを形成するための不純物がチャネル領域に
漏れるのを防止できる。
【０１２６】以上、説明したことから分かるように、本
実施の形態によれば、以下の効果を得ることができる。 （１）一つの半導体チップ上に中央処理装置と、その中
央処理装置のプログラムデータや辞書データ等が記憶さ
れる不揮発性メモリとを備えたマイクロコンピュータを
構成する半導体集積回路装置において、前記不揮発性メ
モリが、情報の書き込みを電気的に行い、その書き込ん
だ情報を紫外線の照射によって消去する第１の不揮発性
メモリ（ＥＰＲＯＭ１０５）と、情報の書き込みを電気
的に行い、その書き込んで情報を電気的に消去する第２
の不揮発性メモリ（ＥＥＰＲＯＭ１０７）とからなるこ
とにより、大容量でかつ書き替え可能なＲＯＭを得るこ
とができ、またシステム上で電気的に書き替え可能なＲ
ＯＭを得ることができる。
実施の形態によれば、以下の効果を得ることができる。 （１）一つの半導体チップ上に中央処理装置と、その中
央処理装置のプログラムデータや辞書データ等が記憶さ
れる不揮発性メモリとを備えたマイクロコンピュータを
構成する半導体集積回路装置において、前記不揮発性メ
モリが、情報の書き込みを電気的に行い、その書き込ん
だ情報を紫外線の照射によって消去する第１の不揮発性
メモリ（ＥＰＲＯＭ１０５）と、情報の書き込みを電気
的に行い、その書き込んで情報を電気的に消去する第２
の不揮発性メモリ（ＥＥＰＲＯＭ１０７）とからなるこ
とにより、大容量でかつ書き替え可能なＲＯＭを得るこ
とができ、またシステム上で電気的に書き替え可能なＲ
ＯＭを得ることができる。
【０１２７】（２）上記（１）から、書き替え回数は少
ないが大容量を必要とするデータの記憶にはＥＰＲＯＭ
１０５を用い、書き替え回数は多いが小容量でよいデー
タの記憶あるいは電源遮断後も記憶しておくことが必要
な演算データの記憶にはＥＥＰＲＯＭ１０７を用いるこ
とによって、ＥＰＲＯＭ１０５がシステム上で情報の書
き替えができないという欠点と、ＥＥＰＲＯＭ１０７の
メモリ容量が小さいという欠点を互いに補った自由度の
高いＲＯＭを備えたマクイロコンピュータからなる半導
体集積回路装置を得ることができる。
ないが大容量を必要とするデータの記憶にはＥＰＲＯＭ
１０５を用い、書き替え回数は多いが小容量でよいデー
タの記憶あるいは電源遮断後も記憶しておくことが必要
な演算データの記憶にはＥＥＰＲＯＭ１０７を用いるこ
とによって、ＥＰＲＯＭ１０５がシステム上で情報の書
き替えができないという欠点と、ＥＥＰＲＯＭ１０７の
メモリ容量が小さいという欠点を互いに補った自由度の
高いＲＯＭを備えたマクイロコンピュータからなる半導
体集積回路装置を得ることができる。
【０１２８】すなわち、大きな記憶容量を必要とするプ
ログラムデータや辞書データはＥＰＲＯＭ１０５で記憶
し、フィードバック制御の制御用データのようにデータ
の内容が時間と共に変化しかつ電源が遮断されたときに
も記憶しておくことが必要な制御データはＥＥＰＲＯＭ
１０７で記憶することができるので、１チップマイクロ
コンピュータからなる半導体集積回路装置の機能を向上
することができる。
ログラムデータや辞書データはＥＰＲＯＭ１０５で記憶
し、フィードバック制御の制御用データのようにデータ
の内容が時間と共に変化しかつ電源が遮断されたときに
も記憶しておくことが必要な制御データはＥＥＰＲＯＭ
１０７で記憶することができるので、１チップマイクロ
コンピュータからなる半導体集積回路装置の機能を向上
することができる。
【０１２９】（３）上記（１）のＥＥＰＲＯＭ１０７か
ら不揮発性ＲＡＭを得ることができる。 （４）１チップマイクロコンピュータの第１のＲＡＭと
してＳＲＡＭを備えたので、高速でデータ転送を行うこ
とができるＲＡＭが得られる。 （５）１チップマイクロコンピュータの第２のＲＡＭと
してＤＲＡＭを備えたので、大容量のＲＡＭを得ること
ができる。 （６）上記（４）と（５）から、小容量でよいが高速で
データ転送を行うことが必要なデータの記憶にはＳＲＡ
Ｍを用い、高速のデータ転送を行う必要はないが大きな
記憶容量を必要とするデータの記憶にはＤＲＡＭを用い
ることによって、ＳＲＡＭが大容量化できないという欠
点と、ＤＲＡＭの転送速度が遅いという欠点を互いに補
ったＲＡＭを得ることができる。
ら不揮発性ＲＡＭを得ることができる。 （４）１チップマイクロコンピュータの第１のＲＡＭと
してＳＲＡＭを備えたので、高速でデータ転送を行うこ
とができるＲＡＭが得られる。 （５）１チップマイクロコンピュータの第２のＲＡＭと
してＤＲＡＭを備えたので、大容量のＲＡＭを得ること
ができる。 （６）上記（４）と（５）から、小容量でよいが高速で
データ転送を行うことが必要なデータの記憶にはＳＲＡ
Ｍを用い、高速のデータ転送を行う必要はないが大きな
記憶容量を必要とするデータの記憶にはＤＲＡＭを用い
ることによって、ＳＲＡＭが大容量化できないという欠
点と、ＤＲＡＭの転送速度が遅いという欠点を互いに補
ったＲＡＭを得ることができる。
【０１３０】（７）半導体基板１の第１領域にＥＰＲＯ
Ｍ１０５のメモリセルＱ１を形成し、前記半導体基板１
の前記第１領域と異なる第２領域にＥＥＰＲＯＭ１０７
のメモリセルの中のメモリＭＩＳＦＥＴＱ４を形成し、
前記半導体１の前記第２領域に隣接した第３領域に前記
ＥＥＰＲＯＭ１０７のメモリセルの中のスイッチＭＩＳ
ＦＥＴＱ５を形成する工程を備えたマイクロコンピュー
タを構成する半導体集積回路装置の製造方法において、
前記半導体基板１の第１，第２及び第３領域の表面にそ
れぞれ第１ゲート絶縁膜６を形成する工程と、前記第２
及び第３領域の前記第１ゲート絶縁膜６の下の所定部分
にソース，ドレイン２０を形成する工程と、前記第１及
び第２領域の第１ゲート絶縁膜６の上にフローティング
ゲート電極７Ａ，７Ｃを形成しかつ前記第３領域の第１
ゲート絶縁膜６の上にゲート電極７Ｂを形成する工程
と、前記第１領域及び第２領域のフローティングゲート
電極７Ａ，７Ｃの表面に第２ゲート絶縁膜８Ａ，８Ｃを
形成する工程と、前記第１及び第２領域の第２ゲート絶
縁膜８Ａ，８Ｃの上にそれぞれコントロールゲート電極
９Ａ，９Ｃを形成する工程と、前記第１領域の第１ゲー
ト絶縁膜６の下の所定部分にソース，ドレイン１１Ａ，
１３Ａを形成する工程を備え、前記各工程を前記の順序
で行うことにより、ＥＰＲＯＭ１０５を形成する工程
に、ＥＥＰＲＯＭ１０７のソース，ドレインとなるｎ型
半導体領域２０を形成する工程と、ｎ型半導体領域２０
の上にトンネル絶縁膜２２を形成する工程を追加するだ
けでＥＥＰＲＯＭ１０７を形成することができる。
Ｍ１０５のメモリセルＱ１を形成し、前記半導体基板１
の前記第１領域と異なる第２領域にＥＥＰＲＯＭ１０７
のメモリセルの中のメモリＭＩＳＦＥＴＱ４を形成し、
前記半導体１の前記第２領域に隣接した第３領域に前記
ＥＥＰＲＯＭ１０７のメモリセルの中のスイッチＭＩＳ
ＦＥＴＱ５を形成する工程を備えたマイクロコンピュー
タを構成する半導体集積回路装置の製造方法において、
前記半導体基板１の第１，第２及び第３領域の表面にそ
れぞれ第１ゲート絶縁膜６を形成する工程と、前記第２
及び第３領域の前記第１ゲート絶縁膜６の下の所定部分
にソース，ドレイン２０を形成する工程と、前記第１及
び第２領域の第１ゲート絶縁膜６の上にフローティング
ゲート電極７Ａ，７Ｃを形成しかつ前記第３領域の第１
ゲート絶縁膜６の上にゲート電極７Ｂを形成する工程
と、前記第１領域及び第２領域のフローティングゲート
電極７Ａ，７Ｃの表面に第２ゲート絶縁膜８Ａ，８Ｃを
形成する工程と、前記第１及び第２領域の第２ゲート絶
縁膜８Ａ，８Ｃの上にそれぞれコントロールゲート電極
９Ａ，９Ｃを形成する工程と、前記第１領域の第１ゲー
ト絶縁膜６の下の所定部分にソース，ドレイン１１Ａ，
１３Ａを形成する工程を備え、前記各工程を前記の順序
で行うことにより、ＥＰＲＯＭ１０５を形成する工程
に、ＥＥＰＲＯＭ１０７のソース，ドレインとなるｎ型
半導体領域２０を形成する工程と、ｎ型半導体領域２０
の上にトンネル絶縁膜２２を形成する工程を追加するだ
けでＥＥＰＲＯＭ１０７を形成することができる。
【０１３１】（８）ＥＰＲＯＭ１０５のメモリセルＱ１
のフローティングゲート電極７Ａと、ＥＥＰＲＯＭ１０
７のメモリセルの中の記憶素子Ｑ４のフローティングゲ
ート電極７Ｃを第１層目の導電層（多結晶シリコン膜）
で形成し、前記それぞれの素子Ｑ１，Ｑ４の第１ゲート
絶縁膜６を同一工程で形成し、また前記それぞれの素子
Ｑ１，Ｑ４のフローティングゲート電極７Ａ，７Ｃの上
の第２ゲート絶縁膜８Ａ，８Ｃを同一工程で形成したこ
とによって、少ない製造工程でＥＰＲＯＭ１０５および
ＥＥＰＲＯＭ１０７のそれぞれのメモリセルを得ること
ができる。
のフローティングゲート電極７Ａと、ＥＥＰＲＯＭ１０
７のメモリセルの中の記憶素子Ｑ４のフローティングゲ
ート電極７Ｃを第１層目の導電層（多結晶シリコン膜）
で形成し、前記それぞれの素子Ｑ１，Ｑ４の第１ゲート
絶縁膜６を同一工程で形成し、また前記それぞれの素子
Ｑ１，Ｑ４のフローティングゲート電極７Ａ，７Ｃの上
の第２ゲート絶縁膜８Ａ，８Ｃを同一工程で形成したこ
とによって、少ない製造工程でＥＰＲＯＭ１０５および
ＥＥＰＲＯＭ１０７のそれぞれのメモリセルを得ること
ができる。
【０１３２】（９）ＥＰＲＯＭ１０５の周辺回路を構成
するＭＩＳＦＥＴＱ２，Ｑ３及びＥＥＰＲＯＭ１０７の
周辺回路を構成するＭＩＳＦＥＴＱ５，Ｑ６のゲート絶
縁膜６を前記ＥＰＲＯＭ１０５のメモリセルＱ１の第１
ゲート絶縁膜６及びＥＥＰＲＯＭ１０７のメモリセルの
中のメモリＭＩＳＦＥＴＱ４の第１ゲート絶縁膜６と同
じ工程で形成したので、それら周辺回路のＭＩＳＦＥＴ
Ｑ２，Ｑ３，Ｑ５，Ｑ６のゲート絶縁膜６の膜厚が厚く
なり、絶縁耐圧を向上させることができる。
するＭＩＳＦＥＴＱ２，Ｑ３及びＥＥＰＲＯＭ１０７の
周辺回路を構成するＭＩＳＦＥＴＱ５，Ｑ６のゲート絶
縁膜６を前記ＥＰＲＯＭ１０５のメモリセルＱ１の第１
ゲート絶縁膜６及びＥＥＰＲＯＭ１０７のメモリセルの
中のメモリＭＩＳＦＥＴＱ４の第１ゲート絶縁膜６と同
じ工程で形成したので、それら周辺回路のＭＩＳＦＥＴ
Ｑ２，Ｑ３，Ｑ５，Ｑ６のゲート絶縁膜６の膜厚が厚く
なり、絶縁耐圧を向上させることができる。
【０１３３】（１０）ＣＰＵ（論理部）１００及びＩ／
Ｏ１０２を構成するためのＭＩＳＦＥＴＱ７〜Ｑ９のゲ
ート絶縁膜８ＤをＥＰＲＯＭ１０５のメモリセルＱ１の
第１ゲート絶縁膜６及びＥＥＰＲＯＭ１０７のメモリセ
ルの中のメモリＭＩＳＦＥＴＱ４の第１ゲート絶縁膜６
と別工程で形成するので、前記ゲート絶縁膜８Ｄとゲー
ト絶縁膜６の膜厚の設定をそれぞれ独立に最適な値にす
ることができる。
Ｏ１０２を構成するためのＭＩＳＦＥＴＱ７〜Ｑ９のゲ
ート絶縁膜８ＤをＥＰＲＯＭ１０５のメモリセルＱ１の
第１ゲート絶縁膜６及びＥＥＰＲＯＭ１０７のメモリセ
ルの中のメモリＭＩＳＦＥＴＱ４の第１ゲート絶縁膜６
と別工程で形成するので、前記ゲート絶縁膜８Ｄとゲー
ト絶縁膜６の膜厚の設定をそれぞれ独立に最適な値にす
ることができる。
【０１３４】（１１）ＣＰＵ（論理部）１００及びＩ／
Ｏ１０２を構成するためのＭＩＳＦＥＴＱ７〜Ｑ９のゲ
ート電極９Ｄを第２層目の導電層、すなわち例えば多結
晶シリコン膜の上にシリサイド膜を積層した２層膜で形
成したので、そのゲート電極９Ｄの低抵抗化が図れる。
Ｏ１０２を構成するためのＭＩＳＦＥＴＱ７〜Ｑ９のゲ
ート電極９Ｄを第２層目の導電層、すなわち例えば多結
晶シリコン膜の上にシリサイド膜を積層した２層膜で形
成したので、そのゲート電極９Ｄの低抵抗化が図れる。
【０１３５】（１２）上記（８）乃至（１１）のことか
ら、周辺回路を含めたＥＰＲＯＭ１０５及びＥＥＰＲＯ
Ｍ１０７のＭＩＳＦＥＴに印加される電圧と、ＣＰＵ
（論理部）１００及びＩ／Ｏ１０２を構成するためのＭ
ＩＳＦＥＴに印加される電圧を独立に設定できるので、
それぞれの素子の構造を独立に設定できる。
ら、周辺回路を含めたＥＰＲＯＭ１０５及びＥＥＰＲＯ
Ｍ１０７のＭＩＳＦＥＴに印加される電圧と、ＣＰＵ
（論理部）１００及びＩ／Ｏ１０２を構成するためのＭ
ＩＳＦＥＴに印加される電圧を独立に設定できるので、
それぞれの素子の構造を独立に設定できる。
【０１３６】（１３）ＤＲＡＭ１０９をＥＥＰＲＯＭ１
０７の製造工程乃至はほぼ同一工程で形成できる。 （１４）上記（１２）のことから、ＤＲＡＭ１０９のメ
モリセルの容量素子Ｃの誘電体膜２２が、ＥＥＰＲＯＭ
１０７のメモリセルのトンネル絶縁膜２２と同様に非常
に薄く形成されるので、その容量素子Ｃの容量値を大き
くできる。
０７の製造工程乃至はほぼ同一工程で形成できる。 （１４）上記（１２）のことから、ＤＲＡＭ１０９のメ
モリセルの容量素子Ｃの誘電体膜２２が、ＥＥＰＲＯＭ
１０７のメモリセルのトンネル絶縁膜２２と同様に非常
に薄く形成されるので、その容量素子Ｃの容量値を大き
くできる。
【０１３７】（１５）上記（１４）のことから大容量の
ＤＲＡＭを得ることができ、さらにこのことから大容量
のＲＡＭが得られる。 （１６）アナログ回路を構成する抵抗素子ＲをＥＰＲＯ
Ｍ１０５のメモリセルあるいはＥＥＰＲＯＭ１０７のメ
モリセルの中のメモリＭＩＳＦＥＴＱ４のフローティン
グゲート電極７Ａ，７Ｃと同一工程あるいはほぼ同一工
程で形成することができ、容量素子ＣはＥＰＲＯＭ１０
５あるいはＥＥＰＲＯＭ１０７のメモリセルと同一工程
で形成することができる。
ＤＲＡＭを得ることができ、さらにこのことから大容量
のＲＡＭが得られる。 （１６）アナログ回路を構成する抵抗素子ＲをＥＰＲＯ
Ｍ１０５のメモリセルあるいはＥＥＰＲＯＭ１０７のメ
モリセルの中のメモリＭＩＳＦＥＴＱ４のフローティン
グゲート電極７Ａ，７Ｃと同一工程あるいはほぼ同一工
程で形成することができ、容量素子ＣはＥＰＲＯＭ１０
５あるいはＥＥＰＲＯＭ１０７のメモリセルと同一工程
で形成することができる。
【０１３８】（１７）抵抗素子Ｒと容量素子Ｃが絶縁膜
１０で覆われているので、回路の動作時に安定した抵抗
値と容量値が得られる。 （１８）抵抗素子Ｒ及び容量素子Ｃの下のウエル領域を
電気的に固定したので、回路の動作時に安定した抵抗値
と容量値が得られる。 （１９）抵抗素子Ｒの上部を固定電位にされた導電層１
９で覆っているので、その導電層１９の上に他の信号配
線を延在させることができる。 （２０）上記（１６）乃至（１９）より、１チップマイ
クロコンピュータのアナログ量の処理に必要な安定した
抵抗素子Ｒと容量素子Ｃを容易に得ることができる。
１０で覆われているので、回路の動作時に安定した抵抗
値と容量値が得られる。 （１８）抵抗素子Ｒ及び容量素子Ｃの下のウエル領域を
電気的に固定したので、回路の動作時に安定した抵抗値
と容量値が得られる。 （１９）抵抗素子Ｒの上部を固定電位にされた導電層１
９で覆っているので、その導電層１９の上に他の信号配
線を延在させることができる。 （２０）上記（１６）乃至（１９）より、１チップマイ
クロコンピュータのアナログ量の処理に必要な安定した
抵抗素子Ｒと容量素子Ｃを容易に得ることができる。
【０１３９】（２１）ＥＰＲＯＭ１０５、ＥＥＰＲＯＭ
１０７、ＤＲＡＭ１０９を形成する工程とほぼ同一工程
で高耐圧ＭＩＳＦＥＴを形成できる。 （２２）高耐圧ＭＩＳＦＥＴのゲート電極７Ｉをフィー
ルド絶縁膜４の上にまで延在させて端部がフィールド絶
縁膜４の上に乗るようにしたことにより、ゲート電極７
Ｉと半導体基板１との間の耐圧を向上することができ
る。
１０７、ＤＲＡＭ１０９を形成する工程とほぼ同一工程
で高耐圧ＭＩＳＦＥＴを形成できる。 （２２）高耐圧ＭＩＳＦＥＴのゲート電極７Ｉをフィー
ルド絶縁膜４の上にまで延在させて端部がフィールド絶
縁膜４の上に乗るようにしたことにより、ゲート電極７
Ｉと半導体基板１との間の耐圧を向上することができ
る。
【０１４０】（２３）高耐圧ＭＩＳＦＥＴのソース，ド
レインの一部である不純物濃度の高い半導体領域の囲り
を不純物濃度の低い半導体領域で囲んだことにより、ソ
ース，ドレインの耐圧を向上することができる。 （２４）上記（２１）乃至（２３）のことから１チップ
マイクロコンピュータのＩ／Ｏ１０２に使用する高耐圧
ＭＩＳＦＥＴを容易に得ることができる。
レインの一部である不純物濃度の高い半導体領域の囲り
を不純物濃度の低い半導体領域で囲んだことにより、ソ
ース，ドレインの耐圧を向上することができる。 （２４）上記（２１）乃至（２３）のことから１チップ
マイクロコンピュータのＩ／Ｏ１０２に使用する高耐圧
ＭＩＳＦＥＴを容易に得ることができる。
【０１４１】以上、本発明を実施の形態に基づき具体的
に説明したが、本発明は前記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることはいうまでもない。
に説明したが、本発明は前記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることはいうまでもない。
【０１４２】例えば、図１に示したマイクロコンピュー
タは、ＲＡＭとしてＳＲＡＭ１０８とＤＲＡＭ１０９を
備えているが、ＳＲＡＭ１０８か又はＤＲＡＭ１０９の
いずれか一方のみでもよい。
タは、ＲＡＭとしてＳＲＡＭ１０８とＤＲＡＭ１０９を
備えているが、ＳＲＡＭ１０８か又はＤＲＡＭ１０９の
いずれか一方のみでもよい。
【０１４３】
【発明の効果】小容量でよいが高速でデータ転送を行う
ことが必要なデータの記憶にはＳＲＡＭを用い、高速の
データ転送を行う必要はないが大きな記憶容量を必要と
するデータの記憶にはＤＲＡＭを用いることによって、
ＳＲＡＭが大容量化できないという欠点と、ＤＲＡＭの
転送速度が遅いという欠点を互いに補ったＲＡＭを得る
ことができる。
ことが必要なデータの記憶にはＳＲＡＭを用い、高速の
データ転送を行う必要はないが大きな記憶容量を必要と
するデータの記憶にはＤＲＡＭを用いることによって、
ＳＲＡＭが大容量化できないという欠点と、ＤＲＡＭの
転送速度が遅いという欠点を互いに補ったＲＡＭを得る
ことができる。
【０１４４】
【０１４５】
【図１】本発明の一実施の形態である半導体集積回路装
置のマイクロコンピュータを示すブロック図である。
置のマイクロコンピュータを示すブロック図である。
【図２】図１に示したマイクロコンピュータが備えてい
るＳＲＡＭ１０８のメモリセルの等価回路図である。
るＳＲＡＭ１０８のメモリセルの等価回路図である。
【図３】前記マイクロコンピュータに搭載されているＥ
ＰＲＯＭ１０５の概略構成を示す等価回路図である。
ＰＲＯＭ１０５の概略構成を示す等価回路図である。
【図４】前記マイクロコンピュータに搭載されているＥ
ＥＰＲＯＭ１０７の概略構成を示す等価回路図である。
ＥＰＲＯＭ１０７の概略構成を示す等価回路図である。
【図５】前記マイクロコンピュータのＥＰＲＯＭ，ＥＥ
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
【図６】前記マイクロコンピュータのＥＰＲＯＭ，ＥＥ
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
【図７】前記マイクロコンピュータのＥＰＲＯＭ，ＥＥ
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
【図８】前記マイクロコンピュータのＥＰＲＯＭ，ＥＥ
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
【図９】前記マイクロコンピュータのＥＰＲＯＭ，ＥＥ
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
ＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥＴ
の製造工程における断面図である。
【図１０】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１１】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１２】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１３】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１４】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１５】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１６】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１７】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１８】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図１９】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２０】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２１】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２２】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２３】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２４】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２５】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２６】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２７】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２８】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図２９】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３０】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３１】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３２】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３３】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３４】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３５】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３６】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３７】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３８】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図３９】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４０】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４１】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４２】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４３】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４４】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４５】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４６】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４７】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４８】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図４９】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５０】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５１】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５２】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５３】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５４】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５５】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５６】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５７】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５８】前記マイクロコンピュータのＥＰＲＯＭ，Ｅ
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
ＥＰＲＯＭ及びＣＰＵ等の論理部を構成するＭＩＳＦＥ
Ｔの製造工程における断面図である。
【図５９】前記マイクロコンピュータに設けられている
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
【図６０】前記マイクロコンピュータに設けられている
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
【図６１】前記マイクロコンピュータに設けられている
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
【図６２】前記マイクロコンピュータに設けられている
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
ＤＲＡＭのメモリセルの製造工程における断面図であ
る。
【図６３】前記マイクロコンピュータが備えている演算
増幅器，アナログ／デジタル変換器，デジタル／アナロ
グ変換器の中の容量素子と抵抗素子の断面図である。
増幅器，アナログ／デジタル変換器，デジタル／アナロ
グ変換器の中の容量素子と抵抗素子の断面図である。
【図６４】図６３に示す容量素子と抵抗素子の製造工程
における断面図である。
における断面図である。
【図６５】図６３に示す容量素子と抵抗素子の製造工程
における断面図である。
における断面図である。
【図６６】図６３に示す容量素子と抵抗素子の製造工程
における断面図である。
における断面図である。
【図６７】図１に示すマイクロコンピュータのＩ／Ｏの
中の一つのＩ／Ｏセルを示す等価回路図である。
中の一つのＩ／Ｏセルを示す等価回路図である。
【図６８】図６７に示すＰチャネルＭＩＳＦＥＴの断面
図である。
図である。
【図６９】図６８に示すＰチャネルＭＩＳＦＥＴＴP3の
製造工程における断面図である。
製造工程における断面図である。
【図７０】図６８に示すＰチャネルＭＩＳＦＥＴＴP3の
製造工程における断面図である。
製造工程における断面図である。
【図７１】図６８に示すＰチャネルＭＩＳＦＥＴＴP3の
製造工程における断面図である。
製造工程における断面図である。
【図７２】図６８に示すＰチャネルＭＩＳＦＥＴＴP3の
製造工程における断面図である。
製造工程における断面図である。
【図７３】図６８に示すＰチャネルＭＩＳＦＥＴＴP3の
製造工程における断面図である。
製造工程における断面図である。
【図７４】図６８に示すＰチャネルＭＩＳＦＥＴのゲー
ト絶縁膜６より厚いゲート絶縁膜７０を用いたＰチャネ
ルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの断面図で
ある。
ト絶縁膜６より厚いゲート絶縁膜７０を用いたＰチャネ
ルＭＩＳＦＥＴ及びＮチャネルＭＩＳＦＥＴの断面図で
ある。
【図７５】図７４に示すＰチャネルＭＩＳＦＥＴ及びＮ
チャネルＭＩＳＦＥＴの製造工程における断面図であ
る。
チャネルＭＩＳＦＥＴの製造工程における断面図であ
る。
【図７６】ゲート電極を第１層目の多結晶シリコン膜で
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
【図７７】ゲート電極を第１層目の多結晶シリコン膜で
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
【図７８】ゲート電極を第１層目の多結晶シリコン膜で
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
【図７９】ゲート電極を第１層目の多結晶シリコン膜で
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
【図８０】ゲート電極を第１層目の多結晶シリコン膜で
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
【図８１】ゲート電極を第１層目の多結晶シリコン膜で
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
形成し、さらにチャネル領域に不純物イオンを漏らすこ
となくソース，ドレインを形成することができるＭＩＳ
ＦＥＴの製造方法を説明する断面図である。
１…半導体チップ（マイクロコンピュータ）、１００…
ＣＰＵ、１０１…ＯＳＣ、１０２…Ｉ／Ｏ、１０３…Ｓ
Ｉ、１０４…ＴＩＭＥＲ、１０５…ＥＰＲＯＭ、１０６
…電圧制御回路、１０７…ＥＥＰＲＯＭ、１０８…ＳＲ
ＡＭ、１０９…ＤＲＡＭ、１１０…Ｉ／ＯＢＵＳ、Ｑ１
…ＥＰＲＯＭのメモリセル、Ｑ２，Ｑ３…周辺回路のＭ
ＩＳＦＥＴ、Ｑ４…ＥＥＰＲＯＭのメモリセルの中の記
憶素子、Ｑ５，Ｑ６…ＥＥＰＲＯＭの周辺回路のＭＩＳ
ＦＥＴ、Ｑ７，Ｑ９…ＣＰＵのＭＩＳＦＥＴ、Ｑ８…Ｍ
ＩＳＦＥＴ、６…第１ゲート絶縁膜、７Ａ，７Ｂ，７Ｃ
…第１層目の導電膜からなるゲート電極、８Ａ，８Ｃ…
フローティングゲート電極の上の第２ゲート絶縁膜、８
Ｄ…ＣＰＵ及びＩ／Ｏ領域の第１ゲート絶縁膜、９Ａ，
９Ｃ，９Ｄ…第２層目の導電膜からなるゲート電極、１
０…薄い酸化シリコン膜、１１Ａ，１１Ｂ，１１Ｃ…ソ
ース，ドレインの低濃度層、１２…サイドウォール、１
３Ａ，１３Ｂ，１３Ｃ…ソース，ドレインの高濃度層、
２０…ＥＥＰＲＯＭのｎ型ソース，ドレイン、２１…厚
いゲート絶縁膜、２２…トンネル絶縁膜。
ＣＰＵ、１０１…ＯＳＣ、１０２…Ｉ／Ｏ、１０３…Ｓ
Ｉ、１０４…ＴＩＭＥＲ、１０５…ＥＰＲＯＭ、１０６
…電圧制御回路、１０７…ＥＥＰＲＯＭ、１０８…ＳＲ
ＡＭ、１０９…ＤＲＡＭ、１１０…Ｉ／ＯＢＵＳ、Ｑ１
…ＥＰＲＯＭのメモリセル、Ｑ２，Ｑ３…周辺回路のＭ
ＩＳＦＥＴ、Ｑ４…ＥＥＰＲＯＭのメモリセルの中の記
憶素子、Ｑ５，Ｑ６…ＥＥＰＲＯＭの周辺回路のＭＩＳ
ＦＥＴ、Ｑ７，Ｑ９…ＣＰＵのＭＩＳＦＥＴ、Ｑ８…Ｍ
ＩＳＦＥＴ、６…第１ゲート絶縁膜、７Ａ，７Ｂ，７Ｃ
…第１層目の導電膜からなるゲート電極、８Ａ，８Ｃ…
フローティングゲート電極の上の第２ゲート絶縁膜、８
Ｄ…ＣＰＵ及びＩ／Ｏ領域の第１ゲート絶縁膜、９Ａ，
９Ｃ，９Ｄ…第２層目の導電膜からなるゲート電極、１
０…薄い酸化シリコン膜、１１Ａ，１１Ｂ，１１Ｃ…ソ
ース，ドレインの低濃度層、１２…サイドウォール、１
３Ａ，１３Ｂ，１３Ｃ…ソース，ドレインの高濃度層、
２０…ＥＥＰＲＯＭのｎ型ソース，ドレイン、２１…厚
いゲート絶縁膜、２２…トンネル絶縁膜。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 27/10 ４３４ 27/04 21/82 Ｚ 27/10 ３０１ 27/04 Ｇ ４８１ 27/115 (56)参考文献 特開 昭62−119958（ＪＰ，Ａ) 特開 昭62−183161（ＪＰ，Ａ) 特開 昭63−47804（ＪＰ，Ａ) 特開 昭61−201363（ＪＰ，Ａ) 特開 昭62−38590（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 ＣＰＵとＳＲＡＭとＤＲＡＭとが同一半
導体基板上に形成されており、前記ＤＲＡＭの記憶容量
が前記ＳＲＡＭの記憶容量よりも大きく、前記ＤＲＡＭ
を構成するＭＩＳＦＥＴは第１の領域に形成され、前記
ＤＲＡＭを構成しないＭＩＳＦＥＴは、前記第１の領域
とは異なる第２の領域に形成されており、前記第１の領
域と前記第２の領域とは、電気的に分離され、夫々独立
して基板電位設定が可能であり、前記ＤＲＡＭを構成す
るＭＩＳＦＥＴのゲート電極と前記ＳＲＡＭを横成する
ＭＩＳＦＥＴのゲート電極とは同層の導体膜で形成され
ていることを特徴とする半導体集積回路装置。 - 【請求項２】 ＳＲＡＭとＤＲＡＭとが同一半導体基板
上に形成されており、前記ＳＲＡＭは、第１ＭＩＳＦＥ
Ｔで構成されたメモリセルを有し、前記ＤＲＡＭの記憶
容量が前記ＳＲＡＭの記憶容量よりも大きく、前記ＤＲ
ＡＭは、第２ＭＩＳＦＥＴを有し、第１の領域に形成さ
れており、前記第１ＭＩＳＦＥＴは、前記第１の領域と
は異なる第２の領域に形成されており、前記第１の領域
と前記第２の領域とは、電気的に分離され、夫々独立し
て基板電位設定が可能であり、前記第１ＭＩＳＦＥＴの
ゲート電極と前記第２ＭＩＳＦＥＴのゲート電極とは同
層の導体膜で形成されていることを特徴とする半導体集
積回路装置。 - 【請求項３】 前記第１の領域は、ｐ型ウエル領域であ
り、前記ｐ型ウエル領域には、負電位が印加されている
ことを特徴とする請求項１又は請求項２に記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03539199A JP3358719B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03539199A JP3358719B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22140497A Division JP3358710B2 (ja) | 1997-08-18 | 1997-08-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11317503A JPH11317503A (ja) | 1999-11-16 |
| JP3358719B2 true JP3358719B2 (ja) | 2002-12-24 |
Family
ID=12440623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03539199A Expired - Lifetime JP3358719B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3358719B2 (ja) |
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|---|---|---|---|---|
| JP2001196558A (ja) | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置の製造方法およびその半導体装置 |
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| JP2001196561A (ja) | 2000-01-14 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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| JP5179692B2 (ja) | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
| JP2005197308A (ja) | 2003-12-26 | 2005-07-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7562271B2 (en) | 2005-09-26 | 2009-07-14 | Rambus Inc. | Memory system topologies including a buffer device and an integrated circuit memory device |
| US11328764B2 (en) | 2005-09-26 | 2022-05-10 | Rambus Inc. | Memory system topologies including a memory die stack |
| JP2007201494A (ja) * | 2007-03-26 | 2007-08-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1999
- 1999-02-15 JP JP03539199A patent/JP3358719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11317503A (ja) | 1999-11-16 |
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