KR100305442B1 - 불휘발성기억장치와그제조방법 - Google Patents

불휘발성기억장치와그제조방법 Download PDF

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Abstract

불휘발성 기억장치와 그 제조방법으로써, 라이트의 저전압화와 내부회로에 형성된 승압전압에 의해 라이트 고전압을 형성하기 위해, 제1도전형의 반도체기판의 하나의 주면에 제1게이트절연막을 거쳐 플로팅게이트와 그 상부에 제2게이트절연막을 거쳐 컨트롤게이트를 마련하고, 상기 플로팅게이트를 사이에 두는 한쌍의 소오스, 드레인중의 한쪽의 소오스, 드레인에 있어서 플로팅게이트와 오버랩하는 부분에 저농도의 제2도전형의 반도체영역을 마련하고, 플로팅게이트에서 제1게이트 절연막을 통해 흐르는 F - N터널전류에 의해 상기 한쌍의 소오스, 드레인중의 고농도의 제2도전형의 반도체영역을 갖는 다른쪽의 소오소, 드레인으로 전자를 빼내는 라이트동작, 상기 하나의 소오스, 드레인 또는 반도체기판에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 플로팅게이트에 전자를 주입하는 소거동작을 실행시킨다.
이러한 불휘발성 기억장치를 사용하는 것에 의해 메모리셀 사이즈의 실질적인 소형화가 가능해지고, 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있다.

Description

불휘발성 기억장치와 그 제조방법
제1도는 본 발명에 관한 불휘발성 기억장치의 1 실시예를 도시한 메모리 어레이부의 회로도.
제2도는 상기 제1도의 메모리 어레이부의 1 실시예를 도시한 평면 레이아우트도.
제3(a),(b)도는 각각 상기 제2도의 레이아우트의 A-A′, B-B′방향에 대응한 일부의 개략적인 구조단면도.
제4(a),(b),(c)도는 각각 상기 제2도의 레이아우트의 C-C′, D-D′, E-E′방향에 대응한 다른 일부의 개략적인 구조단면도.
제5도는 본 발명에 관한 불휘발성 기억장치의 다른 1 실시예를 도시한 메모리 어레이부의 회로도.
제6도는 상기 제5도의 메모리 어레이부의 1 실시예를 도시한 평면 레이아우트도.
제7(a),(b)도는 각각 상기 제6도의 레이아우트의 A-A′, B-B′방향에 대응한 일부의 개략적인 구조단면도.
제8(a),(b),(c)도는 각각 상기 제5도의 레이아우트의 A-A′, B-B′, C-C′방향에 대응한 다른 일부의 개략적인 구조단면도.
제9도는 상기 제1도의 실시예에 대응한 메모리 어레이의 라이트 동작의 1예를 설명하기 위한 회로도.
제10도는 상기 제9도에 대응한 라이트동작을 설명하기 위한 개략적인 구조단면도.
제11도는 상기 제1도의 실시예에 대응한 메모리 어레이의 소거동작의 1예를 설명하기 위한 회로도.
제12도는 상기 제1도의 실시예에 대응한 메모리 어레이의 리드동작의 1예를 설명하기 위한 회로도.
제13도는 상기 제1도의 실시예에 대응한 메모리 어레이의 리드동작의 다른 1예를 설명하기 위한 회로도.
제14도는 상기 제13도에 대응한 리드동작을 설명하기 위한 개략적인 구조단면도.
제15도는 상기 제5도의 실시예에 대응한 메모리 어레이의 라이트동작의 1예를 설명하기 위한 회로도.
제16도는 상기 제15도에 대응한 라이트동작을 설명하기 위한 개략적인 구조단면도.
제17도는 상기 제5도의 실시예에 대응한 메모리 어레이의 소거동작의 1예를 설명하기 위한 회로도.
제18도는 상기 제5도의 실시예에 대응한 메모리 어레이의 리드동작의 1예를 설명하기 위한 회로도.
제19도는 상기 제5도의 실시예에 대응한 메모리 어레이의 리드동작의 다른 1예를 설명하기 위한 회로도.
제20도는 상기 제19도에 대응한 리드동작을 설명하기 위한 개략적인 구조단면도.
제21도는 본 발명에 관한 불휘발성 기억장치의 메모리 어레이부와 그 선택회로의 1 실시예를 도시한 구체적인 회로도.
제22(a),(b)도는 내부전압 발생회로의 1 실시예를 도시한 회로도.
제23도는 상기 제21도에 있어서의 워드 드라이버DR2의 1 실시예를 도시한 개략적인 구조단면도.
제24도는 제22도의 지너 다이오드의 1 실시예를 도시한 소자구조의 단면도.
제25도는 본 발명에 관한 불휘발성 기억장치의 메모리 어레이부와 그 선택회로의 다른 1 실시예를 도시한 구체적인 회로도.
제26도는 본 발명에 관한 불휘발성 기억장치에 있어서의 메모리 매트부의 다른 1 실시예를 도시한 회로도.
제27도는 본 발명에 관한 불휘발성 기억장치에 있어서의 블럭분할의 라이트동작의 1 실시예를 도시한 회로도.
제28도는 본 발명에 관한 불휘발성 기억장치에 있어서의 블럭분할의 소거동작의 1 실시예를 도시한 회로도.
제29도는 본 발명에 관한 불휘발성 기억장치에 있어서의 블럭분할의 다른 1 실시예를 도시한 블럭도.
제30도는 본 발명에 관한 불휘발성 기억장치의 1 실시예를 도시한 전체의 블럭도.
제31도는 본 발명에 관한 불휘발성 기억장치의 다른 1 실시예를 도시한 전체의 블럭도.
제32도는 본 발명에 관한 불휘발성 기억장치의 또다른 1 실시예를 도시한 전체의 블럭도.
제33도는 본 발명에 관한 불휘발성 기억장치를 내장한 1칩 마이크로컴퓨터의 1 실시예를 도시한 블럭도.
제34(a)도 ∼ 제34(d)도는 본 발명에 관한 불휘발성 기억장치의 제조방법을 설명하기 위한 1 실시예를 도시한 일부 구조단면도.
제35(a)도 ∼ 제35(c)도는 본 발명에 관한 불휘발성 기억장치의 제조방법을 설명하기 위한 1 실시예를 도시한 다른 일부 구조단면도.
제36(a),(b)도는 본 발명에 관한 불휘발성 기억장치의 제조방법을 설명하기 위한 1 실시예를 도시한 나머지 일부 구조단면도.
제37(a)도 ∼ 제37(c)도는 본 발명에 관한 불휘발성 기억장치의 제조방법을 설명하기 위한 다른 1 실시예를 도시한 구조단면도.
제38도는 상기 제1도의 실시예에 대응한 메모리 어레이의 라이트동작의 다른 1예를 설명하기 위한 회로도.
제39도는 상기 제1도의 실시예에 대응한 메모리 어레이의 소거 동작의 다른 1예를 설명하기 위한 회로도.
제40도는 상기 제38도나 제39도와 같은 정전압에 의한 라이트동작 및 소거동작이 실행되는 불휘발성 기억장치의 1 실시예를 도시한 개략적인 구조단면도.
제41도는 본 발명에 관한 불휘발성 기억장치의 메모리 어레이부의 다른 1 실시예를 도시한 회로도.
제42도는 상기 제41도의 주데이타선과 매립데이타선으로 이루어지는 메모리 어레이에 대해 정전압에 의한 소거동작을 실행하는 경우의 1 실시예를 도시한 회로도.
제43도는 상기 제41도의 주데이타선과 매립데이타선으로 이루어지는 메모리 어레이에 대한 리드동작을 실행하는 경우의 1 실시예를 도시한 회로도.
제44도는 상기 주데이타선과 매립데이타선으로 이루어지는 메모리 어레이부의 다른 1 실시예를 도시한 회로도.
제45도는 상기 제44도의 메모리 에러이부의 1 실시예를 도시한 레이아우트도.
제46(a)도 ∼ 제46(c)도는 상기 제45도의 일부 구조단면도.
제47(a),(b)도는 상기 제45도의 다른 일부 구조단면도.
제48도는 본 발명에 관한 불휘발성 기억장치의 다른 1 실시예를 도시한 개략적인 회로도.
제49(a)도 ∼ 제49(c)도는 상기 제48도의 메모리 어레이부를 설명하기 위한 레이아우트와 그것에 대응한 일부 구조단면도.
제50(a),(b)도는 각각 상기 제48도의 불휘발성 기억장치의 라이트동작을 설명하기 위한 회로와 개략적인 구조단면도.
제51(a),(b)도는 각각 상기 제48도의 불휘발성 기억장치의 소거동작을 설명하기 위한 회로와 개략적인 구조단면도.
제52(a),(b)도는 각각 상기 제48도의 불휘발성 기억장치의 리드동작을 설명하기 위한 회로와 개략적인 구조단면도.
제53(a),(b)도는 각각 본 발명에 관한 불휘발성 기억장치의 또다른 1 실시예를 도시한 개략적인 회로와 개략적인 구조 단면도.
제54도는 본 발명에 관한 불휘발성 기억장치에 있어서의 메모리매트부의 또다른 1 실시예를 도시한 회로도.
제55도는 상기 제54도의 실시예에 대응한 메모리매트부의 1 실시예를 도시한 레이아우트도.
제56(a)도 ∼ 제56(d)도는 상기 제55도의 일부의 소자 구조단면도.
제57(a),(b)도는 상기 제55도의 나머지 부분의 소자 구조단면도.
제58(a)도 ∼ 제58(c)도는 상기 제54도∼제57도를 사용해서 설명한 불휘발성 기억장치의 제조방법을 설명하기 위한 일부분의 제조공정의 단면도.
제59도는 상기 제54도∼제57도를 사용해서 설명한 불휘발성 기억장치의 제조방법을 설명하기 위한 나머기 부분의 제조공정의 단면도.
제60도는 본 발명에 관한 메모리셀부의 다른 1 실시예를 도시한 소자구조의 단면도.
본 발명은 불휘발성 기억장치와 그 제조방법에 관한 것으로, 예를 들면 소위 플래시 ROM (플래시메모리)과 같이 전기적으로 라이트와 소거동작을 가능하게 한 불휘발성 기억장치와 그 제조방법에 이용해서 유효한 기술에 관한 것이다.
마이크로컴퓨터에 있어서의 프로그램 메모리에는 제조공정에서 정보를 라이트하는 마스크ROM(Read Only Memory), 제조후에 정보를 전기적으로 라이트하고, 자외선의 조사에 의해 소거를 실행하는 EPROM(Erasable Programmable Read Only Memory), 소거동작도 전기적으로 실행하는 EEPROM(Electrically Erasable Programmable Read Only Memory)가 있지만, 프로그램 디버그를 용이하게 실행할 수 있는 것에서, 상기 EPROM 또는 EEPROM이 널리 사용되고 있다.
EEPROM의 일종인 플래시ROM에 대해서는 예를 들면 USP 4,949,309에 기재되어 있다. 이 문헌에는 메모리셀을 싱글 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성함과 동시에, 워드선과 데이타선의 교점에 메모리셀을 배치하는 소위 NOR형의 메모리 어레이가 개시되어 있다. 또, 이런 종류의 플래시메모리의 라이트 및 소거에 대해서는 예를 들면 “IEDM(International Electron Devices Meeting) Tech.Dig.pp111-114,1990”에 기재되어 있다.
한편, 메모리 어레이를 소형화하기 위해 NOR형과 같이 전용 소오스선이나 데이타선을 갖지 않고, 소오스선과 데이타선을 매립의 반도체영역으로 구성하고, 인접하는 메모리셀간에서 소오스선과 데이타선을 공용하는 소위 콘택트레스 어레이가 개발되어 있다. 이와 같은 콘택트 어레이를 갖는 불휘발성 기억장치에 관해서는 예를 들면 IEDM Tech.Digest,pp311-314.1991.(이하, 제1공지예라 한다)에 기재되어 있다.
매립층으로 이루어지는 데이타선간에 컨트롤 게이트로 이루어지는 MOSFET(Metal-Oxide-Semiconductor FET), 플로팅 게이트와 컨트롤 게이트로 이루어지는 불휘발성 기억소자를 마련하여 스프릿게이트 구성으로 한 EPROM으로써, 미국특허제4,887,238호 (이하, 제2공지예라 한다)가 있다.
매립N+층으로 이루어지는 데이타선의 한쪽에 N-층을 마련하여 비대칭으로 하고, 라이트와 리드동작을 역바이어스로 실행하도록 한 EPROM으로써, IEEE, IEDM88, pp432-435,1988 (이하, 제3공지예라한다)가 있다.
상기 제1∼제3공지예에 있어서는 채널전류를 흐르게 했을 때 발생하는 열전자를 플로팅에 주입해서 라이트동작을 실행하는 것이다. 이 때문에, 불휘발성 기억소자의 드레인에는 약 8V정도의 높은 전압을 인가할 필요가 있고, 이 때 수백μA∼1mA정도의 채널전류를 흐르게할 필요가 있다. 이 결과, 라이트의 저전압화가 곤란하게 될 뿐만 아니라, 상기한 바와 같은 본 채널전류를 흐르게 하기 위해 내부회로에 형성된 승압전압에 의해 상기 라이트 고전압을 형성하는 것이 매우 어려워 외부에 라이트용의 고전압 전원을 필요로 한다. 또, 데이타선을 확산층으로 구성하고 있어 그 기생저항의 저항값이 수십∼백Ω정도로 크므로, 상기한 바와 같이 본 채널전류에 대응한 라이트전류에 의한 전압강하를 무시할 수 없고, 데이타선에 접속되는 위치에 의해 불휘발성 기억소자의 드레인에 인가되는 라이트전압이 달라 안정된 라이트동작을 실행할 수 없게 되는 문제가 있다.
본 발명의 목적은 실질적인 메모리셀 사이즈를 작게하고, 또한 실질적으로 저전압동작 및 저전류동작을 실현한 불휘발성 기억장치와 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 실질적으로 저전압동작 및 저전류동작을 실현할 불휘발성 기억장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 제1도전형의 반도체기판의 하나의 주면에 제1게이트 절연막을 거처 플로팅 게이트를 마련하고, 이 플로팅게이트의 상부에 제2게이트 절연막을 거쳐서 컨트롤게이트를 마련하고, 상기 플로팅 게이트를 사이에 두도록 반도체기판상에 형성된 제2도전형의 한쌍의 소오스, 드레인을 구성하는 반도체영역중 한쪽의 소오스, 드레인에 있어서 플로팅게이트와 오버랩하는 부분에 저농도의 제2도전형의 반도체영역을 마련하고, 플로팅게이트에서 제1게이트 절연막을 통해 흐르는 F - N (Fowlew-Nordheim)터널전류에 의해 상기 한쌍의 소오스, 드레인중 다른쪽의 소오스, 드레인으로 전자를 빼내는 라이트동작, 상기 한쌍의 소오스, 드레인 또는 반도체기판에서 제1게이트 절연막을 통해 흐르는 F - N 터널전류에 의해 플로팅 게이트에 전자를 주입하는 소거동작, 상기 컨트롤게이트의 전위를 높게해서 한 쪽의 소오스, 드레인영역에서 다른쪽의 소오스, 드레인영역으로 메모리 전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다.
또, 제1도전형의 반도체기판의 하나의 주면에 형성된 한쌍의 소오스, 드레인을 구성하는 제2도전형의 반도체영역중 한쪽의 소오스, 드레인영역에 대해서 제1게이트 절연막을 거쳐 한쪽끝이 오버랩하도록 플로팅게이트를 형성하고, 이 플로팅게이트의 상부 및 그 다른쪽끝과 다른쪽의 소오스, 드레인간의 반도체기판 상부에 있어서 제2게이트 절연막을 거쳐 컨트롤 게이트를 마련하고, 플로팅 게이트에서 제1게이트 절연막을 통해 흐르는 F - N채널전류에 의해 상기 한쌍의 소오스, 드레인중 한쪽의 소오스, 드레인으로 전자를 빼내는 라이트동작, 상기 한쪽의 소오스 드레인 또는 반도체기판에서 제1게이트 절연막을 통해 흐르는 F - N터널전류에 의해 플로팅 게이트에 전자를 주입하는 소거동작, 상기 컨트롤게이트의 전위를 높게해서 다른쪽의 소오스, 드레인영역에서 한쪽의 소오스, 드레인영역으로 메모리전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다.
상기한 수단에 의하면, 1개의 소오스, 드레인을 워드선 방향에 인접하는 2개의 메모리셀에 대해서 데이타선 또는 소오스선으로서 서로 공용할 수 있어 메모리셀 사이즈의 실질적인 소형화가 가능하게 되고, 터널전류에 의해 라이트동작과 소거동작을 실행하는 것이므로, 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있다.
이하, 본 실시예를 도면에 따라 설명한다.
제1도에는 본 발명에 관한 불휘발성 기억장치의 1 실시예의 메모리어레이부의 회로도가 도시되어 있다. 동일도면에는 대표적으로 워드선 W0∼W2, 데이타선D0∼D3, 메모리셀Q00∼Q22가 예시적으로 도시되어 있다.
메모리셀은 Q02에 의해 예시적으로 도시되어 있는 바와 같이, 검게 나타낸 한쪽의 소오스, 드레인은 반도체기판내에 확산층으로서 형성된 매립N+층으로 이루어지고, 반도체기판상에 형성된 플로팅게이트와 제1게이트 절연막은 거쳐 오버랩하는 부분을 갖는다. 이것에 대해서, 선으로 나타낸 다른쪽의 소오스, 드레인은 반도체기판내에 확산층으로서 형성된 매립N-층으로 이루어지고, 플로팅게이트와 제1게이트 절연막을 거쳐 오버랩하는 부분을 갖는다.
메모리셀Q01에 대해서 설명하면, 데이타선D2에 접속되는 소오스, 드레인은 상기와 같이 매립N+층이지만, 동일 데이타선D2에 접속되는 인접하는 메모리셀Q02에 있어서는 상기와 같이 매립N-층으로 이루어지는 것이다. 그 때문에, 1개의 데이타선D2는 매립N+층이 동일도면에 있어서 세로방향으로 연장되어 구성되고, 그 우측끝에 N-층이 나란히 배치된다. 즉, 데이타선 D2는 매립N-층 및 N+층과 일체로 형성되고, 또한 세로방향으로 연장한다. 이것은 다음에 설명하는 레이아우트도 및 단면 구조도로 명확하게 될 것이다.
워드선W0∼W2는 상기 데이타선D0∼D3과 교차하도록 동일도면에 있어서 가로방향으로 연장된다. 워드선W0은 동일행에 배치되는 메모리셀Q00∼Q02의 컨트롤게이트에 접속된다. 실제로는 후술하는 바와 같이 플로팅게이트상에 제2게이트 절연막을 거쳐 컨트롤게이트가 형성되고, 컨트롤 게이트와 워드선은 일체적으로 형성된다.
상기와 같은 메모리 어레이의 구성에서 데이타선D1은 그 좌측에 배치되는 메모리셀Q00∼Q20에 대해서는 소오스선으로 하고, 우측에 배치되는 메모리셀Q01∼Q21에 대해서는 드레인선으로서 공통으로 사용된다. 마찬가지로, 데이타선D2는 그 좌측에 배치되는 메모리셀Q01∼Q21에 대해서는 소오스선으로 하고, 우측에 배치되는 메모리셀Q02∼Q22에 대해서 드레인선으로서 공통으로 사용된다. 이와 같이 메모리 어레이의 양끝의 데이타선D0과 D3을 제외하고, 그 중간에 배치되는 데이타선D1, D2를 워드선 방향에 인접하는 2개의 메모리셀의 소오스, 드레인에 공용할 수 있으므로, 메모리셀 사이즈를 실질적으로 작게 형성할 수 있다.
제2도에는 상기 메모리 어레이부의 1 실시예의 평면 레이아우트도가 도시되어 있다. 동일도면에 있어서, 가는 실선으로 나타내는 바와 같이 컨트롤게이트와 일체적으로 형성되는 워드선W0∼W2가 가로방향으로 연장되어 있다. 이것에 대해서, 일점쇄선으로 나타낸 데이타선D0∼D3은 상기 워드선과 교차하도록 세로방향으로 연장된다. 데이타선D0에 대해서 설명하면, 비교적 큰 폭을 갖고 형성된 매립N+층에 대해서, 그 우측을 따라서 비교적 작은 폭을 갖고 형성되는 매립N-층이 마련된다. 다른 데이타선D1∼D3에 있어서도 마찬가지이다.
상기 2개의 데이타선D0, D1간에는 실선으로 나타낸 플로팅게이트가 마련된다. 플로팅게이트는 그 좌우양끝이 상기 데이타선D0 및 D1과 오버랩하도록 형성된다. 이 때, 플로팅 게이트의 좌측끝은 데이타선D0을 구성하는 상기 매립N-층에 오버랩하고, 우측끝은 데이타선D1을 구성하는 상기 매립N+층에 오버랩한다.
제3(a)도에는 제2도의 화살표A-A′방향의 개략적인 구조단면도가 도시되고, 제3(b)도에는 제2도의 화살표B-B′방향의 개략적인 구조단면도가 도시되어 있다. 제3(a)도는 워드선에 따른 단면도로써, 데이타선D0∼D3은 매립N+층에 대해서 우측에 매립N-층이 형성되도록 좌우 비대칭으로 구성된다. 상기 N-층과 N+층간의 기판표면에는 터널 절연막을 구성하는 얇은 막두께의 제1게이트 절연막을 거쳐, 플로팅 게이트FG가 형성된다. 이 플로팅 게이트FG의 양끝은 상기 제1게이트 절연막을 거쳐 N-층과 N+층에 오버랩하고 있다. 컨트롤게이트CG와 일체적으로 구성되는 워드선W0은 상기 플로팅게이트FG의 상부에 제2게이트 절연막을 거쳐 형성된다.
제3(b)도에 있어서는 2개의 워드선간의 메모리셀이 형성되지 않은 부분의 개략적인 구조단면도이다. 제2도에서는 생략되어 있지만, 제3(b)도에 도시한 바와 같이 소자가 형성되지 않은 부분에는 P형채널 스톱퍼영역S가 형성되어 인접하는 메모리셀간에서 누설전류가 흐르지 않게 된다.
제4(a)도에는 제2도의 화살표C-C′방향의 개략적인 구조단면도가 도시되어 있고, 제4(b)도에는 제2도의 화살표D-D′방향의 개략적인 구조단면도가 도시되어 있고, 제4(c)도에는 제2도의 화살표E-E′방향의 개략적인 구조단면도가 도시되어 있다.
제4(a)도에 있어서는 인접하는 데이타선간에 따른 개략적인 구조단면도로써, 워드선W0∼W3 (컨트롤게이트CG), 제2게이트 절연막, 플로팅게이트FG, 제1게이트 절연막, P형 채널 스톱퍼영역S 및 기판P-와의 관계가 도시되어 있다.
제4(b)도에 있어서는 데이타선에 따른 개략적인 구조단면도로써, 워드선W0∼W3 (컨트롤게이트CG), 데이타선D1을 구성하는 매립 N+층 및 기판P-와의 관계가 도시되어 있다.
제4(c)도에 있어서는 데이타선에 따른 개략적인 구조단면도로써, 워드선W0∼W3 (컨트롤게이트CG), 데이타선D1을 구성하는 매립 N-층 및 기판P-와의 관계가 도시되어 있다.
제5도에는 본 발명에 관한 불휘발성 기억장치의 다른 1 실시예의 메모리 어레이부의 회로도가 도시되어 있다. 동일도면에는 대표적으로 워드선W0∼W2, 데이타선D0∼D3 및 메모리셀Q00∼Q22가 예시적으로 도시되어 있다.
메모리셀은 Q02에 의해 예시적으로 도시되어 있는 바와 같이, 플로팅게이트와 컨트롤게이트를 갖는 소자QB와 컨트롤게이트만을 갖는 소자QA가 직렬 형태로 된 소위 스프릿 게이트구조로 되어 있다. 소자QB는 제1게이트 절연막을 거쳐 플로팅게이트가 형성되고, 그위에 제2게이트 절연막을 거쳐 컨트롤게이트가 형성된다. 소자QA는 제3게이트 절연막을 거쳐 컨트롤게이트가 형성된다.
메모리셀Q01에 대해서 설명하면 데이타선D2측에는 상기 소자QB가 배치되고, 동일 데이타선D2에 접속되는 인접하는 메모리셀Q02에 있어서는 소자QA가 배치된다. 워드선W0∼W2는 상기 데이타선D0∼D3과 교차하도록 동일도면에 있어서 가로방향으로 연장된다. 워드선W0은 동일행에 배치되는 메모리셀Q00∼Q02의 컨트롤게이트에 접속된다. 실제로는 후술하는 바와 같이 컨트롤게이트 및 워드선과 일체적으로 형성된다.
상기와 같은 메모리 어레이의 구성에서 데이타선D1은 그 좌측에 배치되는 메모리셀Q00∼Q20에 대해서는 소오스선으로 하고, 우측에 배치되는 메모리셀Q01∼Q21에 대해서는 드레인선으로써 공통으로 사용된다. 마찬가지로, 데이타선D2는 그 좌측에 배치되는 메모리셀Q01∼Q21에 대해서는 소오스선으로 하고, 우측에 배치되는 메모리셀Q02∼Q22에 대해서 드레인선으로써 공통으로 사용된다. 이와 같이, 메모리 어레이의 양끝의 데이타선D0과 D3을 제외하고, 그 중간에 배치되는 데이타선D1, D2를 워드선 방향에 인접하는 2개의 메모리셀의 소오스, 드레인에 공용할 수 있어 메모리셀 사이즈를 실질적으로 작게 형성할 수 있다.
제6도에는 상기 메모리 어레이부의 1 실시예의 평면 레이아우트도가 도시되어 있다. 동일도면에 있어서, 가는 실선으로 도시되는 바와 같이 컨트롤게이트와 일체적으로 형성되는 워드선W0∼W2가 가로방향으로 연장되어 있다. 이것에 대해서, 일점쇄선으로 도시된 데이타선D0∼D3은 상기 워드선과 교차하도록 세로방향으로 연장된다.
상기 2개의 데이타선D0, D1간에는 실선으로 도시된 플로팅게이트가 마련된다. 플로팅게이트는 그 우측끝이 상기 데이타선D1과 오버랩하도록 형성된다. 이 때, 플로팅게이트의 좌측끝은 데이타선D0과 일정한 간격을 갖고 형성된다. 이 간격의 부분에 컨트롤게이트만을 갖는 소자QA가 형성된다.
제7(a)도에는 제6도의 화살표A-A′방향의 개략적인 구조단면도가 도시되어 있고, 제7(b)도에는 제6도의 화살표B-B′방향의 개략적인 구조단면도가 도시되어 있다. 제7(a)도에 있어서는 워드선에 따른 단면도로써, 데이타선D0∼D3은 매립 N+층으로 구성된다. 좌우 한쌍의 데이타선중, 우측에 배치되는 N+층간에 대해서, 터널 절연막을 구성하는 얇은 두께의 제1게이트 절연막을 거쳐 우측끝이 오버랩하도록 플로팅게이트FG가 형성된다. 이 플로팅게이트FG의 좌측끝은 상기 한쌍의 데이타선간의 중간부에서 종단되어 있다. 제1게이트 절연막은 예를 들면 8nm정도의 얇은 터널 절연막이다.
상기 플로팅게이트FG상에는 제2게이트 절연막을 거쳐 워드선W0과 일체적으로 형성되는 컨트롤게이트CG가 마련된다. 이 컨트롤게이트CG는 상기 플로팅게이트FG의 좌측끝과 좌측의 데이타선간의 기판표면에 있어서 제3게이트 절연막을 거쳐 형성된다. 상기 제2게이트 절연막과 제3게이트 절연막은 특히 제한되지 않지만, 통상의 MOSFET의 게이트 절연막과 마찬가지로 약20nm정도의 두께로 형성된다. 즉, 제3게이트 절연막은 제1게이트 절연막보다도 두꺼운 막두께로 형성된다.
제7(b)도에 있어서는 2개의 워드선간의 메모리셀이 형성되지 않은 부분의 개략적인 구조단면도가 도시되어 있다. 제2도에서는 생략되어 있지만, 제7(b)도에 도시한 바와 같이 소자가 형성되지 않은 부분에는 P형 채널 스톱퍼영역S가 형성되어 인접하는 메모리셀간에 누설전류가 흐르지 않게 된다.
제8(a)도에는 제6도의 화살표C-C′방향의 개략적인 구조단면도가 도시되어 있고, 제8(b)도에는 제6도의 화살표D-D′방향의 개략적인 구조단면도가 도시되어 있고, 제8(c)도에는 제6도의 화살표E-E′방향의 개략적인 구조단면도가 도시되어 있다.
제8(a)도에 있어서는 인접하는 데이타선간에 따른 개략적인 구조단면도로써, 워드선W0-W2 (컨트롤게이트CG), 제3게이트 절연막, P형 채널 스톱퍼영역S 및 기판P-와의 관계가 도시되어 있다.
제8(b)도에 있어서는 세로방향으로 나열한 플로팅게이트에 따른 개략적인 구조단면도로써, 워드선W0∼W2 (컨트롤게이트CG), 제2게이트절연막, 플로팅게이트FG, 제1게이트절연막, P형 채널 스톱퍼S 및 기판P-와의 관계가 도시되어 있다.
제8(c)도에 있어서는 데이타선에 따른 개략적인 구조단면도로써, 워드선W0∼W2 (컨트롤게이트CG), 데이타선D2를 구성하는 매립 N+층 및 기판P-와의 관계가 도시되어 있다.
제9도에는 상기 제1도의 실시예에 대응한 메모리 어레이의 라이트동작의 1예를 설명하기 위한 회로도가 도시되어 있다. 이 실시예에서는 메모리셀의 플로팅게이트FG에서 전자를 F - N터널전류에 의해 소오스선측으로 빼내는 것을 라이트동작이라 한다. 동일도면에는 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
예시적으로 도시된 워드선W0과 Wj중, 워드선W0을 선택하고, 예시적으로 도시된 데이타선D1∼D4중, 데이타선D1과 D2를 선택하여 메모리셀Q01을 선택비트로 해서 라이트동작을 실행하는 경우, 선택워드선W0에는 워드선 스위치SWW의 스위치S6에 의해 -VPPW와 같은 부의 고전압이 공급된다. 이 전압-VPPW는 예를 들면 -7V와 같은 전압으로 된다. 워드선Wj와 같은 비선택의 워드선에는 스위치S7등에 의해 회로의 접지전위(0V)가 부여된다.
데이타선D1은 데이타선 스위치SWD의 스위치S2에 의해 플로팅(OPEN)상태 또는 회로의 접지전위GND가 부여된다. 이것에 대해서, 데이타선D2에는 스위치S3에 의해 전원전압VCC에 대응한 약5V의 라이트전압VDW가 공급된다. 다른 데이타선D0, D3 및 D4등의 비선택 상태로 되는 것에는 스위치S1, S4 및 S5에 의해 상기와 마찬가지로 플로팅 상태나 또는 회로의 접지전위가 부여된다.
이 상태에 의해 메모리셀Q01의 플로팅게이트의 전위는 P형 반도체기판/제1게이트 절연막/플로팅게이트로 이루어지는 제1용량C1, 플로팅게이트/제2게이트 절연막/컨트롤게이트로 이루어지는 제2용량C2 및 매립N+층/제1게이트 절연막/플로팅게이트C3 용량비, 상기 컨트롤게이트의 전위-VPPW(-7V), 데이타선D2의 전위 VDW(5V) 및 기판전위0V에 의해 결정되고, 상기 전압VDW보다 낮은 전위VF로 된다. 그리고, VDW-VF인 전압을 제1게이트 절연막에 부가한 결과, F-N터널전류가 흘러 플로팅게이트중의 전자가 데이타선D2를 구성하는 매립N+로 방출된다. 이 결과, 소거상태에 있어서 약5V정도의 높은 임계값 전압을 갖는 메모리셀Q01이 상기 전자의 방출에 의해 1V정도로 낮아진다.
상기 매립N+를 공유하는 비선택의 메모리셀Q02에 있어서, 제1게이트 절연막을 거쳐 플로팅게이트와 오버랩하는 것은 상기와 같은 고불순물농도의 N+층이 아니고, 저불순물농도의 N-층이다. 이와 같은 저농도의 N-층에 있어서는 플로팅게이트와 오버랩하는 부분의 표면에 있어서 공핍층 또는 P형 반전층이 형성된다. 이와 같은 공핍층이 N-층의 표면에 형성되면, N-층과 플로팅게이트간에 가해지는 전압VDW-VF′의 일부가 상기 공핍층 형성에 사용되므로, 제1게이트 절연막에 가해지는 전압이 그 만큼 작아져 상기와 같은 F - N터널전류가 흐르지 않는다.
즉, 상기와 같은 공핍층에 의해, 플로팅게이트/제1게이트 절연막/N-층간의 용량C4와 상기 공핍층에 의한 용량C5의 직렬회로에 상기 전압VDW-VF′가 인가되게 된다. 이 결과, 제1게이트 절연막에 인가되는 전압이 상기 용량C4, C5에 의해 분압되어 작아지므로, 상기 선택비트와 같은 F-N터널전류가 흐르지 않는다. 또는 상기 N-층의 표면에 P형 반전층이 형성되면, 그 표면의 전위는 P형 반도체기판(P-)의 전위인 0V(GND)로 된다. 이 결과, 제1게이트 절연막에는 전압VF′밖에 인가되지 않으므로 F - N터널전류는 흐르지 않는다.
또, 선택비트Q01에 대응한 N+층의 표면에 있어서는 불순물농도가 높으므로, 플로팅게이트와 오버랩하는 부분에는 공핍층은 형성되지 않는다. 만일 형성되었다고 해도 실질적으로는 무시할 수 있을 정도의 것이다. 또, 비선택비트Q02의 플로팅게이트의 전위는 데이타선D3의 전위가 0V 또는 플로팅이므로, 선택비트Q01의 플로팅게이트의 전위VF에 비해 약간 높게되므로 VF′와 같이 나타내고 있다.
상기 라이트전압VDW가 인가되는 데이타선D2를 공유하지 않는 다른 비선택의 데이타선에 접속되는 메모리셀Q00이나 Q03에 있어서는 제1게이트 절연막에는 상기 FG′와 같은 전압밖에 인가되지 않으므로 터널전류가 흐르지 않는다. 이와 같이 해서, 선택워드선W0에 접속되는 메모리셀중, 1개의 메모리셀Q01에만 라이트가 실행되고, 데이타선D2를 공유하는 메모리셀Q02를 포함시켜서 비선택의 메모리셀Q00, Q02 및 Q03에는 라이트동작이 실행되지 않는다. 비선택의 워드선은 회로의 접지전위와 같은 0V로 하는것 대신에, 라이트전압VDW와 같은 5V로 하는 것이라도 좋다. 이와 같은 구성에 있어서는 라이트전압VDW가 인가되는 매립데이타선D2와 비선택 워드선Wj간의 전위차가 작아져 데이타선 디스터브에 의해 플로팅게이트에서 전자가 방출되는 것을 보다 확실하게 방지할 수 있다.
제10도에는 워드선 방향의 개략적인 소자 구조의 단면도에 의해, 상기 라이트상태가 도시되어 있다. 상기와 같은 전위관계를 만들어내는 것에 의해, 메모리셀Q01에는 플로팅게이트FG의 전자가 제1게이트 절연막을 통해 흐르는 터널전류에 의해 동일도면에 실선의 화살표로 표시한 바와 같이 데이타선D2를 구성하는 매립N+층으로 방출된다.
제11도에는 상기 제1도의 실시예에 대응한 메모리 어레이의 소거동작의 1예를 설명하기 위한 회로도가 도시되어 있다. 이 실시예에서는 메모리셀의 플로팅게이트FG에 전자를 F - N터널전류에 의해 주입하는 것을 소거동작이라 한다. 동일도면에는 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
예시적으로 도시된 워드선W0과 Wj중, 워드선W0을 선택해서 그것에 접속되는 메모리셀을 일제히 소거시키는 동작을 실행하는 경우, 선택워드선W0에는 워드선 스위치SWW의 스위치S6에 의해 VPPE와 같은 정의 고전압이 공급된다. 이 전압VPPE는 예를 들면 12V와 같은 전압으로 된다. 워드선Wj와 같은 비선택의 워드선에는 스위치S7등에 의해 회로의 접지전위가 부여된다. 전체 데이타선D0∼D4는 데이타선 스위치SWD의 스위치S1 ∼ S5에 의해 회로의 접지전위가 부여된다.
이 상태에 의해, 메모리셀Q00∼Q03의 플로팅게이트FG의 전위 VF는 P형 반도체기판/제1게이트 절연막/플로팅게이트로 이루어지는 제1용량C1, 매립 N+층/제1게이트 절연막/플로팅 게이트C3과의 병렬합성용량(C1+C3), 플로팅 게이트/제2게이트 절연막/컨트롤게이트로 이루어지는 제2용량C2와의 용량비, 상기 컨트롤게이트의 전위VPPE(12V), 데이타선D1 ∼ D4 전위0V 및 기판전위0V에 의해 결정된 비교적 높은 전위로 된다. 이 전압VF를 제1게이트 절연막에 가한 결과, 제1게이트 절연막을 통과한 F - N터널에 의해 N+층 및 기판P의 표면반전층N에서 전자가 플로팅게이트에 주입된다. 이 결과, 메모리셀Q00∼Q03은 약5V정도의 높은 임계값 전압을 갖도록 높아진다.
이 때, 비선택의 워드선에 있어서는 데이타선 또는 기판과 동일한 접지전위가 부여되어 상기와 같은 터널전류가 흐르는 일이 없으므로, 메모리셀Qj0∼Qj3등은 원래의 기억상태를 유지하고 있다.
상기와 같이 소거동작은 워드선 단위로 실행되므로, 여러 워드선 또는 필요에 따라 전체 워드선을 상기와 같은 소거용의 고전압 VPPE로 하는 것에 의해, 그들에 접속되는 메모리셀의 기억정보를 일제히 소거시키도록 해도 좋다.
제12도에는 상기 제1도의 실시예에 대응한 메모리 어레이의 리드동작의 1예를 설명하기 위한 회로도가 도시되어 있다. 동일 도면에는 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
예시적으로 도시된 워드선W0과 Wj중, 워드선W0에 접속되는 메모리셀Q01의 리드를 실행하는 경우, 메모리셀Q01의 매립N-층에 접하는 측의 데이타선D1을 데이타선 선택스위치SWD의 스위치S2에 의해 리드전압VDR을 공급한다. 이 전압VDR은 약3V와 같은 비교적 낮은 전위로 된다. 메모리셀Q01의 매립N+층에 접하는 측의 데이타선D2의 전위는 스위치S3에 의해 회로의 접지 전위가 부여된다. 다른 비선택의 데이타선D0, D3 및 D4에는 스위치S1, S4 및 S5에 의해 플로팅 상태(OPEN)로 된다.
선택되는 워드선W0에는 워드선 선택스위치SWW의 스위치S6에 의해 선택전압VWR이 공급되고, 비선택의 워드선Wj에는 회로의 스위치S7등에 의해 회로의 접지전위가 부여된다.
이 상태에 의해, 메모리셀Q01에 라이트가 실행되어 있으면, 그 임계값전압이 1V정도로 낮게 되어 있으므로 온 상태로 되어 데이타선D1에서 데이타선D2로 향해 메모리전류가 흐른다. 만일, 메모리셀Q1에 라이트동작이 실행되어 있지 않으면, 임계값 전압이 5V와 같이 크게 되어 있으므로 메모리전류가 흐르지 않는다.
이와 같은 메모리전류의 유무는 데이타선D1에 선택전압VDR을 공급하는 센스앰프에 의해 식별되어 로우레벨/하이레벨의 출력신호로써 출력된다. 이와 같은 센트앰프의 구성은 종래의 EPROM등에서 사용되는 센스앰프와 마찬가지의 것을 이용할 수 있다.
상기 선택데이타선D1과 선택워드선W0을 공용하는 메모리셀Q00에서는 데이타선D0이 플로팅 상태이므로 메모리전류는 흐르지 않는다. 마찬가지로, 선택데이타선D2와 선택워드선을 공용하는 메모리셀Q02에서는 데이타선D3이 플로팅상태이므로 메모리전류는 흐르지 않는다. 워드선이 선택상태이고 양데이타선이 비선택의 메모리셀Q03등에서는 양데이타선이 플로팅이므로 메모리전류는 흐르지 않는다.
이 실시예에서는 리드동작을 실행하는 메모리셀Q02의 N-층측의 데이타선D1을 고전위로 해서 드레인으로써 작용시키고, N+층측을 소오스선으로 해서 메모리전류를 흐르도록 하고 있다. 이 구성에 의해, 리드동작에 있어서 드레인근방에서의 고전계가 생기지 않으므로 열전자가 발생하지 않는다. 그 때문에, 리드동작일 때 플로팅게이트에 열전자를 주입해서 등가적으로 소거동작을 실행하는 오동작을 방지할 수 있다. 이것에 의해, 리드전압VDR을 높게하여 큰 리드전류를 흐르게 할 수 있어 리드동작의 고속화가 가능해진다.
또, 비선택의 메모리셀Q00에 있어서는 상기 리드전압VDR이 공급되는 데이타선에 고불순물농도의 N+층이 접해 있지만, 데이타선D0의 플로팅상태에 의해 채널전류가 흐르지 않으므로, 열전자의 발생이 없어 상기와 같은 잘못된 소거를 방지할 수 있다.
이상의 동작설명에 있어서는 발명의 이해를 용이하기 하기 위해, 라이트동작, 소거동작 및 리드동작의 각각에 있어서, 워드선 선택스위치SWW, 데이타선 선택스위치SWD를 나누어 도시하였지만, 실제로는 메모리 어레이에 대해서, 라이트동작, 소거동작 및 리드동작이 실행된다. 그 때문에, 스위치S1∼S5 및 S6, S7에 있어서는 상기 3개의 동작모드에 대응한 전압 선택을 실행하는 기능이 마련되는 것이다.
제13도에는 리드동작의 다른 1예를 설명하기 위한 회로도가 도시되어 있다. 동일도면에 있어서도, 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
이 실시예에서는 데이타선 선택스위치SWD의 간소화를 도모하기 위해, 즉 라이트동작과의 정합성을 취하기 위해, 메모리셀Q01의 선택을 실행하는 경우에는 데이타선D2에 스위치S3에 의해 리드전압 VDR을 공급하고, 데이타선D1에 스위치S2에 의해 회로의 접지전위를 공급한다. 이 구성에서는 제9도의 라이트동작과 마찬가지로 스위치S2와 S3을 제어할 수 있다. 즉, 라이트동작인 때에는 스위치S3에 의해 라이트전압VDW를 공급하고, 리드동작일 때에는 그것을 리드전압VDR로 변경하면 좋다.
단, 기억소자의 구조가 상기 제3도의 실시예와 같은 때에는 리드 동작일 때 드레인 근방에서 열전자가 발생해서 등가적으로 소거동작을 실행시키는 문제가 발생한다. 이와 같은 열전자의 발생을 방지하기 위해서는 리드전압VDR을 1V정도로 낮게하면 좋지만, 메모리전류가 작아져 리드속도가 그만큼 늦어져 버린다. 그래서, 고속의 리드동작을 실행하도록 하기 위해, 메모리셀의 소자구조가 다음에 설명하는 바와 같이 약간 다르게 된다.
제14도에는 워드선방항의 개략적인 구조의 단면도가 도시되어 있다. 이 실시예에서는 저농도의 매립N-층중에 고농도의 매립N+층이 형성된다. 단, 고농도의 매립N+층은 플로팅게이트FG의 우측에 있어서 제1게이트 절연막을 거쳐 오버랩하도록 구성된다. 상기 플로팅게이트의 좌측끝은 저농도의 매립층N-층과만 제1게이트 절연막를 거쳐 오버랩하도록 구성되어 있다.
상기와 같은 구조를 채용하는 것에 의해, 리드동작에 있어서 메모리셀Q01이 접속되는 데이타선D2에 리드전압VDR을 공급하고, 데이타선D1에 회로의 접지전위GND를 공급해서 동일도면에 화살표로 도시한 바와 같이 메모리전류를 흐르게 할 때, 상기 리드전압VDR이 공급되는 고농도의 매립N+층과 채널영역간에 저농도의 N-층이 존재하기 때문에, 상기와 마찬가지로 고전계가 작용하는 일이 없어, 열전자가 발생하지 않는다. 이것에 의해, 리드동작에서의 잘못된 소거를 방지할 수 있다.
라이트동작에 있어서는 상기 고농도의 매립N+층과 플로팅게이트 FG가 제1게이트 절연막을 거쳐 오버랩하고 있으므로, 상기와 마찬가지로 라이트동작이 실행된다. 또, 데이타선D2를 공용하는 메모리셀Q02에는 상기 저농도의 매립N-층이 마련되어 있으므로, 상기와 마찬가지로 F - N터널전류가 흐르지 않는다. 소거동작도 상기와 마찬가지로 실행할 수 있다.
제15도에는 상기 제5도의 실시예에 대응한 메모리 어레이의 라이트동작의 1예를 설명하기 위한 회로도가 도시되어 있고, 제16도에는 그 개략적인 구조단면도가 도시되어 있다. 이 실시예에 있어서도 메모리셀의 플로팅게이트FG에서 전자를 F - N터널전류에 의해 소오스선측으로 빼내는 것을 라이트동작이라 한다. 동일도면에는 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
예시적으로 도시된 워드선W0과 Wj중, 워드선W0을 선택하고, 예시적으로 도시된 데이타선D0∼D4중, 데이타선D1과 D2를 선택하여 메모리셀Q01을 선택비트로 해서 라이트동작을 실행하는 경우, 상기 제9도의 실시예와 마찬가지로 선택워드선W0에는 워드선스위치 SWW의 스위치S6에 의해 -VPPW와 같은 부의 고전압이 공급된다. 이 전압-VPPW는 예를 들면 -7V와 같은 전압으로 된다. 워드선Wj와 같은 비선택의 워드선에는 스위치S7등에 의해 회로의 접지전위가 부여된다.
상기 제9도의 실시예와 마찬가지로 데이타선D1은 데이타선 스위치SWD의 스위치S2에 의해 플로팅(OPEN)상태 또는 회로의 접지전위GND가 부여된다. 이것에 대해서, 데이타선D2에는 스위치S3에 의해 전원전압VCC에 대응한 약5V의 라이트전압VDW가 공급된다. 다른 데이타선D0, D3 및 D4등의 비선택상태로 되는 것에는 스위치S1, S3 및 S4에 의해 상기와 마찬가지로 플로팅상태나 또는 회로의 접지전위가 부여된다.
이 상태에 의해, 메모리셀Q01의 플로팅게이트의 전위는 P형 반도체기판/제1게이트 절연막/플로팅게이트로 이루어지는 제1용량C1, 플로팅게이트/제2게이트 절연막/컨트롤게이트로 이루어지는 제2용량C2 및 매립N+층/제1게이트 절연막/플로팅게이트C3과의 용량비, 상기 컨트롤게이트의 전위-VPPW (-7V), 데이타선D2의 전위VDW(5V) 및 기판전위0V에 의해 결정되고, 상기 전압VDW 보다 낮은 전위VF로 된다. 그리고, VDW-VF인 전압이 제1게이트 절연막에 가해진 결과, F - N터널전류가 흘러 플로팅게이트 중의 전자가 데이타선D2를 구성하는 매립N+층으로 방출된다.
이 결과, 소거상태에서 약5V정도의 높은 임계값 전압을 갖는 메모리셀Q01이 상기 전자의 방출에 의해 1V정도로 낮아진다. 가령, 과잉의 라이트에 의해 부의 임계값 전압을 갖게 되어도, 소자 QA에 의해 선택된 메모리셀에만 전류가 흐르도록 되므로 문제는 없다.
상기 매립N+층을 공유하는 비선택의 메모리셀Q02에 있어서, 제3게이트 절연막에 의해 구성되는 소자QA가 플로팅게이트를 갖는 소자QB와 데이타선D1간에 배치되어 있다. 소자QA의 게이트 전극에는 - VPPW인 부의 전압이 공급되어 있으므로, 소자QA는 오프상태로 된다. 이 결과, 소자QB의 플로팅게이트에는 데이타선D1의 라이트전압VDW가 공급되지 않으므로, 제1게이트 절연막에는 VF′인 전압밖에 가해지지 않아, 상기와 같은 F - N터널전류가 흐르지 않는다.
또, 선택비트Q01에 대응한 N+층의 표면에 있어서는 불순물농도가 높으므로, 플로팅게이트와 오버랩하는 부분에는 공핍층은 형성되지 않는다. 만일 형성되었다고 해도 실질적으로는 무시할 수 있는 정도의 것이다.
또, 비선택비트Q02의 플로팅게이트의 전위는 데이타선D3의 전위가 0V 또는 플로팅이므로, 선택비트Q01의 플로팅게이트의 전위VG에 비해 약간 높아지므로 VF′와 같이 나타내고 있다.
상기 라이트전압VDW가 인가되는 데이타선D2를 공유하지 않는 다른 비선택의 데이타선에 접속되는 메모리셀Q00이나 Q03에 있어서는 제1게이트 절연막에는 상기 VF′와 같은 전압밖에 인가되지 않으므로 터널전류가 흐르지 않는다. 이와 같이 해서, 선택 워드선W0에 접속되는 메모리셀중, 하나의 메모리셀Q01에만 라이트가 실행되고, 데이타선D2를 공유하는 메모리셀Q02를 포함시켜서 비선택의 메모리셀Q00, Q02 및 Q03에는 라이트동작이 실행되지 않는다.
제17도에는 상기 제5도의 실시예에 대응한 메모리 어레이의 소거동작의 1예를 설명하기 위한 회로도가 도시되어 있다. 이 실시예에서는 메모리셀의 플로팅게이트FG에 전자를 F - N터널전류에 의해 주입하는 것을 소거동작이라 한다. 동일도면에는 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
예시적으로 도시된 워드선W0과 Wj중, 워드선W0을 선택해서 그것에 접속되는 메모리셀을 일제히 소거시키는 동작을 실행하는 경우, 선택워드선W0에는 워드선스위치SWW의 스위치S6에 의해 VPPW와 같은 정의 고전압이 공급된다. 이 전압VPPE는 예를 들면 12V와 같은 전압으로 된다. 워드선Wj와 같은 비선택의 워드선에는 스위치S7등에 의해 회로의 접지전위가 부여된다. 전체 데이타선D0∼D4는 데이타선 스위치SWD의 스위치S1∼S5에 의해 회로의 접지전위가 부여된다.
이 상태에 의해, 메모리셀Q00∼Q03의 플로팅게이트FG의 전위 VF는 P형 반도체기판/제1게이트 절연막/플로팅게이트로 이루어지는 제1용량C1, 매립 N+층/제1게이트 절연막/플로팅게이트C3과의 병렬합성용량(C1+C3), 플로팅 게이트/제2게이트 절연막/컨트롤 게이트로 이루어지는 제2용량C2와의 용량비, 상기 컨트롤 게이트의 전위VPPE(12V), 데이타선D1∼D4전위0V 및 기판전위0V에 의해 정해진 비교적 높은 전위로 된다. 이 전압VF를 제1게이트 절연막에 가한 결과, 제1게이트 절연막을 통해 F - N터널 전류가 흘러 N+층 및 기판P의 표면반전층N에서 전자가 플로팅 게이트에 주입된다. 이 결과, 메모리셀Q00∼Q03은 약5V정도의 높은 임계값 전압은 갖도록 높아진다.
이 때, 비선택의 워드선에 있어서는 데이타선 또는 기판과 같은 접지전위가 부여되지 않으므로, 상기와 같은 터널전류가 흐르는 일은 없으므로, 메모리셀Qj0∼Qj3등은 원래의 기억상태를 유지하고 있다.
상기와 같이 소거동작은 워드선 단위로 실행되므로, 여러개의 워드선 또는 필요에 따라 전체 워드선을 상기와 같은 소거용의 고전압 VPPE로 하는 것에 의해, 그들에 접속되는 메모리셀의 기억정보를 일제히 제거시키도록 해도 좋다.
제18도에는 상기 제5도의 실시예에 대응한 메모리 어레이의 리드동작의 1예를 설명하기 위한 회로도가 도시되어 있다. 동일 도면에는 메모리어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치SWD에 의해 실행된다.
예시적으로 도시된 워드선W0과 Wj중, 워드선W0에 접속되는 메모리셀Q01의 리드를 실행하는 경우, 메모리셀Q01의 스위치소자QA가 접속되는 데이타선D1에, 데이타선 선택스위치SWD의 스위치S2에 의해 리드전압VDR을 공급한다. 이 전압VDR은 약3V와 같은 비교적 낮은 전위로 된다. 메모리셀Q01의 기억소자QB가 접속되는 데이타선D2의 전위는 스위치S3에 의해 회로의 접지전위가 부여된다. 다른 비선택의 데이타선D0, D3 및 D4에는 스위치S1, S4 및 S5에 의해 플로팅상태(OPEN)로 된다.
선택되는 워드선W0에는 워드선 선택스위치SWW의 스위치S6에 의해 약5V와 같은 선택전압VWR이 공급되고, 비선택의 워드선Wj에는 회로의 스위치S7등에 의해 회로의 접지전위가 부여된다.
이 상태에 의해, 메모리셀Q01의 기억소자QB에 라이트가 실행되어 있으면, 그 임계값 전압이 1V정도로 낮게되어 있으므로 온상태로 되고, 워드선W0의 선택레벨에 의해 스위치소자QA도 온상태로 되어 있으므로, 데이타선D1에서 데이타선D2로 향해 메모리전류가 흐른다. 만일, 메모리셀Q1에 라이트동작이 실행되어 있지 않으면, 스위치소자QA가 온상태이지만, 기억소자QB의 임계값 전압이 5V와 같이 크게 되어 있으므로 메모리전류가 흐르지 않는다. 이와 같이 메모리전류의 유무는 데이타선D1에 선택전압VDR을 공급하는 센스앰프에 의해 식별되어 로우레벨/하이레벨의 출력신호로써 출력된다. 이와 같은 센스앰프의 구성은 종래의 EPROM등에서 사용되는 센스앰프와 같은 것을 이용할 수 있다.
상기 선택데이타선D1과 선택워드선W0을 공용하는 메모리셀Q00에서는 데이타선D0이 플로팅상태이므로 기억상태와 관계없이 메모리 전류는 흐르지 않는다. 마찬가지로, 선택데이타선D2와 선택워드선을 공용하는 메모리셀Q02에서는 데이타선D3이 플로팅상태이므로, 그 기억상태와 관계없이 메모리전류는 흐르지 않는다. 워드선이 선택상태이고 양데이타선이 비선택의 메모리셀Q03등에서는 양데이타선이 플로팅이고, 스위치소자QA가 오프상태이므로 메모리전류는 흐르지 않는다.
이 실시예에서는 리드동작을 실행하는 메모리셀Q02의 스위치소자 QA가 접속되는 데이타선D1에 리드전압VDR을 공급하고, 기억소자QB가 접속되는 N+층의 데이타선을 소오스선으로 해서 메모리전류를 흐르게 하고 있다. 이 구성에 의해, 리드동작에 있어서 기억소자QB의 드레인 근방에서의 고전계가 생기지 않으므로 열전자가 발생하지 않는다. 그 때문에, 리드동작시에 플로팅게이트에 열전자를 주입해서 등가적으로 소거동작을 실행하는 오동작을 방지할 수 있다. 이것에 의해, 리드전압VDR을 비교적 높게해서 큰 리드 전류를 흐르게 할 수 있어, 리드동작의 고속화가 가능해진다.
또, 비선택의 메모리셀Q00에 있어서는 상기 리드전압VDR이 공급되는 데이타선에 고불순물농도의 N+층을 갖는 기억소자QB가 마련되어 있지만, 데이타선D0의 플로팅상태에 의해 채널전류가 흐르지 않으므로, 열전자가 발생하지 않아 상기와 같이 잘못된 소거가 생기지 않는다.
이상의 동작설명에 있어서는 발명의 이해를 용이하게 하기 위해 라이트동작, 소거동작 및 리드동작의 각각에 있어서 워드선 선택스위치SWW, 데이타선 선택스위치SWD를 나누어 기술하였지만, 실제로는 1개의 메모리 어레이에 대해서, 라이트동작, 소거동작 및 리드동작이 실행된다. 그 때문에, 스위치 S1 ∼ S7에 있어서는 상기 3개의 동작모드에 대응한 전압선택을 실행하는 기능이 마련되는 것이다.
제19도에는 리드동작의 다른 1예를 설명하기 위한 회로도가 도시되어 있다. 동일도면에 있어서도 메모리 어레이의 선택회로가 스위치의 형태로 도시되어 있다. 즉, 워드선의 선택은 워드선 선택스위치SWW에 의해 실행되고, 데이타선과 소오스선의 선택은 데이타선 선택스위치 SWD에 의해 실행된다.
이 실시예에서는 데이타선 선택스위치SWD의 간소화를 도모하기 위해, 즉 라이트동작과의 정합성을 취하기 위해 메모리셀Q01의 선택을 실현하는 경우에는 데이타선D2에 스위치S3에 의해 리드전압VDR을 공급하고, 데이타선D1에 스위치S2에 의해 회로의 접지전위를 공급한다. 이 구성에서는 제9도의 라이트동작과 마찬가지로 스위치S2와 S3을 제어할 수 있다. 즉, 라이트동작시에는 스위치S3에 의해 라이트전압VDW를 공급하고, 리드동작시에는 그것을 리드전압VDR로 변경하면 좋다.
단, 기억소자의 구조가 상기 제7도의 실시예와 같을 때에는 리드 동작시에 기억소자QB의 드레인 근방에서 열전자가 발생해서 등가적으로 소거동작을 실행시키는 문제가 발생한다. 이와 같은 열전자의 발생을 방지하기 위해서는 리드전압VDR을 1V정도로 낮게하면 좋지만, 메모리전류가 작아져 리드속도가 그만큼 늦어져 버린다. 그래서, 고속의 리드동작을 실행하도록 하기 위해서 메모리셀의 소자 구조가 다음에 설명하는 바와 같이 약간 달라진다.
제20도에는 워드선 방향의 개략적인 구조의 단면도가 도시되어 있다. 이 실시예에서는 저농도의 매립N-층중에 고농도의 매립 N+층이 형성된다. 단, 고농도의 매럽N+층은 플로팅게이트FG의 우측에 있어서 제1게이트 절연막을 거쳐 오버랩하도록 구성된다. 상기와 같은 구조를 채용하는 것에 의해, 리드동작에 있어서 메모리셀Q01이 접속되는 데이타선D2에 리드전압VDR을 공급하고, 데이타선D1에 회로의 접지전위GND를 공급해서 동일도면에 화살표로 도시한 바와 같은 메모리전류를 흐르게 할 때, 상기 리드전압VDR이 공급되는 고농도의 매립N+층과 채널영역간에 저농도의 N-층이 존재하기 때문에, 상기와 마찬가지로 고전계가 작용하는 일이 없어 열전자가 발생하지 않는다. 이것에 의해, 리드동작에서의 잘못된 소거를 방지할 수 있다.
라이트동작에 있어서는 상기 고농도의 매립N층+과 플로팅게이트FG가 제1게이트 절연막을 거쳐 오버랩하고 있으므로, 상기와 마찬가지로 라이트동작이 실행된다. 또, 데이타선D2를 공용하는 메모리셀Q02에는 상기 저농도의 매립N-층이 마련되어 있으므로, 상기와 마찬가지로 F - N터널전류가 흐르지 않는다. 소거동작도 상기와 마찬가지로 해서 실행할 수 있다.
제21도에는 본 발명에 관한 불휘발성 기억장치의 메모리 어레이부와 그 선택회로의 1 실시예의 구체적인 회로도가 도시되어 있다. 동일도면에 있어서, 메모리 어레이부 또는 메모리매트는 상기 제1도의 실시예에 대응하고 있지만, 상기 제5도의 실시예에 있어서도 동일한 선택회로를 사용할 수 있다.
메모리매트를 구성하는 매립데이타선D0∼D4의 한쪽끝은 스위치MOSFETQ1을 거쳐 회로의 접지전위가 부여된다. 상기 스위치MOSFETQ1은 타이밍펄스øA에 의해 스위치 제어된다. 상기 매립데이타선D0∼D4의 다른쪽끝은 스위치MOSFETQ2를 거쳐 Y셀렉트YS에 접속된다. 이들 스위치MOSFETQ2는 타이밍펄스øAB에 의해 스위치 제어된다. 타이밍펄스øAB는 타이밍펄스øA의 위상 반전된 신호이다. 즉, 타이밍펄스øAB의 B는 바신호 (로우레벨이 액티브레벨로 된다)인 것을 의미하고 있다.
Y셀렉트YS는 끝의 데이타선D0을 제외하고 한쌍의 스위치MOSFET가 마련되고, Y디코더YD에 의해 형성된 선택신호Y0∼Y3등이 공급된다. 동일도면에는 좌측끝에서 D0∼D4와 같이 5개의 데이타선이 대표적으로 예시되어 있다.
Y셀렉트YS에 있어서, 상기 한쌍의 스위치MOSFET를 마련한 것은 양끝의 데이타선을 제외한 데이타선D1∼D4등이 워드선방향에 인접하는 메모리셀간에서 데이타선, 소오스선과 같이 공용되는 것에 대응하고 있다. 즉, Y셀렉트YS는 1개의 데이타선을 상기 한쌍의 스위치에 의해 라인L1과 L2에 선택적으로 접속시키는 것이다.
Y디코더YD에 의해 선택신호Y0이 형성되면, 데이타선D0이 라인L1에 접속되고, 데이타선D1이 라인L2에 접속된다. 다음에 Y디코더YD에 의해 선택신호Y1이 형성되면, 데이타선D1이 라인L1에 접속되고, 데이타선D2가 라인L2에 접속된다. 이와 같이, 데이타선D1에 대해서 설명하면, Y0이 선택되었을 때에는 라인L2에 접속되고, Y1이 선택되면 라인L1로 전환된다.
상기 라인L1과 L2는 배선전환회로WSC에 의해 회로의 접지전위 또는 센스앰프, 라이트회로에 접속된다. 배선전환회로WSC는 타이밍펄스øB에 의해 스위치 제어되는 MOSFETQ3에 의해 라인L2를 센스앰프 또는 라이트회로에 접속시키고, 타이밍펄스øBB로 스위치 제어되는 MOSFETQ4에 의해 라인L2를 회로의 접지전위에, 라인L1을 센스앰프 또는 라이트회로에 접속시킨다. 타이밍펄스øBB는 타이밍펄스øB의 반전신호이다.
상기와 같은 스위치MOSFETQ1, Q2와 Y셀렉트YS 및 배선 전환회로WSC에 의해 상기 데이타선 선택스위치SWD가 구성된다. 라이트동작시에는 타이밍펄스øAB가 하이레벨로 되어 데이타선D0∼D4등을 Y셀렉트YS에 접속한다. 타이밍펄스øB가 하이레벨로 되고, 배선전환회로WSC의 스위치MOSFETQ3을 온상태로 해서 라인L2를 이 때 활성화되는 라이트회로에 접속한다. 라이트회로에 있어서 라이트데이타가 예를 들면 논리 1로 되고, 메모리셀의 플로팅게이트의 전하를 방출시키는 것일 때에는 라이트전압VDW가 출력된다.
예시적으로 도시되어 있는 워드선W0은 그 좌측끝에 P채널형 스위치MOSFETQ5를 거쳐 소거 및 리드용 X디코더XD1에 접속된다. X디코더XD1에는 워드선W0에 소거전압VPPE와 리드전압VCC(VWR)을 공급하는 워드 드라이버DR1이 마련된다. 워드 드라이버DR1은 입력신호øW0을 받는 CMOS인버터회로로 이루어지고,그 P채널형 MOSFET의 소오스에 공급되는 동작전압 V1이 소거모드일 때에는 고전압VPPE로, 리드모드일 때에는 VCC로 전환된다.
상기 워드선의 우측끝에 P채널형의 스위치MOSFETQ6을 거쳐 라이트용 X디코더XD2에 접속된다. X디코더XD2에는 워드선 W0에 라이트전압-VPPW와 접지전위들 공급하는 워드 드라이버DR2가 마련된다. 워드 드라이버DR1은 입력신호øW0′을 받는 CMOS인버터회로로 이루어지고, 그 N채널형 MOSFET의 소오스에 공급되는 동작전압V2가 라이트동작시에 고전압-VPPW로 된다. 상기 P채널형의 스위치MOSFETQ5의 게이트에는 정상적으로 회로의 접지전위가 부여된다. 이것에 대해서, P채널형의 스위치 MOSFETQ6의 게이트에는 타이밍펄스øC가 공급된다. 이들 스위치MOSFETQ5와 Q6은 웰영역에 형성되고, 바이어스전압V3이 부여되어 있다. 상기 X디코더XD1과 X디코더XD2에 의해 상기 워드선 선택스위치SWW가 구성된다.
Y디코터YD에 의해 선택신호Y1이 형성되면 데이타선D1과 D2가 선택되고, 이 때 워드선W0이 선택되어 있으면, 메모리셀Q01에 라이트동작이 실행된다. 데이타선D1은 라인L1에 접속되어 배선전환회로의 스위치MOSFETQ4의 오프상태에 의해 플로팅상태(OPEN)로 되고, 데이타선D2는 라인L2에 접속되어 상기 라이트 전압VDW가 부여된다. 이 결과, 데이타선D2에는 라이트전압VDW가 부여되고, 데이타선 D1은 플로팅상태에 놓여진다.
상기와 같은 라이트모드에 있어서는 라이트용의 X디코더XD2의 워드 드라이버DR2가 활성화되어 -VPPW를 출력한다. 이 때, 타이밍펄스øC가 - VPPW에 대응한 부전압으로 되어 스위치MOSFETQ6이 온상태로 되므로, 워드선W0은 -VPPW와 같은 부전압으로 된다. 상기 MOSFETQ5, Q6이 형성되는 웰의 바이어스전압V3은 회로의 접지전위로 되어 있다. 이와 같은 워드선W0의 부전압에 대응해서 소거 및 리드용 X디코더XD1측의 스위치MOSFETQ5는 오프상태로 된다. 이것에 의해, 상기 제9도와 같은 전압이 선택 메모리셀Q01에 인가되므로, 라이트동작이 실행된다.
소거모드에서는 타이밍펄스øA가 하이레벨로 되고, 타이밍펄스øAB가 로우레벨로 된다. 이것에 의해, 스위치MOSFFTQ1이 온 상태로, 스위치MOSFETQ2가 오프상태로 되므로, Y셀렉트YS와 관계없이 각 데이타선D0∼D4등에는 회로의 접지전위가 부여된다. 그리고, 이와 같은 소거모드에 있어서는 소거용 X디코더XD1의 워드 드라이버DR1이 활성되어 VPPE를 출력한다. 이 때, 타이밍펄스øC가 하이레벨로 되어 스위치MOSFETQ6이 오프상태로 되므로, 상대적으로 스위치MOSFETQ5가 온상태로 되고, 워드선W0은 VPPE와 같은 정의 고전압으로 된다. 이것에 의해, 상기 제11도와 같은 전압이 워드선W0에 접속되는 메모리셀Q00∼Q03에 인가되므로, 일제히 소거동작이 실행된다.
리드모드에서는 타이밍펄스øA가 로우레벨로 되고, 타이밍펄스øAB가 하이레벨로 된다. 이것에 의해, 스위치MOSFETQ1이 오프상태로, 스위치MOSFETQ2가 온상태로 되므로, Y셀렉트YS와 배선전환회로WSC에 의해 데이타선의 전위가 설정된다.
Y디코더YD에 의해 선택신호Y1이 형성되면, 즉 선택신호Y1이 하이레벨로 되면 데이타선D1과 D2가 선택되고, 이 때 워드선W0이 선택되어 있으면, 메모리셀Q01의 리드동작이 실행된다. 데이타선D1은 라인L1에 접속되고, 배선전환회로WSC의 스위치MOSFETQ4의 온상태에 의해 센스앰프에 접속되고, 센스앰프에서 리드전압VDR이 공급된다. 한편, 데이타선D2는 라인L2에 접속되고, 배선전환회로WSC의 스위치MOSFETQ4의 온상태에 의해 회로의 접지전위가 부여된다. 이 결과, 데이타선D1에는 리드전압VDR이 부여되고, 데이타선D2에는 회로의 접지전위가 부여된다.
상기와 같은 리드모드에 있어서는 리드용 X디코더XD1의 워드 드라이버DR1이 활성화되어 VCC(VDR)을 출력한다. 이 때, 타이밍펄스øC의 하이레벨에 의해 스위치MOSFETQ6이 오프 상태에 놓여지므로, 상대적으로 스위치MOSFETQ5가 온상태로 되어 워드선W0을 리드전압으로 한다. 이것에 의해, 상기 제12도와 같은 전압이 선택메모리셀Q01에 인가되므로, 리드동작이 실행된다.
[표 1]
표 1에는 상기와 같은 라이트모드, 소거모드 및 리드모드의 각각에 있어서의 워드선 선택방식에 있어서의 워드 드라이버의 각 전압V1∼V3, 타이밍펄스øC, øW 및 øW′와 워드선W0의 각 모드에 대응한 전위가 나타내어져 있다.
다음의 표 2에는 상기와 같은 라이트모드, 소거모드 및 리드모드의 각각에 있어서의 데이타선 선택방식에 있어서의 Y디코더YD의 선택신호Y0∼Y3, 데이타선D0∼D3의 전위가 도시되어 있다. 동일 표 2에 있어서, 데이타선의 전위를 나타내는 OPN은 플로팅상태인 것을 의미하는 OPEN을 약칭한 것이다.
[표 2]
제22(a),(b)도에는 내부전압 발생회로의 1 실시예의 회로도가 도시되어 있다. 제22(a)도는 라이트 부전압 발생회로를 도시한 것이고, (b)는 소거 고전압 발생회로를 도시한 것이다.
라이트용의 부전압 발생회로는 제22(a)도와 같이 회로의 접지 전위측에서 전류가 흐르도록 세로열 형태로 접속된 다이오드형태의 MOSFET와 각 다이오드의 접속점에 커패시터C1∼Cn이 마련되고, 서로 인접하는 커패시터C1, C2등에는 서로 역위상으로 된 타이밍펄스øW1, øW2가 공급된다. 타이밍펄스øW1, øW2는 효율적인 차지펌프동작을 실행시키기 위해, 그 액티브 레벨이 서로 겹쳐지는 일이 없는 논오버랩의 상보 타이밍펄스로 되는 것이 바람직하다.
동일도면에서는 생략되어 있지만, 최종단에는 라이트전압-VPPW가 부여되는 배선이나 소자에 있어서의 비교적 큰 기생용량이 존재하고, 여기에 라이트전압-VPPW가 유지된다. 또, 부의 라이트전압-VPPW가 전원전압의 변동등에 의해 필요 이상으로 크게되는 것을 방지하기 위해, 지너 다이오드ZD1이 마련되고, 라이트전압-VPPW의 안정화가 도모되어 있다. 이 라이트전압-VPPW는 상기 스위치MOSFETQ5, Q6이 형성되는 웰전위V3에도 사용하도록 해도 좋다.
소거용 전압발생회로는 제22(b)도와 같이 전원전압측에서 전류가 흐르도록 세로열 형태로 접속된 다이오드형태의 MOSFET, 각 다이오드의 접속점에 커패시터C1∼Cm이 마련되고, 서로 인접하는 커패시터C1, C2등에는 서로 역위상으로 된 타이밍펄스øE1, øE2가 공급된다. 타이밍펄스øE1, øE2는 효율적인 차지펌프동작을 실행시키기 위해, 그 액티브레벨이 서로 겹치는 일이 없는 논오버랩의 상보 타이밍펄스로 되는 것이 바람직하다.
동일도면에서는 생략되어 있지만, 최종단에는 소거전압VPPE과 부여되는 배선이나 소자에 있어서의 비교적 큰 기생용량이 존재하고, 여기에 소거전압VPPE가 유지된다. 또, 소거전압VPPE가 전원전압의 변동등에 의해 필요이상으로 크게되는 것을 방지하기 위해, 지너 다이오드ZD2가 마련되어 있다.
제23도는 상기 라이트용 워드 드라이버DR2의 1 실시예를 도시한 개략적인 구조의 단면도이다. 이 실시예에서는 부의 고전압으로 이루어지는 라이트전압-VPPW를 출력시키는 N채널형 MOSFETQn은 P-기판에는 직접 형성하는 일이 없으므로, 우선 제1N웰을 형성하고, 여기에 회로의 접지전위의 바이어스전압을 부여하여 그 중에 P웰을 형성하는 것이다. 이와 같은 2중웰구조로 하는 것에 의해, 부전압-VPPW를 출력시킬 수 있다.
제24도에는 상기 지너 다이오드의 1 실시예의 소자구조의 단면도가 도시되어 있다. P-형의 기판(1)에 제1N-웰영역(2)가 형성된다. 이 제1웰영역(2)에 P-형의 웰영역(4)가 형성된다. 이 웰영역(4) 중에 N+영역(24)를 형성하고, 그 아래에 P형의 반도체영역(403)을 형성해서 접합면이 반도체기판 중에 형성되도록 해서 지너 다이오드를 구성한다. 이 반도체영역(403)은 이온주입기술에 의해 붕소를 가속 에너지 100∼200KeV로 도입하는 것에 의해 형성된다. 도프량은 지너전압에 의해 결정된다.
상기의 고농도의 반도체영역(24)의 주위를 저농도 N-의 반도체 영역(21)로 둘러싸는 구조로 하고 있다. P형웰영역(4)에는 옴 접촉용의 P+영역(25)가 형성되고, 배선(28)이 마련된다.
제25도에는 본 발명에 관한 불휘발성 기억장치의 메모리 어레이부와 그 선택회로의 다른 1 실시예의 구체적인 회로도가 도시되어 있다. 동일도면에 있어서, 메모리 어레이부 또는 메모리매트는 상기 제13도. 제14도의 실시예에 대응하고 있지만, 상기 제19도, 제20도의 실시예에 있어서도 동일한 선택회로를 사용할 수 있다. 워드선택스위치는 1개의 X디코더XD에 의해 구성된다. 이 X디코더XD는 CMOS인버터회로에 의해 구성되고, 입력신호øW0에 따라 전압V1과 V2를 선택적으로 출력시키도록 하고 있다. 또, 데이타 선택스위치는 메모리셀에 있어서 동일 데이타선측에서 라이트전압VDW와 리드전압VDR을 공급할 수 있는 것에 따라서, 상기 배선전환회로가 생략되어 있다. 그 때문에, 라인L1은 스위치MOSFETQ4를 통해 회로의 접지전위나 플로팅으로 되고, 라인L2는 센스앰프 또는 라이트회로에 접속된다.
라이트동작에서는 워드 드라이버의 전압V1이 GND로, V2가 -VPPW(-7V)로 된다. 소거동작에서는 전압V1이 VPPE(12V)로, V2가 GND로 된다. 리드동작에서는 전압V1이 VCC(5V)로, V2가 GND로 설정된다. 이와 같은 전압 V1과 V2의 전환에 의해, 표 1과 동일한 워드선 선택/비선택의 전압을 얻을 수 있다.
제26도에는 본 발명에 관한 불휘발성 기억장치에 있어서의 메모리매트부의 다른 1 실시예의 회로도가 도시되어 있다. 이 실시예에서는 블럭분할에 의해 메모리매트가 구성된다. 즉, 예시적으로 도시되어 있는 데이타선D0∼D4에는 블럭 선택용 스위치MOSFETQ1∼Qm이 마련되고, 이 스위치MOSFETQ1∼Qm을 거쳐 블럭BL1∼블럭BLm이 마련된다.
각 블력BL1∼BLm에 마련된 블럭 데이타선에 상기와 같은 메모리셀이 접속된다. 이 구성에서는 메모리셀이 접속되는 블럭BL1∼BLm의 블럭데이타선이 매립데이타선으로 된다. 이것에 대해, 상기 스위치MOSFETQ1∼Qm을 거쳐 공통으로 마련되는 데이타선D0∼D4등은 알루미늄등으로 이루어지는 저저항의 금속배선층으로 구성되는 주데이티선이다.
라이트동작에 있어서는 선택블럭에 대응한 스위치MOSFET를 온 상태로 해서 상기와 같은 라이트동작이 실행된다. 이 구성에서 비선택의 메모리블럭에서는 블럭 데이타선이 플로팅상태로 되어 라이트동작에 의한 스트레스가 일절 걸리지 않는다. 리드동작에 있어서는 블럭데이타선의 길이가 짧아지고, 또한 접속되는 메모리셀의 수를 적게할 수 있으므로, 그 기생용량을 작게할 수 있다. 이 결과, 리드동작시에 있어서의 용량부하가 가벼워져 고속리드가 가능해진다.
상기와 같은 블럭분할에 있어서, 블럭데이타선의 양끝에 스위치MOSFETQ1등을 마련하도록 해도 좋다. 이 때에는 블럭선택시의 데이타선 저항을 대폭으로 감소시킬 수 있고, 라이트모드에서는 메모리셀의 접속위치에 대해서 라이트전압의 편차가 작아져 라이트동작의 안정화가 도모된다. 리드동작에서는 데이타선의 저항값이 작아지므로, 고속 리드가 가능해진다.
제27도에는 본 발명에 관한 불휘발성 기억장치에 있어서의 블럭 분할의 라이트동작의 1 실시예의 회로도가 도시되어 있다. 이 실시예에서는 데이타선방향 이외에, 워드선방향에 대해서도 블럭분할이 실행된다. 즉, 동일도면에는 메모리매트가 워드선방향으로 2분할되고, 데이타선방향으로 2분할되는 것에 의해, BL0∼BL3의 4블럭이 구성된다.
블럭 선택스위치SWW2가 마련되고, 스위치MOSFETQ1을 온상태로 하면, 위쪽의 2개의 블럭BL0과 BL1이 선택된다. 워드선 선택스위치SWW1에 의해, 예를 들면 워드선W0이 선택된다. 데이타선 선택스위치SWD로 블럭BL0의 데이타선D1, D2의 메모리셀을 선택할 때에는 스위치S3에 의해 데이타선D2에 라이트전압 VDW가 공급된다. 이 때, 블럭BL1과 BL3에 대응한 데이타선은 모두 플로팅상태(OPEN) 또는 접지전위(GND)로 된다. 이것에 의해, 블럭BL0의 메모리셀에 라이트동작이 실행된다.
제28도에는 본 발명에 관한 불휘발성 기억장치에 있어서의 블럭 분할의 소거동작의 1 실시예의 회로도가 도시되어 있다. 블럭 선택스위치SWW2에 의해 스위치MOSFETQ1을 온상태로 하면, 위쪽의 2개의 블럭BL0과 BL1이 선택된다. 워드선 선택스위치SWW1에 의해, 예를 들면 워드선W0이 선택된다. 블럭BL0의 메모리셀을 소거하고, 블럭BL1의 메모리셀은 소거하지 않은 경우에는 데이타선 선택스위치SWD에 의해 블럭BL0에 대응한 데이타선에는 접지전위가 부여되고, 블럭BL1에 대응한 데이타선에는 전압VDE가 공급된다. 전압VDE는 VCC와 같은 5V의 전압으로 된다. 이것에 의해, 선택블럭BL0에서는 12V와 같은 고전압이 인가되는 것에 의해 소거동작이 실행되는 것에 대해서, 비선택의 블럭BL1에서는 VPPE-VDE(12V-5V)밖에 인가되지 않으므로 소거동작이 실행되지 않는다.
제29도에는 본 발명에 관한 불휘발성 기억장치에 있어서의 블럭 분할의 다른 1 실시예의 블럭도가 도시되어 있다. 이 실시예는 블럭이 대블럭과 소블럭으로 구성된다. 대블럭은 1개의 입출력 단자I/O0에 대해서, 여러개의 데이타선D0∼D15가 할당되고, 그것이 데이타선 방향으로 블럭BL00∼BLk0과 같이 k + 1블럭으로 분할된다. 다른 입출력단자 I/O1∼I/O7에도 상기와 같은 대블럭BL01∼BL07 내지 BLk1∼BLk7이 마련된다.
소블럭은 DL0∼DL7로 이루어지는 8비트분의 데이타선이 데이타선방향으로 분할된다. 이와 같이 분할되어 이루어지는 소블럭 BLL0∼BLLk의 8개의 데이타선DL0∼DL7은 상기 입출력단자I/O0∼I/O7에 대응해서 선택된다. 상기 대블럭에 있어서는 16개의 데이타선중에서 Y셀렉트YS에 의해 1개가 선택된다.
이것에 대해서, 소블럭에서는 데이타선DL0∼DL7이 입출력단자I/O0∼I/O7에 대응하고 있으므로, Y셀렉트YS가 생략되어 있다. 이 실시예의 블럭구성에서는 소블럭을 바이트(8비트)단위에서의 리라이트가 필요한 데이타메모리로써 사용할 수 있다. 즉, 소블럭을 사용하여 순차로 엑세스해서 리라이트를 수반하는 데이타처리를 실행하고, 최종적인 데이타가 형성된 시점에서 대블럭측의 소정의 영역에 그것을 저장하는 사용방법을 채택할 수 있다.
제30도에는 본 발명에 관한 불휘발성 기억장치의 1 실시예의 전체의 블럭도가 도시되어 있다. 동일도면에는 그 메모리 액세스를 실행하는 마이크로컴퓨터 CPU도 함께 도시되어 있다.
이 실시예의 불휘발성 기억장치는 전기적으로 소거와 라이트가 가능한 것에서, 넓은 의미에서 EEPROM과 같이 도시하고 있다. 어드레스 버스를 통해 입력된 어드레스신호는 어드레스래치AR로 페치된다. 마찬가지로 제어버스를 통해 입력된 제어신호는 제어회로CC에 페치된다. 라이트동작시에는 데이타버스에 라이트데이타가 공급된다.
메모리매트의 선택회로는 상기 제21도의 실시예에 대응하고 있다. 즉, 워드선 선택회로WSC는 소거 및 리드용 X디코더XD1, 라이트용 X디코더XD2로 분리되어 구성된다. 워드선 선택회로SWC1과 SWC2는 상기 스위치MOSFETQ5 및 Q6과 같은 스위치회로에 대응하고 있다. 상기 X디코더XD1과 X디코더XD2에는 어드레스 래치에서 X계의 어드레스신호가 공급되고, 여기에서 어드레스신호의 해독이 실행되어 1개의 워드선의 선택신호가 형성된다.
제어회로에서는 동작모드에 따라 워드선 전환회로WSC의 선택신호가 형성된다. 라이트모드시에는 워드선 전환회로WSC2가 선택되어 X디코더XD2에 의해 워드선의 선택동작이 실행된다. 소거모드와 리드모드시에는 워드선 전환회로WSC1이 선택되어 X디코더XD1에 의해 워드선의 선택동작이 실행된다.
데이타선 선택회로DSC도 상기 제21도의 실시예에 대응하고 있다. 데이타선 전환회로DSC1은 데이타선에 소거용 접지전위를 부여하는 MOSFETQ1등으로 구성된다. 데이타선 전환회로DSC2는 메모리매트의 데이타선을 Y셀렉트YS에 접속시키는 상기 MOSFETQ2와 같은 스위치회로로 구성된다. 제어회로에서는 동작모드에 따라 데이타선 전환회로DSC의 선택신호가 형성된다. 소거모드시에는 데이타선 전환회로DSC1이 선택되어 메모리매트의 데이타선에 회로의 접지전위를 부여한다.
제어회로는 라이트모드와 리드모드시에 데이타선 전환회로DSC2의 선택신호를 형성하고, 메모리매트의 데이타선을 Y셀렉트YS에 접속시킨다. Y셀렉트YS는 어드레스래치AR로 페치된 Y계의 어드레스 신호를 해독하는 Y디코더YD의 선택신호에 의해 데이타선을 선택한다.
라이트모드시에는 라이트회로가 활성화되어 데이타버스를 통해 입력된 라이트데이타가 데이타입력버퍼DIB, 데이타입력래치DIR 및 라이트회로WC에 전달된다. 라이트회로WC는 라이트데이타에 대응한 라이트전압VDW를 출력하고, 워드선의 선택동작에 의해 선택비트로 라이트가 실행된다.
리드모드시에는 센스앰프SA가 활성화되어 Y셀렉트YS 및 데이타선전환회로DSC2를 통해 한쌍의 선택데이타선에는 리드전압VDR과 접지전위GND가 부여되고, 메모리전류의 센스가 실행된다. 이 메모리전류의 유무에 대응한 센스앰프SA의 출력은 데이타출력래치DOR 및 데이타출력버퍼DOB를 통해 데이타버스로 출력된다.
라이트 및 소거전압 발생회로VGC는 전원전압VCC와 주기적인 펄스신호를 사용해서 상기 라이트동작이나 소거동작에 필요한 전압-VPPW, VPPE가 형성된다. 이와 같이 내부회로에서 라이트전압-VPPW나 소거전압VPPE를 형성하므로, 불휘발성 기억장치에 대해서는 VCC와 같은 하나의 전원에 의해서만 라이트/소거가 가능해진다. 이 결과, 이 실시예의 불휘발성 기억장치는 종래의 EPROM과 같이 전용 프로그램 라이터에 의한 라이트를 실행 것 이외에, 마이크로컴퓨터 시스템상에 내장시킨 상태에서의 라이트/소거가 가능하게 되는 것이다.
이와 같은 메모리 액세스에 대응해서 어드레스버퍼에 어드레스래치 기능이 마련된다. 데이타 입력버퍼에는 래치기능이 마련된다. 이것에 의해, 마이크로컴퓨터CPU는 EEPROM에 라이트동작이나 소거동작을 실행시킬때, 어드레스신호와 라이트데이타를 입력하면, EEPROM을 분리해서 다른 주변장치의 액세스를 실행할 수 있다. 그리고, 폴링등에 의해, 차례대로 제어버스를 통해 라이트동작 또는 소거동작의 종료를 확인하고, 다음의 메모리 액세스로 들어가도록 할 수 있다.
제31도에는 본 발명에 관한 불휘발성 기억장치의 다른 1 실시예의 전체 블럭도가 도시되어 있다. 동일도면에는 그 메모리 액세스를 실행하는 마이크로컴퓨터CPU도 함께 도시되어 있다. 이 실시예의 메모리매트의 선택회로는 상기 제25도의 실시예에 대응하고 있다. 즉, 워드선 선택회로WSC는 1개의 X디코더XD에 의해 구성된다. 그밖의 구성은 상기 제30도의 실시예와 동일하므로, 그 설명을 생략한다.
제32도에는 본 발명에 관한 불휘발성 기억장치의 또다른 1실시예의 전체 블럭도가 도시되어 있다. 동일도면에는 그 메모리 액세스를 실행하는 마이크로컴퓨터CPU도 함께 도시되어 있다.
이 실시예의 메모리매트는 상기 제26도의 실시예와 같은 블럭분할구성으로 된다. 이와 같은 메모리매트의 선택회로로서는 상기 제31도의 실시예와 동일하므로, 그 설명을 생략한다.
제33도에는 본 발명에 관한 불휘발성 기억장치를 내장한 1칩 마이크로컴퓨터의 1 실시예의 블럭도가 도시되어 있다. 이 실시예에서는 메모리회로로써 상기와 같은 불휘발성 기억장치EEPROM과 RAM이 병설된다.
상기 EEPROM은 마이크로프로세서CPU가 실행하는 정보처리를 위한 프로그램이 저장된다. 전기적으로 리라이트가 가능하므로, 디버그에 의한 프로그램의 수정이나 변경이 가능해진다. 또, 시스템의 확장에 맞춰서 프로그램의 추가도 실행할 수 있다. 주변회로로써 타이머회로TIMER, 직렬 통신 인터페이스SCI, 아날로그/디지탈 변환회로ADC, 입출력회로I/O가 마련된다. EVGC는 소거전압 발생회로이고, WVGC는 라이트전압 발생회로이다.
이와 같은 시스템구성을 채용하는 것에 의해, EEPROM이 시스템상에서의 리라이트가 가능하고,또 불휘발성이기 때문에 IC카드에 적합하다. 즉, 1C카드에 있어서는 전지를 탑재시키는 일 없이 필요한 기억데이타의 불휘발화가 가능하게 되기 때문이다.
제34도∼제36도에는 본 발명에 관한 불휘발성 기억장치의 제조 방법을 설명하기 위한 1 실시예의 구조단면도가 도시되어 있다.
제34도∼제36도에 있어서, 도면 좌측으로부터 차례로 불휘발성 메모리(플래시메모리), 라이트 및 소거용 고내압의 N채널형 MOSFET(HNMOS), P채널형 MOSFET(HPMOS), 통상의 N채널형 MOSFET(NMOS) 및 P채널형 MOSFET(PMOS) 순으로 도시되어 있다.
제34(a)도에 있어서, 공지의 MOS집적회로의 제조기술에 의해 P-형 반도체기판1상에 제1N-형웰(2), 제2N-형웰(3) 및 P-형 웰(4)의 각 반도체영역이 형성된다.
제34(b)도에 있어서, ① 공지의 기술에 의해, 두께가 두꺼운 필드절연막(5), 대략 동일공정으로 그 아래에 P형 채널 스톱퍼(6)이 형성된다.
② 희생산화(20∼23nm)이 형성되고, 희생산화막을 거쳐 이온주입법에 의해 플래시메모리, 고내압MOSFET의 임계값 제어용 불순물 주입(붕소)이 실행된다.
③ 희생산화막이 제거되고, 고내압MOSFET의 게이트 절연막으로 되는 청정한 게이트 절연막(7)이 형성된다. 이 게이트 절연막(7)은 열산화법에 의해 800∼900℃에서 30∼40nm의 막두께로 된다.
제34(c)도에 있어서, ① 플래시메모리 형성 영역상의 상기 게이트 절연막(7)이 포토레지스트를 마스크로 해서 제거된다.
② 포토레지스트가 제거된 후, 희생산화(10∼15nm)를 실행하여, 상기 ①의 제거공정에서 노출된 반도체기판표면의 오염이 제거된다.
③ 플래시메모리의 터널산화막으로 되는 청정한 제1게이트 절연막(8)이 형성된다. 이 제1게이트 절연막(8)은 열산화법에 의해 800∼850℃에서 8nm정도의 막두께로 된다.
제34(d)도에 있어서, ① 플래시메모리의 플로팅게이트, 고내압MOSFET의 게이트전극으로 되는 제1도체층(9)가 퇴적된다. 이 제1도체층(9)는 다결정 실리콘막으로써, 600∼650℃의 온도에서 200∼300nm의 막두께로 형성된다. 막의 퇴적중 또는 퇴적후에 인이 주입되고, 저저항값(60∼120Ω2)으로 되게된다. 퇴적후에 인이 주입된 경우에는 850∼900℃에 의해, 열확산이 실행된다.
② 절연막(10)이 퇴적된다. 이 절연막(10)은 후술하는 바와 같은 불순물주입, 사이드월 형성시의 보호막으로써, CVD법에 의해 형성된 SiO2, Si3N4또는 이들의 적층막으로 구성된다.
③ 절연막(10)과 제1도체층(9)를 포토레지스트를 마스크로한 패터닝이 동시에 실행되어 플래시메모리의 플로팅게이트와 고내압MOSFET의 게이트전극이 형성된다. 이 때, 통상의 MOSFET의 형성영역의 제1도체층(9)와 절연막(10)은 남겨진다.
④ 플래시메모리 형성영역의 상기 제1도체층(9), 절연막(10)으로 덮여있지 않은 영역의 제1게이트 절연막(8)이 제거된다.
⑤ 절연막(11)을 퇴적시킨다. 이 절연막(11)은 불순물도입시의 보호막으로써, CVD법에 의해 구성된 10∼20nm의 SiO2로 이루어진다.
⑥ 산화성 분위기에서의 열처리가 실행되어 플로팅게이트의 끝부에 열산화막이 형성되어 패터닝시에 받은 손상을 제거함과 동시에 끝부의 강화가 실행된다. 이 공정은 상기 ⑤전에 실행되는 것이라도 좋다.
⑦ 플래시메모리의 매립데이타선의 제1영역으로 되는 고불순물농도의 N+형 반도체영역(12)가 형성된다. 이 N+형 반도체영역(12)는 포토레지스트를 마스크로 하여 플로팅게이트의 한쪽의 끝부(도면중에서는 아래쪽)에만 불순물을 주입해서 형성된다. 이것은 이온주입법에 의해 비소, 인 또는 이들 양쪽이 가속 에너지50∼80KeV로 1×1015∼5×1015cm-2정도 주입된다.
⑧ 900∼950℃의 열처리에 의해, N+형 반도체영역(12)의 확장이 실행된다.
⑨ 플래시메모리의 매립데이타선의 제2영역 및 고내압MOSFET의 소오스, 드레인으로 되는 저불순물농도의 N-형 반도체영역(13)이 형성된다. 이 N-형 반도체영역(13)은 이온주입법에 의해 인이 가속에너지50∼80KeV로 1×1013cm-2정도 주입된다. 이 때, 특히 제한되지 않지만, 포토레지스트를 사용하지 않고, 전면에 주입되어도 좋다. 이 경우에는 고내압의 P채널형 MOSFET 영역에도 주입된다. 그리고, 고내압의 P채널형 MOSFET의 소오스, 드레인으로 되는 저불순물농도의 P-형 반도체영역(14)가 형성된다. 이 P-형 반도체영역(14)는 이온주입법에 의해 붕소가 가속에너지 10∼20KeV로 1×1013∼3×1013cm-2정도 주입된다. 여기에서, 상기 N-형 반도체영역(13)이 전면에 형성된 경우에는 이것을 보정하는 불순물농도로 된다.
제35(a)도에 있어서, ① CVD법에 의한 SiO2또는 Si3N4가 형성된 후에, 이방성에칭에 의해 사이드월스페이서(15)가 형성된다. 이 때, 절연막(10)을 일부 남기도록 에칭하도록 해도 좋다.
② 플래시메모리의 매립데이타선부에 고불순물농도의 N+형 반도체영역(16)이 형성된다. N+형 반도체영역(16)은 매립데이타선의 기생저항의 저감작용을 하고, 포토레지스트를 마스크로 해서 이온주입법에 의해 비소가 가속에너지50∼80KeV로 1×1015∼5×1015cm-2정도 주입되는 것에 의해 형성된다.
제35(b)도에 있어서, ① 플래시메모리의 제2게이트 절연막(18)이 형성된다. 플로팅게이트 상부에 절연막(10)을 남기고 있는 경우에는 이것을 제거한 후에 형성된다. 제2게이트 절연막(18)은 SiO2와 Si3N4의 2층막 또는 SiO2- Si3N4- SiO2- Si3N4의 4층막으로 구성된다. 2층막은 플로팅게이트로 되는 제1도체층(9)를 900∼950℃의 온도에서 형성된 열산화막(10nm) 및 그 상부의 CVD법에 의한 Si3N4막(20nm)으로 구성된다. 4층막은 2층막 상부의 Si3N4막을 900∼950℃의 온도에서 형성된 열산화막(3∼6nm) 및 그 상부에 CVD법으로 형성된 Si3N4막(10∼15nm)으로 구성된다. 이 때, 제1도체층의 열산화막 형성시에 고불순물농도의 N+형 반도체영역(16)의 표면에는 50∼70nm의 열산화막이 형성된다.
② 포토레지스트들 마스크로 해서 통상의 MOSFET 형성영역의 제2게이트 절연막, 제1도체층(9)가 제거된다.
③ 제2게이트절연막(18)의 최상부의 Si3N4를 마스크로 해서 게이트절연막(7)이 제거된다.
④ 상기 Si3N4를 마스크로 해서, 통상의 MOSFET 형성영역에 희생산화(10∼15nm)가 실행되고, 이 희생산화막을 거쳐 이온주입법에 의해 통상의 MOSFET의 임계값 제어용의 불순물주입(붕소)이 실행된다.
제35(c)도에 있어서, ① 플래시메모리의 컨트롤게이트, 통상의 MOSFET의 게이트전극으로 되는 제2도체층(20)이 형성된다. 제2도체층(20)은 다결정실리콘막, 실리사이드막과 절연막의 3층막으로 이루어지고, 다결정실리콘막은 제1도체층과 동일하게 형성된다. 실리사이드막은 CVD법 또는 스퍼터법으로 형성된 WSi2막(150∼200nm)으로 이루어진다. 절연막은 CVD법에 의해 형성인 SiO2막이다.
② 플래시메모리부의 제2도체층(20), 제2게이트절연막(18), 제1도체층(9)는 포토레지스트를 마스크로 한 패터닝이 실행되어 컨트롤게이트(워드선)가 형성된다.
③ 상기 제3도등에 도시된 플로팅게이트가 형성되지 않은 소자간 매립데이타선간에 P형의 채널 스톱퍼층이 형성된다(동일도면에는 생략되어 있다). 이것은 이온주입법에 의해 붕소가 가속에너지 10∼20KeV로 1×1013cm-2정도 주입되는 것에 의해 형성된다.
④ 포토레지스트를 마스크로 해서 통상의 MOSFET의 게이트전극(20)의 패터닝이 실행된다.
제36(a)도에 있어서, ① 통상의 MOSFET의 소오스, 드레인을 구성하는 저불순물농도의 N-형 반도체영역(21) 및 P-형 반도체영역(22)가 형성된다. N-형 반도체영역(21)은 이온주입법에 의해 인을 가속에너지50∼80KeV로 1×1013∼3×1013cm-2정도 주입하는 것에 의해 형성된다. P-형 반도체영역(22)는 이온주입법에 의해 붕소를 가속에너지 10∼20KeV로 1×1013∼3×1013cm-2정도 주입하는 것에 의해 형성된다.
② 제35(a)도와 마찬가지로 해서, 사이드월(23)이 형성된다.
③ 고내압MOSFET, 통상의 MOSFET의 소오스, 드레인을 구성하는 고불순물농도의 N+형 반도체영역(24) 및 P+형 반도체영역(25)가 형성된다. 이 N+형 반도체영역(24)는 이온주입법에 의해 비소를 가속에너지50∼80KeV로 1×1015∼5×1015cm-2정도 주입하는 것에 의해 형성된다. 상기 P+형 반도체영역(25)는 이온주입법에 의해 붕소를 가속에너지10∼20KeV로 1×1015∼5×1015cm-2정도 주입하는 것에 의해 형성된다.
제36(b)도에 있어서, ① 절연막(26)이 형성된다. 절연막(26)은 CVD법에 의해 형성된 SiO2, PSG, BPSG의 단층막 또는 이들 적층막으로 구성된다.
② 스루홀(27)이 형성된다.
③ 제1배선층(28)이 형성된다. 제1배선층(28)은 MoSi2, WSi2, TiSi2등으로 이루어지는 실리사이드막 또는 TiW, TiN막간에 Al을 사이에 마련한 적층막으로 구성된다. 이 제1배선층(28)은 매립데이타선(16)과 일정간격(예를 들면, 메모리셀의 8개 간격)으로 접속된다. 이것에 의해, 데이타선의 실질적인 기생저항값이 작아진다.
④ 절연막(29)가 형성된다. 절연막(29)는 플라즈마CVD법에 의해 형성되고, SiO2간에 스핀 온 글래스 막을 끼운 적층막으로 구성된다.
⑤ 스루홀(30)이 형성된다.
⑥ 제1배선층(28)과 마찬가지로 제2배선층(31)이 형성된다.
⑦ 최종 비활성화막(32)가 형성된다. 최종 비활성화막(32)는 플라즈마CVD법에 의한 SiN4막 또는 그 하부에 PSG 또는 SiO2가 형성된 적층막으로 구성된다.
제37도에는 본 발명에 관한 불휘발성 기억장치의 제조방법을 설명하기 위한 다른 1 실시예의 구조단면도가 도시되어 있다. 동일도면(a)도에서는 제34(d)도의 ⑦의 공정에 있어서 저불순물농도의 N-형 반도체영역(13)도 동시에 형성되어 소위 2중구조로 된다.
(b)도에 있어서, ① 제35(a)도의 공정후에, N형 반도체영역(16)이 접하게 되는 플로팅 게이트 끝부의 사이드월 스페이서(15)가 제거된다.
② 제34도의 ⑨와 같은 방법으로 저불순물농도의 N-형 반도체영역(13)이 형성된다.
(c)도에 있어서, 제35(b)도 이후와 동일한 방법으로 제2게이트절연막(18), 제2도체층(27)이 형성된다.
제38도에는 상기 제1도의 실시예에 대응한 메모리 어레이의 라이트동작의 다른 1예를 설명하기 위한 회로도가 도시되어 있다.
이 실시예는 정전압만에 의한 라이트동작을 실행하는 예이다.
이 실시예에서도 상기와 마찬가지로 메모리셀의 플로팅게이트FG에서 전자를 F - N터널전류에 의해 소오스선측으로 빼내는 것을 라이트동작이라 하지만, 부전압-VPPW 대신에 정전압VPP1이 사용된다.
예시적으로 도시된 워드선W0과 W1중 워드선W0을 선택하고, 예시적으로 도시된 데이타선D0∼D4중 데이타선D1과 D2를 선택하여 메모리셀Q01은 선택비트로 해서 라이트동작을 실행하는 경우, 선택워드선W0에는 워드선스위치SWW의 스위치S6에 의해 회로의 접지전위와 같은 0V가 공급된다. 워드선W1과 같은 비선택의 워드선에는 스위치S7등에 의해 VPP1이 공급된다. 이 고전압VPP1은 약 11V와 같은 높은 전위로 된다.
데이타선D1은 데이타선스위치SWD의 스위치S2에 의해 플로팅(OPEN)상태 또는 회로의 접지전위GND가 부여된다. 이것에 대해서, 데이타선D2에는 스위치S3에 의해 상기 고전압VPP1이 공급된다. 다른 데이타선D0, D3 및 D4등의 비선택상태로 되는 것에는 스위치S1, S3 및 S4에 의해 상기와 마찬가지로 플로팅상태나 또는 회로의 접지전위가 부여된다.
이 실시예에서는 상기와 같이 선택워드선에 대해서 비선택워드선이나 선택데이타선의 전위를 높게해서 선택비트의 메모리셀에 있어서의 플로팅게이트에서 데이타선D2로 전자를 방출시킨다. 이와 같은 동작에 대응해서 메모리매트는 동일도면에 일점쇄선으로 도시되어 있는 바와 같이 P형웰PW에 형성되고, 웰스위치WELL-SW에 의해 전원전압VCC와 같은 바이어스전압이 부여된다.
이 상태에 의해, 선택메모리셀Q01에서는 워드선(컨트롤게이트)와 매립데이타선D1간에 큰 전압이 부가되고, 플로팅게이트에서 매립데이타D2에 터널전류가 흘러 전자의 방출이 실행된다. 비선택의 메모리셀의 제1게이트 절연막에는 기판전위5V나 11V - 5V와 같은 작은 전압밖에 인가되지 않으므로 모두 터널전류가 흐르지 않아 전자의 방출이 실행되지 않는다.
제39도에는 상기 제1도의 실시예에 대응한 메모리 어레이의 소거동작의 다른 1예를 설명하기 위한 회로도가 도시되어 있다. 이 실시예는 정전압만에 의한 소거동작을 실행하는 예이다. 이 실시예에서도 상기 메모리셀의 플로팅게이트FG에 전자를 F - N터널 전류에 의해 주입하는 것을 소거동작이라 하지만, 12V와 같은 고전압VPPE 대신에 16V와 같은 정전압VPP가 사용된다.
예시적으로 도시된 워드선W0과 W1중, 워드선W1을 선택해서 그것에 접속되는 메모리셀을 일제히 소거시키는 동작을 실행하는 경우, 선택워드선W0에는 워드선스위치SWW의 스위치S6에 의해 VPP와 같은 정의 고전압이 공급된다. 이 전압VPP는 예를 들면 16V와 같은 전압으로 된다. 워드선W1과 같은 비선택 워드선에는 스위치S7등에 의해 회로의 접지전위가 부여된다. 전체 데이타선D0∼D4는 데이타선스위치SWD의 스위치S1∼S5에 의해 회로의 접지전위가 부여된다. 그리고, 웰스위치WELL-SW에 의해 웰PW에는 회로의 접지전위와 같은 바이어스전압이 부여된다.
이 상태에 의해, 제1게이트 절연막에 F - N터널전류가 흘러 N+층 및 기판P의 표면반전층N에서 전자가 플로팅게이트에 주입된다. 이 결과, 메모리셀Q00∼Q03은 약5V정도의 높은 임계값전압을 갖도록 높아진다. 이 때, 비선택의 워드선에 있어서는 데이타선 또는 기판과 동일한 접지전위가 부여되지 않으므로, 상기와 같은 터널전류가 흐르는 일은 없으므로, 메모리셀Qj0∼Qj3등은 원래의 기억상태를 유지하고 있다.
상기와 같이 소거동작은 워드선 단위로 실행되므로, 여러개의 워드선 또는 필요에 따라 전체 워드선을 상기와 같은 소거용 고전압VPPE로 하는 것에 의해, 그들에 접속되는 메모리셀의 기억정보를 일제히 소거시키도록 해도 좋다.
제40도에는 상기와 같은 정전압에 의한 라이트동작 및 소거동작이 실행되는 불휘발성 기억장치의 1 실시예의 개략적인 구조단면도가 도시되어 있다. 상기와 같이 플래시메모리가 형성되는 P형웰의 전위를 라이트동작과 소거동작으로 전환하도록 하기 위해, 제1N웰에 상기와 같은 메모리셀이 형성되는 P형웰이 마련된다. 즉, 메모리매트부는 2중웰내에 형성된다.
이 실시예에서는 정전압만을 사용해서 라이트와 소거동작이 실행되므로, X디코더XD가 간단하게 되어 디코더사이즈의 소형화가 가능해진다. 또, 이것에 따라 정전압/부전압의 전환이 불필요하게 됨과 동시에, X디코더XD에 있어서 부바이어스가 불필요하게 된다. 승압회로가 1개의 승압회로로 공용할 수 있으므로 회로의 간소화와 저소비전력화가 도모된다. 즉, 1개의 승압회로에서 VPP(16V)를 발생시키고, 그것을 강압해서 VPP1을 형성하도록 하면 좋다. 이와 같은 강압회로에는 MOSFET의 임계값전압을 사용한 레벨 시프트회로를 이용할 수 있다.
제41도에는 본 발명에 관한 불휘발성 기억장치의 메모리 어레이부의 다른 1 실시예의 회로도가 도시되어 있다. 이 실시예에 있어서는 알루미늄등으로 이루어지는 주데이타선D0∼D4에 대해서, 끝의 주데이타선D0을 제외하고, 2개씩의 매립데이타선이 접속된다.
즉, 주데이타선D1∼D4중 기수의 데이타선D1, D3에는 위쪽에 스위치Q1과 Q2가 마련되어 기수번째의 매립층 데이타선d1과 d3, d5와 d7이 마련된다. 상기 주데이타선D1∼D4중 우수의 데이타선D2, D4에는 아래쪽에 스위치Q3과 Q4가 마련되고, 우수번째의 매립데이타선d2와 d4, d6과 d8이 마련된다. 끝의 데이타선D0에는 상기 우수의 데이타선으로 간주되어 아래쪽에 스위치Q4가 마련되고, 매립데이타선d0이 마련된다.
상기와 같은 구성에 있어서는 알루미늄등으로 미루어지는 주데이타선D0∼D4가 2비트(2개의 매립데이타선)에 1개의 비율로 형성된다. 이것에 의해, 워드선방향의 사이즈가 알루미늄층으로 이루어지는 주데이타선의 피치에 제악받지 않게되므로, 메모리셀 사이즈를 작게할 수 있다.
상기 매립데이타선의 선택을 위한 스위치가 마련되고, 선택매립데이타선에 대응한 스위치MOSFETQ1, Q3의 게이트에는 스위치S6과 S8과 같이 고전압VPP1을 공급하고, 비선택의 매립데이타선에 대응한 스위치MOSFETQ2와 Q4의 게이트에는 스위치S7과 S9와 같이 전원전압VCC가 공급된다. 라이트동작에 있어서 메모리매트가 형성되는 P형웰PW는 상기 전원전압VCC가 공급되어 있으므로, 상기 비선택 매립데이타선의 스위치Q2와 Q4는 오프상태로 된다. 이하, 워드선 선택스위치와 데이타선 선택스위치에 의해 상기와 같은 선택/비선택의 전압이 공급되고, 상기 제38도와 마찬가지로 라이트동작이 실행된다.
제42도에는 상기 주데이타선과 매립데이타선으로 이루어지는 메모리어레이에 대해서 정전압에 의한 소거동작을 실행하는 경우의 1 실시예의 회로도가 도시되어 있다. 이 실시예에 있어서는 데이타선이 주데이타선과 매립데이타선으로 구성되어 있다. 즉, 소거동작에서 매립데이타선 선택용 스위치MOSFETQ1∼Q4의 게이트에는 전원전압VCC가 공급되어 모두 온상태로 된다. 이 때, P형웰PW에는 스위치S12에 의해 회로의 접지전위가 부여되어 있다. 이하, 워드선 선택스위치와 데이타선 선택스위치에 의해 상기와 같은 선택/비선택의 전압이 공급되어 상기 제39도와 마찬가지로 소거동작이 실행된다.
제43도에는 상기 주데이타선과 매립데이타선으로 이루어지는 메모리어레이에 대해서 리드동작을 실행하는 경우의 1 실시예의 회로도가 도시되어 있다. 이 실시예에서는 매립데이타선 선택스위치에 의해 라이트동작과 마찬가지로 스위치MOSFETQ1과 Q3이 선택된다. 단, 선택레벨은 VCC이고, 비선택레벨은 0V이다. 이 때에는 상기 라이트와 달리 메모리매트부가 형성되는 P형웰PW에는 스위치S12에 의해 회로의 접지전위가 부여되어 있다. 이하, 워드선 선택스위치와 데이타선 선택스위치에 의해, 상기와 같은 선택/비선택의 전압이 공급되어 메모리셀의 리드가 실행된다.
제44도에는 상기 주데이타선과 매립데이타선으로 이루어지는 메모리어레이부의 다른 1 실시예의 회로도가 도시되어 있다. 제45도에는 제44도에 대응하는 평면 레이아우트도가 도시되어 있고, 제46(a)도∼제46(c)도 및 제47(a),(b)도에는 각각 제45도의 상기 레이아우트에 있어서의 e, a, b, d, c방향의 단면구조도가 도시되어 있다.
이 실시예에서는 스위치부 (트랜스퍼) Tr1, Tr2에 1개의 매립 데이타선의 선택을 위해, 엔한스먼트형 MOSFETQ1, Q2, Q3, Q4와 디플렉션형 MOSFETQ1′, Q2′, Q3′, Q4′의 직렬회로가 사용된다. 이와 같은 스위치구성은 종래의 종형 마스크ROM에 있어서의 컬럼스위치와 동일하다. 이와 같은 스위치 구성으로 하는 것에 의해, 스위치부의 레이아우트를 용이하게 할 수 있다.
매립데이타선의 선택을 실행하는 스위치부 (트랜스퍼) Tr1, Tr2의 트랜스퍼MOSFET는 고내압MOSFET와 같은 게이트절연막(7)과 제1도체층(9)에 의해 구성된다. 소오스, 드레인의 확산층은 메모리셀과 같은 저불순물농도의 N-형 반도체영역(13)과 고불순물농도의 N+형 반도체영역(16)에 의해 구성된다. 상기 제1도체층(9)를 덮도록 제2도체층(20)이 형성되고, 제1도체층(9)와 제2도체층(20)은 제2배선층(31)(알루미늄AL)에 의해 단락되어 있다. 단락은 필드절연막(5)의 영역에서 소정간격마다 실행된다. 트랜스퍼MOSFET는 1개건너 그 채널에 N형반도체영역(402)가 형성되고, 디플렉션형 MOSFET 또는 게이트전극의 전위에 의존하지 않는 도체층으로써 작용하고 있다.
메모리부에 있어서, 워드선으로 되는 제2도체층(20)의 하부에 제1도체층(9)로 이루어지는 플로팅게이트가 격리되어 구성되고, 각각의 플로팅게이트간에 매립데이타선으로 되는 N형 반도체영역(12), (13), (16)이 구성된다. N형 반도체영역(12), (13), (16)은 트랜스퍼MOSFET를 거쳐 데이타선으로 되는 제1배선층(28)(AL1)에 접속되어 있다.
워드선은 트랜스퍼MOSFET와 마찬가지로 제2배선층(31)에 의해 단락된다. 워드선간의 영역에서는 N형 반도체영역(12), (13), (16)간에 P형 반도체영역(402)가 마련되고, 전기적으로 분리(펀치스루 스톱퍼)를 실행하고 있다. 플로팅게이트(제1도체층(9))의 하부는 터널전류를 흐르게하는 얇은 게이트절연막((1)과 고내압MOSFET와 같은 두꺼운 게이트절연막(7)로 구성되고, 용량결합에 의해 플로팅게이트가 보다 높은 전위로 되도록 되어 있다.
제47(b)도와 같이 플로팅게이트의 하부에 마련되는 터널전류를 흐르게하는 얇은 게이트절연막(8)과 두께가 두꺼운 게이트절연막(7)은 다음과 같이 해서 형성할 수 있다. 반도체기판표면에 열산화법에 의해 형성된 20nm정도의 막두께로 된 절연막상에 CVD법에 의해 50nm정도의 막두께의 질화실리콘막을 형성한다. 다음에, 포토레지스트를 마스크로 해서 터널영역 이외의 질화실리콘막을 제거한다. 상기 질화실리콘막을 마스크로 해서 열산화법에 의해 50∼80nm정도의 막두께의 두꺼운 게이트절연막(7)을 형성한다.
상기 질화실리콘막을 계거한 후에 열산화막을 제거하고, 희생산화(10∼20nm)를 실행한다. 희생산화막 제거에 터널절연막으로 되는 8∼10nm정도의 게이트절연막(8)을 형성한다. 이 때 게이트절연막(7)은 30∼50nm의 막두께로 된다. 게이트절연막(8)의 형성시에 포토레지스트를 마스크로 해서 기판이 노출하지 않으므로 양호한 막질의 게이트절면막(8)이 얻어진다. 또, 이 구조에 있어서는 리드시에 막두께가 두꺼운 게이트절연막(7)의 하부에도 채널이 형성된다. 이 결과, 이만큼 메모리전류가 많아져 저전압 리드 또는 고속리드에 유리하게 된다.
제54도에는 본 발명에 관한 불휘발성 기억장치에 있어서의 메모리매트부의 또다른 1 실시예의 회로도가 도시되어 있다. 이 실시예에 있어서도 제26도와 마찬가지로 블럭분할에 의해 메모리매트가 구성된다. 예시적으로 도시되어 있는 데이타선D0∼D4에는 메모리매트(블럭)의 위쪽과 아래쪽으로 나누어 블럭선택용 스위치MOSFETQ1∼Q4가 마련된다.
상기 대표적으로 예시되어 있는 데이타선D0∼D4중, 기수번호가 붙여진 데이타선D1과 D3에는 메모리매트의 위쪽에 스위치MOSFETQ1과 Q3이 마련되고, 메모리매트내의 블럭데이타선d1 및 d3과 접속된다. 이것에 대해서, 우수번호가 붙여진 데이타선D0, D2 및 D4에는 메모리매트의 아래쪽에 스위치MOSFETQ0, Q2 및 Q4가 마련되고, 메모리매트내의 데이타선d0, d2 및 d4와 접속된다.
상기와 같이 예시적으로 도시되어 메모리매트에 마련된 블럭데이타 선d0∼d4에 상기와 같은 메모리셀이 접속된다. 이 구성에서 메모리셀이 접속되는 블럭데이타선d0∼d4는 매립데이타선으로 된다. 이것에 대해서, 상기 스위치MOSFETQ1∼Q4를 거쳐 공통으로 마련되는 데이타선D0∼D4등은 알루미늄등으로 이루어지는 저저항의 금속배선층으로 구성되는 주데이타선이다.
라이트동작에 있어서는 선택블럭에 대응한 스위치MOSFETQ1∼Q4등을 온상태로 해서 상기와 같은 라이트동작이 실행된다. 이 구성에서는 비선택의 메모리블럭에 있어서 상기와 마찬가지로 블럭데이타선이 플로팅상태로 되고, 라이트동작에 의한 스트레스가 일체 걸리지 않는다.
리드동작에 있어서는 블럭데이타선의 실질적인 길이가 메모리셀이 접속하는 곳과 관계없이 일정해진다. 즉, 메모리셀Q00에 대해서 고농도측으로 되는 블럭데이타선 d1은 그것과 근접해서 마련되는 스위치MOSFETQ1을 통해 주데이타선D1과 접속된다. 메모리셀Q00에 대해서 저농도측으로 되는 블럭데이타선d0은 그 상단부에서 접속되고, 그 다른쪽끝에 마련되는 스위치MOSFETQ0을 통해 주데이타선D0에 접속된다.
이것에 대해서, 중간부의 메모리셀Qi0에 있어서는 블럭데이타선d1의 상반분과 스위치MOSFETQ1을 거쳐 주데이타선D1에 접속되고, 블럭데이타선d0의 하반분과 스위치MOSFETQ0을 거쳐 주데이타선D0에 접속된다. 그리고, 최하단의 메모리셀Qi0은 그것과 근접해서 마련되는 스위치MOSFETQ0을 거쳐 주데이타선D0에 접속되고, 블럭데이타선d1에는 하단부에서 접속되어 그 상단측에서 스위치MOSFETQ1을 거쳐 주데이타선D1에 접속된다.
이와 같이, 1개의 메모리셀에 있어서는 그 접속위치에 관계없이 거의 1개의 블럭데이타선이 접속된다. 이것에 의해, 메모리셀을 선택할 때의 블럭데이타선의 기생저항 및 기생용량을 거의 균일하게 할 수 있으므로, 센스동작을 안정하게 실행하도록 할 수 있다. 즉, 제26도와 같이 블럭의 위쪽에 스위치MOSFET를 마련한 경우에 상단측의 메모리셀에서는 블럭데이타선의 실효길이를 “0”으로 할 수 있지만, 하단측의 메모리셀에서는 블럭데이타선의 실효길이가 블럭데이타선의 2배로 길어져 버린다.
상기와 같은 블럭분할에 있어서는 블럭선택시의 데이타선 저항을 균일하게 할 수 있으므로, 라이트모드에서는 메모리셀의 접속위치에 대해서 라이트전압의 편차가 작아져 라이트동작의 안정화가 도모된다. 리드동작에서는 저전압에서의 고속리드가 가능해진다.
제55도에는 제54도의 실시예에 대응한 메모리매트의 1 실시예의 레이아우트도가 도시되어 있다. 동일도면에는 가로방향으로 워드선W10∼W1i가 연장되도록 배치된다. 이것과 평행하게 메모리매트의 상하로 스위치MOSFETQ1, Q3등을 구성하는 상부 트랜스퍼Tr1 및 스위치MOSFETQ0, Q2, Q4등을 구성하는 하부 트랜스퍼Tr2의 블럭선택선WB1이 인장된다.
세로방향으로는 블럭데이타선을 구성하는 확산층이 형성된다. 이 확산층상에 알루미늄등으로 이루어지는 주데이타선(28)이 배치된다. 주데이타선은 1개건너 위쪽과 아래쪽으로 콘택트홀(27)이 마련된다. 이 콘택트홀(27)은 그 상하에 배치되는 다른 메모리블럭에 대해서도 공용된다. 즉, 상기 1개의 콘택트홀에 의해 인접하는 블럭선택용의 2개의 스위치MOSFET가 공통으로 주워드선에 접속된다.
상기와 같이 한쪽이 고농도로 되고, 다른쪽이 저농도로 된 소오스, 드레인을 갖는 확산층상에 플로팅게이트(9)가 배치된다. 이 플로팅게이트(9)의 위에는 컨트롤게이트와 일체적으로 형성되는 워드선이 배치된다.
제56(a)도∼제56(d)도, 제57(a),(b)도에는 각각 제55도의 화살표e, a, a, b, d, c방향의 소자구조의 단면도가 도시되어 있다. 그 중에서 제56(a)도에는 화살표e방향에서의 소자구조의 단면도가 도시되어 있다. 이 부분은 블럭선택선과 평행한 단면로써, 제1도체층(9)에 의해 블럭선택선WB1이 구성된다.
이 제1도체층(9)상에 제2게이트절연막(18)을 거쳐 제2도체층(20)이 형성된다. 특히 제한되지 않지만, 상기 2개의 도체층(9)와 (20)을 적절하게 접속해서 블럭선택선의 배선저항값을 작게하도록 구성한다. 예를 들면, 상기 제45도에 있어서의 우측 부분에 대응하는 부분에서 상기 2개의 도체층(9)와 (20)이 접속된다.
제56(b)도에는 화살표a방향에서의 소자구조의 단면도가 도시되어 있다. 이 부분은 워드선과 평행한 단면도로써, N-형 반도체영역(13)중에 N+형 반도체영역(12)가 형성되고, 한쪽에서는 플로팅게이트(9)가 바깥쪽의 N-형 반도체영역(13)과만 오버랩하도록 하고, 다른쪽에서는 안쪽의 N+형 반도체영역(12)까지 연장하여 오버랩하도록 된다.
이 실시예에서는 플로팅게이트와 소오스, 드레인의 기생용량을 작게하고, 플로팅게이트와 컨트롤게이트의 기생용량을 크게하기 위해, 플로팅게이트의 워드선방향의 양쪽에 비교적 두께가 두꺼운 산화막(504)가 형성된다. 이와 같은 산화막을 형성해서 플로팅게이트(9)의 워드선방향의 크기를 크게하고, 그 위에 형성되는 컨트롤게이트(워드선)(20)과의 기생용량을 그만큼 크게하면서 그 아래에 배치되는 확산층(12), (13)과는 상기의 두께를 비교적 두껍게 형성한 산화막(504)를 개재시키는 것에 의해 기생용량을 증가시키지 않게 하는 것이다. 이와 같은 구성에 의해, 워드선측에서의 라이트전위에 대응해서 플로팅게이트의 전위를 크게할 수 있으므로 라이트효율을 향상시킬 수 있다.
제56(c)도에는 화살표a방향에서의 다른 실시예의 소자구조 단면도가 도시되어 있다. 이 실시예에서는 상기 N+형 반도체영역(12)와 나란히 N-형 반도체영역(13)이 형성된다. 이와 같은 소오스, 드레인(블럭데이타선)의 구조만이 다르고, 다른 구성은 (B)와 동일하다.
제56(d)도에는 화살표b방향에서의 소자구조의 단면도가 도시되어 있다. 이 부분은 워드선과 평행하게 자른 단면도로써, 블럭데이타선간의 구조가 명확하게 된다. 즉, 확산층(12), (13)으로 이루어지는 블럭데이타선 사이에는 P형 채널 스톱퍼영역(402)가 형성되어 인접하는 메모리셀간에서 누설전류가 흐르지 않게 된다. 제56(a)도∼제56(d)도에 있어서, (28)은 데이타선 (주데이타선)이고, 상기 제2도체층(20)상에 형성된 절연막(26)을 거쳐 알루미늄등의 금속층으로 구성된다. (1)은 반도체기판이고, (4)는 메모리셀이 형성되는 부분에 형성된 웰영역이다. 그리고, 필드절연막(5) 아래에 형성된 것은 P형의 채널 스톱퍼이다.
제57(a)도에는 화살표d방향에서의 소자구조의 단면도가 도시되어 있다. 이 부분은 데이타선에 따른 단면도로써, 주데이타선(28), 블럭데이타선(12), (13) 및 스위치MOSFET의 관계가 명확하게 된다. 즉, 스루홀(27)에 의해 주데이타선(28)이 스위치MOSFET를 구성하는 확산층과 접속된다. 스위치MOSFET를 구성하는 다른쪽의 확산층(21)과 (24)는 확산층(24)가 연장해서 블럭데이타선을 구성하는 확산층(12), (13)과 접속된다. 저농도의 N-형 반도체영역(21)은 스위치MOSFET의 내압을 높게하기 위해 마련되는 것이다.
제57(b)도에는 화살표c방향에서의 소자구조의 단면도가 도시되어 있다. 이 부분은 데이타선과 평행하게 자른 단면도로써, 데이타선방향에 따른 메모리셀 상호와 스위치MOSFET의 관계가 명확해진다. 즉, 메모리매트내의 데이타선방향과 나란한 메모리셀은 P형 채널 스톱퍼영역(402)가 형성되어 인접하는 메모리셀 간에서 누설전류가 흐르지 않게 된다. 스위치MOSFET의 블럭데이타선측의 반도체영역(24)는 필드절연막에 의해 절단되어 있고, 이 필드절연막이 형성되지 않은 상기 주데이타선의 하부에 있어서 블럭데이타선측으로 연장하여 접속된다.
스위치MOSFET의 게이트폭은 블럭데이타선(매립데이타선)(12), (13)의 피치의 약2배의 폭을 갖도록 된다. 단, 이 폭은 저지분리용 필드절연막(5)의 폭의 부분을 포함하는 것이다. 이와 같은 넓은 게이트폭을 갖는 것이므로, 스위치MOSFET의 온저항을 충분히 작게 형성할 수 있다.
제58(a)도∼제58(c)도와 제59도에는 상기 제54도∼제57도를 사용해서 설명한 불휘발성 기억장치의 제조방법을 설명하기 위한 제조공정의 단면도가 도시되어 있다. 동일도면에는 상기와 같은 플래시메모리 이외에 고내압의 N채널형 MOSFET(HNMOS)와 고내압의 P채널형 MOSFET(HPMOS), 통상의 N채널형 MOSFET(NMOS)와 통상의 P채널형 MOSFET(PMOS)도 함께 도시되어 있다.
제58(a)도에 있어서, ① 상기 제34(a)도 및 (b)와 마찬가지로 P-형 반도체기판1의 하나의 주면에 2개의 N형 웰영역(2), (3)과 P형 웰영역(4) 및 두께가 두꺼운 필드절연막(5)와 그 밑에 채널 스톱퍼(6)이 형성된다.
② 열산화막(501), 그 위에 CVD법에 의해 질화실리콘막(502) 및 CVD법에 의해 산화실리콘막(503)을 순차로 형성하고, 매립데이타선(소오스, 드레인 확산층)영역상의 상기 질화실리콘막(502)와 산화실리콘막(503)을 포토레지스트막을 마스크로 해서 에칭제거한다.
③ 상기 포토레지스트막을 제거한 후에 새로이 포토레지스트막으로 이루어지는 마스크를 형성해서 상기 실리콘막(502)와 (503)의 한쪽끝을 덮도록 하여 고농도의 N+형 반도체영역(12)를 이온주입법에 의해 형성한다.
④ 상기 포토레지스트막을 제거한후에 열처리에 의해 상기 N+형 반도체영역(12)를 열확산한다. 이 열처리는 N+형 반도체영역(12)가 후에 형성되는 플로팅게이트와 오버랩하도록 하기 위한 것이다.
⑤ 질화실리콘막(502), 산화실리콘막(503)을 마스크로 해서 저농도로 이루어지는 N-형 반도체영역(13)을 이온주입법에 의해 형성한다.
이상에 의해, 매립데이타선은 한쪽끝의 저농도의 N-형 반도체영역(13)의 폭이 넓게 되고 다른쪽끝의 폭이 좁아진다. 상기 질화실리콘막(502)를 N-형 반도체영역(13)의 이온주입시의 마스크로 되는 것 이상으로 두껍게 형성하면, 산화실리콘막(503)은 불필요하다. 또, 제56(c)도와 같은 구조로 할 때에는 상기 ⑤에 있어서 포토레지스트막을 마스크로 해서 N-형 반도체영역(13)을 형성하면 좋다.
제58(b)도에 있어서, ① 산화실리콘막(503)을 제거한 후에, 질화실리콘막(502)를 마스크로 해서 열산화법에 의해 약200nm정도의 비교적 두께가 두꺼운 산화실리콘막(504)를 매립데이타선의 상부에 형성한다.
② 상기 질화실리콘막(502)를 제거하여 제34(b)도 및 제34(c)도와 마찬가지로 해서, 플래시메모리의 터널영역으로 되는 제1게이트 절연막(8), 고내압MOSFET(HNMOS, HPMOS)의 게이트절연막(7)을 형성한다. 이 때, 상기 메모리블럭(메모리매트) 선택용 스위치MOSFET의 게이트절연막도 상기 고내압용 MOSFET의 게이트절연막(7)과 동시에 형성된다.
제58(c)도에 있어서, ① 플로팅 게이트, 고내압MOSFET (HNMOS, HPMOS)의 게이트전극으로 되는 제1도체층(9)를 형성하여 소정의 형상으로 되도록 패터닝을 실행한다.
② 상기 제35(b)도와 마찬가지로 해서, 플로팅게이트과 컨트롤게이트간의 제2게이트절연막(18) 및 통상의 MOSFET (NMOS, PMOS)의 게이트절연막(19)를 형성한다.
제59도에 있어서, ① 상기 제35(c)도와 제36(a)도와 마찬가지로 해서, 컨트롤게이트와 통상의 MOSFET (NMOS, PMOS)의 게이트전극으로 되는 제2도체층(20)을 형성한다. 그후에 소정의 형상으로 되도록 패터닝을 실행한다.
② 상기 실시예와 마찬가지로 해서, 고내압MOSFET(HNMOS, HPMOS)나 통상의 MOSFET(NMOS, PMOS)를 구성하는 저농도의 N-형 반도체영역(21), P-형 반도체영역(22) 및 고농도의 N+형 반도체영역(24), P+형 반도체영역(25)를 각각 형성한다.
매립데이타선 상부의 산화실리콘막(504)를 형성하기 위해, 질화실리콘막(502)는 필드절연막(5)를 형성할 때에 사용하는 질화실리콘막과 공용해도 좋다. 즉, ① 질화실리콘막(502)에 의해 필드절연막(5)를 형성한다. ② 이 질화실리콘막(502)를 남기고, 매립데이타선 영역의 질화실리콘막(502)를 패터닝한다. ③ 그 후는 제58(a)도와 동일하게 한다.
제60도에는 본 발명에 관한 메모리셀부의 다른 1 실시예의 소자 구조의 단면도가 도시되어 있다. 이 실시예에서는 플로팅게이트로 되는 제1도체층(9)를 도면중에서 아래쪽으로 치우치게 하고, 매립데이타선인 고농도의 N+형 반도체영역(12)와의 오버랩면적을 줄여 기생용량을 저감시킨다. 이것에 의해, 라이트동작시에 있어서 N+형 반도체영역(12)에 부가되는 전압에 의해, 플로팅게이트의 전위가 변동하는 것을 방지할 수 있다.
본 발명은 F - N터널전류에 의해 라이트와 소거를 실행하게 하는 것이다. 그리고, 열전자가 발생하지 않는 리드전압을 사용하면, 제1도의 실시예에 있어서 고농도의 소오스, 드레인측에서 메모리전류를 흐르게 할 수 있다. 본원 발명자는 이것에 착안하여 종래의 EPROM을 구성하는 적층게이트구조의 메모리소자에 있어서, 플로팅게이트와 기판표면간의 절연막을 상기 제1게이트절연막과 같은 터널절연막으로 해서 불휘발성 기억장치를 구성할 수 있다는 것을 발견하였다.
제48도에는 본 발명에 관한 불휘발성 기억장치의 다른 1 실시예의 개략적인 회로도가 도시되어 있다. 메모리어레이는 공지의 EPROM과 마찬가지로 컨트롤게이트와 플로팅게이트로 이루어지는 적층게이트구조의 기억소자가 NOR형으로 구성된다. 단, 기억소자의 플로팅게이트 아래의 절연막이 상기와 같은 터널절연막으로 구성된다.
이와 같은 메모리셀의 라이트, 소거 및 리드동작을 위해, 메모리셀의 컨트롤게이트가 접속되는 워드선에는 스위치의 형태로 도시된 X디코더XD에 의해 라이트용, 소거용 및 리드용의 VDISW, VWW, VEW, VRW 및 GND의 5종류의 전압이 선택적으로 공급된다. 이것에 대해서, 기억소자의 드레인이 접속되는 데이타선에는 마찬가지로 스위치형태로 도시되어 Y디코더YD에 의해 플로팅상태 (OPEN), VWD, VRD 및 GND의 4종류의 전압이 선택적으로 공급된다. 또, 기억소자의 소오스가 접속되는 소오스선에는 소오스스위치SS에 의해 플로팅상태 (OPEN) 또는 GND가 선택적으로 공급된다. 상기 전압VWW는 - 10V, VEW는 15V, VRW는 5V, VWD는 5V, VRD는 1.5V와 같은 전압으로 된다.
제49(a)도∼제49(c)도에는 상기 메모리어레이부의 레이아우트와 단면도가 도시되어 있다. 제49(a)도에는 평면레이아우트도가 도시되어 있고, (b)에는 그 A-A′ 단면도, (c)에는 B-B′단면도가 도시되어 있다.
동일도면에 있어서, 제1게이트절연막은 상기와 같이 8∼10nm과 같은 얇은 터널절연막으로 구성된다. 또, 소오스, 드레인의 확산층은 낮은 불순물농도의 N-형반도체영역에 높은 불순물농도의 N+형 반도체영역이 형성되어 구성된다. 이와 같은 구성으로 하는 것에 의해, 리드전압을 1.5V와 같은 저전압으로 함과 동시에, 리드시의 드레인 근방에서의 열전자의 발생을 억제하여 리드에 따른, 잘못된 소거를 방지하고 있다. 이와 같은 2중확산구조는 상기 고내압MOSFET와 유사한 구조로 해도 얻을 수 있다.
제50(a),(b)도에는 각각 상기 제48도의 불휘발성 기억장치의 라이트동작의 1예를 설명하기 위한 개략적인 회로도와 개략적인 구조단면도가 도시되어 있다. 이 실시예에 있어서도 상기와 마찬가지로 메모리셀의 플로팅게이트FG에서 전자를 F - N터널전류에 의해 드레인측으로 빼내는 것을 라이트동작이라 한다.
선택워드선에는 -10V와 같은 라이트전압VWW가 공급된다. 다른 비선택워드선에는 0V와 같은 VDISW가 공급된다. 이 때, 소오스선은 모두 플로팅상태로 된다. 선택데이타선에는 5V와 같은 라이트전압VWD가 공급되고, 비선택데이타선은 회로의 접지 전위로 된다.
이 상태에서는 제50(b)도와 같이 선택비트의 메모리셀에 있어서 컨트롤게이트와 드레인간에 15V와 같은 높은 전압이 인가되고, 플로팅게이트에서 드레인으로 향해 터널전류가 흘러 라이트동작이 실행된다. 이것에 대해서, 데이타선이 선택상태로 되고, 워드선이 비선택으로 되는 것에서는 상기 컨트롤게이트와 드레인간에 5V정도 밖에 인가되지 않으므로, 터널전류가 발생하지 않아 라이트동작이 실행되지 않는다. 워드선이 선택상태이고, 데이타선이 비선택인것에서는 컨트롤게이트와 드레인간에 10V정도밖에 인가되지 않으므로 터널전류가 발생하지 않고, 따라서 마찬가지로 라이트동작이 실행되지 않는다.
제51(a),(b)도에는 각각 상기 제48도의 불휘발성 기억장치의 소거동작의 1예를 설명하기 위한 개략적인 회로도와 개략적인 구조단면도가 도시되어 있다. 이 실시예에 있어서도 상기와 마찬가지로 메모리셀의 플로팅게이트FG를 F - N터널전류에 의해 전자를 주입하는 것을 소거동작이라 한다.
선택워드선에는 15V와 같은 소거전압VWE가 공급된다. 다른 비선택워드선에는 0V가 공급된다. 이 때, 소오스선은 모두 회로의 접지전위로 된다. 데이타선은 모두 회로의 접지전위로 된다.
이 상태에서는 제51(b)도와 같이 선택워드선의 메모리셀에 있어서 컨트롤게이트와 드레인, 소오스 및 기판간에 15V와 같은 높은 전압이 인가되고, 플로팅게이트를 향해 터널전류가 흘러 소거동작이 실행된다. 이것에 대해서, 워드선이 선택상태로 되는 것에서는 모두 회로접지전위GND의 같은 전위로 되므로 터널전류가 발생하지 않고, 따라서 소거동작이 실행되지 않는다.
제52(a),(b)도에는 각각 상기 제48도의 불휘발성 기억장치의 리드동작의 1예를 설명하기 위한 개략적인 회로도와 개략적인 구조의 단면도가 도시되어 있다. 선택워드선에는 5V와 같은 리드전압VRW가 공급된다. 다른 비선택워드선에는 0V가 공급된다. 이때, 소오스선은 모두 회로의 접지전위로 된다. 선택데이타선에는 1.5V와 같이 낮은 전위로 된 리드저압VRD가 공급되고, 비선택 데이타선은 회로의 접지전위로 된다.
이 상태에서는 제52(b)도와 같이 선택메모리셀에 있어서 상기와 같은 라이트동작이 실행되어 임계값전압이 낮아지고 있다면, 드레인에서 소오스로 향해 메모리전류가 흐른다. 만일, 라이트가 실행되어 있지 않으면, 메모리전류가 흐르지 않는다. 이와 같은 메모리전류의 유무를 센스앰프가 센스해서 리드데이타를 형성한다.
제53(a),(b)도에는 각각 상기 NOR형의 불휘발성 기억장치의 라이트동작의 다른 1실시예의 개략적인 회로도와 개략적인 구조의 단면도가 도시되어 있다. 이 실시예에 있어서도 상기와 마찬가지로 메모리셀의 플로팅게이트FG에서 전자를 F - N터널전류에 의해 드레인측으로 빼내는 것을 라이트동작이라 한다.
선택워드선에는 -10V와 같은 라이트전압VWW가 공급된다. 다른 비선택워드선에는 5V와 같은 VDISW가 공급된다. 이 때, 소오스선에는 2V와 같은 바이어스전압이 인가된다. 선택데이타선에는 5V와 같은 라이트전압VWD가 공급되고, 비선택데이타선은 플로팅상태 (OPEN)로 된다.
상기와 같이 소오스선에 2V의 바이어스전압을 인가하는 것에 의해, 워드선이 5V, 데이타선이 5V로 되는 비선택비트에서의 누설전류의 발생을 방지할 수 있다. 또, 상기에 의해 비선택워드선에 5V가 인가되어 있으므로 라이트시의 데이타디스터브를 방지할 수 있다.
제53(b)도와 같이 드레인부에서는 N+층이 플로팅게이트 아래까지 연장해서 오버랩하도록 되고, 소오스부에서는 N+층이 플로팅게이트 아래까지 연장하지 않도록, 즉 플로팅게이트는 N-층과만 오버랩하도록 하여 소오스측에서 라이트전류가 흐르지 않도록 한다. 이 방법은 소오스와 드레인이 다를뿐, 상기 제1도의 실시예와 동일하다.
이상 설명한 본원 발명에 관한 불휘발성 기억장치에 있어서는 F - N터널전류를 사용해서 라이트동작과 워드선을 최소단위로 하는 일괄소거를 실행하는 것이므로, 내부회로에 의해 형성된 라이트전압 및 소거전압에 의해 동작시킬 수 있다. 이것에 의해, 불휘발성 기억장치를 마이크로컴퓨터등의 시스템상에 내장한 상태에서 라이트/소거를 실행하도록 할 수 있다. 또, 동작전압은 상기 5V 또는 3V와 같은 하나의 전원에 의해 동작시킬 수 있으므로, 시스템의 전원장치가 간단해진다.
상기와 같이 터널전류에 의해 라이트가 실행되는 것에 착안하여 여러개의 비트에 동시에 라이트하도록 해도 좋다. 예를 들면, 제1도의 실시예에서는 1개건너 데이타선의 메모리셀에 동시에 라이트하도록 할 수 있다. 이 때문에, 입력버퍼에 래치회로가 마련되고, 1개의 워드선중 1개건너 메모리셀에 대응한 데이타를 일단 유지시켜 그것을 상기와 같이 일제히 라이트하도록 한다.
본 발명에서는 플로팅게이트에서 터널전류에 의해 전자들 빼내는 것을 라이트동작이라 하고, 플로팅게이트에 전자를 주입하는 것을 소거동작이라 하고 있다. 이 구성에 있어서는 특히 제1도나 제48도의 실시예와 같이 메모리셀이 하나의 소자로 구성될 때에 유리하게 된다. 왜냐하면, 소거동작은 워드선을 최소단위로 하는 일괄소거의 형태를 채택하므로, 소거검증을 실행하는 것이 번거럽다. 그러나, 본 발명에서 소거동작은 기억소자의 임계값을 높게하는 방향으로 제어한다. 이 때문에, 종래의 플래시ROM과 같이 과소거에 의해 기억소자가 디플렉션모드로 되어 리드를 할수 없게 해버릴 염려가 없기 때문이다.
이것에 대해서, 라이트동작은 기본적으로 1개의 메모리셀을 선택해서 라이트동작이 실행된다. 이 때문에, 라이트동작과 라이트검증을 반복한다고 하는 고속알고리즘에 의해 비교적 간단히 라이트량을 정밀도 좋게 제어할 수 있다. 이와 같이 라이트량을 정밀도 좋게 제어해 두면, 소거동작은 그것을 기준으로 한 전자의 주입을 실행할 수 있으면 좋으므로, 전체적으로 라이트/소거동작을 제어하기 쉬워지는 것이다.
상기의 실시예에서 얻어지는 작용효과는 다음과 같다.
1) 제1도전형의 반도체기판의 하나의 주면에 제1게이트절연막을 거쳐 플로팅게이트들 마련하고, 이 플로팅게이트의 상부에 제2게이트 절연막을 거쳐 컨트롤게이트를 마련하고, 상기 플로팅게이트를 사이에 두도록 반도체기판상에 형성된 제2도전형의 한쌍의 소오스, 드레인을 구성하는 반도체영역중의 한쪽에 소오스, 드레인에 있어서 플로팅게이트와 오버랩하는 부분에 저농도의 제2도전형의 반도체영역을 마련하고, 플로팅게이트에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 상기 한쌍의 소오스, 드레인중의 다른쪽의 소오스, 드레인으로 전자를 빼내는 라이트동작, 상기 한쌍의 소오스, 드레인 또는 반도체기판에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 플로팅게이트에 전자를 주입하는 소거동작, 상기 컨트롤게이트의 전위를 높게해서 한쪽의 소오스, 드레인영역에서 다른쪽의 소오스, 드레인 영역으로 메모리전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다. 이 구성에 의해, 하나의 소오스, 드레인을 워드선방향으로 인접하는 2개의 메모리셀에 대해서, 데이타선 또는 소오스선으로서 서로 공용할 수 있으므로 메모리셀 사이즈의 실질적인 소형화가 가능해지고, 터널전류에 의해 라이트동작과 소거동작을 실행하는 것이므로, 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있는 효과가 얻어진다.
2) 제1도전형의 반도체기판의 하나의 주면에 형성된 한쌍의 소오스, 드레인을 구성하는 제2도전형의 반도체영역중 한쪽의 소오스, 드레인영역에 대해서 제1게이트절연막을 거쳐 한쪽끝이 오버랩하도록 플로팅게이트를 형성하고, 이 플로팅게이트의 상부 및 그 다른쪽끝과 다른쪽의 소오스, 드레인간의 반도체기판 상부에 있어서 제2게이트절연막을 거쳐 컨트롤게이트를 마련하고, 플로팅게이트에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 상기 한쌍의 소오스, 드레인중의 한쪽의 소오스, 드레인으로 전자를 빼내는 라이트동작, 상기 한쪽의 소오스, 드레인 또는 반도체기판에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 플로팅게이트에 전자를 주입하는 소거동작, 상기 컨트롤게이트의 전위를 높게해서 다른쪽의 소오스, 드레인 영역에서 한쪽의 소오스, 드레인영역으로 메모리전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다. 이 구성에 의해, 1개의 소오스, 드레인을 워드선방향에 인접하는 2개의 메모리셀에 대해서 데이타선 또는 소오스선으로서 서로 공용할 수 있으므로 메모리셀 사이즈의 실질적인 소형화가 가능해지고, 터널전류에 의해 라이트동작과 소거동작을 실행하는 것이므로, 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있는 효과가 얻어진다.
3) 제1도전형의 반도체기판의 하나의 주면에 제1게이트절연막을 거쳐 마련된 플로팅게이트, 이 플로팅게이트의 상부에 제2게이트절연막을 거쳐 마련된 컨트롤게이트, 상기 플로팅게이트를 사이에 두도록 반도체기판상에 형성된 제2도전형의 한쌍의 소오스, 드레인을 구성하는 반도체영역을 구비하고, 플로팅게이트에서 제1게이트절연막을 통해, 흐르는 F - N터널전류에 의해 한쪽의 소오스, 드레인으로 전류를 빼내는 라이트동작, 상기 한쌍의 소오스, 드레인 또는 반도체기판에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 플로팅게이트에 전자를 주입하는 것에 의해 소거동작을 실행시키고, 상기 컨트롤게이트의 전위를 높게해서 열전자가 발생하지 않을 정도의 낮은 전위로 된 한쪽의 소오스, 드레인영역에서 다른쪽의 소오스, 드레인영역으로 메모리전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다. 이 구성에서는 종래의 EPROM의 일부를 변경하는 간단한 구성이고, 또 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있는 효과가 있다.
4) 상기 1)또는 2)에 있어서, 고농도영역을 저농도영역내에 형성하는 것에 의해, 리드시에 열전자의 발생을 방지할 수 있으므로, 라이트를 실행하는 데이타선과 같은 데이타선에서 메모리전류를 흐르게 할 수 있으므로, 데이타선의 선택회로의 간소화를 실행할 수 있는 효과가 얻어진다.
5) 터널전류에 의해 라이트가 실행되므로, 동시선택이 가능한 여러개의 비트 단위에서의 라이트를 실행하도록 하는 것에 의해서 라이트시간의 단축화, 즉 라이트동작의 실질적인 고속화를 도모할 수 있는 효과가 얻어진다.
6) 메모리블럭마다 스위치MOSFET를 마련하여 주데이타선과 메모리블럭의 매립데이타선을 접속할 때, 1개건너 위쪽과 아래쪽에 스위치MOSFET를 마련하는 것에 의해, 블럭데이타선 저항을 메모리셀의 위치와 관계없이 균일하게 할 수 있으므로, 라이트모드에서는 메모리셀의 접속위치에 대해서 라이트전압의 편차가 작아져 라이트동작의 안정화가 도모됨과 동시에, 리드동작에서는 저전압에서의 고속리드가 가능해지는 효과가 얻어진다.
7) 매립데이타선의 상부에 열산화법에 의해 비교적 두께가 두꺼운 산화막을 형성해서 그곳까지 연장하도록 플로팅게이트를 형성하는 것에 의해, 플로팅게이트와 컨트롤게이트간의 용량값을 플로팅게이트와 그 아래의 확산층의 기생용량에 비해 크게 형성할 수 있어 라이트동작의 효율화와 안정화를 도모할 수 있는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, X디코더나 Y디코더의 구체적인 구성은 상기와 같이 동작모드에 따라 각 전압을 출력시키는 것이라면 무엇이라도 좋다. 상기 라이트/소거를 위한 전압설정은 라이트시에 플로팅게이트에서 선택된 소오스 또는 드레인에 터널전류를 흐르게하고, 소거시에는 선택워드선에 접속된 메모리셀에 있어서 소오스, 드레인 또는 기판에서 플로팅게이트로 터널전류를 흐르게하는 것이라면 무엇이라도 좋다. 그리고, 리드동작에 있어서는 리드시의 드레인 근방에 열전자가 발생하지 않는 고안이 이루어져 있으면 좋다. 상기 메모리셀 및 그 주변회로를 구성하는 소자의 구조는 상기 실시예와 실질적으로 동일한 것이라면 무엇이라도 좋다.
본 발명에 관한 불휘발성 기억장치는 단체의 불휘발성 기억장치 이외에, 상기 마이크로컴퓨터나 각종 디지탈 정보처리장치에 내장된 메모리장치로서도 이용할 수 있다.
본원에 있어서 개시되는 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 제1도전형의 반도체기판의 하나의 주면에 제1게이트절연막을 거쳐 플로팅게이트를 마련하고, 이 플로팅게이트의 상부에 제2게이트절연막을 거쳐 컨트롤게이트를 마련하고, 상기 플로팅게이트를 사이에 두도록 반도체기판상에 형성된 제2도전형의 한쌍의 소오스, 드레인을 구성하는 반도체영역중의 한쪽에 소오스, 드레인에 있어서 플로팅게이트와 오버랩하는 부분에 저농도의 제2도전형의 반도체영역을 마련하고, 플로팅게이트에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 상기 한쌍의 소오스, 드레인중의 다른쪽의 소오스, 드레인으로 전자를 빼내는 라이트 동작, 상기 한쌍의 소오스, 드레인 또는 반도체기판에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 플로팅게이트에 전자를 주입하는 소거동작, 상기 컨트롤게이트의 전위를 높게해서 한쪽의 소오스, 드레인영역에서 다른쪽의 소오스, 드레인영역으로 메모리전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다. 이 구성에 의해, 1개의 소오스, 드레인을 워드선방향에 인접하는 2개의 메모리셀에 대해서 데이타선 또는 소오스선으로서 서로 공용할 수 있으므로 메모리셀 사이즈의 실질적인 소형화가 가능해지고, 터널전류에 의해 라이트동작과 소거동작을 실행하는 것이므로, 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있다.
제1도전형의 반도체기판의 하나의 주면에 형성된 한쌍의 소오스, 드레인을 구성하는 제2도전형의 반도체영역중 한쪽의 소오스, 드레인 영역에 대해서 제1게이트절연막을 거쳐 한쪽끝이 오버랩하도록 플로팅게이트를 형성하고, 이 플로팅게이트의 상부 및 그 다른쪽끝과 다른쪽의 소오스, 드레인간의 반도체기판 상부에 있어서 제2게이트절연막을 거쳐 컨트롤게이트를 마련하고, 플로팅게이트에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 상기 한쌍의 소오스, 드레인중의 한쪽의 소오스, 드레인으로 전자를 빼내는 라이트동작, 상기 한쪽의 소오스, 드레인 또는 반도체기판에서 제1게이트절연막을 통해 흐르는 F - N터널전류에 의해 플로팅게이트에 전자를 주입하는 소거동작, 상기 컨트롤게이트의 전위를 높게해서 다른쪽의 소오스, 드레인 영역에서 한쪽의 소오스, 드레인영역으로 메모리전류가 흐르는지 흐르지 않는지를 센스하는 리드동작을 실행시킨다. 이 구성에 의해, 1개의 소오스, 드레인을 워드선방향에 인접하는 2개의 메모리셀에 대해서 데이타선 또는 소오스선으로서 서로 공용할 수 있으므로 메모리셀 사이즈의 실질적인 소형화가 가능해지고, 터널전류에 의해 라이트동작과 소거동작을 실행하는 것이므로, 라이트동작이나 소거동작에 필요한 고전압을 내부회로에 의해 형성할 수 있다.

Claims (25)

  1. 여러개의 워드선, 여러개의 데이타선 및 여러개의 메모리셀을 갖는 반도체집적회로장치로서, 상기 메모리셀은 각각 반도체기판의 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 플로팅게이트전극, 상기 플로팅게이트전극상에 형성된 층간절연막, 상기 층간절연막상에 형성된 컨트롤게이트전극, 상기 반도체기판내에 형성된 제1 및 제2반도체영역, 제1방향에 있어서 상기 제1반도체영역과 상기 제2반도체영역 사이에 형성되는 채널영역을 갖도록 구성되고, 상기 메모리셀의 제1 및 제2반도체영역은 상기 반도체기판내에 있어서 상기 게이트절연막 및 플로팅게이트전극의 하부로 연장하도록 구성되고, 상기 제1반도체영역의 불순물농도는 제2반도체영역의 불순물농도보다 낮게 구성되고, 상기 워드선은 각각 상기 주면상을 상기 제1방향으로 연장하도록 구성됨과 동시에 상기 제1방향에 배치되는 메모리셀의 컨트롤게이트전극에 접속되고, 상기 데이타선은 각각 상기 제2방향으로 연장하도록 구성됨과 동시에 상기 제2방향에 배치되는 메모리셀의 상기 제1 또는 제2반도체영역에 접속되고, 상기 데이타선은 각각 상기 메모리셀의 제1반도체영역과 상기 제1방향에 인접하는 메모리셀의 제2반도체영역이 동일 데이타선에 접속되도록 구성됨과 동시에 상기 메모리셀의 제2반도체영역과 상기 제1방향에 인접하는 메모리셀의 제1반도체영역이 동일 데이타선에 접속되도록 구성되고, 상기 메모리셀의 제2반도체영역은 상기 제1방향에 인접하는 메모리셀의 게이트절연막의 하부로 연장하지 않도록 구성되고, 상기 제1방향에 인접하는 메모리셀의 플로팅게이트전극 사이에 제1절연막이 형성됨과 동시에 각 플로팅게이트전극의 양끝부는 상기 제1절연막상으로 연장하도록 구성되고, 상기 제1절연막의 막두께는 상기 게이트절연막의 막두께보다 두껍게 구성되고, 상기 워드선에 제1전위를 인가하고 상기 데이타선에 상기 제1전위보다 높은 제2전위를 인가하는 것에 의해서 상기 플로팅게이트전극 중의 전자를 상기 플로팅게이트전극에서 상기 제2반도체영역으로 상기 게이트절연막을 통과한 터널링에 의해 방출하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 데이타선은 상기 반도체기판내에 형성된 매립층으로 구성되고, 상기 매립층은 각각 상기 제1방향에 인접하는 메모리셀중의 한쪽의 메모리셀의 제1반도체영역과 다른쪽의 메모리셀의 제2반도체영역에 일체로 구성되는 반도체집적회로장치.
  3. 제1항 또는 제2항에 있어서, 상기 제1절연막은 상기 매립층상에 형성됨과 동시에 상기 제2방향으로 연장하도록 구성되는 반도체집적회로장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1반도체영역은 상기 제2전위가 인가되었을 때, 상기 플로팅게이트전극의 하부에 있어서 상기 제1반도체영역의 표면에 공핍층이 형성되는 저불순물농도로 구성되고, 상기 제2반도체영역은 상기 제2전위가 인가되었을 때, 상기 플로팅게이트전극의 하부에 있어서 상기 제2반도체영역의 표면에 공핍층이 형성되는 것을 저감하는 고불순물농도로 구성되는 반도체집적회로장치.
  5. 제1항 또는 제2항에 있어서 상기 워드선에 정의 제3 전위를 인가하는 것에 의해서 전자를 상기 반도체기판에서 상기 플로팅게이트전극으로 상기 게이트절연막을 통과한 터널링에 의해 방출하는 반도체집적회로장치.
  6. 여러개의 워드선, 여러개의 데이타선 및 여러개의 메모리셀을 갖는 반도체집적회로장치로서, 상기 메모리셀은 각각 반도체기판의 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 플로팅게이트전극, 상기 플로팅게이트전극상에 형성된 층간절연막, 상기 층간절연막상에 형성된 컨트롤게이트전극, 상기 반도체기판내에 형성된 제1 및 제2반도체영역, 제1방향에 있어서 상기 제1반도체영역과 상기 제2반도체영역 사이에 형성되는 채널영역을 갖도록 구성되고, 상기 메모리셀의 제1 및 제2반도체영역은 상기 반도체기판내에 있어서 상기 게이트절연막 및 플로팅게이트전극의 하부로 연장하도록 구성되고, 상기 제1반도체영역의 불순물농도는 제2반도체영역의 불순물농도보다 낮게 구성되고, 상기 워드선은 각각 상기 주면상을 상기 제1방향으로 연장하도록 구성됨과 동시에 상기 제1방향에 배치되는 메모리셀의 컨트롤게이트전극에 접속되고, 상기 데이타선은 각각 상기 제2방향으로 연장하도록 구성됨과 동시에 상기 제2방향에 배치되는 메모리셀의 상기 제1 또는 제2반도체영역에 접속되고, 상기 데이타선은 각각 상기 메모리셀의 제1반도체영역과 상기 제1방향에 인접하는 메모리셀의 제2반도체영역이 동일 데이타선에 접속되도록 구성됨과 동시에 상기 메모리셀의 제2반도체영역과 상기 제1방향에 인접하는 메모리셀의 제1반도체영역이 동일 데이타선에 접속되도록 구성되고, 상기 메모리셀의 제2반도체영역은 상기 제1방향에 인접하는 메모리셀의 게이트절연막의 하부로 연장하지 않도록 구성되고, 상기 워드선에 제1전위를 인가하고 상기 데이타선에 상기 제1전위보다 높은 제2전위를 인가하는 것에 의해서 상기 플로팅게이트전극 중의 전자를 상기 플로팅게이트전극에서 상기 제2반도체영역으로 상기 게이트절연막을 통과한 터널링에 의해 방출하는 반도체집적회로장치.
  7. 제6항에 있어서, 상기 데이타선은 상기 반도체기판내에 형성된 매립층으로 구성되고, 상기 매립층은 각각 상기 제1방향에 인접하는 메모리셀중의 한쪽의 메모리셀의 제1반도체영역과 다른쪽의 메모리셀의 제2반도체영역에 일체로 구성되는 반도체집적회로장치.
  8. 제6항 또는 제7항에 있어서, 상기 제1반도체영역은 상기 제2전위가 인가되었을 때, 상기 플로팅게이트전극의 하부에 있어서 상기 제1반도체영역의 표면에 공핍층이 형성되는 저불순물농도로 구성되고, 상기 제2반도체영역은 상기 제2전위가 인가되었을 때, 상기 플로팅게이트전극의 하부에 있어서 상기 제2반도체영역의 표면에 공핍층이 형성되는 것을 저감하는 고불순물농도로 구성되는 반도체집적회로장치.
  9. 제6항 또는 제7항에 있어서, 상기 워드선에 정의 제3 전위를 인가하는 것에 의해서 전자를 상기 반도체기판에서 상기 플로팅게이트전극으로 상기 게이트절연막을 통과한 터널링에 의해 방출하는 반도체집적회로장치.
  10. 메모리셀과 주변회로를 구성하는 MISFET를 갖는 반도체집적 회로장치의 제조방법에 있어서, 주변회로를 구성하는 MISFET의 활성영역을 규정하는 소자분리절연막을 반도체기판의 주면에 형성하는 공정, 상기 주면상에 형성된 질화실리콘막에 개구부를 형성하는 공정, 상기 질화실리콘막에 형성된 개구부를 통해 상기 반도체기판내로 불순물을 도입해서 메모리셀의 소오스 또는 드레인으로서 작용하는 제1반도체영역과 제2반도체영역을 형성하는 공정, 상기 주면을 열산화해서 상기 제1 및 제2반도체영역상에 상기 질화실리콘막에 대해 자기정합적으로 열산화막을 형성하는 공정, 상기 질화실리콘막을 제거한 후 상기 열산화막보다 얇은 막두께를 갖는 상기 메모리셀의 게이트절연막을 형성하는 공정, 상기 메모리셀의 게이트절연막 및 상기 제1 및 제2반도체영역 중의 한쪽 상에 상기 메모리셀의 플로팅게이트전극으로 되는 제1도전층을 형성하는 공정 및 제2도전층에 의해 상기 제1도전층의 상부에 상기 메모리셀의 컨트롤게이트전극과 상기 활성영역의 상부에 주변회로를 구성하는 MISFET의 게이트전극을 형성하는 공정을 포함하고, 상기 메모리셀의 채널형성영역은 상기 반도체기판내에 있어서 상기 제1반도체영역과 제2반도체영역 사이에 형성되는 반도체집적회로장치의 제조방법.
  11. 제10항에 있어서, 상기 주변회로를 구성하는 MISFET의 게이트전극을 형성한 후, 상기 활성 영역에 불순물을 도입해서 상기 주변회로를 구성하는 MISFET의 소오스 또는 드레인으로서 작용하는 제3 반도체영역을 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  12. 제10항 또는 제11항에 있어서, 상기 제3 반도체영역의 불순물농도는 상기 제1 또는 제2반도체영역의 불순물농도보다 낮은 반도체집적회로장치의 제조방법.
  13. 제10항에 있어서, 상기 제1도전층을 퇴적시킨 후, 상기 제1도전층 및 상기 활성영역의 상부에 퇴적된 상기 제2도전층을 패터닝하는 것에 의해서 상기 컨트롤게이트전극과 상기 주변회로를 구성하는 MISFET의 게이트전극이 형성되고, 상기 플로팅게이트전극은 상기 제1도전층을 패터닝하는 것에 의해서 형성되는 반도체집적회로장치의 제조방법.
  14. 제13항에 있어서, 상기 컨트롤게이트전극과 상기 주변회로를 구성하는 MISFET의 게이트전극을 형성한 후, 상기 컨트롤게이트전극 및 상기 주변회로를 구성하는 MISFET의 게이트전극의 측벽에 사이드월스페이서를 형성하는 반도체집적회로장치의 제조방법.
  15. 제13항에 있어서, 상기 컨트롤게이트전극과 상기 주변회로를 구성하는 MISFET의 게이트전극을 형성한 후, 상기 활성영역에 불순물을 도입해서 주변회로를 구성하는 MISFET의 소오스 또는 드레인으로서 작용하는 제3 반도체영역을 형성하는 공정 및 상기 활성영역에 불순물을 도입한 후, 상기 컨트롤게이트전극 및 상기 주변회로를 구성하는 MISFET의 게이트전극의 측벽에 사이드월스페이서를 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  16. 제15항에 있어서, 상기 제3 반도체영역의 불순물농도는 상기 제1 또는 제2반도체영역의 불순물농도보다 낮은 반도체집적회로장치의 제조방법.
  17. 제10항 또는 제11항에 있어서, 상기 질화실리콘막은 주변회로 형성영역을 덮도록 형성되는 반도체집적회로장치의 제조방법.
  18. 제10항 또는 제11항에 있어서, 상기 컨트롤게이트전극은 워드선과 일체로 형성되고 또한 상기 제1 및 제2반도체영역의 상부를 제1방향으로 연장해서 구성되고, 상기 제1 및 제2반도체영역은 서로 상기 제1방향에 있어서 격리되어 마련되는 반도체집적회로장치의 제조방법.
  19. 메모리셀과 주변회로를 구성하는 MISFET를 갖는 반도체집적회로장치의 제조방법에 있어서, 반도체기판의 주면상에 형성된 질화실리콘막에 개구부를 형성하는 공정, 상기 질화실리콘막에 형성된 개구부를 통해 상기 반도체기판내로 불순물을 도입해서 메모리셀의 소오스 또는 드레인으로서 작용하는 제1반도체영역 및 제2반도체영역을 형성하는 공정, 상기 주면을 열산화해서 상기 제1 및 제2반도체영역상에 상기 질화실리콘막에 대해 자기정합적으로 산화실리콘막을 형성하는 공정, 상기 질화실리콘막을 제거한 후 상기 산화실리콘막보다 얇은 막두께를 갖는 상기 메모리셀의 게이트절연막을 형성하는 공정, 상기 주면에 주변회로를 구성하는 MISFET의 활성영역을 규정하고 또한 상기 산화실리콘막보다 두꺼운 막두께를 갖는 필드절연막을 형성하는 공정, 상기 메모리셀의 게이트절연막 및 적어도 1개의 상기 산화실리콘막상에 상기 메모리셀의 플로팅게이트전극으로 되는 제1도전층을 형성하는 공정, 제2도전층에 의해 상기 제1도전층의 상부에 상기 메모리셀의 컨트롤게이트전극과 상기 활성영역의 상부에 주변회로를 구성하는 MISFET의 게이트전극을 형성하는 공정 및 상기 주변회로를 구성하는 MISFET의 게이트전극을 형성한 후, 상기 활성 영역에 불순물을 도입해서 주변회로를 구성하는 MISFET의 소오스 또는 드레인으로서 작용하는 제3 반도체영역을 형성하는 공정을 포함하고, 상기 메모리셀의 채널형성영역은 상기 반도체기판내에 있어서 상기 제1반도체영역과 제2반도체영역 사이에 형성되는 반도체집적회로장치의 제조방법.
  20. 제19항에 있어서, 상기 제1도전층을 퇴적시킨 후, 상기 제1도전층 및 상기 활성영역의 상부에 퇴적된 상기 제2도전층을 패터닝하는 것에 의해서 상기 컨트롤게이트전극과 상기 주변회로를 구성하는 MISFET의 게이트전극이 형성되고, 상기 컨트롤게이트전극은 상기 제1도전층을 패터닝하는 것에 의해서 형성되는 반도체집적회로장치의 제조방법.
  21. 제19항 또는 제20항에 있어서, 상기 제3 반도체영역을 형성하기 위한 불순물도입 후, 상기 컨트롤게이트 전극 및 상기 주변회로를 구성하는 MISFET의 게이트전극의 측벽에 사이드월스페이서를 형성하는 공정을 포함하는 반도체집적회로장치의 제조방법.
  22. 제19항 또는 제20항에 있어서, 상기 제3 반도체영역의 불순물농도는 상기 제1 또는 제2반도체영역의 불순물농도보다 낮은 반도체집적회로장치의 제조방법.
  23. 제19항 또는 제20항에 있어서, 상기 컨트롤게이트전극과 상기 주변회로를 구성하는 MISFET의 게이트전극을 형성한 후, 상기 컨트롤게이트전극 및 상기 주변회로를 구성하는 MISFET의 게이트전극의 측벽에 사이드월스페이서를 형성하는 반도체집적회로장치의 제조방법.
  24. 제19항 또는 제20항에 있어서, 상기 질화실리콘막은 주변회로 형성영역을 덮도록 형성되는 반도체집적회로장치의 제조방법.
  25. 제19항 또는 제20항에 있어서, 상기 컨트롤게이트전극은 워드선과 일체로 형성되고 또한 상기 제1 및 제2 반도체영역의 상부를 제1방향으로 연장해서 구성되고, 상기 제1 및 제2 반도체영역은 서로 상기 제1 방향에 있어서 격리되어 마련되는 반도체집적회로장치의 제조방법.
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Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69433001T2 (de) * 1993-10-12 2004-06-17 Texas Instruments Inc., Dallas Niederspannungs-Flash-EEPROM-X-Zelle mit Fowler-Nordheim-Tunneling
JPH07183407A (ja) * 1993-12-22 1995-07-21 Nec Corp 不揮発性半導体記憶装置
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
KR0164376B1 (ko) * 1995-07-28 1999-02-18 김광호 불휘발성 반도체 메모리의 기준 비트라인 셀
JP3171122B2 (ja) * 1995-11-27 2001-05-28 ソニー株式会社 半導体記憶装置および半導体記憶装置の情報読出方法
KR0179791B1 (ko) * 1995-12-27 1999-03-20 문정환 플래쉬 메모리 소자 및 그 제조방법
JP3424898B2 (ja) * 1997-09-17 2003-07-07 松下電器産業株式会社 不揮発性半導体記憶装置の書き換え方法
US6121655A (en) * 1997-12-30 2000-09-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
TW411624B (en) 1998-03-21 2000-11-11 Shiu Ching Shiang Structure, operation and manufacturing method of flash memory cell through channel writing and erasing
EP0952615B1 (en) 1998-04-22 2005-09-28 STMicroelectronics S.r.l. Biasing device for memory cell integrated structure
US6459119B1 (en) * 1998-06-09 2002-10-01 Macronix International Co., Ltd. Contact array structure for buried type transistor
EP1005079B1 (en) * 1998-11-26 2012-12-26 STMicroelectronics Srl Process for integrating in a same chip a non-volatile memory and a high-performance logic circuitry
FR2789226B1 (fr) * 1999-01-29 2002-06-14 Commissariat Energie Atomique Dispositif de protection contre les decharges electrostatiques pour composants microelectroniques sur substrat du type soi
JP3633354B2 (ja) * 1999-03-29 2005-03-30 株式会社日立製作所 半導体装置
US6288938B1 (en) 1999-08-19 2001-09-11 Azalea Microelectronics Corporation Flash memory architecture and method of operation
US6243298B1 (en) 1999-08-19 2001-06-05 Azalea Microelectronics Corporation Non-volatile memory cell capable of being programmed and erased through substantially separate areas of one of its drain-side and source-side regions
US6501684B1 (en) 1999-09-24 2002-12-31 Azalea Microelectronics Corporation Integrated circuit having an EEPROM and flash EPROM
US6258668B1 (en) * 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
JP2007200545A (ja) * 2001-01-12 2007-08-09 Renesas Technology Corp 不揮発性半導体記憶装置
TW512522B (en) * 2001-02-21 2002-12-01 Winbond Electronics Corp Mask ROM structure
US7196369B2 (en) * 2002-07-15 2007-03-27 Macronix International Co., Ltd. Plasma damage protection circuit for a semiconductor device
JP4667719B2 (ja) * 2003-01-17 2011-04-13 スパンション エルエルシー 不揮発性多値半導体メモリ
US7072355B2 (en) * 2003-08-21 2006-07-04 Rambus, Inc. Periodic interface calibration for high speed communication
US7400670B2 (en) * 2004-01-28 2008-07-15 Rambus, Inc. Periodic calibration for communication channels by drift tracking
US8422568B2 (en) 2004-01-28 2013-04-16 Rambus Inc. Communication channel calibration for drift conditions
US7095789B2 (en) 2004-01-28 2006-08-22 Rambus, Inc. Communication channel calibration for drift conditions
US7158536B2 (en) * 2004-01-28 2007-01-02 Rambus Inc. Adaptive-allocation of I/O bandwidth using a configurable interconnect topology
US6961862B2 (en) 2004-03-17 2005-11-01 Rambus, Inc. Drift tracking feedback for communication channels
US7978754B2 (en) * 2004-05-28 2011-07-12 Rambus Inc. Communication channel calibration with nonvolatile parameter store for recovery
US7516029B2 (en) 2004-06-09 2009-04-07 Rambus, Inc. Communication channel calibration using feedback
US7535958B2 (en) * 2004-06-14 2009-05-19 Rambus, Inc. Hybrid wired and wireless chip-to-chip communications
US7489739B2 (en) * 2004-09-17 2009-02-10 Rambus, Inc. Method and apparatus for data recovery
US7170816B2 (en) * 2004-12-16 2007-01-30 Macronix International Co., Ltd. Method and apparatus for passing charge from word lines during manufacture
WO2007061054A1 (ja) * 2005-11-25 2007-05-31 Matsushita Electric Works, Ltd. ウェハレベルパッケージ構造体、および同パッケージ構造体から得られるセンサ装置
US7313029B2 (en) * 2006-04-07 2007-12-25 Skymedi Corporation Method for erasing flash memories and related system thereof
US7915123B1 (en) * 2006-04-20 2011-03-29 Spansion Llc Dual charge storage node memory device and methods for fabricating such device
US7626224B2 (en) * 2006-09-13 2009-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with split gate memory cell and fabrication method thereof
US7746713B2 (en) * 2007-09-12 2010-06-29 Massachusetts Institute Of Technology High density 45 nm SRAM using small-signal non-strobed regenerative sensing
US7782668B2 (en) * 2007-11-01 2010-08-24 Jonker Llc Integrated circuit embedded with non-volatile one-time-programmable and multiple-time programmable memory
US7876615B2 (en) * 2007-11-14 2011-01-25 Jonker Llc Method of operating integrated circuit embedded with non-volatile programmable memory having variable coupling related application data
US8580622B2 (en) 2007-11-14 2013-11-12 Invensas Corporation Method of making integrated circuit embedded with non-volatile programmable memory having variable coupling
US7787295B2 (en) * 2007-11-14 2010-08-31 Jonker Llc Integrated circuit embedded with non-volatile multiple-time programmable memory having variable coupling
US7852672B2 (en) * 2007-11-14 2010-12-14 Jonker Llc Integrated circuit embedded with non-volatile programmable memory having variable coupling
US7898851B2 (en) * 2007-12-19 2011-03-01 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
JP5040676B2 (ja) * 2008-01-21 2012-10-03 富士通セミコンダクター株式会社 半導体記憶装置
TWI386950B (zh) * 2008-03-21 2013-02-21 Vanguard Int Semiconduct Corp 記憶體系統
US8305805B2 (en) * 2008-11-03 2012-11-06 Invensas Corporation Common drain non-volatile multiple-time programmable memory
US8203861B2 (en) 2008-12-30 2012-06-19 Invensas Corporation Non-volatile one-time—programmable and multiple-time programmable memory configuration circuit
US8988103B2 (en) 2010-09-15 2015-03-24 David K. Y. Liu Capacitively coupled logic gate
WO2012154973A1 (en) 2011-05-10 2012-11-15 Jonker, Llc Zero cost nvm cell using high voltage devices in analog process
KR101883012B1 (ko) * 2012-08-08 2018-08-24 에스케이하이닉스 주식회사 반도체 소자
US9490249B2 (en) 2014-04-30 2016-11-08 Macronix International Co., Ltd. Antenna effect discharge circuit and manufacturing method
US11018157B2 (en) 2017-09-28 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Local interconnect structure
KR102597814B1 (ko) * 2021-08-24 2023-11-06 주식회사 키파운드리 멀티 타임 프로그램을 위한 파워 스위치 및 이를 이용한 비휘발성 메모리 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252481A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 不揮発性半導体メモリ
JPH03106075A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 不揮発性半導体記憶装置及びその読出し・書込み方法
JPH04137558A (ja) * 1990-09-27 1992-05-12 Sharp Corp 不揮発性半導体記憶装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4639893A (en) * 1984-05-15 1987-01-27 Wafer Scale Integration, Inc. Self-aligned split gate EPROM
JPH0722194B2 (ja) * 1984-07-24 1995-03-08 工業技術院長 不揮発性メモリ
US4698787A (en) * 1984-11-21 1987-10-06 Exel Microelectronics, Inc. Single transistor electrically programmable memory device and method
JPS6271277A (ja) * 1985-09-25 1987-04-01 Toshiba Corp 不揮発性メモリセル
US4855800A (en) * 1986-03-27 1989-08-08 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
FR2604022B1 (fr) * 1986-09-16 1992-09-11 Eurotechnique Sa Memoire non volatile a grille flottante sans oxyde epais
US4949309A (en) * 1988-05-11 1990-08-14 Catalyst Semiconductor, Inc. EEPROM utilizing single transistor per cell capable of both byte erase and flash erase
US5153684A (en) * 1988-10-19 1992-10-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with offset transistor
IT1229131B (it) * 1989-03-09 1991-07-22 Sgs Thomson Microelectronics Matrice di memoria eprom con struttura a tovaglia e procedimento per la sua fabbricazione.
JPH07123145B2 (ja) * 1990-06-27 1995-12-25 株式会社東芝 半導体集積回路
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
EP1032034A1 (en) * 1992-01-22 2000-08-30 Macronix International Co., Ltd. Method of making memory device
US5293331A (en) * 1992-06-01 1994-03-08 National Semiconductor Corporation High density EEPROM cell with tunnel oxide stripe

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63252481A (ja) * 1987-04-09 1988-10-19 Toshiba Corp 不揮発性半導体メモリ
JPH03106075A (ja) * 1989-09-20 1991-05-02 Fujitsu Ltd 不揮発性半導体記憶装置及びその読出し・書込み方法
JPH04137558A (ja) * 1990-09-27 1992-05-12 Sharp Corp 不揮発性半導体記憶装置の製造方法

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Publication number Publication date
JPH06196711A (ja) 1994-07-15
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