JPH04137558A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH04137558A JPH04137558A JP2262099A JP26209990A JPH04137558A JP H04137558 A JPH04137558 A JP H04137558A JP 2262099 A JP2262099 A JP 2262099A JP 26209990 A JP26209990 A JP 26209990A JP H04137558 A JPH04137558 A JP H04137558A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 14
- 229910052785 arsenic Inorganic materials 0.000 abstract description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 5
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- 239000011574 phosphorus Substances 0.000 abstract description 5
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は高集積化に適した不揮発性半導体記憶装置の
製造方法に関するものである。
製造方法に関するものである。
（ロ）従来の技術
従来の不揮発性半導体記憶装置においては、メモリーセ
ルを、仮想グランドアレイとする時に、セルの選択時に
おける隣接するセルへのデイスクープ（誤書き込み）の
防止方法として、フローティングゲートをバターニング
後、リンあるいは砒素を注入し、Ｎ−領域を形成した後
、フォトリソグラフィーによりソース側のＮ−領域を覆
い、ソース・ドレイン注入を行うことにより、ソース側
に低濃度Ｎ層を有する非対称低ａ度ソースセルを形成す
るようにしていた。
ルを、仮想グランドアレイとする時に、セルの選択時に
おける隣接するセルへのデイスクープ（誤書き込み）の
防止方法として、フローティングゲートをバターニング
後、リンあるいは砒素を注入し、Ｎ−領域を形成した後
、フォトリソグラフィーによりソース側のＮ−領域を覆
い、ソース・ドレイン注入を行うことにより、ソース側
に低濃度Ｎ層を有する非対称低ａ度ソースセルを形成す
るようにしていた。
すなわち、まず、第２図（ａ）に示すように、ゲート酸
化膜２Ｉ、フローティングゲート２２を有する半導体基
板３０上に、リンあるいは砒素などのＮ型不純物３１を
低濃度に注入してＮ−領域２３を形成する。
化膜２Ｉ、フローティングゲート２２を有する半導体基
板３０上に、リンあるいは砒素などのＮ型不純物３１を
低濃度に注入してＮ−領域２３を形成する。
次に、第２図（ｂ）に示すように、フォトリソグラフィ
を用いて各フローティングゲート２２におけるＮ−領域
２３のソース側の領域Ｓを覆うようにフォトレジスト２
４を形成し、Ｎ型不純物（例えば砒素）３２を高濃度に
注入してＮ゛層２５を形成する。
を用いて各フローティングゲート２２におけるＮ−領域
２３のソース側の領域Ｓを覆うようにフォトレジスト２
４を形成し、Ｎ型不純物（例えば砒素）３２を高濃度に
注入してＮ゛層２５を形成する。
次に、フォトレノスト２４を除去した後、第２図（ｃ）
に示すように、フローティングゲート２２を含む半導体
基板３０上に、全面に、層間絶縁膜としての熱酸化膜あ
るいはＨＴＯ膜２６および制御ゲートとしてのポリンリ
コン膜２７を順次積層して記憶装置を作成する［第２図
（ｃ）参照：。
に示すように、フローティングゲート２２を含む半導体
基板３０上に、全面に、層間絶縁膜としての熱酸化膜あ
るいはＨＴＯ膜２６および制御ゲートとしてのポリンリ
コン膜２７を順次積層して記憶装置を作成する［第２図
（ｃ）参照：。
（ハ）発明が解決しようとする課題
この様にソース側の領域ＳにＮ″領域２５を形成するこ
とにより、幅ＡのＮ−領域２３を残す［第２図（ｂ）参
照〕訳であるか、仮想グランドアレイとじｆ二時、セル
の選択時における隣接するセルへのデイスクープ（誤書
き込み）を防止することかできるが、高集積化のｆこめ
セルを縮小すると、上記従来技術ではソース側のＮ−領
域２３は自己整合的に形成されないｆこめ、第２図（ｂ
）のＮ゛領域幅Ａが小さくなるとソース・トレイン間の
バンチスルーによる耐圧低下をまねいｆこり、逆にＮ−
領域幅Ａが大きくなると、ソース・ドルイン間の読み出
し電流か減少するなど、Ｎ−領域幅のばらつきか、メモ
リーセルの電気的特性に大きく影響をおよぼすという問
題かある。
とにより、幅ＡのＮ−領域２３を残す［第２図（ｂ）参
照〕訳であるか、仮想グランドアレイとじｆ二時、セル
の選択時における隣接するセルへのデイスクープ（誤書
き込み）を防止することかできるが、高集積化のｆこめ
セルを縮小すると、上記従来技術ではソース側のＮ−領
域２３は自己整合的に形成されないｆこめ、第２図（ｂ
）のＮ゛領域幅Ａが小さくなるとソース・トレイン間の
バンチスルーによる耐圧低下をまねいｆこり、逆にＮ−
領域幅Ａが大きくなると、ソース・ドルイン間の読み出
し電流か減少するなど、Ｎ−領域幅のばらつきか、メモ
リーセルの電気的特性に大きく影響をおよぼすという問
題かある。
そこで、この発明は、フローティングゲートにＨＴＯ膜
のサイドウオール（側壁絶縁部）を形成し、Ｎ−領域を
自己整合的に形成することにより、残存されたＮ−領域
の領域幅Ａのばらつきを抑え、メモリーセルを縮小しｒ
こ時においてら上記問題点の発生を抑え、メモリーセル
の電気的特性の安定を可能とするものである。
のサイドウオール（側壁絶縁部）を形成し、Ｎ−領域を
自己整合的に形成することにより、残存されたＮ−領域
の領域幅Ａのばらつきを抑え、メモリーセルを縮小しｒ
こ時においてら上記問題点の発生を抑え、メモリーセル
の電気的特性の安定を可能とするものである。
（ニ）課゛題を解決するための手段及び作用この発明は
、（１）ゲート絶縁膜を介してフローティングゲートを
有する半導体基板上に、全面に、低濃度不純物領域を形
成し、（ＩＩ）その不純物領域の一方側領域をフォトレ
ジストパターンで覆った後、そのフォトレノストパター
ンおよびフローティングゲートをマスクにして半導体基
板上に、全面に、実質的に高濃度に不純物を注入して上
記一方側領域に第１の高濃度不純物領域を形成し、フォ
トレジストパターンを除去した後、（ｉｉｉ）フローテ
ィングゲートを含む半導体基板上に、全面に、絶縁層を
積層し、続いてこれをエツチングしてフローティングゲ
ートの側壁のみに絶縁層を残してこれを側壁絶縫部とし
、（１ｖ）フローティングゲートおよびその側壁絶縁部
をマスクとして、さらに、半導体基板上に、全面に、実
質的に高濃度に不純物を注入して自己整合的に上記低濃
度不純物領域並びに第１の高濃度不純物領域にまたがる
第２の高濃度不純物領域を形成し、少なくとも上記一方
側領域に上記低濃度不純物領域の一部を残存することを
特徴とする不揮発性半導体記憶装置の製造方法である。
、（１）ゲート絶縁膜を介してフローティングゲートを
有する半導体基板上に、全面に、低濃度不純物領域を形
成し、（ＩＩ）その不純物領域の一方側領域をフォトレ
ジストパターンで覆った後、そのフォトレノストパター
ンおよびフローティングゲートをマスクにして半導体基
板上に、全面に、実質的に高濃度に不純物を注入して上
記一方側領域に第１の高濃度不純物領域を形成し、フォ
トレジストパターンを除去した後、（ｉｉｉ）フローテ
ィングゲートを含む半導体基板上に、全面に、絶縁層を
積層し、続いてこれをエツチングしてフローティングゲ
ートの側壁のみに絶縁層を残してこれを側壁絶縫部とし
、（１ｖ）フローティングゲートおよびその側壁絶縁部
をマスクとして、さらに、半導体基板上に、全面に、実
質的に高濃度に不純物を注入して自己整合的に上記低濃
度不純物領域並びに第１の高濃度不純物領域にまたがる
第２の高濃度不純物領域を形成し、少なくとも上記一方
側領域に上記低濃度不純物領域の一部を残存することを
特徴とする不揮発性半導体記憶装置の製造方法である。
すなわち、この発明はメモリーセルのソース側の特定不
純物領域を自己整合的に形成するようにし、それによっ
て従来フォトレジストたけにより上記不純物領域形成の
際に生じたアライメントマージンなどのばらつきを抑制
でき、セルの縮小化を向上できるとともに、セルの電気
的特性の安定化を図ることができる。
純物領域を自己整合的に形成するようにし、それによっ
て従来フォトレジストたけにより上記不純物領域形成の
際に生じたアライメントマージンなどのばらつきを抑制
でき、セルの縮小化を向上できるとともに、セルの電気
的特性の安定化を図ることができる。
（ホ）実施例
以下、この発明の一実施例を第１図を用いて説明する。
メモリーセルを作成するには、まず、第１図（ａ）に示
すように、ゲート酸化膜ｌを介してフローティングゲー
ト２を有するＳｉ基板４０上に、全面に、リンあるいは
砒素のＮ型不純物４１を注入してＮ゛領域低濃度不純物
領域）３を形成する。
すように、ゲート酸化膜ｌを介してフローティングゲー
ト２を有するＳｉ基板４０上に、全面に、リンあるいは
砒素のＮ型不純物４１を注入してＮ゛領域低濃度不純物
領域）３を形成する。
次に、その不純物領域３のソース側領域Ｓをフォトレジ
ストパターン４で覆った後、そのフォトレジストパター
ンおよびフローティングゲート２をマスクにしてＳ１基
板４０上に、全面に砒素を注入して上記ソース側にＮ°
領領域第１の高濃度不純物領域）５を形成し［第１図（
ｂ）参照り、フォトレジストパターン４を除去した後、
フローティングゲート２を含むＳｉ基板４０上に、全面
に、ＣＶＤ法によりＳｉ○、のＨＴＯ膜（絶縁層）６を
積層し［第１図（ｃ）参照コ、続いてこれをエツチング
してフローティングゲート２の側壁のみに絶縁層を残し
てこれを側壁絶縁部６ａとし［第１図（ｄ）参照：、フ
ローティングゲート２およびその側壁絶縁部６ａをマス
クとして、さらに、Ｓｉ基板４０上に、全面に砒素を注
入して自己整合的に低ａ度の不純物領域３および第１の
高濃度不純物領域５にまたがるＮ″領域第２の高濃度不
純物領域）７を形成し、ソース側にＮ−領域３（低濃度
不純物領域）の一部３ａを幅Ａで残存させる５第１図（
ｄ）参照＝１゜ 次に、全面に眉間絶縁膜（熱酸化膜あるいはＨＴＯ膜）
および制御ゲート用導電層を順次積層して（図示せず）
素子を完成する。
ストパターン４で覆った後、そのフォトレジストパター
ンおよびフローティングゲート２をマスクにしてＳ１基
板４０上に、全面に砒素を注入して上記ソース側にＮ°
領領域第１の高濃度不純物領域）５を形成し［第１図（
ｂ）参照り、フォトレジストパターン４を除去した後、
フローティングゲート２を含むＳｉ基板４０上に、全面
に、ＣＶＤ法によりＳｉ○、のＨＴＯ膜（絶縁層）６を
積層し［第１図（ｃ）参照コ、続いてこれをエツチング
してフローティングゲート２の側壁のみに絶縁層を残し
てこれを側壁絶縁部６ａとし［第１図（ｄ）参照：、フ
ローティングゲート２およびその側壁絶縁部６ａをマス
クとして、さらに、Ｓｉ基板４０上に、全面に砒素を注
入して自己整合的に低ａ度の不純物領域３および第１の
高濃度不純物領域５にまたがるＮ″領域第２の高濃度不
純物領域）７を形成し、ソース側にＮ−領域３（低濃度
不純物領域）の一部３ａを幅Ａで残存させる５第１図（
ｄ）参照＝１゜ 次に、全面に眉間絶縁膜（熱酸化膜あるいはＨＴＯ膜）
および制御ゲート用導電層を順次積層して（図示せず）
素子を完成する。
このように本実施例では、ゲート酸化膜ｌを介してフロ
ーティングケート２を形成した後、リンあるいは砒素注
入を行い、Ｎ−領域３を形成し、続けてフォトリソグラ
フィーによりソース側碩域Ｓをフォトレジスト４て覆っ
た後、砒素注入によりソース・トレインＮ°領域５を形
成し、ざらにＨＴ○膜６をエッチバックし、フローティ
ングゲート２にサイドウオール６ａを形成したあと、砒
素注入を行うことで、ソース側のべ一領域３ａとソース
・トレイン領域を自己整合的に形成するようにし１この
で、Ｎ−領域３ａの幅Ａのばらつきを抑制できる。
ーティングケート２を形成した後、リンあるいは砒素注
入を行い、Ｎ−領域３を形成し、続けてフォトリソグラ
フィーによりソース側碩域Ｓをフォトレジスト４て覆っ
た後、砒素注入によりソース・トレインＮ°領域５を形
成し、ざらにＨＴ○膜６をエッチバックし、フローティ
ングゲート２にサイドウオール６ａを形成したあと、砒
素注入を行うことで、ソース側のべ一領域３ａとソース
・トレイン領域を自己整合的に形成するようにし１この
で、Ｎ−領域３ａの幅Ａのばらつきを抑制できる。
（へ）発明の効果
以上の様に、この発明によればメモリーセルのソース側
のＮ−領域を自己整合的に残存させることにより、Ｎ−
領域幅を一定にでき、Ｎ−領域幅が小さくなったときの
ソース・ドレイン間のバンチスルーによる耐圧低下、逆
にＮ−領域幅か大きくなったときの読み出し電流の減少
が見られなくなり、メモリーセルの電気的特性の安定化
が図れる。
のＮ−領域を自己整合的に残存させることにより、Ｎ−
領域幅を一定にでき、Ｎ−領域幅が小さくなったときの
ソース・ドレイン間のバンチスルーによる耐圧低下、逆
にＮ−領域幅か大きくなったときの読み出し電流の減少
が見られなくなり、メモリーセルの電気的特性の安定化
が図れる。
すなわち、本発明はメモリーセルを縮小していくと、Ｎ
゛領域幅かメモリーセルの電気的特性におよぼす影響が
大きくなるため、Ｎ−領域を自己整合的に形成すること
でセルの特性のバラツキを低減できる。
゛領域幅かメモリーセルの電気的特性におよぼす影響が
大きくなるため、Ｎ−領域を自己整合的に形成すること
でセルの特性のバラツキを低減できる。
第１図はこの発明の一実施例を説明するｒ二めの製造工
程説明図、第２図は従来例を示す製造工程説明図である
。 １・・・・・・ゲート酸化膜、 ２・・・・・・フローティングゲート、３・・・ Ｎ−
領域（低濃度不純物領域）、３ａ・・・・・・幅ＡのＮ
−領域（低濃度不純物領域の一部）、 ４・・・・・・フォトレジスト、 ５・・・・・・ソース・ドレインＮ°領域（第１の高濃
度不純物領域）、 ６・・・・・層間絶縁膜、 ６ａ・・・・・・ＨＴＯのサイドウオール（側壁絶縁部
）、ソース・ トレインＮ°領域（第２の高層 度不純物領域）。 第 図 第２図 Ｎ？ ｉ［
程説明図、第２図は従来例を示す製造工程説明図である
。 １・・・・・・ゲート酸化膜、 ２・・・・・・フローティングゲート、３・・・ Ｎ−
領域（低濃度不純物領域）、３ａ・・・・・・幅ＡのＮ
−領域（低濃度不純物領域の一部）、 ４・・・・・・フォトレジスト、 ５・・・・・・ソース・ドレインＮ°領域（第１の高濃
度不純物領域）、 ６・・・・・層間絶縁膜、 ６ａ・・・・・・ＨＴＯのサイドウオール（側壁絶縁部
）、ソース・ トレインＮ°領域（第２の高層 度不純物領域）。 第 図 第２図 Ｎ？ ｉ［
Claims (1)
- 【特許請求の範囲】 １、（ I ）ゲート絶縁膜を介してフローティングゲー
トを有する半導体基板上に、全面に、低濃度不純物領域
を形成し、 （II）その不純物領域の一方側領域をフォトレジストパ
ターンで覆った後、そのフォトレジストパターンおよび
フローティングゲートをマスクにして半導体基板上に、
全面に、実質的に高濃度に不純物を注入して上記一方側
領域に第１の高濃度不純物領域を形成し、フォトレジス
トパターンを除去した後、 （III）フローティングゲートを含む半導体基板上に、
全面に、絶縁層を積層し、続いてこれをエッチングして
フローティングゲートの側壁のみに絶縁層を残してこれ
を側壁絶縁部とし、 （IV）フローティングゲートおよびその側壁絶縁部をマ
スクとして、さらに、半導体基板上に、全面に、実質的
に高濃度に不純物を注入して自己整合的に上記低濃度不
純物領域並びに第１の高濃度不純物領域にまたがる第２
の高濃度不純物領域を形成し、少なくとも上記一方側領
域に上記低濃度不純物領域の一部を残存することを特徴
とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2262099A JPH04137558A (ja) | 1990-09-27 | 1990-09-27 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2262099A JPH04137558A (ja) | 1990-09-27 | 1990-09-27 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137558A true JPH04137558A (ja) | 1992-05-12 |
Family
ID=17371026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2262099A Pending JPH04137558A (ja) | 1990-09-27 | 1990-09-27 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137558A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066531A (en) * | 1997-06-26 | 2000-05-23 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor memory device |
| KR100305442B1 (ko) * | 1992-10-29 | 2001-11-22 | 스즈키 진이치로 | 불휘발성기억장치와그제조방법 |
| US6724035B2 (en) | 1999-12-10 | 2004-04-20 | Sharp Kabushiki Kaisha | Semiconductor memory with source/drain regions on walls of grooves |
| CN109003978A (zh) * | 2017-06-07 | 2018-12-14 | 北京兆易创新科技股份有限公司 | 存储器的制备方法及存储器 |
-
1990
- 1990-09-27 JP JP2262099A patent/JPH04137558A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100305442B1 (ko) * | 1992-10-29 | 2001-11-22 | 스즈키 진이치로 | 불휘발성기억장치와그제조방법 |
| US6066531A (en) * | 1997-06-26 | 2000-05-23 | Sharp Kabushiki Kaisha | Method for manufacturing semiconductor memory device |
| US6724035B2 (en) | 1999-12-10 | 2004-04-20 | Sharp Kabushiki Kaisha | Semiconductor memory with source/drain regions on walls of grooves |
| CN109003978A (zh) * | 2017-06-07 | 2018-12-14 | 北京兆易创新科技股份有限公司 | 存储器的制备方法及存储器 |
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