JP3152756B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP3152756B2 JP3152756B2 JP24471992A JP24471992A JP3152756B2 JP 3152756 B2 JP3152756 B2 JP 3152756B2 JP 24471992 A JP24471992 A JP 24471992A JP 24471992 A JP24471992 A JP 24471992A JP 3152756 B2 JP3152756 B2 JP 3152756B2
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- bit line
- gate
- voltage
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Description
【０００１】
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された構造を有する電気的書替え可能なメ
モリセルを用いたＮＡＮＤセル型の不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）に関する。
トが積層形成された構造を有する電気的書替え可能なメ
モリセルを用いたＮＡＮＤセル型の不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。この装置
では、一つのメモリセルは、半導体基板上に絶縁膜を介
して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース，ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成している。そして、このようなＮＡＮＤセ
ルがマトリクス配列されてメモリセルアレイが構成され
る。
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。この装置
では、一つのメモリセルは、半導体基板上に絶縁膜を介
して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース，ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成している。そして、このようなＮＡＮＤセ
ルがマトリクス配列されてメモリセルアレイが構成され
る。
【０００３】セルアレイの列方向に並ぶＮＡＮＤセルの
一端側のドレインは、それぞれ選択ゲートを有するセレ
クトトランジスタを介してビット線に共通接続され、他
端側のソースはやはり選択ゲートを有するセレクトトラ
ンジスタを介して共通ソース線に接続されている。メモ
リセルの制御ゲート及び選択ゲートは、メモリセルアレ
イの行方向にそれぞれ制御ゲート線（ワード線）、選択
ゲート線として共通接続される。
一端側のドレインは、それぞれ選択ゲートを有するセレ
クトトランジスタを介してビット線に共通接続され、他
端側のソースはやはり選択ゲートを有するセレクトトラ
ンジスタを介して共通ソース線に接続されている。メモ
リセルの制御ゲート及び選択ゲートは、メモリセルアレ
イの行方向にそれぞれ制御ゲート線（ワード線）、選択
ゲート線として共通接続される。
【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの従来の
動作は次の通りである。データの書込みは、ビット線か
ら遠い方のメモリセルから順に行われる。ｎチャネルの
場合を例に説明すれば、書込みすべきメモリセル（書込
みセル）の制御ゲートには高電位Ｖpp（例えば２０Ｖ）
が印加され、これよりビット線側にある書込みすべきで
ない（非書込みセル）の制御ゲート及び選択ゲートには
中間電位ＶMG（例えば１０Ｖ）が印加される。ビット線
には、データに応じて０Ｖ（例えば“１”）、又は中間
電位ＶMbit（例えば“０”）が印加される。
動作は次の通りである。データの書込みは、ビット線か
ら遠い方のメモリセルから順に行われる。ｎチャネルの
場合を例に説明すれば、書込みすべきメモリセル（書込
みセル）の制御ゲートには高電位Ｖpp（例えば２０Ｖ）
が印加され、これよりビット線側にある書込みすべきで
ない（非書込みセル）の制御ゲート及び選択ゲートには
中間電位ＶMG（例えば１０Ｖ）が印加される。ビット線
には、データに応じて０Ｖ（例えば“１”）、又は中間
電位ＶMbit（例えば“０”）が印加される。
【０００５】このとき、ビット線の電位は、セレクトト
ランジスタ及び非書込みセルを通して書込みセルのドレ
インまで伝達される。なお、書込みを行わないビット線
には中間電位ＶMbitが印加される。書込むべきデータが
あるとき（“１”データのとき）は、書込みセルのゲー
ト・ドレイン間に高電界がかかり、基板から浮遊ゲート
に電子がトンネル注入される。これによって、書込みセ
ルのしきい値は正方向に移動する。書込むべきデータが
ないとき（“０”データのとき）は、しきい値変化はな
い。
ランジスタ及び非書込みセルを通して書込みセルのドレ
インまで伝達される。なお、書込みを行わないビット線
には中間電位ＶMbitが印加される。書込むべきデータが
あるとき（“１”データのとき）は、書込みセルのゲー
ト・ドレイン間に高電界がかかり、基板から浮遊ゲート
に電子がトンネル注入される。これによって、書込みセ
ルのしきい値は正方向に移動する。書込むべきデータが
ないとき（“０”データのとき）は、しきい値変化はな
い。
【０００６】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板及びこれに形成されたｐ型ウェル）に高電
位が印加され、全て或いは一部のメモリセルの制御ゲー
ト及び選択ゲートが０Ｖとされる。これにより、全て或
いは一部のメモリセルにおいて浮遊ゲートの電子が基板
に放出され、しきい値が負方向に移動する。
合はｎ型基板及びこれに形成されたｐ型ウェル）に高電
位が印加され、全て或いは一部のメモリセルの制御ゲー
ト及び選択ゲートが０Ｖとされる。これにより、全て或
いは一部のメモリセルにおいて浮遊ゲートの電子が基板
に放出され、しきい値が負方向に移動する。
【０００７】データ読出しは、セレクタトランジスタ及
び読出しすべきメモリセル（読出しセル）よりビット線
側の読出しすべきでないメモリセル（非読出しセル）が
オンとされ、読出しセルのゲートに０Ｖが与えられる。
このとき、ビット線に流れる電流を読むことにより、
“０”，“１”の判別がなされる。
び読出しすべきメモリセル（読出しセル）よりビット線
側の読出しすべきでないメモリセル（非読出しセル）が
オンとされ、読出しセルのゲートに０Ｖが与えられる。
このとき、ビット線に流れる電流を読むことにより、
“０”，“１”の判別がなされる。
【０００８】このように従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭでは、データ書込みモードにおいて、書込みを行わ
ないビット線には中間電位ＶMbitを印加する。このビッ
ト線中間電位ＶMbit及び選択ゲートに印加するＶMGは、
誤書込みを防止するため、一般に電源電圧（Ｖcc) より
も高い電圧（通常１０〜１２Ｖ）を印加しなければなら
ない。このため、次のような問題を招いた。
ＯＭでは、データ書込みモードにおいて、書込みを行わ
ないビット線には中間電位ＶMbitを印加する。このビッ
ト線中間電位ＶMbit及び選択ゲートに印加するＶMGは、
誤書込みを防止するため、一般に電源電圧（Ｖcc) より
も高い電圧（通常１０〜１２Ｖ）を印加しなければなら
ない。このため、次のような問題を招いた。
【０００９】即ち、ＶMbit，ＶMGは電源電圧よりも高い
ため、メモリチップ内部で昇圧した電位（通常１０Ｖ〜
１２Ｖ）を用いなければならず、ビット線及び選択ゲー
トを所定の電位にする時間が長くかかり、書き込みに要
する時間が長くなる。また、昇圧回路の面積のため、チ
ップ面積が大きくなり、昇圧回路が動作することで消費
電力も大きくなるという問題がある。さらに、ＶMbit，
ＶMGが高いために、例えばビット線間の耐圧を十分確保
するのに十分な距離を必要とするため、ビット線間の距
離が縮められず高集積化の妨げになる。同じように、ロ
ウデコーダやカラムデコーダ部分でも高い電圧を転送す
るため、十分な素子分離能力，耐圧が必要となり、高集
積化の妨げとなっている。
ため、メモリチップ内部で昇圧した電位（通常１０Ｖ〜
１２Ｖ）を用いなければならず、ビット線及び選択ゲー
トを所定の電位にする時間が長くかかり、書き込みに要
する時間が長くなる。また、昇圧回路の面積のため、チ
ップ面積が大きくなり、昇圧回路が動作することで消費
電力も大きくなるという問題がある。さらに、ＶMbit，
ＶMGが高いために、例えばビット線間の耐圧を十分確保
するのに十分な距離を必要とするため、ビット線間の距
離が縮められず高集積化の妨げになる。同じように、ロ
ウデコーダやカラムデコーダ部分でも高い電圧を転送す
るため、十分な素子分離能力，耐圧が必要となり、高集
積化の妨げとなっている。
【００１０】
【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、書込み時に誤書込
み防止するためのビット線に印加するＶMbit及び選択ゲ
ート電圧ＶMGを比較的高い値にしなければならず、これ
が書込み速度の遅れ，チップ面積の増大，消費電力の増
大等を招く要因となっていた。
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、書込み時に誤書込
み防止するためのビット線に印加するＶMbit及び選択ゲ
ート電圧ＶMGを比較的高い値にしなければならず、これ
が書込み速度の遅れ，チップ面積の増大，消費電力の増
大等を招く要因となっていた。
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書込み時の誤書込みを
招くことなくビット線に印加するＶMbit及び選択ゲート
電圧ＶMGを低くすることができ、高性能化、高集積化を
可能としたＮＡＮＤセル型のＥＥＰＲＯＭを提供するこ
とにある。
ので、その目的とするところは、書込み時の誤書込みを
招くことなくビット線に印加するＶMbit及び選択ゲート
電圧ＶMGを低くすることができ、高性能化、高集積化を
可能としたＮＡＮＤセル型のＥＥＰＲＯＭを提供するこ
とにある。
【００１２】
【課題を解決するための手段】本発明の骨子は、書込み
時に、非書込みセルのソース・ドレイン拡散層がビット
線電位と切り離されるようにＶMbit及びＶMGを設定する
ことにある。
時に、非書込みセルのソース・ドレイン拡散層がビット
線電位と切り離されるようにＶMbit及びＶMGを設定する
ことにある。
【００１３】即ち本発明は、半導体基板上に絶縁膜を介
して電荷蓄積層と制御ゲートが積層形成された電気的書
替え可能な複数個のメモリセルを、隣接するもの同士で
ソース，ドレイン拡散層を共用する形で直列接続し、か
つこの直列接続部のドレイン側，ソース側に選択ゲート
を有するセレクトトランジスタをそれぞれ設けてＮＡＮ
Ｄセルを構成し、このＮＡＮＤセルをマトリックス配置
してなるセルアレイを備えた不揮発性半導体記憶装置に
おいて、データ書込み時に、書込みすべきメモリセル
（書込みセル）と同一の制御ゲートにつながった書込み
すべきでないメモリセル（非書込みセル）のソース，ド
レイン拡散層がビット線電位と電気的に接続されないよ
うに、ビット線電圧ＶMbit，選択ゲート電圧ＶMG及びセ
レクトトランジスタのしきい値Ｖthの関係をＶMbit＞Ｖ
MG−Ｖthに設定してなることを特徴とする。
して電荷蓄積層と制御ゲートが積層形成された電気的書
替え可能な複数個のメモリセルを、隣接するもの同士で
ソース，ドレイン拡散層を共用する形で直列接続し、か
つこの直列接続部のドレイン側，ソース側に選択ゲート
を有するセレクトトランジスタをそれぞれ設けてＮＡＮ
Ｄセルを構成し、このＮＡＮＤセルをマトリックス配置
してなるセルアレイを備えた不揮発性半導体記憶装置に
おいて、データ書込み時に、書込みすべきメモリセル
（書込みセル）と同一の制御ゲートにつながった書込み
すべきでないメモリセル（非書込みセル）のソース，ド
レイン拡散層がビット線電位と電気的に接続されないよ
うに、ビット線電圧ＶMbit，選択ゲート電圧ＶMG及びセ
レクトトランジスタのしきい値Ｖthの関係をＶMbit＞Ｖ
MG−Ｖthに設定してなることを特徴とする。
【００１４】さらに本発明は上記構成に加えて、データ
の書込み時間を、ソース，ドレイン拡散層がビット線電
位と電気的に接続される書込みセルではしきい値の変化
が生じ、ソース，ドレイン拡散層がビット線電位と電気
的に接続されない非書き込みセルではしきい値の変化が
生じない時間に設定してなることを特徴とする。
の書込み時間を、ソース，ドレイン拡散層がビット線電
位と電気的に接続される書込みセルではしきい値の変化
が生じ、ソース，ドレイン拡散層がビット線電位と電気
的に接続されない非書き込みセルではしきい値の変化が
生じない時間に設定してなることを特徴とする。
【００１５】また、本発明の望ましい実施態様として
は、ビット線電圧及び選択ゲート電圧の少なくとも一方
を電源電圧にすること、データの消去時に１本の制御ゲ
ート単位でブロック消去を行うことがあげられる。
は、ビット線電圧及び選択ゲート電圧の少なくとも一方
を電源電圧にすること、データの消去時に１本の制御ゲ
ート単位でブロック消去を行うことがあげられる。
【００１６】
【作用】本発明によれば、データ書込み時において非選
択ビット線に接続された非書込みセルの拡散層がフロー
ティングの状態となるため、書込み時に非選択ビット線
に印加するＶMbit及び選択ゲートに印加するＶMGが低い
電圧（Ｖcc以下）でも、誤書込みは生じない。従って、
ＶMbit，ＶMGを生成するための昇圧回路が不要となり、
書込み速度の高速化，低消費電力化，チップの縮少化，
メモリセル面積，デコーダ部面積の縮少化が可能にな
る。
択ビット線に接続された非書込みセルの拡散層がフロー
ティングの状態となるため、書込み時に非選択ビット線
に印加するＶMbit及び選択ゲートに印加するＶMGが低い
電圧（Ｖcc以下）でも、誤書込みは生じない。従って、
ＶMbit，ＶMGを生成するための昇圧回路が不要となり、
書込み速度の高速化，低消費電力化，チップの縮少化，
メモリセル面積，デコーダ部面積の縮少化が可能にな
る。
【００１７】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００１８】図１は、本発明の一実施例に係わるＮＡＮ
Ｄセル型ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウト
であり、図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及
びＢ−Ｂ′断面図であり、図３はＮＡＮＤセルアレイの
等価回路である。
Ｄセル型ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウト
であり、図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及
びＢ−Ｂ′断面図であり、図３はＮＡＮＤセルアレイの
等価回路である。
【００１９】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 と２個のセレクトトランジスタＳ1,Ｓ2 を、それら
のソース，ドレイン拡散層を隣接するもの同士で共用す
る形で直列接続してＮＡＮＤセルが構成されている。こ
のようなＮＡＮＤセルがマトリクス配列されてセルアレ
イが構成されている。
Ｍ4 と２個のセレクトトランジスタＳ1,Ｓ2 を、それら
のソース，ドレイン拡散層を隣接するもの同士で共用す
る形で直列接続してＮＡＮＤセルが構成されている。こ
のようなＮＡＮＤセルがマトリクス配列されてセルアレ
イが構成されている。
【００２０】直列接続されたメモリセルの一端側のドレ
インは選択ゲートＳＧ1 を有するセレクトトランジスタ
Ｓ1 を介してビット線ＢＬ1 に接続され、他端側のソー
スは選択ゲートＳＧ2 を有するセレクトトランジスタＳ
2 を介して接地線に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差して連続的
に配設されてワード線となる。この実施例では４個のメ
モリセルでＮＡＮＤセルを構成しているが、一般に２n
個のメモリセルで一つのＮＡＮＤセルを構成することが
できる。
インは選択ゲートＳＧ1 を有するセレクトトランジスタ
Ｓ1 を介してビット線ＢＬ1 に接続され、他端側のソー
スは選択ゲートＳＧ2 を有するセレクトトランジスタＳ
2 を介して接地線に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差して連続的
に配設されてワード線となる。この実施例では４個のメ
モリセルでＮＡＮＤセルを構成しているが、一般に２n
個のメモリセルで一つのＮＡＮＤセルを構成することが
できる。
【００２１】具体的なメモリセル構造を、図２により説
明する。この実施例ではｎ型シリコン基板１を用いて、
この基板１にｐ型ウェル２が形成され、このｐ型ウェル
２にセルアレイが構成されている。後に説明するように
周辺回路は、セルアレイ領域とは別に形成されたｐ型ウ
ェルに形成される。
明する。この実施例ではｎ型シリコン基板１を用いて、
この基板１にｐ型ウェル２が形成され、このｐ型ウェル
２にセルアレイが構成されている。後に説明するように
周辺回路は、セルアレイ領域とは別に形成されたｐ型ウ
ェルに形成される。
【００２２】ＮＡＮＤセルとして、ｐ型ウェル２にはＬ
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。第１ゲート酸化膜３
は、５〜２０ｎｍの熱酸化膜であり、第２ゲート酸化膜
５は１０〜４０ｎｍの熱酸化膜或いはシリコン窒化膜、
又はシリコン酸化膜とシリコン窒化膜の積層膜である。
また、浮遊ゲート４は５０〜４００ｎｍの第１層多結晶
シリコンにより形成され、制御ゲート６は１００〜４０
０ｎｍの第２層多結晶シリコンにより形成される。各メ
モリセルのソース，ドレインとなるｎ型拡散層９は隣接
するもの同士で共用する形で４個のメモリセルが直列接
続される。ゲート及び拡散層が形成された基板上は、Ｃ
ＶＤ絶縁膜７で覆われ、この上にビット線８が配設され
る。
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。第１ゲート酸化膜３
は、５〜２０ｎｍの熱酸化膜であり、第２ゲート酸化膜
５は１０〜４０ｎｍの熱酸化膜或いはシリコン窒化膜、
又はシリコン酸化膜とシリコン窒化膜の積層膜である。
また、浮遊ゲート４は５０〜４００ｎｍの第１層多結晶
シリコンにより形成され、制御ゲート６は１００〜４０
０ｎｍの第２層多結晶シリコンにより形成される。各メ
モリセルのソース，ドレインとなるｎ型拡散層９は隣接
するもの同士で共用する形で４個のメモリセルが直列接
続される。ゲート及び拡散層が形成された基板上は、Ｃ
ＶＤ絶縁膜７で覆われ、この上にビット線８が配設され
る。
【００２３】二つの選択ゲートＳＧ1 ，ＳＧ2 の部分
は、ゲート酸化膜３′の膜厚が２５〜４０ｎｍとメモリ
セル部分のそれより厚く形成される。ゲート電極４5 ，
４6 は浮遊ゲート４と同じ第１層多結晶シリコン膜を用
いて形成されている。そして、制御ゲート６と同じ第２
層多結晶シリコン膜により形成された配線６5 ，６6 が
ゲート電極４5 ，４6 に重ねて形成され、所定間隔毎に
スルーホールを介してゲート電極４5 ，４6 に接続され
ている。
は、ゲート酸化膜３′の膜厚が２５〜４０ｎｍとメモリ
セル部分のそれより厚く形成される。ゲート電極４5 ，
４6 は浮遊ゲート４と同じ第１層多結晶シリコン膜を用
いて形成されている。そして、制御ゲート６と同じ第２
層多結晶シリコン膜により形成された配線６5 ，６6 が
ゲート電極４5 ，４6 に重ねて形成され、所定間隔毎に
スルーホールを介してゲート電極４5 ，４6 に接続され
ている。
【００２４】各メモリセルの浮遊ゲート４と制御ゲート
６及びセレクトトランジスタの選択ゲート電極４5 ，４
6 と配線６5 ，６6 は、ゲート長方向には同じエッチン
グマスクを用いて同時にパターニングされている。そし
て、ソース，ドレイン拡散層となるｎ型層９は、これら
のゲート電極及び配線をマスクとして砒素又は燐をイオ
ン注入して形成されている。
６及びセレクトトランジスタの選択ゲート電極４5 ，４
6 と配線６5 ，６6 は、ゲート長方向には同じエッチン
グマスクを用いて同時にパターニングされている。そし
て、ソース，ドレイン拡散層となるｎ型層９は、これら
のゲート電極及び配線をマスクとして砒素又は燐をイオ
ン注入して形成されている。
【００２５】メモリセルの浮遊ゲート４は、図２（ａ）
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６の間の容量Ｃ2 に比べて小さく
設定されている。具体的な数値例を上げて説明する。１
μｍルールに従って浮遊ゲート４及び制御ゲート６を幅
１μｍ、チャネル長１μｍとする。また、浮遊ゲート４
はフィールド領域上に両側に１μｍずつ延在させる。第
１ゲート酸化膜３は１０ｎｍ、第２ゲート酸化膜５は２
５ｎｍとする。熱酸化膜の誘電率をεとすると、結合容
量Ｃ1 ，Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０１ Ｃ2 ＝３ε／０．０２５ となる。
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６の間の容量Ｃ2 に比べて小さく
設定されている。具体的な数値例を上げて説明する。１
μｍルールに従って浮遊ゲート４及び制御ゲート６を幅
１μｍ、チャネル長１μｍとする。また、浮遊ゲート４
はフィールド領域上に両側に１μｍずつ延在させる。第
１ゲート酸化膜３は１０ｎｍ、第２ゲート酸化膜５は２
５ｎｍとする。熱酸化膜の誘電率をεとすると、結合容
量Ｃ1 ，Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０１ Ｃ2 ＝３ε／０．０２５ となる。
【００２６】図３は、二つのビット線ＢＬ1 ，ＢＬ2 に
つながる隣接する二つのＮＡＮＤセル部を示しており、
これを用いてＥＥＰＲＯＭの動作を説明する。まず、デ
ータ消去は、ＮＡＮＤセルを構成するメモリセルについ
て消去がなされる。そのためこの実施例では、ＮＡＮＤ
セル内の消去するメモリセルの制御ゲートＣＧ1 〜ＣＧ
4 が０Ｖとされ、ソース線，基板１及びｐ型ウェル２に
昇圧された高電位Ｖpp （例えば１８Ｖ）が与えられ
る。ビット線ＢＬ1 ，ＢＬ2 にも高電位Ｖpp が与えら
れる。
つながる隣接する二つのＮＡＮＤセル部を示しており、
これを用いてＥＥＰＲＯＭの動作を説明する。まず、デ
ータ消去は、ＮＡＮＤセルを構成するメモリセルについ
て消去がなされる。そのためこの実施例では、ＮＡＮＤ
セル内の消去するメモリセルの制御ゲートＣＧ1 〜ＣＧ
4 が０Ｖとされ、ソース線，基板１及びｐ型ウェル２に
昇圧された高電位Ｖpp （例えば１８Ｖ）が与えられ
る。ビット線ＢＬ1 ，ＢＬ2 にも高電位Ｖpp が与えら
れる。
【００２７】これにより、メモリセルの制御ゲートとｐ
型ウェル２間に電界がかかり、浮遊ゲート４からｐ型ウ
ェル２にトンネル電流により電子が放出される。全ての
メモリセルはこれによりしきい値が負方向に移動して
“０”状態になる。
型ウェル２間に電界がかかり、浮遊ゲート４からｐ型ウ
ェル２にトンネル電流により電子が放出される。全ての
メモリセルはこれによりしきい値が負方向に移動して
“０”状態になる。
【００２８】次に、データ書込みは、ＮＡＮＤセル内の
ソース線側のメモリセル、即ちビット線から遠い方のメ
モリセルから順に行われる。いま、メモリセルＭ4 （図
３の破線で囲んだセルＡ）に選択的に“１”データ書込
みを行う場合を説明すれば、セレクトトランジスタＳ2
の選択ゲートＳＧ2 が０Ｖとされ、制御ゲートＣＧ4に
高電位Ｖpp（例えば１６〜１８Ｖ）が印加され、残りの
制御ゲートＣＧ1 〜ＣＧ3 及び選択ゲートＳＧ1 には本
発明で規定する電圧ＶMGが印加される。また、選択ビッ
ト線ＢＬ1 には０Ｖが与えられ、非選択ビット線ＢＬ2
には電源電位Ｖccが与えられる。ｐ型ウェルは０Ｖ、ｎ
型基板はＶccとする。
ソース線側のメモリセル、即ちビット線から遠い方のメ
モリセルから順に行われる。いま、メモリセルＭ4 （図
３の破線で囲んだセルＡ）に選択的に“１”データ書込
みを行う場合を説明すれば、セレクトトランジスタＳ2
の選択ゲートＳＧ2 が０Ｖとされ、制御ゲートＣＧ4に
高電位Ｖpp（例えば１６〜１８Ｖ）が印加され、残りの
制御ゲートＣＧ1 〜ＣＧ3 及び選択ゲートＳＧ1 には本
発明で規定する電圧ＶMGが印加される。また、選択ビッ
ト線ＢＬ1 には０Ｖが与えられ、非選択ビット線ＢＬ2
には電源電位Ｖccが与えられる。ｐ型ウェルは０Ｖ、ｎ
型基板はＶccとする。
【００２９】ここで、選択ゲートＳＧ1 に印加する電圧
ＶMGは、従来の高電圧Ｖppと電源電圧Ｖccとの中間の電
圧よりも低いものであり、例えば電源電圧Ｖcc（５Ｖ）
と同じとする。また、データ書込み時間は１０msec以下
の短い時間、例えば１００μsec とした。
ＶMGは、従来の高電圧Ｖppと電源電圧Ｖccとの中間の電
圧よりも低いものであり、例えば電源電圧Ｖcc（５Ｖ）
と同じとする。また、データ書込み時間は１０msec以下
の短い時間、例えば１００μsec とした。
【００３０】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。
【００３１】ビット線ＢＬ1 につながる他のメモリセル
Ｍ1 〜Ｍ3 では弱い書込みモードになるが、その電界は
小さく、しきい値変化はない。非選択（又は“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートがＶcc、チャネル電位が（Ｖcc−Ｖth）であ
り、その電位差は１〜３Ｖであって、やはりしきい値変
化はない。
Ｍ1 〜Ｍ3 では弱い書込みモードになるが、その電界は
小さく、しきい値変化はない。非選択（又は“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートがＶcc、チャネル電位が（Ｖcc−Ｖth）であ
り、その電位差は１〜３Ｖであって、やはりしきい値変
化はない。
【００３２】ビット線ＢＬ2 側のメモリセルＭ8 はＶpp
−（Ｖcc−Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。ここで、本実施例ではビット線ＢＬ2 の
電位，選択ゲートＳＧ1 の電位を従来よりも低くしてい
るが、このような低い電位でもＭ8 の誤書込みが生じな
い理由については後述する。
−（Ｖcc−Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。ここで、本実施例ではビット線ＢＬ2 の
電位，選択ゲートＳＧ1 の電位を従来よりも低くしてい
るが、このような低い電位でもＭ8 の誤書込みが生じな
い理由については後述する。
【００３３】このようにしてセルＭ4 に対する書込みが
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。
【００３４】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppとが印加されるが、流れる電
流はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。
制御ゲートには高電位Ｖppとが印加されるが、流れる電
流はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。
【００３５】また、選択書込み時に高電位により流れる
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。
【００３６】データ読出し動作は、図３のセルＭ4 （セ
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。
【００３７】これにより、ビット線ＢＬ1 に電流が流れ
るか否かによって、データ“０”，“１”の判別がなさ
れる。
るか否かによって、データ“０”，“１”の判別がなさ
れる。
【００３８】以上のデータ消去，書込み及び読出し動作
での各部の電位関係をまとめて、下記の（表１）に示し
た。書込み及び読出しは、図３のメモリセルＭ4 （セル
Ａ）を選択する場合を示している。
での各部の電位関係をまとめて、下記の（表１）に示し
た。書込み及び読出しは、図３のメモリセルＭ4 （セル
Ａ）を選択する場合を示している。
【００３９】
【表１】
【００４０】次に、メモリセルＭ4 （書込みセル）のデ
ータ書込み動作においてメモリセルＭ8 （非書込みセ
ル）に誤書込みが生じない理由について、図４を参照し
て説明する。
ータ書込み動作においてメモリセルＭ8 （非書込みセ
ル）に誤書込みが生じない理由について、図４を参照し
て説明する。
【００４１】図４（ａ）はソース，ドレイン拡散層が接
地され、制御ゲートに高電圧Ｖppを印加した際のメモリ
セルのしきい値電圧変化を示している。しきい値電圧
は、書込み開始直後から変化（正方向にシフト）してい
る。図４（ｂ）はソース，ドレイン拡散層をフローティ
ングにした状態で、制御ゲートに高電圧Ｖppを印加した
際のメモリセルのしきい値電圧変化を示している。しき
い値電圧は、書込み開始直後では殆ど変化せず、約１０
msec経過後に大きく変化（正方向にシフト）している。
地され、制御ゲートに高電圧Ｖppを印加した際のメモリ
セルのしきい値電圧変化を示している。しきい値電圧
は、書込み開始直後から変化（正方向にシフト）してい
る。図４（ｂ）はソース，ドレイン拡散層をフローティ
ングにした状態で、制御ゲートに高電圧Ｖppを印加した
際のメモリセルのしきい値電圧変化を示している。しき
い値電圧は、書込み開始直後では殆ど変化せず、約１０
msec経過後に大きく変化（正方向にシフト）している。
【００４２】前述した書込みセルＭ4 では、ビット線Ｂ
Ｌ1 が接地され、ビット線ＢＬ１が接地され、選択ゲー
トＳＧ1 及び制御ゲートＣＧ1 〜ＣＧ3 に５Ｖが印加さ
れているため、Ｍ4 のソース，ドレイン拡散層がビット
線電位と電気的に接続され、接地された状態となる。こ
のため、図４（ａ）に示すように１０msec以下の時間で
もしきい値電圧の変化が生じ、書込みが行われる。な
お、この書込みセルＭ4に関しては、従来のように選択
ゲートＳＧ1 及び制御ゲートＣＧ1 〜ＣＧ3 に高電圧
（１０〜１２Ｖ）を印加しても、同様に書込みが行われ
る。
Ｌ1 が接地され、ビット線ＢＬ１が接地され、選択ゲー
トＳＧ1 及び制御ゲートＣＧ1 〜ＣＧ3 に５Ｖが印加さ
れているため、Ｍ4 のソース，ドレイン拡散層がビット
線電位と電気的に接続され、接地された状態となる。こ
のため、図４（ａ）に示すように１０msec以下の時間で
もしきい値電圧の変化が生じ、書込みが行われる。な
お、この書込みセルＭ4に関しては、従来のように選択
ゲートＳＧ1 及び制御ゲートＣＧ1 〜ＣＧ3 に高電圧
（１０〜１２Ｖ）を印加しても、同様に書込みが行われ
る。
【００４３】一方、非書込みセルＭ8 においては、その
誤書き込みを防止するために従来、選択ゲートＳＧ1 及
び制御ゲートＣＧ1 〜ＣＧ3 に高電圧（１０〜１２Ｖ）
を印加し、ビット線ＢＬ2 にも高電圧（１０Ｖ）を印加
し、トンネル電流の注入を抑制してしきい値電圧の変化
を防止していた。この場合、電源電圧Ｖccよりも高いビ
ット線ＢＬ2 ，選択ゲートＳＧ1 の電位を生成するため
に昇圧回路が必要となり、書込み速度の遅れ，チップ面
積の増大，消費電力の増大等を招く。
誤書き込みを防止するために従来、選択ゲートＳＧ1 及
び制御ゲートＣＧ1 〜ＣＧ3 に高電圧（１０〜１２Ｖ）
を印加し、ビット線ＢＬ2 にも高電圧（１０Ｖ）を印加
し、トンネル電流の注入を抑制してしきい値電圧の変化
を防止していた。この場合、電源電圧Ｖccよりも高いビ
ット線ＢＬ2 ，選択ゲートＳＧ1 の電位を生成するため
に昇圧回路が必要となり、書込み速度の遅れ，チップ面
積の増大，消費電力の増大等を招く。
【００４４】これに対し本実施例では、ビット線ＢＬ2
の電位を選択ゲートＳＧ1 の電位と等しい電圧Ｖcc（５
Ｖ）としているため、非書込みセルＭ8 のソース，ドレ
イン拡散層がビット線電位と電気的に接続されず、フロ
ーティングの状態となる。この場合、非書き込みセルＭ
8 のゲートに電圧を印加しても反転層ができるまでに時
間がかかり、図４（ｂ）に示すように１０msec以下の時
間ではしきい値電圧は殆ど変化せず、書込みは行われな
い。つまり、昇圧回路を用いることなくビット線ＢＬ2
の電位及び選択ゲートＳＧ1 の電位をＶccと低くして
も、非書き込みセルＭ8 への誤書込みを防止することが
でき、上記した問題を未然に解消することができること
になる。
の電位を選択ゲートＳＧ1 の電位と等しい電圧Ｖcc（５
Ｖ）としているため、非書込みセルＭ8 のソース，ドレ
イン拡散層がビット線電位と電気的に接続されず、フロ
ーティングの状態となる。この場合、非書き込みセルＭ
8 のゲートに電圧を印加しても反転層ができるまでに時
間がかかり、図４（ｂ）に示すように１０msec以下の時
間ではしきい値電圧は殆ど変化せず、書込みは行われな
い。つまり、昇圧回路を用いることなくビット線ＢＬ2
の電位及び選択ゲートＳＧ1 の電位をＶccと低くして
も、非書き込みセルＭ8 への誤書込みを防止することが
でき、上記した問題を未然に解消することができること
になる。
【００４５】なお、データの書込み時に、書込みセルＭ
8 と同一の制御ゲートＣＧ4 につながった非書込みセル
Ｍ8 のソース，ドレイン拡散層がビット線電位と電気的
に接続されないようにするために、ビット線ＢＬ2 の電
圧ＶMbit，選択ゲートＳＧ1の電圧ＶMG及びセレクトト
ランジスタＳ1 のしきい値Ｖthの関係を、ＶMbit＞ＶMG
−Ｖthとすればよい。
8 と同一の制御ゲートＣＧ4 につながった非書込みセル
Ｍ8 のソース，ドレイン拡散層がビット線電位と電気的
に接続されないようにするために、ビット線ＢＬ2 の電
圧ＶMbit，選択ゲートＳＧ1の電圧ＶMG及びセレクトト
ランジスタＳ1 のしきい値Ｖthの関係を、ＶMbit＞ＶMG
−Ｖthとすればよい。
【００４６】また、前記（表１）に示すような電圧を用
いると、図３のＭ1 ，Ｍ2 ，Ｍ3 の弱い書込みモードは
従来の中間電位を印加していたときよりも弱くなり、従
来ＮＡＮＤ単位（この実施例ではＣＧ1 〜ＣＧ4 ）で行
っていたブロック消去を１本のＣＧで行うことも可能と
なる。例えば、ＣＧ2 につながるメモリセルを消去する
場合、制御ゲートＣＧ2 を０Ｖ、他の制御ゲートＣＧ1,
ＣＧ3,ＣＧ4 ，選択ゲートＳＧ1,ＳＧ2 ，ビット線ＢＬ
1,ＢＬ2 ，ｐウェル等を高電圧（Ｖpp ）とすればよ
い。これにより、消去の単位をブロック（４本のＣＧ）
から１／４にすることも可能となる。
いると、図３のＭ1 ，Ｍ2 ，Ｍ3 の弱い書込みモードは
従来の中間電位を印加していたときよりも弱くなり、従
来ＮＡＮＤ単位（この実施例ではＣＧ1 〜ＣＧ4 ）で行
っていたブロック消去を１本のＣＧで行うことも可能と
なる。例えば、ＣＧ2 につながるメモリセルを消去する
場合、制御ゲートＣＧ2 を０Ｖ、他の制御ゲートＣＧ1,
ＣＧ3,ＣＧ4 ，選択ゲートＳＧ1,ＳＧ2 ，ビット線ＢＬ
1,ＢＬ2 ，ｐウェル等を高電圧（Ｖpp ）とすればよ
い。これにより、消去の単位をブロック（４本のＣＧ）
から１／４にすることも可能となる。
【００４７】なお、本発明は上述した実施例に限定され
るものではない。実施例では、浮遊ゲートと制御ゲート
を持つＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ
型メモリセルを用いた場合も同様に本発明を適用するこ
とができる。
るものではない。実施例では、浮遊ゲートと制御ゲート
を持つＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ
型メモリセルを用いた場合も同様に本発明を適用するこ
とができる。
【００４８】
【発明の効果】以上説述べたように本発明によれば、書
込み時の非選択ビット線の電位及び選択ゲートの電位を
外部電源電位として、非書込みセルのソース，ドレイン
拡散層をビット線電位と切り離すことで高集積化を可能
としたＮＡＮＤセル型ＥＥＰＲＯＭを実現することがで
きる。
込み時の非選択ビット線の電位及び選択ゲートの電位を
外部電源電位として、非書込みセルのソース，ドレイン
拡散層をビット線電位と切り離すことで高集積化を可能
としたＮＡＮＤセル型ＥＥＰＲＯＭを実現することがで
きる。
【図１】本発明一実施例に係わるＥＥＰＲＯＭのＮＡＮ
Ｄセル構造を示す平面図、
Ｄセル構造を示す平面図、
【図２】図１のＮＡＮＤセルＡ−Ａ′及びＢ−Ｂ′断面
図、
図、
【図３】図１のＮＡＮＤセルの等価回路図、
【図４】書込み時間に対するしきい値電圧の変化を示す
特性図。
特性図。
１…ｎ型シリコン基板、 ２…ｐ型ウェル、 ３…第１ゲート酸化膜、 ４…浮遊ゲート、 ５…第２ゲート酸化膜、 ６…制御ゲート、 ７…ＣＶＤ絶縁膜、 ８…ビット線、 ９…ｎ型拡散層、 Ｍ1 〜Ｍ4 ，Ｍ5 〜Ｍ8 …メモリセル、 Ｓ1,Ｓ2 …セレクトトランジスタ、 ＳＧ1,ＳＧ2 …選択ゲート、 ＢＬ1,ＢＬ2 …ビット線、 ＣＧ1 〜ＣＧ4 …制御ゲート。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 平１−173654（ＪＰ，Ａ) 特開 平３−295098（ＪＰ，Ａ) 特開 昭61−292295（ＪＰ，Ａ) 特開 昭64−78492（ＪＰ，Ａ) 特開 平２−265100（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/02 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】半導体基板上に絶縁膜を介して電荷蓄積層
と制御ゲートが積層形成された電気的書替え可能な複数
個のメモリセルを接続し、かつドレイン側，ソース側に
選択ゲートを有するセレクトトランジスタを設けてセル
ユニットを構成し、このセルユニットをマトリックス配
置してなるセルアレイを備えた不揮発性半導体記憶装置
において、 データの書込み時に、書込みすべきメモリセルと同一の
制御ゲートにつながった書込みすべきでないメモリセル
のソース，ドレイン拡散層がビット線電位と電気的に接
続されないように、書込みすべきでないメモリセルにつ
ながるビット線電圧ＶMbit，ドレイン側の選択ゲート電
圧ＶMG及びセレクトトランジスタのしきい値Ｖthの関係
を、 ＶMbit＞ＶMG−Ｖth に設定し、且つビット線電圧Ｖ Mbit を電源電圧Ｖ cc に設
定してなることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】半導体基板上に絶縁膜を介して電荷蓄積層
と制御ゲートが積層形成された電気的書替え可能な複数
個のメモリセルを接続し、かつドレイン側，ソース側に
選択ゲートを有するセレクトトランジスタを設けてセル
ユニットを構成し、このセルユニットをマトリックス配
置してなるセルアレイを備えた不揮発性半導体記憶装置
において、 データの書込み時に、書込みセルと同一の制御ゲートに
つながった非書込みセルのソース，ドレイン拡散層がビ
ット線電位と電気的に接続されないように、非書込みセ
ルにつながるビット線電圧ＶMbit，ドレイン側の選択ゲ
ート電圧ＶMG及びセレクトトランジスタのしきい値Ｖth
の関係を、 ＶMbit＞ＶMG−Ｖth に設定し、且つビット線電圧Ｖ Mbit を電源電圧Ｖ cc に設
定し、 データの書込み時間を、ソース，ドレイン拡散層がビッ
ト線電位と電気的に接続される書込みセルではしきい値
の変化が生じ、ソース，ドレイン拡散層がビット線電位
と電気的に接続されない非書き込みセルではしきい値の
変化が生じない時間に設定してなることを特徴とする不
揮発性半導体記憶装置。 - 【請求項３】前記セルユニットは、複数個のメモリセル
を隣接するもの同士でソース，ドレイン拡散層を共用す
る形で直列接続し、かつこの直列接続部のドレイン側，
ソース側に選択ゲートを有するセレクトトランジスタを
設けてＮＡＮＤセルを構成したものであることを特徴と
する請求項１又は２記載の不揮発性半導体記憶装置。 - 【請求項４】前記データの書込み時に、ビット線電圧Ｖ
Mbit と共に選択ゲート電圧Ｖ MG を電源電圧Ｖ cc に設定し
てなることを特徴とする請求項１又は２記載の不揮発性
半導体記憶装置。 - 【請求項５】前記データの書込み時に、ソース側の選択
ゲートの電圧を０Ｖに、書込みすべきメモリセルにつな
がるビット線の電圧Ｖ Mbit’ を０Ｖに設定してなること
を特徴とする請求項１又は２記載の不揮発性半導体記憶
装置。 - 【請求項６】前記データの書込み時間を、１０msec以下
に設定してなることを特徴とする請求項２記載の不揮発
性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24471992A JP3152756B2 (ja) | 1992-09-14 | 1992-09-14 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24471992A JP3152756B2 (ja) | 1992-09-14 | 1992-09-14 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697455A JPH0697455A (ja) | 1994-04-08 |
| JP3152756B2 true JP3152756B2 (ja) | 2001-04-03 |
Family
ID=17122891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24471992A Expired - Fee Related JP3152756B2 (ja) | 1992-09-14 | 1992-09-14 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152756B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0142368B1 (ko) * | 1994-09-09 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리장치의 자동프로그램 회로 |
| KR0145475B1 (ko) * | 1995-03-31 | 1998-08-17 | 김광호 | 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 |
| JP3895855B2 (ja) * | 1997-12-25 | 2007-03-22 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4802040B2 (ja) * | 2006-01-23 | 2011-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1992
- 1992-09-14 JP JP24471992A patent/JP3152756B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0697455A (ja) | 1994-04-08 |
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