KR0145475B1 - 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법 - Google Patents

낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법

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KR0145475B1
KR0145475B1 KR1019950007532A KR19950007532A KR0145475B1 KR 0145475 B1 KR0145475 B1 KR 0145475B1 KR 1019950007532 A KR1019950007532 A KR 1019950007532A KR 19950007532 A KR19950007532 A KR 19950007532A KR 0145475 B1 KR0145475 B1 KR 0145475B1
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Abstract

[청구범위에 기재된 발명이 속한 기술분야]
불휘발성 반도체 메모리의 프로그램장치 및 방법
[발명이 해결하려고 하는 기술적 과제]
낸드구조의 메모리 쎌에서 소거된 데이터를 유지해야하는 메모리 트랜지스터의 드레쉬 홀드 전압의 변동방지
[발명의 해결방법의 요지]
메모리 트랜지스터들의 드레인 소오스통로가 직렬로 접속된 낸드 쎌 유닛을 가지는 불휘발성 반도체 메모리에서 선택된 메모리 트랜지스터가 소거된 데에터를 유지해야할때 상기 선택된 메모리 트랜지스터의 제어게이트의 프로그램전압을 인가하여 이 메모리 트랜지스터의 드레인소오스 및 채널에 충전된 국부적인 부우스트 전압에 의해 선택된 메모리 트랜지스터와 인접한 메모리 트랜지스터를 턴오프시켜 프로그램을 방지함.
[발명의 중요한 용도]
데이터의 영구 보존

Description

낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
제1도는 하나의 행블럭에 대한 종래기술의 페이지 프로그램 방법을 보여주는 메모리 쎌 어레이의 일부분의 회로도
제2도는 종래 기술에 따라 패스전압을 증가할때 선택된 워드라인과 접속된 메모리 트랜지스터들의 드레쉬 홀드전압들의 변동을 보여주는 그래프
제3도는 본 발명에 따른 쎌 유닛의 평면도
제4도는 제3도의 절단선 I-I에서 취한 단면도
제5도는 본 발명에 따라 선택된 행블럭에 대한 페이지 프로그램방법을 보여주는 메모리 쎌 어레이의 일부분의 회로도
제6도는 본 발명의 일실시예에 따라 선택된 행블럭을 프로그램하는 타이밍도
제7도는 본 발명의 타의 실시예에 따라 선택된 행블럭을 프로그램하는 타이밍도
제8도는 본 발명에 따라 제1프로그램전압의 증가에 대한 메모리 트랜지스터들의 드레쉬홀드 전압의 변동을 보여주는 그래프
제9a 및 제9b도는 본 발명에 따른 행디코오더의 회로도.
본 발명은 낸드구조를 가지는 불휘발성 반도체 메모리에 관한 것으로 특히 낸드구조 쎌들을 가지는 불휘발성 반도체 메모리의 프로그램장치 및 그 방법에 관한 것이다.
메모리 쎌들이 점유하는 동일칩상의 면적을 줄일 수 있는 불휘발성 반도체 메모리 즉 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 (이하 EEPROM이라 칭함)로서 낸드구조쎌들을 가지는 EEPROM이 개발되어 왔다. 낸드구조쎌(이하 낸드쎌 유닛 또는 쎌 유닛이라 칭함)은 제1선택트랜지스터의 드레인이 대응 비트라인에 접속 개구를 통해 접속 상기 제1선택트랜지스터와, 제2선택트랜지스터의 소오스가 공통소오스라인에 접속된 상기 제2선택트랜지스터와, 상기 제1선택트랜지스터의 소오스와 상기 제2선택트랜지스터의 드레인 사이에 채널들(또는 드레인소오스통로들)이 직렬로 접속된 복수개의 메모리 트랜지스터들로 구성되어 있다. 낸드쎌 유닛들은 반도체 기판내의 P형 Well상에 형성되고 각 메모리 트랜지스터는 그 소오스와 드레인 영역사이의 채널 영역상에 게이트 산화막을 개재하여 형성된 플로팅 게이트와, 중간절연막을 개재하여 이플로팅 게이트상에 형성된 제어게이트를 가지고 있다.
상기와 같은 낸드쎌 유닛은 쎌당 선택트랜지스터들의 갯수와 비트라인과의 접속개구들의 갯수를 줄일 수 있기 때문에 낸드쎌 유닛을 가지는 EEPROM은 칩의 면적을 증가함이 없이 고밀도의 메모리 용량을 달성할 수 있다.
상기와 같은 EEPROM의 메모리 쎌 어레이는 행과 열의 매트릭스형으로 배열된 다수의 낸드쎌 유닛들로 구성된다. 동일행에 배열된 낸드쎌 유닛들의 제1선택트랜지스터의 게이트들, 직렬접속된 메모리 트랜지스터들의 제어게이트들과 제2선택트랜지스터의 게이트들은 제1선택라인, 워드라인들 및 제2선택라인과 각각 접속되어 있다. 동일열에 배열된 낸드쎌 유닛들의 일단 즉, 제1선택트랜지스터들의 드레인들은 대응 비트라인에 접속되어있다. 동일행에 배열된 낸드쎌 유닛 행블럭을 구성한다. 비트라인들은 페이지 버퍼가 되는 데이터 래치들과 접속된다.
하나의 선택된 워드라인과 접속된 메모리 트랜지스터들을 프로그램하기 전에 상기 선택된 워드라인과 관련된 행블럭 또는 메모리 쎌 어레이내의 메모리 트랜지스터들은 소거되지 않으면 안된다.
소거는 행블럭 또는 메모리 쎌 어레이내의 워드라인들로 0볼트를 인가하면서 상기 P형 웰에 약 20볼트의 소거전압을 인가하는 것에 의해 행해진다. 그러면 소거되는 메모리 트랜지스터들은 이들의 플로팅 게리트들로부터 Fowler-Nordheim 턴넬링(F-N 턴넬링이라 칭함)에 의해 전자들이 빠져나오면서 음의 드레쉬 홀드전압을 가지는 디플레숀 모우드의 트랜지스터들로 된다. 소거된 메모리 트랜지스터들은 데이터 1을 저장하고 있다고 가정한다.
메모리 트랜지스터들의 소거후 프로그램이 행해진다. 고속으로 프로그램을 행하기 위하여 프로그램은 하나의 선택 워드라인과 접속된 메모리 트랜지스터들로 데이터를 일시에 기입하는 페이지 프로그램에 의하여 행해진다. 페이지 프로그램은 비트라인들과 각각 접속된 데이터 래치들로 외부 데이터 입력단자들을 통하여 입력되는 데이터를 로딩한 후 데이터 래치들에 저장된 데이터를 하나의 선택된 워드라인과 접속된 메모리 트랜지스터들로 일시에 기입하는 것이다.
제1도는 하나의 행블럭과 관련하여 종래 기술이 페이지 프로그램방법을 보여주고 있는 도면이다.
지금 워드라인 WL2와 접속된 메모리 트랜지스터들 M21∼M2n에 대하여 프로그램이 행해진다고 가정한다.또한 설명의 편의를 도모하기 위하여 선택된 메모리 트랜지스터들 M21과 M2n은 각각 데이터 1과 데이터 0으로 프로그램된다고 가정한다. 그러면 비트라인 BL1과 접속된 데이터 래치와 비트라인 BLn과 접속된 데이터 래치는 각각 데이터 1과 데이터 0를 프로그램전에 저장하고 있다.
프로그램중 데이터 1즉 소거된 데이터를 유지해야하는 메모리 트랜지스터와 접속된 비트라인은 비선택된 비트라인이라 정의되고, 데이터 0즉 데이터가 변경되는 메모리 트랜지스터와 접속된 비트라인은 선택된 비트라인이라 정의된다.
프로그램동작에서, 비트라인들 BL1과 BLn은 데이터 래치들내에 저장된 데이터 1(전원공급전압 Vcc)와 데이터 0(접지전압 0볼트)와 연결된다. 또한 제1선택라인 SSL으로 전원공급전압 Vcc이 인가되고, 비선택된 워드라인들 WL1, WL3∼WL16로 패스전압, 예컨데 10볼트의 패스전압 Vpass이 인가되고 선택된 워드라인 WL2로 프로그램전압, 예컨데 18볼트의 프로그램전압 Vpgm이 인가되며, 제2선택라인 GSL로 제2선택트랜지스터들 GT11∼GT1n을 턴오프시키는 0볼트의 전압이 인가된다. 그러면, 선택된 비트라인 BLn으로 데이터 0에 대응하는 전압, 예컨데 접지전압이 인가되고 제1선택트랜지스터 ST1n의 게이트에는 전원공급전압 Vcc가 인가되기 때문에 상기 제1선택트랜지스터 ST1n는 턴온된다. 또한 선택된 비트라인 BLn과 접속된 메모리 트랜지스터들 M1n∼M16n의 제어게이트들로 패스전압 Vpass과 프로그램전압 Vpgm이 인가되고 있으므로 이 메모리 트랜지스터들 M1n∼M16n은 모두 턴온되고 이들의 드레인, 소오스 및 채널들은 모두 거의 접지전압으로 된다. 동시에 선택된 워드라인 WL2와 접속된 메모리 트랜지스터 M2n의 제어게이트로 상기 프로그램전압 Vpgm이 인가된다 그러면 이 메모리 트랜지스터 M2n의 제어게이트와 드레인, 소오스 및 채널들 간에 상기 프로그램전압 Vpgm이 인가되고, 이에 의해 전자들이 이 메모리 트랜지스터 M2n의 플로팅 게이트로 턴넬링해 들어간다. 결국, 메모리 트랜지스터 M2n은 양의드레쉬 홀드전압을 가지는 인한스멘트 모우드의 트랜지스터로 변경되고 데이터 0을 저장한다.
한편 소거된 데이터 즉 데이터 1을 메모리 트랜지스터 M21가 유지하기 위하여 비선택된 비트라인 BL1에는 이와 접속된 데이터 래치로부터 데이터 1에 대응하는 전원공급전압 Vcc가 인가된다. 제1선택라인 SSL상에 전원공급전압 Vcc가 인가되기 때문에 제1선택트랜지스터 ST11의 게이트와 드레인으로 전원공급전압 Vcc가 인가되고 있다. 제1선택트랜지스터 ST11의 소오스와 접속된 메모리 트랜지스터들 M11∼M161의 제어게이트들의 전압이 0볼트로부터 패스전압 Vpass 및 프로그램전압 Vpgm으로 증가하는 것에 의해 상기 메모리 트랜지스터들 M11∼M161의 드레인, 소오스 및 채널들은 용량 커플링에 의해 Vcc-Vth의 전압보다 높은 부우스트 Vbt으로 충전된다. 여기서 Vth는 제1선택트랜지스터 ST11의 드레쉬홀드 전압이다.각 메모리 트랜지스터의 제어 게어트와 소스 드레인, 채널간의 용량을 C1, 채널, 소오스, 드레인과 P형 웰간의 용량을 C2라 하고을 커플링 계수 r 이라 정의하면 상기 부우스트 전압 Vbt는 아래식과 같이 표현된 수 있다.
여기서 n은 낸드쎌 유닛내에 있는 메모리 트랜지스터들의 갯수이다.
메모리 트랜지스터들 M11∼M161의 드레인, 소오스 및 채널들이 일단 Vcc-Vth의 전압까지 증가하면, 상기 제1선택트랜지스터 ST11는 턴오프되고, 메모리 트랜지스터들 M11∼M161의 드레인, 소오스 및 채널들은 상기 부우스트 전압 Vbt으로 균일하게 충전된다.
그러므로 선택된 메모리 트랜지스터 M21의 제어게이트와 드레인, 소오스 및 채널간의 전압차는 Vpgm-Vbt으로 되고 이 전압차는 F-N 턴넬링을 발생할 만큼 높지 못하기 때문에 상기 메모리 트랜지스터 M21 프로그램은 방지된다. 그러므로 메모리 트랜지스터 M21은 소거시의 음의 드레쉬홀드 전압을 유지한다. 이러한 셀프 프로그램방지 기술은 1994년 8월 19일자로 공개된 한국특허공개번호 제 94-18870호에 개시되어 있다.
그러나 전술된 셀프 프로그램 방지 기술은 여러 문제점들을 가지고 있다. 패스전압 Vpass이 증가된다면 데이터 0으로 프로그램되는 메모리 트랜지스터 M2n와 관련된 낸드쎌 유닛내의 비선택된 메모리 트랜지스터들 M1n과 M3n∼M16n의 제어게이트들과 드레인, 소오스 및 채널들간에 인가되는 패스전압 Vpass에 기인하여 상기 비선택된 메모리 트랜지스터들 M1n과 M3n∼M16n의 드레쉬홀드 전압들이 증가될 수 있다. 그러므로 패스전압 Vpass을 낮추는 것이 바람직하지만 이것은 소거된 데이터 즉 데이터 1을 유지하는 선택된 메모리 트랜지스터 M21의 제어게이트와 드레인, 소오스 및 채널간의 전압차 Vpgm-Vbt가 증가하고 이것에 의해 상기 메모리 트랜지스터 M21의 드레쉬 홀드전압이 증가한다. 따라서 선택된 메모리 쎌과 비선택된 메모리 게이트들의 드레쉬 홀드전압이 증가하지 않도록 패스전압 Vpass의 적절한 타협이 요구되고 있다.
제2도는 종래기술에 따라 패스전압 Vpass가 증가할 때 선택된 비트라인들과 관련된 낸드쎌 유닛들내의 비선택된 메모리 트랜지스터들과 비선택된 비트라인들과 관련된 소거된 데이터를 유지하는 선택된 메모리 트랜지스터들의 드레쉬 홀드전압의 변동관계를 보여주는 도면이다. 도면중 곡선A는 데이터 0이 프로그램되는 선택된 메모리 트랜지스터들 즉 선택된 비트라인들과 관련된 낸드쎌 유닛들내의 비선택된 메모리 트랜지스터들의 드레쉬 홀드전압의 변동을 보여주고 있고 곡선 B는 소거된 데이터 즉 데이터 1을 유지하는 선택된 메모리 트랜지스터들의 즉 비선택된 비트라인들과 관련된 선택된 메모리 트랜지스터들의 드레쉬 홀드전압의 변동을 보여주고 있다. 제2도의 곡선들은 메모리 트랜지스터들의 드레쉬 홀드전압이 -3볼트가 되도록 소거된후 프로그램전압 Vpgm으로 18볼트가 인가되고 상기 커플링 계수 r가 약 0.6일때의 측정값들을 나타내고 있다. 도면에서 알 수 있는 바와 같이, 이들 두곡선 A와 B에 대한 패스전압 Vpass의 의존도는 서로 반대되는 특성을 갖는다. 그러므로 곡선 A에 대한 드레쉬 홀드전압의 영향이 곡선 B에 대한 드레쉬 홀드전압의 영향을 최소화 할 수 있는 패스전압 Vpass의 범위가 정해질 수 있다. 예를 들어 소거된 메모리 트랜지스터들의 드레쉬홀드 전압이 -2볼트까지 변하여도 메모리 트랜지스터들에 대한 독출동작이 가능하다고 가정하면 제2도에서 알 수 있는 바와 같이 패스전압 Vpass이 가질 수 있는 값의 범위는 9.5∼12볼트가 된다. 그러나 이 범위내에 있는 어떤 패스전압 Vpass에서도 드레쉬홀드 전압이 변동하기 때문에 데이터 0이 프로그램되는 메모리 트랜지스터들과 관련된 낸드쎌 유닛들내의 비선택된 메모리 트랜지스터들 또는 소거된 데이터를 유지해야 하는 선택된 메모리 트랜지스터들내에 저장된 데이터가 변경될 수 있다라는 문제가 일어 날 수 있다. 즉, 선택된 워드라인과 접속된 메모리 트랜지스터를 데이터 0으로 프로그램하는 경우 이 메모리 트랜지스터가 소망의 드레쉬홀드 전압, 예컨데 1볼트의 드래쉬홀드 전압을 갖지 못할 때 프로그램 검증동작후 재프로그램 동작이 이 메모리 트랜지스터에 대해 행해진다. 그러므로 상기 메모리 트랜지스터가 소망의 드레쉬홀드 전압을 가질때까지 프로그램 동작이 반복적으로 행해지기 때문에 이메모리 트랜지스터와 관련된 낸드쎌 유닛의 비선택된 메모리 트랜지스터들 또는 상기 선택된 워드라인과 접속된 소거된 데이터를 유지해야 하는 타의 선택된 메모리 트랜지스터들의 드레쉬 홀드전압은 데이터를 반전할정도로 변경될 수 있다.
종래기술의 소거는 행블럭에 대하여 행하여 졌다. 그러므로 행블럭이 소거된후 행블럭내의 다수의 워드라인들과 접속된 메모리 트랜지스터들이 프로그램되지 않으면 안되었다. 이는 프로그램을 원하지 않는 워드라인들과 접속된 메모리 트랜지스터들에 대해서도 소거를 한후 재프로그램하는 문제를 발생한다. 종래기술에서 워드라인단위로 프로그램할 수 없었던 이유는 하기와 같다. 즉 선택된 워드라인과 접속된 메모리 트랜지스터들의 소거후 이들 메모리 트랜지스터들에 대하여 프로그램이 행해진다. 프로그램후 이들 메모리 트랜지스터들중 어느하나라도 소망의 드레쉬홀드 전압을 갖지 않는다면 재프로그램이 행해진다. 그러므로 선택된 워드라인과 비선택된 워드라인들에 대하여 반복적으로 프로그램전압과 패스전압들이 인가될 수 있다. 그러므로 전술된 바와 같이 선택된 워드라인상의 소거된 데이터를 유지해야하는 메모리 트랜지스터들의 드레쉬홀드 전압이 변경되고 이에 의해 에러 데이터가 발생될 수 있다.
한편 각각의 메모리 트랜지스터가 다수개의 비트정보를 저장하는 멀티스테이트 메모리 쎌인 경우 각 스테이트 간의 드레쉬홀드 전압의 차는 매우작다. 예를 들어 각각의 메모리 트랜지스터가 4개의 비트정보를 저장하는 4스테이트 메모리 쎌이라 가정하면 최상위 비트정보, 예컨데 -3볼트의 드레쉬홀드 전압과, 최하위 비트정보, 예컨데 0볼트의 드레쉬홀드 전압 사이에 2스테이트 정보를 나타내는 드레쉬홀드 전압들, 예컨데 -2볼트와 -1볼트의 드레쉬홀드 전압이 필요하다. 이 경우 각 스테이트간의 드레쉬홀드 전압의 차이는 1볼트가 된다.그러므로 상기 메모리 쎌이 정상적으로 동작하게 위하여 프로그램전압 Vpgm과 패스전압 Vpass에 의한 드레쉬홀드 전압의 변동이 이론적으로 최대 0.5볼트 이하가 되야하지만 실질적으로 여러 변수들을 고려하면 약 0.1볼트이하가 되지 않으면 안된다. 그러므로 제2도에서 알 수 있는 바와같이 드레쉬홀드 전압의 변동이 최대 0.1볼트이하인 패스전압 Vpass의 범위가 존재하지 않기 때문에 낸드쎌 유닛들은 멀티 스테이트 메모리 쎌들로 사용할 수 없는 문제를 발생한다.
따라서 본 발명의 목적은 프로그램동작중 선택된 워드라인상에 프로그램전압이 인가되고 비선택된 워드라인상에 패스전압이 인가되는 낸드쎌 유닛을 가지는 EEPROM에서 소거된 데이터를 유지해야 하는 상기 선택된 워드라인과 접속된 메모리 트랜지스터의 드레쉬홀드전압의 변동을 거의 방지할 수 있는 개량된 프로그램장치 및 방법을 제공함에 있다.
본 발명의 또다른 목적은 낸드쎌 유닛을 구성하는 메모리 트랜지스터들의 각각이 멀티 스테이트 정보를 저장할 수 있도록 프로그램동작중 상기 메모리 트랜지스터들의 드레쉬홀드 전압들의 변동이 방지될 수 있는 개랑된 프로그램장치 및 방법을 제공함에 있다.
본 발명의 또다른 목적은 각 워드라인과 접속된 메모리 트랜지스터들이 일시에 소거되고 프로그램될 때 소거된 데이터를 유지해야 하는 메모리 트랜지스터들의 드레쉬홀드 전압들의 변동이 거의 방지될 수 있도록 하여 워드라인 단위로 소거동작과 프로그램동작이 가능하게 하는 개량된 프로그램장치 및 방법을 제공함에 있다.
상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 다수의 쎌 유닛들을 가지며, 각 쎌 유닛은 일단과 타단사이에 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이트를 가지며, 상기 쎌 유닛들중 적어도 하나의 쎌 유닛을 선택하고, 상기 선택된 쎌 유닛내에서 하나의 메모리 트랜지스터를 선택하고, 상기 선택된 메모리 트랜지스터가 소거 데이터에 대응하는 드레쉬홀드 전압을 갖도록 소거된후 행해지는 프로그램동작에서 상기 선택된 메모리 트랜지스터가 상기 소거 데이터로 프로그램될때 상기 선택된 메모리 트랜지스터의 제어게이트로 프로그램전압을 제공하고, 상기 프로그램 전압의 용량 결합으로 상기 선택된 메모리 트랜지스터의 드레인과 소오스에 각각 접속된 제1 및 제2인접 메모리 트랜지스터들을 턴오프하고 상기 선택된 메모리 트랜지스터의 드레인과 소오스를 국부적인 부우스트전압으로 충전하는 디코오더를 가짐을 특징으로 하는 반도체 메모리를 제공한다.
또한 본 발명의 상기 목적을 달성하기 위하여 본 발명은 적어도 하나의 쎌 유닛을 가지며, 상기 쎌 유닛의 일단과 타단사이에 드레인 소오스통로들이 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이트를 가지며 상기 쎌 유닛내의 하나의 메모리 트랜지스터를 선택하고, 이 선택된 메모리 트랜지스터가 소거 데이터에 대응하는 드레쉬홀드 전압을 갖도록 소거한후 행해지는 프로그램중 상기 선택된 메모리 트랜지스터의 상기 드레쉬홀드 전압이 변동하지 않도록 상기 선택된 메모리 트랜지스터의 제어게이트에 프로그램전압을 인가하는 반도체 메모리의 프로그램 방법에 있어서, 상기 프로그램전압의 인가에 의해 상기 선택된 메모리 트랜지스터의 드레인 및 소오스와 접속된 제1 및 제2인접 메모리 트랜지스터들을 턴오프하고 상기 선택된 메모리 트랜지스터의 드레인 및 소오스를 국부적인 부우스트 전압으로 충전함을 특징으로 하는 반도체 메모리의 프로그램방법을 제공한다.
이하 본 발명의 바람직한 실시예가 첨부도면들을 참조하여 상세히 설명된다.
본 발명의 메모리 쎌 어레이는 행과 열의 매트릭스형으로 배열된 다수의 쎌 유닛들로 구성되고, 각 쎌 유닛은 제1선택트랜지스터와 16개의 메모리 트랜지스터들과 제2선택트랜지스터의 드레인 소오스통로들이 직렬로 접속되어 있다. 각 쎌 유닛내의 제1선택트랜지스터의 드레인은 대응 비트라인에 접속되어 있다. 제2선택트랜지스터들의 소오스들은 공통소오스라인에 접속되어 있다. 각 행에 배열된 쎌 유닛들은 행블럭을 구성한다. 각 행블럭내의 제1선택트랜지스터들의 게이트들은 제1선택라인과 접속되어 있다. 각 행블럭내의 제2선택트랜지스터들의 게이트들은 제2선택라인과 접속되어 있다. 각 행 블럭내의 16개의 동일행들에 배열된 메모리 트랜지스터들의 제어게이트들은 워드라인들 16개의 워드라인들과 각각 접속되어 있다. 본 발명의 실시예는 각 행 블럭내에서 16개의 워드라인들이 사용되고 있지만 본 발명은 이들의 개수에 한정되는 것이 아님을 유의해야 한다.
메모리 쎌 어레이는 반도체 기판에 형성된 P형 웰영역에 형성된다. 제3도와 제4도에 상기 메모리 쎌 어레이를 구성하는 쎌 유닛들중 하나의 평면도와 단면도가 각각 도시되어 있다. 제3도와 제4도를 참조하면, 반도체 기판(10)은 (100)의 결정면과 약 7×1014/㎤의 불순물 농도를 가지는 P형 실리콘 단결정 반도체 기관이다. 약 2×1016/㎤의 불순물 농도를 가지는 P형 웰영역(14)이 상기 반도체 기관(10)의 주표면으로부터 4㎛의 깊이로 형성되어 있다. 상기 P형 웰영역(14)은 깊이가 10㎛이고 불순물 농도가 약 5×1015/㎤인 N형 웰영역(12)으로 둘러 쌓여져 있다. 상기 P형 웰영역(14)내에는 고농도의 N형 불순물로 도우핑된 N+영역들(16)∼(30)이 상기 주표면에 채널영역들(38)을 개재하여 이격되게 형성되어 있다.
N+영역(16)은 접속개구(32)를 통하여 알루미니움과 같은 금속으로 만들어진 비트라인 BLk과 접속되는 접속영역임과 동시에 제1선택트랜지스터 ST1k의 드레인 영역으로 작용한다. N+영역들(18)∼(28)은 트랜지스터들 ST1k, M1k∼M16k 및 GT1k 중 인접하는 2개의 트랜지스터들의 공통 소오스-드레인 영역들로서 작용한다. N+영역(30)은 제2선택트랜지스터 GT1k의 소오스영역임과 동시에 매몰된 공통소오스라인 CSL로 작용한다. 공통 소오스라인 CSL은 상기 N+영역(30)과 접속개구를 통하여 저항접속되고 절연층(40)내에 절연되게 매몰된 도체층일 수도 있다. 상기 제1 및 제2선택트랜지스터들 ST1k와 GT1k의 채널영역들 상부에는 약 1500Å의 두께를 가지는 텅스텐 실리사이드와 같은 고용접 금속실리 사이드 물질의 게이트 막들(42)(44)이 약 300Å의 게이트 절연막들(45)을 개재하여 각각 형성되어 있다.
메모리 트랜지스터들 M1k∼M16k의 채널영역들(38)의 상부에는 약 1500Å의 두께를 가지는 다결정 실리콘 물질의 플로팅 게이트들(34)이 두께 약 90Å의 게이트 절연막들(36)을 개재하여 각각 형성되어 있다. 상기 플로팅 게이트들(34)위에는 약 1500Å의 두께를 가지는 고융점 금속실리 사이드 물질의 제어게이트들(46)이 두께 약 250Å의 중간절연막들(48) 예컨데 SiO2-Si3N4-SiO2의 ONO절연막을 개재하여 각각 형성되어 있다.
상기 제1 및 제2선택트랜지스터들 ST1k와 GT1K의 게이트막들(42)(44)과 상기 메모리 트랜지스터들 M1k∼M16k의 제어게이트들(46)은 이들의 물질과 동일한 물질로 형성된 제1 및 제2선택라인 SSL과 GSL 및 워드라인들 WL1∼WL16과 각각 접속되어 있다. 상기 제1 및 제2선택라인들 SSL과 GSL 및 워드라인들 WL1∼WL16은 BPSG 또는 PSG 또는 실리콘 산화물과 같은 절연물질의 절연층(40)으로 서로 절연되어 있다.
상기 접속개구(32)를 통하여 상기 N+영역(16)과 접속된 비트라인 BLk은 상기 절연층(40)상에서 열방향으로 신장하고 있다. 상기 P형 웰영역(14)과 N형 웰영역(12)은 도시하지 아니한 접속개구들은 통하여 웰전극(50)에 공통으로 접속된다.
본 발명에 다른 메모리 쎌 어레이는 N형 반도체 기관에 형성된 P형 웰영역에 형성될 수도 있다.
제5도는 본 발명의 바람직한 실시예에 따라 하나의 선택된 행블럭과 관련하여 프로그램 방법을 보여주고 있는 회로도이다. 도시의 편의상 다수의 행블럭들중 하나의 행블럭만이 도시되어 있음을 유의하여야 한다.
제5도를 참조하면, 선택된 행블럭 내의 선택된 워드라인 WL2와 접속된 메모리 트랜지스터들 M21∼M2n에 대한 페이지 프로그램 방법이 도시되어 있다. 제1도에 도시된 종래의 기술과 비교할때, 본 발명의 특징은 프로그램중 선택된 워드라인 WL2과 인접한 비선택된 워드라인들 WL1과 WL3로 제1패스전압 Vpass1 보다 낮은 제2패스전압 Vpass2가 인가된후 프로그램전압 Vpgm이 선택된 워드라인 WL2로 인가되는 것이다. 이에 의한 소거된 데이터를 유지하는 선택된 메모리 트랜지스터들과 인접한 제1 및 제2메모리 트랜지스터들은 턴오프되고 상기 소거된 데이터를 유지해야하는 상기 선택된 메모리 트랜지스터들의 소오스 드레인 및 채널들은 이 메모리 트랜지스터들의 드레쉬홀드 전압이 변경되지 않도록 용량 커플링에 의해 충전된다.
지금 선택된 워드라인 WL2와 접속된 메모리 트랜지스터 M21가 프로그램중 소거된 데이터 즉 데이터 1을 유지해야 하고 나머지 메모리 트랜지스터들 M22∼M2n은 소거된 데이터와 다른 데이터 예컨데 데이터 0으로 변경된다고 가정한다. 그러면 비트라인 BL1과 접속된 도시하지 아니한 데이터 래치는 데이터 1을 로딩하고 비트라인들 BL2∼BLn과 각각 접속된 도시하지 아니한 데이터 래치들은 데이터 0을 로딩하고 있다. 프로그램 동작전에 그러한 데이터 로딩기술은 전술한 한국공개특허번호 94-18870호에 개시되어 있다. 데이터 로딩동작후 행해지는 프로그램동작중 상기 데이터 1에 대응하는 전원공급전압 Vcc을 비선택된 비트라인 BL1과 접속된 데이터 래치는 상기 비선택된 비트라인 BL1상에 제공하고, 선택된 비트라인들 BL2∼BLn과 접속된 데이터 래치들은 선택된 비트라인들 BL2∼BLn상에 데이터 0에 대응하는 0볼트의 접지전압을 제공한다. 동시에 제6도에 도시한 바와 같이 시간 t0에서 선택된 행블럭내의 제1선택라인 SSL상에 전원공급전압 Vcc로 가는 전압이 행디코오더(52)로부터 제공된다. 그후 시간 t1에서 선택된 워드라인 WL2과 인접한 비선택된 워드라인들 WL1과 WL3은 제2패스전압 Vpass2으로 가고 비선택된 워드라인들 WL4∼WL16은 상기 제2패스전압 Vpass2보다 높은 제1패스전압 Vpass1으로 간다. 상기 제1패스전압 Vpass1은 데이터 0으로 변경되는 선택된 메모리 트랜지스터들과 접속되는 비선택된 메모리 트랜지스터들의 드레쉬홀드 전압들을 변경하지 않는 충분히 높은 레벨의 전압이다. 제1패스전압 Vpass1은 또한 이 전압이 인가되는 비선택된 메모리 트랜지스터들이 데이터 0 즉 양의 드레쉬홀드 전압들로 프로그램 되어 있을때에도 데이터 0으로 프로그램되는 선택된 메모리 트랜지스터들로 접지전압을 전송할 수 있는 충분한 레벨의 전압이다. 그러므로 상기 제1 및 제2패스전압 Vpass1과 Vpass2의 인가에 의해 상기 선택된 비트라인들 BL2∼BLn과 접속된 선택된 행블럭내의 비선택된 메모리 트랜지스터들의 드레인, 소오스 및 채널들의 전위는 접지전위로 된다. 한편 비선택된 비트라인 BL1과 접속된 제1선택트랜지스터 ST11의 소오스는 상기 제1선택라인 SSL이 전원공급전압 Vcc로 간후 시간 t1전에 Vcc-Vth로 된다. 여기서 Vth는 상기 제1선택트랜지스터 ST11의 드레쉬홀드 전압이다. 만약 메모리 트랜지스터들 M11과 M13가 데이터 0즉 양의 드레쉬홀드 전압 Vth+으로 프로그램된 쎌들이라면 상기 시간 t1전에 상기 메모리 트랜지스터 M11는 턴오프 상태에 있다. 그러므로 메모리 트랜지스터들 M21∼M161의 드레인, 소오스, 및 채널들은 접지상태에 있다. Vpass2 Vcc-Vth라 가정하면, 시간 t1후 시간 t2전에 제2패스전압 Vpass2의 인가에 의해 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널은 Vpass2-Vth+의 전위로 충전된다. 또한, 제1패스전압 Vpass1의 인가에 의해 메모리 트랜지스터 M41의 드레인은 용량 커플링에 의해 rVpass1으로 충전된다. Vpass2 rVpass1Vth+이므로 메모리 트랜지스터 M31또한 오프 상태에 있다. 시간 t2후 워드라인 WL2상에 인가되는 프로그램전압 Vpgm에 의해 선택된 메모리 트랜지스터 M21의 드레인,소오스 및 채널의 전위는 rVpgm + Vpass2-Vth+로 부우스트된다. 이 부우스트된 전압에 의해 상기 선택된 메모리 트랜지스트터 M21와 인접한 제1 및 제2메모리 트랜지스터를 M11과 M31은 완전히 턴오프되고, 상기 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널은 이 트랜지스터 M21의 드레쉬홀드 전압의 변경을 방지하도록 상기 국부적인 부우스트전압으로 충전된다.
한편 인접한 제1 및 제2메모리 트랜지스터들 M11 과 M31이 소거된 데이터 1 즉 음의 드레쉬홀드전압들은 갖는 경우 시간 t1후 시간 t2전에 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널은 Vcc-Vth보다 높은 전압으로 충전된다. 그러므로 시간 t2후 프로그램전압 Vpgm의 인가에 의해 상기 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널은 rVpgmVcc- Vth의 전압 이상으로 국부적으로 충전되고, 이에 의해 상기 인접한 제1 및 제2메모리 트랜지스터들 M11과 M31은 턴오프된다. 그러므로 선택된 메모리 트랜지스터 M21의 드레쉬홀드 전압은 상기 충전된 국부적인 부우스트 전압에 의해 변동되지 않는다. 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널에 충전되는 국부적인 부우스트 전압은 높을수록, 상기 선택된 메모리 트랜지스터 M21의 드레쉬홀드 전압의 변동이 더 잘 방지될 수 있다. 즉 국부적인 부우스트전압 즉 rVpgm+Vpass2-Vth+은 종래 기술의 용량 커플링에 의한 충전전압보다 높기 때문에 선택된 메모리 트랜지스터 M21의 드레쉬홀드 전압의 변동은 충분히 방지될 수 있다.
선택된 워드라인 WL2에 인접한 비선택 워드라인들 WL1과 WL3중 공통 소오스라인 CSL 측의 비선택 워드라인 WL3상에 Vpass2전압 대신 이 전압보다 낮은 전압 예컨데 접지전압이 인가될 수도 있다. 메모리 트랜지스터들 M31∼M3n이 데이터 0으로 프로그램된 경우 이 메모리 트랜지스터들 M31∼M3n은 상기 접지전압의 인가에 의해 턴오프된다. 그러므로 메모리 트랜지스터 M21의 드레인, 소오스 및 채널은 전술된 국부적인 부우스트전압으로 충전되고 이 트랜지스터의 드레쉬홀드전압의 변동을 피할 수 있다. 메모리 트랜지스터들 M22∼M2n의 드레인 소오스 및 채널들은 전술된 바와 같이 접지상태로 되고 이 메모리 트랜지스터들 M22∼M2n의 제어게이트에 인가되는 프로그램전압에 의해 이들의 드레쉬홀드 전압들은 양의 드레쉬홀드전압들 즉 데이터 0으로 변경된다. 한편 워드라인들 WL4∼WL16과 접속된 메모리 트랜지스터들의 드레인, 소오스 및 채널들은 각각 rVpass1의 전압으로 충전되기 때문에 이들 트랜지스터들의 드레쉬홀드 전압들의 변동은 방지된다.
제7도는 선택된 워드라인 WL2와 접속된 메모리 트랜지스터들은 프로그램하기 위한 다른 실시예의 타이밍도이다. 제6도와 관련하여 설명된 바와 같이 메모리 트랜지스터들 M11과 M31이 데이터 0으로 프로그램되어 있을 때 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널은 시간 t1전에 Vcc- Vth 보다 낮은 전압으로 충전된다. 제7도의 시간 t1과 t2사이에서 Vpass1보다 높은 Vpass3의 부우스트 전압을 소정시간 예컨데 약 45∼100nsec동안 인가하므로써 시간 t3전에 선택된 메모리 트랜지스터 M21의 드레인 소오스 및 채널을 Vcc-Vth의 전압으로 충전할 수 있다. 그러므로 선택된 워드라인 WL2상에 프로그램전압 Vpgm 이 인가될때 제6도의 국부적인 부우스트 전압보다 높은 전압이 상기 선택된 메모리 트랜지스터 M21의 드레인, 소오스 및 채널에 충전될 수 있다.
제8도는 본 발명에 따라 약 2볼트의 제2패스전압 Vpass2과 약 18볼트의 프로그램전압 Vpgm 과 약 0.60의 커플링 계수 r를 사용할 경우 제1패스전압 Vpass1의 증가에 의존하는 드레쉬 홀드전압의 변동을 나타낸 그래프이다. 곡선 A는 선택된 비트라인과 접속된 비선택된 메모리 트랜지스터들의 드레쉬 홀드전압의 변동을 나타내고 곡선 B는 비선택된 비트라인과 접속된 선택된 메모리 트랜지스터들의 드레쉬홀드전압의 변화를 나타내고 있다. 제8도에서 알 수 있는 바와 같이 -3볼트의 드레쉬홀드 전압으로 메모리 트랜지스터들이 소거된후 프로그램이 행해지고 제1패스전압 Vpass1이 6.0∼9.5볼트의 전압레벨을 가질 때 선택 및 비선택된 메모리 트랜지스터들의 드레쉬홀드 전압이 변동이 없다. 그러므로 제1패스전압 Vpass1이 상기 범위내의 전압을 갖는다면 낸드쎌유닛내의 각 메모리 트랜지스터에 대하여 멀티 비트 저장이 가능하다. 또한 Vpass1과 Vpgm에 의한 메모리 트랜지스터들의 드레쉬홀드 전압의 변동이 발생되지 않는 마진폭이 넓어져 워드라인 단위로 페이지 소거와 프로그램이 행해질 수 있다. 제9a 및 9b는 본 발명에서 사용되는 행디코오더의 일실시예의 개략적 회로도이다. 제9a도는 행디코오더의 일부분을 나타내고 있고 제9b도는 행디코오더의 나머지 부분을 나타내고 있다. 제9a도를 참조하면 낸드게이트들(54-0)∼(54-15), (58-0)∼(58-15) 및 (60-0)∼(60-15)과 인버어터들 (56-0)∼(56-15), (62-0)∼(62-15) 및 (64-0)∼(64-15)이 도시되어 있다.
낸드게이트들 (54-0)∼(54-15)은 선택된 행블럭내의 16개의 워드라인들중 하나를 선택하기 위해 어드레스 신호들 A0∼A3와 그 상보신호들의 조합을 입력한다. 인버어터들 (56-0)∼(56-15)은 상기 낸드게이트들(54-0)∼(54-15)과 각각 접속되고 16개 워드라인들중 하나를 선택하는 프로그램 디코오딩신호들 Tpgm0∼Tpgm15를 발생한다. 낸드게이트들(58-0)∼(58-15)와 (60-0)∼(60-15)과 인버어터들(62-0)∼(62-15)과 (64-0)∼(64-15)로 구성된 회로부분들은 낸드게이트들(54-0)∼(54-15)로부터의 출력신호들의 조합에 응답하여 제1 및 제2패스전압을 발생하기 위한 제1 및 제2디코오딩신호들 Tfb0∼Tfb15와 Tℓ0∼Tℓb15을 발생한다. 예를들어 워드라인 WL4가 선택된다면, 프로그램 디코오딩신호 Tpgm3와 제1디코오딩신호들 Tℓb2와 Tℓb4과 제2디코오딩신호들 Tfb0, Tfb1, 및 Tfb5∼Tfb15은 H레벨들 (전원공급전압 Vcc)로 되고 나머지 신호들 Tpgm0∼Tpgm2, Tpgm4∼Tpgm15, Tℓb0, Tℓb1, Tℓb3, Tℓb5∼Tℓb15 및 Tℓb2∼Tℓb4은 L레벨들(접지전압)에 있다.
제9b도를 참조하면, 프로그램 디코오딩신호들 Tpgm0∼Tpgm15과 제1 및 제2디코오딩신호들 Tℓb0∼Tℓb15 및 Tfb0∼Tfb15에 응답하여 워드라인들 WL1∼WL16을 구동하는 신호들은 발생하는 회로부분이 도시되어 있다. 제 9b도의 회로부분은 인한스멘트 모우드의 엔채널 모오스 트랜지스터들(66)∼(88)과 디플레숀 모우드의 N채널 모오스 트랜지스터들(90)∼(106)과 모오스 캐패시터들 (108)∼(112)로 구성되어 있다. 트랜지스터들(90)∼(106)은 고전압의 전달로 트랜지스터들 (66)∼(70), (78)∼(82) 및 (84)∼(88)의 절연파괴를 방지하는 작용을 한다.모오스 캐패시터(108)와 트랜지스터들(72), (78) 및 (96)으로 구성된 회로부분(120)은 라인(114)가 H레벨일 때 도시하지 아니한 링발진기로부터의 클럭신호 Ø에 응답하여 상기 라인(114)상에 프로그램전압 Vpgm보다 높은 고전압을 발생하고 트랜지스터들(102)와 (84)의 채널들을 통하여 상기 프로그램전압 Vpgm을 워드라인 WLi+1로 전달시키는 통상의 고전압 발생회로 (120)이다. 유사하게 모오스 캐패시터(110)와 트랜지스터들 (74), (80) 및 (98)로 구성된 회로부분은 제2패스전압 Vpass2을 워드라인 WLi+1로 전달시키는 고전압 발생회로(121)이며, 모오스 캐패시터(112)와 트랜지스터들(76), (82) 및 (100)로 구성된 회로부분은 제1패스전압 Vpass1을 워드라인 WLi+1로 전달시키기 위한 고전압 발생회로(122)이다.
고전압 발생회로(121)는 Tℓbi신호가 H레벨일 때 제2패스전압 Vpass2을 워드라인 WLi+1로 전달시킨다.마찬가지로, 고전압 발생회로(122)는 Tfbi신호가 H레벨일 때 제1패스전압 Vpass1을 워드라인 WLi+1로 전달시킨다.
제9a 및 9b도에 도시된 행디코오더는 워드라인WL4의 선택에 의해 전술된 바와 같이 신호들 Tpgm3, Tℓb2, Tℓb4, Tfb0, Tfb1, 및 Tfb5∼Tfb15 H 레벨들로되고 이에 의해 워드라인들 WL1, WL2 및 WL5∼WL15상에 제1패스전압 Vpass1을, 워드라인들 WL3와 WL5상에 제2패스전압 Vpass2을 워드라인 WL4상에 프로그램전압 Vpgm을 제공한다.
다수의 행블럭들중 하나를 선택하는 행블럭 선택회로와 공통소오스라인을 구동하는 회로들은 전술된 한국공개특허번호 94-18870호에 개시되어 있다.
본 발명은 제1 및 제2패스전압의 인가후 프로그램전압이 인가되지만 제1 및 제2패스전압과 동시에 프로그램전압이 인가될 수도 있다. 또한 비선택된 비트라인과 제1선택 트랜지스터의 게이트에 전원공급전압이 인가되었지만 본 발명은 이에 한정되는 것이 아님을 유의해야 한다. 예컨데 비선택된 비트라인과 제1선택 트랜지스터의 게이트로 제1전압 예컨데 제1패스전압 또는 이보다 낮은 중간전압이 인가될 수도 있다.
전술한 바와 같이 본 발명에 따른 EEPROM은 제1패스전압 Vpass1의 넓은 범위에서 소거된 데에터를 유지해야 하는 메모리 트랜지스터들의 드레쉬홀드 전압들을 변동시키지 않기 때문에 워드라인 단위로 소거와 프로그램동작이 가능할 뿐만 아니라 데이터 보유 신뢰성이 향상될 수 있다. 또한 저전압의 제2패스전압 Vpass2을 사용하기 때문에 제1패스전압 Vpass1을 낮게 사용할 수 있어 소비전력이 축소될 수 있다.

Claims (18)

  1. 다수의 쎌 유닛들을 가지며, 각 쎌 유닛은 일단과 타단사이에 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이트를 가지며, 상기 쎌 유닛들중 적어도 하나의 쎌 유닛을 선택하고, 상기 선택된 쎌 유닛내에서 하나의 메모리 트랜지스터를 선택하고, 상기 선택된 메모리 트랜지스터가 소거 데이터에 대응하는 드레쉬홀드 전압을 갖도록 소거된후 행해지는 프로그램동작에서 상기 선택된 메모리 트랜지스터가 상기 소거 데이터로 프로그램될 때 상기 선택된 메모리 트랜지스터의 제어게이트로 프로그램전압을 제공하고, 상기 프로그램 전압의 용량 결합으로 상기 선택된 메모리 트랜지스터의 드레인과 소오스에 각각 접속된 제1 및 제2인접 메모리 트랜지스터들을 턴오프하고 상기 선택된 메모리 트랜지스터의 드레인과 소오스를 국부적인 부우스트 전압으로 충전하는 디코오더를 가짐을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 디코오더는 상기 선택된 쎌유닛내의 상기 다수의 메모리 트랜지스터들중 상기 선택된 메모리 트랜지스타와 상기 제1 및 제2인접 트랜지스터들을 제외한 나머지 트랜지스터들의 제어제이트들로 상기 프로그램전압보다 낮은 제1패스전압을 제공하고 상기 제1 및 제2인접 트랜지스터들의 제어게이트들로 상기 제1패스전압보다 낮은 제2패스전압을 제공함을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 프로그램전압은 상기 제1 및 제2패스전압과 동시에 또는 상기 제1 및 제2패스전압의 인가후 제공됨을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 제2패스전압은 상기 소거 데이터와 다른 데이터로 프로그램되는 메모리 트랜지스터들의 드레쉬홀드 전압보다 높음을 특징으로 하는 반도체 메모리.
  5. 제3항에 있어서, 상기 제1 및 제2패스전압과 상기 프로그램전압은 소정기간동안 부우스트 전압을 가짐을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 각 쎌유닛의 상기 일단과 대응 비트라인사이에 선택트랜지스터의 소오스 및 드레인이 각각 접속되고, 상기 제1인접 트랜지스터는 상기 선택된 메모리 트랜지스터에 관하여 상기 선택된 쎌유닛의 일단측에 접속되고, 상기 제2인접 트랜지스터는 상기 선택된 메모리 트랜지스터에 관하여 타단측에 접속되며, 상기 디코오더는 상기 제1인접 트랜지스터와 상기 일단사이의 메모리 트랜지스터들의 제어게이터들로 상기 프로그램전압보다 낮은 제1패스전압을 인가하고, 상기 제1인접 트랜지스터의 제어게이터로 상기 제1패스전압보다 낮은 제2패스전압을 인가하고, 상기 제2인접트랜지스터의 제어게이트로 상기 제2패스전압보다 낮은 전압을 인가하고, 상기 선택된 쎌유닛과 접속된 비트라인 및 선택트랜지스터의 게이트에 제1전압을 인가함을 특징으로 하는 반도체 메모리.
  7. 제6항에 있어서, 상기 제1전압은 전원공급전압임을 특징으로 하는 반도체 메모리.
  8. 제6항에 있어서, 상기 비트라인상의 제1전압은 데이터 래치에 저장된 데이터에 대응하는 전압임을 특징으로 하는 반도체 메모리.
  9. 제6항에 있어서, 상기 디코오더는 상기 제1전압을 인가한후 상기 제2패스전압과 상기 제2패스전압보다 낮은 상기 전압을 인가하고, 이와 동시에 또는 이후에 상기 프로그램전압을 인가함을 특징으로 하는 반도체 메모리.
  10. 행과 열의 매트릭스형으로 배열된 다수의 쎌 유닛들을 가지며, 각 쎌 유닛은 드레인 소오스 통로들이 직렬로 접속된 다수의 메모리 트랜지스터들을 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이트를 가지며, 각 행에 배열될 쎌 유닛들은 행블럭을 형성하고 각 행에 배열된 메모리 트랜지스터들의 제어게이트들이 대응 워드라인과 접속되는 다수의 워드라인들을 가지며, 선택된 행블럭내의 하나의 선택된 워드라인과 접속된 선택된 메모리 트랜지스터들이 소거 데이터에 대응하는 드레쉬홀드 전압을 갖도록 소거된후 행해지는 프로그램동작중 상기 선택된 메모리 트랜지스터들중 제1그룹의 메모리 트랜지스터들과 나머지 제2그룹의 메모리 트랜지스터들이 상기 소거데이터와 다른 데이터로 각각 프로그램될 때, 상기 선택된 워드라인과 이와 인접한 워드라인을 제외한 상기 선택된 행블럭내의 나머지의 워드라인들로 제1패스전압을 제공하고, 상기 인접한 워드라인으로 상기 제1패스전압보다 낮은 제2패스전압을 제공하여 상기 제1그룹의 메모리 트랜지스터들의 드레인, 소오스들을 소정의 전압으로 충전하고, 상기 제2그룹의 메모리 트랜지스터들의 드레인, 소오스들을 방전하고, 상기 선택된 워드라인으로 상기 제1패스전압보다 높은 프로그램전압을 인가하여 상기 제1그룹의 메모리 트랜지스터들의 드레쉬홀드 전압이 변경되지 않도록 상기 제1그룹의 메모리 트랜지스터들의 드레인 소오스들을 상기 충전전압보다 높은 전압으로 충전하고, 상기 제2그룹의 메모리 트랜지스터들을 프로그램하는 디코오더를 가짐을 특징으로 하는 반도체 메모리.
  11. 제10항에 있어서, 상기 제2패스전압은 상기 다른 데이터로 프로그램되는 제2그룹의 메모리 트랜지스터의 드레쉬홀드 전압보다 높음을 특징으로 하는 반도체 메모리.
  12. 적어도 하나의 쎌 유닛을 가니며, 상기 쎌 유닛의 일단과 타단사이에 드레인 소오스 통로들이 직렬로 접속된 다수의 메모리 트랜지스터들은 가지며, 각 메모리 트랜지스터는 드레인, 소오스, 플로팅게이트 및 제어게이터를 가지며, 상기 쎌 유닛내의 하나의 메모리 트랜지스터를 선택하고, 이 선택된 메모리 트랜지스터가 소거 데이터에 대응하는 드래쉬홀드 전압을 갖도록 소거한후 행해지는 프로그램중 상기 선택된 메모리 트랜지스터의 상기 드레쉬홀드 전압이 변동하지 않도록 상기 선택된 메모리 트랜지스터의 제어게이트에 프로그램전압을 인가하는 반도체 메모리의 프로그램 방법에 있어서, 상기 프로그램전압의 인가에 의해 상기 선택된 메모리 트랜지스터의 드레인 및 소오스와 접속된 제1 및 제2인접 메모리 트랜지스터들을 턴오프하고 상기 선택된 메모리 트랜지스터의 드레인 및 소오스를 국부적인 부우스트 전압으로 충전함을 특징으로 하는 반도체 메모리의 프로그램방법.
  13. 제12항에 있어서, 상기 제1 및 제2인접 메모리 트랜지스터들은 상기 선택된 메모리 트랜지스터에 관하여 각각 상기 일단측과 타단측으로 접속되고 상기 제1인접 메모리 트랜지스터와 상기 일단 사이의 메모리 트랜지스터들의 제어게이트들로 상기 프로그램전압보다 낮은 제1패스전압을 인가하고 상기 제1인접 메모리 트랜지스터의 제어게이트에 상기 제1패스전압보다 낮은 제2패스전압을 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  14. 제13항에 있어서, 상기 프로그램전압은 상기 제1 및 제2패스전압의 인가와 동시에 또는 그후에 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  15. 제14항에 있어서 상기 제2인접 메모리 트랜지스터의 제어게이트에 상기 제2패스전압을 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  16. 제14항에 있어서, 상기 제2인접 메모리 트랜지스터의 제어게이트에 상기 제2패스전압보다 낮은 전압을 인가함을 특징으로 하는 반도체 메모리의 프로그램방법.
  17. 제14항에서 있어서, 상기 제1 및 제2패스전압과 상기 프로그램전압은 소정기간동안 부우스트된 전압임을 특징으로 하는 반도체 메모리의 프로그램방법.
  18. 다수의 쎌 유닛들을 가지며 각 쎌 유닛들은 드레인 소오스 통로들이 직렬로 접속된 복수개의 메모리 트랜지스터들을 가지며 각 메모리 트랜지스터들은 드레인, 소오스 및 플로팅 게이트 및제어게이트를 가지며, 프로그램 동작중 상기 다수의 쎌 유닛들중 적어도 하나의 쎌 유닛을 선택하고, 이 선택된 쎌 유닛중 하나의 메모리 트랜지스터를 선택하며, 이 선택된 메모리 트랜지스터내에 저장된 소거 데이터에 대응하는 드레쉬홀드 전압이 변경되지 않도록 상기 선택된 메모리 트랜지스터의 제어게이터에 프로그램전압을 제공하는 디코오더를 가지는 불휘발성 반도체 메모리에 있어서 상기 디코오더는 상기 선택된 메모리 트랜지스터와, 상기 선택된 메모리 트랜지스터와 인접한 메모리 트랜지스터를 제외한 상기 선택된 쎌유닛내의 나머지 메모리 트랜지스터의 제어게이트에 상기 프로그램전압보다 낮은 제1패스전압을 제공하여 상기 나머지 메모리 트랜지스터의 소오스, 드레인 및 채널을 제1층전전압으로 용량충전하고 상기 인접한 메모리 트랜지스터의 제어게이트에 상기 제1패스전압보다 낮은 제2패스전압을 제공하여 상기 인접한 메모리 트랜지스터를 턴오프하고 상기 선택된 메모리 트랜지스터의 제어게이트로 제공되는 상기 프로그램전압에 의해 상기 선택된 메모리 트랜지스터의 드레인 소오스 및 채널을 국부적인 제2충전전압로 충전함을 특징으로 하는 불휘발성 반도체 메모리의 프로그램장치.
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