JP4690713B2 - 不揮発性半導体記憶装置及びその駆動方法 - Google Patents

Description

本発明は電気的に書き換え可能な不揮発性半導体記憶装置に関する。不揮発性半導体記憶装置の中でも、特に、NAND型フラッシュメモリにおけるメモリセルへの電圧印加技術に関するものである。

近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のNOR型フラッシュメモリと比較して、高集積化、大容量化が期待できるNAND型フラッシュメモリが注目されてきている。NAND型フラッシュメモリが大容量化に向いているのは、Siの活性領域と制御ゲートのラインパターンの交点に形成される約4F²（Fはフィールド幅）の小さいメモリセルによるためである。したがって、他の不揮発性メモリに比べてメモリセルの高集積化は先行しているが、フローティングゲートに蓄積する電荷量によって不揮発にデータ保持しているため、トンネル酸化膜厚のシュリンクは難しい。よって、書き込み動作と消去動作の両方にFNトンネル電流を利用していることもあって、書き込み動作や消去動作に必要な電圧を保持したまま高集積化が進んでいる。

NAND型フラッシュメモリにおいては、書き込み動作や消去動作において、選択トランジスタの選択ゲート及びメモリセルのコントロールゲートには、20V以上の電圧が印加されている。よって、選択ゲート線及びワード線へ信号を供給する転送トランジスタには、厚いゲート酸化膜と十分な接合耐圧、素子間耐圧を有した高耐圧トランジスタが用いられることになる。このような事情から、通常の電源電圧で動作するトランジスタよりもサイズの大きな転送トランジスタを各々のブロック選択回路に配置する必要が生じ、トランジスタのレイアウト配置の効率化が求められている。

そこで、以下の特許文献１に開示されるように、ゲートパターン分離のないレイアウト構成パターンを採用し、またトランジスタ間の距離を少しでも小さくできるような転送トランジスタの並べ方を採用することによって、ブロック選択回路の占有面積を出来る限り小さくする技術が知られている。

ここで、図８に書き込み動作におけるタイミングチャートを示す。WLnを選択ワード線とする時、図８に記載のその他のワード線WLn-2、WLn-1及びWLn+1は、選択ワード線WLnと同じ選択ブロックに含まれる非選択ワード線である。図８においては、選択ワード線WLn並びに非選択ワード線のうちWLn+1、WLn-1及びWLn-2、並びにこれらワード線に対応したワード線駆動線CGn、CGn+1、CGn-1及びCGn-2のタイミングチャートを代表的に示している。なお、転送トランジスタがONしている場合は、ワード線駆動線CGn、CGn+1、CGn-1及びCGn-2の電位は、それぞれ、ワード線WLn、WLn+1、WLn-1及びWLn-2の電位と実質的に等しいと考えられる。図８において、VRDECはブロックデコーダに送信するための電圧（書き込み／読み出し等の動作に応じた電圧）が供給される配線、TGは転送トランジスタのゲート配線、SGD及びSGSは選択ゲート駆動線、BLはビット線である。なお、ここでは、１つのブロックにおいて、１本のビット線に接続されたメモリトランジスタ列をNAND型セルと呼んでいる。

図８に示した書き込み動作時の電圧印加方法においては、選択ワード線WLnを基準として、ソース線（CELSRC）側の1つ隣の非選択ワード線WLn-1には0V、ソース線側の2本隣の非選択ワード線WLn-2にはパス電圧VpassというNAND型セルの書き込み固有の電圧が印加される。また、選択ワード線WLnを基準として、ビット線側の非選択ワード線WLn+1にもVpassが印加される。さらに、図８では示していない他の非選択ワード線に対してもVpassが印加される。

選択ワード線WLnに印加される書き込み電圧Vpgmは20V程度の電圧である。この電圧を選択ワード線WLnに印加するためには、転送トランジスタのゲート配線TGには転送電圧Vpgm（20V）+Vt（Vt：転送トランジスタのしきい値）以上の電圧（転送電圧）を印加することが必要となる。その転送電圧Vpgm+Vtが、VRDECドライバからブロックデコーダに向けてタイミングT1から供給される。選択されたブロックにおいては、選択ゲート駆動線SGDの電圧が選択トランジスタに接続された選択ゲート線SG1に転送され、NAND型セルがアクティブとなり、ビット線に印加される書き込みデータに応じた電圧が、それぞれのNAND型セル内に供給される。

ここで、図９にメモリセルのしきい値とデータとの関係を示す。ビット線の電圧が0Vの時、NAND型セル内には0Vが供給され続ける。このとき、タイミングT4からタイミングT5の書き込み期間中に、ワード線と選択メモリセルのチャネルとの間にFNトンネル電流を流すのに十分な電界が印加されるため、電子がフローティングゲートに注入され、しきい値が高い状態（“0”状態）となる。一方、ビット線の電圧がVddの時には、タイミングT3以降のワード線電位の立ち上がりに伴って、NAND型セル内のチャネルおよび拡散層の電位がVsgd-Vt（Vtは選択トランジスタのしきい値）以上になると、フローティング状態となって上昇する。これによって、ワード線と選択メモリセルのチャネルとの電位差が小さくなるためフローティングゲートに電子が注入されず、消去状態”1”が保たれる。よって、”1”書き込みとなる。

ここで、従来、選択ワード線WLnのソース線（CELSRC）側に隣接した非選択ワード線WLn-1の電圧を0Vとする理由について説明する。NAND型フラッシュメモリではNAND型セル内の複数のワード線に対する書き込みの順番をソース線（CELSRC）側から行う場合がある。すなわち、WL0、WL1、・・・、WLiの順番で書き込みを行う場合においては、選択ワード線WLnよりもソース側のメモリセルには既に書き込みが行われている可能性が高い。一方、ビット線側のメモリセルは消去状態のメモリセルのままとなっている。前述の”1”書き込みにおいては、実際には少なからず書き込みディスターブを受けるが、これにはNAND型セル内のメモリセルのデータパターン依存性がある。具体的には、消去メモリセルが多ければ多いほど、メモリセルのチャネルおよび拡散層のフローティング電位が高く上昇するため、書き込みディスターブが弱くなる。この現象を有効に活用するため、選択ワード線WLnのソース側の非選択ワード線WLn-1に0Vを印加すると、非選択ワード線WLn-1に接続されたメモリセルを境界にして、ソース側メモリセル部のフローティングチャネル電位と、選択ワード線WLnに接続されたメモリセル（選択メモリセル）を含むビット線側のメモリセル部のフローティングチャネル電位を分離することが可能になる。

例えば、非選択ワード線WLn-1に接続された、あるメモリセルのしきい値が消去状態であって-2Vの時、選択メモリセルを基準としてソース線側メモリセルのチャネルおよび拡散層電位が2V以上に上昇していれば、選択メモリセルを基準としてビット線側のメモリセルのチャネルおよび拡散層電位と、ソース線側のメモリセルのチャネルおよび拡散層電位は、非選択ワード線WLn-1に接続されたメモリセルによって分離される。これによって、選択メモリセルを含むビット線側のチャネル及び拡散層電位がより効率よく上昇することになる。
特開２００２−１４１４７７号公報

しかしながら、上述バイアス関係を書き込み動作に導入すると、次のような問題が生じる。図１０には、特許文献１に開示されているように、ゲートパターン分離のないレイアウト構成パターンを採用し、トランジスタ間の距離を小さくした転送トランジスタの並べ方を採用した場合のレイアウト配置を示す。図１０に示すレイアウト配置においては、ワード線WLn、WLn+2、WLn-1、WLn+3、WLn-2に接続される転送トランジスタが、この順番で配置されている。

データの書き込み時においては、選択ワード線WLnに接続された転送トランジスタのドレインにVpgmが印加されると同時に、非選択ワード線WLn-1に接続された転送トランジスタのドレインに0Vが印加されるために、図１０のようなレイアウト配置を取る場合には、隣り合うトランジスタ間のリーク電流に十分な配慮が必要になる。この場合、フィールド（MOS）トランジスタ（寄生トランジスタ）を形成しているゲートには、書き込み電圧Vpgmを転送するためのVpgm+Vtが印加されるため、フィールドトランジスタの表面は反転しやすい条件となっている。

特許文献１に開示されているように、隣り合うトランジスタ間の電位差が小さくなるように、すなわち、図１０に示すように、Vpgmが印加される転送トランジスタをVpassが印加される転送トランジスタと、更に0Vが印加される転送トランジスタはVpassが印加される転送トランジスタと隣接するように配置することは可能である。しかしながら、何らかのプロセス要因により、フィールドトランジスタが反転状態になってしまうと、Vpassが印加される転送トランジスタから0Vが印加される転送トランジスタへのリーク電流（図１０に示す寄生トランジスタに流れる電流、点線矢印で示す）は許容できない程度となり、所望の動作波形が実現できなくなったり、思わぬ不具合を生じさせたりする可能性がある。

例えば、図８に示す非選択ワード線WLn+1やWLn-2の波形(a)が所望の立ち上がり波形であるとすると、(b)のように立ち上がり波形が悪化してしまい、所望の電圧印加状態からずれたことによる誤書き込み特性の悪化が懸念される。また、図８では非選択ワード線に印加するVpassの波形の立ち上がりが悪化している場合を示したが、これに限らず、供給能力の比較的弱い電源から電圧がワード線WLに出力される場合に、波形の立ち上がりの悪化が生じると、書き込み動作に与える影響が大きくなってしまう。

そこで、本発明は、上述の問題に鑑みてなされたものであり、寄生素子特性の影響を最小限に抑えるための電圧印加技術を提案し、信頼性の高い書き込み動作を実現できる不揮発性半導体記憶装置及びその駆動方法を提供するものである。

本発明の不揮発性半導体記憶装置は、電気的に書き換え可能な不揮発性メモリセルがマトリクス状に配置されたブロックを複数有するメモリセルアレイと、前記複数のブロックのうち任意のブロックを選択する回路であって、前記不揮発性メモリセルにワード線を介して接続された複数のトランジスタを有する回路と、前記複数のトランジスタのソース又はドレインに印加する第１の電圧V1、第２の電圧V2及び第３の電圧V3（V3＜V2＜V1）であって、データを書き込む時に選択したワード線に接続した前記トランジスタのソース又はドレインに印加する第１の電圧V1、データを書き込む時に選択しないワード線に接続した前記トランジスタのソース又はドレインに印加する第２の電圧V2、及びデータを書き込む時に少なくとも1本の選択しないワード線に接続した前記トランジスタのソース又はドレインに印加する前記第３の電圧V3を発生する回路を有し、前記第３の電圧V3は前記トランジスタの基板電圧より高い電圧であり、前記第1の電圧V1及び前記第2の電圧V2がワード線に印加される期間に前記複数のトランジスタのソース又はドレインに印加される電圧の中で最も低い電圧となることを特徴としている。

また、データを書き込む時に前記選択したワード線に接続された前記第1の電圧V1が印加されるトランジスタと、データを書き込む時に前記選択されないワード線に接続された前記第3の電圧V3が印加されるトランジスタは、縦方向及び横方向にそれぞれ離隔して配置するようにしてもよい。

また、前記第3の電圧V3を発生する回路は、所定のリファレンス電圧を用いて前記第3の電圧V3を発生するようにしている。

また、前記第2の電圧V2と前記第3の電圧V3は第1の電圧V1より先に、前記選択しないワード線に接続した前記複数のトランジスタに同時に印加され、そのタイミングから第１の電圧が選択したワード線に接続する前記トランジスタに印加されるまでの期間に、選択したワード線に接続した前記トランジスタに第4の電圧V4（V3<V4）が印加されるようにしてもよい。

また、本発明の不揮発性半導体記憶装置の駆動方法は、電気的に書き換え可能な不揮発性メモリセルがマトリクス状に配置されたブロックを複数有するメモリセルアレイと、前記複数のブロックのうち任意のブロックを選択する回路であって、前記不揮発性メモリセルにワード線を介して接続された複数のトランジスタを有する回路と、前記複数のトランジスタのソース又はドレインに印加する第１の電圧V1、第２の電圧V2及び第３の電圧V3（V3＜V2＜V1）を発生する回路と、を有する不揮発性半導体記憶装置の駆動方法であって、データを書き込む時、選択したワード線に接続した前記トランジスタのソース又はドレインに前記第１の電圧V1を印加し、選択しないワード線に接続した前記トランジスタのソース又はドレインに前記第２の電圧V2を印加し、且つ少なくとも1本の選択しないワード線に接続した前記トランジスタに前記第３の電圧V3を印加し、前記第３の電圧V3は前記トランジスタの基板電圧より高い電圧であって、前記第1の電圧V1又は前記第2の電圧V2がワード線に印加される期間に前記複数のトランジスタのソース又はドレインに印加される電圧の中で最も低い電圧となるように動作することを特徴としている。

本発明の不揮発性半導体記憶装置においては、書き込み動作において、ブロック選択回路に含まれる特定の転送トランジスタに対して、電圧発生回路から所定の電圧を印加することにより、転送トランジスタ間に流れるリーク電流を基板バイアス効果によって抑制することができ、その結果、隣接するトランジスタ間の素子分離領域を小さくすることができ、ブロック選択回路を含むロウデコーダを小さくすることが可能になる。

本発明の不揮発性半導体記憶装置の実施形態について以下詳細に説明する。

図１を参照する。図１には本発明の不揮発性半導体記憶装置の構成が示されている。コマンドレジスタ1は、シーケンス制御回路3へ制御コマンドを供給する。シーケンス制御回路3は、VRDECドライバ5、複数のCGデコーダ・ドライバ6、SGDドライバ7及びSGSドライバ8、後述するVISO発生回路30、高電圧発生回路4及びデータ読み出し・書き込み制御回路9へ制御信号を供給する。

100はブロック（メモリブロック）であり、ビット線BL0〜BLm、ワード線WL0〜WLi、選択ゲート線SG1及びSG2を共有した複数のメモリトランジスタを有する。ここでは、１つのブロック100において、１本のビット線に接続されたメモリトランジスタ列（MC0〜MCi）および選択トランジスタTR1とTR2を含む直列接続ユニットをNAND型セルと呼ぶ。

10は、1つのブロック100を選択するブロック選択回路である。ブロック選択回路10は、ブロックデコーダ（BD）11並びに転送トランジスタ12（12-1及び12-2）及び複数の転送トランジスタ13を有している。ブロックデコーダ（BD）11は、アドレスレジスタ2からのブロックアドレス信号を受けデコードし、その出力信号をレベルシフタ回路（図示せず）を介して転送トランジスタ12-1、12-2及び13に伝達する回路である。転送トランジスタ12-1及び12-2は、それぞれ、NAND型セルの選択ゲート線SG1及びSG2用の転送トランジスタである。転送トランジスタ12-1及び12-2のドレイン及びソースには、それぞれ、選択ゲート駆動線SGDまたはSGSと、選択ゲート線SG1またはSG2とが接続されている。転送トランジスタ13は、ワード線WL0〜WLi用の転送トランジスタであり、それらのドレイン及びソースには、それぞれ、ワード線駆動線CG0〜CGiと、ワード線WL0〜WLiとが接続されている。例えば、NAND型セルが３２個のメモリセルで構成される場合、即ちNAND型メモリセルのストリング長が３２である場合には、ワード線WL0〜WLi用の転送トランジスタ13は３２個必要となる。SGDドライバ7及びSGSドライバ8は、それぞれ、選択ゲート駆動線SGD及びSGSに選択ゲート信号を供給する。また、複数のCGデコーダ・ドライバ6は、それぞれ、ワード線駆動線CG0〜CGiにワード線駆動信号を供給する。

センスアンプ20は、ビット線電圧制御トランジスタ21並びにインバータ22及び23を有している。センスアンプ20のビット線電圧制御トランジスタ21は、それぞれ、各ビット線BL0〜BLm及びBLCに接続されている。

本実施形態に係る不揮発性半導体記憶装置は、例えば、ブロック100の数は1024個、1つのブロック100におけるNAND型メモリセルのストリング長は32（WL0〜WL31）、ページ長（ビット線BL0〜BLmの数）は2kByte、というような形態をとる。

VISO発生回路30は、所定の電圧（VISO、以下「バイアス電圧」という。）をCGデコーダ・ドライバ6に供給する回路である。VISO発生回路30は、例えば、0.25V、0.5V、0.75Vというように、所定の刻み値でVISOを可変にできるトリミング機能も備えるのが好ましい。このVISO発生回路30は、すべてのCGデコーダ・ドライバ6に接続されており、何れのCGデコーダ・ドライバ6からも、ブロック選択回路を介してワード線に対して所定の電圧VISOを出力することができるようにしている。

次に、図２を参照する。図２には、本実施形態における本発明の不揮発性半導体記憶装置に用いられるVISO発生回路30の回路図が示されている。なお、VISO発生回路30は、図２に示すものに限られるわけではなく、本発明の不揮発性半導体記憶装置の趣旨のとおりに所定の電圧を供給できる回路であれば如何なる回路を用いても良い。

VISO発生回路30は、参照電圧電源（リファレンス電源、Vref）31、オペアンプ32、Pチャネル型MOSトランジスタPMOS1及びPMOS2、Nチャネル型MOSトランジスタNMOS1、抵抗R1及び可変抵抗回路R2を有している。VISO発生回路30においては、可変抵抗回路R2の抵抗値を変化させることによって、VISOの値を変えることができる。なお、参照電圧電源（Vref）の出力電圧は、例えば、1.2V程度の電圧であるが、これに限定されるわけではない。

シーケンス制御回路3からイネーブル信号VISOENBがNMOS1、INV1、およびオペアンプ32に入力され、そのタイミングで所定のVISOがCGデコーダ・ドライバ6に入力されることになる。

次に、図３を参照する。図３には、本実施形態におけるCGデコーダ・ドライバ6の回路図が示されている。図３には、ワード線駆動線CGiに接続されたCGデコーダ・ドライバ6の回路図を代表的に示しており、他のワード線駆動線に接続されたCGデコーダ・ドライバ6も同様の回路構成を有している。

CGデコーダ・ドライバ6は、CGデコーダ6-1と、CG制御ロジックA、B、C、およびDと、CG制御ロジックA、B、C、およびDにより制御されるレベルシフト回路S1、S2、S3、S4、およびNOR1と、レベルシフト回路S1、S2、S3、S4、およびNOR1によりゲート電圧が制御されるNチャネル型MOSトランジスタNMOS2、NMOS3、NMOS4、NMOS5、およびNMOS6により構成されている。書き込み動作時においては、NMOS2、NMOS3、NMOS4、NMOS5には、それぞれVpgm、Vpass、Vsel_sub1、およびバイアス電圧VISOが印加される。CG制御ロジックAは、CGアドレスのデコード信号CGAとシーケンス制御回路から入力される信号Sig_Aにより、所定のタイミングで選択されたワード線駆動線CGにVpgmが印加されるよう制御する。CG制御ロジックBは、このCGドライバ自身のデコード信号CGAと、隣のCGドライバのデコード信号であるCGAn+1と、シーケンス制御回路から入力される信号Sig_Bにより、所定のタイミングで選択ワード線駆動線の一本隣以外の非選択ワード線駆動線CGにVpassが印加されるように制御する。CG制御ロジックCは、デコード信号CGAとシーケンス制御回路から入力される信号Sig_Cにより、所定のタイミングで選択されたワード線駆動線CGにVsel_sub1が印加されるように制御する。CG制御ロジックDは、隣のCGドライバのデコード信号CGAn+1とシーケンス制御回路から入力される信号Sig_Dにより、所定のタイミングで選択ワード線駆動線CGの隣の非選択のワード線駆動線にバイアス電圧VISOが印加されるように制御する。NOR1は、CG制御ロジックA、B、CおよびDのいずれも選択されない場合にCGiを接地状態とする。

図３に示す例では、バイアス電圧VISOが印加される非選択ワード線駆動線は、選択ワード線（駆動線）のソース側の一本隣になっているが、バイアス電圧VISOを印加する位置が変更されれば、CG制御ロジックBおよびDに入力されるCGデコード信号が適宜変更される。

また、書き込み動作に用いられる電圧はこの例に限らず、他の種類の電圧が必要となる場合には、それに応じた電圧転送回路が追加されることになる。

ここで、図４を参照し、本実施形態の不揮発性半導体記憶装置の書き込み動作について説明する。図４には、本実施形態の不揮発性半導体記憶装置の書き込み動作におけるタイミングチャートが示されている。なお、ここでは、選択ワード線をWLnとし、その他のワード線を非選択ワード線とした場合のタイミングチャートを示した。また、図４においては、選択ワード線WLn並びに非選択ワード線のうちWLn+1、WLn-1及びWLn-2、並びにこれらワード線に対応したワード線駆動線CGn、CGn+1、CGn-1及びCGn-2のタイミングチャートを代表的に示している。なお、転送トランジスタがONしている場合は、ワード線駆動線CGn、CGn+1、CGn-1及びCGn-2の電位は、それぞれ、ワード線WLn、WLn+1、WLn-1及びWLn-2の電位と実質的に等しいと考えられる。

ここで、図５を参照する。図５には、本実施形態におけるブロック選択回路内の転送トランジスタ１３のレイアウト配置が示されている。図５には、ゲートパターン分離のないレイアウト構成パターンを採用し、トランジスタ間の距離を小さくした転送トランジスタの並べ方を採用した場合のレイアウト配置を示す。図５に示すレイアウト配置においては、ワード線WLn、WLn+2、WLn-1、WLn+3、WLn-2に接続される転送トランジスタが、この順番で配置されており、アドレスが隣接する２本のワード線に対応する２つの転送トランジスタを縦方向及び横方向に隣接して配置しないようにしている。これは、図４の書き込み波形においては、選択ワード線WLnにはVpgm、隣の非選択ワード線WLn-1にはVISOを印加しようとしているので、隣り合うワード線WLに対応した転送トランジスタが隣接して配置されないようにした結果である。なお、本発明の不揮発性半導体記憶装置にける転送トランジスタの配置は、図５に示すものに限定されるわけではなく、書き込み時の電圧印加方法によっては、WLnに対応した転送トランジスタとWLn+1又はWLn-1に対応した転送トランジスタが隣接するようにそれぞれの転送トランジスタが配置されるようにしてもよい。

再度図４を参照する。まず、タイミングT1においては、VRDECドライバからVRDECに対してVpgm（書き込み電圧（ここでは、説明の便宜上、「第１の電圧V1」とも言う。））＋Vt（しきい値電圧）が出力され、且つ選択したブロック100の転送トランジスタ12-1、12-2、及び13に接続されたゲート配線TGに対してもVpgm+Vtが出力される。また、タイミングT1においては、選択ゲート駆動線SGDに対してVddが、選択ゲート駆動線SGSには0Vが印加される。さらに、タイミングT1においては、ビット線BLに対して、“1”を書き込む場合はVddが印加され、“0”を書き込む場合はVss（=0V）が印加される。よって、タイミングT1においては、選択されたブロック100においては、選択ゲート駆動線SGD及びSGSの電圧が、転送トランジスタ12-1及び12-2を介して、それぞれ、SG1及びSG2に転送され、NAND型セルがアクティブになる。そして、ビット線BLに印加される書き込みデータに応じた電圧（Vdd又はVss）がNAND型セルに供給される。タイミングT2になると、選択ゲート駆動線SGDにはVsgdが印加される。

選択ブロックの転送トランジスタ13のゲート配線TGにVpgm+Vtが印加されている期間において、タイミングT3になると、選択ワード線及び非選択ワード線には0V以上の電圧が印加される。タイミングT3になった時、0Vのままであった非選択ワード線WLn-1に電圧VISO（ここでは、説明の便宜上、「第３の電圧V3」とも言う。本実施形態においては0.5Vである。）を印加し、WLn-1以外の非選択ワード線にはVpass（ここでは、説明の便宜上、「第２の電圧V2」とも言う。）を印加し、選択ワード線WLnにはVISO以上の電圧Vsel_sub1（ここでは、説明の便宜上、「第４の電圧V4」とも言う。）を印加する。そして、タイミングT4になると、選択ワード線WLnに対してVpgm（第１の電圧V1）が印加される。なお、VISO（第３の電圧V3）＜Vpass（第２の電圧V2）＜Vpgm（第1の電圧V1）であり、VISO（第３の電圧V3）＜Vsel_sub1（第４の電圧）である。選択ワード線及び非選択ワード線に対してこのように電圧を印加することにより、タイミングT3においては、図５に示すように、従来であれば0Vが印加されていた非選択ワード線WLn-1に対してVISO（本実施形態においては0.5V）が印加され、非選択ワード線WLn-1に接続されている転送トランジスタに基板バイアスが印加される。こうすることにより、図５に示す寄生トランジスタ（フィールドトランジスタ）のソースに基板バイアスが印加される。したがって、電気的に寄生トランジスタのしきい値を高くすることができるため、寄生トランジスタを介したリーク電流を抑制することができる。なお、VISO（第３の電圧V3）は、寄生トランジスタの基板電圧よりも高ければよい。また、VISO（第３の電圧V3）は、Vpgm（第1の電圧V1）及びVpass（第2の電圧V2）がワード線に印加される期間に転送トランジスタのソース又はドレインに印加される電圧の中で最も低い電圧となる。。

VISOの出力期間は、少なくとも、図4に示すように、転送トランジスタのゲートに高電圧が印加されている期間において、配列された複数の転送トランジスタのドレイン又はソースに0V以上の電圧が印加される期間であればよい。

なお、本実施形態においては、選択ワード線WLnにおいても、タイミングT3からT4の期間において、VISO（第３の電圧V3）以上の電圧Vsel_sub1（第４の電圧V4）を印加している。これによって、選択ワード線WLn用の転送トランジスタと非選択ワード線WLn-1やWLn+1用の転送トランジスタが隣接する場合においても、同様の基板バイアス効果が得られ、リーク電流の低減が期待できる。また、Vsel_sub1（第４の電圧V4）の電圧は、図3に示したように所望の電圧を回路で発生して印加してもよいし、選択ワード線WLnをフローティング状態にして、ワード線およびワード線駆動線の隣接配線とのカップリングにより適当な電位が得られるようにしてもよい。言うまでもなく、そのような電圧制御方法が変更になった場合には、CGドライバ回路の制御も適宜変更される。

続いて、タイミングT5で選択ワード線WLnの書き込み電圧Vpgmを0Vまで放電する。タイミングT5からタイミングT6の期間においては、転送トランジスタ部において寄生トランジスタ（フィールドトランジスタ）のリーク電流が流れやすい状態になるが、タイミングT5以降は実効的な書き込み動作はほぼ終了している。書き込み電圧の放電がほぼ終了した後においては、たとえ、非選択ワード線に印加された電位Vpassがドロップしても、メモリセルへの影響はほとんどない。したがって、寄生トランジスタ（フィールドトランジスタ）のリーク電流の程度によるが、書き込み電圧印加後においては、従来通りの放電動作としてもよい。

本実施形態に係る本発明の不揮発性半導体記憶装置においては、書き込み動作において、ブロック選択回路に含まれる特定の転送トランジスタに対して、電圧発生回路から所定の電圧を印加することにより、転送トランジスタ間に流れるリーク電流を基板バイアス効果によって抑制することができ、その結果、隣接するトランジスタ間の素子分離領域を小さくすることができ、ブロック選択回路を含むロウデコーダを小さくすることが可能になる。

本実施例では、本発明の不揮発性半導体記憶装置において、上述の実施形態とは異なる書き込み動作を行う例について説明する。

図６を参照する。図６には、本実施例の不揮発性半導体記憶装置の書き込み動作におけるタイミングチャートが示されている。なお、ここでは、選択ワード線をWLnとし、その他のワード線を非選択ワード線とした場合のタイミングチャートを示した。また、図６においては、図４に示したタイミングチャートと同様、選択ワード線WLn並びに非選択ワード線のうちWLn+1、WLn-1及びWLn-2、並びにこれらワード線に対応したワード線駆動線CGn、CGn+1、CGn-1及びCGn-2のタイミングチャートを代表的に示している。本実施例に係る本発明の不揮発性半導体記憶装置の書き込み動作において、タイミングT5までは、上述の実施形態及び図４で説明した動作と同様であるので、ここでは省略する。

本実施例においては、タイミングT5において、選択ワード線WLnの書き込み電圧VpgmをVsel_sub2まで放電する。Vsel_sub2もVISO以上の電圧であれば理想的な動作となる。Vsel_sub2とVsel_sub1とは同じ電圧としてもよいし、異なる電圧としてもよい。なお、Vsel_sub2とVsel_sub1とを異なる電圧にするときには、Vsel_sub2とVsel_sub1とが出力できるようにCGデコーダ・ドライバ6を適時設計すればよい。

その後、タイミングT6で全てのワード線電圧が放電されてからは、寄生トランジスタ（フィールドトランジスタ）のソースとドレインの間の電位差がなくなるため、VISOも不要となるので、非選択ワード線WLn-1にVISOを印加するのを停止する。

本実施例の本発明の不揮発性半導体記憶装置においては、書き込み動作において、ブロック選択回路に含まれる特定の転送トランジスタに対して、電圧発生回路から所定の電圧を印加することにより、転送トランジスタ間に流れるリーク電流を基板バイアス効果によって抑制することができ、その結果、隣接するトランジスタ間の素子分離領域を小さくすることができ、ブロック選択回路を含むロウデコーダを小さくすることが可能になる。

本実施例では、本発明の不揮発性半導体記憶装置において、上述の実施形態及び実施例１とは異なる書き込み動作を行う例について説明する。

図７を参照する。図６には、本実施例の不揮発性半導体記憶装置の書き込み動作におけるタイミングチャートが示されている。なお、ここでは、選択ワード線をWLnとし、その他のワード線を非選択ワード線とした場合のタイミングチャートを示した。また、図７においては、図４に示したタイミングチャートと同様、選択ワード線WLn並びに非選択ワード線のうちWLn+1、WLn-1及びWLn-2、並びにこれらワード線に対応したワード線駆動線CGn、CGn+1、CGn-1及びCGn-2のタイミングチャートを代表的に示している。本実施例に係る本発明の不揮発性半導体記憶装置の書き込み動作において、タイミングT5までは、上述の実施形態及び図４で説明した動作と同様であるので、ここでは省略する。

図７に示すとおり、本実施例においては、タイミングT5で選択ワード線WLnの書き込み電圧Vpgmを放電する際に、0Vまで放電させている。これにより、タイミングT5からタイミングT6の期間においては、転送トランジスタ部に寄生トランジスタを介したリーク電流が流れうる状態となる。タイミングT5からT6の期間において、非選択ワード線にVpassが印加されたままの状態となっていると、無駄にリーク電流を流し続けることになるため、タイミングT5からタイミングT6の期間には、Vpassを供給している非選択ワード線をフローティング状態にする。

転送トランジスタの並び方は、図５に示すとおり、Vpgmが印加される転送トランジスタとVISOが印加される転送トランジスタが隣接しないようになっているため、フローティングとなった非選択ワード線およびワード線駆動線の電圧が、0Vとなった選択ワード線に該当する転送トランジスタまわりのフィールドリークの影響を受けてドロップすることはあっても、VISOが直接フィールドトランジスタのリークによってドロップする可能性は低い。よって、本実施例のような書き込み動作を行う場合は、Vpassのドロップによるリーク電流が増大するのを防止することができる。

尚、以上の実施形態及び実施例においては、選択ワード線の一本隣の非選択ワード線にバイアス電圧VISOを印加する場合を示したが、バイアス電圧VISOを印加する非選択ワード線の位置はこれに限らない。バイアス電圧VISOを印加する非選択ワード線の位置が変更になった場合、例えば、選択ワード線から2本離れた非選択ワード線に印加される場合においては、図５に示した転送トランジスタの並びも、それに応じた望ましい配置に変更される。すなわち、複数のワード線に印加される電圧の規則性に基づいて、図５の転送トランジスタの配置の仕方を隣接する転送トランジスタに印加される電位差が小さくなるように最適化する。その状態の元で、本実施例のようにバイアス電圧VISOの印加を適用することにより、転送トランジスタの配置間隔をより縮小することが可能となる。

本発明の不揮発性半導体記憶装置によると、隣接するトランジスタ間の素子分離領域を小さくすることができ、ブロック選択回路を含むロウデコーダを小さくすることが可能になる。よって、本発明によると、小型且つ大容量の不揮発性半導体記憶装置を実現することができる。本発明の不揮発性半導体記憶装置は、コンピュータを始めとし、ディジタルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。

本発明の不揮発性半導体記憶装置の構成の一実施形態を示す図である。 本発明の不揮発性半導体記憶装置に用いるVISO発生回路の回路例である。 本発明の不揮発性半導体記憶装置に用いるCGデコーダ・ドライバ6の回路例である。 本発明の不揮発性半導体記憶装置の一実施形態における書き込み動作におけるタイミングチャートである。 本発明の不揮発性半導体記憶装置の一実施形態における転送トランジスタのレイアウト配置を示す図である。 本発明の不揮発性半導体記憶装置の一実施例における書き込み動作におけるタイミングチャートである。 本発明の不揮発性半導体記憶装置の一実施例における書き込み動作におけるタイミングチャートである。 従来の不揮発性半導体記憶装置の書き込み動作におけるタイミングチャートである。 不揮発性半導体記憶装置のメモリセルのしきい値とデータとの関係を示す図である。 従来の不揮発性半導体記憶装置の一実施形態における転送トランジスタのレイアウト配置を示す図である。

符号の説明

1 コマンドレジスタ
2 アドレスレジスタ
3 シーケンス制御回路
4 高電圧発生回路
5 VRDECドライバ
6 CGデコーダ・ドライバ
7 SGDドライバ
8 SGSドライバ
9 データ読み出し・書き込み制御回路
10 ブロック選択回路
11 ブロックデコーダ（BD）
12（12-1及び12-2） 転送トランジスタ
13 転送トランジスタ
20 センスアンプ
21 ビット線制御トランジスタ
22、23 インバータ
30 VISO発生回路
100 ブロック（メモリブロック）
BL0〜BLm ビット線
WL0〜WLi ワード線
SG1、SG2 選択ゲート線
TG 転送トランジスタのゲート配線

Claims (3)

1. 電気的に書き換え可能な不揮発性メモリセルがマトリクス状に配置されたブロックを複数有するメモリセルアレイと、
   前記複数のブロックのうち任意のブロックを選択する回路であって、前記不揮発性メモリセルにワード線を介して接続された複数のトランジスタを有する回路と、
   前記複数のトランジスタのソース又はドレインに印加する第１の電圧V1、第２の電圧V2及び第３の電圧V3（V3＜V2＜V1）であって、データを書き込む時に選択ワード線に接続した前記トランジスタのソース又はドレインに印加する第１の電圧V1、データを書き込む時に非選択ワード線に接続した前記トランジスタのソース又はドレインに印加する第２の電圧V2、及びデータを書き込む時に少なくとも1本の非選択ワード線に接続した前記トランジスタのソース又はドレインに印加する第３の電圧V3を発生する回路を有し、
   前記トランジスタの基板電圧より高い電圧が前記選択されたブロックの前記非選択ワード線に接続した前記複数のトランジスタに印加されてから前記第１の電圧V1が前記選択ワード線に接続する前記トランジスタに印加されるまでの期間に、前記選択ワード線に接続した前記トランジスタに第４の電圧V4（V3<V4）が印加され、
   前記第３の電圧V3は前記基板電圧より高く正電圧であり、かつ前記第３の電圧V3は前記第１の電圧V1及び前記第２の電圧V2がワード線に印加される期間T1に前記複数のトランジスタのソース又はドレインに印加される電圧の中で最も低い電圧となり、前記期間T1中は前記選択されたブロック内の前記非選択ワード線の少なくとも１本に前記第２の電圧V2が印加され、前記第２の電圧V2が印加される前記非選択ワード線以外の前記選択されたブロック内の前記非選択ワード線に前記第３の電圧V3が印加されており、
   前記選択ワード線に前記第１の電圧V1が印加された後の所定の期間T2において、前記選択ワード線に接続した前記トランジスタに第５の電圧V5が印加され、前記期間T2において、前記選択されたブロック内の全ての前記非選択ワード線には前記第２の電圧または前記第３の電圧が前記期間T1から継続して印加され、前記第３の電圧V3≦前記第５の電圧V5である
   ことを特徴とする不揮発性半導体記憶装置。
2. データを書き込む時に前記選択ワード線に接続された前記第１の電圧V1が印加されるトランジスタと、データを書き込む時に前記非選択ワード線に接続された前記第３の電圧V3が印加されるトランジスタは、縦方向及び横方向にそれぞれ離隔して配置することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 電気的に書き換え可能な不揮発性メモリセルがマトリクス状に配置されたブロックを複数有するメモリセルアレイと、
   前記複数のブロックのうち任意のブロックを選択する回路であって、前記不揮発性メモリセルにワード線を介して接続された複数のトランジスタを有する回路と、
   前記複数のトランジスタのソース又はドレインに印加する第１の電圧V1、第２の電圧V2及び第３の電圧V3（V3＜V2＜V1）を発生する回路と、
   を有する不揮発性半導体記憶装置の駆動方法であって、
   データを書き込む時、選択ワード線に接続した前記トランジスタのソース又はドレインに前記第１の電圧V1を印加し、非選択ワード線に接続した前記トランジスタのソース又はドレインに前記第２の電圧V2を印加し、且つ少なくとも1本の非選択ワード線に接続した前記トランジスタに前記第３の電圧V3を印加し、
   前記トランジスタの基板電圧より高い電圧が前記選択されたブロックの前記非選択ワード線に接続した前記複数のトランジスタに印加されてから前記第１の電圧V1が前記選択ワード線に接続する前記トランジスタに印加されるまでの期間に、前記選択ワード線に接続した前記トランジスタに第４の電圧V4（V3<V4）が印加され、
   前記第３の電圧V3は前記基板電圧より高く正電圧であり、かつ前記第３の電圧V3は前記第１の電圧V1及び前記第２の電圧V2がワード線に印加される期間T1に前記複数のトランジスタのソース又はドレインに印加される電圧の中で最も低い電圧となり、前記期間T1中は前記選択されたブロック内の前記非選択ワード線の少なくとも１本に前記第２の電圧V2が印加され、前記第２の電圧V2が印加される前記非選択ワード線以外の前記選択されたブロック内の前記非選択ワード線に前記第３の電圧V3が印加され、
   前記選択ワード線に前記第１の電圧V1が印加された後の所定の期間T2において、前記選択ワード線に接続した前記トランジスタに第５の電圧V5が印加され、前記期間T2において、前記選択されたブロック内の全ての前記非選択ワード線には前記第２の電圧または前記第３の電圧が前記期間T1から継続して印加され、前記第３の電圧V3≦前記第５の電圧V5である
   ように動作することを特徴とする不揮発性半導体記憶装置の駆動方法。

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