JP5792878B2 - 半導体記憶装置 - Google Patents
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Description
さらに本発明の目的は、従来のビット線シールドに代替する方法でページ読出しまたはプログラムすることが可能な半導体記憶装置を提供することである。
さらに本発明に係る半導体記憶装置は、電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニットのドレイン側に接続されたビット線と、偶数番目のセルユニットのソース側に接続された第1のソース線と、奇数番目のセルユニットのソース側に接続された第2のソース線と、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、センス回路に接続される偶数ビット線または奇数ビット線を選択する第1の選択手段と、電圧供給源に接続される偶数ビット線または奇数ビット線を選択する第2の選択手段と、前記第1のソース線および前記第2のソース線に電圧を供給するソース電圧供給手段とを有し、ブロック消去後のベリファイ動作時に、前記第1の選択手段により選択されたビット線を前記センス回路から切断し、フローティング状態の選択されたビット線に前記ソース電圧供給手段から第1の電圧を供給した後に前記第1の選択手段により選択されたビット線を前記センス回路に接続する。
さらに本発明に係るベリファイ方法は、電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニットのドレイン側に接続されたビット線と、偶数番目のセルユニットのソース側に接続された第1のソース線と、奇数番目のセルユニットのソース側に接続された第2のソース線と、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、センス回路に接続される偶数ビット線または奇数ビット線を選択する第1の選択手段と、電圧供給源に接続される偶数ビット線または奇数ビット線を選択する第2の選択手段と、前記第1のソース線および前記第2のソース線に電圧を供給するソース電圧供給手段とを有する半導体記憶装置のブロック消去後のベリファイ方法であって、前記第1の選択手段により選択されたビット線を前記センス回路から切断し、選択されたビット線をフローティング状態にするステップと、選択されたビット線に前記ソース電圧供給手段から第1の電圧を供給するステップと、前記第1の選択手段により選択されたビット線を前記センス回路に接続するステップと、前記センス回路によって選択されたビット線のベリファイを行うステップとを有する。
100:メモリアレイ
160:ページバッファ/センス回路
160A:センスアンプ
160B:ラッチ回路
200:ビット線選択回路
210:第1の選択部
220:第2の選択部
GBL_e:偶数ビット線
GBL_o:奇数ビット線
SL_e:共通偶数ソース線
SL_o:共通奇数ソース線
VIRPWR:仮想電位
SEL_e:偶数選択トランジスタ
SEL_o:奇数選択トランジスタ
BLS:ビット線選択トランジスタ
YSEL_e:偶数バイアストランジスタ
YSEL_o:奇数バイアストランジスタ
SSEL_e:偶数ソース線選択トランジスタ
SSEL_o:奇数ソース線選択トランジスタ
BCO:ビットコンタクト
SCO:ソースコンタクト
Claims (4)
- 電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、
前記セルユニットのドレイン側に接続されたビット線と、
偶数番目のセルユニットのソース側に接続された第1のソース線と、
奇数番目のセルユニットのソース側に接続された第2のソース線と、
前記セルユニット内の行方向の記憶素子を選択する行選択手段と、
センス回路に接続される偶数ビット線または奇数ビット線を選択する第1の選択手段と、
電圧供給源に接続される偶数ビット線または奇数ビット線を選択する第2の選択手段と、
前記第1のソース線および前記第2のソース線に電圧を供給するソース電圧供給手段とを有し、
ブロック消去後のベリファイ動作時に、前記第1の選択手段により選択されたビット線を0Vに放電させ、かつ当該放電後に前記センス回路から切断することで選択されたビット線をフローティング状態にし、フローティング状態の選択されたビット線に対応する第1のソース線または第2のソース線に前記ソース電圧供給手段から第1の電圧を供給した後に前記第1の選択手段により選択されたビット線を前記センス回路に接続する、半導体記憶装置。 - 前記第1の選択手段により非選択とされたビット線には、前記第2の選択手段により前記第1の電圧と異なる第2の電圧が供給され、かつ非選択とされたビット線に対応する第2のソース線または第1のソース線には前記ソース電圧供給手段から前記第2の電圧が供給される、請求項1に記載の半導体記憶装置。
- 電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニットのドレイン側に接続されたビット線と、偶数番目のセルユニットのソース側に接続された第1のソース線と、奇数番目のセルユニットのソース側に接続された第2のソース線と、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、センス回路に接続される偶数ビット線または奇数ビット線を選択する第1の選択手段と、電圧供給源に接続される偶数ビット線または奇数ビット線を選択する第2の選択手段と、前記第1のソース線および前記第2のソース線に電圧を供給するソース電圧供給手段とを有する半導体記憶装置のブロック消去後のベリファイ方法であって、
前記第1の選択手段により選択されたビット線を0Vに放電させ、かつ当該放電後に前記センス回路から切断することで選択されたビット線をフローティング状態にするステップと、
選択されたビット線に対応する第1のソース線または第2のソース線に前記ソース電圧供給手段から第1の電圧を供給するステップと、
前記第1の選択手段により選択されたビット線を前記センス回路に接続するステップと、
前記センス回路によって選択されたビット線のベリファイを行うステップと、
を有するベリファイ方法。 - ベリファイ方法はさらに、前記第1の選択手段により非選択とされたビット線に、前記第2の選択手段により前記第1の電圧と異なる第2の電圧を供給し、かつ非選択とされたビット線に対応する第2のソース線または第1のソース線に前記ソース電圧供給手段から前記第2の電圧を供給するステップを含む、請求項3に記載のベリファイ方法。
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