JP5626812B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのビット線選択に関する。

ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを行列方向に配置したメモリアレイを含んで構成される。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを含んで構成され、一方の端部は、選択トランジスタを介してビット線に接続され、他方の端部は、選択トランジスタを介してソース線に接続される。データの読出しやプログラム（書込み）は、ＮＡＮＤストリングに接続されたビット線を介して行われる。

図１は、従来のフラッシュメモリのビット線選択回路の一例を示す図である。ここには、偶数ビット線BLeと奇数ビット線BLoの一対のビット線が示されている。ビット線選択回路３００は、偶数ビット線BLeまたは奇数ビット線BLoをセンスアンプ３３０に接続するためのトランジスタBLCを含む第１の選択部３１０と、偶数ビット線BLeおよび奇数ビット線BLoにバイアス電圧VPREを選択的に印加するためのトランジスタBIASe、BIASoと、偶数ビット線BLeおよび奇数ビット線BLoを第１の選択部３１０に接続するためのトランジスタBLSe、BLSoとを含む第２の選択部３２０とを有する。プログラム動作時に書き込み禁止のビット線を所定のバイアス電圧にプリチャージしたり、あるいは消去動作時に全てのビット線をセルウエルに印加される消去電圧にまでプリチャージするため、第２の選択部３２０のバイアストランジスタBIASe、BIASoおよび選択トランジスタBLSe、BLSoは、ゲート酸化膜が厚くかつゲート長が長い高電圧（HV）のトランジスタから構成される。

フラッシュメモリにおけるページ読出しは、偶数ビット線からなるページ（以下、便宜上、偶数ページと称することがある）、または奇数ビット線からなるページ（以下、便宜上、奇数ページと称することがある）の読出しが交互に行われる。偶数ページが選択されているとき、偶数ページがセンスアンプに接続されて偶数ページの読出しが行われ、その間、非選択の奇数ページはセンスアンプから切り離され、かつ奇数ビット線には、グランドレベル（０ｖ）等のシールド電位が供給され、隣接するビット線間の容量結合によるノイズを低減する、いわゆるビット線シールドが行われる（特許文献１）。

特開平１１−１７６１７７号公報

センスアンプは、ビット線から読出された電圧または電流を感知するセンス回路、読出しデータや書込みデータを保持するためのラッチ回路等を含む。センスアンプのセンス回路／ラッチ回路は、１つの偶数ビット線と１つの奇数ビットによって選択的に共用されるため、センスアンプは、１ページ分のセンス回路／ラッチ回路を有し、他方、メモリアレイ上の１つのワード線には、偶数ページと奇数ページの２ページ分のメモリセルが接続される。１つのセンス回路／ラッチ回路に２本のビット線（偶数および奇数ビット線）を割り当て、偶数ページと奇数ページとを交互に読出すことになるため、ワード線を２ページの構成としても２ページを同時に読出す構成ではないため、必ずしも高速化が図れているわけではない。プログラムも同様に偶数ページまたは奇数ページ単位で行われる。

そこで、メモリアレイの両側に一対のセンスアンプを配置し、一方のセンスアンプを偶数ビット線に接続し、他方のセンスアンプを奇数ビット線に接続し、１つのビット線に１つのセンス回路／ラッチ回路を割り当て、偶数ページと奇数ページの２ページを同時に読出し、あるいはプログラム可能なフラッシュメモリも開発されている。

しかしながら、上記のようなフラッシュメモリでは、偶数ビット線および奇数ビット線はそれぞれの端部から各センスアンプよって駆動されるため、高密度化に伴いワード線の数が増加すると、１つのビット線の容量が大きくなり、センスアンプに要求される駆動能力も大きくなる。センスアンプの駆動能力を大きくするためには、高耐圧の比較的サイズの大きなトランジスタが必要とされ、このようなセンスアンプをメモリセルの両側に配置することは、メモリの省スペース化を図る上で必ずしも有益ではない。

他方、偶数ページまたは奇数ページの交互のページで読出しまたはプログラムを行うフラッシュメモリであっても、ビット線シールドに代替する技術によりメモリアレイからのデータの読出し速度を改善することができれば、センスアンプの数が少ないのでメモリの高集積化の点で有利である。

本発明の目的は、小型化のセンス回路により高速読出しが可能な半導体記憶装置を提供することである。
さらに本発明の目的は、従来のビット線シールドに代替する方法でページ読出しまたはプログラムすることが可能な半導体記憶装置を提供することである。

本発明の半導体記憶装置は、電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、前記セルユニットのドレイン側に接続されたビット線と、偶数番目のセルユニットのソース側に接続された第１のソース線と、奇数番目のセルユニットのソース側に接続された第２のソース線と、前記セルユニット内の行方向の記憶素子を選択する行選択手段と、センス回路に接続される偶数ビット線または奇数ビット線を選択する第１の選択手段と、電圧供給源に接続される偶数ビット線または奇数ビット線を選択する第２の選択手段と、前記第１のソース線および前記第２のソース線に電圧を供給するソース電圧供給手段とを有し、前記第１の選択手段により偶数ビット線が選択されるとき前記第２の選択手段により奇数ビット線が選択され、前記第１の選択手段により奇数ビット線が選択されるとき前記第２の選択手段により偶数ビット線が選択され、前記第１の選択手段により偶数ビット線が選択されているとき、偶数ビット線には前記センス回路から第１の電圧が供給され、前記第１のソース線には、前記ソース電圧供給手段により基準電圧が供給され、奇数ビット線には前記電圧供給源から第２の電圧が供給され、前記第２のソース線には、前記ソース電圧供給手段により第３の電圧が供給され、前記第３の電圧は、前記第２の電圧に等しく、前記第１の選択手段により奇数ビット線が選択されているとき、奇数ビット線には前記センス回路から前記第１の電圧が供給され、前記第２のソース線には、前記ソース電圧供給手段により基準電圧が供給され、偶数ビット線には前記電圧供給源から前記第２の電圧が供給され、前記第１のソース線には、前記ソース電圧供給手段により前記第３の電圧が供給される。

好ましくは前記第１の電圧と前記第２の電圧は等しい。好ましくは前記第２の電圧は、プリチャージ電圧である。好ましくは前記第１のソース線とのコンタクト領域と、前記第２のソース線のコンタクト領域とは千鳥状に配列され、前記第１および第２のソース線は、互いに平行に延在する部分を含む。好ましくは前記第１および第２のソース線のコンタクト領域の配列パターンは、偶数ビット線および奇数ビット線のコンタクト領域の配列パターンと等しい。好ましくは前記第１および第２のソース線は、下層金属配線であり、前記偶数および奇数ビット線は、上層金属配線である。

本発明によれば、選択された偶数ビット線および奇数ビット線に接続されたセルユニットは、センスアンプ回路側およびソース線側の双方から行うようにしたので、ビット線ないしセルユニットへのプリチャージ時間を短縮することができる。同時に、センスアンプ回路は、偶数ビット線および奇数ビット線に共有されるものであるため、メモリセルアレイの片側に配置すればよく、占有面積の増加を抑制することができる。さらに本発明では、読出し時に、非選択のビット線の電位を固定するため、従来のビット線シールドのように非選択のビット線をＧＮＤレベルにしなくても、隣接するビット線の容量結合によるノイズの影響を抑制することができる。また、非選択のビット線は既に充電されているため、非選択のビット線が次に読み出されるとき、そのビット線を再充電する時間が不要となり、読出し速度の高速化および消費電力の低減を図ることができる。

従来のフラッシュメモリのビットライン選択回路の構成例を示す図である。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係る共通偶数ソース線および共通奇数ソース線とＮＡＮＤストリングの関係を説明する図である。 本発明の実施例に係るフラッシュメモリの各動作モード時の各部の電圧の関係を示すテーブルである。 本発明の実施例に係るＮＡＮＤストリングと共通偶数ソース線および共通奇数ソース線とのレイアウトの一例を示す平面図である。 図６に示すレイアウトのＹ１−Ｙ１線断面図、Ｙ２−Ｙ２線断面図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、ＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図２は、典型的なフラッシュメモリの構成を示すブロック図である。ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１０は、行列状に配列された複数のメモリセルを有するメモリアレイ１００と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１１０と、入出力バッファ１１０からのアドレスデータを受け取るアドレスレジスタ１２０と、入出力されるデータを保持するデータレジスタ１３０、入出力バッファ１１０からのコマンドデータや外部制御信号に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ１４０と、アドレスレジスタ１２０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１２０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ内の列データを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers）などを生成する内部電圧発生回路１８０とを含んで構成される。

メモリアレイ１００は、列方向に配置されたメモリブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。図３は、メモリブロック内に形成されるＮＡＮＤストリングの構成を示す回路図である。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）が複数形成され、そのようなセルユニットＮＵが行方向に配列される。図３では、１つのメモリブロック内にｎ＋１個のセルユニットＮＵが行方向に配列されている。

セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続された選択トランジスタTR1と、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTR2とを含んで構成される。ここで留意すべき点は、選択トランジスタTR1のドレインは、対応する１つのビット線GBLに接続されるが、偶数番目のセルユニットの選択トランジスタTR2のソースは、共通の偶数ソース線SL_eに接続され、奇数番目のセルユニットの選択トランジスタTR2のソースは、共通の奇数ソース線SL_oに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１５０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTR1、TR2を選択的に駆動する。

メモリセルは、典型的に、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が保持または消去されているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書き込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

セルユニットＮＵに接続されたビット線GBL0、GBL1、・・・、GBLnは、ビット線選択回路を介してページバッファ／センス回路１６０に接続される。ビット線選択回路は、読出し時やプログラム時に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１６０に接続する。

図４は、本実施例のメモリアレイとページバッファ／センス回路の具体的な回路構成を説明する図である。ここでは、一対のビット線として、偶数ビット線GBL_eと奇数ビット線GBL_oを例示している。ページバッファ／センス回路１６０は、一対の偶数ビット線GBL_eおよび奇数ビット線GBL_oで共有され、１つのワード線に接続された偶数ビット線および奇数ビット線がそれぞれ１ページを構成するならば、ページバッファ／センス回路１６０は、１ページ分のページバッファ／センス回路１６０を含む。

ページバッファ／センス回路１６０は、読出し時に、偶数ビット線GBL_eまたは奇数ビット線GBL_oの電位を感知するためのセンスアンプ１６０Ａと、読み出されたデータやプログラムするデータを保持するラッチ回路１６０Ｂ等を含む。ページバッファ／センス回路１６０はまた、一対のＮ型のＭＯＳトランジスタTR3、TR4を介して入出力線I/O、I/Oバーまたはデータレジスタ１３０に接続され、トランジスタTR3、TR4のゲートには、列選択回路１７０からの列選択ゲート線CSELが接続される。トランジスタTR3、TR4をオンすることで、I/O、I/Oバーまたはデータレジスタ１３０からプログラムするデータをラッチ回路１６０Ｂに取り込み、あるいはラッチ回路１６０Ｂに保持された読出しデータをI/O、I/Oバーまたはデータレジスタ１３０へ転送する。

ビット線選択回路２００は、偶数ビット線GBL_eと奇数ビット線GBL_oをページバッファ／センス回路１６０に接続するための第１の選択部２１０と、偶数ビット線GBL_eおよび奇数ビット線GBL_oに所定のバイアス電圧を印加する第２の選択部２２０とを含んで構成される。

第１の選択部２１０は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数選択トランジスタGBL_eおよび奇数選択トランジスタGBL_oの共通ノードN1とページバッファ／センス回路１６０との間に接続されたビット線選択トランジスタBLSとを有する。第１の選択部２１０を構成するトランジスタSEL_e、SEL_o、BLSは、Ｎ型のＭＯＳトランジスタであり、ページバッファ／センス回路１６０などの周辺回路を構成するＰウエル内に形成される高電圧（HV）で動作可能な高耐圧トランジスタである。

偶数および奇数選択トランジスタSEL_e、SEL_o、ならびにビット線選択トランジスタBLSのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。例えば、選択されたページの読出しが行われる場合であって、偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフする。また、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフする。こうして、１つのページバッファ／センス回路１６０の１つのセンスアンプ１６０Ａおよびラッチ回路１６０Ｂ等は、２本のビット線GBL_eおよびGBL_oに共通に使用される。

第２の選択部２２０は、偶数ビット線GBL_eと仮想電位VPREとの間に接続された偶数バイアス選択トランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VPREとの間に接続された奇数バイアス選択トランジスタYSEL_oとを有する。偶数および奇数バイアス選択トランジスタYSEL_e、YSEL_oは、Ｎ型のＭＯＳトランジスタから構成され、好ましくはメモリ素子またはメモリブロックを形成するＰウエル内に形成される。第２の選択部２２０を構成するトランジスタは、第１の選択部２１０を構成するトランジスタと異なり、低電圧（LV）で動作可能な低耐圧トランジスタであることができる。

偶数バイアスおよび奇数バイアス選択トランジスタYSEL_e、YSEL_oのゲートには、コントローラ１４０からの制御信号が印加され、これらのトランジスタは、読出し、プログラム、消去時に選択的に駆動される。また、仮想電位VPREには、コントローラ１４０の制御により内部電圧発生回路１８０から動作状態に応じた種々のバイアス電圧またはプリチャージ電圧が供給される。例えば、ページ読出しの際に、偶数ビット線GBL_eが選択され、奇数ビット線GBL_oが非選択されるとき、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、奇数ビット線GBL_oには仮想電位VPREによりプリチャージ電位が供給される。また、偶数ビット線GBL_eが非選択され、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eには仮想電位VPREによりプリチャージ電位が供給される。プログラム時には、仮想電位VPREにはプログラム禁止電圧が供給され、非選択のビット線のメモリセルのチャンネルは、書込み禁止電圧にバイアスまたはプリチャージされる。

本実施例において１つの特徴は、ページ読出しの際に、偶数ビット線または偶数ページが選択されるとき、ページバッファ／センス回路１６０からのプリチャージ電圧がビット線選択トランジスタBLSおよび偶数選択トランジスタSEL_eを介して、偶数ビット線GBL_eの一方の端部に供給され、同時に、仮想電位VPREからのプリチャージ電圧が、奇数バイアス選択トランジスタYSEL_oを介して、奇数ビット線GBL_oの一方の端部に供給されることである。

また、上記したように、偶数番目のセルユニットＮＵのソース側の選択トランジスタTR2のソースには、偶数ソース線SL_eが接続され、奇数番目のセルユニットＮＵのソース側の選択トランジスタTR2のソースには、奇数ソース線SL_oが接続される。偶数ソース線SL_eは、偶数ソース線選択トランジスタSSLE_eを介してソース線電圧供給部２３０に接続され、奇数ソース線SL_oは、奇数ソース線選択トランジスタSSEL_oを介してソース電圧供給部２３０に接続される。ソース線電圧供給部２３０は、コントローラ１４０の制御下において、動作状態に応じた電圧を偶数ソース線SL_eおよび奇数ソース線SL_oに供給する。

図５は、本実施例のフラッシュメモリの各動作モード時における各部の電圧の関係を示すテーブルである。ここに示す例では、偶数ビット線GBL_e、SL_eが選択され、奇数ビット線GBL_o、SL_oが非選択であるとする。

読出し動作（Read）のとき、選択された偶数ビット線GBL_eにはページバッファ／センス回路１６０によってプリチャージ電圧（例えば、１．１Ｖ）が供給され、偶数ソース線SL_eには、偶数ソース線選択トランジスタSSEL_eを介して０Ｖが供給される。他方、非選択の奇数ビット線GBL_oには仮想電位VPREによってプリチャージ電圧（例えば、１．１Ｖ）が供給され、奇数ソース線SL_oにはソース電圧供給部２３０によってプリチャージ電圧（例えば、１．１Ｖ）が供給される。

その後、ワード線選択回路１５０によりメモリブロックの選択およびワード線の選択が行われると、選択トランジスタTR1、TR2がオンされ、選択のワード線には０Ｖが印加され、非選択のワード線には、４．５Ｖ（Vread）が印加される。選択メモリセルにデータ「１」が保持されていれば、選択メモリセルは導通するため、偶数ビット線GBL_eから偶数ソース線SL_eに約０．２μＡ程度の電流が流れ、これがセンスアンプ１６０Ａによって検知される。選択メモリセルにデータ「０」が保持されていれば、選択メモリセルは非導通であるため、偶数ビット線GBL_eから偶数ソース線SL_eに電流は流れず、これがセンスアンプ１６０Ａによって検知される。

非選択の奇数番目のセルユニットＮＵの一方の端部（ドレイン側）からは、奇数ビット線GBL_oを介して仮想電位VPREからのプリチャージ電圧が供給され、他方の端部（ソース側）からは、奇数ソース線SL_oを介してプリチャージ電圧が供給される。セルユニットＮＵ内にデータ「０」のメモリセルが存在しなければ、セルユニットＮＵは導通しセルユニットＮＵの全体がプリチャージ電圧となる。セルユニット内にデータ「０」のメモリセルが存在しても、ドレイン側およびソース側からプロチャージ電圧が供給されるので、セルユニットＮＵはプリチャージ電圧とみなすことができる。こうして、事実上、奇数ビット線GBL_oのビット線電位VBLはプリチャージ電圧に固定される。従って、選択された偶数ビット線GBL_eの読出しの際に、隣接する奇数ビット線との容量結合による影響は及ぼされない。

偶数ビット線GBL_eの読出しが終了すると、次に、奇数ビット線GBL_eが選択される。このとき、奇数ビット線GBL_oには既にプリチャージ電圧されているため、ページバッファ／センス回路１６０は、奇数ビット線GBL_oを再充電するための電力をほとんど消費せず、その時間も短縮される。また、奇数ソース線SL_eのプリチャージ電圧は、奇数ソース線選択トランジスタSSEL_oを介して放電され、グランドレベルにされる。他方、偶数ソース線SL_eには、偶数ソース線選択トランジスタSSEL_eを介してプリチャージ電圧が供給される。

次に、消去後のベリファイ動作（R-Read）について説明する。ブロック単位でメモリセルの一括消去を行った後、偶数ビット線GBL_eの電位が放電され０Ｖにされる。次に、偶数選択トランジスタSEL_eをオフにし、偶数ビット線GBL_eをフローティング状態にし、次に、ソース電圧供給部２３０により偶数ソース線選択トランジスタSSEL_eを介して電源電圧Vddを偶数ソース線SL_eに供給する。次に、偶数選択トランジスタSEL_eをオンすることで、センス回路１６０による偶数ビット線GBL_eのベリファイのための感知が行われる。すべてのメモリセルが消去されていれば（データ「１」が保持されていれば）、偶数ビット線GBL_eはVddにより充電されるので、偶数ビット線GBL_e上に一定値以上の電流または基準電圧以上の電圧を検出することができる。一部のメモリセルの消去が十分でなければ、メモリセルは非導通であるため、偶数ビット線GBL_eはフローティング状態であり、センス回路１６０は、電流を検出することができないかまたは基準電圧以下の電圧を検出する。奇数ビット線GBL_oについても同様である。

プログラム（Pgm）では、偶数ビット線GBL_eが選択されているとき、共通偶数ソース線SSL_eおよび共通奇数ソース線SL_oに電源電圧Vddが印加され、データ「０」を書込み偶数ビット線GBL_eにはセンス回路１６０により０Ｖが印加され、書込み禁止の偶数ビット線GBL_eには、電源電圧Vddが供給される。また、消去（Erase）では、図５に示すように各部がフローティング状態にされ、Ｐウエルに約２０Ｖの電圧が印加される。このプログラムおよび消去の動作は、従来の動作と特に変わらない。

図６は、本発明の実施例に係るメモリアレイのレイアウトの一例を示す図、図７は、図６のＹ１−Ｙ１線およびＹ２−Ｙ２線の断面図である。ここには、８ビットのビット線GBL0〜GBL8のみが示されている。好ましい態様では、メモリアレイ１００は、Ｎ型のシリコン半導体基板もしくはＮ型のウエル内に形成されたＰ型のウエル内に形成される。１つのメモリブロックは、ブロック単位での一括消去を可能にするため、１つのＰウエル内に形成される。セルユニットＮＵは、列方向に延在するトレンチアイソレーションによって分離され、活性領域が規定される。活性領域上には、行方向に延在する２層ポリシリコン層によるワード線WL0〜WL31が形成される。また、ワード線WL31に隣接して行方向に延在する選択トランジスタTR1の選択ゲート線SDG_0が形成され、ワード線WL0に隣接して行方向に延在する選択トランジスタTR2の選択ゲート線SGS_1が形成される。

メモリセルおよび選択トランジスタの形成後、層間絶縁膜が形成され、選択トランジスタTR2（選択ゲート線SGS_0）のＮ＋のソース領域には、共通偶数ソース線SL_e、共通奇数ソース線SL_oがソースコンタクトSCOを介して接続される。好ましい態様では、ソースコンタクトSCOは、共通偶数ソース線SL_eと共通奇数ソース線SL_oに対して千鳥状または互い違いになるように、層間絶縁膜内に形成される。これにより、共通偶数ソース線SL_eおよび共通奇数ソース線SL_oは、互いに行方向に平行に延在される。共通偶数ソース線SL_eおよび共通奇数ソース線SL_oは、例えば、AlまたはCuなどの金属層（Metal-1）から構成される。

また、選択トランジスタTR1（選択ゲート線SGD_0）のＮ＋のドレイン領域には、偶数ビット線GBL_eまたは奇数ビット線GBL_oがビットコンタクトBCOを介して接続される。偶数ビット線GBL_eおよび奇数ビット線GBL_oは、メモリセル上を列方向に延在し、AlまたはCuなどの金属層(Metal-2)から構成される。

図６からも明らかなように、Metal-1、Metal-2の金属配線を形成する前までは、ビットコンタクトBCOおよびソースコンタクトSCOを、対称または同一の配列に形成することができる。この場合、コンタクトを形成するマスクパターン等を共通にすることができる。仮に、ビットコンタクトBCO側に共通偶数ソース線SL_e、共通奇数ソース線SL_oを形成した場合には、ソースコンタクトSCO側に偶数ビット線GBL_e、奇数ビット線GBL_oのコンタクトを形成することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

上記実施例では、ページ読出しを行うとき、ソース電圧供給部２３０は、ページバッファ／センス回路１６０および仮想電位VPREからのプリチャージ電圧と等しい電圧を偶数または奇数ソース線に供給するようにしたが、読出し動作に支障がない範囲内でソース電圧供給部２３０から供給する電圧を可変するものであってもよい。また上記実施例では、１つのメモリアレイ１００を例示したが、複数のメモリアレイを備えたフラッシュメモリであってもよい。

１０：フラッシュメモリ
１００：メモリアレイ
１６０：ページバッファ／センス回路
１６０Ａ：センスアンプ
１６０Ｂ：ラッチ回路
２００：ビット線選択回路
２１０：第１の選択部
２２０：第２の選択部
GBL_e：偶数ビット線
GBL_o：奇数ビット線
SL_e：共通偶数ソース線
SL_o：共通奇数ソース線
VIRPWR：仮想電位
SEL_e：偶数選択トランジスタ
SEL_o：奇数選択トランジスタ
BLS：ビット線選択トランジスタ
YSEL_e：偶数バイアストランジスタ
YSEL_o：奇数バイアストランジスタ
SSEL_e：偶数ソース線選択トランジスタ
SSEL_o：奇数ソース線選択トランジスタ
BCO：ビットコンタクト
SCO:ソースコンタクト

Claims (3)

1. 電気的に書き換え可能な記憶素子が直列に接続されたセルユニットが行列状に複数配置されたメモリアレイと、
   前記セルユニットのドレイン側に接続されたビット線と、
   偶数番目のセルユニットのソース側に接続された第１のソース線と、
   奇数番目のセルユニットのソース側に接続された第２のソース線と、
   前記セルユニット内の行方向の記憶素子を選択する行選択手段と、
   センス回路に接続される偶数ビット線または奇数ビット線を選択する第１の選択手段と、
   電圧供給源に接続される偶数ビット線または奇数ビット線を選択する第２の選択手段と、
   前記第１のソース線および前記第２のソース線に電圧を供給するソース電圧供給手段とを有し、
   前記第１の選択手段により偶数ビット線が選択されるとき前記第２の選択手段により奇数ビット線が選択され、前記第１の選択手段により奇数ビット線が選択されるとき前記第２の選択手段により偶数ビット線が選択され、
   前記第１の選択手段により偶数ビット線が選択されているとき、偶数ビット線には前記センス回路から第１の電圧が供給され、前記第１のソース線には、前記ソース電圧供給手段により基準電圧が供給され、奇数ビット線には前記電圧供給源から第２の電圧が供給され、前記第２のソース線には、前記ソース電圧供給手段により第３の電圧が供給され、前記第３の電圧は、前記第２の電圧に等しく、
   前記第１の選択手段により奇数ビット線が選択されているとき、奇数ビット線には前記センス回路から前記第１の電圧が供給され、前記第２のソース線には、前記ソース電圧供給手段により基準電圧が供給され、偶数ビット線には前記電圧供給源から前記第２の電圧が供給され、前記第１のソース線には、前記ソース電圧供給手段により前記第３の電圧が供給され、
   前記第１の電圧と前記第２の電圧は等しく、
   前記第１の選択手段を構成する第１のトランジスタは、前記セルユニットを構成する第２のウエルと異なる第１のウエル内に形成され、前記第２の選択手段を構成する第２のトランジスタは、前記第２のウエル内に形成され、
   前記第１のトランジスタは、前記第２のトランジスタよりも高耐圧で動作されるトランジスタである、半導体記憶装置。
2. 前記第２の電圧は、プリチャージ電圧である、請求項１に記載の半導体記憶装置。
3. 前記第１のソース線とのコンタクト領域と、前記第２のソース線のコンタクト領域とは千鳥状に配列され、前記第１および第２のソース線は、互いに平行に延在する部分を含む、請求項１または２に記載の半導体記憶装置。

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