JP5249394B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、半導体記憶装置に関し、特に、NAND型フラッシュメモリのワード線の駆動方式に関する。

フラッシュメモリは、マスストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリは、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。

NAND型フラッシュメモリは、複数のNANDストリングを行列方向に配置したメモリブロックアレイを含み、NANDストリングは、直列に接続された複数のメモリセルとその両端に接続されたビット選択トランジスタおよびソース線選択トランジスタとを含んでいる。

典型的に、メモリセルへのデータのプログラム(書込み)では、メモリセル基板のPウエルとドレインおよびソースを0Vにし、コントロールゲートに高電圧のプログラム電圧Vpgm(例えば、20V)を印加し、消去動作では、コントロールゲートに0Vを与え、Pウエルに高電圧(例えば、20V)を印加しブロック単位でデータを消去し、読出し動作では、選択メモリセルのコントロールゲートは0Vにし、他のメモリセルのコントロールゲートには電源電圧Vccよりも高いVreadが印加される。このように、フラッシュメモリでは、電源電圧Vccよりも高い種々の電圧を生成し、これをワード線等を介してメモリセルに印加することが必要とされる。

電圧を昇圧する方法の1つに電荷ポンプによるものがある。ワード線デコーダが電荷ポンプを備えると、キャパシタの占有面積によりワード線デコーダが大きくなってしまう。この問題を解消するため、特許文献1は、電荷ポンプを省略することでレイアウト面積を小さくしたワード線デコーダを開示している。このワード線デコーダは、ワード線をイネーブルさせるワード線イネーブル信号をセルフブーストし、ワード線イネーブル信号の電圧降下を抑制している。

また、プログラム電圧VpgmやVreadを電荷ポンプにより昇圧させる場合、ポンピング動作が行われるにつれて、NMOSトランジスタのしきい値電圧がボディ効果によって増加し、十分に昇圧させることが難しくなる。特許文献2のワード線デコーダは、この問題に対処するものであり、ワード線に接続されたパストランジスタのゲートおよびドレインに異なるタイミングで電圧を印加することで、パストランジスタのセルフブーストを利用し、動作電圧の低下を防止するとともに、回路面積の縮小を図っている。

特開2002−197882号公報 特開2006−107701号公報

しかしながら、従来のフラッシュメモリのワード線デコーダには、次のような課題がある。図1(A)は、従来のフラッシュメモリのワード線デコーダのレイアウトを示している。メモリアレイ10の行方向の一方の端部には、ワード線デコーダおよびレベルシフタ20(以下、ワード線デコーダという)とワード線駆動回路22とが配置され、列方向の一方の端部にはページバッファ30が配置される。この例では、メモリアレイ10は、左右の2つのメモリバンク10A、10Bに分割されている。ワード線デコーダ20は、アドレス情報に応じて選択されたワード線および非選択のワード線に所望の動作電圧を供給する。動作電圧は、プログラムの際に選択ワード線に供給されるプログラム電圧Vpgm、非選択ワード線に供給されるパス電圧、読出し動作の際に選択ワード線に供給される接地電圧、非選択ワード線に供給される読出し電圧Vreadなどである。

ワード線駆動回路22は、ワード線デコーダ20からの動作電圧をメモリセルのゲート(ワード線)に伝達するためのパストランジスタを含み、パストランジスタをオンすることで、動作電圧を対応するメモリセルへ供給する。ワード線駆動回路22は、パストランジスタのゲートに高電圧を印加することで、動作電圧の低下を抑制している。

図1(A)に示すレイアウトの場合、ワード線駆動回路22に接続されたワード線WLは、メモリアレイ10の行方向の全体に亘って配線されなければならない。ワード線WLは、例えば、プログラム動作時には20V程度の高いプログラム電圧Vpgmが印加されるため、ワード線WLの負荷容量(RC)が大きくなると、ワード線末端まで所望の電圧が到達するのに時間を大きく要する。他方、末端のメモリセルに所望のプログラム電圧Vpgmを供給するためには、ワード線により大きなプログラム電圧Vpgmを印加しなければならず、消費電力が大きくなってしまう。また、ワード線WLの配線抵抗を下げるために、一定の配線幅を確保すると、メモリアレイの縮小が難しくなってしまう。

一方、ワード線駆動回路22のパストランジスタは、NチャンネルMOSトランジスタから構成されるが、プログラム電圧Vpgmのしきい値の電圧降下を抑制するためには、ゲートにプログラム電圧Vpgm以上の電圧を印加しなければならず、ゲート酸化膜の耐圧をあげるためには、ゲート酸化膜を厚くしなければならず(例えば、400Å)、結果としてトランジスタが大きくなり、ワード線駆動回路22の回路面積も大きくなってしまう。また、ワード線線駆動回路22が狭ピッチで配置されると、隣接するパストランジスタ間でラッチアップが生じやすくなるため、パストランジスタの間隔を取る必要が生じ、結果としてチップ面積が大きくなってしまう。

図1(B)は、従来の他のレイアウト例を示している。この例では、メモリアレイの左右両側にワード線デコーダ20A、20Bと、ワード線駆動回路22A、22Bとが配置されている。ワード線デコーダ22Aおよびワード線駆動回路22Aは、メモリアレイ22Aのために動作され、ワード線デコーダ22Bおよびワード線駆動回路22Bは、左側のメモリアレイ10Bのために動作される。また、下方のページバッファ30Aは、奇数ビット線のデータの読出しまたは書込みを行い、上方のページバッファ30Bは、偶数ビット線のデータの読出しまたは書込みを行う。

図1(B)に示すレイアウトでは、ワード線WLの行方向の配線長を、図1(A)のときの半分にすることができるが、その反面、メモリアレイの両側にワード線デコーダとワード線駆動回路をそれぞれ配置しなければならず、その分だけ、チップ面積が大きくなってしまう。

本発明の目的は、上記従来の課題を解決するものであり、メモリアレイ上のワード線に印加される電界を低減し、かつ、メモリアレイおよび周辺回路を含むチップ面積を低減可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含む。

好ましくは前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする。好ましくは前記ワード線駆動手段は、行方向に延びる第1および第2のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第1および第2のメモリアレイに共通である。

好ましくは前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する。好ましくは前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する。さらに好ましくは前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む。

好ましくは前記メモリアレイは、行方向に2分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する。好ましくはワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する。

本発明によれば、ワード線駆動手段における選択信号の昇圧を、トランジスタのセルフブーストにより行うことで、従来と比較してトランジスタの耐圧を下げることができ、トランジスタの小型化を図ることができる。さらに、セルフブーストによる昇圧を用いることで、従来よりも電荷ポンプ等の昇圧回路の低減をすることができ、その結果、ワード線駆動手段のレイアウト面積もしくはワード線デコード手段のレイアウト面積を小さくすることができる。さらに、電荷ポンピングによるボディ効果の影響を考慮して選択信号を必要以上に昇圧させる必要もなくなる。また、ワード線駆動手段を、行方向のメモリアレイ間に配置することで、ワード線デコード手段からの選択信号の配線長が短くなり、その負荷を低減することができ、他方、選択信号によるメモリアレイへの電界の影響も低減することができる。

従来のフラッシュメモリのレイアウトを説明する図である。 本発明のフラッシュメモリのレイアウトを説明する図である。 ワード線デコーダおよびワード線駆動回路の内部構成を示すブロック図である。 NANDストリングの構成を示す回路図である。 本発明の実施例に係るワード線駆動回路の構成を示す図である。 本発明の実施例に係るワード線駆動回路の昇圧部の構成を示す図である。 本発明の実施例に係るワード線の駆動動作を説明する図である。 本発明のワード線駆動回路の他のレイアウトを示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、NAND型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図2は、本発明の実施例に係るフラッシュメモリの概略レイアウト構成を示す図である。同図に示すように、フラッシュメモリ100は、少なくとも2つに分割されたメモリアレイ(メモリバンク)110A、110Bを有するメモリアレイ110と、メモリアレイ110の行方向の端部に配置されたワード線デコーダおよびレベルシフタ(以下、ワード線デコーダという)120と、メモリアレイ110Aと110Bとの間に配置されたワード線駆動回路130と、メモリアレイ110の列方向の端部に配置され、ビット線から読み出されたデータを感知しまたは書込みデータを保持する、センスアンプを備えたページバッファ140とを含んで構成される。なお、ここには図示しないが、フラッシュメモリ100は、外部とデータの送受を行う入出力バッファ、外部からのコマンドに従い各部を制御するコントローラなどを含んでいる。

メモリアレイ110A、110Bは、列方向に複数のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m)に分割され、各メモリブロックは、複数のページを含んで構成される。図4は、メモリブロック内に形成されるNANDストリングの構成を示す回路図である。1つのページ内には、複数のメモリセルを直列に接続したNANDストリング(以下、セルユニットNUという)が行方向に複数形成される。図に示す例では、1つのセルユニットNUは、直列に接続された32個のメモリセルMCi(i=0、1、・・・、31)と、その両端に接続されたビット線選択トランジスタBSTとソース線選択トランジスタSSTとを含んで構成される。ビット線選択トランジスタBSTのドレインは、対応する1つのビット線GBLに接続され、ソース線選択トランジスタSSTのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに対応する。ビット線選択トランジスタBST、ソース線選択トランジスタSSTのゲートは、ワード線WLiと並行に走る選択ゲート線SGD、SGSに対応する。

メモリセルは、典型的に、N型の拡散領域であるソース/ドレインと、ソース/ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート(電荷蓄積層)と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むMOS構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「1」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「0」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図3は、ワード線デコーダ120およびワード線駆動回路130の構成を示すブロック図である。但し、ここでの説明では、1つのメモリブロックは、便宜上、メモリアレイ110A、110Bの左右1ページ(合計2ページ)から構成されるものとし、図3には、隣接する2つのメモリブロックBLK(0)、BLK(1)が示されている。

ワード線デコーダ120は、アドレス情報Axに基づきメモリブロックを選択するブロック選択部122と、コントローラ(図示されない)からの制御信号Cに基づき所望の動作電圧を生成するレベルシフタ124と、ビット線選択トランジスタBSTおよびソース線選択トランジスタのゲートに接続されるゲート選択信号SGS/SGDを供給するSGS/SGD駆動回路126とを含む。

さらにワード線デコーダ120は、アドレス情報Axおよび制御信号Cに基づき、レベルシフタ124を利用して、対応するワード線WL(1:31)に供給される動作電圧GWL(0:31)を生成する。すなわち、プログラムの際には、選択ワード線に約20Vのプログラム電圧Vpgmを供給し、非選択ワード線に約10Vのパス電圧を供給し、読出し動作の際に、選択ワード線に接地電位を供給し、非選択ワード線に約4.5Vの読出し電圧Vreadを供給する。

ブロック選択部122−0は、例えば、ブロックBLK(0)が選択されたとき、選択信号PASSV(0)をワード線駆動回路130のスイッチ部132−0へ供給する。選択信号PASSV(0)は、レベルシフタ124によって、電源電圧Vcc以上に昇圧された電圧、例えば10Vを有する。また、SGS/SGD駆動回路126−0は、ブロックBLK(0)のビット線選択トランジスタBSTおよびソース線選択トランジスタSSTに対し、5〜6V程度に昇圧されたゲート選択信号SGS/SGDを供給する。同様に、ブロックBLK(1)が選択されたとき、ブロック選択部122−1は、選択信号PASSV(1)をワード線駆動回路130のスイッチ部132−1へ供給し、SGS/SGD駆動回路126−1は、ブロックBLK(1)のビット線選択トランジスタBSTおよびソース線選択トランジスタSSTに対し、5〜6V程度に昇圧されたゲート選択信号SGS/SGDを供給する。なお、ビット線選択トランジスタBSTへのゲート選択信号SGD_01は、図に示すように、SGS/SGD駆動回路126−0および126−1において共通とすることができる。

ここで、図2を参照すると、i番目のメモリブロックにおけるワード線デコーダ120とワード線駆動回路130(i)の配線のレイアウトが例示されている。ワード線デコーダ120のi番目のブロック選択部120−iは、メモリアレイ110B上を延在する金属配線WR(i)によってワード線駆動回路130のスイッチ部132−iに接続されている。この金属配線WR(i)は、選択信号PASSV(i)を搬送する。また、メモリブロックBLK(i)のメモリアレイ110A、110B上を行方向に延在するように、金属配線WD/WSが形成され、金属配線WD/WSは、SGS/SGD駆動回路126−iからのゲート選択信号SGD/SGSを搬送する。金属配線WD/WSは、ワード線駆動回路30にコンタクトされることなくメモリアレイの行方向の全体に渡って延在する。

図5は、ワード線駆動回路のスイッチ部の構成を示す図である。同図に示すように、ワード線駆動回路130−0の左側には、メモリアレイ110Aのメモリセル等と接続されるスイッチ部132A−0が形成され、右側には、メモリアレイ110Bのメモリセル等と接続されるスイッチ部132B−0が形成される。同様に、ワード線駆動回路130−1の左側には、スイッチ部132A−1が形成され、右側には、スイッチ部132B−1が形成される。各スイッチ部132A−0、132B−0、132A−1、132B−1は、同様の構成をしているので、ここでは、スイッチ部132A−0を説明する。

スイッチ部132A−0は、セルユニットNUのワード線WL0〜WL31に接続されるNチャンネルの複数のパストランジスタを含んでいる。これらのパストランジスタの各ゲートには、ワード線駆動回路130−0からの選択信号PASSV_INTが共通に接続される。選択信号PASSV_INTは、後述するように、ワード線デコーダ120からの選択信号PASSVに応答して生成される信号であり、従って、メモリブロックが選択されたとき、選択信号PASSV_INTは、パストランジスタが十分に導通することができる電圧であり、ワード線デコーダ120からの動作電圧GWL(0:31)が対応するワード線WL(0:31)に伝達される。一方、ブロックが非選択のときは、選択信号PASSVは不活性レベル(Lレベル)であるため、選択信号PASSV_INTも不活性レベルであり、パストランジスタはオフ状態である。

図6は、ワード線駆動回路130の構成を示す回路図を示している。ワード線駆動回路130は、上記したように、選択信号PASSV_INTによってスイッチングされるスイッチ部132と、選択信号PASSVに応答してノードを昇圧する昇圧部134とを有する。昇圧部134は、高耐圧のNチャンネルの第1のトランジスタTR1と、トランジスタTR1にゲートが接続された高耐圧のNチャンネルの第2のトランジスタTR2とを含む。動作時に、第1のトランジスタTR1のゲートに電源電圧Vcc(例えば3V)以上の電位Vpにレベルシフトされた信号VXDが印加され、ドレインに、同様に高電位Vpである信号LPVBSTが印加されると、ソースに接続されたノードLPVBST_1には、Vp-Vt(Vtは、トランジスタTR1のしきい値)の電位が生成される。

第2のトランジスタTR2のゲートには、ノードLPVBST_1が接続され、ドレインには、ワード線デコーダ120からの選択信号PASSVが供給され、ソースは、スイッチ部132の各トランジスタPTRのゲートに接続されている。ノードLPVBST_1にVp-Vtの電圧が生成され、ドレインに、Vp-Vtよりも大きな電圧である選択信号PASSVが印加されると、トランジスタTR2のゲート/ドレイン間の容量結合によりノードLPVBST_1がセルフブーストされる。第2のトランジスタTR2は、セルフブーストされたゲート電圧によりオンすることで、選択信号PASSVに電圧降下を生じさせることなく選択信号PASSV_INTを生成する。

また、スイッチ部132において、各パストランジスタPTRのゲートには、選択信号PASSV_INTが印加され、ドレインに動作電圧GWL(例えば、プログラム電圧Vpgm)が印加されると、パストランジスタPTRのゲートに接続された選択信号PASSV_INTがセルフブーストされる。このため、パストランジスタPTRによる電圧降下を生じさせることなく動作電圧が対応するワード線に伝達される。

図7は、本実施例のワード線駆動回路のプログラム時の動作を説明するタイミングチャートである。まず、時刻t1において、第1のトランジスタTR1のゲートに、6Vに昇圧された信号VXDが印加され、次いで、時刻t2において、第1のトランジスタTR1のドレインに、6Vに昇圧された信号LPVBSTが印加される。これにより、ノードLPVBST_1が6V-Vtにプリチャージされる。次に、時刻t3において、第2のトランジスタTR2のドレインに、選択信号PASSVとして約16Vのプログラム電圧Vpgmが供給されると、ノードLPVBST_1がブーストされる(6V-Vt+Boost)。これにより、昇圧部134からは、プログラム電圧Vpgmを電圧降下させることなく、プログラム電圧Vpgmと等しい電圧の選択信号PASSV_INTがスイッチ部132へ供給される。

次に、時刻t4において、信号LPVBSTがVccに降下することで、ノードLPVBST_Iが第1のトランジスタTR1を介して放電されてVccとなる。次に、時刻t5において、動作電圧GWLがパストランジスタTPRのドレインに印加される。すなわち、選択ワード線WL_SELには、パス電圧Vpassとそれに引き続きプログラム電圧Vpgmが印加され、非選択ワード線WL_USELには、パス電圧Vpassが印加される。パス電圧Vpassは、例えば10Vである。動作電圧GWLがパストランジスタPTRに印加されることに応答して、選択信号PASSV_INTがVpgm+Boostにセルフブーストされる。これにより、パストランジスタPTRが強くオンされ、動作電圧GWLが対応するワード線へ伝達される。以後、同様にして次の動作が開始される。なお、読出し動作の場合は、非選択ワード線に電源電圧Vccよりも大きな約4.5Vの読出し電圧が供給されるが、この場合には同様の動作が行われる。

本実施例によれば、パストランジスタPTRは、昇圧部134からの選択信号PASSV_INTをゲートに印加し、ドレインに動作電圧GWLを印加することで、ゲート/ドレイン・ソース間の容量結合により選択信号PASSV_INTをセルフブーストするため、パストランジスタPTRの耐圧を、従来のセルフブーストを用いないゲート/ソース間に大きな電圧が印加される選択トランジスタの耐圧より小さくすることができ、パストランジスタPTRを小型化することができ、その結果、スイッチ部132の回路面積を低減することができる。また、このような駆動方法により、ワード線に印加される昇圧電圧を従来よりも低減させることができる。

なお上記実施例では、1つのワード線デコーダ120が、メモリアレイ110のすべてのブロックBLK(0)・・・BLK(m)に共通になるように配置されているが、各メモリブロック毎に複数のワード線デコーダが配置されるようにしてもよい。この場合には、アドレス情報に従い、複数のワード線デコーダの中から特定のワード線デコーダが選択されるようにする。

また上記実施例では、ワード線駆動回路130は、行方向の2つのメモリアレイ110Aと110Bとの間に配置する例を示したが、これに限らず、図8(A)のようにメモリアレイ110の片側にワード線駆動回路130配置するものであってもよい。さらに、図8(B)のようにメモリアレイ110A、110B、110C、110Dを分割し、分割されたメモリアレイ間の行方向に複数のワード線駆動回路130A、130Bが配置されるものであってもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

100:フラッシュメモリ
110A、110B:メモリアレイ
120:ワード線デコーダ
130:ワード線駆動回路
132:スイッチ部
134:昇圧部
140:ページバッファ

Claims (7)

  1. 電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、
    アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、
    前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、
    前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含み、
    前記ワード線駆動手段は、行方向に延びる第1および第2のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第1および第2のメモリアレイに共通である、半導体記憶装置。
  2. 前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする、請求項1に記載の半導体記憶装置。
  3. 前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する、請求項1または2に記載の半導体記憶装置。
  4. 前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する、請求項1ないし3いずれか1つに記載の半導体記憶装置。
  5. 前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む、請求項1ないしいずれか1つに記載の半導体記憶装置。
  6. 電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、
    アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、
    前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、
    前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含み、
    前記メモリアレイは、行方向に2分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する、半導体記憶装置。
  7. ワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する、請求項に記載の半導体記憶装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160023183A (ko) * 2014-08-21 2016-03-03 에스케이하이닉스 주식회사 플래시 메모리 소자
KR20160094117A (ko) * 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 플래시 메모리 소자
US9659620B2 (en) * 2015-03-26 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with self-boosted mechanism
JP2017212546A (ja) * 2016-05-24 2017-11-30 東芝メモリ株式会社 レベルシフタ
JP2017228325A (ja) * 2016-06-20 2017-12-28 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04349298A (en) * 1991-05-27 1992-12-03 Mitsubishi Electric Corp Semiconductor memory device
JPH05225778A (ja) * 1992-02-17 1993-09-03 Fujitsu Ltd ワード線駆動回路
KR0145224B1 (ko) * 1995-05-27 1998-08-17 김광호 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로
JPH09288899A (ja) * 1996-04-19 1997-11-04 Toshiba Corp 半導体記憶装置
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP3578444B2 (ja) * 1998-12-01 2004-10-20 シャープ株式会社 半導体記憶装置
JP3940513B2 (ja) * 1999-01-11 2007-07-04 株式会社東芝 半導体記憶装置
JP3822410B2 (ja) * 1999-01-29 2006-09-20 株式会社東芝 半導体集積回路
US6088287A (en) * 1999-08-23 2000-07-11 Advanced Micro Devices, Inc. Flash memory architecture employing three layer metal interconnect for word line decoding
DE60136321D1 (de) * 2000-09-22 2008-12-11 Samsung Electronics Co Ltd Treiberschaltungen für Speicherzellenmatrix in einer NAND-typ Flash-Speicheranordnung
KR100407564B1 (ko) * 2000-10-30 2003-12-01 삼성전자주식회사 반도체 메모리 장치의 서브-워드 라인 구동 회로
KR100374640B1 (ko) 2000-11-18 2003-03-04 삼성전자주식회사 전하펌프를 구비하지 않는 디코더 및 이를 구비하는 비휘발성메모리장치
KR100474201B1 (ko) * 2002-05-17 2005-03-08 주식회사 하이닉스반도체 낸드형 플래시 메모리의 워드 라인 디코더
KR100609576B1 (ko) * 2004-10-05 2006-08-09 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 블럭 스위치
KR100624302B1 (ko) 2004-10-07 2006-09-19 주식회사 하이닉스반도체 난드 플래시 메모리의 로우 디코더 회로 및 이를 이용한동작 전압 공급 방법
KR100645055B1 (ko) * 2004-10-28 2006-11-10 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
KR100586171B1 (ko) * 2005-07-05 2006-05-26 삼성전자주식회사 시스템 온 칩에 임베드된 메모리의 워드라인 구동회로 및구동방법
KR100699852B1 (ko) * 2005-07-14 2007-03-27 삼성전자주식회사 Hpmos를 이용한 불휘발성 메모리 장치의 워드라인디코더
JP4907967B2 (ja) 2005-12-01 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100700147B1 (ko) * 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법
JP5010192B2 (ja) * 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
US8194455B2 (en) * 2009-02-06 2012-06-05 Samsung Electronics Co., Ltd. Methods for programming nonvolatile memory devices

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