KR100909627B1

KR100909627B1 - 플래시 메모리소자

Info

Publication number: KR100909627B1
Application number: KR1020070102297A
Authority: KR
Inventors: 이민규
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-10-10
Filing date: 2007-10-10
Publication date: 2009-07-27
Also published as: US8059461B2; CN101409105A; US20090097316A1; CN101409105B; KR20090036976A

Abstract

셀프 부스팅을 이용한 읽기동작을 원활하게 수행할 수 있는 플래시 메모리소자가 제시된다. 이 플래시 메모리소자는, 다수의 메모리 블록 중 구동할 메모리 블록을 선택하고 선택된 메모리 블록에 구동전압을 인가하는 블록 스위치와, 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지며, 이븐(even) 비트라인과 연결된 제1 셀 스트링들 및 오드(odd) 비트라인과 연결된 제2 셀 스트링들과, 블록 스위치에 의해 스위칭되며 제1 셀 스트링의 소스를 연결하는 제1 소스라인과, 블록 스위치에 의해 스위칭되며 제2 셀 스트링의 소스를 연결하는 제2 소스라인과, 이븐(even) 및 오드(odd) 비트라인과 반도체기판을 접속시키는 드레인 컨택들과, 제1 및 제2 소스라인과 반도체기판을 접속시키는 제1 및 제2 소스컨택들을 구비하되, 동일한 블록의 제1 및 제2 소스라인은 서로 인접하지 않고 일정 간격 이격되도록 배치되는 것을 특징으로 한다.

낸드 플래시 메모리, 셀프 부스팅, 디스터브, 공통 소스라인

Description

플래시 메모리소자{Flash memory device}

본 발명은 플래시 메모리소자에 관한 것으로, 특히 셀프 부스팅 방식을 이용한 읽기동작시 디스터브(disturb)를 억제할 수 있는 플래시 메모리소자에 관한 것이다.

최근 모바일(mobile) 및 멀티미디어(multi-media) 산업의 발달에 따라, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 플래시 메모리에 대한 수요가 급증하고 있다. 또한 많은 수의 데이터를 저장할 수 있는 대용량 메모리의 개발을 위해서, 메모리 셀의 고집적화 기술들이 개발되고 있다.

상용되고 있는 플래시 메모리는 단위 셀의 배열 형태에 따라 크게 노아형(NOR type)과 낸드형(NAND type)으로 분류된다. 노아형의 경우 채널 열전자(Channel Hot Electron; CHE) 주입 프로그램 메커니즘을 사용하기 때문에 프로그램 속도가 빠르고 셀 어레이 구조의 특성상 랜덤 억세스(random access) 특성이 우수하지만, 상대적으로 집적도에 있어서 단점을 갖는다. 반면, 낸드형의 경우 파울러-노드하임 터널링(F-N tunneling) 프로그램 메커니즘을 이용하기 때문에 프로그 램 속도가 느리고 랜덤 억세스(random access) 특성이 좋지 않지만, 집적도 특성이 우수하여 상대적 가격 우위에 있게 된다. 따라서, 낸드형은 랜덤 억세스 시간이 크게 중요시되지 않는 대용량 저장 장치에 사용할 수 있다.

낸드 플래시 메모리소자의 메모리 셀들은 소거(erase)된 상태이거나 프로그램(program)된 상태를 갖는다. 소거된 상태의 메모리 셀들은 상대적으로 낮은, 예컨대 0V보다 낮은 문턱전압 분포를 갖는다. 반면에 프로그램된 상태의 메모리 셀들은 상대적으로 높은, 예컨대 0V보다 높은 문턱전압 분포를 갖는다.

메모리 셀이 어떤 상태인지를 판별하는 읽기(read) 동작은, 통상적으로 페이지(page) 단위로 이루어진다. 메모리 셀의 상태를 판별하기 위해서는, 먼저 선택된 메모리 셀을 갖는 셀 스트링의 비트라인을 예컨대 1V 내지 2V의 크기로 프리차지(precharge)시킨다. 다음에 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴 온 시켜 선택된 셀 스트링에 전기적 통로가 형성되도록 한다. 또한 선택되지 않은 나머지 메모리 셀 트랜지스터들의 워드라인에는 나머지 메모리 셀들의 상태에 무관하게 턴 온 될 수 있도록 패스전압(Vpass)을 인가한다. 패스전압(Vpass)을 크게 할수록 흐르는 전류의 양이 커지므로 감지(sening)하는 점에서는 유리하지만, 일정 크기 이상으로 커지면 읽기 과정에서 원하지 않게 선택되지 않은 메모리 셀 트랜지스터가 프로그램되는 읽기 디스터브(read disturb)가 발생할 수 있다. 선택된 메모리 셀 트랜지스터의 워드라인에는 일정 크기의 읽기전압(Vread), 예컨대 0V의 바이어스를 인가한다.

선택된 메모리 셀을 제외하고는, 셀 스트링을 이루는 나머지 모든 트랜지스 터들이 턴 온 상태이므로, 선택된 메모리 셀의 상태에 따라서 셀 스트링 전체에 전류가 흐르거나, 또는 흐르지 않게 된다. 선택된 메모리 셀이 소거된 상태인 경우에는, 선택된 메모리 셀이 턴 온 되므로 셀 스트링 전체에 전류가 흐르게 되고, 이에 따라 비트라인에 충전되어 있던 전하들이 방전되어 프리차지된 전압이 0V로 떨어지게 된다. 반면에 선택된 메모리 셀이 프로그램된 상태인 경우에는, 선택된 메모리 셀이 턴 오프 되므로 셀 스트링에는 전류가 흐르지 않게 되며, 이에 따라 비트라인에 프리차지된 전압이 그대로 유지된다. 이와 같이 비트라인에 프리차지된 전압이 0V로 떨어졌는지 그렇지 않은지에 따라서 선택된 메모리 셀이 소거된 상태인지 프로그램된 상태인지를 판별할 수 있다.

한편, 낸드(NAND) 플래시 메모리는 프로그램 동작 시 프로그램을 하고자 하는 셀 외에 다른 셀들의 경미한 프로그램 간섭(program disturbance)을 막기 위하여 프로그램하고자 하는 메모리 셀의 워드라인을 제외한 다른 모든 워드라인에 높은 패스전압(Vpass)을 인가한다. 그러나, 이러한 방법에도 불구하고 여전히 경미한 프로그램 간섭이 존재하여 NAND 플래시 메모리의 프로그램 횟수(number of program)를 제한하는 요인이 되어 왔다. 특히, 프로그램 시에는 프로그램하고자 하는 셀이 연결된 워드라인에 15V 내지 20V의 높은 프로그램 전압을 인가하는데, 이때 워드라인을 공유하면서 프로그램을 원하지 않는 다른 메모리 셀 역시 높은 워드라인 전압으로 인해 프로그램이 될 수 있다.

이를 방지하기 위하여, 프로그램하고자 하는 메모리 셀의 비트라인에는 접지전압(0V)을 인가하고, 프로그램을 원하지 않는 메모리 셀의 비트라인에는 전원전 압(Vcc)을 인가하는 셀프 부스팅(self-boosting) 방법이 사용된다. 이러한 전압 상태에서 선택된 트랜지스터는 턴 온되어 접지전압이 프로그램하고자 하는 메모리 셀의 채널까지 전달되어 프로그램 동작이 이루어지고, 비선택된 비트라인의 선택 트랜지스터는 턴 오프되어 비선택된 비트라인에 연결된 모든 메모리 셀이 플로팅(floating) 상태가 된다. 셀프 부스팅 방식을 이용하면 비트라인으로 단지 전원전압(Vcc)을 인가하여도 프로그램 방지전압을 얻을 수 있으므로, 프로그램 디스터번스를 줄일 수 있게 된다.

셀프 부스팅 방식은 읽기동작에서도 사용될 수 있다.

셀프 부스팅을 이용하는 읽기동작은, 비선택된 비트라인과 비선택된 소스라인에는 전원전압(Vcc) 이상의 전압을 인가하고, 선택된 소스라인은 접지시킨다. 비선택된 비트라인에 연결된 메모리 셀 중에서 게이트에 패스전압이 인가되는 메모리 셀의 채널을 부스팅시켜 게이트와 채널 사이의 전위차를 감소시킴으로써 읽기 디스터브 현상의 발생이 억제되도록 한다. 즉, 메모리 셀의 게이트로 5.5V 이상의 높은 패스전압이 인가되더라도 패스전압과 전원전압(Vcc)의 차이만큼의 바이어스만 인가되는 효과를 가지므로, 읽기동작시 패스전압에 의해 원치않게 프로그램되는 것이 방지된다.

한편, 셀프 부스팅 읽기동작을 원활히 수행하기 위하여 이븐 비트라인(BLe)의 공통 소스 라인(CSLe)과 오드 비트라인(BLo)의 공통 소스 라인(CSLo)을 서로 분리시키게 된다. 즉, 선택된 메모리 셀이 이븐 비트라인(BLe)에 연결되어 있고 오드 비트라인(BLo)에 연결된 메모리 셀들이 모두 소거된 상태인 경우, 오드 비트라 인(BLo)에 인가된 전원전압(Vcc) 바이어스가 공통 소스 라인(CSL)을 통해 방전될 수 있다. 그러나, 이븐 비트라인의 공통 소스라인(CSLe)과 오드 비트라인의 공통 소스라인(CSLo)이 분리된 경우에는, 이븐 비트라인의 공통 소스라인(CSLe)은 접지시키지만 오드 비트라인의 공통 소스라인(CSLo)은 오드 비트라인(BLo)에 인가된 전원전압(Vcc)과 동일한 크기 또는 그 이상의 바이어스가 인가되도록 함으로써 오드 비트라인(BLo)에 인가된 전압이 공통 소스라인(CSLo)을 통해 방전되는 현상이 일어나지 않게 된다.

그러나, 이와 같은 셀프 부스팅을 이용한 읽기방식을 사용할 경우, 소스라인이나 배선 공정 중에 발생된 결함(defect)에 의해 이븐 비트라인의 공통 소스라인(CSLe)과 오드 비트라인의 공통 소스라인(CSLo) 사이, 또는 이븐 또는 오드 비트라인의 소스라인과 비트라인 사이에 단락(short)이 일어날 경우에는 셀프 부스팅 방식을 사용할 수 없게 됨은 물론, 칩 불량(fail)을 유발하게 된다. 반도체 메모리소자가 고집적화되어 셀 사이즈가 감소하고 비트라인과 소스라인 사이 또는 소스라인과 소스라인 사이의 간격 또한 줄어들면서 이러한 단락 문제는 더욱 빈번하게 발생하며 심각한 수율의 저하를 가져오게 된다.

본 발명이 이루고자 하는 기술적 과제는, 소스라인 사이의 단락을 방지할 수 있는 구조의 플래시 메모리소자를 제공하는 데 있다.

상기 기술적 과제를 이루기 위하여 본 발명에 따른 플래시 메모리소자는, 다수의 메모리 블록 중 구동할 메모리 블록을 선택하고, 선택된 메모리 블록에 구동전압을 인가하는 블록 스위치와, 드레인 선택 트랜지스터, 복수개의 셀 트랜지스터 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지며, 이븐(even) 비트라인과 연결된 제1 셀 스트링들 및 오드(odd) 비트라인과 연결된 제2 셀 스트링들과, 상기 블록 스위치에 의해 스위칭되며 상기 제1 셀 스트링의 소스를 연결하는 제1 소스라인과, 상기 블록 스위치에 의해 스위칭되며 상기 제2 셀 스트링의 소스를 연결하는 제2 소스라인과, 상기 이븐(even) 및 오드(odd) 비트라인과 반도체기판을 접속시키는 드레인 컨택들과, 상기 제1 및 제2 소스라인과 반도체기판을 접속시키는 제1 및 제2 소스컨택들을 구비하되, 동일한 블록의 상기 제1 및 제2 소스라인은 서로 인접하지 않고 일정 간격 이격되도록 배치된 것을 특징으로 한다.

본 발명에 있어서, 상기 블록 스위치는 구동할 메모리 블록을 선택할 블록 선택신호를 인가하기 위한 블록 선택회로와, 상기 메모리 블록 내의 워드라인에 글로벌 워드라인을 통한 소정의 전압을 인가하기 위한 스위칭 동작을 수행하는 패스 트랜지스터들을 포함할 수 있다.

상기 블록 선택회로는 불량이 발생한 블록을 리페어하기 위한 블록 리페어용 퓨즈를 포함할 수 있다.

상기 패스 트랜지스터들은, 드레인 선택용 트랜지스터와, 소스 선택용 트랜지스터, 셀 선택용 트랜지스터, 제1 소스라인 선택용 트랜지스터, 및 제2 소스라인 선택용 트랜지스터로 이루어질 수 있다.

상기 제1 소스라인용 트랜지스터의 게이트는 블록 워드라인과 연결되고, 그 드레인은 글로벌 제1 소스라인과 연결되며, 소스는 로컬 제1 소스라인과 연결될 수 있다.

상기 제2 소스라인용 트랜지스터의 게이트는 블록 워드라인과 연결되고, 그 드레인은 제2 글로벌 소스라인과 연결되며, 소스는 제2 로컬 소스라인과 연결될 수 있다.

상기 드레인컨택과 소스컨택은 서로 이웃하며 교대로 배치될 수 있다.

본 발명에 따르면, 같은 블록의 이븐 공통 소스라인(CSLe)과 오드 공통 소스라인(CSLo)은 서로 인접하지 않도록, 일정 간격 이격되도록 배치함으로써 이븐 공통 소스라인과 오드 공통 소스라인 사이에 일정한 간격을 확보하여 두 소스라인 사이에 단락이 발생할 가능성을 감소시킬 수 있다. 또한, 소스컨택과 드레인컨택이 교대로, 이웃하도록 배치함으로써 소스컨택들 사이에 단락이 발생할 가능성을 감소시킬 수 있으며, 소스컨택과 드레인컨택 사이에 단락이 발생할 경우에도 칼럼 리페어(column repair)에 의해 단락이 발생한 칼럼만 무효칼럼(invalid column)으로 처리할 수 있으므로, 플래시 메모리소자의 수율을 대폭 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으 며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.

도 1은 낸드 플래시 메모리소자의 구성을 간략하게 나타내 보인 도면이다.

낸드 플래시 메모리소자는 다수의 셀 블록과, 다수의 셀 블록 중 구동할 블록을 선택하기 위한 블록 스위치를 포함하여 구성된다.

블록 스위치는 외부로부터 입력된 로우 어드레스(row address)에 응답하여 메모리 셀의 워드라인을 선택하고, 워드라인 구동회로(도시되지 않음)로부터 전달된 프로그램 전압(Vpgm) 또는 패스전압(Vpass)을 선택된 워드라인에 인가한다. 블록 스위치에 대해서는 다음에 상세히 설명하기로 한다.

하나의 셀 블록은 다수의 메모리 셀들이 소스/드레인을 공유하면서 직렬 연결된 다수의 셀 스트링(100, 101..)과, 다수의 비트라인(BLe, BLo..), 다수의 워드라인(LWL), 셀 스트링과 비트라인 사이에 접속된 드레인 선택 트랜지스터(110/111), 셀 스트링과 공통 소스라인 사이에 접속된 소스 선택 트랜지스터(120/121)를 포함하여 구성된다. 하나의 워드라인을 공유하는 다수의 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 트랜지스터(110/111)는 드레인 선택라인(DSL)을 공유하고, 소스 선택 트랜지스터(120/121)는 소스 선택라인(SSL)을 공유한다. 각 셀 스트링의 소스는 공통 소스라인(CSLe, CSLo)으로 연결된다. 도면에는 두 개의 비트라인 및 셀 스트링이 도시되었지만 메모리 셀 블록에는 이러한 비트라인 및 셀 스트링이 다수 개 배치됨은 물론이다.

공통 소스라인은 이븐 비트라인(BLe)과 연결된 셀 스트링의 소스를 연결하는 이븐 공통 소스라인(CSLe)과 오드 비트라인(BLo)과 연결된 셀 스트링의 소스를 연결하는 오드 공통 소스라인(CSLo)으로 분리되어 있다. 이는, 셀프 부스팅 방식을 이용하여 읽기동작을 수행할 때, 예를 들어 이븐 비트라인(BLe)의 메모리 셀에 대해 읽기동작을 수행할 때 오드 비트라인(BLo)에 연결된 모든 메모리 셀 트랜지스터들이 모두 소거된 상태인 경우, 즉 오드 비트라인(BLo)에 연결된 셀 트랜지스터들이 모두 도통되는 경우에 오드 비트라인(BLo)에 인가되었던 전원전압(Vcc)이 접지되는 공통 소스라인(CSL)으로 방전되는 것을 방지하기 위한 것이다.

분리된 공통 소스라인들(CSLe, CSLo)은 블록 스위치와 연결되어, 블록 스위치 내의 패스 트랜지스터에 의해 스위칭된다. 블록 스위치 내에는 불량 블록이 발생할 경우 이를 리페어(repair)하기 위한 퓨즈(fuse)(도시되지 않음)가 구비된다. 이븐 공통 소스라인(CSLe)과 오드 공통 소스라인(CSLo) 사이, 또는 공통 소스라인(CSLe, CSLo)과 비트라인(BLe, BLo) 사이에 단락(short)이 발생할 경우, 단락이 발생한 블록에 대해서는 블록 스위치 내부의 블록 리페어용 퓨즈(fuse)를 이용하여 무효블록으로 처리함으로써 단락이 발생하지 않은 다른 블록에 영향을 미치지 않도록 하여 전체 칩을 사용할 수 없게 되는 현상을 방지할 수 있다. 또한, 같은 블록(block)의 이븐 공통 소스라인(CSLe)과 오드 공통 소스라인(CSLo)은 서로 인접하지 않도록, 도시된 바와 같이 일정 간격 이격되도록 배치된다. 그리하여 이븐 공통 소스라인과 오드 공통 소스라인 사이에 일정한 간격을 확보하여 두 소스라인 사이에 단락이 발생할 가능성을 감소시킬 수 있다.

도 2는 본 발명에 따른 플래시 메모리소자의 배열을 보여주는 평면도이다.

복수 개의 워드라인들(230)이 활성영역을 가로지르는 방향으로 평행하게 배열되고, 상기 워드라인들과 수직한 방향으로 비트라인들(BLe, BLo)이 배열된다. 도면에는 두 개의 비트라인만 나타내었지만, 플래시 메모리소자의 셀 어레이 영역에는 이러한 비트라인이 다수 개 배치됨은 물론이다. 워드라인들의 일 측에는 드레인 선택라인(210)이 배치되고, 다른 일 측에는 소스 선택라인(220)이 상기 워드라인들과 평행하게 배치된다.

한편, 각 셀 스트링의 소스를 연결하는 공통 소스라인은 이븐 공통 소스라인(260)과 오드 공통 소스라인(262)으로 분리되어 있다. 그 이유는, 언급한 바와 같이 셀프 부스팅을 이용한 읽기동작을 원활히 하기 위함이다. 각 셀 스트링의 소스는 공통 소스라인(260, 262)으로 서로 연결되는데, 이븐 비트라인(BLe)과 연결된 셀 스트링들의 소스는 이븐 공통 소스라인(260)으로 연결되고, 오드 비트라인(BLo)과 연결된 셀 스트링들의 소스는 오드 공통 소스라인(262)으로 연결된다. 또한, 이븐 공통 소스라인(260)과 오드 공통 소스라인(262)은 서로 인접하지 않고 일정 간격을 유지하도록 배치된다. 또한, 평면도 상에서 종래에는 이븐 공통 소스라인의 소스컨택과 오드 공통 소스라인의 소스컨택이 바로 인접해 있어서 단락(short)이 발생할 가능성이 높았다. 그러나, 본 발명에 따르면 도시된 바와 같이 소스컨택(250, 252)과 드레인컨택(240)이 교대로, 이웃하도록 배치된다. 소스컨택들(250, 252) 사이에 단락이 발생할 경우에는 블록 리페어(block repair)에 의해 한 블록 전체가 무효 블록(invalid block)으로 처리되지만, 소스컨택(250, 252)과 드레인컨택(240) 사이에 단락이 발생할 경우에는 칼럼 리페어(column repair)에 의해 단락 이 발생한 칼럼만 무효칼럼(invalid column)으로 처리할 수 있으므로, 플래시 메모리소자의 수율을 대폭 향상시킬 수 있다.

도 3a는 본 발명에 따른 플래시 메모리소자의 셀 어레이 구조를 설명하기 위하여 도 2의 A-A'선을 자른 단면도이고, 도 3b는 B-B'선을 자른 단면도이다.

도 3a 및 도 3b를 참조하면, 반도체기판(300) 상에 드레인 선택 트랜지스터(310)와, 소스 선택 트랜지스터(320), 그리고 그 사이에 직렬로 연결된 다수 개의 셀 트랜지스터들(330)이 하나의 셀 스트링을 이루며 배치된다. 도면에는 인접 블록(block)의 두 개의 셀 스트링이 도시되었지만, 플래시 메모리소자의 셀 어레이 내에는 이러한 셀 스트링이 다수 배치됨은 물론이다.

드레인 선택 트랜지스터(310) 및 소스 선택 트랜지스터(320)는 게이트절연막, 게이트 및 소스/드레인으로 이루어진 통상의 모스(MOS) 트랜지스터이고, 셀 트랜지스터는 터널절연막, 플로팅게이트, 층간절연막, 컨트롤게이트 및 소스/드레인으로 이루어진 프로팅게이트형 트랜지스터들이다. 자세히 도시되지는 않았지만, 드레인 및 소스 선택 트랜지스터 및 셀 트랜지스터의 게이트 패턴 측벽에는 절연성 스페이서가 더 구비될 수 있으며, 상기 게이트 패턴들이 형성된 반도체기판 상에는 상기 게이트 패턴들을 상부의 도전층들로부터 분리시키기 위한 층간절연막들(335, 365)이 형성된다. 층간절연막(365) 위에는 드레인컨택(340)을 통해 반도체기판(300)의 불순물영역과 접속된 비트라인(370)이 배치된다.

드레인 선택 트랜지스터(310)들 사이에는, 층간절연막을 관통하여 반도체기판(300)의 불순물영역과 접속된 드레인 컨택(340)이 배치된다. 그리고, 상기 소스 선택 트랜지스터들(320) 사이에는 공통 소스라인(360, 362)과 반도체기판(300)의 불순물영역, 즉 셀 스트링의 소스를 접속시키는 소스 컨택(350, 352)이 배치된다. 층간절연막(335) 위에는 공통 소스라인(360, 362)이 배치되는데, 이븐 공통 소스라인(360)과 오드 공통 소스라인(362)이 일정 간격을 두고 배치됨으로써, 두 공통 소스라인 사이에 단락이 발생할 가능성이 대폭 감소한다. 또한, 소스컨택과 드레인컨택 사이에 단락이 발생하더라도 칼럼 리페어로 처리할 수 있으므로 블록 전체를 무효블록으로 처리하던 종래의 구조에 비해 칩 불량을 감소시킬 수 있다.

도 4는 낸드 플래시 메모리소자의 블록 스위치의 구조를 나타내 보인 도면이다.

블록 스위치는, 선택된 블록의 패스 트랜지스터들을 턴 온(turn on)시키고 선택되지 않은 블록의 패스 트랜지스터들은 턴 오프(turn off)시키는 블록 선택신호를 출력한다. 블록 스위치는 블록 선택회로(410)와 패스 트랜지스터(420)를 포함하여 구성된다.

패스 트랜지스터(420)는 셀 블록 내(430)의 워드라인(WL)에 글로벌 워드라인(GWL)을 통한 소정의 전압을 인가하기 위한 스위칭 동작을 수행한다. 패스 트랜지스터(420)는 드레인 선택용 트랜지스터(421), 셀 선택용 트랜지스터(422), 소스 선택용 트랜지스터(423), 이븐 공통 소스라인용 트랜지스터(424) 및 오드 공통 소스라인용 트랜지스터(425)를 포함하여 구성된다.

블록 선택회로(410)는 제어 로직 회로(411), 프리차지 회로(412), 및 디스차지 회로(413)를 포함하여 구성된다.

제어 로직 회로(411)는 낸드 게이트들(411a, 411b)을 포함한다. 입력된 프리 디코딩 신호들(XA, XB, XC, XD)이 모두 하이(high) 레벨일 때 NAND 게이트(411a)가 로우(low) 레벨의 로직신호(LOG)를 출력한다. 그리고, 프리 디코딩 신호들(XA, XB, XC, XD) 중 어느 하나라도 로우 레벨일 때 NAND 게이트(411a)가 하이 레벨의 로직 신호(LOG)를 출력한다.

로직신호(LOG)와 프로그램 제어신호(PGM)가 모두 하이 레벨일 때 NAND 게이트(411b)가 블록 선택신호(BSel)를 로우 레벨로 출력한다. 그리고, 로직신호(LOG)와 프로그램 제어신호(PGM) 중 어느 하나가 로우 레벨일 때 NAND 게이트(411b)는 블록 선택신호(BSel)를 하이 레벨로 출력한다. 프로그램 제어신호(PGM)는 설정된 프리차지 구간 동안만 로우 레벨로 유지한 후 다시 하이 레벨로 된다. NAND 게이트(411b)의 출력단에는 nMOS 트랜지스터(N1)의 드레인이 연결되고, nMOS 트랜지스터(N1)의 소스는 블록 워드라인(BLKWL)에 연결된다. nMOS 트랜지스터(N1)는 그 게이트에 입력되는 프리차지 제어신호(PRE)에 응답하여 턴 온 또는 턴 오프된다. 프리차지 제어신호(PRE)는 프리차지 동작시 인에이블된다. nMOS 트랜지스터(N1)가 턴 온될 때 블록 선택 신호(BSel)가 블록 워드라인(BLKWL)으로 전달된다.

프리차지 회로(412)는 스위칭 회로와 클리핑(clipping) 회로를 포함한다.

스위칭 회로는 nMOS 트랜지스터들(N3, N4)을 포함한다. nMOS 트랜지스터(N3)의 드레인은 입력 전압(Vpp)에 연결되고, 그 소스는 nMOS 트랜지스터(N4)의 드레인에 연결된다. nMOS 트랜지스터(N4)의 소스는 블록 워드라인(BLKWL)에 연결된다. nMOS 트랜지스터들(N3, N4)의 게이트들에는 어드레스 코딩 신호들(GA, GB)이 각각 입력된다. 어드레스 코딩 신호들(GA, GB)은 블록 스위치(410)에 의해 프로그램이 제어되는 메모리 셀들을 선택하기 위한 신호들이다. nMOS 트랜지스터들(N3, N4)이 턴 온될 때, 블록 워드라인(BLKWL)이 동작전압(Vpp) 레벨로 프리차지된다. 클리핑 회로는 nMOS 트랜지스터들(N5, N6)을 포함한다. nMOS 트랜지스터들(N5, N6)은 블록 워드라인(BLKWL)의 전압 레벨이 설정된 전압 레벨 이상으로 상승할 경우, 이를 클리핑하여 블록 워드라인(BLKWL)의 전압레벨을 설정된 전압레벨로 유지하게 한다.

디스차지 회로(413)는 NAND 게이트(413a)와 nMOS 트랜지스터(N2)를 포함한다. NAND 게이트(413a)는 블록 선택 신호(BSel)와 인에이블 신호(EN)에 응답하여 제어신호(CTL)를 출력한다. 블록 선택 신호(BSel)와 인에이블 신호(EN)가 모두 하이 레벨일 때, NAND 게이트(413a)가 제어신호(CTL)를 로우 레벨로 출력한다. 그리고, 블록 선택신호(BSel)와 인에이블 신호(EN) 중 어느 하나가 로우 레벨일 때, NAND 게이트(413a)가 제어신호(CTL)를 하이 레벨로 출력한다. 인에이블 신호(EN)는 블록 스위치(410)가 동작할 때 하이 레벨로 유지되는 신호이다.

nMOS 트랜지스터(N2)의 게이트에는 제어신호(CTL)가 입력되고, nMOS 트랜지스터(N2)의 드레인은 블록 워드라인(BLKWL)에, 소스는 그라운드에 각각 연결된다. nMOS 트랜지스터(N2)가 턴 온될 때 블록 워드라인(BLKWL)이 그라운드 레벨로 디스차지된다.

한편, 상기 제어 로직회로(411)에는 블록 리페어를 위한 블록 리페어용 퓨즈(411c)가 포함된다. 블록 리페어용 퓨즈(411c)는 불량 블록이 발생할 경우 외부에서 물리적으로 절단할 수 있도록 되어 있다. 셀프 부스팅 읽기동작을 수행하는 중에 이븐 소스라인과 오드 소스라인 사이 또는 소스라인과 비트라인 사이에 단락이 발생하면 그 블록의 블록 리페어용 퓨즈(411c)를 절단한다. 블록 리페어용 퓨즈(411c)가 절단되면 NAND 게이트(411b)로 로직신호(LOG)가 전달되지 못하므로 NAND 게이트(411b)는 로우 레벨의 블록 선택신호(BSel)를 출력하게 되고, NAND 게이트(413a)는 하이 레벨의 제어신호(CTL)를 출력하게 된다. 따라서, 디스차지 트랜지스터(N2)는 항상 턴 온 상태가 되므로 그 블록은 동작하지 않게 된다.

블록 워드라인(BLKWL)에는 고전압 nMOS 트랜지스터들로 이루어진 패스 트랜지스터(420)의 게이트들이 연결된다. 패스 트랜지스터들은 블록 워드라인(BKWL)이 동작전압(Vpp) 레벨로 프리차지될 때 턴 온된다. nMOS 트랜지스터(421)의 드레인과 소스는 글로벌 드레인 선택 라인(GDSL)과 로컬 드레인 선택 라인(DSL)에 각각 연결된다. nMOS 트랜지스터(422)의 드레인과 소스는 글로벌 워드라인(GWL)과 로컬 워드라인(WL)에 각각 연결된다. nMOS 트랜지스터(423)의 드레인과 소스는 글로벌 소스 선택 라인(GSSL)과 로컬 소스 선택 라인(SSL)에 각각 연결된다. 그리고, nMOS 트랜지스터(424)의 드레인과 소스는 글로벌 이븐 소스 라인(GSLe)과 로컬 이븐 소스 라인(SLe)에 연결되고, nMOS 트랜지스터(425)의 드레인과 소스는 글로벌 오드 소스 라인(GSLo)과 로컬 오드 소스 라인(SLo)에 각각 연결된다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims

다수의 메모리 블록 중 구동할 메모리 블록을 선택하고, 선택된 메모리 블록에 구동전압을 인가하는 블록 스위치;

드레인 선택 트랜지스터, 복수개의 셀 트랜지스터 및 소스 선택 트랜지스터가 직렬로 연결되어 이루어지며, 이븐(even) 비트라인과 연결된 제1 셀 스트링들 및 오드(odd) 비트라인과 연결된 제2 셀 스트링들;

상기 블록 스위치에 의해 스위칭되며 상기 제1 셀 스트링의 소스를 연결하는 제1 소스라인과, 상기 블록 스위치에 의해 스위칭되며 상기 제2 셀 스트링의 소스를 연결하는 제2 소스라인;

상기 이븐(even) 및 오드(odd) 비트라인과 반도체기판을 접속시키는 드레인 컨택들;

상기 제1 및 제2 소스라인과 반도체기판을 접속시키는 제1 및 제2 소스컨택들을 구비하되,

동일한 블록의 상기 제1 및 제2 소스라인은 서로 인접하지 않고 일정 간격 이격되도록 배치된 것을 특징으로 하는 플래시 메모리소자.
제1항에 있어서,

상기 블록 스위치는,

구동할 메모리 블록을 선택할 블록 선택신호를 인가하기 위한 블록 선택회로와,

상기 메모리 블록 내의 워드라인에 글로벌 워드라인을 통한 소정의 전압을 인가하기 위한 스위칭 동작을 수행하는 패스 트랜지스터들을 포함하는 것을 특징으로 하는 플래시 메모리소자.
제2항에 있어서,

상기 블록 선택회로는 불량이 발생한 블록을 리페어하기 위한 블록 리페어용 퓨즈를 포함하는 것을 특징으로 하는 플래시 메모리소자.
제2항에 있어서,

상기 패스 트랜지스터들은,

드레인 선택용 트랜지스터와, 소스 선택용 트랜지스터, 셀 선택용 트랜지스터, 제1 소스라인 선택용 트랜지스터, 및 제2 소스라인 선택용 트랜지스터로 이루어진 것을 특징으로 하는 플래시 메모리소자.
제4항에 있어서,

상기 제1 소스라인용 트랜지스터의 게이트는 블록 워드라인과 연결되고, 그 드레인은 글로벌 제1 소스라인과 연결되며, 소스는 로컬 제1 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리소자.
제4항에 있어서,

상기 제2 소스라인용 트랜지스터의 게이트는 블록 워드라인과 연결되고, 그 드레인은 제2 글로벌 소스라인과 연결되며, 소스는 제2 로컬 소스라인과 연결되는 것을 특징으로 하는 플래시 메모리소자.
제1항에 있어서,

상기 드레인컨택과 소스컨택은 서로 이웃하며 교대로 배치된 것을 특징으로 하는 플래시 메모리소자.