KR101897826B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 비트라인들과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 블록, 및 메모리 스트링들 중 선택된 메모리 스트링들에 포함된 메모리 셀들의 리드 동작을 수행하고, 리드 동작 시 비선택된 메모리 스트링의 채널 포텐셜을 증가시키도록 구성된 주변 회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 메모리 셀을 포함하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
집적도가 높아짐에 따라 메모리 셀의 사이즈가 줄어들고 메모리 셀들의 간격도 좁아진다. 이로 인해, 셀 커런트가 감소하여 동작 특성이 저하된다.
이러한 이유로 동작 특성을 향상시키기 위한 여러 방안들이 요구되고 있다.
본 발명의 실시예는 동작 특성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 비트라인들과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 블록, 및 메모리 스트링들 중 선택된 메모리 스트링들에 포함된 메모리 셀들의 리드 동작을 수행하고, 리드 동작 시 비선택된 메모리 스트링의 채널 포텐셜을 증가시키도록 구성된 주변 회로를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 스트링들의 소스 셀렉트 트랜지스터들과 공통으로 연결되는 공통 소스 라인에 소스 전압을 인가하고, 상기 메모리 스트링들의 드레인 셀렉트 트랜지스터들과 각각 연결된 비트라인들 중 비선택 비트라인들에 프리차지 전압을 인가하는 단계, 상기 소스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 사이에 연결된 메모리 셀들 중 비선택된 메모리 셀들에 리드 패스 전압을 인가하는 단계, 상기 메모리 셀들 중 선택된 메모리 셀들에 리드 전압을 인가하는 단계, 및 상기 비트라인들 중 선택된 비트라인들의 전압 또는 전류를 센싱하는 단계를 포함한다.
본 발명의 실시예는 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법들을 설명하기 위한 흐름도들이다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법들을 설명하기 위한 파형도들이다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서 비선택 메모리 스트링의 채널 포텐셜이 증가하는 것을 설명하기 위한 도면이다.
도 7은 메모리 셀들의 소거/프로그램 상태와 동작 방법에 따른 전류량의 차이를 설명하기 위한 그래프이다.
도 8은 리드 동작의 횟수가 증가함에 따라 리드 디스터브의 의해 발생되는 문턱전압의 변화를 비교하기 위한 그래프이다.
도 9는 선택된 메모리 스트링 내에서 메모리 셀의 위치에 따른 특성 차이를 비교하기 위한 그래프이다.
도 10은 비선택 메모리 셀들의 프로그램/소거 상태에 따른 전류량의 차이를 비교하기 위한 그래프이다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110)와 주변 회로(120~170)를 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들(110MB)을 포함한다. 모든 메모리 블록들(110MB)은 동일한 구조로 형성될 수 있으며, 메모리 블록(110MB)의 구조를 설명하면 다음과 같다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe0~BLek, BLo0~BLok)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe0~BLek, BLo0~BLok)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce00~Cen0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(Ce00~Cen0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce00~Cen0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(Ce00~Cen0)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(Ce00~Cen0)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k, Co00~Co0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ce00~Ce0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Co00~Co0k)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 주변 회로(120~170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k 또는 Co00~Co0k)의 소거 루프, 프로그램 루프 및 리드 동작을 수행하도록 구성된다. 각각의 동작에 대해 설명하면 다음과 같다.
소거 루프
소거 루프는 소거 동작과 소거 검증 동작을 포함한다. 소거 동작 시, 주변 회로(120~170)는 셀렉트 라인들(DSL, SSL)을 플로팅 상태로 설정하고, 선택된 메모리 블록의 워드라인들(WL0~WLn)에 소거 허용 전압(예, 0V)을 인가하고, 메모리 블록의 벌크(예, 기판 또는 P웰)에 소거 전압(Vbulk)을 인가한다. 소거 동작이 종료된 후, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압들이 목표 소거 레벨보다 낮아졌는지를 확인하기 위하여 소거 검증 동작이 실시된다.
소거 검증 동작 시, 주변 회로(120~170)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지하고, 셀렉트 트랜지스터들(DST, SST)이 턴온되도록 셀렉트 라인들(DSL, SSL)에 셀렉트 전압들(Vdsl, Vssl)을 인가하고, 공통 소스 라인(SL)에 접지 전압을 인가하고, 워드라인들(WL0~WLn)에 목표 소거 레벨의 검증 전압(Vtg)을 인가한다. 이후, 주변 회로(120~170)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화를 센싱한다. 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압이 디스차지된 것으로 센싱되면 소거 루프는 완료되고, 디스차지되지 않은 비트라인이 검출되면 소거 동작 및 소거 검증 동작을 재실시한다. 이때, 주변 회로(120~170)는 소거 전압(Vbulk)의 레벨을 상승시킬 수 있다.
프로그램 루프
프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함한다. 프로그램 동작 시, 주변 회로(120~170)는 프로그램 허용 셀을 포함하는 메모리 스트링의 선택 비트라인에 프로그램 허용 전압(예, 0V)을 인가하고, 프로그램 금지 셀을 포함하는 메모리 스트링의 비선택 비트라인에 프로그램 금지 전압(예, Vcc)을 인가한다. 주변 회로(120~170)에 의해, 드레인 셀렉트 라인(DSL)에는 드레인 셀렉트 트랜지스터를 턴온시키기 위한 드레인 셀렉트 전압(Vdsl)이 인가되고, 소스 셀렉트 라인(SSL)에는 소스 셀렉트 트랜지스터를 턴오프시키기 위한 소스 셀렉트 전압(Vssl)이 인가되고, 공통 소스 라인(SL)에는 전원 전압이 인가될 수 있다. 그리고, 주변 회로(120~170)는 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하고 비선택 워드라인들에 패스 전압(Vpass)을 인가한다. 그 결과, 프로그램 허용 셀의 문턱전압이 상승된다.
이어서, 프로그램 검증 동작 시, 주변 회로(120~170)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지하고, 셀렉트 트랜지스터들(DST, SST)이 턴온되도록 셀렉트 라인들(DSL, SSL)에 셀렉트 전압들(Vdsl, Vssl)을 인가하고, 공통 소스 라인(SL)에 접지 전압을 인가하고, 워드라인들(WL0~WLn)에 목표 프로그램 레벨의 검증 전압(Vtg)을 인가한다. 이후, 주변 회로(120~170)는 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화를 센싱한다. 선택된 비트라인들의 전압이 프리차지 상태로 유지되면 프로그램 루프는 완료되고, 선택된 비트라인들 중 디스차지된 비트라인이 검출되면 프로그램 동작 및 프로그램 검증 동작을 재실시한다. 이때, 주변 회로(120~170)는 프로그램 전압(Vpgm)의 레벨을 상승시킬 수 있다.
리드 동작
이븐 페이지와 오드 페이지 중 이븐 페이지의 리드 동작이 실시되는 경우, 이븐 페이지의 이븐 메모리 셀들과 연결되는 이븐 비트라인들(BLe0~BLek)은 선택된 비트라인들이 되고, 오드 페이지의 오드 메모리 셀들과 연결되는 오드 비트라인들(BLo0~BLok)은 비선택 비트라인들이 된다.
주변 회로(120~170)는 선택된 비트라인들(BLe0~BLek)을 프리차지하고, 셀렉트 트랜지스터들(DST, SST)이 턴온되도록 셀렉트 라인들(DSL, SSL)에 셀렉트 전압들(Vdsl, Vssl)을 인가하고, 공통 소스 라인(SL)에 접지 전압을 인가한다. 그리고, 주변 회로(120~170)는 선택된 워드라인에 리드 전압(Vread)을 인가하고 비선택 워드라인들에 패스 전압(Vpass)을 인가한다. 이때, 패스 전압(Vpass)은 메모리 셀들의 프로그램 레벨에 상관없이 메모리 셀들을 모두 턴온시킬 정도의 레벨로 인가되며, 프로그램 동작 시 인가되는 패스 전압보다는 낮은 레벨로 인가되는 것이 바람직하다. 이후, 주변 회로(120~170)는 선택된 비트라인(BLe0~BLek)의 전압 변화를 센싱하고 센싱 결과에 따라 메모리 셀에 저장된 데이터를 래치한다.
이븐 페이지의 리드 동작에 대한 다른 예로써, 주변 회로(120~170)는 선택된 비트라인들(BLe0~BLek)을 디스차지하고 비선택된 비트라인들(BLo0~BLok)을 프리차지한다. 그리고, 주변 회로(120~170)는 공통 소스 라인(SL)에 양전압을 인가한다. 비선택된 비트라인들(BLo0~BLok)과 공통 소스 라인(SL)은 동일한 레벨의 전압(예, Vcc)로 프리차지될 수 있다. 도 4의 경우, 주변 회로(120~170)는 셀렉트 트랜지스터들(SST, DST)이 턴온되도록 셀렉트 라인들(SSL, DSL)로 셀렉트 전압들(Vssl, Vdsl)을 인가할 수 있다. 도 5의 경우, 셀렉트 전압들(Vssl, Vdsl)은 비선택된 비트라인(BLo0~BLok)이나 공통 소스 라인(SL)에 인가되는 전압과 같은 레벨이나 높은 레벨로 인가되는 것이 바람직하며, 0V 내지 0.3V 높은 레벨로 인가될 수 있다. 주변 회로(120~170)는 선택된 워드라인에 리드 전압(Vread)을 인가하고, 비선택 워드라인들에 패스 전압(Vpass)을 인가한다. 이때, 패스 전압(Vpass)은 메모리 셀들의 프로그램 레벨에 상관없이 메모리 셀들을 모두 턴온시킬 정도의 레벨로 인가되며, 프로그램 동작 시 인가되는 패스 전압보다는 낮은 레벨로 인가되는 것이 바람직하다. 이후, 주변 회로(120~170)는 선택된 비트라인(BLe0~BLek)의 전압 변화나 전류 변화를 센싱하고 센싱 결과에 따라 메모리 셀에 저장된 데이터를 래치한다.
상기에서 서술한 주변 회로는 프로그램 루프, 리드 루프 및 소거 동작을 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 루프, 리드 루프 및 소거 동작을 수행하도록 구성된 동작 회로(134, 150, 160, 170)를 포함한다. 동작 회로(130~170)는 프로그램 루프, 리드 루프 및 소거 동작을 수행하기 위한 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)로 출력하고, 비트라인들의 프리차지/디스차지를 제어하거나 비트라인들의 전압 또는 전류를 센싱하도록 구성된다. 특히, NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(134), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160) 및 입출력 회로(170)를 포함한다. 이하 각각의 구성 요소에 대해 보다 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하기 위한 동작 전압들(Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl, Vtg)이 원하는 레벨로 발생될 수 있도록 제어하기 위한 전압 제어 신호(V_CONTROLs)를 출력한다. 그리고, 제어 회로(120)는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하기 위해 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(PB_CONTROLs)을 출력한다. 전압 제어 신호(V_CONTROLs)와 PB 제어 신호들(PB_CONTROLs)은 프로그램 동작 시 제어 회로(120)의 프로그램 동작 제어부로부터 출력되고 리드 동작 시 제어 회로(120)의 리드 동작 제어부로부터 출력되고 소거 동작 시 제어 회로(120)의 소거 동작 제어부로부터 출력될 수 있다. 즉, 프로그램 동작 시 제어 회로(120)의 프로그램 동작 제어부가 전압 공급 회로(134) 및 페이지 버퍼 그룹(150)을 제어하고, 리드 동작 시 제어 회로(120)의 리드 동작 제어부가 전압 공급 회로(134) 및 페이지 버퍼 그룹(150)을 제어하고, 소거 동작 시 제어 회로(120)의 소거 동작 제어부가 전압 공급 회로(134) 및 페이지 버퍼 그룹(150)을 제어할 수 있다.
한편, 제어 회로(120)(특히, 어드레스 제어부)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)를 전압 공급 회로(134)(특히, 로우 디코더(140))로 출력하고 컬럼 어드레스 신호(CADD)를 컬럼 선택 회로(160)로 출력한다.
전압 공급 회로(134)는 제어 회로(120)의 전압 제어 신호(V_CONTROLs)에 응답하여 메모리 셀들의 프로그램 루프, 리드 루프 또는 소거 동작에 따라 필요한 동작 전압들(예, Vtg, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 출력하고 한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 전압 제어 신호(V_CONTROLs)에 응답하여 프로그램 루프, 리드 루프 또는 소거 동작에 따라 필요한 동작 전압들(예, Vtg, Vpgm, Vread, Vpass, Vdsl, Vssl, Vsl)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)과 공통 소스 라인(SL)으로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe0~BLek, BLo0~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)은, 제어 회로(120)의 PB 제어 신호(PB_CONTROLs)에 응답하여, 프로그램 루프나 리드 동작 시 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 선택적으로 프리차지하고, 프리차지된 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화나 전류를 센싱하여 데이터를 래치한다.
열선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 열선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 열선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로 전달하면 페이지 버퍼들(PB0~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
상기의 구성들을 포함하는 반도체 메모리 장치의 동작 방법을 보다 구체적으로 설명하기로 한다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법들을 설명하기 위한 흐름도들이다. 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법들을 설명하기 위한 파형도들이다. 도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서 비선택 메모리 스트링의 채널 포텐셜이 증가하는 것을 설명하기 위한 도면이다.
도 1 내지 도 4를 참조하면, 초기 구간(T1)에서는 모든 라인들과 영역들이 디스차지된 상태를 유지한다.
리드 명령 신호와 어드레스 신호가 입력되면, 주변 회로(120~170)는 프리차지 구간(T2)에 해당하는 단계(S301)에서 메모리 스트링들(ST)의 소스 셀렉트 트랜지스터들(SST)과 공통으로 연결되는 공통 소스 라인(SL)에 소스 전압(Vsl)(예, Vcc)을 인가하고, 메모리 스트링들(ST)의 드레인 셀렉트 트랜지스터들(DST)과 각각 연결된 비트라인들(BLe0~BLek, BLo0~BLok) 중 비선택 비트라인들(예, BLo0~BLok)에 프리차지 전압(예, Vcc)을 인가한다. 그리고, 선택된 비트라인들(예, BLe0~BLek)은 주변 회로(120~170)에 의해 디스차지된다. 여기서, 비선택된 비트라인들은 리드 동작 시 비선택된 메모리 셀들을 포함하는 메모리 스트링들과 연결된 비트라인들이고, 선택된 비트라인들은 선택된 메모리 셀들(즉, 리드 대상 셀들)을 포함하는 메모리 스트링들과 연결된 비트라인들이다. 공통 소스 라인(SL)과 비선택 비트라인들(BLo0~BLok)은 동시에 프리차지될 수 있다.
단계(S305)에서, 주변 회로(120~170)는 어드레스 신호(ADD)에 따라 비선택된 워드라인들에 패스 전압(Vpass)을 인가하고 선택된 워드라인에 리드 전압(Vread)을 인가한다. 패스 전압(Vpass)이 리드 전압(Vread)보다 먼저 인가될 수 있다. 즉, 구간(T2)에서 패스 전압(Vpass)이 비선택 워드라인들에 인가된 후, 리드 구간(T3)에서 리드 전압(Vread)이 선택된 워드라인에 인가될 수 있다. 패스 전압(Vpass)은 소스 전압(Vsl) 또는 비트라인의 프리차지 전압(Vcc)과 동시에 인가될 수 있다.
리드 전압(Vread) 및 패스 전압(Vpass)이 인가되기 전까지 선택된 비트라인들은 디스차지 상태로 유지된다. 그리고, 비선택 비트라인들에 프리차지 전압(Vcc)이 인가된 상태에서 리드 전압(Vread) 또는 리드 패스 전압(Vpass)이 인가된다.
도 6을 참조하면, 패스 전압(Vpass)이 비선택 워드라인들, 즉 비선택 메모리 셀들의 컨트롤 게이트(CG), 에 인가됨에 따라 메모리 스트링들의 채널 영역에서 채널 전압들(Vch1~Vch3)이 커패시터 커플링 현상에 의해 상승되는 채널 부스팅 현상이 발생될 수 있다. 구체적으로 설명하면, 비선택된 메모리 스트링의 비트라인들은 프리차지되어 있다. 이 상태에서 패스 전압(Vpass)에 의해 채널 전압(Vch1, Vch3)이 상승하면, 드레인 셀렉트 트렌지스터의 드레인, 게이트 및 소스의 전압관계에 의해 드레인 셀렉트 트랜지스터가 턴오프되고 비선택 메모리 스트링들의 채널들은 플로팅 상태가 된다. 따라서, 비선택된 메모리 스트링들의 채널 전압들(Vch1, Vch3)은 커패시터 커플링 현상에 의해 상승된다. 다만, 선택된 메모리 스트링의 비트라인에는 0V가 인가되기 때문에, 선택된 메모리 스트링의 채널 전압(Vch2)이 상승하더라도 비트라인으로 디스차지된다. 이러한 이유로, 선택된 메모리 스트링의 채널 전압(Vch2)은 상승하지 않는다.
한편, 선택된 메모리 스트링의 채널 영역과 비선택된 메모리 스트링의 채널 영역 사이에는 소자 분리막(ISO)이 형성되므로 기생 커패시턴스가 존재한다. 이로 인해, 비선택 메모리 스트링들의 채널 포텐셜이 증가하면, 선택된 메모리 스트링의 채널 영역에서 흐르는 전류의 양이 증가하게 된다. 그 결과, 공통 소스 라인으로부티 비트라인으로 흐르는 전류의 양이 증가하게 되고, 센싱 특성이 향상된다. 즉, 비선택 메모리 스트링들의 채널 전압을 채널 부스팅 현상에 의해 상승시킴으로써 선택된 메모리 스트링의 채널 영역에서 흐르는 전류의 양을 증가시켜 센싱 특성을 향상시킬 수 있다.
다시, 도 1 내지 도 4를 참조하면, 선택된 메모리 스트링의 셀렉트 트랜지스터들(SST, DST)이 셀렉트 전압들(Vssl, Vdsl)에 의해 턴온되고 비선택 메모리 셀들이 비선택 워드라인들에 인가된 패스 전압(Vpass)에 의해 턴온된 상태에서, 구간(T3)에서 선택된 워드라인에 리드 전압(Vread)이 인가되면 선택된 메모리 셀의 프로그램 상태(또는 문턱전압)에 따라 공통 소스 라인(SL)으로부터 비트라인으로의 전류 패스가 형성될 수 있다. 즉, 선택된 메모리 셀의 문턱전압이 리드 전압(Vread)보다 높으면 선택된 메모리 셀이 턴오프되고 공통 소스 라인(SL)으로부터 비트라인으로의 전류 패스가 형성되지 않는다. 따라서, 비트라인의 전압(B)(또는 전류)는 변하지 않는다. 한편, 선택된 메모리 셀의 문턱전압이 리드 전압(Vread)보다 낮으면 선택된 메모리 셀이 턴온되고 공통 소스 라인(SL)으로부터 비트라인으로의 전류 패스가 형성된다. 그 결과, 비트라인의 전압(A)(또는 전류)이 상승한다.
페이지 버퍼 그룹(150)은 선택된 비트라인들의 전압(또는 전류)를 센싱하고, 센싱 결과에 대응하는 데이터를 래치한다. 이후, 구간(T4)에서 모든 전압들이 디스차지되고, 센싱된 비트라인의 전압(또는 전류)에 따라 데이터가 출력된다.
도 5를 참조하면, 리드 전압(Vread)이 패스 전압(Vpass)보다 먼저 인가될 수도 있다. 리드 전압(Vread)은 소스 전압(Vsl) 또는 비선택 비트라인들의 프리차지 전압(Vcc)과 동시에 선택된 워드라인에 인가될 수 있다. 이 경우, 비선택 메모리 스트링들의 채널 전압(Vch)은 리드 전압(Vread)이 인가될 때와 패스 전압(Vpass)이 인가될 때 상승될 수 있다. 이 경우, 비선택 메모리 스트링들의 채널 전압(Vch)은 리드 전압(Vread)이 인가될 때와 패스 전압(Vpass)이 인가될 때 상승될 수 있다.
도 7은 메모리 셀들의 소거/프로그램 상태와 동작 방법에 따른 전류량의 차이를 설명하기 위한 그래프이다.
도 7을 참조하면, 모든 메모리 셀들이 소거 상태인 경우, 컨트롤 게이트로 인가되는 전압(Vcg)이 -3V보다 높아지면 공통 소스 라인으로부터 메모리 스트링의 채널 영역을 통해 비트라인으로 흐르는 전류의 양이 증가한다. 이때, 도 4에서 설명한 제2 실시예에 따라 리드 동작을 수행하는 경우의 전류량이 비선택 메모리 스트링의 채널 포텐셜을 증가시키지 않는 제1 실시예에 따라 리드 동작을 수행하는 경우의 전류량보다 많은 것을 알 수 있다. 다만, 도 5에서 설명한 제3 실시예에 따라 리드 동작을 수행하는 경우의 전류량이 제1 실시예에 따라 리드 동작을 수행하는 경우의 전류량보다 적지만 차이는 크지 않다.
그리고, 모든 메모리 셀들이 프로그램 상태인 경우, 도 4 및 도 5에서 설명한 실시예들에 따라 리드 동작을 수행하는 경우의 전류량이 제1 실시예에 따라 리드 동작을 수행하는 경우의 전류량보다 많은 것을 알 수 있다.
이렇듯, 비선택 메모리 스트링들의 채널 포텐셜을 증가시킴으로써 선택된 메모리 스트링에서 흐르는 전류의 양을 증가시켜 센싱 특성을 향상시킬 수 있다.
도 8은 리드 동작의 횟수가 증가함에 따라 리드 디스터브의 의해 발생되는 문턱전압의 변화를 비교하기 위한 그래프이다.
도 8을 참조하면, 제1 실시예에 따라 리드 동작을 수행하는 경우, 리드 동작 횟수가 증가할수록 리드 디스터브에 의해 메모리 셀들의 문턱전압 변화량이 증가하는 것을 알 수 있다. 하지만, 도 4에서 설명한 제2 실시예나 도 5에서 설명한 제3 실시예에 따라 리드 동작을 수행하는 경우, 리드 동작의 횟수가 증가하더라도 리드 디스터브에 의한 메모리 셀들의 문턱전압 변화량은 크게 변하지 않는 것을 알 수 있다. 따라서, 리드 디스터브에 의한 특성 저하를 억제할 수 있다.
도 9는 선택된 메모리 스트링 내에서 메모리 셀의 위치에 따른 특성 차이를 비교하기 위한 그래프이다.
도 9를 참조하면, 제1 실시예에 따라 리드 동작을 수행하는 경우 소스 셀렉트 라인에 인접한 첫 번째 워드라인(WL1)의 메모리 셀들과 드레인 셀렉트 라인에 인접한 워드라인(WL63)의 메모리 셀들의 특성 차이가 60%이지만, 도 4에서 설명한 제2 실시예나 도 5에서 설명한 제3 실시예에 따라 리드 동작을 수행하는 경우 특성 차이가 50%와 40%로 각각 줄어드는 것을 알 수 있다. 따라서, 보다 더 균일한 특성을 얻을 수 있다.
도 10은 비선택 메모리 셀들의 프로그램/소거 상태에 따른 전류량의 차이를 비교하기 위한 그래프이다.
도 10을 참조하면, 선택된 메모리 스트링 내에서 소스 셀렉트 트랜지스터와 연결된 첫 번째 메모리 셀의 리드 동작을 제1 실시예에 따라 수행하는 경우, 비선택된 메모리 셀들이 모두 소거 상태(A1)일 때와 모드 프로그램 상태(B1)일 때 전류량의 차이가 큰 것을 알 수 있다.
선택된 메모리 스트링 내에서 소스 셀렉트 트랜지스터와 연결된 첫 번째 메모리 셀의 리드 동작을 도 4에서 설명한 제2 실시예에 따라 수행하는 경우, 비선택된 메모리 셀들이 모두 소거 상태(A2)일 때와 모두 프로그램 상태(B2)일 때 전류량의 차이가 크지만 각각의 전류량이 증가하는 것을 알 수 있다. 이에 따라, 비선택된 메모리 셀들의 상태에 따라 변하는 문턱전압의 양은 종래의 경우보다 감소한다.
선택된 메모리 스트링 내에서 소스 셀렉트 트랜지스터와 연결된 첫 번째 메모리 셀의 리드 동작을 도 5에서 설명한 제3 실시예에 따라 수행하는 경우, 비선택된 메모리 셀들이 모두 소거 상태(A3)일 때와 모드 프로그램 상태(B3)일 때 전류량의 차이가 줄어드는 것을 알 수 있다. 이에 따라, 비선택된 메모리 셀들의 상태에 따라 변하는 문턱전압의 양은 종래의 경우보다 상당히 감소한다.
앞서 설명한 방식에 따라 리드 동작을 수행함으로써, 선택된 메모리 스트링에서의 전류량이 증가하고, 리드 동작 횟수가 증가하더라도 리드 디스터브에 의한 문턱전압 변화를 최소화할 수 있으며, 도 10에서와 같이 백 패턴 디펜던시에 의한 특성 저하를 억제할 수 있다. 그 결과, 동작 특성 및 신뢰성을 향상시킬 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 12는 앞서 설명된 다양한 실시예들에 따라 리드 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(200)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(210)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(220)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(230)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(240) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(250)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 13에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 생성 회로
140 : 로우 디코더 134 : 전압 공급 회로
150 : 페이지 버퍼 그룹 PB0~PBk : 페이지 버퍼
160 : 컬럼 선택 회로 170 : 입출력 회로

Claims (15)

  1. 메모리 스트링들의 소스 셀렉트 트랜지스터들과 공통으로 연결되는 공통 소스 라인에 양의 소스 전압을 인가하고, 상기 메모리 스트링들의 드레인 셀렉트 트랜지스터들과 각각 연결된 비트라인들 중 비선택 비트라인들에 프리차지 전압을 인가하는 단계;
    상기 소스 셀렉트 트랜지스터 및 상기 드레인 셀렉트 트랜지스터 사이에 연결된 메모리 셀들 중 비선택된 메모리 셀들에 리드 패스 전압을 인가하는 단계;
    상기 메모리 셀들 중 선택된 메모리 셀들에 리드 전압을 인가하는 단계; 및
    상기 비트라인들 중 선택된 비트라인들의 전압 또는 전류를 센싱하는 단계를 포함하며,
    상기 패스 전압이 상기 비선택된 메모리 셀들에 인가되고 상기 리드 전압이 상기 선택된 메모리 셀들에 인가되는 동안 상기 양의 소스 전압이 상기 소스 라인에 인가되는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 소스 전압 및 상기 프리차지 전압을 인가할 때, 상기 소스 셀렉트 트랜지스터와 상기 드레인 셀렉트 트랜지스터를 턴온시키기 위한 소스 셀렉트 전압 및 드레인 셀렉트 전압을 인가하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 리드 전압을 인가하기 전에 상기 패스 전압이 인가되는 반도체 메모리 장치의 동작 방법.
  4. 제 1 항에 있어서,
    상기 패스 전압은 상기 소스 전압 또는 상기 프리차지 전압과 동시에 인가되는 반도체 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 패스 전압을 인가하기 전에 상기 리드 전압이 인가되는 반도체 메모리 장치의 동작 방법.
  6. 제 1 항에 있어서,
    상기 리드 전압은 상기 소스 전압 또는 상기 프리차지 전압과 동시에 인가되는 반도체 메모리 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 패스 전압이 인가될 때 채널 부스팅 현상이 발생되어, 상기 비선택 비트라인들과 연결되는 메모리 스트링들의 채널 포텐셜이 증가하는 반도체 메모리 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 리드 전압 및 상기 패스 전압이 인가되기 전까지 상기 선택된 비트라인들은 디스차지 상태로 유지되는 반도체 메모리 장치의 동작 방법.
  9. 제 1 항에 있어서,
    상기 비선택 비트라인들에 프리차지 전압이 인가된 상태에서 상기 리드 전압 또는 상기 리드 패스 전압이 인가되는 반도체 메모리 장치의 동작 방법.
  10. 비트라인들과 공통 소스 라인 사이에 연결된 메모리 스트링들을 포함하는 메모리 블록; 및
    상기 메모리 스트링들 중 선택된 메모리 스트링들에 포함된 메모리 셀들의 리드 동작을 수행하고, 상기 리드 동작 시 비선택된 메모리 스트링의 채널 포텐셜을 증가시키도록 구성된 주변 회로를 포함하며,
    상기 주변 회로는 패스 전압이 상기 메모리 셀들 중 비선택된 메모리 셀들에 인가되고 리드 전압이 상기 메모리 셀들 중 선택된 메모리 셀들에 인가되는 동안 상기 비선택된 메모리 스트링의 상기 채널 포텐셜을 상승시키는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 리드 동작을 위해 상기 주변 회로는 상기 공통 소스 라인에 소스 전압을 인가하고 상기 비선택된 메모리 스트링들과 연결된 비선택된 비트라인들에 프리차지 전압을 인가하도록 구성된 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 주변 회로는 상기 프리차지 전압을 인가할 때 상기 선택된 메모리 스트링과 연결된 선택된 비트라인들을 디스차지시키도록 구성된 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 주변 회로는 상기 비선택 메모리 스트링들과 연결된 비선택 비트라인들에 프리차지 전압을 인가한 상태에서 상기 리드 동작을 위해 상기 비선택된 메모리 셀들에 패스 전압을 인가하고 선택된 메모리 셀들에 상기 리드 전압을 인가하도록 구성된 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 주변 회로는 상기 선택된 메모리 셀들에 상기 리드 전압을 인가한 후 상기 비선택된 메모리 셀들에 상기 패스 전압을 인가하도록 구성된 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 주변 회로는 상기 비선택된 메모리 셀들에 상기 패스 전압을 인가한 후 상기 선택된 메모리 셀들에 상기 리드 전압을 인가하도록 구성된 반도체 메모리 장치.
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