KR20130027686A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR20130027686A
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김승원
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Abstract

반도체 메모리 장치는 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 다수의 워드라인 그룹들로 구분되는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 블록과, 선택된 워드라인에 연결된 메모리 셀들 중 입력되는 데이터에 따라 정해진 프로그램 금지 셀의 채널 영역을 프리차지하고, 선택된 워드라인의 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작을 수행하도록 구성된 동작 회로, 및 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 선택된 워드라인이 포함된 워드라인 그룹의 위치에 따라, 프로그램 금지 셀의 채널 영역의 프리차지 레벨을 변경하기 위하여 동작 회로를 제어하도록 구성된 제어회로를 포함한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 데이터를 저장하기 위한 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
NAND 플래시 메모리 소자에서 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에 다수의 워드라인들이 배치되고, 각각의 워드라인들마다 다수의 메모리 셀들이 연결된다. 비트라인과 공통 소스 라인 사이에 연결되는 스트링은 드레인 셀렉트 트랜지스터, 다수의 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함한다. 여기서 드레인 셀렉트 트랜지스터의 드레인이 비트라인과 연결되고 게이트가 드레인 셀렉트 라인에 연결된다. 소스 셀렉트 트랜지스터의 소스는 공통 소스 라인과 연결되고 게이트가 드레인 셀렉트 라인에 연결된다. 다수의 메모리 셀들은 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터의 사이에 직렬로 연결되고 게이트들(즉, 컨트롤 게이트들)이 워드라인들과 각각 연결된다. 여기서 메모리 셀들은 동일한 컬럼 상에 위치한다.
데이터를 저장하기 위한 프로그램 동작 시 워드라인들 중 선택된 워드라인에 프로그램 전압이 인가되는데, 선택된 워드라인에 연결된 메모리 셀들 중 일부는 저장되는 데이터에 따라 프로그램 금지 셀로 지정된다. 프로그램 금지 셀은 프로그램 전압이 안가되더라도 문턱전압이 변하면 안 되는 셀이다. 문턱전압이 변하는 것을 방지하기 방법은 다음과 같다. 프로그램 금지 셀과 전기적으로 연결되는 비트라인으로 프로그램 금지 전압을 인가하고 프로그램 금지 전압을 이용하여 프로그램 금지 셀의 채널영역을 프리차지한다. 이후, 워드라인들에 패스 전압을 인가한 후 선택된 워드라인에 프로그램 전압을 인가하는데, 패스 전압에 의해 채널 전압이 부스팅되면서 높아진다. 그 결과, 워드라인으로 인가되는 프로그램 전압과 부스팅된 채널 전압의 차이가 적어서 프로그램 금지 셀의 문턱전압은 변하지 않는다.
이렇게, 모든 워드라인에서 프로그램 금지 셀의 채널 전압이 채널 부스팅에 의해 균일하게 높아져야 하는데, 워드라인의 위치에 따라 부스팅되는 채널 전압이 달라지고 그에 따라 오류가 발생될 수 있다. 예를 들어 설명하면 다음과 같다.
소스 셀렉트 라인과 인접한 첫 번째 워드라인의 메모리 셀들에 대한 페일 비트(Fail bit)는 프로그램 동작 시 나머지 워드라인들에 인가되는 패스 전압의 레벨이 높을수록 적어진다. 이는 채널 부스팅 시 채널 포텐셜이 낮아서 발생하는 문제이다. 또한, 드레인 셀렉트 라인과 인접한 마지막 번째 워드라인의 메모리 셀들에 대한 페일 비트(Fail bit)는 프로그램 동작 시 나머지 워드라인들에 인가되는 패스 전압의 레벨이 낮을수록 적어진다. 이는 채널 부스팅 시 채널 포텐셜이 높아서 발생하는 문제이다.
즉, 채널 부스팅의 위한 조건은 고정되어 있으나, 채널 부스팅 시 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 워드라인의 위치에 따라 채널 전압이 부스팅되는 정도가 다르기 때문에 페일 비트(또는 에러 비트)가 증가하게 된다.
본 발명의 실시예는 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 선택되는 워드라인의 위치에 상관없이 프로그램 금지 셀의 채널 영역에서 채널 부스팅이 균일하게 발생되도록 함으로써 에러 비트의 발생을 억제하고 프로그램 디스터번스 특성을 개선할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 드레인 셀렉트 라인 및 소스 셀렉트 라인 사이의 워드라인 그룹들 중 제1 워드라인 그룹에서 선택된 제1 워드라인의 제1 메모리 셀들에 저장될 제1 데이터에 따라, 제1 메모리 셀들 중 프로그램 금지 셀의 채널 영역을 제1 레벨까지 프리차지하는 단계와, 제1 워드라인에 프로그램 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하여 제1 메모리 셀들에 제1 데이터를 저장하기 위한 제1 프로그램 동작을 실시하는 단계와, 워드라인 그룹들 중 제2 워드라인 그룹에서 선택된 제2 워드라인의 제2 메모리 셀들에 저장될 제2 데이터에 따라, 제2 메모리 셀들 중 프로그램 금지 셀의 채널 영역을 제1 레벨과 다른 제2 레벨까지 프리차지하는 단계, 및 제2 워드라인에 프로그램 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하여 제2 메모리 셀들에 제2 데이터를 저장하기 위한 제2 프로그램 동작을 실시하는 단계를 포함한다.
채널 영역을 제1 레벨까지 프리차지하는 단계에서, 프로그램 금지 셀과 연결되는 비트라인에 프로그램 금지 전압이 인가되고, 프로그램 금지 전압을 프로그램 금지 셀로 전달하는 드레인 셀렉트 트랜지스터의 드레인 셀렉트 라인에 제1 레벨보다 문턱전압만큼 높은 제1 셀렉트 전압이 인가된다.
채널 영역을 제1 레벨까지 프리차지할 때, 제1 메모리 셀들 중 프로그램 금지 셀을 포함하는 스트링에서 비트라인과 전기적으로 연결되는 메모리 셀들의 채널 영역들이 제1 레벨까지 프리차지될 수 있다.
채널 영역을 제2 레벨까지 프리차지하는 단계에서, 프로그램 금지 셀과 연결되는 비트라인에 프로그램 금지 전압이 인가되고, 프로그램 금지 전압을 프로그램 금지 셀로 전달하는 드레인 셀렉트 트랜지스터의 드레인 셀렉트 라인에 제2 레벨보다 문턱전압만큼 높은 제2 셀렉트 전압이 인가된다.
채널 영역을 제2 레벨까지 프리차지할 때, 제2 메모리 셀들 중 프로그램 금지 셀을 포함하는 스트링에서 비트라인과 전기적으로 연결되는 메모리 셀들의 채널 영역들이 제2 레벨까지 프리차지될 수 있다.
제2 워드라인 그룹이 제1 워드라인 그룹보다 드레인 셀렉트 라인과 더 가까우면, 제2 메모리 셀들 중 프로그램 금지 셀의 채널 영역이 제1 레벨보다 낮은 제2 레벨까지 프리차지된다.
워드라인 그룹이 하나의 워드라인을 포함할 수 있다.
워드라인 그룹들에서 드레인 셀렉트 라인과 가까운 워드라인 그룹일수록 더 많은 워드라인들을 포함할 수 있다.
드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹들은 하나의 워드라인을 포함하고, 소스 셀렉트 라인보다 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 적어도 2개 이상의 워드라인들을 포함할 수 있다.
드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹들은 동일한 수의 워드라인을 포함하고, 소스 셀렉트 라인보다 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 드레인 셀렉트 라인과 더 가까울수록 더 많은 수의 워드라인들을 포함할 수 있다.
워드라인 그룹들 중 드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹에 포함되는 메모리 셀들의 프로그램 동작을 실시할 때, 프로그램 금지 셀의 채널 영역이 워드라인 그룹의 구분 없이 정해진 레벨로 프리차지될 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 다수의 워드라인 그룹들로 구분되는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 블록과, 선택된 워드라인에 연결된 메모리 셀들 중 입력되는 데이터에 따라 정해진 프로그램 금지 셀의 채널 영역을 프리차지하고, 선택된 워드라인의 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작을 수행하도록 구성된 동작 회로, 및 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 선택된 워드라인이 포함된 워드라인 그룹의 위치에 따라, 프로그램 금지 셀의 채널 영역의 프리차지 레벨을 변경하기 위하여 동작 회로를 제어하도록 구성된 제어회로를 포함한다.
채널 영역을 프리차지하기 위하여, 동작 회로는 프로그램 금지 셀과 연결되는 비트라인에 프로그램 금지 전압을 인가하고, 프로그램 금지 전압을 프로그램 금지 셀로 전달하는 드레인 셀렉트 트랜지스터의 드레인 셀렉트 라인에 채널 영역의 목표 프리차지 레벨보다 문턱전압만큼 높은 셀렉트 전압을 인가하도록 구성된다.
채널 영역이 프리차지될 때, 프로그램 금지 셀과 함께 동일한 스트링에 포함되는 메모리 셀들 중 비트라인과 전기적으로 연결되는 메모리 셀들의 채널 영역들이 동작 회로에 의해 프리차지될 수 있다.
선택된 워드라인이 포함된 워드라인 그룹이 드레인 셀렉트 라인과 가까울수록 채널 영역의 프리차지 레벨이 낮아지도록 제어 회로가 동작 회로를 제어한다.
워드라인 그룹이 하나의 워드라인을 포함할 수 있다.
워드라인 그룹들 중 드레인 셀렉트 라인과 가까운 워드라인 그룹일수록 더 많은 워드라인들을 포함할 수 있다.
드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹들은 하나의 워드라인을 포함하고, 소스 셀렉트 라인보다 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 적어도 2개 이상의 워드라인들을 포함할 수 있다.
드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹들은 동일한 수의 워드라인을 포함하고, 소스 셀렉트 라인보다 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 드레인 셀렉트 라인과 더 가까울수록 더 많은 수의 워드라인들을 포함할 수 있다.
동작 회로는 워드라인 그룹들 중 드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹들에 포함되는 메모리 셀들의 프로그램 동작을 실시할 때 프로그램 금지 셀의 채널 영역이 워드라인 그룹의 구분 없이 정해진 레벨로 프리차지할 수 있다.
본 발명의 실시예는 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 선택되는 워드라인의 위치에 상관없이 프로그램 금지 셀의 채널 영역에서 채널 부스팅이 균일하게 발생되도록 함으로써 에러 비트의 발생을 억제하고 프로그램 디스터번스 특성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3d는 메모리 블록에 포함된 워드라인들을 그룹단위로 구분하는 실시예들을 설명하기 위한 회로도들이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도들이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110), 메모리 셀 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 데이터 입출력을 위한 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 동작 회로(130~170), 및 동작 회로(130~170)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(130, 140), 페이지 버퍼 그룹(150), 열 선택 회로(160), 및 입출력 회로(170)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다. 이 중 적어도 하나의 메모리 블록은 전체 컬럼들 중 미사용 컬럼들을 구분하기 위한 리페어 컬럼 어드레스와 같은 설정 정보를 저장하는 CAM 블록으로 사용될 수 있다. CAM 블록은 메모리 블록과 동일한 구조로 이루어진다. 메모리 블록의 구조를 구체적으로 설명하면 다음과 같다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe0~BLek, BLo0~BLok)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST)을 포함한다. 즉, 스트링들(ST)은 대응하는 비트 라인들(BLe0~BLek, BLo0~BLok)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce00~Cen0), 그리고 드레인이 비트라인(BLe0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(Ce00~Cen0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce00~Cen0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k, Co00~Co0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ce00~Ce0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Co00~Co0k)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
상기에서 설명하는 워드라인들(WL0~WLn)은 적어도 2개 이상의 워드라인 그룹들로 구분될 수 있다. 구체적으로 설명하면 다음과 같다.
도 3a 내지 도 3d는 메모리 블록에 포함된 워드라인들을 그룹단위로 구분하는 실시예들을 설명하기 위한 회로도들이다.
도 3a를 참조하면, 하나의 메모리 블록에 32개의 워드라인들(WL0~WL31)이 포함되는 경우, 워드라인 그룹들에 동일한 수의 워드라인들이 포함되도록 워드라인들을 그룹단위로 구분할 수 있다. 예를 들어, 2개의 워드라인들을 하나의 워드라인 그룹으로 정의하면, 32개의 워드라인들(WL0~WL31)이 16개의 워드라인 그룹들(WLG0~WLG15)로 구분될 수 있다. 이때, 하나의 워드라인 그룹에 포함되는 워드라인들의 수는 2개, 4개, 8개, 16개 중에서 선택 가능하다.
도 3b를 참조하면, 드레인 셀렉트 라인(DSL)과 가까운 워드라인 그룹(예, WLG6)일수록 더 많은 워드라인들(WL21~WL31)을 포함하도록 32개의 워드라인들(WL0~WL31)을 다수의 워드라인 그룹들(WLG0~WLG6)로 구분할 수도 있다. 예로써, 드레인 셀렉트 라인(DSL)과 가장 멀고 소스 셀렉트 라인(SSL)과 가장 가까운 첫 번째 워드라인 그룹(WLG0)은 하나의 워드라인(WL0)을 포함하고, 그 다음 두 번재 워드라인 그룹(WLG1)은 두 개의 워드라인들(WL1, WL2)을 포함하고, 워드라인 그룹의 순서에 따라 포함되는 워드라인들의 수가 증가될 수 있다.
도 3c를 참조하면, 드레인 셀렉트 라인(DSL)보다 소스 셀렉트 라인(SSL)과 가까운 워드라인 그룹들(WLG0~WLG15)은 각각 하나의 워드라인을 포함하고, 소스 셀렉트 라인(SSL)보다 드레인 셀렉트 라인(DSL)과 가까운 워드라인 그룹들(WLG16~WLG23)은 적어도 2개 이상의 워드라인들을 포함하도록, 32개의 워드라인들(WL0~WL31)을 다수의 워드라인 그룹들(WLG0~WLG23)로 구분할 수도 있다. 이때, 다수의 워드라인 그룹들(WLG0~WLG23)에는 동일한 수의 워드라인들(예, 2개의 워드라인들)이 포함될 수 있다.
이 경우, 드레인 셀렉트 라인(DSL)보다 소스 셀렉트 라인(SSL)과 가까운 워드라인들(WL0~WL15)은 워드라인 그룹으로 구분하지 않고, 소스 셀렉트 라인(SSL)보다 드레인 셀렉트 라인(DSL)과 가까운 워드라인들(WL16~WL31)만 워드라인 그룹들(WLG16~WLG23)로 구분하는 것과 같아진다.
도 3d를 참조하면, 드레인 셀렉트 라인(DSL)보다 소스 셀렉트 라인(SSL)과 가까운 워드라인 그룹들(WLG0~WLG15)은 동일한 수의 워드라인을 각각 포함하고, 소스 셀렉트 라인(SSL)보다 드레인 셀렉트 라인(DSL)과 가까운 워드라인 그룹들(WLG16~WLG19)은 드레인 셀렉트 라인(DSL)과 더 가까울수록 더 많은 수의 워드라인들을 포함하도록 32개의 워드라인들(WL0~WL31)을 다수의 워드라인 그룹들(WLG0~WLG19)로 구분할 수도 있다
이 경우, 드레인 셀렉트 라인(DSL)보다 소스 셀렉트 라인(SSL)과 가까운 워드라인들(WL0~WL15)은 워드라인 그룹으로 구분하지 않는 것과 같아진다.
다른 예로써, 하나의 워드라인을 하나의 워드라인 그룹으로 정의할 수도 있다. 이 경우, 워드라인과 워드라인 그룹은 같은 단위가 된다.
이렇게, 워드라인들을 워드라인 그룹들로 구분하는 이유는 프로그램 동작 시 프로그램 금지 셀의 채널 영역을 프리차지하는 레벨을 워드라인 그룹별로 다르게 설정하기 위한 것이다. 다만, 도 3c 또는 도 3d에서 설명한 워드라인 그룹핑 방식에서는, 워드라인 그룹들 중 드레인 셀렉트 라인(DSL)보다 소스 셀렉트 라인(SSL)과 가까운 워드라인 그룹들(WLG0~WLG15)에 각각 하나의 워드라인만 포함되므로, 워드라인 그룹들(WLG0~WLG15)에 포함되는 메모리 셀들의 프로그램 동작을 실시할 때 프로그램 금지 셀의 채널 영역을 워드라인 그룹의 구분없이 동일한 레벨로 프리차지할 수 있다. 구체적인 내용은 후술하기로 한다.
다시 도 1을 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 데이터 입출력을 위해 전압 발생 회로(130)를 제어하기 위한 내부 명령 신호(CMDi)와 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(PB_SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 로우 어드레스 신호(RADD)는 선택된 메모리 블록과 비선택 메모리 블록들을 구분하기 위해 출력되고, 컬럼 어드레스 신호(CADD)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)을 순차적으로 선택하기 위해 출력된다. 특히, 제어 회로(120)는 데이터를 저장하기 위한 프로그램 동작 시 드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이에서 선택된 워드라인을 포함하는 워드라인 그룹의 위치에 따라, 프로그램 금지 셀의 채널 영역의 프리차지 레벨을 변경하기 위하여 동작 회로(130~170)를 제어하도록 구성된다.
전압 공급 회로(130, 140)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 데이터 입출력 동작에 필요한 동작 전압들(예, Vpgm, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 선택된 메모리 셀 블록의 로컬 라인들(예, DSL, WL0~WLn, SSL, CSL)로 공급한다. 이러한 전압 공급 회로는 전압 발생 회로(130) 및 로우 디코더(140)를 포함한다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 메모리 셀들의 데이터 입출력 동작에 필요한 동작 전압들(예, Vpgm, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 글로벌 라인들로 출력한다. 예를 들어, 전압 발생 회로(130)는 프로그램 동작 시 선택된 로컬 워드라인과 연결될 글로벌 라인으로 프로그램 전압(Vpgm)을 출력하고 비선택된 로컬 워드라인들과 연결될 글로벌 라인들로 프로그램 패스 전압(Vpass)을 출력하고, 로컬 셀렉트 라인들과 연결될 글로벌 셀렉트 라인들에 셀렉트 전압들(Vdsl, Vssl)을 출력하고, 공통 소스 라인(CSL)으로 소스 전압(Vcsl)을 출력한다.
특히, 프로그램 동작을 위해 선택된 워드라인을 포함하는 워드라인 그룹의 위치에 따라서 프로그램 금지 셀의 채널 영역이 프리차지되는 레벨을 다르게 설정하기 위하여, 전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호(CMDi)에 응답하여 드레인 셀렉트 라인(DSL)으로 인가될 셀렉트 전압(Vdsl)을 워드라인 그룹의 위치에 따라 변경한다.
또한, 전압 발생 회로(130)는 프로그램 검증 동작 시 선택된 워드라인으로 인가하기 위하여 소거 검증 전압(Vvfy)을 출력하고, 비선택된 워드라인들로 인가하기 위한 프로그램 패스 전압(Vpass)을 출력하고, 셀렉트 라인들(DSL, SSL)로 인가하기 위한 셀렉트 전압들(Vdsl, Vssl)을 출력하고, 공통 소스 라인(CSL)으로 인가하기 위한 소스 전압(Vcsl)을 출력한다.
ISPP(Increment Step Pulse Program) 방식의 프로그램 동작에서 전압 발생 회로(130)는 프로그램 전압(Vpgm)은 단계적으로 상승시킬 수 있다. 또한, 전압 발생 회로(130)는 프로그램 검증 동작 때보다 프로그램 동작 때 더 높은 레벨의 패스 전압(Vpass)을 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 발생 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다.
페이지 버퍼 그룹들(150)은 비트라인들(BLe0~BLek, BLo0~BLok)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)은 제어 회로(120)의 PB 제어 신호(PB_SIGNALS)에 응답하여 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압을 센싱한다. 특히, 페이지 버퍼들(PB0~PBk)은 프로그램 동작 시 프로그램 금지 셀과 전기적으로 연결되는 비트라인에 프로그램 금지 셀의 채널 영역을 프리차지하기 위한 프로그램 금지 전압을 인가한다. 이때, 프로그램 동작을 위해 선택된 워드라인을 포함하는 워드라인 그룹의 위치에 따라서 프로그램 금지 셀의 채널 영역이 프리차지되는 레벨을 다르게 설정하기 위하여, 페이지 버퍼는 제어 회로(120)의 PB 제어 신호들(PB_SIGNALS)에 응답하여 비트라인으로 인가될 프로그램 금지 전압을 워드라인 그룹의 위치에 따라 변경할 수 있다. 즉, 전압 발생 회로(130)에 의해 드레인 셀렉트 라인으로 인가되는 셀렉트 전압(Vdsl)이나 페이지 버퍼에 의해 비트라인으로 인가되는 프로그램 금지 전압에 따라 프로그램 금지 셀의 채널 영역이 프리차지되는 레벨을 조절할 수 있다.
열선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 열선택 회로(160)는 프로그램 동작 시 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작 시 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 열선택 회로(160)에 전달한다. 열선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로 전달하면 페이지 버퍼들(PB0~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB0~PBk)로부터 열선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
상기의 구성들을 포함하는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다. 참고로, 프로그램 전압의 인가 동작, 프로그램 패스 전압의 인가 동작, 프로그램 금지 전압의 인가 동작, 채널 영역의 프리차지 동작과 같이 이하에서 설명되는 모든 동작은 제어 회로의 제어에 따라 동작 회로에 의해 이루어진다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 5a 내지 도 5c는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 회로도들이다.
도 4를 참조하면, 단계(S410)에서 프로그램 동작을 위해 첫 번째 워드라인이 선택된다. 또한, 단계(S410)에서는 첫 번째 워드라인에 연결된 메모리 셀들로 저장하기 위한 데이터가 페이지 버퍼들에 래치된다. 페이지 버퍼들에 래치되는 데이터에 따라 첫 번째 워드라인에 연결된 메모리 셀들 중에서 프로그램 금지 셀이 결정된다.
단계(S420)에서, 데이터를 첫 번째 워드라인의 메모리 셀들에 저장하기 위한 프로그램 루프가 실시된다. 프로그램 루프가 ISPP(Increment Step Pulse Program) 방식으로 진행되는 경우, 프로그램 루프는 프로그램 동작, 프로그램 검증 동작 및 프로그램 전압 변경 동작을 포함한다. 구체적으로 설명하면 다음과 같다.
도 4 및 도 5a를 참조하면, 단계(S421)에서, 페이지 버퍼에 래치된 데이터에 따라 선택된 메모리 셀들의 문턱전압을 상승시키기 위하여 프로그램 동작이 실시된다. 이때, '0'데이터가 저장되는 경우 메모리 셀(예, Ce00)의 문턱전압을 상승시키고,'1'데이터가 저장되는 경우 메모리 셀(예, Ce01)의 문턱전압을 변경하지 않고 유지시킨다. 프로그램 동작을 위해 첫 번째 워드라인(WL0)과 연결된 모든 메모리 셀들(Ce00, Ce01)로 프로그램 전압이 인가되기 때문에, '1'데이터가 저장되는 프로그램 금지 셀(Ce01)의 문턱전압이 변경되는 것을 방지하기 위해서는 패스 전압(Vpass)과 프로그램 전압(Vpgm)을 인가하기 전에 프로그램 금지 셀(Ce01)의 채널 영역을 프리차지해야 한다. 프로그램 금지 셀(Ce01)의 채널 영역을 프리차지하기 위하여 비트라인(BLe1)에 프로그램 금지 전압(예, Vcc)이 인가되고, 프로그램 금지 전압(Vcc)을 프로그램 금지 셀(Ce01)로 전달하는 드레인 셀렉트 트랜지스터(DST1)의 드레인 셀렉트 라인(DSL)에 프리차지 레벨보다 드레인 셀렉트 트랜지스터(DST1)의 문턱전압만큼 높은 셀렉트 전압(Vdsl1)이 인가된다. 이로써, 프로그램 금지 전압(Vcc)이 드레인 셀렉트 트랜지스터(DST1)를 통해 프로그램 금지 셀(Ce01)의 채널 영역으로 전달되고, 프로그램 금지 셀(Ce01)의 채널 전압(Vpre)이 제1 레벨(Vdsl1-Vth)까지 상승한다. 프로그램 금지 셀(Ce01)의 채널 영역을 프리차지할 때, 프로그램 금지 셀(Ce01)을 포함하는 스트링에서 비트라인(BLe1)과 전기적으로 연결되는 메모리 셀들(Ce11~Cen1)의 채널 영역들이 모두 제1 레벨(Vdsl1-Vth)까지 프리차지된다.
한편, '0'데이터가 저장되는 메모리 셀(Ce00)의 비트라인(BLe0)에는 프로그램 허용 전압(예, 0V)이 인가되고, 메모리 셀(Ce00)의 채널 영역은 디스차지된다.
이어서, 워드라인들(WL0~WLn)에 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)이 인가됨에 따라 커패시터 커플링 현상에 의해 프로그램 금지 셀(Ce01)의 채널 영역에서 채널 전압이 부스팅 레벨(Vdsl1-Vth+Vboost)까지 상승한다. 이때, 드레인 셀렉트 트랜지스터(DST1)는 턴오프된다.
프로그램 금지 셀(Ce01)의 채널 전압이 부스팅 레벨(Vdsl1-Vth+Vboost)까지 상승한 후, 선택된 워드라인(WL0)에는 프로그램 전압(Vpgm)이 인가된다. 메모리 셀(Ce00)은 채널 전압과 프로그램 전압 차이가 크기 때문에 플로팅 게이트로 전자가 주입되어 문턱전압이 상승한다. 하지만, 프로그램 금지 셀(Ce01)은 채널 전압과 프로그램 전압 차이가 작기 때문에 플로팅 게이트로 전자가 주입되지 못하고 문턱전압이 변하지 않는다.
단계(S423)에서, 메모리 셀(Ce00)의 문턱전압이 목표 레벨까지 상승하였는지를 확인하고 프로그램 동작의 완료 여부를 결정하기 위하여 프로그램 검증 동작이 실시된다. 프로그램 검증 동작은 이미 잘 알려져 있으므로, 구체적인 설명은 생략하기로 한다.
메모리 셀(Ce00)의 문턱전압이 목표 레벨까지 상승하지 못했다면, 단계(S425)에서 프로그램 전압을 스텝 전압만큼 상승시키기 위한 동작이 수행된다. 그리고, 프로그램 동작(S421)과 프로그램 검증 동작(S423)을 재실시한다. 메모리 셀(Ce00)의 문턱전압이 목표 레벨까지 상승할 때까지 프로그램 루프(S420)가 반복 실시된다.
메모리 셀(Ce00)의 문턱전압이 목표 레벨까지 상승한 것으로 판단되면, 단계(S430)에서 다음 워드라인을 선택한다.
단계(S440)에서, 프로그램 금지 셀의 채널 영역의 프리차지 레벨을 변경할 것인지를 결정한다. 구체적으로, 단계(S440)에서 프리차지 레벨(Vpre)의 변경 여부를 결정한다. 예로써, 단계(S420)에서 프로그램 완료 후 선택된 다음 워드라인이 이전 워드라인과 동일한 워드라인 그룹에서 선택된 워드라인인지를 확인한다. 이러한 확인 동작은 로우 어드레스를 센싱하여 진행될 수 있다. 프로그램 루프가 완료된 워드라인과 다음 프로그램 루프를 위해 선택된 워드라인이 서로 다른 워드라인 그룹들(예, WLG0, WLG1)에 포함되는 경우, 즉 다음 워드라인이 다른 워드라인 그룹들(예, WLG0, WLG1)로부터 선택되는 경우, 단계(S433)에서 프로그램 금지 셀의 프리차지 레벨(Vpre)을 정해진 전압(aV)만큼 낮추도록 설정한다. 만일, 동일한 워드라인 그룹(예, WLG0)에서 다음 워드라인이 선택되는 경우 프로그램 금지 셀의 프리차지 레벨(Vpre)은 변경되지 않는다.
도 4 및 도 5b를 참조하면, 단계(S430)에서 드레인 셀렉트 라인(DSL)과 더 가까운 다른 워드라인 그룹(예, WLG2)에서 다음 프로그램 루프를 위한 워드라인(예, WL2)이 선택된 경우, 단계(S450)에서, 프로그램 금지 셀의 채널 영역을 변경된 레벨까지 프리차지한 후 또 다른 데이터를 선택된 워드라인(WL2)의 메모리 셀들(Ce20, Ce21)에 저장하기 위한 프로그램 루프가 실시된다. 구체적으로 설명하면 다음과 같다.
단계(S451)에서 워드라인(WL2)의 메모리 셀들(Ce20, Ce21)에 저장하기 위하여 페이지 버퍼들에 래치된 데이터에 따라 선택된 메모리 셀(예, Ce20)의 문턱전압을 상승시키기 위하여 프로그램 동작이 실시된다. 단계(S421)에서와 마찬가지로, '0'데이터가 저장되는 경우 메모리 셀(예, Ce20)의 문턱전압을 상승시키고,'1'데이터가 저장되는 경우 메모리 셀(예, Ce21)의 문턱전압을 변경하지 않고 유지시킨다.
프로그램 금지 셀(Ce21)의 채널 영역을 프리차지하기 위하여 비트라인(BLe1)에 프로그램 금지 전압(예, Vcc)이 인가되고, 프로그램 금지 전압(Vcc)을 프로그램 금지 셀(Ce21)로 전달하는 드레인 셀렉트 트랜지스터(DST1)의 드레인 셀렉트 라인(DSL)에 프리차지 레벨(Vpre)보다 드레인 셀렉트 트랜지스터(DST1)의 문턱전압만큼 높은 셀렉트 전압(Vdsl2)이 인가된다. 이때, 프로그램 금지 셀(Ce21)의 채널 영역의 프리차지 레벨(Vpre)이 프로그램 금지 셀(Ce01)의 채널 영역의 프리차지 레벨(Vpre)보다 정해진 레벨(aV)만큼 낮아졌으므로, 셀렉트 전압(Vdsl2)도 이전 프로그램 동작(S421)에서 인가된 셀렉트 전압(Vdsl1)보다 정해진 레벨(aV)만큼 낮은 레벨로 인가한다.
이로써, 프로그램 금지 전압(Vcc)이 드레인 셀렉트 트랜지스터(DST)를 통해 프로그램 금지 셀(Ce21)의 채널 영역으로 전달되고, 프로그램 금지 셀(Ce21)의 프리차지 레벨(Vpre)이 이전의 제1 레벨(Vdsl1-Vth)보다 정해진 레벨(aV)만큼 낮은 제2 레벨(Vdsl2-Vth)까지 상승한다. 프로그램 금지 셀(Ce21)의 채널 영역을 프리차지할 때, 프로그램 금지 셀(Ce21)을 포함하는 스트링에서 비트라인(BLe1)과 전기적으로 연결되는 메모리 셀들(Ce31~Cen1)의 채널 영역들이 모두 제2 레벨(Vdsl2-Vth)까지 프리차지된다.
한편, '0'데이터가 저장되는 메모리 셀(Ce20)의 비트라인(BLe0)에는 프로그램 허용 전압(예, 0V)이 인가되고, 메모리 셀(Ce20)의 채널 영역은 디스차지된다.
이어서, 워드라인들(WL0~WLn)에 패스 전압(Vpass)이 인가된다. 패스 전압(Vpass)이 인가됨에 따라 커패시터 커플링 현상에 의해 프로그램 금지 셀(Ce21)의 채널 영역에서 채널 전압이 부스팅 레벨(Vdsl2-Vth+Vboost)까지 상승한다. 이때, 드레인 셀렉트 트랜지스터(DST1)는 턴오프된다.
프로그램 금지 셀(Ce21)의 채널 전압이 채널 부스팅에 의해 제2 레벨(Vdsl2-Vth+Vboost)까지 상승한 후, 선택된 워드라인(WL2)에는 프로그램 전압(Vpgm)이 인가된다. 메모리 셀(Ce20)은 채널 전압과 프로그램 전압 차이가 크기 때문에 플로팅 게이트로 전자가 주입되어 문턱전압이 상승한다. 하지만, 프로그램 금지 셀(Ce21)은 채널 전압과 프로그램 전압 차이가 작기 때문에 플로팅 게이트로 전자가 주입되지 못하고 문턱전압이 변하지 않는다.
프로그램 금지 셀(Ce21)이 프로그램 금지 셀(Ce01)보다 드레인 셀렉트 라인(DSL)과 더 가깝기 때문에 프로그램 금지 셀(Ce21)에서 채널 부스팅 현상이 더 잘 발생한다. 따라서, 프로그램 금지 셀(Ce21)의 채널 영역을 프로그램 금지 셀(Ce01)의 채널 영역보다 더 낮게 프리차지한 후 채널 전압을 부스팅시키더라도, 부스팅된 후에 프로그램 금지 셀(Ce01)과 프로그램 금지 셀(Ce21)의 채널 전압은 동일해진다. 그 결과, 프로그램 금지 셀들(Ce01, Ce21)의 위치나 드레인 셀렉트 라인과의 거리 차이에 상관없이 채널 전압을 동일한 레벨까지 균일하게 상승시킬 수 있다.
이후, 단계(S453)에서 메모리 셀(Ce20)의 문턱전압이 목표 레벨까지 상승하였는지를 확인하기 위하여 프로그램 검증 동작이 실시된다. 문턱전압이 목표 레벨보다 낮은 경우 단계(S455)에서 프로그램 전압(Vpgm)의 레벨을 스텝 전압만큼 상승시킨 후, 단계들(S451, S453)을 재실시한다. 마찬가지로, 메모리 셀(Ce20)의 문턱전압이 목표 레벨까지 상승할 때까지 프로그램 루프(S450)가 정해진 횟수 내에서 반복 실시된다.
단계(S460)에서, 프로그램 루프가 실시된 워드라인이 마지막 워드라인인지를 확인한다. 메모리 블록 내에서 마지막 워드라인이 아닌 경우, 마지막 워드라인이 선택될 때까지 단계들(S430, S440, S450)을 반복 실시한다.
도 4 및 도 5c를 참조하면, 단계(S430)에서 마지막 워드라인(WLn)이 선택되면, 단계(S440)에서 프로그램 금지 셀(Cen1)의 채널 영역이 프리차지되는 레벨을 결정하고, 결정된 레벨에 따라 단계(S451)에서 프로그램 금지 셀(Cen1)의 채널 영역을 다른 프로그램 금지 셀들보다 가장 낮은 레벨(Vdlsm-Vth)로 프리차지한 후 패스 전압(Vpass)과 프로그램 전압(Vpgm)을 워드라인들(WL0~WLn)에 인가하여 프리차지된 채널 전압을 부스팅 레벨(Vdlsm-Vth+Vboost)까지 상승시킨다. 이러한 동작은 앞서 설명한 방식과 동일한 방식으로 진행된다. 다만, 드레인 셀렉트 라인(DSL)으로 인가되는 셀렉트 전압(Vdslm)만 변경된다.
이어서, 단계들(S453, S455)을 실시하고, 단계(S460)에서 프로그램 루프가 실시된 워드라인(WLn)이 마지막 워드라인으로 확인되면 동작이 종료된다.
상기에서와 같이, 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 프로그램 루프를 위해 선택되는 워드라인의 위치에 상관없이 프로그램 금지 셀의 채널 영역에서 채널 전압이 상승하는 레벨을 정해진 레벨로 균일하게 제어함으로써 에러 비트의 발생을 억제하고 프로그램 디스터번스 특성을 개선할 수 있다.
한편, 상기에서는, 워드라인 그룹별로 프로그램 금지 셀의 채널 영역이 프리차지되는 레벨이 달라졌으나, 동작 회로에 의해 워드라인 그룹들 중 드레인 셀렉트 라인보다 소스 셀렉트 라인과 가까운 워드라인 그룹들에 포함되는 메모리 셀들의 프로그램 동작이 실시될 때, 워드라인 그룹의 구분 없이 프로그램 금지 셀의 채널 영역이 정해진 레벨로 프리차지될 수도 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(200)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(210)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(220)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(230)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(240) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(250)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
ST : 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼 그룹
PB0~PBk : 페이지 버퍼 160 : 열선택 회로
170 : 입출력 회로

Claims (20)

  1. 드레인 셀렉트 라인 및 소스 셀렉트 라인 사이의 워드라인 그룹들 중 제1 워드라인 그룹에서 선택된 제1 워드라인의 제1 메모리 셀들에 저장될 제1 데이터에 따라, 상기 제1 메모리 셀들 중 프로그램 금지 셀의 채널 영역을 제1 레벨까지 프리차지하는 단계;
    상기 제1 워드라인에 프로그램 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하여 상기 제1 메모리 셀들에 상기 제1 데이터를 저장하기 위한 제1 프로그램 동작을 실시하는 단계;
    상기 워드라인 그룹들 중 제2 워드라인 그룹에서 선택된 제2 워드라인의 제2 메모리 셀들에 저장될 제2 데이터에 따라, 상기 제2 메모리 셀들 중 프로그램 금지 셀의 채널 영역을 상기 제1 레벨과 다른 제2 레벨까지 프리차지하는 단계; 및
    상기 제2 워드라인에 프로그램 전압을 인가하고 나머지 워드라인들에 패스 전압을 인가하여 상기 제2 메모리 셀들에 상기 제2 데이터를 저장하기 위한 제2 프로그램 동작을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서, 상기 채널 영역을 상기 제1 레벨까지 프리차지하는 단계에서,
    상기 프로그램 금지 셀과 연결되는 비트라인에 프로그램 금지 전압이 인가되고, 상기 프로그램 금지 전압을 상기 프로그램 금지 셀로 전달하는 드레인 셀렉트 트랜지스터의 상기 드레인 셀렉트 라인에 상기 제1 레벨보다 문턱전압만큼 높은 제1 셀렉트 전압이 인가되는 반도체 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 채널 영역을 상기 제1 레벨까지 프리차지할 때, 상기 제1 메모리 셀들 중 프로그램 금지 셀을 포함하는 스트링에서 비트라인과 전기적으로 연결되는 메모리 셀들의 채널 영역들이 상기 제1 레벨까지 프리차지되는 반도체 메모리 장치의 동작 방법.
  4. 제 1 항에 있어서, 상기 채널 영역을 상기 제2 레벨까지 프리차지하는 단계에서,
    상기 프로그램 금지 셀과 연결되는 비트라인에 프로그램 금지 전압이 인가되고, 상기 프로그램 금지 전압을 상기 프로그램 금지 셀로 전달하는 드레인 셀렉트 트랜지스터의 상기 드레인 셀렉트 라인에 상기 제2 레벨보다 문턱전압만큼 높은 제2 셀렉트 전압이 인가되는 반도체 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 채널 영역을 상기 제2 레벨까지 프리차지할 때, 상기 제2 메모리 셀들 중 프로그램 금지 셀을 포함하는 스트링에서 비트라인과 전기적으로 연결되는 메모리 셀들의 채널 영역들이 상기 제2 레벨까지 프리차지되는 반도체 메모리 장치의 동작 방법.
  6. 제 1 항에 있어서,
    상기 제2 워드라인 그룹이 상기 제1 워드라인 그룹보다 상기 드레인 셀렉트 라인과 더 가까우면, 상기 제2 메모리 셀들 중 프로그램 금지 셀의 채널 영역이 상기 제1 레벨보다 낮은 제2 레벨까지 프리차지되는 반도체 메모리 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 워드라인 그룹이 하나의 워드라인을 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 워드라인 그룹들 중 상기 드레인 셀렉트 라인과 가까운 워드라인 그룹일수록 더 많은 워드라인들을 포함하는 반도체 메모리 장치의 동작 방법.
  9. 제 1 항에 있어서,
    상기 드레인 셀렉트 라인보다 상기 소스 셀렉트 라인과 가까운 워드라인 그룹들은 하나의 워드라인을 포함하고, 상기 소스 셀렉트 라인보다 상기 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 적어도 2개 이상의 워드라인들을 포함하는 반도체 메모리 장치의 동작 방법.
  10. 제 1 항에 있어서,
    상기 드레인 셀렉트 라인보다 상기 소스 셀렉트 라인과 가까운 워드라인 그룹들은 동일한 수의 워드라인을 포함하고, 상기 소스 셀렉트 라인보다 상기 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 상기 드레인 셀렉트 라인과 더 가까울수록 더 많은 수의 워드라인들을 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제 1 항에 있어서,
    상기 워드라인 그룹들 중 상기 드레인 셀렉트 라인보다 상기 소스 셀렉트 라인과 가까운 워드라인 그룹에 포함되는 메모리 셀들의 프로그램 동작을 실시할 때, 워드라인 그룹의 구분 없이 프로그램 금지 셀의 채널 영역이 정해진 레벨로 프리차지되는 반도체 메모리 장치의 동작 방법.
  12. 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에서 다수의 워드라인 그룹들로 구분되는 워드라인들과 연결된 메모리 셀들을 포함하는 메모리 블록;
    선택된 워드라인에 연결된 메모리 셀들 중 입력되는 데이터에 따라 정해진 프로그램 금지 셀의 채널 영역을 프리차지하고, 상기 선택된 워드라인의 상기 메모리 셀들에 상기 데이터를 저장하기 위한 프로그램 동작을 수행하도록 구성된 동작 회로; 및
    상기 드레인 셀렉트 라인과 상기 소스 셀렉트 라인 사이에서 상기 선택된 워드라인이 포함된 워드라인 그룹의 위치에 따라, 상기 프로그램 금지 셀의 채널 영역의 프리차지 레벨을 변경하기 위하여 상기 동작 회로를 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 채널 영역을 프리차지하기 위하여, 상기 동작 회로는 상기 프로그램 금지 셀과 연결되는 비트라인에 프로그램 금지 전압을 인가하고, 상기 프로그램 금지 전압을 상기 프로그램 금지 셀로 전달하는 드레인 셀렉트 트랜지스터의 상기 드레인 셀렉트 라인에 상기 채널 영역의 목표 프리차지 레벨보다 문턱전압만큼 높은 셀렉트 전압을 인가하도록 구성되는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 채널 영역이 프리차지될 때, 상기 프로그램 금지 셀과 함께 동일한 스트링에 포함되는 메모리 셀들 중 비트라인과 전기적으로 연결되는 메모리 셀들의 채널 영역들이 상기 동작 회로에 의해 프리차지되는 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 선택된 워드라인이 포함된 워드라인 그룹이 상기 드레인 셀렉트 라인과 가까울수록 상기 채널 영역의 프리차지 레벨이 낮아지도록 상기 제어 회로가 상기 동작 회로를 제어하는 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 워드라인 그룹이 하나의 워드라인을 포함하는 반도체 메모리 장치.
  17. 제 12 항에 있어서,
    상기 워드라인 그룹들 중 상기 드레인 셀렉트 라인과 가까운 워드라인 그룹일수록 더 많은 워드라인들을 포함하는 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 드레인 셀렉트 라인보다 상기 소스 셀렉트 라인과 가까운 워드라인 그룹들은 하나의 워드라인을 포함하고, 상기 소스 셀렉트 라인보다 상기 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 적어도 2개 이상의 워드라인들을 포함하는 반도체 메모리 장치.
  19. 제 12 항에 있어서,
    상기 드레인 셀렉트 라인보다 상기 소스 셀렉트 라인과 가까운 워드라인 그룹들은 동일한 수의 워드라인을 포함하고, 상기 소스 셀렉트 라인보다 상기 드레인 셀렉트 라인과 가까운 워드라인 그룹들은 상기 드레인 셀렉트 라인과 더 가까울수록 더 많은 수의 워드라인들을 포함하는 반도체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 동작 회로는 상기 워드라인 그룹들 중 상기 드레인 셀렉트 라인보다 상기 소스 셀렉트 라인과 가까운 워드라인 그룹들에 포함되는 메모리 셀들의 프로그램 동작을 실시할 때, 워드라인 그룹의 구분 없이 프로그램 금지 셀의 채널 영역이 정해진 레벨로 프리차지하도록 구성되는 반도체 메모리 장치.
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