KR20150012768A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법은 메모리 셀들을 셀렉트 트랜지스터로 사용하기 위해 메모리 셀들의 문턱전압을 상승시킬 때 최외각 메모리 셀의 문턱전압이 가장 크게 상승하도록 함으로써 누설전류를 감소시키고 채널 부스팅 레벨을 증가시켜 프로그램 디스터번스 현상의 영향을 감소시킬 수 있다.

Description

반도체 메모리 장치 및 그것의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
다양한 원인들로 인해, 반도체 메모리 장치의 신뢰성이 저하된다.
반도체 메모리 장치가 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 높은 데이터 신뢰성을 갖는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 셀 스트링은 데이터를 저장하도록 구성된 제1 메모리 셀들, 및 상기 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터를 저장하도록 구성된 제1 메모리 셀들, 및 상기 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 셀 스트링, 및 상기 제2 메모리 셀들 중 상기 제1 메모리 셀들로부터의 거리가 가장 먼 메모리 셀의 문턱전압이 가장 커지도록 상기 제2 메모리 셀들을 프로그램하는 주변회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 데이터를 저장하도록 구성된 제1 메모리 셀들, 및 상기 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 셀 스트링이 제공되는 단계, 상기 제2 메모리 셀들 중 상기 제1 메모리 셀들로부터의 거리가 가장 먼 메모리 셀의 문턱전압이 가장 커지도록 상기 제2 메모리 셀들을 프로그램하는 단계, 및 상기 제1 메모리 셀들 중 선택된 메모리 셀을 프로그램하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 메모리 셀들을 셀렉트 트랜지스터로 사용하기 위해 메모리 셀들의 문턱전압을 상승시킬 때 최외각 메모리 셀의 문턱전압이 가장 크게 상승하도록 함으로써 누설전류를 감소시키고 채널 부스팅 레벨을 증가시켜 프로그램 디스터번스 현상의 영향을 감소시킬 수 있다.
따라서 데이터의 신뢰성을 향상시킬 수 있고, 또한 수율 및 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3a 내지 도 3c는 도 2에 도시된 드레인 셀렉트 셀들의 문턱전압과 채널 부스팅의 관계를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 도 8에 도시된 단계 210를 상세히 설명하기 위한 흐름도이다.
도 10은 도 8에 도시된 단계 220을 상세히 설명하기 위한 흐름도이다.
도 11은 도 8에 도시된 반도체 메모리 장치의 동작 방법을 상세히 설명하기 위한 흐름도이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다.
도 2를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 셀들(SS1~SSC3), 복수의 메모리 셀들(C01~Cn1), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 셀들(DSC1~DSC3)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 셀들(SS1~SSC3, DSC1~DSC3) 사이에 직렬로 연결된다. 소스 셀렉트 셀들(SS1~SSC3)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 셀들(DSC1~DSC3)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 설명의 편의를 위해 소스 셀렉트 셀들과 드레인 셀렉트 셀들의 개수는 각각 3개인 것으로 하였으나, 개수가 이에 한정되는 것은 아니다.
드레인 셀렉트 셀들(DSC1~DSC3) 및 소스 셀렉트 셀들(SS1~SSC3)은 메모리 셀들(C01~Cn1)과 구조가 동일하다. 드레인 셀렉트 셀들(DSC1~DSC3) 및 소스 셀렉트 셀들(SS1~SSC3)은 주변회로(PERI)에 의해 프로그램되어 문턱전압이 상승한다. 문턱전압이 상승된 드레인 셀렉트 셀들(DSC1~DSC3) 및 소스 셀렉트 셀들(SS1~SSC3)은 셀렉트 트랜지스터로서 동작한다. 드레인 셀렉트 셀들(DSC1~DSC3)의 게이트는 드레인 셀렉트 라인(DSL)에 연결되어 있고 소스 셀렉트 셀들(SS1~SSC3)의 게이트는 소스 셀렉트 라인(SSL)에 연결되어 있으므로, 드레인 셀렉트 셀들(DSC1~DSC3)과 소스 셀렉트 셀들(SS1~SSC3)은 각각 동시에 프로그램된다. 도 2에서는 드레인 셀렉트 트랜지스터와 소스 셀렉트 트랜지스터가 드레인 셀렉트 셀들(DSC1~DSC3)과 소스 셀렉트 셀들(SS1~SSC3)로 구현된 것을 예로 들어 설명하였으나, 드레인 셀렉트 트랜지스터만 드레인 셀렉트 셀들(DSC1~DSC3)로 구현되고 소스 셀렉트 트랜지스터는 종래와 같이 트랜지스터로 구현되는 것도 가능하고, 소스 셀렉트 트랜지스터만 소스 셀렉트 셀들(SS1~SSC3)로 구현되고 드레인 셀렉트 트랜지스터는 종래와 같이 트랜지스터로 구현되는 것도 가능하다.
다수의 스트링들(ST1~STk)은 기판에 수직한 방향으로 배치됨으로써 3차원으로 구현되는 것도 가능하다.
실시예로서, 드레인 셀렉트 셀들(DSC1~DSC3) 중 제1 드레인 셀렉트 셀(DSC1)과 제2 드레인 셀렉트 셀(DSC2) 사이의 거리가 제2 드레인 셀렉트 셀(DSC2)과 제3 드레인 셀렉트 셀(DSC3) 사이의 거리보다 길게 형성될 수 있다. 또는 제2 드레인 셀렉트 셀(DSC2)과 제3 드레인 셀렉트 셀(DSC3) 사이의 거리가 제1 드레인 셀렉트 셀(DSC1)과 제2 드레인 셀렉트 셀(DSC2) 사이의 거리 보다 길게 형성될 수 있다.
실시예로서, 드레인 셀렉트 셀들(DSC1~DSC3)에 인접한 메모리 셀들(Cn1~Cnk)은 데이터가 저장되지 않는 더미 메모리 셀들일 수 있다. 또는 메모리 셀들(Cn1~Cnk)과 드레인 셀렉트 셀들(DSC1) 사이에 더미 메모리 셀들(미도시)을 더 포함할 수도 있다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
주변회로(PERI)는 제어회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150), 및 입출력 회로(160)를 포함한다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 특히, 제어 회로(120)는 드레인 셀렉트 트랜지스터로서 사용하기 위해 드레인 셀렉트 셀들(DSC1~DSC3)을 프로그램하기 전에 더미 메모리 셀들(Cn1~Cnk)을 먼저 프로그램하도록 전압 제어 신호(VCON) 및 로우 어드레스 신호(RADD)를 출력할 수 있다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압을 글로벌 라인들로 출력한다. 특히, 전압 생성 회로는 드레인 셀렉트 트랜지스터로서 사용하기 위해 드레인 셀렉트 셀들(DSC1~DSC3)을 프로그램할 때 선택된 페이지의 메모리 셀들에 패스 전압이 인가되지 않고 바로 프로그램 전압이 인가되도록 프로그램 전압을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로로부터 글로벌 워드라인을 통해 프로그램 전압이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로로부터 글로벌 워드라인들을 통해 패스 전압이 인가된다. 이에 따라, 선택된 셀(C01)에 데이터가 프로그램 전압에 의해 저장된다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지한다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다.
도 3a 내지 도 3c는 도 2에 도시된 드레인 셀렉트 셀들의 문턱전압과 채널 부스팅의 관계를 설명하기 위한 도면이다.
드레인 셀렉트 셀들(DSC1~DSC3)은 게이트가 드레인 셀렉트 라인에 연결된다. 드레인 셀렉트 셀들(DSC1~DSC3)은 동시에 프로그램되어 문턱전압이 상승한다. 따라서 일반적인 방법으로는 드레인 셀렉트 셀들(DSC1~DSC3)의 평균 문턱전압은 조절할 수 있어도, 각 드레인 셀렉트 셀의 문턱전압을 조절하는 것은 쉽지 않다.
도 3a를 참조하면, 제1 및 제2 드레인 셀렉트 셀(DSC1, DSC2)에 전자가 5개 트랩되고 제3 드레인 셀렉트 셀(DSC3)에 전자가 2개 트랩된다. 제1 및 제2 드레인 셀렉트 셀(DSC1, DSC2)의 문턱전압이 제3 드레인 셀렉트 셀(DSC3)의 문턱전압 보다 크다.
도 3b를 참조하면, 제1 및 제3 드레인 셀렉트 셀(DSC1, DSC3)에 전자가 5개 트랩되고 제3 드레인 셀렉트 셀(DSC2)에 전자가 2개 트랩된다. 제1 및 제3 드레인 셀렉트 셀(DSC1, DSC3)의 문턱전압이 제2 드레인 셀렉트 셀(DSC2)의 문턱전압 보다 크다.
도 3c를 참조하면, 제2 및 제3 드레인 셀렉트 셀(DSC2, DSC3)에 전자가 5개 트랩되고 제1 드레인 셀렉트 셀(DSC1)에 전자가 2개 트랩된다. 제2 및 제3 드레인 셀렉트 셀(DSC2, DSC3)의 문턱전압이 제1 드레인 셀렉트 셀(DSC1)의 문턱전압 보다 크다.
위의 3가지 경우에 드레인 셀렉트 셀들(DSC1~DSC3)의 평균 문턱전압은 모두 같지만 각 드레인 셀렉트 셀의 문턱전압은 다르다.
제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 작을 때 누설전류가 가장 크다. 누설전류가 클수록 채널 부스팅 레벨이 낮아진다. 따라서 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 작을 때 채널 부스팅 레벨이 가장 낮다. 프로그램 동작 시에 채널 부스팅 레벨이 낮으면 프로그램 디스터번스 현상에 취약할 수 있다. 따라서 프로그램 디스터번스 현상에 유리하도록 최외각 드레인 셀렉트 셀의 문턱전압을 상승시킬 필요가 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 드레인 셀렉트 셀들(DSC1~DSC3)을 드레인 셀렉트 트랜지스터로 사용하기 위해, 선택된 메모리 셀들에 프로그램 동작을 수행하기 전에 드레인 셀렉트 셀들(DSC1~DSC3)의 문턱전압을 상승시킨다. 이를 위해 먼저 드레인 셀렉트 셀들(DSC1~DSC3)을 포함한 셀 스트링의 모든 메모리 셀들의 게이트에 패스 전압(Vpass)을 인가한다. 그 다음 드레인 셀렉트 셀들(DSC1~DSC3)의 게이트에 프로그램 전압(Vpgm)을 인가한다. 이 경우에는 드레인 셀렉트 셀들(DSC1~DSC3)이 접지되는 정도가 같기 때문에 특별히 제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 낮을 가능성이 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 5를 참조하면, 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압을 상승시키기 위해, 주변회로는 드레인 셀렉트 셀들(DSC1~DSC3)의 프로그램 동작을 수행할 때 드레인 셀렉트 셀들(DSC1~DSC3)의 게이트에 패스전압을 인가함 없이 바로 프로그램전압(Vpgm)을 인가한다.
이 경우 제3 드레인 셀렉트 셀(DSC3), 제2 드레인 셀렉트 셀(DSC2), 제1 드레인 셀렉트 셀(DSC1) 순서로 접지되는 정도가 크다. 따라서 제3 드레인 셀렉트 셀(DSC3)이 가장 프로그램 동작이 잘 수행되기 때문에 제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 가장 크게 상승한다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 6을 참조하면, 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압을 상승시키기 위해, 드레인 셀렉트 셀들(DSC1~DSC3) 중 제1 드레인 셀렉트 셀(DSC1)과 제2 드레인 셀렉트 셀(DSC2) 사이의 거리가 제2 드레인 셀렉트 셀(DSC2)과 제3 드레인 셀렉트 셀(DSC3) 사이의 거리보다 길게 형성된 셀 스트링에 프로그램 동작을 수행한다. 또는 제2 드레인 셀렉트 셀(DSC2)과 제3 드레인 셀렉트 셀(DSC3) 사이의 거리가 제1 드레인 셀렉트 셀(DSC1)과 제2 드레인 셀렉트 셀(DSC2) 사이의 거리 보다 길게 형성된 셀 스트링에 프로그램 동작을 수행할 수 있다.
이 경우 제3 드레인 셀렉트 셀(DSC3), 제2 드레인 셀렉트 셀(DSC2), 제1 드레인 셀렉트 셀(DSC1) 순서로 채널이 접지되는 정도가 크다. 따라서 제3 드레인 셀렉트 셀(DSC3)이 가장 프로그램 동작이 잘 수행되기 때문에 제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 가장 크게 상승한다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 개념도이다.
도 7을 참조하면, 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압을 상승시키기 위해, 드레인 셀렉트 셀들(DSC1~DSC3)의 프로그램 동작을 수행하기 전에 제1 드레인 셀렉트 셀(DSC1)에 인접한 더미 메모리 셀(Cn1)의 프로그램 동작을 먼저 수행한다.
이 경우 제1 드레인 셀렉트 셀(DSC1)의 프로그램 동작은 억제되고 제3 드레인 셀렉트 셀(DSC3)의 프로그램 동작은 더 활성화되므로 제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 가장 크게 상승한다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 드레인 셀렉트 셀들(DSC1~DSC3)을 드레인 셀렉트 트랜지스터로 사용하기 위해 드레인 셀렉트 셀들(DSC1~DSC3)의 문턱전압을 상승시킬 때 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압이 가장 크게 상승하도록 함으로써 누설전류를 감소시키고 채널 부스팅 레벨을 증가시켜 프로그램 디스터번스 현상의 영향을 감소시킬 수 있다.
실시예로서, 도 5, 도 6, 및 도 7에서 설명한 방법을 모두 사용함으로써 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압을 더 크게 상승시킬 수 있다. 즉, 드레인 셀렉트 셀들(DSC1~DSC3) 중 제1 드레인 셀렉트 셀(DSC1)과 제2 드레인 셀렉트 셀(DSC2) 사이의 거리가 제2 드레인 셀렉트 셀(DSC2)과 제3 드레인 셀렉트 셀(DSC3) 사이의 거리보다 길게 형성된 셀 스트링에 프로그램 동작을 수행하되, 드레인 셀렉트 셀들(DSC1~DSC3)의 프로그램 동작을 수행하기 전에 제1 드레인 셀렉트 셀(DSC1)에 인접한 더미 메모리 셀(Cn1)의 프로그램 동작을 먼저 수행하고, 드레인 셀렉트 셀들(DSC1~DSC3)의 프로그램 동작을 수행할 때 드레인 셀렉트 셀들(DSC1~DSC3)의 게이트에 패스전압을 인가함 없이 바로 프로그램전압(Vpgm)을 인가한다. 이렇게 함으로써 도 5, 도 6 또는 도 7에서 설명한 방법들 중 하나를 사용할 때보다 최외각 드레인 셀렉트 셀인 제3 드레인 셀렉트 셀(DSC3)의 문턱전압을 더 크게 상승시킬 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 먼저 데이터를 저장하도록 구성된 제1 메모리 셀들, 및 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고, 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 셀 스트링이 제공된다(S210). 내부 라인은 비트라인 또는 소스라인을 포함한다. 제2 메모리 셀들은 비트라인과 제1 메모리 셀들을 연결하기 위한 드레인 셀렉트 셀들 또는 소스라인과 제1 메모리 셀들을 연결하기 위한 소스 셀렉트 셀들을 포함한다.
다음으로, 제2 메모리 셀들 중 제1 메모리 셀들로부터의 거리가 가장 먼 메모리 셀의 문턱전압이 가장 커지도록 제2 메모리 셀들을 프로그램한다(S220).
그 다음, 제1 메모리 셀들 중 선택된 메모리 셀을 프로그램한다(S230).
따라서 최외각 셀렉트 셀의 문턱전압이 가장 크게 상승하도록 함으로써 누설전류를 감소시키고 채널 부스팅 레벨을 증가시켜 프로그램 디스터번스 현상의 영향을 감소시킬 수 있다.
도 9는 도 8에 도시된 단계 210를 상세히 설명하기 위한 흐름도이다.
도 9를 참조하면, 단계 210에서 제2 메모리 셀들 중 어느 두 개의 메모리 셀들 사이의 거리가 다른 메모리 셀들 사이의 거리보다 크게 형성된 셀 스트링이 제공(S212)될 수 있다.
이 경우 셀의 채널이가 커짐으로써최외각 드레인 셀렉트 셀의 도 10은 도 8에 도시된 단계 220을 상세히 설명하기 위한 흐름도이다.
도 10을 참조하면, 제2 메모리 셀들에 프로그램 동작을 수행할 때 제2 메모리 셀들의 게이트에 패스전압을 인가함 없이 바로 프로그램 전압을 인가한다(S222).
이 경우 최외각 드레인 셀렉트 셀의 채널이 접지되는 정도가 커짐으로써 최외각 드레인 셀렉트 셀의 문턱전압이 크게 상승한다.
도 11은 도 8에 도시된 반도체 메모리 장치의 동작 방법을 상세히 설명하기 위한 흐름도이다.
도 11을 참조하면, 단계 210을 수행한 후 단계 220을 수행하기 전에 즉, 제2 메모리 셀들의 프로그램 동작을 수행하기 전에 제1 메모리 셀들 중 제2 메모리 셀들에 인접한 적어도 하나의 더미 메모리 셀의 프로그램 동작을 수행한다(S310).
이 경우 더미 메모리 셀에 인접한 제2 메모리 셀의 프로그램 동작은 억제되고 최외각 제2 메모리 셀의 프로그램 동작은 더 활성화되므로 최외각 드레인 셀렉트 셀의 문턱전압이 크게 상승한다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 14에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 MB1~MBm: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 공급 회로
140: 페이지 버퍼 그룹 150: 컬럼 디코더
160: 입출력 회로

Claims (20)

  1. 데이터를 저장하도록 구성된 제1 메모리 셀들; 및
    상기 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고,
    상기 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 것을 특징으로 하는 셀 스트링.
  2. 제1항에 있어서, 상기 제2 메모리 셀들 중 상기 제1 메모리 셀들로부터의 거리가 가장 먼 메모리 셀의 문턱전압이 가장 커지도록 상기 제2 메모리 셀들이 프로그램되는 것을 특징으로 하는 셀 스트링.
  3. 제1항에 있어서, 상기 제2 메모리 셀들은
    비트라인과 상기 제1 메모리 셀들 사이에 위치하는 것을 특징으로 하는 셀 스트링.
  4. 제1항에 있어서, 상기 제2 메모리 셀들은
    소스라인과 상기 제1 메모리 셀들 사이에 위치하는 것을 특징으로 하는 셀 스트링.
  5. 제1항에 있어서, 상기 제2 메모리 셀들은
    비트라인과 상기 제1 메모리 셀들 사이 및 소스라인과 상기 제1 메모리 셀들 사이에 위치하는 것을 특징으로 하는 셀 스트링.
  6. 제1항에 있어서, 상기 제2 메모리 셀들에는 프로그램 동작 시 패스전압이 인가됨 없이 바로 프로그램전압이 인가되는 것을 특징으로 하는 셀 스트링.
  7. 제1항에 있어서, 상기 제2 메모리 셀들 중 어느 두 개의 메모리 셀들 사이의 거리가 다른 메모리 셀들 사이의 거리보다 크게 형성되는 것을 특징으로 하는 셀 스트링.
  8. 제1항에 있어서, 상기 제1 메모리 셀들 중 상기 제2 메모리 셀들에 인접한 적어도 하나의 메모리 셀은 더미 메모리 셀인 것을 특징으로 하는 셀 스트링.
  9. 제7항에 있어서, 상기 더미 메모리 셀은 상기 제2 메모리 셀들 보다 먼저 프로그램되는 것을 특징으로 하는 셀 스트링.
  10. 데이터를 저장하도록 구성된 제1 메모리 셀들, 및 상기 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 셀 스트링; 및
    상기 제2 메모리 셀들 중 상기 제1 메모리 셀들로부터의 거리가 가장 먼 메모리 셀의 문턱전압이 가장 커지도록 상기 제2 메모리 셀들을 프로그램하는 주변회로를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 셀 스트링에서
    상기 제2 메모리 셀들은
    비트라인과 상기 제1 메모리 셀들 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 셀 스트링에서
    상기 제2 메모리 셀들은
    소스라인과 상기 제1 메모리 셀들 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항에 있어서, 상기 셀 스트링에서
    상기 제2 메모리 셀들은
    비트라인과 상기 제1 메모리 셀들 사이 및 소스라인과 상기 제1 메모리 셀들 사이에 위치하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서, 상기 주변회로는
    프로그램 동작 시 상기 제2 메모리 셀들에 패스전압을 인가함 없이 바로 프로그램전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항에 있어서, 상기 셀 스트링에서
    상기 제2 메모리 셀들 중 어느 두 개의 메모리 셀들 사이의 거리가 다른 메모리 셀들 사이의 거리보다 크게 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제10항에 있어서, 상기 셀 스트링에서
    상기 제1 메모리 셀들 중 상기 제2 메모리 셀들에 인접한 적어도 하나의 메모리 셀은 더미 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서, 상기 주변회로는
    상기 제2 메모리 셀들을 프로그램하기 전에 상기 더미 메모리 셀을 프로그램하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 데이터를 저장하도록 구성된 제1 메모리 셀들, 및 상기 제1 메모리 셀들과 내부 라인과의 연결회로로 동작하기 위해 프로그램되는 제2 메모리 셀들을 포함하고, 상기 제2 메모리 셀들의 컨트롤 게이트가 하나로 연결되어 있는 셀 스트링이 제공되는 단계;
    상기 제2 메모리 셀들 중 상기 제1 메모리 셀들로부터의 거리가 가장 먼 메모리 셀의 문턱전압이 가장 커지도록 상기 제2 메모리 셀들을 프로그램하는 단계; 및
    상기 제1 메모리 셀들 중 선택된 메모리 셀을 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제18항에 있어서, 상기 제2 메모리 셀들을 프로그램하는 단계에서,
    상기 제2 메모리 셀들에 패스전압을 인가함 없이 바로 프로그램전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제18항에 있어서, 상기 제2 메모리 셀들을 프로그램하기 전에,
    상기 제1 메모리 셀들 중 상기 제2 메모리 셀들에 인접한 적어도 하나의 더미 메모리 셀을 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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