KR20130107557A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 메모리 장치는, 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들과, 상기 셀 스트링들 중 적어도 두개의 셀 스트링들이 각각 선택 트랜지스터를 통해서 하나의 비트라인에 연결되는 메모리 셀 어레이, 선택된 메모리 셀을 프로그램하기 위한 주변회로, 및 프로그램 동작시에 프로그램을 금지시켜야 하는 비선택된 셀 스트링들의 채널을 프리차지시킨 후, 상기 비선택된 셀 스트링들의 드레인 선택 트랜지스터를 턴 오프 시킨 상태에서 상기 워드라인들에 패스전압이 인가되게 하여 상기 비선택된 셀 스트링의 채널을 1차 부스팅시키고, 상기 비트라인에 제 1 전압을 인가하여 상기 턴 오프 상태인 비선택된 셀 스트링들의 드레인 선택 트랜지스터들과 비트라인간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시켜 프로그램 금지시키기 위해 상기 주변회로를 제어하도록 구성된 제어회로를 포함한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of operating the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어, 고밀도 메모리에 대한 요구가 계속되고 있다. 특히, 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
하지만, 새로운 구조에 의한 공정의 불안정성 및/또는 제품의 신뢰성 저하 등의 문제점들이 발생되어, 이러한 문제점들을 해결하기 위한 많은 연구들이 진행되고 있다.
본 발명의 실시 예는 3차원 반도체 메모리 장치에서 프로그램을 실시할 때, 비선택된 메모리 셀이 받는 패스 전압으로 인한 디스터번스를 최소화 하기 위한 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는, 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들과, 상기 셀 스트링들 중 적어도 두개의 셀 스트링들이 각각 선택 트랜지스터를 통해서 하나의 비트라인에 연결되는 메모리 셀 어레이, 선택된 메모리 셀을 프로그램하기 위한 주변회로, 및 프로그램 동작시에 프로그램을 금지시켜야 하는 비선택된 셀 스트링들의 채널을 프리차지시킨 후, 상기 비선택된 셀 스트링들의 드레인 선택 트랜지스터를 턴 오프 시킨 상태에서 상기 워드라인들에 패스전압이 인가되게 하여 상기 비선택된 셀 스트링의 채널을 1차 부스팅시키고, 상기 비트라인에 제 1 전압을 인가하여 상기 턴 오프 상태인 비선택된 셀 스트링들의 드레인 선택 트랜지스터들과 비트라인간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시켜 프로그램 금지시키기 위해 상기 주변회로를 제어하도록 구성된 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치는, 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들과, 상기 셀 스트링들 각각이 소오스 선택 트랜지스터를 통해 공통 소오스 라인에 연결되고, 상기 셀 스트링들 중 적어도 두개의 셀 스트링들이 각각 드레인 선택 트랜지스터를 통해서 하나의 비트라인에 연결되는 메모리 셀 어레이, 선택된 메모리 셀을 프로그램하기 위한 주변회로, 및 프로그램 동작시에 프로그램을 금지 시켜야 하는 비선택된 셀 스트링들의 채널을 프리차지시킨 후, 상기 비선택된 셀 스트링들의 소오스 선택 트랜지스터를 턴 오프 시킨 상태에서 상기 워드라인들에 패스전압이 인가되게 하여 상기 비선택된 셀 스트링의 채널을 1차 부스팅시키고, 상기 공통 소오스 라인에 제 1 전압을 인가하여 상기 턴 오프 상태인 비선택된 셀 스트링들의 소오스 선택 트랜지스터들과 상기 공통 소오스 라인 간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅 시켜 프로그램 금지시키기 위해 상기 주변회로를 제어하도록 구성된 제어회로를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 하나의 비트라인에 연결되는 드레인 선택 트랜지스터들 각각과 연결되는 셀 스트링들의 채널을 프리차지시키는 단계, 상기 셀 스트링들 중 비선택된 셀 스트링들에 연결된 드레인 선택 트랜지스터들을 턴 오프 시킨 상태에서, 상기 셀 스트링들에 연결되는 워드라인에 패스전압을 인가하여 상기 비선택된 셀 스트링들의 채널을 1차 부스팅시키는 단계, 상기 셀 스트링들 중 비선택된 셀 스트링들에 연결된 드레인 선택 트랜지스터들을 턴 오프 시킨 상태에서, 상기 비트라인에 제 1 전압을 인가하여 상기 비선택된 셀 스트링들의 드레인 선택 트랜지스터들과 상기 비트라인간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시키는 단계, 및 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하여 프로그램을 실시하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작방법은, 하나의 비트라인에 연결되는 드레인 선택 트랜지스터들 각각과 연결되는 셀 스트링들의 채널을 비트라인을 통해 입력되는 전압을 이용하여 프리차지시키는 단계, 상기 셀 스트링들 중 비선택된 셀 스트링들과 공통 소오스 라인 사이에 각각 연결되는 소오스 선택 트랜지스터들을 턴 오프 시킨 상태에서, 상기 셀 스트링들에 연결되는 워드라인에 패스전압을 인가하여 상기 비선택된 셀 스트링들의 채널을 1차 부스팅시키는 단계, 상기 셀 스트링들 중 비선택된 셀 스트링들의 소오스 선택 트랜지스터 들을 턴 오프 시킨 상태에서, 상기 공통 소오스 라인에 제 1 전압을 인가하여 상기 비선택된 셀 스트링들의 소오스 선택 트랜지스터들과 상기 공통 소오스 라인 간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시키는 단계, 및 프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하여 프로그램을 실시하는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 프로그램 동작시에 비선택된 셀 스트링의 채널을 부스팅시킬 때, 낮은 패스전압을 사용하고 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 사용하여 셀 스트링의 채널을 부스팅시킴으로써, 비선택된 셀 스트링에 연결된 메모리 셀들이 높은 패스전압으로 인해서 받는 디스터번스 영향을 최소화 한다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 2는 도1의 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 3은 하나의 비트라인에 연결되는 셀 스트링들을 설명하기 위한 회로도이다.
도 4는 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도이다.
도 6a 내지 도 6c는 프로그램 동작을 실시하는 동안 프로그램 금지 셀 스트링의 채널 상태를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명을 설명하기 위한 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이(110)를 포함한다.
상기 메모리 셀 어레이(110)는 3차원 구조를 갖도록 형성되는 것으로, 상세한 설명은 이후에 하기로 한다.
그리고 반도체 메모리 장치(100)는 상기 메모리 셀들을 프로그램하거나, 상기 메모리 셀에 저장된 데이터를 독출하기 위한 주변 회로 그룹(130 내지 170)과, 상기 주변 회로 그룹(130 내지 170)을 제어하기 위한 제어회로(120)를 포함한다.
상기 주변 회로 그룹(130 내지 170)은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160) 및 IO 회로(170)를 포함한다.
전압 공급 회로(130)는 제어회로(120)로부터의 전압 제어 신호와 동작 모드 신호(PGM, READ, ERASE)등에 응답하여 프로그램, 독출 또는 소거를 위한 동작 전압, 예를 들어 프로그램 전압(Vpgm), 독출전압(Vread), 패스전압(Vpass) 또는 소거 전압(Verase) 등을 생성한다.
X 디코더(140)는 제어회로(120)로부터 입력되는 로우 어드레스(RADD)에 따라서 메모리 셀 어레이(110) 내의 복수개의 메모리 블록(BK)들 중 하나를 선택하고, 선택된 메모리 블록(BK)의 워드라인들 및 선택라인과 글로벌 라인들을 각각 연결시켜 동작 전압이 전달되게 한다.
페이지 버퍼 그룹(150)은 비트라인들 중 적어도 하나의 비트라인에 각각 연결되는 페이지 버퍼들을 포함하며, 페이지 버퍼들은 제어회로(120)로부터의 페이지 버퍼 제어신호(PB SIGNALS)들에 응답하여 프로그램, 독출 또는 소거 동작시에 동작한다.
3차원 구조의 상기 메모리 셀 어레이(110)는 다음과 같이 구성된다.
도 2는 도1의 메모리 셀 어레이를 설명하기 위한 사시도이다.
도 2는 3차원 구조의 메모리 셀 어레이 중 하나의 셀 스트링만을 나타낸 것으로, 도면을 보기 쉽게 하기 위하여 도전 부분만을 도시하였으며, 절연 부분의 도시는 생략했다.
도 2를 참조하면, 파이프 게이트(Pipe Gate)의 위에 PC를 구성하고, PC의 위에 U자형의 필러가 구성되고, U자 형의 필러에 각각 수평방향으로 형성되는 제 0 내지 제 3 워드라인(WL0 내지 WL3)과 제 4 내지 제 7 워드라인(WL4 내지 WL7)이 쌓여 있는 형태로 구성된다.
그리고 드레인 선택 라인(DSL1) 및 소오스 선택 라인(SSL1)이 U 자형 필러를 둘러싸고 수평 방향으로 각각 생성된다.
상기 제 0 내지 제 7 워드라인(WL0 내지 WL7)과 필러가 접촉되는 부분이 트랩 챠지형 메모리 셀이 되고, 드레인 선택 라인 및 소오스 선택 라인과 필러가 접촉되는 부분이 드레인 선택 트랜지스터와 소오스 선택 트랜지스터가 된다. 상기 U 자형 필러는 채널의 역할을 하게 된다. 그리고 소오스 선택 트랜지스터가 되는 부분의 필러의 끝 부분은 공통 소오스 라인(CSL)이 연결된다. 공통 소오스 라인(CSL)은 복수개의 셀 스트링들이 모두 공유한다.
한편, PC 부분은 U 자형 필러를 서로 연결해 주기 위해 트랜지스터 형태로 구성되며, 파이프 게이트에 전원을 입력하여 U 자형 필러가 서로 연결되도록 해야만 하나의 셀 스트링으로서 동작을 할 수 있다.
또한, 3차원 구조의 메모리 셀 어레이(110)는 하나의 비트라인에 두개 이상의 셀 스트링이 연결되는 멀티 스트링 형태로 구성된다.
본 발명의 실시 예에서는 하나의 비트라인에 8 개의 셀 스트링이 연결된다고 가정하고, 이를 2차원 회로로 나타내면 다음과 같다.
도 3은 하나의 비트라인에 연결되는 셀 스트링들을 설명하기 위한 회로도이다.
도 3을 참조하면, 하나의 비트라인(Bit Line; BL)에 8 개의 셀 스트링(ST1 내지 ST8)이 연결되어 있다.
각각의 셀 스트링은 동일한 구조를 가지고 있으며, 대표적으로 제 1 셀 스트링(ST1)을 설명하면 다음과 같다.
제 1 셀 스트링(ST1)은 제 1 소오스 선택 트랜지스터(SST1)와 제 1 드레인 선택 트랜지스터(DST1)의 사이에 제 0 내지 제 3 메모리 셀(C0 내지 C3)과, 파이프 컨트롤 트랜지스터(PCT) 및 제 4 내지 제 7 메모리 셀(C4 내지 C7)이 직렬로 연결된다.
제 1 소오스 선택 트랜지스터(SST1)의 게이트에는 제 1 소오스 선택 라인(SSL1)이 연결되고, 제 1 선택 트랜지스터(DST1)의 게이트에는 제 1 드레인 선택 라인(DSL1)이 연결된다.
그리고 제 0 내지 제 7 메모리 셀(C0 내지 C7)에는 각각 제 0 내지 제 7 워드라인(WL0 내지 WL7)이 연결되고, 파이프 컨트롤 트랜지스터(PCT)의 게이트에는 파이프 컨트롤 게이트(PCG) 라인이 연결된다.
제 2 내지 제 8 셀 스트링(ST2 내지 ST8)도 제 1 셀 스트링(ST1)과 유사한 회로로 구성된다. 다만 제 2 내지 제 8 셀 스트링(ST2 내지 ST8) 각각에 연결되는 제 2 내지 제 8 소오스 선택 트랜지스터(SST2 내지 SST8)의 게이트에는 각각 제 2 내지 제 8 소오스 선택 라인(SSL2 내지 SSL8)이 연결되고, 제 2 내지 제 8 드레인 선택 트랜지스터(DST2 내지 DST8)의 게이트에는 각각 제 2 내지 제 8 드레인 선택 라인(DSL2 내지 DSL8)이 연결된다.
제 1 내지 제 8 드레인 선택 트랜지스터(DST1 내지 DST8)의 드레인은 비트라인(BL)에 공통 연결되고, 제 1 내지 제 8 소오스 선택 트랜지스터(SST1 내지 SST8)의 소오스는 공통 소오스 라인(CSL)에 공통 연결된다.
상기한 반도체 메모리 장치에서 프로그램을 실시할 때는 선택된 셀 스트링을 제외한 나머지 비선택된 셀 스트링들은 프로그램 금지를 시켜야 한다.
예를 들어, 제 1 셀 스트링(ST1)을 선택한 경우에 나머지 제 2 내지 제 8 셀 스트링(ST2 내지 ST8)은 프로그램 금지를 위해서 부스팅을 시킨다.
비선택된 셀 스트링의 채널을 프리차지한 후, 비선택된 워드라인에 프로그램 패스 전압(Vpass)이 인가되고, 선택된 워드라인에 프로그램 전압(Vpgm)이 인가됨에 따라 채널 전압을 부스팅 시켜 프로그램 금지를 시킨다.
본 발명의 실시 예에 따른 3차원 구조의 메모리 셀 어레이(110)는 하나의 비트라인에 연결되는 셀 스트링이 8개 이므로 프로그램 동작시에, 하나의 셀 스트링이 프로그램 금지되는 횟수는 7번이다. 그만큼 프로그램 금지로 인해서 메모리 셀들이 디스터번스 영향을 많이 받는 것을 의미한다. 특히 패스전압(Vpass)으로 인한 디스터번스 영향을 많이 받게 된다.
패스전압(Vpass)으로 인한 디스터번스 영향은 패스전압(Vpass)의 전압 레벨이 클수록 더 커진다. 그러나 디스터번스 영향을 줄이기 위해서 패스전압(Vpass)을 낮춘다면 부스팅이 충분히 일어나지 않아 프로그램 금지가 되지 않는 문제가 생길 수도 있다.
따라서 본 발명의 실시 예에서는 낮은 패스 전압을 사용하면서도, 부스팅이 충분히 일어날 수 있도록 게이트 유기 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL) 현상을 이용하는 방법을 제공한다.
먼저 GIDL 현상에 대해서 설명하면 다음과 같다.
3차원 구조의 반도체 메모리 장치는 메모리 블록을 소거할 때 GIDL 현상을 사용한다.
도 4는 3차원 반도체 메모리 장치의 소거 동작을 설명하기 위한 타이밍도이다.
3차원 반도체 메모리 장치의 메모리 셀들은 U자형 필러, 즉 파이프라인을 중심으로 메모리 셀들이 3차원적인 구조로 생성되어 있으므로, 기판 또는 P 웰이 별도로 존재하지 않는다. 따라서 기판 또는 P 웰에 소거 전압을 인가하여 메모리 셀을 소거하는 2차원 반도체 메모리 장치의 소거 방법을 사용할 수 없다.
이에 따라서 도 4와 같이 GIDL 현상을 사용한 소거 방법을 사용한다.
도 4를 참조하면, 먼저 제 1 시간(T1) 동안 공통 소오스 라인(CSL)에 전압을 인가하기 시작하여 프리차지 전압(Vepre)을 인가한다. 이때 제 1 내지 제 8 소오스 선택 라인(SSL1 내지 SSL8)은 0V로 유지한다. 즉 제 1 내지 제 8 소오스 선택 트랜지스터는 턴 오프 시킨다. 그리고 모든 워드라인들(WL0 내지 WL8)은 플로팅 상태이다.
이에 따라서 GIDL 현상에 의해 많은 수의 정공들이 발생되어 셀 스트링의 채널 영역이 정공으로 프리차지되면서 셀 스트링의 채널 전압이 상승된다. 본 발명의 실시 예에 따른 프로그램 방법에서는, 이와 같은 GIDL 현상에 의해 채널 전압이 상승되는 특징을 이용한다. 이에 대해서는 이후에 자세히 설명하기로 한다.
그리고 제 2 시간(T2)에 공통 소오스 라인(CSL)이 전압을 서서히 상승시켜 소거 전압(Vers)까지 증가시킨다. 이때 제 1 내지 제 8 소오스 선택 라인(SSL1 내지 SSL8)은 플로팅 시키고, 제 0 내지 제 7 워드라인(WL0 내지 WL7)들도 플로팅 상태로 유지된다.
상기 공통 소오스 라인(CSL)의 전압이 서서히 상승되는 동안 제 1 내지 제 8 소오스 선택 라인(SSL1 내지 SSL8)의 전압이 서서히 상승되고, 공통 소오스 라인(CSL)의 전압이 소거 전압(Vers)까지 상승되면 제 1 내지 제 8 소오스 선택 라인(SSL1 내지 SSL8)의 전압에 의해서 제 1 내지 제 8 소오스 선택 트랜지스터(SST1 내지 SST8)들이 턴온된다.
또한 소거 전압(Vers)에 의해서 제 0 내지 제 7 워드라인(WL0 내지 WL7)의 전압도 상승되면서, 제 1 시간(T1)에 생성되었던 정공들이 메모리 셀들에 트랩 되어 있던 전자와 결합하면서 메모리 셀을 소거 시킨다.
즉, 메모리 셀에 트랩 되어 있던 전자들이 정공과 결합하면서 메모리 셀이 소거된다.
본 발명의 실시 예에서는 상기의 소거 동작에서 제 1 시간(T1)에 GIDL을 발생시키면서 채널 전압이 어느 정도 상승되는 효과가 발생되는 특징을 프로그램 동작에 적용한다.
도 5는 본 발명의 실시 예에 따른 프로그램 동작을 설명하기 위한 동작 타이밍도이고, 도 6a 내지 도 6c는 프로그램 동작을 실시하는 동안 프로그램 금지 셀 스트링의 채널 상태를 나타내는 도면이다.
도 5, 도6a 내지 도 6c를 참고하여 프로그램 동작을 설명할 때, 제 1 셀 스트링(ST1)의 제 0 워드라인(WL0)이 프로그램을 위해서 선택되었다고 가정한다.
먼저 제 1 시간(T10) 동안, 제 0 내지 제 7 워드라인(WL0 내지 WL7)은 0V를 인가하고, 제 1 내지 제 8 드레인 선택 라인(DSL1 내지 DSL8)에 3.5V를 인가한다. 그리고 비트라인(BL)에는 2.3V를 인가한다.
그리고 일정 시간 후에 제 2 내지 제 8 드레인 선택 라인(DSL2 내지 DSL8)의 전압을 0V로 변경한다.
상기 제 0 내지 제 7 워드라인(WL0 내지 WL7)을 차례로 선택하여 프로그램을 실시한다고 가정했을 때, 제 0 워드라인(WL0)을 프로그램을 위해 선택한 경우 제 0 내지 제 7 워드라인(WL0 내지 WL7)들에 연결된 메모리 셀들에 대한 프로그램이 아직 진행되지 않은 상태이다.
즉, 메모리 셀들의 문턱전압이 0V 이하이다. 따라서 제 0 내지 제 7 워드라인(WL0 내지 WL7)에 0V를 인가했을 때, 메모리 셀들이 모두 턴온 되고 비트라인(BL)에 인가된 전압이 셀 스트링의 채널에 프리차지된다.
도 6a를 참조하면, 제 0 내지 제 7 워드라인(WL0 내지 WL7)에 0V를 인가했을 때, 채널이 채널 전압(Vch)으로 프리차지된다.
채널을 프리차지 한 후에, 제 2 시간(T20) 동안 제 0 내지 제 7 워드라인(WL0 내지 WL7)에 패스 전압(Vpass)을 인가한다. 본 발명이 실시 예에서는 패스 전압(Vpass)으로 5V를 인가한다.
도 6b에 나타난 바와 같이 제 0 내지 제 7 워드라인(WL0 내지 WL7)에 5V를 인가함에 따라서 채널이 부스팅되어 채널 전압(Vch)이 상승된다.
이때 비트라인(BL)의 전압을 5V로 인가하면, 도 6c에 나타난 바와 같이 제 2 내지 제 8 드레인 선택 트랜지스터(DST2 내지 DST8)는 턴 오프 상태이고, 비트라인(BL)에 5V를 인가한 상태이므로 GIDL이 발생되고, 이에 따라서 채널이 더욱더 부스팅된다.
이에 따라서 낮은 패스전압(Vpass)을 인가하여도 셀 스트링의 채널이 충분히 부스팅되므로 프로그램 금지가 된다. 그리고 낮은 패스 전압(Vpass)을 사용하므로 패스전압으로 인한 디스터번스 영향은 줄일 수 있다.
그리고 시간(T30)에서 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 프로그램을 진행한다. 이때 비트라인(BL)의 전압은 2.3V로 낮춘다. 제 2 내지 제 8 셀 스트링(ST2 내지 ST8)은 이미 프로그램 금지가 될 만큼 셀 채널이 부스팅된 상태이며, 프로그램 전압(Vpgm)이 인가되면 더욱더 채널이 부스팅되므로 보다 확실하게 프로그램 금지가 된다.
한편, 본 발명의 다른 실시 예로서, 드레인 선택 트랜지스터(DST)와 비트라인간의 GIDL 현상이 아니라, 소오스 선택 트랜지스터(SST)와 공통 소오스 라인(CSL)간에 GIDL 현상을 유발하여 셀 채널을 부스팅시킬 수 있다.
소오스 선택 트랜지스터(SST)와 공통 소오스 라인(CSL)간에 GIDL 현상을 유발하기 위해서는 소오스 선택 트랜지스터(SST)를 턴 오프 시킨 상태에서 공통 소오스 라인(CSL)에 전압을 인가하는 방법을 사용할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110 : 메모리 셀 어레이 120 : 제어회로
130 : 전압 공급 회로 140 : X 디코더
150 : 페이지 버퍼 그룹 160 : Y 디코더
170 : IO 회로

Claims (8)

  1. 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들과, 상기 셀 스트링들 중 적어도 두개의 셀 스트링들이 각각 선택 트랜지스터를 통해서 하나의 비트라인에 연결되는 메모리 셀 어레이;
    선택된 메모리 셀을 프로그램하기 위한 주변회로; 및
    프로그램 동작시에 프로그램을 금지시켜야 하는 비선택된 셀 스트링들의 채널을 프리차지시킨 후, 상기 비선택된 셀 스트링들의 드레인 선택 트랜지스터를 턴 오프 시킨 상태에서 상기 워드라인들에 패스전압이 인가되게 하여 상기 비선택된 셀 스트링의 채널을 1차 부스팅시키고, 상기 비트라인에 제 1 전압을 인가하여 상기 턴 오프 상태인 비선택된 셀 스트링들의 드레인 선택 트랜지스터들과 비트라인간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시켜 프로그램 금지시키기 위해 상기 주변회로를 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어회로는,
    상기 비선택된 셀 스트링의 채널을 2차 부스팅시킨 후, 프로그램을 위해 선택된 워드라인의 전압을 프로그램 전압으로 변경시키도록 상기 주변회로를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 기판 상에 적층된 워드라인들 및 상기 워드라인들을 관통하여 형성된 수직 채널 층을 포함하는 셀 스트링들과, 상기 셀 스트링들 각각이 소오스 선택 트랜지스터를 통해 공통 소오스 라인에 연결되고, 상기 셀 스트링들 중 적어도 두개의 셀 스트링들이 각각 드레인 선택 트랜지스터를 통해서 하나의 비트라인에 연결되는 메모리 셀 어레이;
    선택된 메모리 셀을 프로그램하기 위한 주변회로; 및
    프로그램 동작시에 프로그램을 금지 시켜야 하는 비선택된 셀 스트링들의 채널을 프리차지시킨 후, 상기 비선택된 셀 스트링들의 소오스 선택 트랜지스터를 턴 오프 시킨 상태에서 상기 워드라인들에 패스전압이 인가되게 하여 상기 비선택된 셀 스트링의 채널을 1차 부스팅시키고, 상기 공통 소오스 라인에 제 1 전압을 인가하여 상기 턴 오프 상태인 비선택된 셀 스트링들의 소오스 선택 트랜지스터들과 상기 공통 소오스 라인 간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅 시켜 프로그램 금지시키기 위해 상기 주변회로를 제어하도록 구성된 제어회로를 포함하는 반도체 메모리 장치.
  4. 하나의 비트라인에 연결되는 드레인 선택 트랜지스터들 각각과 연결되는 셀 스트링들의 채널을 프리차지시키는 단계;
    상기 셀 스트링들 중 비선택된 셀 스트링들에 연결된 드레인 선택 트랜지스터들을 턴 오프 시킨 상태에서, 상기 셀 스트링들에 연결되는 워드라인에 패스전압을 인가하여 상기 비선택된 셀 스트링들의 채널을 1차 부스팅시키는 단계;
    상기 셀 스트링들 중 비선택된 셀 스트링들에 연결된 드레인 선택 트랜지스터들을 턴 오프 시킨 상태에서, 상기 비트라인에 제 1 전압을 인가하여 상기 비선택된 셀 스트링들의 드레인 선택 트랜지스터들과 상기 비트라인간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시키는 단계; 및
    프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하여 프로그램을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제 4항에 있어서,
    상기 1차 부스팅을 시키는 단계에서,
    상기 선택된 셀 스트링의 드레인 선택 트랜지스터는 턴온 상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  6. 제 4항에 있어서,
    상기 제 1 전압은 상기 셀 스트링들을 프리차지하는 단계의 비트라인 전압보다 높고, 상기 패스전압과 같거나 상기 패스전압보다 높은 전압인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  7. 하나의 비트라인에 연결되는 드레인 선택 트랜지스터들 각각과 연결되는 셀 스트링들의 채널을 비트라인을 통해 입력되는 전압을 이용하여 프리차지시키는 단계;
    상기 셀 스트링들 중 비선택된 셀 스트링들과 공통 소오스 라인 사이에 각각 연결되는 소오스 선택 트랜지스터들을 턴 오프 시킨 상태에서, 상기 셀 스트링들에 연결되는 워드라인에 패스전압을 인가하여 상기 비선택된 셀 스트링들의 채널을 1차 부스팅시키는 단계;
    상기 셀 스트링들 중 비선택된 셀 스트링들의 소오스 선택 트랜지스터 들을 턴 오프 시킨 상태에서, 상기 공통 소오스 라인에 제 1 전압을 인가하여 상기 비선택된 셀 스트링들의 소오스 선택 트랜지스터들과 상기 공통 소오스 라인 간에 발생되는 게이트 유기 드레인 누설(Gate Induced Drain Leakage) 현상을 이용하여 상기 비선택된 셀 스트링의 채널을 2차 부스팅시키는 단계; 및
    프로그램을 위해 선택된 워드라인에 프로그램 전압을 인가하여 프로그램을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  8. 제 7항에 있어서,
    상기 제 1 전압은 상기 셀 스트링들을 프리차지하는 단계의 비트라인 전압보다 높고, 상기 패스전압과 같거나 상기 패스전압보다 높은 전압인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
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