KR102660057B1 - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

비휘발성 메모리 장치의 프로그램 방법은, 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이를 복수의 스택들로 분할하는 단계, 상기 복수의 스택들의 적어도 하나의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계 및 프로그램 동작시 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 단계를 포함한다. 중간 스위칭 트랜지스터들의 스위칭 동작의 제어를 통하여 채널 전압의 더블 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소한다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법{Nonvolatile memory device and method of programming in the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 플래시 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 비휘발성 메모리 장치의 프로그램 동작시 메모리 셀들이 받는 교란(disturbance)이 증가한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 프로그램 동작 동안에 메모리 셀들이 받는 교란을 감소할 수 있는 비휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 프로그램 동작 동안에 메모리 셀들이 받는 교란을 감소할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이를 복수의 스택들로 분할하는 단계, 상기 복수의 스택들의 적어도 하나의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계 및 프로그램 동작시 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법은, 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이를 상기 수직 방향으로 제1 스택, 상기 제1 스택 상부의 경계층 및 상기 경계 층 상부의 제2 스택으로 분할하는 단계, 상기 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계 및 상기 제2 스택에 대해 프로그램할 때 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 셀 어레이 및 제어 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하고, 상기 수직 방향으로 배치되는 복수의 스택들로 분할되고, 상기 복수의 스택들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 포함한다. 상기 제어 회로는 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 중간 스위칭 트랜지스터들의 스위칭 동작의 제어를 통하여 채널 전압의 더블 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 6은 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7a는 본 발명의 실시예들에 따른 메모리 셀 어레이의 구조를 나타내는 회로도이다.
도 7b 및 7c는 7a의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 9는 3차원 낸드 플래시 메모리 장치의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다.
도 10은 본 발명의 실시예들에 따른 제1 프로그램 동작을 나타내는 도면이다.
도 11은 도 10의 제1 프로그램 동작에 따른 제2 스택에 대한 프로그램 방법의 일 실시예를 나타내는 타이밍도이다.
도 12a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에 의한 패스 전압 교란의 감소를 설명하기 위한 도면이다.
도 12b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에 의한 프로그램 전압 교란의 감소를 설명하기 위한 도면이다.
도 13a 및 13b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 증가형 스텝 펄스 프로그래밍에서의 독출 전압 교란 및 프로그램 전압 교란의 감소를 설명하기 위한 도면들이다.
도 14는 비휘발성 메모리 장치의 프로그램 방법에서 발생할 수 있는 핫 캐리어 인젝션을 설명하기 위한 도면이다.
도 15 및 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법들을 나타내는 순서도들이다.
도 17은 도 10의 제1 프로그램 동작에 따른 제2 스택에 대한 프로그램 방법의 일 실시예를 나타내는 타이밍도이다.
도 18은 본 발명의 실시예들에 따른 3개의 스택들로 분할된 메모리 셀 어레이를 나타내는 단면도이다.
도 19a 및 19b는 도 10의 제1 프로그램 동작에 따른 도 18의 메모리 셀 어레이의 스택들에 대한 프로그램 방법의 실시예들을 나타내는 도면들이다.
도 20은 본 발명의 실시예들에 따른 제2 프로그램 동작을 나타내는 도면이다.
도 21은 도 20의 제1 프로그램 동작에 따른 제1 스택에 대한 프로그램 방법의 일 실시예를 나타내는 타이밍도이다.
도 22a 및 22b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 실시예들을 나타내는 도면들이다.
도 23은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법을 나타내는 순서도이다.
도 1을 참조하면, 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이를 복수의 스택들로 분할한다(S100). 메모리 셀 어레이 또는 메모리 블록은 도 7a 내지 7c를 참조하여 설명하는 바와 같이 2개의 스택들로 분할될 수도 있고, 도 18을 참조하여 설명하는 바와 같이 3개의 스택들로 분할될 수도 있다. 한편 도면에 도시하지는 않았으나, 유사한 방식으로 메모리 블록은 4개 이상의 스택들로 분할될 수 있음을 이해할 수 있을 것이다.
상기 복수의 스택들의 적어도 하나의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공한다(S200).
일 실시예에서, 도 7a 및 7b를 참조하여 후술하는 바와 같이, 상기 경계 층은 하나의 게이트 층에 해당할 수 있다. 다른 실시예에서, 도 7c를 참조하여 후술하는 바와 같이, 상기 경계 층은 수직 방향으로 인접하는 2개 이상의 게이트 층들을 포함할 수 있다. 또 다른 실시예에서, 도 18을 참조하여 후술하는 바와 같이, 상기 경계 층은 3개 이상의 스택들을 분할하는 수직 방향으로 이격된 2개 이상의 게이트 층들을 포함할 수 있다. 여기서 게이트 층이라 함은 도 5에 도시된 제1 도전 물질들(213~293)이 형성되는 층, 다시 말해 도 6에 도시된 게이트 라인들(GTL1~GTL8)이 형성되는 층을 나타낸다.
프로그램 동작시 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행한다(S300). 상기 중간 스위칭 트랜지스터들의 스위칭 동작의 제어에 따른 상기 부스팅 동작에 대해서는 도 11 등을 참조하여 후술한다.
수직형 플래시 메모리 장치는 세대를 거듭할수록 수직 방향으로 적층되는 게이트 층들의 개수가 증가하고 최상위의 게이트 층에 형성되는 스트링 선택 라인들의 개수가 증가함에 따라서 하나의 메모리 블록 기준의 밀도(density)가 증가하게 된다.
상기 게이트 층들에 형성되는 워드 라인들의 개수가 증가함에 따라서, 프로그램 동안에 비선택 워드 라인에 결합된 메모리 셀들이 받는 패스 전압 교란(pass voltage disturbance)이 증가하게 된다. 또한 스트링 선택 라인들의 개수가 증가함에 따라서, 프로그램 동안에 선택 워드 라인에 결합되지만 비선택 셀 스트링에 속하는 메모리 셀들이 받는 프로그램 전압 교란(program voltage disturbance)이 증가하게 된다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 중간 스위칭 트랜지스터들의 스위칭 동작의 제어를 통하여 채널 전압의 더블 부스팅(double boosting)을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
여기서 더블 부스팅이라 함은 후술하는 바와 같이 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작 및 각 스택에 대한 패스 전압의 인가 시점을 제어함으로써 상기 복수의 스택들 중 프로그램의 대상이 되는 선택 스택의 채널 전압을 두 번에 걸쳐 부스팅하는 것을 말한다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 2에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다.
어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 검증 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한, 노멀 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
어드레스 디코더(430)는 채널 초기화기(CHI)(432)를 포함할 수 있다. 일반적으로, 채널 초기화는 셀 스트링에 연결된 스트링 선택 라인 및 비트 라인을 통해 실행된다. 하지만, 스트링 선택 라인에 인접한 메모리 셀이 먼저 프로그램 되는 경우, 스트링 선택 라인 및 비트 라인을 통해 채널 초기화를 실행할 수 없는 경우가 발생한다. 따라서, 채널 초기화기(432)는 적합한 프로그램 순서를 결정하고 상기 결정된 프로그램 순서에 기초하여 채널 초기화 동작을 수행할 수 있다. 예를 들면, 채널 초기화기(432)는 메모리 셀들의 프로그램 순서에 대응하는 채널 초기화 동작을 수행하기 위해 스트링 선택 라인, 접지 선택 라인 및 공통 소스 라인에 제공되는 전압들의 인가 시점을 결정할 수 있다.
제어 회로(450)는 어드레스 스크램블 선택기(ASS)(452)를 포함할 수 있다. 어드레스 스크램블 선택기(452)는 메모리 셀 어레이(100)에 포함된 셀 스트링들의 채널 홀 프로파일(channel hole profile) 정보를 저장할 수 있다. 채널 홀 프로파일은 비휘발성 메모리 장치(30)의 제조 공정 단계에서 정의될 수 있고, 어드레스 스크램블 선택기(452)는 제조 공정 단계에서 정의된 채널 홀 프로파일 정보를 저장할 수 있다. 어드레스 스크램블 선택기(452)는 채널 홀 프로파일 정보에 기초하여 수신된 어드레스(ADDR)에 대응하는 워드 라인을 선택할 수 있다. 즉, 어드레스 스크램블 선택기(452)는 채널 홀 프로파일 정보에 따라 복수의 어드레스 스크램블(address scramble)들 중 하나를 선택할 수 있다. 어드레스 스크램블은 하나의 셀 스트링에 포함된 메모리 셀들과 워드 라인들을 매핑하는 방법을 말한다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D2 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D3 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL, USL, BSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들은 비트 라인들을 형성할 수 있다.
도 6은 5를 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 6에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 또한 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 중간 스위칭 라인에 해당할 수 있으며, 중간 스위칭 라인에 결합된 메모리 셀들은 중간 스위칭 트랜지스터들이라 칭할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 6에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
이하, 메모리 블록을 나타내는 도면들에서 도시의 편의상 메모리 셀들은 도시를 생략하고, 수직 방향으로 적층된 게이트 라인들만을 도시한다. 상기 게이트 라인들은 스트링 선택 라인(SSL), 중간 스위칭 라인(MSL, USL, BSL) 및 접지 선택 라인(GSL)을 포함할 수 있다. 중간 스위칭 라인(MSL, USL, BSL)에 의해 구동되는 메모리 셀들 또는 트랜지스터들은 중간 스위칭 트랜지스터들이라 칭할 수 있다. 중간 스위칭 라인(MSL, USL, BSL)은 더미 워드 라인에 해당할 수 있다.
이하, 도면들에서는 도시 및 설명의 편의상 동일한 비트 라인(BL)에 연결되는 4개의 셀 스트링들(STR1~STR4)이 도시하지만, 이에 한정되는 것은 아니며 동일한 비트 라인(BL)에 연결되는 스트링들의 개수는 다양하게 결정될 수 있다.
도 7a는 본 발명의 실시예들에 따른 메모리 셀 어레이의 구조를 나타내는 회로도이고, 도 7b 및 7c는 7a의 구조에 상응하는 메모리 블록을 나타내는 사시도이다.
도 7a에는 편의상 메모리 블록의 셀 스트링들 중에서 하나의 비트 라인(BL) 및 하나의 공통 소스 라인(CSL)에 연결되는 낸드 스트링들 또는 셀 스트링들(STR1~STRm)을 도시하고 있으나, 메모리 블록은 5 및 6을 참조하여 설명한 바와 같은 3차원 구조를 가질 수 있다.
도 7a 및 7b를 참조하면, 메모리 블록은 동일한 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(STR1~STRm)을 포함할 수 있다. 셀 스트링들(STR1~STRm)의 각각은 스트링 선택 라인들(SSL1~SSLm)에 의해 제어되는 스트링 선택 트랜지스터들(SST1~SSTm), 워드 라인들(WL)에 의해 제어되는 메모리 셀들, 중간 스위칭 라인(MSL)에 의해 제어되는 중간 스위칭 트랜지스터들(MST1~MSTm) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들(GST1~GSTm)을 포함할 수 있다. 제1 및 제2 스택들(ST1, ST2)의 수직 방향(D1)으로 양 끝에 위치하는 적어도 하나의 워드 라인에 연결되는 메모리 셀들은 더미 셀들일 수 있다.
도 7a 및 7b에는 접지 선택 트랜지스터들이 동일한 접지 선택 라인(GSL)에 연결되는 실시예가 도시되어 있으나, 복수의 접지 선택 라인들의 각각에 일정한 개수의 접지 선택 트랜지스터들이 연결될 수도 있다.
일 실시예에서, 도 7a 및 7b에 도시된 바와 같이, 경계 층(BND)은 1개의 게이트 라인을 포함할 수 있다. 상기 하나의 게이트 라인은 중간 스위칭 라인(MSL)에 해당하고 이에 연결된 중간 스위칭 트랜지스터들(MSL1~MSLm)을 동시에 스위칭할 수 있다. 다른 실시예에서, 도 7c에 도시된 바와 같이, 경계 층(BND)은 2개의 게이트 라인들을 포함할 수 있다. 상기 2개의 게이트 라인은 중간 스위칭 라인들(MSL1, MSL2)에 해당하고 이에 연결된 중간 스위칭 트랜지스터들을 동시에 스위칭할 수 있다. 한편, 도면에 도시하지는 않았으나 경계 층(BND)은 3개 이상의 게이트 라인들을 포함할 수도 있다.
도 8은 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 경계 층의 일 실시예를 설명하기 위한 단면도이다.
도 8을 참조하면, 각 셀 스트링을 이루는 각 채널 홀은 제1 서브 채널 홀(610) 및 제2 서브 채널 홀(510)을 포함할 수 있다. 제1 서브 채널 홀(610)은 채널막(611), 내부 물질(612) 및 절연막(613)을 포함할 수 있다. 제2 서브 채널 홀(510)은 채널막(511), 내부 물질(512) 및 절연막(513)을 포함할 수 있다. 제1 서브 채널 홀(610)의 채널막(611)은 제2 서브 채널 홀(510)의 채널막(511)은 P-타입의 실리콘 패드(SIP)를 통해 연결될 수 있다.
이러한 복수의 서브 채널 홀들(610, 510)은 적합한 식각 선택비를 갖는 스토퍼 라인(GTL5)을 이용하여 형성될 수 있다. 예를 들어, 상기 적합한 식각 선택비를 구현하기 위해서 스토퍼 라인(GTL5)은 폴리실리콘으로 형성되고 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)은 텅스텐과 같은 금속으로 형성될 수 있다. 폴리실리콘의 도핑 농도에 따라 차이는 있으나 스토퍼 라인(GTL5)의 저항 값은 나머지 게이트 라인들(GTL1~GTL4, GTL6~GTL8)의 각 저항 값보다 약 6배 정도로 현저히 크다.
전술한 스택들 사이의 경계 층은 셀 스트링의 채널 홀을 이루는 복수의 서브 채널 홀들을 단계적으로 형성하기 위한 스토퍼 층(GTL5)에 상응할 수 있다. 스토퍼 층의 셀들은 데이터를 저장하기에 적합하지 않을 수 있고, 이러한 스토퍼 층을 본 발명의 실시예들에 따른 중간 스위칭 트랜지스터들을 형성하기 위한 경계 층으로 이용할 수 있다. 또한 스토퍼 층(GTL5)에 수직 방향으로 인접한 1개 이상의 게이트 라인 층들이 상기 경계 층에 더 포함될 수도 있다.
도 9는 3차원 낸드 플래시 메모리 장치의 예시적인 프로그램 바이어스 조건을 나타내는 도면이다.
도 9에는 편의상 하나의 메모리 블록(BLK)에 포함되는 복수의 낸드 스트링들 중에서 제 1 비트 라인(BL1)에 연결된 낸드 스트링(NS11, NS21)과 제 2 비트 라인(BL2)에 연결된 낸드 스트링(NS12, NS22)만이 도시되어 있다.
제 1 비트 라인(BL1)은 상대적으로 낮은 프로그램 허용 전압, 예를 들어, 접지 전압(0V)이 인가되는 프로그램 허용 비트 라인이고, 제 2 비트 라인(BL2)은 상대적으로 높은 프로그램 금지 전압, 예를 들어, 전원 전압(Vcc)이 인가되는 프로그램 금지 비트 라인이다. 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21) 중에서, 낸드 스트링 NS21이 선택된다고 가정하면, 선택 워드 라인에 프로그램 전압(VPGM) 인가시 비선택 스트링 라인에 해당하는 제 1 스트링 선택 라인(SSL1)에는, 예를 들어, 접지 전압(0V)이 인가되고, 선택 스트링 라인에 해당하는 제 2 스트링 선택 라인(SSL2)에는, 예를 들어, 전원 전압(Vcc)이 인가된다.
접지 선택 라인(GSL1, GSL2)에는, 예를 들어, 0V가 인가된다. 그리고 소스 라인(CSL)에는 0V보다 높은 전압(예를 들면, Vcc)이 인가될 수 있다. 선택 워드 라인(예를 들면, WL5)에는 프로그램 전압(VPGM)(예를 들어, 18V)이 인가되고, 비선택 워드 라인(예를 들면, WL4, WL6)에는 패스 전압(VPASS)(예를 들어, 8V)이 인가된다.
이러한 프로그램 바이어스 조건에서, 메모리 셀(A)의 게이트에는 18V가 인가되고, 채널(channel) 전압은 OV이다. 메모리 셀(A)의 게이트와 채널 사이에 강한 전계(electric field)가 형성되기 때문에, 메모리 셀(A)은 프로그램된다. 한편, 메모리 셀(B)의 채널 전압은 Vcc이고 메모리 셀(B)의 게이트와 채널 사이에 약한 전계(electric field)가 형성되기 때문에, 메모리 셀(B)은 프로그램되지 않는다. 한편 메모리 셀(C, D)의 채널은 플로팅(floating) 상태에 있기 때문에, 채널 전압은 부스팅 레벨까지 상승하고, 메모리 셀(C, D)은 프로그램되지 않는다.
그러나, 프로그램 전압(VPGM)이 증가하는 경우 프로그램 허용 비트 라인(BL1)에 연결된 비선택 낸드 스트링(NS11)의 메모리 셀(C)은 과도한 스트레스를 받고 의도치 않게 프로그램되는 프로그램 전압 교란이 발생할 수 있다. 또한, 패스 전압(VPASS)이 증가하는 경우 프로그램 허용 비트 라인(BL1)에 연결된 선택 낸드 스트링(NS21)의 메모리 셀(A)을 제외한 다른 메모리 셀들은 과도한 스트레스를 받고 의도치 않게 프로그램되는 프로그램 전압 교란이 발생할 수 있다.
도 10은 본 발명의 실시예들에 따른 제1 프로그램 동작을 나타내는 도면이다.
도 10에는 예시적으로 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)와 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST) 사이에 12개의 워드 라인들(WL1~WL12)에 연결된 메모리 셀들(MC1~MC12)을 포함하는 하나의 셀 스트링 및 그 상태가 도시되어 있다. 셀 스트링은 비트 라인(BL) 및 소스 라인(CSL)에 연결된다. 또한, 도 10에는 예시적으로 2비트를 저장하는 멀티 레벨 셀의 문턱 전압(Vth)의 상태를 도시하고 있다.
도 10을 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 제1 프로그램 동작이 수행될 수 있다. 즉, 제1 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 위에서 아래로(T2B, top-to-bottom) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC1~MC7)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC8~MC12)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
도 11은 도 10의 제1 프로그램 동작에 따른 제2 스택에 대한 프로그램 방법의 일 실시예를 나타내는 타이밍도이다.
도 11은 프로그램 어드레스에 상응하는 선택 워드 라인(WLs)이 제2 스택(ST2)에 포함되는 경우에 중간 스위칭 선택 트랜지스터들의 스위칭 동작의 제어에 의한 부스팅 동작을 수행하는 것을 나타낸다. 즉 제1 스택(ST1)은 모든 메모리 셀들이 소거된 상태에 있는 소거 스택에 해당하고, 제2 스택(ST2)은 프로그램의 대상이 되는 선택 스택에 해당한다.
시구간 T1~T2는 프리차지 구간(PPC)이고, 시구간 T2~T3는 제1 부스팅 구간(PBST1)이고, 시구간 T3~T4는 제2 부스팅 구간(PBST2)이고, 시구간 T4~T5는 선택 워드 라인(WLs)에 프로그램 전압(VPGM)이 인가되는 프로그램 실행 구간(PEXE)이다. 이하 상응하는 트랜지스터가 턴온 및 턴오프될 수 있는 레벨을 갖는 전압을 각각 턴온 전압 및 턴오프 전압이라 할 수 있다.
비트 라인(BL)이 프로그램 금지 비트 라인인 경우에는 프로그램 금지 전압(VINH)이 인가되고, 프로그램 허용 비트 라인인 경우에는 프로그램 허용 전압(VPER)이 인가될 수 있다.
프리차지 구간(PPC)에서, 선택 스트링 선택 라인(SSLs) 및 비선택 스트링 선택 라인(SSLu)에는 턴오프 전압(VSOFF)이 인가되고, 중간 스위칭 라인(MSL)에는 턴온 전압(VMON)이 인가되고, 접지 선택 라인(GSL)에는 턴온 전압(VGON)이 인가된다. 따라서, 접지 선택 트랜지스터 및 중간 스위칭 트랜지스터가 턴온된 상태이므로 소스 라인(CSL)의 프리차지 전압(VPC)이 제1 스택(ST1) 및 제2 스택(ST2)의 채널에 인가된다. 이와 같이, 제1 부스팅 구간(PBST1) 및 제2 부스팅 구간(PBST2)의 부스팅 동작을 수행하기 전에 소스 라인(CSL)을 이용하여 프리차지 전압(VPC)을 제1 스택(ST1) 및 제2 스택(ST2)의 채널에 인가할 수 있다. 프리차지 구간(PPC)에서 선택 워드 라인 (WLs) 및 비선택 워드 라인들(WLu)에는 초기 전압(Vo)이 인가된다. 초기 전압(Vo)은 소거된 메모리 셀들이 턴온될 수 있는 전압 레벨을 갖는다. 제2 스택(ST2)의 이미 프로그램된 메모리 셀들은 턴오프되고, 따라서 상기 프로그램된 메모리 셀과 비트 라인(BL) 사이의 채널 부분은 플로팅될 수 있다.
제1 부스팅 구간(PBST1)에서, 중간 스위칭 라인(MSL)은 턴온 전압(VMON)을 유지하고, 접지 선택 라인(GSL)에는 턴오프 전압(VGOFF)이 인가되어 제1 스택(ST1) 및 제2 스택(ST2)의 채널은 플로팅된다. 이와 같이 중간 스위칭 트랜지스터들을 턴온시킨 상태에서 소거 스택에 해당하는 제1 스택(ST1)의 워드 라인들(WLu(ST1))에 제1 패스 전압(VPASS1)을 인가한다. 결과적으로 제1 스택(ST1) 및 제2 스택(ST2)의 채널은 제1 채널 전압(VCH1)으로 부스팅된다. 제1 채널 전압(VCH1)은 근사적으로 수학식 1과 같이 표현될 수 있다.
[수학식 1]
VCH1= VPC+VBST1=VPC+VPASS1*N1/[(N2-Np)+N1]
수학식 1에서, VPC는 프리차지 전압, VBST1은 제1 부스팅 전압, N1은 제1 스택(ST1)의 워드 라인들의 개수, N2는 제2 스택(ST2)의 워드 라인들의 개수, Np는 제2 스택(ST2)의 이미 프로그램된 워드 라인들의 개수를 나타낸다. 수학식 1에서 알 수 있듯이 Np가 증가할수록 제1 부스팅 전압(VBST1)이 증가함을 알 수 있다.
제2 부스팅 구간(PBST2)에서, 선택 스트링 선택 라인(SSLs)에는 턴온 전압(VSON)이 인가되고, 중간 스위칭 라인(MSL)에는 턴오프 전압(VMOFF)이 인가되어, 제1 스택(ST1) 및 제2 스택(ST2)의 채널들은 서로 전기적으로 단절된다. 이와 같이 중간 스위칭 트랜지스터들을 턴오프시킨 상태에서 선택 스택에 해당하는 제2 스택(ST2)의 워드 라인들(WLu(ST2), WLs(ST2))에 제2 패스 전압(VPASS2)을 인가한다. 결과적으로 모든 비선택 셀 스트링의 제1 스택(ST1)의 채널은 제1 채널 전압(VCH1)을 유지하고 제2 채널 스택(ST2)의 채널은 제2 채널 전압(VCH2)으로 더욱 부스팅 된다. 선택 셀 스트링의 제2 스택(ST2)의 채널에는 비트 라인(BL)에 따라서 프로그램 허용 전압(VPER)이 인가되거나, 프로그램 금지 전압(VINH)에 상응하는 전압(미도시)을 갖는다. 제2 채널 전압(VCH2)은 수학식 1을 이용하여 수학식 2와 같이 표현될 수 있다.
[수학식 2]
VCH2= VCH1+VBST2=VPC+VBST1+VBST2
=VPC+VPASS1*N1/[(N2-Np)+N1]+VPASS2
수학식 2에서, VBST2는 제2 부스팅 전압을 나타내고, 제2 부스팅 전압(VBST2)는 제2 패스 전압(VPASS2)에 해당한다.
프리차지 구간(PPC) 이후에 접지 선택 라인(GSL)에는 턴오프 전압(VGOFF)이 인가되고 셀 스트링들과 공통 소스 라인 사이의 전기적인 연결이 차단될 수 있다.
프로그램 실행 구간(PXEX)에서, 선택 스택에 해당하는 제2 스택(ST2)의 선택 워드 라인(WLs(ST2))에 프로그램 전압(VPGM)이 인가되고 프로그램 허용 전압(VPER)이 인가되는 비트 라인(BL)에 연결된 해당 메모리 셀이 프로그램된다.
이와 같이, 본 발명의 실시예들에 따른 부스팅 동작은 제1 부스팅 구간(PBST1)의 제1 부스팅 동작 및 제2 부스팅 구간(PBST2)의 제2 부스팅 동작을 포함하며, 이를 더블 부스팅이라 칭할 수 있다.
상기 제1 부스팅 동작은 제1 부스팅 구간(PBST1) 동안 복수의 중간 스위칭 트랜지스터들을 턴온(즉 중간 스위칭 라인(MSL)에 턴온 전압(VMON)을 인가)시킨 상태에서 복수의 스택들 중 모든 메모리 셀들이 소거된 상태에 있는 소거 스택(ST1)의 워드 라인들에 제1 패스 전압(VPASS1)을 인가함으로써 수행될 수 있다. 상기 제2 부스팅 동작은 상기 제1 부스팅 구간(PBST1) 후의 제2 부스팅 구간(PBST2) 동안 상기 복수의 중간 스위칭 트랜지스터들을 턴오프(즉 중간 스위칭 라인(MSL)에 턴오프 전압(VMOFF)을 인가)시킨 상태에서 상기 복수의 스택들 중 프로그램의 대상이 되는 선택 스택(ST2)의 워드 라인들에 제2 패스 전압(VPASS2)을 인가함으로써 수행될 수 있다.
소거 스택(ST1)의 워드 라인들에 제1 패스 전압(VPASS1)을 인가하는 제1 부스팅 구간(PBST1) 동안 선택 스택(ST2)의 채널 및 소거 스택(ST1)의 채널은 턴온된 상기 복수의 중간 스위칭 트랜지스터들에 의해 서로 전기적으로 연결된다. 반면에, 선택 스택(ST2)의 워드 라인들에 제2 패스 전압(VPASS2)을 인가하는 동안 선택 스택(ST2)의 채널 및 소거 스택(ST1)의 채널은 턴오프된 상기 복수의 중간 스위칭 트랜지스터들에 의해 서로 전기적으로 단절된다.
결과적으로 수학식 1 및 2에서와 같이, 상기 제1 부스팅 동작에 의해 소거 스택(ST1)의 채널 및 선택 스택(ST2)의 채널이 함께 제1 채널 전압(VCH1)으로 부스팅된 후에, 상기 제2 부스팅 동작에 의해 단지 선택 스택(ST2)의 채널 만이 제2 채널 전압(VCH2)으로 더욱 부스팅 될 수 있다. 따라서, 선택 스택(ST2)의 워드 라인들에 제2 패스 전압(VPASS2)을 인가하는 제2 부스팅 구간(PVST2)이 종료된 시점(T4)에서, 선택 스택(ST2)의 제2 채널 전압(VCH2)은 소거 스택(ST1)의 제1 채널 전압(VCH1)보다 크게 된다. 즉 선택 스택(ST2)의 채널의 제2 채널 전압(VCH2)은 소거 스택(ST1)의 채널의 제1 채널 전압(VCH1)보다 크게 된다.
도 12a는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에 의한 패스 전압 교란의 감소를 설명하기 위한 도면이고, 도 12b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법에 의한 프로그램 전압 교란의 감소를 설명하기 위한 도면이다.
도 12a 및 12b에는 스트링 선택 라인(SSL)에 연결되는 스트링 선택 트랜지스터(SST), 복수의 워드 라인들(WL1~WL12)에 각각 연결되는 복수의 메모리 셀들(MC1~MC12), 중간 스위칭 라인(MSL)에 연결되는 중간 스위칭 트랜지스터(MST) 및 접지 선택 라인(GSL)에 연결되는 접지 선택 트랜지스터(GST)를 포함하는 셀 스트링이 비트 라인(BL) 및 소스 라인(CSL) 사이에 수직으로 배치된 구조를 나타낸다. 도 12a 및 12b에서 왼쪽의 셀 스트링은 종래 방식의 경우를 나타내고 오른 쪽의 셀 스트링은 본 발명의 실시예들에 따른 경우를 나타낸다. 도 12a 및 12b의 셀 스트링들은 스트링 선택 라인(SSL)에 턴온 전압(VSON)이 인가되는 선택 셀 스트링들에 해당한다. 제1 스택(ST1)은 메모리 셀들(MC1~MC6)이 모두 소거 상태에 있는 소거 스택에 해당하고, 제2 스택(ST2)은 프로그램의 대상이 되는 선택 워드 라인(예를 들어, WL9)을 포함하는 선택 스택에 해당한다.
도 12a에는 프로그램 허용 전압(VPER)이 인가되는 비트 라인(BL)에 연결된 셀 스트링의 채널 전압이 도시되어 있다. 종래의 경우에는 더미 워드 라인에 상응하는 중간 스위칭 라인(MSL)에 턴온 전압(VMON)이 인가되어 중간 스위칭 트랜지스터(MST)가 턴온되고 결과적으로 소거 스택(ST1)의 채널 전압(VCHc)은 선택 스택(ST2)의 채널 전압(VCHc)과 동일하게 된다. 이 경우 소거 스택(ST1)의 메모리 셀들(MC1~MC6)의 게이트와 채널 사이의 전압차는 패스 전압(VPASS)에 해당한다. 반면에 본 발명의 실시예들에 의한 더블 부스팅의 경우에는 중간 스위칭 라인(MSL)에 턴오프 전압(VMOFF)이 인가되어 중간 스위칭 트랜지스터(MST)가 턴오프되고 소거 스택(ST1)의 채널은 제1 채널 전압(VCH1)으로 부스팅된다. 이 경우 소거 스택(ST1)의 메모리 셀들(MC1~MC6)의 게이트와 채널 사이의 전압차는 VPASS1-VCH1에 해당한다. 결과적으로 본 발명의 실시예들에 따른 더블 부스팅에 의해 소거 스택(ST1)의 패스 전압 교란이 감소되거나 방지됨을 알 수 있다.
도 12b에는 프로그램 금지 전압(VINH)이 인가되는 비트 라인(BL)에 연결된 셀 스트링의 채널 전압이 도시되어 있다. 종래의 경우에는 더미 워드 라인에 상응하는 중간 스위칭 라인(MSL)에 턴온 전압(VMON)이 인가되어 중간 스위칭 트랜지스터(MST)가 턴온되고 결과적으로 소거 스택(ST1)의 채널 전압(VCHc)은 선택 스택(ST2)의 채널 전압(VCHc)과 동일하게 된다. 이 경우 프로그램 전압(VPGM)이 인가되는 메모리 셀(MC9)의 게이트와 채널 사이의 전압차는 VPGM-VCC-VPASS에 해당한다. 반면에 본 발명의 실시예들에 의한 더블 부스팅의 경우에는 중간 스위칭 라인(MSL)에 턴오프 전압(VMOFF)이 인가되어 중간 스위칭 트랜지스터(MST)가 턴오프되고 소거 스택(ST1)의 채널은 제1 채널 전압(VCH1)으로 부스팅되고, 선택 스택(ST2)의 소거 상태의 메모리 셀들(MC7~MC9)의 채널은 제2 채널 전압(VCH2)으로 부스팅되고, 이미 프로그램된 상태의 메모리 셀들(MC10~MC12)의 채널은 제3 채널 전압(VCH3)으로 부스팅된다. 이 경우 프로그램 전압(VPGM)이 인가되는 메모리 셀(MC9)의 게이트와 채널 사이의 전압차는 VPGM-VCP-VBST-VPASS2에 해당한다. 결과적으로 본 발명의 실시예들에 따른 더블 부스팅에 의해 선택 스택(ST2)의 프로그램 전압(VPGM)이 인가되는 메모리 셀(MC9)의 프로그램 전압 교란이 감소되거나 방지됨을 알 수 있다.
도 13a 및 13b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 증가형 스텝 펄스 프로그래밍에서의 독출 전압 교란 및 프로그램 전압 교란의 감소를 설명하기 위한 도면들이다.
도 13a는 종래의 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 나타내고, 도 13b는 본 발명의 실시예들에 따른 더블 부스팅을 적용한 ISPP를 나타낸다.
도 13a 및 13b를 참조하면, ISPP에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들(LOOP1~LOOP7)을 순차적으로 수행할 수 있다. 프로그램 루프가 반복될수록 프로그램 전압(VPGM)의 레벨이 단계적으로 증가(예를 들어, 15V에서 21V로)할 수 있다. 프로그램 전압(VPGM)의 레벨의 증가에 따라서 전술한 제2 패스 전압(VPASS2)이 단계적으로 증가할 수 있다.
도 13a 및 13b에는 프로그램 전압 교란 및 패스 전압 교란이 발생한 경우가 YES로 표시되어 있고 발생하지 않은 경우가 NO로 표시되어 있다. 도 13a의 예에서 VPGM-VPASS2가9V 이상인 경우에 프로그램 전압 교란이 발생하고 VPASS2가 7V 이상인 경우에 패스 전압 교란이 발생한다. 반면에 도 13b의 예에서는, VPGM-VPASS2-VBST가 9V 이상인 경우에 프로그램 전압 교란이 발생하고 VPASS2가 7V 이상인 경우에 패스 전압 교란이 발생한다. 여기서 VBST는 전술한 부스팅 전압에 해당하고 부스팅 전압은 2V로 가정하였다.
도 13a 및 13b에 도시된 바와 같이, 더블 부스팅에 의한 부스팅 전압(VBST)을 이용하여 프로그램 전압 교란이 발생하지 않는 프로그램 루프들에서 패스 전압(VPASS2)을 낮춤으로서 패스 전압 교란이 발생하는 프로그램 루프들의 개수를 감소할 수 있다. 또한, 부스팅 전압(VBST)에 의해서 프로그램 전압 교란이 발생하는 프로그램 루프들의 개수를 감소할 수 있다.
도 14는 비휘발성 메모리 장치의 프로그램 방법에서 발생할 수 있는 핫 캐리어 인젝션을 설명하기 위한 도면이다.
도 14에는 전술한 선택 스택에서 발생할 수 있는 핫 캐리어 인젝션(HCI, hot carrier injection)을 도시하고 있다. 도 11, 12a 및 12b를 참조하여 전술한 바와 같이 선택 스택에 대해서는 워드 라인들(WL1~WL6)에 제1 부스팅 구간(PBST1)에서 초기 전압(예를 들어, 0V)가 인가되고 제2 부스팅 구간(PBST2)에서 제2 패스 전압(VPASS2)이 인가된다. 프로그램된 상태(PS)에 있는 메모리 셀의 턴오프에 의해서 이미 프로그램 동작이 수행된 워드 라인들(WL4~WL6)에 상응하는 채널은 제 3 채널 전압(VCH3)을 갖고, 아직 프로그램 동작이 수행되지 않은 워드 라인들(WL1~WL3)에 상응하는 채널은 제2 채널 전압(VCH2)을 갖는다. 수학식 1 및 2를 참조하여 설명한 바와 같이, 제2 채널 전압(VCH2)은 프로그램된 워드 라인들의 개수(Np)가 증가할수록 증가한다. 또한, 프로그램된 워드 라인들의 개수(Np)가 증가할수록 프로그램 전압(VPGM)에 의한 부스팅의 영향이 커지고 제2 채널 전압(VCH2)이 과도하게 증가할 수 있다. 제2 채널 전압(VCH2)과 제3 채널 전압(VHC3)의 차이가 일정한 범위를 넘어 커지게 되면 HCI에 의해 경계 영역에 있는 메모리 셀의 문턱 전압 상태가 왜곡될 수 있다. 따라서, 본 발명의 실시예들에 따른 더블 부스팅은 도 15 및 16을 참조하여 후술하는 바와 같이 제어될 수 있다.
도 15 및 16은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 방법들을 나타내는 순서도들이다.
도 2, 3 및 15를 참조하면, 비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)부터프로그램 코맨드를 수신하고(S11) 프로그램 동작을 준비한다. 비휘발성 메모리 장치(30)의 제어 회로(450)는 선택 스택의 이미 프로그램 동작이 수행된 워드 라인들의 개수에 해당하는 프로그램 라인 수(Np)를 결정한다(S12). 제어 회로(450)는 프로그램 라인 수(Np)에 기초하여 전술한 부스팅 동작을 제어할 수 있다. 예를 들어, 제어 회로(450)는 프로그램 라인 수(Np)를 미리 결정된 기준 값(Nr)과 비교한다(S13). 제어회로(450)는 프로그램 라인 수(Np)가 기준 값(Nr)보다 작은 경우(S13: NO) 전술한 부스팅 동작을 수반하는 부스팅 프로그램을 수행하고 프로그램 라인 수(Np)가 기준 값(Nr)보다 큰 경우(S13: YES) 전술한 부스팅 동작을 생략하고 노말 프로그램을 수행(S15)할 수 있다.
이와 같이, 프로그램 라인 수(Np)에 기초하여 부스팅 동작을 제어함으로써 도 14를 참조하여 설명한 HCI를 방지할 수 있다.
도 2, 3 및 16을 참조하면, 비휘발성 메모리 장치(30)는 메모리 콘트롤러(20)부터 프로그램 코맨드를 수신하고(S21) 프로그램 동작을 준비한다. 비휘발성 메모리 장치(30)의 제어 회로(450)는 선택 스택의 이미 프로그램 동작이 수행된 워드 라인들의 개수에 해당하는 프로그램 라인 수(Np), 프리차지 전압(VPC) 및 패스 전압(VPASS)을 결정한다(S22). 제어 회로(450)는 프로그램 라인 수(Np), 프리차지 전압(VPC) 및 패스 전압(VPASS)에 기초하여 전술한 부스팅 동작을 제어할 수 있다. 예를 들어, 제어 회로(450)는 프로그램 라인 수(Np), 프리차지 전압(VPC) 및 제1 패스 전압(VPASS1)에 기초하여 HCI의 발생 여부를 판별한다(S23). 제어 회로(450)는 HCI가 발생하지 않는다고 판별한 경우(S23: NO), 결정된 프리차지 전압(VPC) 및 제1 패스 전압(VPASS1)에 기초하여 전술한 부스팅 동작을 수반하는 부스팅 프로그램을 수행한다(S24). 제어 회로(450)는 HCI가 발생한다고 판별한 경우(S23: YES), 프리차지 전압(VPC) 및 제1 패스 전압(VPASS1) 중 적어도 하나를 감소하고(S25) 전술한 부스팅 동작을 수반하는 부스팅 프로그램을 수행한다(S24). 수학식 1을 참조하여 설명한 바와 같이, 프리차지 전압(VPC) 및 제1 패스 전압(VPASS1) 중 적어도 하나를 감소함으로써 제1 부스팅 전압(VBST1)을 감소할 수 있다.
이와 같이, 선택 스택의 프로그램 라인 수(Nr)이 증가할수록 프리차지 전압(VPC) 및 제1 패스 전압(VPASS1) 중 적어도 하나를 감소함으로써 도 14를 참조하여 설명한 HCI를 방지할 수 있다.
도 17은 도 10의 제1 프로그램 동작에 따른 제2 스택에 대한 프로그램 방법의 일 실시예를 나타내는 타이밍도이다. 도 17의 프리차지 구간(PPC), 제1 부스팅 구간(PBST1), 제2 부스팅 구간(PBST2) 및 프로그램 실행 구간(PEXE)은 도 11과 동일하므로 중복되는 설명을 생략한다.
도 11, 12a 및 12b를 참고하여 전술한 바와 같이, 소거 스택(ST1)의 채널은 제1 채널 전압(VCH1)을 갖고 선택 스택(ST2)의 채널은 추가적으로 부스팅된 제2 채널 전압(VCH2)을 갖는다. 이와 같은 채널을 전기적으로 연결하는 경우 채널의 전위차에 의해 전술한 바와 같은 HCI가 발생할 수 있다.
도 17을 참조하면, 워드 라인들의 전압을 초기화하는 리커버리 동작은 시구간 T5~T6의 제1 리커버리 구간(PRCV1) 및 시구간 T6~T7의 제2 리커버리 구간에서 단계적으로 수행될 수 있다.
제1 리커버리 구간(PRCV1)에서 선택 스택(ST2)의 워드 라인들의 전압을 초기화 전압(Vo)보다 높고 제2 패스 전압(VPASS2)보다 낮은 중간 전압(Va)으로 감소한 후에 중간 스위칭 라인(MSL)에 턴온 전압(VNON)을 인가하여 복수의 중간 스위칭 트랜지스터들을 턴온시킨다.
제2 리커버리 구간(PRCV2)에서 선택 스택(ST2)의 워드 라인들의 전압을 중간 전압(Va)에서초기화 전압(Vo)으로 감소하는 것과 동시에 소거 스택(ST1)의 워드 라인들을 전압을 제1 패스 전압(VPASS1)에서 초기화 전압(Vo)으로 감소한다.
결과적으로, 제1 리커버리 구간(PRCV1)에서 선택 스택(ST2)의 채널 전압을 1차적으로 감소한 후, 중간 스위칭 트랜지스터들을 턴온시켜 선택 스택(ST2)의 채널 및 소거 스택(ST1)의 채널을 전기적으로 연결한 후 2차적으로 선택 스택(ST2) 및 소거 스택(ST1)의 채널 전압을 감소할 수 있다.
이와 같이, 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하여 상기 복수의 스택들의 워드 라인 전압들을 초기화하는 리커버리 동작을 수행함으로써 채널의 전위차에 의한 HCI를 방지할 수 있다.
도 18은 본 발명의 실시예들에 따른 3개의 스택들로 분할된 메모리 셀 어레이를 나타내는 단면도이다.
도 18을 참조하면, 전술한 경계 층은 하부 경계 층(BNDL) 및 상부 경계 층(BNDU)을 포함한다. 메모리 블록(MB8)은 하부 경계 층(BNDL)의 하부에 위치하는 제1 스택(ST1), 하부 경계 층(BNDL)과 상부 경계 층(BNDU) 사이에 위치하는 제2 스택(ST2) 및 상부 경계 층(BNDU)의 상부에 위치하는 제3 스택(ST3)을 포함한다.
전술한 중간 스위칭 트랜지스터들은 하부 경계 층(BNDL)에 배치되고 하부 스위칭 라인(LSL)에 연결되는 복수의 하부 스위칭 트랜지스터들 및 상부 경계 층(BNDU)에 배치되고 상부 스위칭 라인(USL)에 연결되는 복수의 상부 스위칭 트랜지스터들을 포함한다.
도 19a 및 19b는 도 10의 제1 프로그램 동작에 따른 도 18의 메모리 셀 어레이의 스택들에 대한 프로그램 방법의 실시예들을 나타내는 도면들이다. 이하 도 11과 중복되는 설명은 생략한다.
도 19a 및 19b에는전술한 프리차지 구간(PPC), 제1 부스팅 구간(PBST1) 및 제2 부스팅 구간(PBST2)에서의 전압들이 도시되어 있다.
도 19a에는 전술한 제1 프로그램 방식(T2B)에서 제3 스택(ST3)에 대한 프로그램을 수행하는 경우가 도시되어 있다. 이 경우, 제1 스택(ST1) 및 제2 스택(ST2)은 전술한 소거 스택에 해당하고, 제3 스택(ST3)은 전술한 선택 스택에 해당한다.
프리차지 구간(PPC) 및 제1 부스팅 구간(PBST1)에서, 하부 스위칭 라인(LSL) 및 상부 스위칭 라인(USL)에 턴온 전압들(VLON, VUON)이 각각 인가된다. 제2 부스팅 구간(PBST2)에서 하부 스위칭 라인(LSL) 및 상부 스위칭 라인(USL)에 턴오프 전압들(VLOFF, VUOFF)이 각각 인가된다. 다른 전압들은 도 11을 참조하여 전술한 바와 같다. 이와 같은 중간 스위칭 트랜지스터들(MC4, MC8)의 스위칭 동작의 제어를 통하여 선택 스택에 해당하는 제3 스택(ST3)에 대해 전술한 바와 같은 더블 부스팅을 구현할 수 있다.
도 19b에는 전술한 제1 프로그램 방식(T2B)에서 제2 스택(ST2)에 대한 프로그램을 수행하는 경우가 도시되어 있다. 이 경우, 제1 스택(ST1)은 전술한 소거 스택에 해당하고, 제2 스택(ST2)은 전술한 선택 스택에 해당한다.
프리차지 구간(PPC) 및 제1 부스팅 구간(PBST1)에서, 하부 스위칭 라인(LSL) 및 상부 스위칭 라인(USL)에 턴온 전압들(VLON, VUON)이 각각 인가된다. 제2 부스팅 구간(PBST2)에서 하부 스위칭 라인(LSL) 및 상부 스위칭 라인(USL)에 턴오프 전압들(VLOFF, VUOFF)이 각각 인가된다. 다른 전압들은 도 11을 참조하여 전술한 바와 같다. 이와 같은 중간 스위칭 트랜지스터들(MC4, MC8)의 스위칭 동작의 제어를 통하여 선택 스택에 해당하는 제2 스택(ST2)에 대해 전술한 바와 같은 더블 부스팅을 구현할 수 있다.
도 20은 본 발명의 실시예들에 따른 제2 프로그램 동작을 나타내는 도면이다. 이하 도 10과 중복되는 설명은 생략한다.
도 20을 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 제2 프로그램 동작이 수행될 수 있다. 즉, 제2 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 아래에서 위로(B2T, bottom-to-top) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC5~MC12)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC1~MC4)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
도 21은 도 20의 제1 프로그램 동작에 따른 제1 스택에 대한 프로그램 방법의 일 실시예를 나타내는 타이밍도이다.
이하 도 11과 중복되는 설명은 생략하고 차이점만 설명하기로 한다.
도 11의 경우에는 제1 스택(ST1)이 소거 스택에 해당하고 제2 스택(ST2)이 선택 스택에 해당하였지만, 도 21의 경우에는 반대로 제1 스택(ST1)이 선택 스택에 해당하고 제2 스택(ST2)이 소거 스택에 해당한다.
따라서, 제1 부스팅 구간(PBST1)에서 제2 스택(ST2)의 워드 라인들에 제1 패스 전압(VPASS1)을 인가하여 전술한 제1 부스팅 동작을 수행하고, 이후 제2 부스팅 구간(PBST2)에서 제1 스택(ST1)의 워드 라인들에 제2 패스 전압(VPASS2)을 인가하여 전술한 제2 부스팅 동작을 수행한다.
제2 프로그램 방식에서 선택 스택에 해당하는 제1 스택(ST1)에 대한 프로그램 동작을 수행하는 경우, 프로그램이 수행되는 메모리 셀과 소스 라인(CSL) 사이에는 이미 프로그램된 메모리 셀이 존재할 수 있다. 따라서, 프리차지 구간(PPC)에서 비트 라인(BL)에 프리차지 전압(VPC)을 인가하고, 스트링 선택 라인들(SSLs, SSLu)에 턴온 전압(VSON)을 인가하고, 중간 스위칭 라인(MSL)에 턴온 전압(VMON)을 인가하여 제1 스택(ST1) 및 제2 스택(ST2)의 채널에 프리차지 전압(VPC)을 인가할 수 있다.
도 22a 및 22b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 실시예들을 나타내는 도면들이다.
도 22a 및 22b에는비트 라인(BL) 및 소스 라인(CSL)이 모두 셀 스트링의 상부에 배치되는 메모리 셀 어레이들(700, 800)의 구조가 도시되어 있다. 도시의 편의상 하나의 셀 스트링만을 도시하였으나, 메모리 셀 어레이들(700, 800)의 각각은 동일한 구조의 복수의 셀 스트링들을 포함할 수 있다. 각각의 셀 스트링은 스트링 선택 라인(SSL)에 의해 제어되는 스트링 선택 트랜지스터들(SST), 워드 라인들(WL)에 의해 제어되는 메모리 셀들(MC), 중간 스위칭 라인(MSL)에 의해 제어되는 중간 스위칭 트랜지스터(MST) 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터(GST)를 포함할 수 있다.
도 22a를 참조하면, 셀 스트링들은 최하층에 중간 스위칭 스위치들(MST)을 구비하고, 이를 기준으로 제1 서브 어레이(710) 및 제2 서브 어레이(720)로 분할될 수 있다.
도 22b를 참조하면, 셀 스트링들은 최하층 및 중간층에 구비되는 스위칭 스위치들(MST)을 구비하고, 이를 기준으로 제1 서브 어레이(810), 제2 서브 어레이(820), 제3 서브 어레이(830) 및 제4 서브 어레이(840)로 분할될 수 있다.
이러한 서브 어레이들에 대하여 전술한 바와 같은 더블 부스팅을 적용함으로써 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
도 23은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 23을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 중간 스위칭 트랜지스터들의 프로그램 주소에 기초한 선택적인 스위칭 동작을 통해 더블 부스팅을 구현한다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법은 중간 스위칭 트랜지스터들의 스위칭 동작의 제어를 통하여 채널 전압의 더블 부스팅을 구현함으로써, 프로그램 전압 교란 및 패스 전압 교란을 감소하여 비휘발성 메모리 장치의 수명을 증가하고 성능을 향상시킬 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이를 복수의 스택들로 분할하는 단계;
    상기 복수의 스택들의 적어도 하나의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계; 및
    프로그램 동작시 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 단계를 포함하고,
    상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 단계는,
    상기 복수의 중간 스위칭 트랜지스터들을 턴온시킨 상태에서 상기 복수의 스택들 중 모든 메모리 셀들이 소거된 상태에 있는 소거 스택의 워드 라인들에 제1 패스 전압을 인가하는 단계; 및
    상기 소거 스택의 워드 라인들에 상기 제1 패스 전압을 인가한 후 상기 복수의 중간 스위칭 트랜지스터들을 턴오프시킨 상태에서 상기 복수의 스택들 중 프로그램의 대상이 되는 선택 스택의 워드 라인들에 제2 패스 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 소거 스택의 워드 라인들에 상기 제1 패스 전압을 인가하는 동안 상기 선택 스택의 채널 및 상기 소거 스택의 채널은 턴온된 상기 복수의 중간 스위칭 트랜지스터들에 의해 서로 전기적으로 연결되고,
    상기 선택 스택의 워드 라인들에 상기 제2 패스 전압을 인가하는 동안 상기 선택 스택의 채널 및 상기 소거 스택의 채널은 턴오프된 상기 복수의 중간 스위칭 트랜지스터들에 의해 서로 전기적으로 단절되는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  4. 제1 항에 있어서,
    상기 선택 스택의 워드 라인들에 상기 제2 패스 전압을 인가한 후, 상기 선택 스택의 채널의 부스팅 전압은 상기 소거 스택의 채널의 부스팅 전압보다 큰 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  5. 제1 항에 있어서,
    상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 단계는,
    상기 소거 스택의 워드 라인들에 상기 제1 패스 전압을 인가하기 전에 상기 복수의 중간 스위칭 트랜지스터들을 턴온시킨 상태에서 상기 선택 스택의 채널 및 상기 소거 스택의 채널에 프리차지 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  6. 제1 항에 있어서,
    상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하여 상기 복수의 스택들의 워드 라인 전압들을 초기화하는 리커버리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  7. 제6 항에 있어서,
    상기 리커버리 동작을 수행하는 단계는,
    상기 선택 스택의 워드 라인들의 전압을 상기 제2 패스 전압에서 초기화 전압보다 높고 상기 제2 패스 전압보다 낮은 중간 전압으로 감소한 후에 상기 복수의 중간 스위칭 트랜지스터들을 턴온시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  8. 제7 항에 있어서,
    상기 리커버리 동작을 수행하는 단계는,
    상기 선택 스택의 워드 라인들의 전압을 상기 중간 전압에서 상기 초기화 전압으로 감소하는 것과 동시에 상기 소거 스택의 워드 라인들의 전압을 상기 제1 패스 전압에서 상기 초기화 전압으로 감소하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  9. 제1 항에 있어서,
    상기 선택 스택의 프로그램이 수행된 워드 라인들의 개수에 해당하는 프로그램 라인 수에 기초하여 상기 부스팅 동작을 제어하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  10. 제9 항에 있어서,
    상기 부스팅 동작을 제어하는 단계는,
    상기 프로그램 라인 수가 기준 값보다 작은 경우 상기 부스팅 동작을 수행하는 단계; 및
    상기 프로그램 라인 수가 기준 값보다 큰 경우 상기 부스팅 동작을 생략하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  11. 제9 항에 있어서,
    상기 부스팅 동작을 제어하는 단계는,
    상기 프로그램 라인 수가 증가할수록 상기 제1 패스 전압을 감소하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  12. 제9 항에 있어서,
    상기 부스팅 동작을 제어하는 단계는,
    상기 프로그램 라인 수가 증가할수록 상기 소거 스택의 워드 라인들에 상기 제1 패스 전압을 인가하기 전에 상기 복수의 중간 스위칭 트랜지스터들을 턴온시킨 상태에서 상기 선택 스택의 채널 및 상기 소거 스택의 채널에 인가하는 프리차지 전압을 감소하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  13. 제1 항에 있어서,
    최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 단계를 더 포함하고,
    상기 복수의 스택들은 상기 경계 층의 하부에 위치하는 제1 스택 및 상기 경계 층의 상부에 위치하는 제2 스택을 포함하고,
    상기 제2 스택에 대해 프로그램할 때 상기 부스팅 동작을 수행하고, 상기 제1 스택에 대해 프로그램할 때 상기 부스팅 동작을 생략하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  14. 제13 항에 있어서,
    상기 부스팅 동작을 수행하기 전에 상기 소스 라인을 이용하여 프리차지 전압을 상기 복수의 스택들의 채널에 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  15. 제1 항에 있어서,
    최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 단계를 더 포함하고,
    상기 복수의 스택들은 상기 경계 층의 하부에 위치하는 제1 스택 및 상기 경계 층의 상부에 위치하는 제2 스택을 포함하고,
    상기 제1 스택에 대해 프로그램할 때 상기 부스팅 동작을 수행하고, 상기 제2 스택에 대해 프로그램할 때 상기 부스팅 동작을 생략하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  16. 제15 항에 있어서,
    상기 부스팅 동작을 수행하기 전에 상기 복수의 비트 라인들을 이용하여 프리차지 전압을 상기 복수의 스택들의 채널에 인가하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  17. 제1 항에 있어서,
    상기 경계 층은 하부 경계 층 및 상부 경계 층을 포함하고,
    상기 복수의 스택들은 상기 하부 경계 층의 하부에 위치하는 제1 스택, 상기 하부 경계 층과 상기 상부 경계 층 사이에 위치하는 제2 스택 및 상기 상부 경계 층의 상부에 위치하는 제3 스택을 포함하고,
    상기 복수의 중간 스위칭 트랜지스터들은 상기 하부 경계 층에 배치되는 복수의 하부 스위칭 트랜지스터들 및 상기 상부 경계 층에 배치되는 복수의 상부 스위칭 트랜지스터들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  18. 제1 항에 있어서,
    상기 경계 층은 1개의 게이트 층을 포함하거나 상기 수직 방향으로 인접한 2개 이상의 게이트 층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 프로그램 방법.
  19. 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하는 메모리 셀 어레이를 상기 수직 방향으로 제1 스택, 상기 제1 스택 상부의 경계층 및 상기 경계 층 상부의 제2 스택으로 분할하는 단계;
    상기 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 제공하는 단계; 및
    상기 제2 스택에 대해 프로그램할 때 상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 제1 스택 및 상기 제2 스택의 채널 전압의 부스팅 동작을 수행하는 단계를 포함하고,
    상기 제1 스택 및 상기 제2 스택의 채널 전압의 부스팅 동작을 수행하는 단계는,
    상기 복수의 중간 스위칭 트랜지스터들을 턴온시킨 상태에서 모든 메모리 셀들이 소거된 상태에 있는 상기 제1 스택의 워드 라인들에 제1 패스 전압을 인가하는 단계; 및
    상기 제1 스택의 워드 라인들에 상기 제1 패스 전압을 인가한 후 상기 복수의 중간 스위칭 트랜지스터들을 턴오프시킨 상태에서 상기 제2 스택의 워드 라인들에 제2 패스 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 프로그램 방법.
  20. 복수의 메모리 셀들이 수직 방향으로 복수의 비트 라인들 및 소스 라인 사이에 각각 배치되는 복수의 셀 스트링들을 포함하고, 상기 수직 방향으로 배치되는 복수의 스택들로 분할되고, 상기 복수의 스택들의 경계 층에 배치되고 상기 복수의 셀 스트링들의 전기적인 연결을 각각 제어하는 복수의 중간 스위칭 트랜지스터들을 포함하는 메모리 셀 어레이; 및
    상기 복수의 중간 스위칭 트랜지스터들의 스위칭 동작을 제어하면서 상기 복수의 스택들의 채널 전압의 부스팅 동작을 수행하는 제어 회로를 포함하고,
    상기 복수의 중간 스위칭 트랜지스터들을 턴온시킨 상태에서 상기 복수의 스택들 중 모든 메모리 셀들이 소거된 상태에 있는 소거 스택의 워드 라인들에 제1 패스 전압을 인가하고,
    상기 소거 스택의 워드 라인들에 상기 제1 패스 전압을 인가한 후 상기 복수의 중간 스위칭 트랜지스터들을 턴오프시킨 상태에서 상기 복수의 스택들 중 프로그램의 대상이 되는 선택 스택의 워드 라인들에 제2 패스 전압을 인가하는 비휘발성 메모리 장치.
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