KR102272238B1 - 불휘발성 메모리 장치 및 그것의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 프로그램 방법 Download PDF

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Abstract

본 발명의 불휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 읽기 및 쓰기 회로, 및 제어 로직을 포함한다. 메모리 셀 어레이는 복수의 셀 스트링들을 포함하는 복수의 메모리 블록들을 포함하고, 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함한다. 제어 로직은 프로그램 동작을 수행할 때, 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 제어한다.

Description

불휘발성 메모리 장치 및 그것의 프로그램 방법{NONVOLATILE MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}
본 발명은 메모리 장치 및 그것의 프로그램 방법에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여, 3차원 구조를 갖는 반도체 메모리 장치가 연구되고 있다. 3차원 반도체 메모리 장치는 기존의 2차원 반도체 메모리 장치와 다른 구조적 특징을 갖는다. 3차원 반도체 메모리 장치와 2차원 반도체 메모리 장치의 구조적 차이로 인해, 3차원 반도체 메모리를 구동하기 위한 다양한 구동 방법들이 연구되고 있다.
본 발명의 목적은 프로그램 교란을 완화할 수 있는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는데 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이, 어드레스 디코더, 읽기 및 쓰기 회로, 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 셀 스트링들을 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함할 수 있다.
상기 어드레스 디코더는 어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택할 수 있다.
상기 읽기 및 쓰기 회로는 프로그램 동작시 상기 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 프로그램될 데이터를 저장할 수 있다.
상기 제어 로직은 상기 프로그램 동작을 수행할 때, 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 제어할 수 있다.
실시예로서, 상기 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 상기 제어 로직은 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압과 동시 또는 비선택된 워드 라인에 인가되는 패스 전압 보다 나중에 인가하도록 제어할 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인에 인가되는 프로그램 전압의 최대 레벨이 미리 설정된 허용 레벨 이상일 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인에 인가되는 프로그램 전압이 복수의 프로그램 루프들로 구성된 하나의 프로그램 스텝 중 프로그램 루프 진행 순서 역순으로 제1 기준 개수 내의 프로그램 루프에 해당하는 것일 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인이 프로그램 상태인 서브 블록들 사이에 배치된 소거 상태인 서브 블록에 연결되고, 상기 소거 상태인 서브 블록에 연결된 워드 라인들 중 프로그램 순서 역순으로 제2 기준 개수 내에 해당하는 것일 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인이 프로그램 순서 방향으로 마지막에 배치되고, 소거 상태인 서브 블록에 연결되고, 상기 소거 상태인 서브 블록에 연결된 워드 라인들 중 프로그램 순서 역순으로 제3 기준 개수 내에 해당하는 것일 수 있다.
실시예로서, 상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 제어 로직은 상기 선택된 워드 라인에 비트 라인 셋업 구간 내에 제1 프로그램 전압을 인가하도록 제어하고, 프로그램 실행 구간 동안 상기 제1 프로그램 전압 보다 높은 레벨을 갖는 제2 프로그램 전압을 인가하도록 제어할 수 있다.
실시예로서, 상기 제1 프로그램 전압의 레벨은 상기 패스 전압의 레벨 보다 낮을 수 있다.
본 발명의 실시예에 따른 복수의 셀 스트링들을 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 프로그램 방법은, 선택된 워드 라인이 프리차지 조건을 만족하는지 판단하는 단계; 및 상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하는 단계를 포함할 수 있다.
실시예로서, 상기 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압과 동시 또는 비선택된 워드 라인에 인가되는 패스 전압 보다 나중에 인가하는 단계를 더 포함할 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인에 인가되는 프로그램 전압의 최대 레벨이 미리 설정된 허용 레벨 이상인 것일 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인에 인가되는 프로그램 전압이 복수의 프로그램 루프들로 구성된 하나의 프로그램 스텝 중 프로그램 루프 진행 순서 역순으로 제1 기준 개수 내의 프로그램 루프에 해당하는 것일 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인이 프로그램 상태인 서브 블록들 사이에 배치된 소거 상태인 서브 블록에 연결되고, 상기 소거 상태인 서브 블록에 연결된 워드 라인들 중 프로그램 순서 역순으로 제2 기준 개수 내에 해당하는 것일 수 있다.
실시예로서, 상기 프리차지 조건은 상기 선택된 워드 라인이 프로그램 순서 방향으로 마지막에 배치되고, 소거 상태인 서브 블록에 연결되고, 상기 소거 상태인 서브 블록에 연결된 워드 라인들 중 프로그램 순서 역순으로 제3 기준 개수 내에 해당하는 것일 수 있다.
상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하는 단계는, 상기 선택된 워드 라인에 제1 프로그램 전압을 인가하는 단계; 상기 선택된 워드 라인에 상기 제1 프로그램 전압이 인가된 이후, 상기 선택된 워드 라인에 제2 프로그램 전압을 인가하는 단계; 및 상기 선택된 워드 라인에 상기 제1 프로그램 전압이 인가된 이후, 상기 비선택된 워드 라인들에 패스 전압을 인가하는 단계를 포함할 수 있다.
실시예로서, 상기 제1 프로그램 전압은 비트 라인 셋업 구간 내에 인가될 수 있다.
실시예로서, 상기 제1 프로그램 전압의 레벨은 상기 패스 전압의 레벨 보다 낮을 수 있다.
실시예로서, 상기 제1 프로그램 전압의 레벨은 상기 제2 프로그램 전압의 레벨과 비례할 수 잇다.
실시예로서, 상기 제1 프로그램 전압이 인가되는 구간은 상기 제1 프로그램 전압의 레벨과 비례할 수 있다.
본 발명의 불휘발성 메모리 장치 및 그것의 프로그램 방법에 따르면, 비선택 스트링의 선택 메모리 셀에서 프로그램 교란을 완화할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 3은 도 2에 도시된 메모리 블록의 등가 회로도이다.
도 4는 도 1에 도시된 불휘발성 메모리 장치의 프로그램 동작에서 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우에 인가되는 신호들을 도시한 타이밍도이다.
도 5는 도 3에 도시된 메모리 블록 중 하나의 셀 스트링을 예시적으로 도시한 도면이다.
도 6은 비교예에서 하나의 프로그램 루프 동안 워드 라인들에 인가되는 전압을 도시한 도면이다.
도 7은 비교예에서 비선택된 셀 스트링의 메모리 셀들의 채널 전압을 도시한 도면이다.
도 8은 본 발명의 실시예에서 하나의 프로그램 루프 동안 워드 라인들에 인가되는 전압을 도시한 도면이다.
도 9는 본 발명의 실시예에서 비선택된 셀 스트링의 메모리 셀들의 채널 전압을 도시한 도면이다.
도 10은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 복수회의 프로그램 루프들 동안 워드 라인들에 인가되는 전압을 예시적으로 도시한 도면이다.
도 11은 본 발명의 일 실시예에 따른 도 3의 메모리 블록을 개략적으로 도시한 도면이다.
도 12는 도 11의 메모리 블록에서 하나의 비선택 셀 스트링의 채널 전압을 예시적으로 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 도 3의 메모리 블록을 개략적으로 도시한 도면이다.
도 14는 도 13의 메모리 블록에서 하나의 비선택 셀 스트링의 채널 전압을 예시적으로 도시한 도면이다.
도 15는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
도 16은 본 발명의 실시예에 따른 저장 장치를 예시적으로 보여주는 블록도이다.
도 17은 본 발명의 실시예에 따른 SSD를 예시적으로 보여주는 블록도이다.
도 18은 본 발명의 실시예에 따른 eMMC를 예시적으로 보여주는 블록도이다.
도 19는 본 발명의 실시예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 20은 본 발명의 실시예에 따른 모바일 장치를 예시적으로 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세하게 설명하기 위하여 본 발명의 실시 예들을 첨부된 도면들을 참조하여 설명하기로 한다.
예시적으로, 낸드 플래시 메모리를 참조하여 본 발명의 실시 예들이 설명될 수 있다. 그러나, 본 발명의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 발명의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 읽기 동작 동안 접지 선택 트랜지스터의 문턱 전압을 임계 값보다 높아지도록 기판으로 인가되는 기판 전압을 조절한다. 이에 따라 셀 스트링 내의 채널들 간 전위차가 감소하여 읽기 디스터번스가 방지된다. 따라서, 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 전압 발생기(130), 읽기 및 쓰기 회로(140), 및 제어 로직(150)를 포함한다.
메모리 셀 어레이(110)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 접지 선택 라인들(GSL)을 통해 어드레스 디코더(120)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(140)에 연결된다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 복수의 메모리 셀들 및 복수의 선택 트랜지스터들을 포함할 수 있다. 메모리 셀들은 워드 라인들(WL)에 연결되고, 선택 트랜지스터들은 스트링 선택 라인들(SSL) 또는 접지 선택 라인들(GSL)에 연결될 수 있다. 각 메모리 블록의 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 각 메모리 블록의 메모리 셀들은 하나 또는 그 이상의 비트를 저장할 수 있다.
어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 외부 장치로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(120)는 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)을 선택한다. 어드레스 디코더(120)는 전압 발생기(130)로부터 다양한 전압들을 수신하고, 수신된 전압들을 선택 및 비선택된 스트링 선택 라인들(SSL), 워드 라인들(WL) 및 접지 선택 라인들(GSL)에 각각 전달할 수 있다.
어드레스 디코더(120)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(140)에 전달된다. 예시적으로, 어드레스 디코더(120)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함한다.
전압 발생기(130)는 불휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성된다. 예를 들어, 전압 발생기(130)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 및 메모리 셀 어레이(110)의 기판으로 제공되는 기판 전압(VBB)을 생성할 수 있다. 예시적으로, 전압 발생기(130)는 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 제1 프로그램 전압 및 제2 프로그램 전압을 생성할 수 있다.
읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결되고, 외부와 데이터(Data)를 교환한다. 읽기 및 쓰기 회로(140)는 제어 로직(150)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(140)는 어드레스 디코더(120)로부터 디코딩된 열 어드레스(DCA)를 수신하도록 구성된다. 디코딩된 열 어드레스(DCA)를 이용하여, 읽기 및 쓰기 회로(140)는 비트 라인들(BL)을 선택할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 외부로부터 데이터를 수신하고, 수신된 데이터를 메모리 셀 어레이(110)에 기입한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽어진 데이터를 외부에 전달한다. 읽기 및 쓰기 회로(140)는 메모리 셀 어레이(110)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(110)의 제 2 저장 영역에 기입한다. 예를 들면, 읽기 및 쓰기 회로(140)는 카피-백(copy-back) 동작을 수행하도록 구성된다.
예시적으로, 읽기 및 쓰기 회로(140)는 프로그램 동작시 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 프로그램될 데이터를 저장할 수 있다.
예시적으로, 읽기 및 쓰기 회로(140)는 페이지 버퍼(또는 페이지 레지스터), 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다. 다른 예로서, 읽기 및 쓰기 회로(140)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같은 구성 요소들을 포함한다.
제어 로직(150)은 어드레스 디코더(120)와 읽기 및 쓰기 회로(130)에 연결된다. 제어 로직(150)은 불휘발성 메모리(100)의 제반 동작을 제어하도록 구성된다. 제어 로직(150)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
제어 로직(150)은 프로그램 동작을 수행할 때, 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 제어할 수 있다. 또한, 제어 로직(150)은 프로그램 동작을 수행할 때, 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압과 동시 또는 비선택된 워드 라인에 인가되는 패스 전압 보다 나중에 인가하도록 제어할 수 있다.
본 발명의 실시예에 따른 불휘발성 메모리 장치(100)는 프로그램 동작시 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 구현될 수 있다.
도 2는 도 1에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 2를 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)은 제 1 도전형(conductive type)을 갖는 웰(well)일 수 있다. 예를 들어, 기판(SUB)은 붕소(B, Boron)와 같은 3족 원소가 주입되어 형성된 P 웰일 수 있다. 예를 들어, 기판(SUB)은 N 웰 내에 제공되는 포켓 P 웰일 수 있다. 이하에서, 기판은 P 웰(또는 포켓 P 웰)인 것으로 가정한다. 그러나, 기판(SUB)은 P 도전형을 갖는 것으로 한정되지 않는다. 기판(SUB) 상부에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다.
게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 정보 저장막(information storage layer)이 형성될 수 있다. 정보 저장막은 터널 절연막(tunnel insulation layer), 전하 저장막(charge storage layer), 그리고 블록킹 절연막(blocking insulation layer)로 구성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 내부는 충전 유전 패턴(filing dielectric pattern)으로 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다. 필라의 외부는 수직 활성 패턴(vertical active pattern)으로 채널 반도체로 구성될 수 있다.
예시적으로, 접지 선택 트랜지스터(GST)는 기판(SUB) 상에 형성되어 기판 전압(VBB)의 변화에 따라 몸통 효과(body effect)를 적용받을 수 있다. 즉, 기판 전압(VBB)을 조절하여 접지 선택 트랜지스터(GST)의 문턱 전압이 조절될 수 있다. 예를 들어, 기판(SUB)이 P 도전형이고 기판 전압(VBB)이 음전압인 경우, 접지 선택 트랜지스터(GST)의 문턱 전압은 상승할 것이다. 기판(SUB)이 N 도전형이고 기판 전압(VBB)이 양전압인 경우, 접지 선택 트랜지스터(GST)의 문턱 전압은 상승할 것이다. 이 때, 메모리 셀들은 기판과 전기적으로 분리되어 있으므로, 메모리 셀들은 기판 전압의 영향을 받지 않을 것이다.
예시적으로, 접지 선택 트랜지스터(GST)는 기판 전압(VBB)의 변화에 따라 임계 값 이상의 문턱 전압을 가질 수 있다. 이 때, 임계 값은 복수의 메모리 셀들의 소거 상태의 문턱 전압 산포 또는 프로그램 상태의 문턱 전압 산포보다 높은 레벨일 수 있다.
메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인들(WL1~WL9), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인들(BL1~BL3)과 연결될 수 있다. 도 2에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인들(GSL, SSL), 9개의 워드 라인들(WL1~WL9), 그리고 3개의 비트 라인들(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 3은 도 2에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 3을 참조하면, 비트 라인들(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링들(CS11~CS33)이 연결되어 있다. 각 셀 스트링(예를 들면, CS11)은 접지 선택 트랜지스터(GST), 복수의 메모리 셀들(MC1~MC9), 그리고 스트링 선택 트랜지스터(SST)를 포함한다. 여기에서, 셀 스트링(cell string)은 낸드 스트링(nand string)이라고 하기도 한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL; String Selection Line)에 연결된다. 스트링 선택 라인(SSL)은 제 1 내지 제 3 스트링 선택 라인(SSL1~SSL3)으로 분리되어 있다. 복수의 메모리 셀들(MC1~MC9)은 각각 대응하는 워드 라인들(WL1~WL9)에 연결된다. 동일 높이의 워드 라인(예를 들면, WL4)은 공통으로 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결된다. 각 셀 스트링의 접지 선택 라인(GSL)은 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결된다.
도 2 및 도 3에 도시된 메모리 블록(BLK1)은 예시적인 것이다. 본 발명의 기술적 사상은 도 2 및 도 3에 도시된 메모리 블록(BLK1)에 한정되지 않는다. 예를 들어, 셀 스트링들의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 행들의 수가 변경됨에 따라, 셀 스트링들의 행들에 연결되는 스트링 선택 라인들 또는 접지 선택 라인의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 열들의 수는 증가 또는 감소될 수 있다. 셀 스트링들의 열들의 수가 변경됨에 따라, 셀 스트링들의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링들의 수 또한 변경될 수 있다.
셀 스트링들의 높이는 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링들 각각에 적층되는 메모리 셀들의 수는 증가 또는 감소될 수 있다. 셀 스트링들 각각에 적층되는 메모리 셀들의 수가 변경됨에 따라, 워드 라인들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수는 증가될 수 있다. 셀 스트링들 각각에 제공되는 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 접지 선택 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터 또는 접지 선택 트랜지스터의 수가 증가되면, 스트링 선택 트랜지스터들 또는 접지 선택 트랜지스터들은 메모리 셀들(MC1~MC9)과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 읽기는 셀 스트링들(CS11~CS33)의 행의 단위로 수행될 수 있다. 스트링 선택 라인들(SSL1~SSL3)에 의해 셀 스트링들(CS11~CS33)이 하나의 행 단위로 선택될 수 있다.
셀 스트링들(CS11~CS33)의 선택된 행에서, 쓰기 및 읽기는 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CS11~CS33)의 선택된 행에서, 메모리 셀들은 워드 라인들(WL1~WL9)에 의해 페이지의 단위로 선택될 수 있다.
본 발명의 실시예에 따르면, 메모리 셀 어레이(110)는 선택된 셀 스트링에 프로그램 동작을 수행할 때 접지 선택 트랜지스터(GST)에 인접한 메모리 셀 순서대로 또는 스트링 선택 트랜지스터(SST)에 먼 메모리 셀 순서대로 프로그램 동작을 수행한다.
한편, 앞서 상술된 바와 같이, 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 종래의 경우, 메모리 셀 어레이는 소거 동작 시에, 메모리 블록 단위로 소거 동작을 수행한다.
본 발명의 실시 예에 따르면, 메모리 블록(BLK1)은 제1 내지 제3 서브 블록들을 포함할 수 있다. 제1 서브 블록은 워드 라인들(WL1~WL3)에 연결된 메모리 셀들을 포함하고, 제2 서브 블록은 워드 라인들(WL4~WL6)에 연결된 메모리 셀들을 포함하고, 제3 서브 블록은 워드 라인들(WL7~WL9)에 연결된 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)는 소거 동작 시에, 메모리 블록 단위로 소거 동작을 수행하는 것이 아닌, 서브 메모리 블록 단위로 소거 동작을 수행한다. 여기서, 각 메모리 블록은 복수의 서브 블록들을 포함하는 것으로 설명될 수 있다. 즉, 본 발명에 따른 메모리 셀 어레이(110)는 소거 동작 시에, 복수의 서브 블록들 중 소거 요청된 서브 블록들을 기반으로 소거 동작을 수행할 수 있다.
도 4는 도 1에 도시된 불휘발성 메모리 장치의 프로그램 동작에서 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우에 인가되는 신호들을 도시한 타이밍도이다.
도 3 및 도 4를 참조하면, 비선택된 워드 라인들로 비트 라인 셋업 구간 동안 접지전압(GND)이 인가되고, 프로그램 실행 구간 동안 패스 전압(Vpass)이 인가되고, 리커버리 구간 동안 접지전압(GND)이 인가된다.
선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 선택된 워드 라인으로 비트 라인 셋업 구간 동안 접지전압(GND)이 인가되고, 프로그램 실행 구간 동안 프로그램 전압(Vpgm)이 인가되고, 리커버리 구간 동안 접지전압(GND)이 인가된다. 선택된 워드 라인이 프리차지 조건을 만족한 경우, 선택된 워드 라인에 인가되는 프로그램 전압은 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가된다. 구체적인 내용은 후술된다.
선택된 스트링 선택 라인으로 비트 라인 셋업 구간 및 프로그램 실행 구간 동안 전원전압(VCC)이 인가되고, 리커버리 구간 동안 접지전압(GND)이 인가된다.
비선택된 스트링 선택 라인으로 비트 라인 셋업 구간, 프로그램 실행 구간, 및 리커버리 구간 동안 접지전압(GND)이 인가된다.
선택된 비트 라인으로 비트 라인 셋업 구간, 프로그램 실행 구간, 및 리커버리 구간 동안 접지전압(GND)이 인가된다.
비선택된 비트 라인으로 비트 라인 셋업 구간 및 프로그램 실행 구간 동안 전원전압(VCC)이 인가되고, 리커버리 구간 동안 접지전압(GND)이 인가된다.
접지 선택 라인으로 비트 라인 셋업 구간, 프로그램 실행 구간, 및 리커버리 구간 동안 접지전압(GND)이 인가된다.
도 5는 도 3에 도시된 메모리 블록 중 하나의 셀 스트링을 예시적으로 도시한 도면이다.
도 5의 셀 스트링(CS11)은 비선택된 셀 스트링일 수 있다. 즉, 셀 스트링(CS11)은 비선택된 비트 라인에 연결될 수 있다. 또한, 셀 스트링(CS11)은 선택된 비트 라인에 연결되고, 비선택된 스트링 선택 라인에 연결될 수 있다.
셀 스트링(CS11)은 제1 내지 제9 메모리 셀들(MC1~MC9), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 포함한다. 제1 내지 제9 메모리 셀들(MC1~MC9)은 각각 제1 내지 제9 워드 라인들(WL1~WL9)에 연결된다.
제1 내지 제9 메모리 셀들(MC1~MC9) 각각은 1-비트의 데이터를 저장하는 싱글-레벨 셀(SLC; Single-Level Cell) 또는 2-비트 이상의 데이터를 저장하는 멀티-레벨 셀(MLC; Multi-Level Cell)로 제공될 수 있다.
비선택된 셀 스트링(CS1)의 제1 내지 제9 메모리 셀들(MC1~MC9)의 채널들은 프로그램 실행 구간 동안 플로팅된다. 제1 내지 제9 메모리 셀들(MC1~MC9)의 채널 전압은 프로그램 실행 구간 동안 워드 라인들(WL1~WL9)에 패스 전압 또는 프로그램 전압이 인가됨에 따라 상승할 수 있다.
이하의 설명에서, 예시적으로 제4 메모리 셀(MC4)이 선택 메모리 셀인 것을 기준으로 설명한다.
도 6은 비교예에서 하나의 프로그램 루프 동안 워드 라인들에 인가되는 전압을 도시한 도면이고, 도 7은 비교예에서 비선택된 셀 스트링의 메모리 셀들의 채널 전압을 도시한 도면이다.
도 5 내지 도 7을 참조하면, 프로그램 실행 구간 동안 선택된 워드 라인(Sel. WL, WL4)에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 패스 전압(Vpass)이 인가된다. 예시적으로, 프로그램 전압(Vpgm)과 패스 전압(Vpass)은 동일한 시점에 각 워드 라인으로 인가될 수 있다.
비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 패스 전압(Vpass)이 인가됨에 따라 비선택 메모리 셀들(MC1~MC3, MC5~MC9)의 채널 전압은 상승한다. 비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 인가된 패스 전압(Vpass)이 유지되는 동안 비선택 메모리 셀들(MC1~MC3, MC5~MC9)의 채널 전압은 완만하게 하락하거나 거의 하락하지 않는다. 이후, 비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 인가된 패스 전압(Vpass)이 하락하는 리커버리 구간 내에 비선택 메모리 셀들(MC1~MC3, MC5~MC9)의 채널 전압은 급격히 하락한다.
선택된 워드 라인(Sel. WL, WL4)에 프로그램 전압(Vpgm)이 인가됨에 따라 선택 메모리 셀(MC4)의 채널 전압은 상승한다. 프로그램 전압(Vpgm)과 패스 전압(Vpass)의 레벨 차이로 인하여 선택 메모리 셀(MC4)의 최대 채널 전압과 비선택 메모리 셀들(MC1~MC3, MC5~MC9)의 최대 채널 전압은 제1 전압 차이(△V1)를 갖는다.
선택된 워드 라인(Unsel. WL, WL4)에 인가된 프로그램 전압(Vpgm)이 유지되는 동안 메모리 셀들(MC1~MC9)의 채널은 전하를 공유하여 선택 메모리 셀(MC4)의 채널 전압은 하락한다. 이후, 선택된 워드 라인(WL4)에 인가된 프로그램 전압(Vpgm)이 하락하는 리커버리 구간 내에 선택 메모리 셀(MC4)의 채널 전압은 급격히 하락한다.
제1 전압 차이(△V1)가 허용 범위을 넘는 경우, 선택 메모리 셀(MC4)과 선택 메모리 셀(MC4)과 인접한 비선택 메모리 셀들(MC3, MC5) 사이에서 열 전자가 생성될 수 있다. 생성된 열 전자는 선택 메모리 셀(MC4)에 트랩될 수 있고, 선택 메모리 셀(MC4)의 문턱 전압의 변화를 유발한다. 즉, 허용 범위을 넘는 제1 전압 차이(△V1)는 프로그램 교란을 유발할 수 있다.
도 8은 본 발명의 실시예에서 하나의 프로그램 루프 동안 워드 라인들에 인가되는 전압을 도시한 도면이고, 도 9는 본 발명의 실시예에서 비선택된 셀 스트링의 메모리 셀들의 채널 전압을 도시한 도면이다.
도 5, 도 8, 및 도 9를 참조하면, 프로그램 실행 구간 동안 비선택된 워드 라인들(WL1~WL3, WL5~WL9)에 패스 전압(Vpass)이 인가된다.
본 발명의 실시예에서, 제어 로직(도 1 참조, 150)은 선택된 워드 라인(WL4)이 프리차지 조건을 만족하는 경우, 선택된 워드 라인(Sel. WL, WL4)에 인가되는 프로그램 전압(V1, V2)을 비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 인가되는 패스 전압(Vpass) 보다 먼저 인가되도록 제어한다. 또한, 제어 로직(도 1 참조, 150)은 선택된 워드 라인(Sel. WL, WL4)이 프리차지 조건을 만족하지 않는 경우, 선택된 워드 라인(Sel. WL, WL4)에 인가되는 프로그램 전압(V3)을 비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 인가되는 패스 전압(Vpass) 보다 먼저 인가되지 않도록 제어한다.
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인에 인가되는 프로그램 전압의 최대 레벨이 미리 설정된 허용 레벨(LV) 이상인 것이다. 허용 레벨(LV)은 프로그램 교란이 발생하지 않는 프로그램 전압 레벨을 의미한다.
프로그램 전압(V1, V2)의 최대 레벨은 허용 레벨(LV) 이상이므로, 선택된 워드 라인(Sel. WL, WL4)으로 프로그램 전압(V1, V2)이 인가되는 경우, 선택된 워드 라인(Sel. WL, WL4)은 프리차지 조건을 만족한다.
프로그램 전압(V1, V2)은 비트 라인 셋업 구간 내 특정 시점부터 선택된 워드 라인(Sel. WL, WL4)에 인가될 수 있다.
선택된 워드 라인(Sel WL, WL4)으로 인가되는 프로그램 전압(V1, V2)은 제1 프로그램 전압(V1)과 제2 프로그램 전압(V2)을 포함할 수 있다. 제1 프로그램 전압(V1)은 선택된 워드 라인(WL4)으로 비트 라인 셋업 구간 내 제1 시점(T1)부터 프로그램 실행 구간이 시작되는 제2 시점(T2)까지 인가될 수 있다. 제2 프로그램 전압(V2)은 제2 시점(T2)부터 리커버리 구간이 시작되는 제3 시점(T3)까지 인가될 수 있다.
비선택된 워드 라인들(Unsel. WL, WL1~WL3, WL5~WL9)에 인가되는 패스 전압(Vpass)은 제2 시점(T2)부터 제3 시점(T3)까지 인가될 수 있다.
프로그램 전압(V3의 최대 레벨은 허용 레벨(LV) 미만이므로, 선택된 워드 라인(Sel. WL)으로 프로그램 전압(V3)이 인가되는 경우, 선택된 워드 라인(Sel. WL)은 프리차지 조건을 만족하지 않는다. 선택된 워드 라인(Sel. WL, WL4)에 인가되는 프로그램 전압(V3)은 제2 시점(T2)부터 제3 시점(T3)까지 인가될 수 있다.
선택된 워드 라인(Sel. WL, WL4)에 제1 프로그램 전압(V1)이 인가됨에 따라 선택 메모리 셀(MC4)의 채널 전압은 제1 시점(T1)부터 상승한다. 선택된 워드 라인(WL4)에 인가된 제1 프로그램 전압(V1)이 유지되는 동안 메모리 셀들(MC1~MC9)의 채널은 전하를 공유하여 채널 전압은 하락한다.
이후, 선택된 워드 라인(Sel. WL, WL4)에 제2 프로그램 전압(V2)이 인가됨에 따라 선택 메모리 셀(MC4)의 채널 전압은 제2 시점(T2)부터 상승한다. 제2 프로그램 전압(V2)과 패스 전압(Vpass)의 레벨 차이로 인하여 선택 메모리 셀(MC4)의 최대 채널 전압과 비선택 메모리 셀들(MC1~MC3, MC5~MC9)의 최대 채널 전압은 제2 전압 차이(△V2)를 갖는다.
제2 시점(T2) 이후부터 선택 메모리 셀(MC4)의 채널 전압은 제1 프로그램 전압(V1)과 제2 프로그램 전압(V2)의 레벨 차이에 대응하는 만큼 상승한다. 따라서, 도 6의 프로그램 전압(Vpgm)의 레벨과 도 8의 제2 프로그램 전압(V2)의 레벨이 동일한 경우, 도 9의 제2 전압 차이(△V2)는 도 7의 제1 전압 차이(△V1)에 비해 작다. 즉, 본 발명의 실시예에 따른 프로그램 방법에 의하면, 비교예에 비해 비선택 스트링의 선택 메모리 셀에서 프로그램 교란이 완화될 수 있다.
이후, 선택된 워드 라인(Sel. WL, WL4)에 인가된 제2 프로그램 전압(V2)이 유지되는 동안 메모리 셀들(MC1~MC9)의 채널은 전하를 공유하여 선택 메모리 셀(MC4)의 채널 전압은 하락한다. 이후, 선택된 워드 라인(Sel. WL, WL4)에 인가된 제2 프로그램 전압(V2)이 하락하는 리커버리 구간 내에 선택 메모리 셀(MC4)의 채널 전압은 급격히 하락한다.
본 발명의 실시예에서, 제1 프로그램 전압(V1)의 레벨은 제2 프로그램 전압(V2)의 레벨과 비례할 수 있다. 즉, 제2 프로그램 전압(V2)의 레벨이 증가할수록 제1 프로그램 전압(V1)의 레벨도 상승할 수 있다. 이는 선택 메모리 셀(MC4)의 최대 채널 전압은 제1 프로그램 전압(V1)과 제2 프로그램 전압(V2)의 레벨 차이에 영향을 받기 때문이다.
본 발명의 실시예에서, 제1 프로그램 전압(V1)의 레벨(△Vp1)은 제2 프로그램 전압(V2)과 허용 레벨(LV)의 전압 차이(△Vp2)와 비례할 수 있다. 또한, 제1 프로그램 전압(V1)의 레벨(△Vp1)은 제2 프로그램 전압(V2)과 허용 레벨(LV)의 전압 차이(△Vp2)와 동일할 수 있다.
본 발명의 실시예에서, 제1 프로그램 전압(V1)이 인가되는 제1 시점(T1)과 제2 시점(T2) 사이의 구간은 제1 프로그램 전압(V1)의 레벨과 비례할 수 있다. 즉, 제1 프로그램 전압(V1)의 레벨이 증가할수록 제1 프로그램 전압(V1) 인가 시점인 제1 시점(T1)이 앞당겨져 제1 시점(T1)과 제2 시점(T2) 사이의 구간이 증가할 수 있다. 이는 제1 프로그램 전압(V1)에 의해 상승된 선택 메모리 셀(MC4)의 채널 전압이 하락하는데 걸리는 시간은 제1 프로그램 전압(V1)의 레벨과 비례하기 때문이다.
본 발명의 실시예에서, 제1 프로그램 전압(V1)의 레벨은 패스 전압(Vpass)의 레벨 보다 낮을 수 있다. 만일, 제1 프로그램 전압(V1)의 레벨이 패스 전압(Vpass)의 레벨 보다 높은 경우, 제1 프로그램 전압(V1)에 의한 비선택 스트링의 선택 메모리 셀에서 프로그램 교란이 문제될 수 있다.
도 10은 본 발명의 실시예에 따른 불휘발성 메모리 장치의 복수회의 프로그램 루프들 동안 워드 라인들에 인가되는 전압을 예시적으로 도시한 도면이다. 도 10은 싱글-레벨 셀(SLC)에 대한 프로그램 동작을 예시적으로 보여준다.
프로그램 동작은 복수회의 프로그램 루프를 진행함으로써 수행될 수 있다. 도 10에는 6 개의 프로그램 루프들(Loop1~Loop6)이 수행되는 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니다. 프로그램 동작은 7 개 이상의 프로그램 루프들을 진행함으로써 수행될 수 있고, 5 개 이하의 프로그램 루프들을 진행함으로써 수행될 수 있다.
각 프로그램 루프는 프로그램 전압(Vp1~Vp6) 및 패스 전압을 인가하는 단계와 검증 전압(Vrf)을 인가하는 단계를 포함한다. 이때, 프로그램 전압(Vp1~Vp6)과 검증 전압(Vrf)은 전압 발생기(도 1 참조, 130)에서 생성될 수 있다.
프로그램 루프가 진행될수록 프로그램 전압들(Vp1~Vp6)의 레벨이 증가할 수 있다. 이를 증가형 스텝 펄스 프로그래밍(incremental step pulse programming; ISPP) 방식이라고 한다.
도 10에서, 검증 전압(Vrf)은 각 프로그램 루프들(Loop1~Loop6) 마다 하나의 전압 레벨을 갖는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 검증 전압(Vrf)은 서로 다른 전압 레벨을 갖는 제1 검증 전압 및 제2 검증 전압을 포함할 수 있다. 제1 검증 전압은 거친(coarse) 검증 전압이고, 제2 검증 전압은 정교한(fine) 검증 전압일 수 있다. 선택된 워드 라인에 연결된 메모리 셀들이 멀티-레벨 셀(MLC)인 경우, 검증 전압(Vrf)은 서로 다른 3 이상의 전압 레벨을 가질 수 있다.
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인에 인가되는 프로그램 전압이 복수의 프로그램 루프들로 구성된 하나의 프로그램 스텝 중 프로그램 루프 진행 순서 역순으로 제1 기준 개수 내의 프로그램 루프에 해당하는 것일 수 있다. 여기서 제1 기준 개수는 하나 이상의 미리 설정된 값으로, 허용 레벨 이상의 최대 레벨을 갖는 프로그램 전압을 갖는 프로그램 루프의 개수일 수 있다.
구체적으로, 마지막 프로그램 루프이거나 마지막 프로그램 루프에 인접한 프로그램 루프들일수록 선택된 워드 라인(WL4)에 인가되는 프로그램 전압은 비선택된 워드 라인들(WL1~WL3, WL5~WL9)에 인가되는 패스 전압 보다 먼저 인가될 수 있다.
도 10에서, 제1 기준 개수는 2개인 것을 예시적으로 설명한다. 초기 프로그램 루프들(Loop1~Loop4)의 프로그램 전압들(Vp1~Vp4)은 허용 레벨(LV) 미만이고, 후기 프로그램 루프들(Loop5, Loop6)의 프로그램 전압들(Vp5, Vp6)은 허용 레벨(LV) 이상인 것으로 가정한다.
초기 프로그램 루프들(Loop1~Loop4)에서 패스 전압(Vpass)과 프로그램 전압들(Vp1~Vp4)은 프로그램 실행 구간(PE) 동안 워드 라인들에 인가될 수 있다.
후기 프로그램 루프들(Loop5, Loop6)의 프로그램 전압들(Vp5, Vp6)은 허용 레벨(LV) 이상의 레벨을 가지므로, 패스 전압 보다 먼저 인가된다.
제5 프로그램 루프(Loop5)의 프로그램 전압(Vp5)은 제1 구간(P1) 동안 인가되는 제1 프로그램 전압(Vp5-1)과 제5 프로그램 루프(Loop5)의 프로그램 실행 구간(PE) 동안 인가되는 제2 프로그램 전압(Vp5-2)을 포함할 수 있다. 제6 프로그램 루프(Loop6)의 프로그램 전압(Vp6)은 제2 구간(P2) 동안 인가되는 제1 프로그램 전압(Vp6-1)과 제6 프로그램 루프(Loop6)의 프로그램 실행 구간(PE) 동안 인가되는 제2 프로그램 전압(Vp6-2)을 포함할 수 있다. 제1 구간(P1) 및 제2 구간(P2)은 비트 라인 셋업 구간의 일부일 수 있다.
본 발명의 실시예에 따른 프로그램 방법에 의하면, 비선택 스트링의 선택 메모리 셀에서 프로그램 교란이 완화될 수 있다.
도 11은 본 발명의 일 실시예에 따른 도 3의 메모리 블록을 개략적으로 도시한 도면이고, 도 12는 도 11의 메모리 블록에서 하나의 비선택 셀 스트링의 채널 전압을 예시적으로 도시한 도면이다. 도 12의 그래프에서, 가로 축은 채널의 전압을 나타내고, 세로 축은 메모리 셀들의 높이를 가리킨다.
도 11 및 도 12를 참조하여, 제1 서브 블록(SB1) 및 제3 서브 블록(SB3) 각각에 포함된 메모리 셀들은 프로그램 상태(P)이고, 제2 서브 블록(SB2)에 포함된 메모리 셀들은 소거 상태(E)인 것으로 가정한다.
제1 내지 제3 워드 라인들(WL1~WL3)에 연결된 제1 내지 제3 메모리 셀들(MC1~MC3)은 제1 서브 블록(SB1)에 포함된다. 제4 내지 제6 워드 라인들(WL4~WL6)에 연결된 제4 내지 제6 메모리 셀들(MC4~MC6)은 제2 서브 블록(SB2)에 포함된다. 제7 내지 제9 워드 라인들(WL7~WL9)에 연결된 제7 내지 제9 메모리 셀들(MC7~MC9)은 제3 서브 블록(SB3)에 포함된다.
프로그램 동작을 수행할 때, 비선택 셀 스트링(CS11)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 턴-오프 상태를 유지한다. 메모리 셀들(MC1~MC9)의 채널들은 플로팅된다.
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인이 프로그램 상태인 서브 블록들(SB1, SB3) 사이에 배치된 소거 상태인 서브 블록(SB2)에 연결되고, 소거 상태인 서브 블록(SB2)에 연결된 워드 라인들(WL4~WL6) 중 프로그램 순서(DR1) 역순으로 제2 기준 개수 내에 해당하는 것일 수 있다. 여기서 제2 기준 개수는 하나 이상의 미리 설정된 값으로, 하나의 셀 스트링에서 비선택 메모리 셀들과 비교하여 채널 전압 차이가 허용 채널 전압 차이 보다 큰 선택 메모리 셀의 개수일 수 있다. 허용 채널 전압 차이는 프로그램 교란이 발생하지 않는 채널 선택 메모리 셀과 비선택 메모리 셀의 채널 전압 차이를 의미한다.
다시 말해, 본 발명의 실시예에서, 선택 메모리 셀(MC6)과 비선택 메모리 셀들(MC1~MC5, MC7~MC9)의 채널 전압 차이가 허용 채널 전압 차이(△Cr) 보다 큰 경우, 선택 메모리 셀(MC6)에 연결된 선택된 워드 라인(WL6)에 인가되는 프로그램 전압을 패스 전압 보다 먼저 인가한다.
제2 서브 블록(SB2)의 프로그램 동작은 워드 라인들(WL4~WL6)을 순서대로 선택함으로써 수행될 수 있다. 도 11 및 도 12를 참조하여, 제1 기준 개수는 1개인 것을 예시적으로 설명한다. 즉, 제2 서브 블록(SB2)에 연결되고, 마지막에 프로그램되는 제6 메모리 셀(MC6)에 연결된 제6 워드 라인(WL6)에 인가되는 프로그램 전압은 패스 전압 보다 먼저 인가될 수 있다. 한편, 제4 및 제5 메모리 셀들(MC4, MC5)에 연결된 제4 및 제5 워드 라인들(WL4, WL5)에 인가되는 프로그램 전압은 패스 전압 보다 먼저 인가되지 않을 수 있다.
먼저, 제2 서브 블록(SB2)에 대한 프로그램 동작이 시작되면, 워드 라인(WL4)이 선택되고, 선택된 워드 라인(WL4)에 프로그램 전압이 인가된다. 비선택된 워드 라인들(WL1~WL3, WL5~WL9)에 패스 전압이 인가된다. 메모리 셀들(MC1~MC9)의 채널 전압은 패스 전압 및 프로그램 전압에 의해 부스팅되어 상승할 수 있다. 소거 상태(E)인 메모리 셀들(MC4~MC6)에 비해 프로그램 상태(P)인 메모리 셀들(MC1~MC3, MC7~MC9)의 문턱 전압이 더 높고, 이로 인해 메모리 셀들(MC4~MC6)의 채널 전압이 메모리 셀들(MC1~MC3, MC7~MC9)의 채널 전압에 비해 더 높다.
제4 워드 라인(WL4)이 선택된 워드 라인(WL4)인 경우, 메모리 셀들(MC4~MC6)과 메모리 셀들(MC1~MC3, MC7~MC9)은 제1 채널 전압 차이(△C1)를 갖는다. 제1 채널 전압 차이(△C1)는 허용 채널 전압 차이(△Cr) 보다 작을 수 있다. 허용 채널 전압 차이(△Cr)는 프로그램 교란이 발생하지 않는 프로그램 상태의 메모리 셀들의 채널 전압과 소거 상태의 메모리 셀들의 채널 전압 차이를 의미한다.
제4 메모리 셀(MC4)이 프로그램 상태로 변환된 후, 워드 라인(WL5)이 선택되고, 선택된 워드 라인(WL5)에 프로그램 전압이 인가된다. 비선택된 워드 라인들(WL1~WL4, WL6~WL9)에 패스 전압이 인가된다. 메모리 셀(MC4)이 프로그램 상태로 변환되어 소거 상태(E)인 메모리 셀들(MC5, MC6)의 개수가 감소한다. 소거 상태(E)인 메모리 셀들(MC5, MC6)의 채널 부스팅 효율이 증가한다.
제5 워드 라인(WL5)이 선택된 워드 라인(WL5)인 경우, 메모리 셀들(MC5, MC6)과 메모리 셀들(MC1~MC4, MC7~MC9)은 제2 채널 전압 차이(△C2)를 갖는다. 제2 채널 전압 차이(△C2)는 허용 채널 전압 차이(△Cr) 보다 작을 수 있다.
제5 메모리 셀(MC4)이 프로그램 상태로 변환된 후, 워드 라인(WL6)이 선택되고, 선택된 워드 라인(WL6)에 프로그램 전압이 인가된다. 비선택된 워드 라인들(WL1~WL5, WL7~WL9)에 패스 전압이 인가된다. 메모리 셀(MC5)이 프로그램 상태로 변환되어 소거 상태(E)인 메모리 셀들(MC6)의 개수가 감소한다. 소거 상태(E)인 메모리 셀(MC6)의 채널 부스팅 효율이 증가한다.
제6 워드 라인(WL6)이 선택된 워드 라인(WL6)인 경우, 선택 메모리 셀(MC6)과 비선택 메모리 셀들(MC1~MC5, MC7~MC9)은 제3 채널 전압 차이(△C3)를 갖는다. 제3 채널 전압 차이(△C3)는 허용 채널 전압 차이(△Cr) 보다 클 수 있다.
제3 채널 전압 차이(△C3)가 허용 채널 전압 차이(△Cr) 보다 큰 경우, 선택 메모리 셀(MC6)과 선택 메모리 셀(MC6)과 인접한 비선택 메모리 셀들(MC5, MC7) 사이에서 열 전자가 생성될 수 있다. 생성된 열 전자는 선택 메모리 셀(MC6)에 트랩될 수 있고, 선택 메모리 셀(MC6)의 문턱 전압 변화를 유발할 수 있다. 즉, 제3 채널 전압 차이(△C3)가 허용 채널 전압 차이(△Cr) 보다 큰 경우, 프로그램 교란을 유발할 수 있다.
본 발명의 실시예에서, 선택 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인들에 인가되는 패스 전압 보다 먼저 인가하여, 비선택 스트링의 선택 메모리 셀에서 프로그램 교란을 완화할 수 있다.
도 13은 본 발명의 일 실시예에 따른 도 3의 메모리 블록을 개략적으로 도시한 도면이고, 도 14는 도 13의 메모리 블록에서 하나의 비선택 셀 스트링의 채널 전압을 예시적으로 도시한 도면이다. 도 13의 그래프에서, 가로 축은 채널의 전압을 나타내고, 세로 축은 메모리 셀들의 높이를 가리킨다.
도 13 및 도 14를 참조하여, 제1 서브 블록(SB1) 및 제2 서브 블록(SB2) 각각에 포함된 메모리 셀들은 프로그램 상태(P)이고, 제3 서브 블록(SB3)에 포함된 메모리 셀들은 소거 상태(E)인 것으로 가정한다.
제1 내지 제3 워드 라인들(WL1~WL3)에 연결된 제1 내지 제3 메모리 셀들(MC1~MC3)은 제1 서브 블록(SB1)에 포함된다. 제4 내지 제6 워드 라인들(WL4~WL6)에 연결된 제4 내지 제6 메모리 셀들(MC4~MC6)은 제2 서브 블록(SB2)에 포함된다. 제7 내지 제9 워드 라인들(WL7~WL9)에 연결된 제7 내지 제9 메모리 셀들(MC7~MC9)은 제3 서브 블록(SB3)에 포함된다.
프로그램 동작을 수행할 때, 비선택 셀 스트링(CS11)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)는 턴-오프 상태를 유지한다. 메모리 셀들(MC1~MC9)의 채널들은 플로팅된다.
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인이 프로그램 순서(DR1) 방향으로 마지막에 배치되고, 소거 상태인 서브 블록(SB3)에 연결되고, 소거 상태인 서브 블록(SB3)에 연결된 워드 라인들(WL7~WL9) 중 프로그램 순서(DR1) 역순으로 제3 기준 개수 내에 해당하는 것일 수 있다. 여기서 제3 기준 개수는 하나 이상의 미리 설정된 값으로, 하나의 셀 스트링에서 비선택 메모리 셀들과 비교하여 채널 전압 차이가 허용 채널 전압 차이(△Cr) 보다 큰 선택 메모리 셀의 개수일 수 있다. 허용 채널 전압 차이는 프로그램 교란이 발생하지 않는 채널 선택 메모리 셀과 비선택 메모리 셀의 채널 전압 차이를 의미한다.
다시 말해, 본 발명의 실시예에서, 선택 메모리 셀(MC9)과 비선택 메모리 셀들(MC1~MC8)의 채널 전압 차이가 허용 채널 전압 차이(△Cr) 보다 큰 경우, 선택 메모리 셀(MC9)에 연결된 선택된 워드 라인(WL9)에 인가되는 프로그램 전압을 패스 전압 보다 먼저 인가한다.
제3 서브 블록(SB3)의 프로그램 동작은 워드 라인들(WL7~WL9)을 순서대로 선택함으로써 수행될 수 있다. 도 13 및 도 14를 참조하여, 제1 기준 개수는 1개인 것을 예시적으로 설명한다. 즉, 제3 서브 블록(SB3)에 연결되고, 마지막에 프로그램되는 제9 메모리 셀(MC9)에 연결된 제9 워드 라인(WL9)에 인가되는 프로그램 전압은 패스 전압 보다 먼저 인가될 수 있다. 한편, 제7 및 제8 메모리 셀들(MC7, MC8)에 연결된 제7 및 제8 워드 라인들(WL7, WL8)에 인가되는 프로그램 전압은 패스 전압 보다 먼저 인가되지 않을 수 있다.
먼저, 제3 서브 블록(SB3)에 대한 프로그램 동작이 시작되면, 워드 라인(WL7)이 선택되고, 선택된 워드 라인(WL7)에 프로그램 전압이 인가된다. 비선택된 워드 라인들(WL1~WL6, WL8~WL9)에 패스 전압이 인가된다. 메모리 셀들(MC1~MC9)의 채널 전압은 패스 전압 및 프로그램 전압에 의해 부스팅되어 상승할 수 있다. 소거 상태(E)인 메모리 셀들(MC7~MC9)에 비해 프로그램 상태(P)인 메모리 셀들(MC1~MC6)의 문턱 전압이 더 높고, 이로 인해 메모리 셀들(MC7~MC9)의 채널 전압이 메모리 셀들(MC1~MC6)의 채널 전압에 비해 더 높다.
제7 워드 라인(WL7)이 선택된 워드 라인(WL7)인 경우, 메모리 셀들(MC7~MC9)과 메모리 셀들(MC1~MC6)은 제4 채널 전압 차이(△C4)를 갖는다. 제4 채널 전압 차이(△C4)는 허용 채널 전압 차이(△Cr) 보다 작을 수 있다. 허용 채널 전압 차이(△Cr)는 프로그램 교란이 발생하지 않는 프로그램 상태의 메모리 셀들의 채널 전압과 소거 상태의 메모리 셀들의 채널 전압 차이를 의미한다.
제7 메모리 셀(MC7)이 프로그램 상태로 변환된 후, 워드 라인(WL8)이 선택되고, 선택된 워드 라인(WL8)에 프로그램 전압이 인가된다. 비선택된 워드 라인들(WL1~WL7, WL9)에 패스 전압이 인가된다. 메모리 셀(MC7)이 프로그램 상태로 변환되어 소거 상태(E)인 메모리 셀들(MC8, MC9)의 개수가 감소한다. 소거 상태(E)인 메모리 셀들(MC8, MC9)의 채널 부스팅 효율이 증가한다.
제8 워드 라인(WL8)이 선택된 워드 라인(WL8)인 경우, 메모리 셀들(MC8, MC9)과 메모리 셀들(MC1~MC7)은 제5 채널 전압 차이(△C5)를 갖는다. 제5 채널 전압 차이(△C5)는 허용 채널 전압 차이(△Cr) 보다 작을 수 있다.
제8 메모리 셀(MC8)이 프로그램 상태로 변환된 후, 워드 라인(WL9)이 선택되고, 선택된 워드 라인(WL9)에 프로그램 전압이 인가된다. 비선택된 워드 라인들(WL1~WL8)에 패스 전압이 인가된다. 메모리 셀(MC8)이 프로그램 상태로 변환되어 소거 상태(E)인 메모리 셀들(MC9)의 개수가 감소한다. 소거 상태(E)인 메모리 셀(MC9)의 채널 부스팅 효율이 증가한다.
제9 워드 라인(WL9)이 선택된 워드 라인(WL9)인 경우, 선택 메모리 셀(MC9)과 비선택 메모리 셀들(MC1~MC8)은 제6 채널 전압 차이(△C6)를 갖는다. 제6 채널 전압 차이(△C6)는 허용 채널 전압 차이(△Cr) 보다 클 수 있다.
제6 채널 전압 차이(△C6)가 허용 채널 전압 차이(△Cr) 보다 큰 경우, 선택 메모리 셀(MC9)과 선택 메모리 셀(MC9)과 인접한 비선택 메모리 셀(MC8) 사이 또는 선택 메모리 셀(MC9)와 스트링 선택 트랜지스터(SST) 사이에서 열 전자가 생성될 수 있다. 생성된 열 전자는 선택 메모리 셀(MC9)에 트랩될 수 있고, 선택 메모리 셀(MC9)의 문턱 전압 변화를 유발할 수 있다. 즉, 제6 채널 전압 차이(△C6)가 허용 채널 전압 차이(△Cr) 보다 큰 경우, 프로그램 교란을 유발할 수 있다.
본 발명의 실시예에서, 선택 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인들에 인가되는 패스 전압 보다 먼저 인가하여, 비선택 스트링의 선택 메모리 셀에서 프로그램 교란을 완화할 수 있다.
도 15는 본 발명의 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법을 도시한 순서도이다.
도 15를 참조하면, 선택된 워드 라인이 프리차지 조건을 만족하는지 판단한다(S100).
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인에 인가되는 프로그램 전압의 최대 레벨이 미리 설정된 허용 레벨 이상인 것일 수 있다.
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인에 인가되는 프로그램 전압이 복수의 프로그램 루프들로 구성된 하나의 프로그램 스텝 중 프로그램 루프 진행 순서 역순으로 제1 기준 개수 내의 프로그램 루프에 해당하는 것일 수 있다.
본 발명의 실시예에서, 프리차지 조건은 선택된 워드 라인이 프로그램 상태인 서브 블록들 사이에 배치된 소거 상태인 서브 블록에 연결되고, 소거 상태인 서브 블록에 연결된 워드 라인들 중 프로그램 순서 역순으로 제2 기준 개수 내에 해당하는 것일 수 있다.
프리차지 조건은 선택된 워드 라인이 프로그램 순서 방향으로 마지막에 배치되고, 소거 상태인 서브 블록에 연결되고, 소거 상태인 서브 블록에 연결된 워드 라인들 중 프로그램 순서 역순으로 제3 기준 개수 내에 해당하는 것일 수 있다.
프리차지 조건에 대한 구체적인 설명은 도 1 내지 도 14를 참조하여 설명하였으므로, 구체적인 내용은 생략한다.
선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가한다(S200).
선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압과 동시 또는 비선택된 워드 라인에 인가되는 패스 전압 보다 나중에 인가한다(S300).
도 16은 본 발명의 실시예에 따른 저장 장치(10)를 예시적으로 보여주는 블록도이다. 도 16을 참조하면, 저장 장치(10)는 적어도 하나의 불휘발성 메모리 장치(12) 및 그것을 제어하는 메모리 제어기(14)를 포함한다. 도 16에 도시된 저장 장치(10)는 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있다.
불휘발성 메모리 장치(12)는 도 1 내지 도 14에서 설명한 불휘발성 메모리 장치(100)로 구현될 수 있다.
메모리 제어기(14)는 호스트의 요청에 응답하여 불휘발성 메모리 장치(12)에 대한 읽기, 쓰기, 소거 동작 등을 제어한다. 메모리 제어기(14)는 적어도 하나의 중앙처리장치(14-1), 버퍼 메모리(14-2), 에러 정정 회로(14-3), 호스트 인터페이스(14-5) 및 NVM 인터페이스(14-6)를 포함한다.
중앙처리장치(14-1)는 불휘발성 메모리 장치(12)에 대한 전반적인 동작(예를 들면, 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. RAM(14-2)는 중앙처리장치(14-1)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. RAM(14-2)이 워크 메모리로 사용되는 경우에, 중앙처리장치(14-1)에 의해서 처리되는 데이터가 임시 저장된다. RAM(14-2)이 버퍼 메모리로 사용되는 경우에는, 호스트에서 불휘발성 메모리 장치(12)로 또는 불휘발성 메모리 장치(12)에서 호스트로 전송될 데이터를 버퍼링 하는데 사용된다. RAM(14-2)이 캐시 메모리로 사용되는 경우에는 저속의 불휘발성 메모리 장치(12)가 고속으로 동작하도록 한다.
ECC 회로(14-3)는 불휘발성 메모리 장치(12)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; Error Correction Code)를 생성한다. ECC 회로(14-3)는 불휘발성 메모리 장치(12)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 패리티 비트는 불휘발성 메모리 장치(12)에 저장될 수 있다. 또한, ECC 회로(14-3)는 불휘발성 메모리 장치(12)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 회로(14-3)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. ECC 회로(14-3)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
메모리 제어기(14)는 호스트 인터페이스(14-5)를 통해 호스트와 데이터 등을 주고 받고, NVM 인터페이스(14-6)를 통해 불휘발성 메모리 장치(12)와 데이터 등을 주고 받는다. 호스트 인터페이스(14-5)는 PATA 버스(parallel AT attachment bus), SATA 버스(serial AT attachment bus), SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트와 연결될 수 있다.
실시예에 있어서, 메모리 제어기(14)는 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
본 발명은 SSD(solid state drive)에 적용 가능하다.
도 17은 본 발명의 실시예에 따른 SSD를 예시적으로 보여주는 블록도이다. 도 17을 참조하면, SSD(1000)는 복수의 불휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
불휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(Vpp)을 제공받도록 구현될 수 있다. 불휘발성 메모리 장치들(1100) 각각은 도 1 내지 도 14에서 설명된 바와 같이 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 구현될 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1 ~ CHi, i는 2 이상의 정수)을 통하여 불휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 불휘발성 메모리 인터페이스(1260)를 포함한다.
버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 것이다. 버퍼 메모리(1220)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 에러 정정 회로(1230)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 불휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 도시되지 않았지만, 메모리 제어기(1200)를 구동하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 불휘발성 메모리 장치로 구현될 수 있다.
호스트 인터페이스(1250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 여기서 호스트 인터페이스(1250)는 낸드 플래시 인터페이스일 수 있다. 이 외에도 호스트 인터페이스(1250)는 다양한 인터페이스에 의해 구현될 수 있으며, 복수의 인터페이스들로 구현될 수도 있다. 불휘발성 메모리 인터페이스(1260)는 불휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
본 발명의 실시예에 따른 SSD(1000)는 선택 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인들에 인가되는 패스 전압 보다 먼저 인가하여, 비선택 스트링의 선택 메모리 셀에서 프로그램 교란을 완화할 수 있다.
본 발명은 eMMC(embedded multimedia card, moviNAND, iNAND)에도 적용 가능하다.
도 18은 본 발명의 실시예에 따른 eMMC를 예시적으로 보여주는 블록도이다. 도 18을 참조하면, eMMC(2000)는 적어도 하나의 낸드 플래시 메모리 장치(2100) 및 제어기(2200)를 포함할 수 있다.
낸드 플래시 메모리 장치(2100)는 도 1 내지 도 14에서 설명된 바와 같이 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 구현될 수 있다. 메모리 제어기(2200)는 복수의 채널들을 통하여 낸드 플래시 메모리 장치(2100)에 연결된다. 제어기(2200)는 적어도 하나의 제어기 코어(2210), 호스트 인터페이스(2250) 및 낸드 인터페이스(2260)를 포함한다. 적어도 하나의 제어기 코어(2210)는 eMMC(2000)의 전반적인 동작을 제어한다. 호스트 인터페이스(2250)는 제어기 코어(2210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(2260)는 낸드 플래시 메모리 장치(2100)와 제어기(2200)의 인터페이싱을 수행한다. 실시예에 있어서, 호스트 인터페이스(2250)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시예에 있어서, eMMC(2000)의 호스트 인터페이스(2250)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다. 또 다른 실시예에 있어서, 호스트 인터페이스(2250)는 낸드 인터페이스일 수 있다.
eMMC(2000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc, 예를 들어 3.3V)은 낸드 플래시 메모리 장치(1100) 및 낸드 인터페이스(1230)에 제공되고, 제 2 전원 전압(Vccq, 예를 들어 1.8V/3.3V)은 제어기(1200)에 제공된다. 실시예에 있어서, eMMC(1000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 19는 본 발명의 실시예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 19를 참조하면, UFS 시스템(3000)은 UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 착탈형 UFS 카드(3400)를 포함할 수 있다. UFS 호스트(3100)는 모바일 장치의 어플리케이션 프로세서일 수 있다. UFS 호스트(3100), UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 각각은 UFS 프로토콜에 의하여 외부의 장치들과 통신할 수 있다. UFS 장치들(3200, 3300), 임베디드 UFS 장치(3300), 및 착탈형 UFS 카드(3400) 중 적어도 하나는 도 16에 도시된 저장 장치(10)로 구현될 수 있다.
한편, 임베디드 UFS 장치(3300)와 착탈형 UFS 카드(3400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신할 수 있다. UFS 호스트(3100)와 착탈형 UFS 카드(3400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
본 발명은 모바일 장치에도 적용 가능하다.
도 20은 본 발명의 실시예에 따른 모바일 장치(4000)를 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 통신 모듈(4200)은 외부와의 유선/무선 통신을 제어하도록 구현될 것이다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 것이다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 것이다. 저장 장치(4400)는 eMMC, SSD, UFS 장치일 수 있다. 저장 장치(4400)는 도 1 내지 도 14에서 설명된 바와 같이 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 구현될 수 있다. 모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다.
본 발명의 실시예에 따른 모바일 장치(4000)는 문턱 전압 산포가 교락되는 것을 방지하는 저장 장치(4400)를 구비함으로써 시스템적인 성능 향상을 꾀할 수 있다.
본 발명의 실시예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시예에 있어서, 본 발명의 실시예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러가지 변형이 가능하다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100 : 불휘발성 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 전압 발생기
140 : 읽기 및 쓰기 회로
150 : 제어 로직
VBB : 기판 전압
SSL : 스트링 선택 라인
SST : 스트링 선택 트랜지스터
GSL : 접지 선택 라인
GST : 접지 선택 트랜지스터
MC1~MC9 : 메모리 셀들

Claims (10)

  1. 복수의 셀 스트링들을 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 불휘발성 메모리 장치의 프로그램 방법에 있어서,
    선택된 워드 라인이 프리차지 조건을 만족하는지 판단하는 단계; 및
    상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하는 단계를 포함하고,
    상기 프리차지 조건은 상기 선택된 워드 라인에 인가되는 프로그램 전압의 최대 레벨이 미리 설정된 허용 레벨 이상인 것인 프로그램 방법.
  2. 제1항에 있어서,
    상기 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압과 동시 또는 비선택된 워드 라인에 인가되는 패스 전압 보다 나중에 인가하는 단계를 더 포함하는 프로그램 방법.
  3. 제1항에 있어서,
    상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하는 단계는,
    상기 선택된 워드 라인에 제1 프로그램 전압을 인가하는 단계;
    상기 선택된 워드 라인에 상기 제1 프로그램 전압이 인가된 이후, 상기 선택된 워드 라인에 제2 프로그램 전압을 인가하는 단계; 및
    상기 선택된 워드 라인에 상기 제1 프로그램 전압이 인가된 이후, 상기 비선택된 워드 라인들에 패스 전압을 인가하는 단계를 포함하는 프로그램 방법.
  4. 제3항에 있어서,
    상기 제1 프로그램 전압은 비트 라인 셋업 구간 내에 인가되는 것인 프로그램 방법.
  5. 제3항에 있어서,
    상기 제1 프로그램 전압의 레벨은 상기 패스 전압의 레벨 보다 낮은 것인 프로그램 방법.
  6. 제3항에 있어서,
    상기 제1 프로그램 전압의 레벨은 상기 제2 프로그램 전압의 레벨과 비례하는 것을 특징으로 하는 프로그램 방법.
  7. 제3항에 있어서,
    상기 제1 프로그램 전압이 인가되는 구간은 상기 제1 프로그램 전압의 레벨과 비례하는 것을 특징으로 하는 프로그램 방법.
  8. 복수의 셀 스트링들을 포함하는 복수의 메모리 블록들을 포함하고, 상기 복수의 셀 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    어드레스에 응답하여 상기 복수의 메모리 블록들 중 어느 하나를 선택하는 어드레스 디코더;
    프로그램 동작시 상기 선택된 메모리 블록의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 프로그램될 데이터를 저장하는 읽기 및 쓰기 회로; 및
    상기 프로그램 동작을 수행할 때, 상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압 보다 먼저 인가하도록 제어하는 제어 로직을 포함하고,
    상기 프리차지 조건은 상기 선택된 워드 라인에 인가되는 프로그램 전압이 복수의 프로그램 루프들로 구성된 하나의 프로그램 스텝 중 프로그램 루프 진행 순서 역순으로 제1 기준 개수 내의 프로그램 루프에 해당하는 것인 불휘발성 메모리 장치.
  9. 제8항에 있어서,
    상기 선택된 워드 라인이 프리차지 조건을 만족하지 않는 경우, 상기 제어 로직은 상기 선택된 워드 라인에 인가되는 프로그램 전압을 비선택된 워드 라인에 인가되는 패스 전압과 동시 또는 비선택된 워드 라인에 인가되는 패스 전압 보다 나중에 인가하도록 제어하는 불휘발성 메모리 장치.
  10. 제8항에 있어서,
    상기 선택된 워드 라인이 프리차지 조건을 만족하는 경우, 상기 제어 로직은 상기 선택된 워드 라인에 비트 라인 셋업 구간 내에 제1 프로그램 전압을 인가하도록 제어하고, 프로그램 실행 구간 동안 상기 제1 프로그램 전압 보다 높은 레벨을 갖는 제2 프로그램 전압을 인가하도록 제어하는 불휘발성 메모리 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102333743B1 (ko) * 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102333738B1 (ko) * 2015-02-03 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
US10074424B1 (en) * 2017-04-10 2018-09-11 Macronix International Co., Ltd. Memory device, system and operating method thereof
KR102289598B1 (ko) 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
KR102631353B1 (ko) * 2017-08-17 2024-01-31 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
KR102336659B1 (ko) 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US10325665B2 (en) * 2017-12-08 2019-06-18 Intel Corporation Block by deck operations for NAND memory
JP2019160375A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102532998B1 (ko) * 2018-04-16 2023-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102660057B1 (ko) 2018-11-07 2024-04-24 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
US11282575B2 (en) 2018-11-07 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of programming in the same
TWI736841B (zh) * 2019-02-15 2021-08-21 旺宏電子股份有限公司 非揮發性記憶體及其程式化方法
US10770144B1 (en) * 2019-02-15 2020-09-08 Macronix International Co., Ltd. Non-volatile memory and program method thereof
CN111312312B (zh) * 2020-02-19 2021-10-15 无锡中微亿芯有限公司 一种用于p_flash型可编程逻辑器件的配置控制电路
KR20220055023A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20220059039A (ko) 2020-11-02 2022-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR20230026099A (ko) 2021-08-17 2023-02-24 에스케이하이닉스 주식회사 반도체 메모리 장치와 반도체 메모리 장치의 동작 방법
US11664075B2 (en) * 2021-08-30 2023-05-30 Sandisk Technologies Llc Sub-block programming mode with multi-tier block
KR20230064783A (ko) * 2021-11-04 2023-05-11 삼성전자주식회사 비휘발성 메모리 장치
US12046288B2 (en) 2021-12-02 2024-07-23 Winbond Electronics Corp. Memory device comprising source switch to float source line of unselected memory cell block, memory array and program method using the same
US11894072B2 (en) 2022-04-20 2024-02-06 Sandisk Technologies Llc Two-side staircase pre-charge in sub-block mode of three-tier non-volatile memory architecture
KR20240017546A (ko) * 2022-08-01 2024-02-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100054036A1 (en) * 2008-08-27 2010-03-04 Samsung Electronics Co., Ltd. Methods of precharging non-volatile memory devices during a programming operation and memory devices programmed thereby
US20120118569A1 (en) 2010-11-16 2012-05-17 Jay Paul Deville Oxygen Scavenger Compositions for Completion Brines

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385230B1 (ko) 2000-12-28 2003-05-27 삼성전자주식회사 불휘발성 반도체 메모리 장치의 프로그램 방법
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
KR100587683B1 (ko) * 2004-06-07 2006-06-08 삼성전자주식회사 불휘발성 반도체 메모리 장치에서의 고전압 발생회로
JP4960050B2 (ja) 2006-09-19 2012-06-27 株式会社東芝 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法
US7468918B2 (en) 2006-12-29 2008-12-23 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by removing pre-charge dependency on word line data
US7450430B2 (en) * 2006-12-29 2008-11-11 Sandisk Corporation Programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
US7463531B2 (en) * 2006-12-29 2008-12-09 Sandisk Corporation Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
KR20090052507A (ko) * 2007-11-21 2009-05-26 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법
KR101076879B1 (ko) * 2008-04-11 2011-10-25 주식회사 하이닉스반도체 셀프 부스팅을 이용한 플래시 메모리소자의 프로그램 방법
JP2009266946A (ja) * 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
KR101463584B1 (ko) * 2008-07-30 2014-11-19 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
KR101434404B1 (ko) * 2008-07-30 2014-08-29 삼성전자주식회사 파라미터를 추출하는 불휘발성 메모리 장치 및 그것을포함하는 불휘발성 메모리 시스템
US8027200B2 (en) * 2008-08-21 2011-09-27 Micron Technology, Inc. Reduction of quick charge loss effect in a memory device
KR101468097B1 (ko) * 2008-09-18 2014-12-04 삼성전자주식회사 메모리 장치 및 그것의 프로그램 방법
KR101462489B1 (ko) * 2008-10-13 2014-11-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 이니셜 차징 방법
KR20100043935A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP4399021B1 (ja) * 2008-10-29 2010-01-13 株式会社東芝 ディスクアレイ制御装置および記憶装置
KR20100064481A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 메모리 셀간의 커플링 현상을 줄일 수 있는 메모리 장치의 구동 방법, 및 이를 포함하는 메모리 장치
KR20100116937A (ko) * 2009-04-23 2010-11-02 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101642819B1 (ko) * 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101561270B1 (ko) * 2009-10-15 2015-10-19 삼성전자주식회사 플래시 메모리 장치 그리고 그것의 채널 프리챠지 및 프로그램 방법들
US8243522B2 (en) * 2009-12-24 2012-08-14 Intel Corporation NAND memory programming method using double vinhibit ramp for improved program disturb
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8923060B2 (en) * 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP2011170956A (ja) * 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US8947939B2 (en) * 2010-09-30 2015-02-03 Macronix International Co., Ltd. Low voltage programming in NAND flash
KR101635505B1 (ko) * 2010-10-25 2016-07-01 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR20120043514A (ko) 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 메모리 장치 및 그의 동작 방법
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR101868377B1 (ko) * 2012-03-06 2018-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR101868393B1 (ko) * 2012-03-14 2018-06-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
KR102064514B1 (ko) * 2012-12-14 2020-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법
US9449690B2 (en) * 2013-04-03 2016-09-20 Cypress Semiconductor Corporation Modified local segmented self-boosting of memory cell channels
KR20140139274A (ko) * 2013-05-27 2014-12-05 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20150015578A (ko) * 2013-07-30 2015-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102058664B1 (ko) * 2013-08-29 2019-12-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8988945B1 (en) * 2013-10-10 2015-03-24 Sandisk Technologies Inc. Programming time improvement for non-volatile memory
KR102116668B1 (ko) * 2014-02-04 2020-05-29 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR102248267B1 (ko) * 2014-04-30 2021-05-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 및 읽기 방법들
KR102200493B1 (ko) * 2014-05-13 2021-01-11 삼성전자주식회사 3차원 메모리 장치 및 그것을 포함하는 저장 장치
US9305648B2 (en) * 2014-08-20 2016-04-05 SanDisk Technologies, Inc. Techniques for programming of select gates in NAND memory
US9460792B2 (en) * 2014-10-20 2016-10-04 Micron Technology, Inc. Apparatuses and methods for segmented SGS lines
KR102222594B1 (ko) * 2014-11-13 2021-03-08 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 및 그것을 포함하는 메모리 시스템
US9947682B2 (en) * 2014-11-18 2018-04-17 Sandisk Technologies Llc Three dimensional non-volatile memory with separate source lines
US9530506B2 (en) * 2014-11-21 2016-12-27 Sandisk Technologies Llc NAND boosting using dynamic ramping of word line voltages
KR102333743B1 (ko) * 2015-01-21 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102333738B1 (ko) * 2015-02-03 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102355580B1 (ko) * 2015-03-02 2022-01-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
JP6313252B2 (ja) * 2015-03-16 2018-04-18 東芝メモリ株式会社 半導体メモリ装置
KR102238296B1 (ko) * 2015-06-12 2021-04-08 에스케이하이닉스 주식회사 반도체 메모리 장치
JP2017054567A (ja) * 2015-09-10 2017-03-16 株式会社東芝 半導体記憶装置
KR102348092B1 (ko) * 2015-09-14 2022-01-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9460805B1 (en) * 2015-10-19 2016-10-04 Sandisk Technologies Llc Word line dependent channel pre-charge for memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100054036A1 (en) * 2008-08-27 2010-03-04 Samsung Electronics Co., Ltd. Methods of precharging non-volatile memory devices during a programming operation and memory devices programmed thereby
US20120118569A1 (en) 2010-11-16 2012-05-17 Jay Paul Deville Oxygen Scavenger Compositions for Completion Brines

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