JP4960050B2 - 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置のデータ書き込み方法 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置に係り、特にＮＡＮＤ型フラッシュメモリのデータ書き込み方法に関する。

ＥＥＰＲＯＭの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが隣接するもの同士でソース／ドレイン拡散層を共有して直列接続されて、ＮＡＮＤセルユニットを構成する。従って、ＮＯＲ型に比べて単位セル面積が小さく、大容量化が容易である。また、書き込みにはＦＮトンネル電流を利用するために消費電流が少なく、従って同時書き込みのメモリセル数を多くすることができ、実質高速の書き込みが可能であるという利点を有する。

ＮＡＮＤ型フラッシュメモリにおいては、しきい値を変化させない論理データ“１”の書き込み時にＮＡＮＤセルチャネルを効率的にブーストさせて、“１”書き込みセル（書き込み禁止セル）及びこれと同時に書き込み電圧が印加される非選択セルで電子注入が生じないように制御するセルフブースト方式が用いられる。例えば、書き込み電圧Ｖｐｇｍが印加される選択メモリセルのソース線側にある非選択メモリセルのワード線にチャネル分離用電圧０Ｖを印加し、残りの非選択セルには書き込み非選択電圧（中間電圧）Ｖｍ（Ｖｍ＜Ｖｐｇｍ）を印加する。これにより、“１”データ書き込み時（即ち非書き込み時）、選択セル及びそれよりビット線側にある非選択セルのチャネルと、ソース線側にある非選択セルのチャネルとを分離して昇圧することができる。

書き込み電圧Ｖｐｇｍが印加される選択セルのすぐ隣の非選択メモリセルにチャネル分離用電圧０Ｖを与えると、その０Ｖが与えられた非選択セルのドレイン端でバンド間トンネル電流によるリークが発生して誤書き込みを生じる可能性がある。このため、Ｖｐｇｍが印加される選択セルとチャネル分離用電圧０Ｖが印加される非選択セルの間に、Ｖａ（０Ｖ＜Ｖａ＜Ｖｍ）が印加される非選択セルを挟むことも行われる。

しかし従来提案されているセルフブースト書き込み方式では、未だ非選択セルでの書き込みディスターブ（誤書き込み）の危険性が残されている。例えば、ソース線側選択ゲートトランジスタは、書き込み時ゲート電圧を０Ｖとしてオフにされるが、この選択ゲートトランジスタのエッジでＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が流れて、これにより隣接する非選択メモリセルで誤書き込みを生じる可能性がある（非特許文献１参照）。選択ゲートトランジスタとビット線に隣接するメモリセルの間隔が小さくなるほど、また非選択メモリセルに与える書き込み中間電圧Ｖｍが高くなる程、この現象は生じ易くなる。
Jae-Duk Lee et al. "A NEW PROGRAMMING DISTURBANCE IN NAND FLASH MEMORY BY SOURCE/DRAIN HOT-ELECTRONS GENERATED BY GIDL CURRENT", NVSMW2006, P.31-33

この発明は、非選択セルでの誤書き込みを防止することができる不揮発性半導体記憶装置を提供することを目的としている。

この発明の第１の態様によると、電気的書き換え可能な複数の不揮発性メモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有する不揮発性半導体記憶装置において、
選択メモリセルに対する書き込み電圧印加時に、非書き込みの前記選択メモリセル及び前記第１の選択ゲートトランジスタ側にある非選択メモリセルの範囲の第１のブーストチャネル領域と、前記選択メモリセルより前記第２の選択ゲートトランジスタ側にある非選択メモリセルの範囲の第２のブーストチャネル領域とを電気的に分離してブーストするデータ書き込みモードを有しかつ、
前記データ書き込みモードにおいて、前記第２の選択ゲートトランジスタに隣接する非選択メモリセルに与える書き込み非選択電圧は、ＮＡＮＤセルユニット内の選択メモリセルに近い非選択メモリセルに対する電圧印加規則とは異なる規則に従って、前記選択メモリセルのＮＡＮＤセルユニット内の位置に応じて、ＮＡＮＤセルユニット内の他の非選択メモリセルに与える書き込み非選択電圧Ｖｍより低い電圧Ｖ１と、これより高い電圧Ｖ２（Ｖ１＜Ｖ２≦Ｖｍ）との少なくとも２段階の切り換えが行われる。
この発明の第２の態様によると、電気的書き換え可能な複数の不揮発性メモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有しかつ、ＮＡＮＤセルユニットの第２の選択ゲートトランジスタに隣接してダミーセルが挿入された不揮発性半導体記憶装置において、
選択メモリセルに対する書き込み電圧印加時に、非書き込みの前記選択メモリセル及びそれより前記第１の選択ゲートトランジスタ側にある非選択メモリセルの範囲の第１のブーストチャネル領域と、前記選択メモリセルより前記第２の選択ゲートトランジスタ側にある非選択メモリセルの範囲の第２のブーストチャネル領域とを電気的に分離してブーストするデータ書き込みモードを有しかつ、
前記データ書き込みモードにおいて、前記ダミーセルに与える書き込み非選択電圧が、ＮＡＮＤセルニット内の前記選択メモリセルの位置に応じて切り換え設定される。

この発明によると、非選択セルでの誤書き込みを防止することができる不揮発性半導体記憶装置を提供することができる。

実施の形態の説明に先立って、この発明が解決しようとしている課題をより具体的に説明する。

図１は、ＮＡＮＤ型フラッシュメモリの書き込みパルス印加動作の波形の一例を示している。選択ワード線ＷＬｎには、書き込み電圧Ｖｐｇｍ（約２０Ｖ前後）が所定のタイミングで印加される。選択ワード線を含むＮＡＮＤセルユニット（ＮＡＮＤストリング）内の他の非選択ワード線には、選択ワード線を基準として所定のルールに従った電圧が印加される。

すなわち、選択ワード線ＷＬｎに対して、ソース線コンタクト側（以下、単にソース線側という）の１本隣の非選択ワード線ＷＬｎ−１には、電圧Ｖａ（＝約３Ｖ）、２本隣の非選択ワード線ＷＬｎ−２にはチャネル分離用電圧Ｖｂ（＝０Ｖ）、これらの非選択ワード線ＷＬｎ−１，ＷＬｎ−２を除く他の非選択ワード線には、書き込み非選択電圧（中間電圧）Ｖｍ（＝約８Ｖ）が印加される。

図２は、このような書き込みパルスが印加されている様子を、ＮＡＮＤセルユニットの断面図で示している。ここでは説明の簡略化のため、８個のメモリセルＭ０−Ｍ７が直列接続されて、その両端に選択ゲートトランジスタＳＧ１，ＳＧ２が配置されたＮＡＮＤセルユニットを示している。

図２では、メモリセルＭＣ６（従ってワード線ＷＬ６）が選択された場合であってかつ、ビット線ＢＬにＶｄｄを与える“１”書き込み（非書き込み）での電圧印加状態を示している。非選択ワード線ＷＬ４にチャネル分離用電圧０Ｖが印加される結果、ＮＡＮＤセルユニット内のチャネル領域及びソース／ドレイン領域は、電気的に二つに分離されてブーストされる。

即ち、チャネル分離用電圧が印加された非選択メモリセルＭＣ４を境に、破線で示したように、ビット線コンタクト側（以下単にビット線ＢＬ側という）のブーストチャネル領域Ａと、ソース線ＣＥＬＳＲＣ側のブーストチャネル領域Ｂとが分離される。ビット線ＢＬ側の選択ゲート線ＳＧＤに与える電圧は例えば、Ｖｓｇｄ＝Ｖｄｄとする。

図２においては、チャネル領域および拡散層領域がワード線とのカップリングでブーストされる際に、ソース線側の選択ゲートトランジスタＳＧ２のエッジで生じるＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流によって、その隣の非選択メモリセルＭＣ０で誤書き込みが生じる状態を示している。

選択ゲートトランジスタＳＧ２とその隣のメモリセルＭＣ０の距離が近くなり、非選択メモリセルＭ０のワード線ＷＬ０に印加される電圧Ｖｍが高くなると、この現象はますます生じやすくなる。また、上述したＧＩＤＬ電流による誤書き込みは、ＮＡＮＤセルユニット内のワード線数が増えるとそれに比例して発生する。

この発明においては、上述したソース線側選択ゲートトランジスタＳＧ２に隣接する非選択メモリセルでのＧＩＤＬ電流による誤書き込みを防止することを主たる課題とする。更にその際、選択セル位置によって生じる他の誤書き込みの可能性をも考慮する。

以下、図面を参照して、この発明の実施の形態を説明する。

［実施の形態１］
図３は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略図を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）１００は、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１とＳＧ２により構成されている。即ちＮＡＮＤセルユニット１００は、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１０２内で共通のソース線ＣＥＬＳＲＣに接続されている。

1つのメモリセルは、周知のように、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。

ＮＡＮＤセルユニット１００内の各メモリセルの制御ゲートは別々のワード線ＷＬ０−ＷＬ３１に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。

ワード線ＷＬ０−ＷＬ３１及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロック１０１を構成する。通常図示のように、ビット線の方向に複数のブロック１０１が配列される。

ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。

即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。

高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込み中間電圧Ｖｍその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。

ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２４と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２と、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３と、ブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１とを有する。これらのドライバ２１−２４は、複数のブロックで共有されている。

ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ２４のそれぞれに入力されている。

メモリセルアレイ１０２の各ブロック１０１のワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタ１２とを有する。ブロックデコーダ１１には、転送トランジスタ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。

転送トランジスタ１２の各一端は、ドライバ２１−２４の出力に接続され、他端はセルアレイ内のワード線及び選択ゲート線に接続されている。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニット３１も、ページ長と同数含まれている。

カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニット３１を接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニット３１から入出力回路１に出力する。

図３では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。

図４は、４値データ記憶方式を適用した場合のメモリセルのしきい値状態とデータの関係を示す。この例では、一つのメモリセルに記憶する２ビットデータを、二つのロウアドレスに割り付けている。すなわち、下位ビット（Ｌｏｗｅｒ Ｂｉｔ）は、下位ページが選択された場合に読み出しされるデータである。上位ビット（Ｕｐｐｅｒ Ｂｉｔ）は、上位ページが選択された場合に読み出されるデータである。

しきい値が負の消去状態がデータ“１１”であり、正のしきい値の書き込み状態であるデータ“１０”，“００”，“０１”がしきい値の順に定義される。

このようなデータの割付法における書込み方法の一例を図５と図６に示す。図５は、下位ページデータ書き込み法を示す。データ“１１”の消去状態にあるメモリセルに対して、選択的に“０”書き込みを行うことにより、データ“１０”のしきい値分布を得る。このとき“１”書き込みセルは、しきい値がシフトせず、データ“１１”状態を保持する。

図６は、上位ページ書き込みの様子を示す。上位ページデータが、データ“１１”のセルに対する“０”書き込みである場合には、データ“１１”からデータ“０１”までしきい値をシフトさせる。上位ページデータが、データ“１０”のセルに対する“０”書き込みである場合、データ“１０”からデータ“００”までしきい値をシフトさせる。“１”書き込みデータの場合には、それぞれのデータ“１１”及び“１０”のしきい値分布を維持する。

この４値データ記憶方式では、下位ページ書き込みを上位ページ書き込みに先行させることが必要となる。

４値記憶書き込みでは、図４に示すように、３つの書き込みしきい値状態を作る必要があり、２値記憶方式に比べて高いしきい値状態への書き込みが必要である。したがって、しきい値をシフトさせない“１”書き込み状態での誤書込みを十分に抑制することが要求される。

図７は、この実施の形態での書き込みパルス印加動作時の波形を、図１と対応させて示している。選択ワード線ＷＬｎに所定タイミングＴ３で書き込み電圧Ｖｐｇｍが印加され、そのソース線側の２本隣の非選択ワード線ＷＬｎ−２にチャネル分離用電圧Ｖｂ＝０Ｖが印加され、１本隣の非選択ワード線ＷＬｎ−１には、Ｖａ（約３Ｖ）が印加される。ここまでは、図１の場合と同様である。

ここまでの選択ワード線を基準にした電圧印加法の規則は、この形に限られるわけではない。例えば、選択ワード線とチャネル分離用電圧Ｖｂが印加される非選択ワード線の間に、Ｖｍが印加される複数本の非選択ワード線を挟んだり、或いはＶａ，Ｖｂ，Ｖｍ以外の電圧が印加されるワード線を挟むようにすることもできる。

図７において、ＶＲＤＥＣは、図３で説明したブロックデコーダ１１の昇圧電源であり、ＴＧは、転送ゲートトランジスタアレイ１２の共通ゲートである。選択ブロックでは、共通ゲートＴＧにＶｐｇｍ＋Ｖｔが与えられて、ブロック内の選択ワード線に書き込み電圧Ｖｐｇｍが転送可能とされる。

図７において特徴的であるのは、ソース線側選択ゲートトランジスタＳＧ２に隣接する非選択メモリセルＭＣ０に対して、書き込み中間電圧Ｖｍ以下の範囲で、選択メモリセル位置に応じて切り換えられる書き込み非選択電圧Ｖ１，Ｖ２（Ｖ１＜Ｖ２≦Ｖｍ）を用いていることである。この点を以下に具体的に説明する。

図８は、メモリセルＭＣ６（従ってワード線ＷＬ６）が選択された“１”書き込み（しきい値を変化させない非書き込み）の場合について、ＮＡＮＤセルユニットの断面での電圧印加状態を、図２と対応させて示している。原理的に図２と同様に、ビット線側の第１のブーストチャネル領域Ａとソース線側の第２のブーストチャネル領域Ｂとが分離される。

図２と異なる点は、非選択メモリセルのうち、ソース線側選択ゲートトランジスタＳＧ２に隣接する非選択メモリセルＭＣ０に、書き込み中間電圧Ｖｍではなく、それより低い電圧Ｖ１（Ｖ１＜Ｖｍ）を与えていることである。

メモリセルＭ０における、選択ゲートトランジスタＳＧ２のドレインエッジで生じるＧＩＤＬ電流の影響の受け方は、実は２種類ある。ひとつは、メモリセルＭＣ０（ワード線ＷＬ０）が選択されて、これに書き込み電圧Ｖｐｇｍが印加されるケースであり、もうひとつは、他のワード線が選択されている図８のようなケースである。前者は、ワード線ＷＬ０が書き込みで選択される回数が、多値動作では、１乃至２回であるのに対して、後者は、他のワード線が選択されている場合であるので、ＮＡＮＤストリング内のセル数に比例した回数となる。

この実施の形態では、後者での影響を小さくすることを考えている。そのためには、図８のように、ワード線ＷＬ０が非選択であるときにこれに、書き込み中間電圧Ｖｍより低い電圧Ｖ１を与えることが有効になる。これにより、選択ゲートトランジスタＳＧ２のドレインに伝達される電圧を制限することができ、選択ゲートトランジスタＳＧ２でのＧＩＤＬ電流に起因する非選択メモリセルＭＣ０での誤書き込みが抑制される。

しかしながら、ワード線ＷＬ０が非選択の場合には、いつでも電圧Ｖ１がいいとは限らない。例えば、図９に示すように、図８よりもソース線側のワード線ＷＬ３（従ってメモリセルＭＣ３）が選択されている場合には、別の誤書き込みの懸念が生じる。

この場合には、ワード線ＷＬ２にＶａ、ワード線ＷＬ１にチャネル分離用電圧０Ｖが印加されるから、その０Ｖが印加されるワード線ＷＬ１よりソース線側には、一つのワード線ＷＬ０のみ残される。このとき、ブーストチャネル領域Ｂが、電圧Ｖ１では十分にブーストされず、メモリセルＭＣ１のソース（即ちメモリセルＭＣ０側の拡散層）電位がこのメモリセルＭＣ１をカットオフさせるには不十分となる。そうすると、十分にブーストがかかるメモリセルＭＣ２よりビット線側のチャネル領域からメモリセルＭＣ０側にリークが生じる。選択ワード線に書き込み電圧Ｖｐｇｍを印加する際にこのリークがトリガーになってメモリセルＭＣ２のドレイン端でホットキャリアが発生すると、これが選択メモリセルＭＣ３の浮遊ゲートに注入されて、誤書き込みを生じさせる。

このように、チャネル分離用電圧０Ｖを印加する非選択ワード線位置がソース線側選択ゲート線ＳＧＳに近くなると（即ち、第２のブーストチャネル領域Ｂのセル数が少なくなると）、ソース線側選択ゲート線の隣のワード線に低い電圧Ｖ１を与える方式においては、ソース線側のチャネルブーストが不十分になり、無用の電荷移動を生じる。この電荷移動を防止するためには、非選択ワード線ＷＬ０に電圧Ｖ１に代わって、それより高い電圧Ｖ２（≦Ｖｍ）を与えればよい。

図１０は、図９のワード線選択状態で、選択ゲート線ＳＧＳに隣接する非選択ワード線ＷＬ０に電圧Ｖ２（＞Ｖ１）を与えた状態を示している。図１１は、選択ワード線が図１０より一つ選択ゲート線ＳＧＤに移った場合、即ちワード線ＷＬ４が選択された場合であり、この場合にも、ワード線ＷＬ０には電圧Ｖ２を印加する。

図１２は、選択ワード線位置が更にビット線側の選択ゲート線ＳＧＤ側に一つ移った場合であり、この場合は、非選択ワード線ＷＬ０には電圧Ｖ１を与える。即ちチャネル分離用電圧０Ｖが与えられるワード線ＷＬ３のソース線側に３本の非選択ワード線ＷＬ０−ＷＬ２があるので、２本ＷＬ１−ＷＬ２に書き込み中間電圧Ｖｍを与え、残り１本ＷＬ０に電圧Ｖ１を与える。

以上のように、チャネル電離用電圧Ｖｂ＝０Ｖが印加される非選択メモリセルよりソース線側の非選択メモリセル数が所定個数以上（この例では３個以上）になったら、電圧Ｖ２を電圧Ｖ１に切り換える。言い換えれば、選択ワード線よりソース線側の非選択ワード線数が５以上になったら、電圧Ｖ２を電圧Ｖ１に切り換える。

これにより、図２で説明した選択ゲートトランジスタＳＧ２でのＧＩＤＬ電流による誤書き込みを防止することができるだけでなく、選択ワード線がソース線に近い場合もソース線側のチャネルブーストを十分にして、図９で説明したホットキャリア注入による選択セルの誤書き込みをも防止することができる。

この実施の形態において、選択ワード線位置（ソース線側から順に付したワード線番号）を横軸にして、非選択ワード線ＷＬ０の印加電圧を縦軸に示すと、図１３のようになる。また、図１４は、選択ワード線位置との関係で各ワード線に与えられる電圧をまとめて示したものである。

選択ワード線がＷＬ２のときにもＷＬ０にＶ２を印加しているのは、図９を用いて説明した誤書き込みが懸念されるためである。また、選択ワード線がＷＬ１のときは、ＷＬ０にＶ２を与えてもよいがＶａのままとしている。これは、選択ワード線の上下に隣接する非選択ワード線は、選択セルの書き込み特性に影響を与えるため、選択セルの浮遊ゲート電圧をほぼ一定に保つ上では同じような電圧印加条件とすることが好ましい、という考慮に基づいている。

言い換えればこの実施の形態では、ソース線側選択ゲートトランジスタＳＧ２に隣接する非選択メモリセルに与える書き込み非選択電圧は、選択メモリセルの近くのソース線側の非選択メモリセルに対してＶｂ，Ｖａを印加するという電圧印加規則とは異なる規則に従って、選択メモリセルがＮＡＮＤセルユニット内でビット線側選択ゲートトランジスタＳＧ１側に設定された所定の第１の領域内にあるとき第１の電圧Ｖ１（Ｖｂ＜Ｖ１＜Ｖｍ）とし、第１の領域より選択ゲートトランジスタＳＧ２側である第２の領域にあるとき第２の電圧Ｖ２（Ｖｂ＜Ｖ１＜Ｖ２≦Ｖｍ）とする。

更に言い換えれば、ソース線側選択ゲート線ＳＧＳに隣接するセルでの誤書き込み防止のためワード線ＷＬ０が非選択のときにこれに与える電圧は、選択ワード線が選択ゲート線ＳＧＳに近いＷＬ２−ＷＬ４の範囲のとき（即ち第２のブーストチャネル領域Ｂの非選択セル数が０〜２のとき）Ｖ２を、選択ワード線がより選択ゲート線ＳＧＤに近いＷＬ５−ＷＬ７の範囲のとき（即ち第２のブーストチャネル領域Ｂの非選択セル数が３以上のとき）Ｖ１を用いる。選択ワード線がＷＬ１のときは、これに隣接するソース線側非選択ワード線ＷＬ０に電圧Ｖａを与える。

図１５は、図１４との比較のため、チャネル分離用電圧０Ｖが与えられるワード線よりソース線側の非選択ワード線に中間書き込み電圧Ｖｍを与える従来方式を示している。

図１６は、図１４の例において、ワード線ＷＬ１が選択された場合のワード線ＷＬ０の電圧を、Ｖａに代わってＶ２としたものである。実際に選択ゲート線に隣接するワード線ＷＬ０やＷＬ３１が選択された場合は、同じ書き込み電圧Ｖｐｇｍを用いてもその書き込み特性が他のワード線が選択された場合とは異なる。ここで、ＮＡＮＤ型フラッシュメモリにおいて重要なことは、選択するワード線によって書き込み時間が著しく変化しないようにすることである。

書き込み動作は、前述のように書き込みパルス印加動作とその後の書き込みベリファイ動作とが、書き込み対象のセルが全て所望のしきい値電圧になるまで繰り返される。書き込みを繰り返すには、書き込み電圧を所定の刻みで増加させるステップアップ書き込み方式が用いられている。書き込み動作の繰り返し数は、書き込みループ数と呼ばれる。

どのワード線に対しても書き込み電圧Ｖｐｇｍを用いて書き込む場合、過書き込みを防止するためには、書き込みの早いワード線に合わせた書き込み電圧を選択することになる。即ち書き込みの遅いワード線のセルについては、書き込み電圧が低下することを意味する。そして書き込みの遅いワード線に対しては、書き込みにくい状態から書き込み動作が開始されるので、書き込みループ数が増加し、書き込み時間がかかることになる。

これに対しては、例えば選択ワード線に対して、その書き込み速度に応じて調整された書き込み電圧を与えるようにして、どのワード線についても書き込みループ数を同程度にする方法が有効になる。この様な書き込み技術を想定した場合には、書き込み電圧Ｖｐｇｍが印加される選択ワード線の上下の隣接ワード線の電圧が、他の選択ワード線の場合と異なる状態であっても差し支えない。従って、図１６に示すように、ワード線ＷＬ０に印加する電圧を、ＷＬ１−ＷＬ４が選択された場合にＶ２としてもよい。

［実施の形態２］
図２で説明した、“1”書き込み時のソース線側選択ゲートトランジスタＳＧ２でのＧＩＤＬ電流による誤書き込み対策として、選択ゲートトランジスタＳＧ２のとなりにダミーセルＭＣＤ（ダミーワード線ＷＬＤ）を入れることも有効な手段として考えられる。

図１７は、その様なダミーセルＭＣＤが挿入された場合の実施の形態について、メモリセルＭＣ３（ワード線ＷＬ３）が選択された場合の書き込み電圧印加状態を示している。ここでもメモリセルは、先の実施の形態と同様に、ダミーセルＭＣＤを除いてＭＣ０−ＭＣ７の８個であり、それぞれの制御ゲートにワード線ＷＬ０−ＷＬ７が接続される場合を示している。

メモリセルＭＣ３が選択された場合、そのソース線側に隣接する非選択メモリセルＭＣ２にはＶａ、更にそのソース線側に隣接する非選択メモリセルＭＣ１には、チャネル分離用電圧Ｖｂ（＝０Ｖ）を与え、更にそのソース線側に隣接する非選択メモリセルＭＣ０に書き込み中間電圧Ｖｍ（＜Ｖｐｇｍ）を与える。

この実施の形態では、ダミーセルＭＣＤに、選択ゲートトランジスタＳＧ２でのＧＩＤＬ電流を抑えるに必要な電圧Ｖ１又はＶ２を与える。図１７の場合、チャネル電離用メモリセルＭＣ１のソース線側には中間書き込み電圧Ｖｍを印加する非選択メモリセルが１個のみであるので、ソース線側のブーストチャネル領域Ｂのブーストを十分にするため、ダミーセルＭＣＤには比較的高い方の電圧Ｖ２（Ｖｂ＜Ｖ２≦Ｖｍ）を与える。

この様にダミーセルＭＣＤに電圧Ｖ２を印加してブーストチャネル領域Ｂのブースト電位を高め、メモリセルＭＣ１のカットオフ特性を改善することにより、メモリセルＭＣ１をリークする電流がトリガーとなって生じる誤書き込みを抑制することができる。図１７の場合には、チャネル分離用電圧Ｖｂが与えられた非選択メモリセルＭＣ１の隣の非選択メモリセルＭＣ０に書き込み中間電圧Ｖｍを与えることができるから、メモリセルＭＣ１のカットオフはＶｍ印加セルが含まれる分だけ望ましい状態になっている。

図１８は、この実施の形態において、選択ワード線位置との関係で各ワード線に与えられる電圧をまとめて示している。また図１９は、選択ワード線位置とダミーワード線電圧との関係を示している。

選択ワード線がＷＬ１−ＷＬ３の範囲の場合（即ち、第２のブーストチャネル領域Ｂのダミーセルを含めた非選択セル数が０〜２の場合）に、ダミーワード線ＷＬＤに電圧Ｖ２を与えることにより、図９で説明した選択メモリセルでのソース側からのホットキャリア注入による誤書き込みを防止することができる。

選択ワード線がＷＬ０の場合、ダミーワード線ＷＬＤにはＶａを与える。選択ワード線がＷＬ４またはそれよりビット線側である場合（即ち、第２のブーストチャネル領域Ｂのダミーセルを含めた非選択セル数が３以上の場合）には、ダミーワード線ＷＬＤに与える電圧をＶ２より低いＶ１にする。

言い換えれば、選択ワード線がＷＬ４またはそれ以上ビット線に近い場合には、チャネル分離用電圧Ｖｂ＝０Ｖが印加されるワード線よりソース線側にあって中間電圧Ｖｍを印加できる非選択ワード線を２本以上確保できる。従って、ダミーワード線に与える電圧をＶ２より低くＶ１に設定する。これによりチャネル分離用メモリセルのカットオフを確実にでき、しかもより低い電圧Ｖ１を用いることで、ダミーセル自身のＧＩＤＬによる誤書き込みがより生じにくくなる。

図２０は、図１８の例において、ワード線ＷＬ０が選択された場合のダミーワード線ＤＷＬの電圧を、Ｖａに代わってＶ２としたものである。図１６で説明したように、選択ワード線の上下に隣接するワード線に与える電圧が異なっても書き込み電圧Ｖｐｇｍの調整で書き込み速度制御ができれば、この様に電圧Ｖ２の適用範囲を、選択ワード線がＷＬ０−ＷＬ３の範囲（即ち、第２のブーストチャネル領域Ｂの非選択セル数が２以下の場合）とすることができる。この場合、ダミーワード線に電圧Ｖａを印加する必要がなくなり、ダミーワード線電圧制御回路が簡略化される。

［実施の形態３］
ソース線側選択ゲート線ＳＧＳに隣接するワード線ＷＬ０のみならず、ビット線側選択ゲート線ＳＧＤに隣接するワード線に沿ったメモリセルにおいても、ＧＩＤＬによる誤書き込みの懸念がある。

図２１は、この点を考慮した実施の形態について、図２０の変形例を示している。ここでは、選択ゲート線ＳＧＤに隣接するワード線はＷＬ７である。ＷＬ０−ＷＬ５の範囲のワード線が選択される場合に、選択ゲート線ＳＧＤに隣接するワード線ＷＬ７には、書き込み中間電圧Ｖｍではなく、それより低い電圧Ｖ３（Ｖ１≦Ｖ３＜Ｖｍ）を与える。Ｖ１≦Ｖ３とするのは、選択ゲートトランジスタＳＧ１のゲートには０Ｖが印加されているのに対して、選択ゲートトランジスタＳＧ２のゲートにはＶｓｇｄ（例えば、Ｖｄｄ程度の電圧）が印加されているため、ＧＩＤＬの生じ易さは、ＳＧ１の方が小さい傾向にあると考えられるからである。

選択ワード線がＷＬ６の場合は、選択ワード線の上下に隣接する非選択ワード線の電圧を他の選択ワード線のときとできるだけ同じようにするために、選択ゲート線ＳＧＤに隣接するワード線ＷＬ７に書き込み中間電圧Ｖｍを与える。

ソース線側選択ゲート線ＳＧＳに隣接して挿入されたダミーワード線ＷＬＤＳについては、図２０の実施の形態と同様のルールに従って電圧Ｖ１，Ｖ２またはＶａを印加する。

これにより、実施の形態２の効果に加えて、ビット線側選択ゲート線ＳＧＤに隣接する非選択セルでの誤書き込みの防止を図ることができる。

［実施の形態４］
実施の形態２に加えて、ビット線側選択ゲート線ＳＧＤに隣接してダミーセルとこれを駆動するダミーワード線ＷＬＤＤを配置することは、更に有効である。

図２２は、その様な構成とした場合、即ちソース線側選択ゲート線ＳＧＳに隣接してダミーワード線ＷＬＤＳを挿入すると共に、ビット線側選択ゲート線ＳＧＤに隣接してダミーワード線ＷＬＤＤを挿入した構成について、図２１の実施の形態３と対応させて書き込み電圧印加法を示している。

ＷＬ０−ＷＬ６の範囲のワード線が選択された場合に、ビット線側のダミーワード線ＷＬＤＤには、書き込み中間電圧Ｖｍより低い電圧Ｖ３を与える。ソース線側のダミーワード線ＷＬＤＳについては、図２１の実施の形態３と同様のルールに従って電圧Ｖ１，Ｖ２またはＶａを印加する。

これは、二つのダミーワード線の電圧制御により、データ書き換えを行うメモリセルの書き込み時の誤書き込みを最小限に抑えながら、選択ワード線位置によらず書き込み特性の均一化を図ったものということができる。即ちビット線側とソース線側に共に、ダミーセル及びこれを駆動するダミーワード線を挿入して、図２２のような電圧印加法を適用すると、書き込み電圧Ｖｐｇｍが印加される選択ワード線の上下に隣接する非選択ワード線の電圧を、どのワード線が選択された場合にも同じような電圧状態とすることが可能になる。

実際にはワード線及びメモリセルの加工形状は必ずしも均一にはならないので、前述した選択ワード線毎の書き込み電圧の調整が不要になるとは限らない。しかし、選択ワード線位置によらず、その周囲に印加される電圧との関係がほぼ一定になることで、書き込み特性の均一化が容易になる。

図２３は、選択ワード線毎に書き込み電圧の調整が可能な場合について、図２２の変形例の電圧印加法を示している。この場合、ソース線側ダミーワード線ＷＬＤＳには、選択セル位置に応じて、Ｖ２またはＶ１が印加され、ビット線側ダミーワード線ＷＬＤＤには、Ｖ３（Ｖ１≦Ｖ３＜Ｖｍ）が印加される。

この場合、ワード線ＷＬ７を選択したときのその上下のワード線の電位が、他のワード線が選択されたときとは異なる。しかしこれは、前述のように選択ワード線に与える書き込み電圧の調整で補正することができる。ワード線ＷＬ０を選択した場合も同様である。

以上のように、ソース線側のダミーワード線ＷＬＤＳにはＶ１とＶ２を選択ワード線位置に応じて切り換えて与えることにより、ソース線側の非選択セルで生じる誤書き込みを抑制することができ、またビット線側のダミーワード線ＷＬＤＤにはＶ３を与えることで、ビット線側の非選択セルでＧＩＤＬに起因する誤書き込みを抑制することができる。

更に図２４は、図２３において、ビット線側のダミーワード線ＷＬＤＤに与える電圧を、選択ワード線位置に応じて切り換え設定するようにした例である。例えば、ダミーワード線ＷＬＤＤに与える電圧は、ＷＬ０−ＷＬ５が選択された場合Ｖ３とし、ＷＬ６−ＷＬ７が選択された場合はそれより高い電圧Ｖ４（Ｖ３＜Ｖ４≦Ｖｍ）とする。これにより、ビット線側の非選択ワード線数が少なくなった場合に、それらの領域下のチャネルブーストを十分にすることができる。

ビット線側にダミーワード線がない図２１の例においても、ビット線に隣接する非選択ワード線の電圧を、選択ワード線位置に応じて切り換えるようにしてもよい。

なお上記各実施の形態において、“１”書き込み時、ソース線側選択ゲートに隣接するワード線またはダミーワード線ＷＬＤＳに与える電圧を、Ｖ２とＶ１の２段階で切り換えるようにしているが、例えばＮＡＮＤセルユニット内のセル数に応じて、これらの電圧をより多段階に切り換えるようにすることもできる。図２４のビット線側ダミーワード線ＷＬＤＤの電圧Ｖ３，Ｖ４についても同様に、３段階以上に切り換えることもできる。

更に、実施の形態では説明の簡略化のために、ＮＡＮＤセルユニットを構成するセル数や書き込み電圧の与え方を限定した上で、ワード線ＷＬ０，ＷＬ７、ダミーワード線ＷＬＤ（Ｓ），ＷＬＤＤに印加すべき電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４の設定範囲を例示したが、これも一例であって、更に種々の変形が可能である。

ＮＡＮＤ型フラッシュメモリの書き込みパルス印加動作の波形の一例を示す図である。 上述の書き込みパルス印加時のＮＡＮＤセルユニットの断面図でのバイアス関係を示す図である。 実施の形態のＮＡＮＤ型フラッシュメモリの構成を示す図である。 ４値データ記憶を行う場合のデータしきい値分布を示す図である。 下位ページ書き込み動作を説明するための図である。 上位ページ書き込みの動作を説明するための図である。 この実施の形態での書き込みパルス印加動作時の波形を示す図である。 メモリセルＭＣ６が選択された“１”書き込みの場合について、ＮＡＮＤセルユニットの断面での電圧印加状態を、図２と対応させて示す図である。 図８のバイアス条件での誤書き込みの危険を示す図である。 上記危険を回避するバイアス条件を示す図である。 選択ゲート線ＳＧＳに隣接するワード線ＷＬ０に電圧Ｖ２を与えるケースを示す図である。 選択ゲート線ＳＧＳに隣接するワード線ＷＬ０に電圧Ｖ１を与えるケースを示す図である。 選択ワード線位置に応じて電圧Ｖ１，Ｖ２を選択する様子を示す図である。 同じく選択ワード線位置に応じて電圧Ｖ１，Ｖ２を選択する様子を他のワード線との関係でまとめて示す図である。 従来のバイアス関係を図１４と比較して示す図である。 図１４の電圧印加法を変形した実施の形態を示す図である。 ソース線側選択ゲート線に隣接するダミーワード線を持つ実施の形態におけるＮＡＮＤセルユニットの断面での電圧印加状態を示す図である。 同実施の形態において選択ワード線位置に応じて電圧Ｖ１，Ｖ２を選択する様子を他のワード線との関係でまとめて示す図である。 同実施の形態において選択ワード線位置に応じて電圧Ｖ１，Ｖ２を選択する様子を図１３と対応させて示す図である。 図１８の電圧印加法を変形した実施の形態を示す図である。 図１８の実施の形態に加えて、ビット線側選択ゲート線に隣接するワード線での誤書き込みを防止するようにした実施の形態の電圧印加状態を示す図である。 図２１の実施の形態に加えて、ビット線側選択ゲート線に隣接するダミーワード線を持つ実施の形態の電圧印加状態を示す図である。 図２２の実施の形態を変形した電圧印加状態を示す図である。 図２３の実施の形態を変形した電圧印加状態を示す図である。

符号の説明

１…入出力回路、２…コマンドデコーダ、３…アドレスレジスタ、４…シーケンス制御回路、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…信号駆動回路、２１…ＶＤＥＣドライバ、２２…ＳＧＤドライバ、２３…ＳＧＳドライバ、２４…ＣＧデコーダ・ドライバ、３０…センスアンプ回路、３１…ページバッファ、１００…ＮＡＮＤセルユニット、１０１…ブロック、１０２…メモリセルアレイ、ＭＣ０−ＭＣ３１…メモリセル、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、ＷＬ０−ＷＬ３１…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬ０−ＢＬｍ…ビット線、ＣＥＬＳＲＣ…ソース線。

Claims (1)

1. 電気的書き換え可能な複数の不揮発性メモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたＮＡＮＤセルユニットを有しかつ、ＮＡＮＤセルユニットの第２の選択ゲートトランジスタに隣接して第１のダミーセルが、前記第１の選択ゲートトランジスタに隣接して第２のダミーセルが挿入された不揮発性半導体記憶装置において、
   選択メモリセルに対する書き込み電圧印加時に、非書き込みの前記選択メモリセルの前記第２の選択ゲートトランジスタ側に隣接する非選択メモリセルを隣接メモリセル、前記隣接メモリセルの前記第２の選択ゲートトランジスタ側に隣接する非選択メモリセルをチャネル分離用非選択メモリセルとし、前記チャネル分離用非選択メモリセルより前記第１の選択ゲートトランジスタ側にあるメモリセルの範囲の第１のブーストチャネル領域と、前記チャネル分離用非選択メモリセルより前記第２の選択ゲートトランジスタ側にある非選択メモリセルの範囲の第２のブーストチャネル領域とを前記チャネル分離用非選択メモリセルによって電気的に分離してブーストするデータ書き込みモードを有しかつ、
   前記データ書き込みモードにおいて、前記第１のダミーセルに与える書き込み非選択電圧は、前記選択メモリセルがＮＡＮＤセルユニット内で前記第２の選択ゲートトランジスタより前記第１の選択ゲートトランジスタに近い側に設定された第１のセル領域内にあるとき第１の電圧Ｖ１（Ｖｂ＜Ｖ１＜Ｖｍ）（但し、Ｖｂは前記チャネル分離用非選択メモリセルに与えるチャネル分離用電圧、Ｖｍは前記隣接メモリセル及び前記チャネル分離用非選択メモリセル以外の非選択メモリセルに与える書き込み非選択電圧）とし、前記選択メモリセルが前記第１の選択ゲートトランジスタより前記第２の選択ゲートトランジスタに近い側に設定された第２のセル領域にあるとき第２の電圧Ｖ２（Ｖｂ＜Ｖ１＜Ｖ２≦Ｖｍ）とし、前記第２のダミーセルに与える書き込み非選択電圧は、第３の電圧Ｖ３（Ｖ１＜Ｖ３＜Ｖｍ）とする
   ことを特徴とする不揮発性半導体記憶装置。

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