JP3615041B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えばＥＥＰＲＯＭのように、電気的に書換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的書換え可能とした不揮発性半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。このＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリセルのソース、ドレインを隣接するもの同士で共有して直列接続し、これを１単位としてビット線に接続するものである。各メモリセルは、電荷蓄積層としての浮遊ゲートと、制御ゲートが積層されたｎチャネルＭＯＳＦＥＴ構造とされている。
【０００３】
図２６（ａ）（ｂ）はメモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図である。図２７（ａ）は図２６（ａ）に示す２７ａ−２７ａ線に沿った断面図であり、図２７（ｂ）は図２６（ａ）に示す２７ｂ−２７ｂ線に沿った断面図である。
【０００４】
素子分離酸化膜７２で囲まれたｐ型シリコン基板（又はｐ型ウエル）７１には、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。この実施例において、１つのＮＡＮＤセルは、８個のメモリセルＭ１〜Ｍ８が直列接続されて構成されている。各メモリセルにおいて、浮遊ゲート７４（７４１ 、７４２ …７４８ ）は基板７１にゲート絶縁膜７３を介して形成されている。これらのメモリセルのソース、ドレインとしてのｎ型拡散層７９は、隣接するもの同士が直列接続されている。
【０００５】
ＮＡＮＤセルのドレイン側、ソース側には第１の選択ゲート７４９ 、７６９ 及び第２の選択ゲート７４１０、７６１０が設けられている。各第１の選択ゲート７４９ 、７６９ 及び第２の選択ゲート７４１０、７６１０はメモリセルの浮遊ゲート７４（７４１ …７４８ ）、制御ゲート７６（７６１ …７６８ ）と同時に形成される。なお、第１の選択ゲート７４９ 、７６９ 及び第２の選択ゲート７４１０、７６１０はともに、図示せぬ所望の部分で１層目と２層目が導通接続されている。素子が形成された基板はＣＶＤ酸化膜７７により覆われ、この上にビット線７８が配設される。ＮＡＮＤセルの制御ゲート７６１ 、７６２ …７６８ （ＣＧ１ 、ＣＧ２ …ＣＧ８ ）は、ワード線とされ、選択ゲート７４９ 、７６９ 及び７４１０、７６１０（ＳＧ１ 、ＳＧ２ ）はそれぞれ行方向に配置され、選択ゲート線とされる。
【０００６】
図２８は、上記構成のＮＡＮＤセルをマトリクス状に配列したメモリセルアレイの等価回路を示している。この例において、ソース線は例えば６４本のビット線毎に１箇所、コンタクトを介してアルミニウムや、ポリシリコン等からなる基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１、第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートが共通に接続されたメモリセルの集合を１ページと呼び、ドレイン側（第１の選択ゲート）とソース側（第２の選択ゲート）の１組の選択ゲートの間に配置されたページの集合を１ＮＡＮＤブロック、又は単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【０００７】
ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。１ＮＡＮＤセルのうち、データ書き込みは、ビット線から遠い場所に位置するメモリセルから順に行われる。ビット線にはデータに応じて０Ｖ、又は電源電圧Ｖｃｃを印加する。データ“０”を書込むことを“０”書き込みと呼び、電源電圧Ｖｃｃに相当するデータ“１”を書込むことを“１”書き込みと呼ぶ。ＮＡＮＤセルをビット線に接続する選択ゲートには電源電圧Ｖｃｃが供給され、ソース線に接続する選択ゲートには接地電位０Ｖが供給される。このとき、“０”書き込みのセルのチャネルにはビット線から０Ｖが伝達される。“１”書き込みの場合、ビット線に接続された選択ゲートがオフとなるため、“１”書き込みをするメモリセルのチャネルの電位はＶｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択ゲートの閾値電圧）となり、フローティングになる。
【０００８】
その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖｐｐ（＝２０Ｖ程度）が印加され、他の非選択メモリセルの制御ゲートには中間電位Ｖｐａｓｓ（＝１０Ｖ程度）が印加される。その結果、データ“０”の時は、チャネルの電位が０Ｖであるため選択メモリセルの浮遊ゲートとチャネル間に高電圧が印加される。このため、チャネルから浮遊ゲートに電子がＦ−Ｎトンネリングにより注入され、選択メモリセルの閾値電圧が正方向に移動する。データ“１”の時は、フローティング状態のチャネルの電位は制御ゲートとの容量結合によって６Ｖ程度となるため、チャネルから浮遊ゲートに電子が注入されない。
【０００９】
各メモリセルに記憶されたデータの消去は、ブロック毎にほぼ同時に行われる。すなわち、例えばメモリセルがｎ型基板に設けられたｐ型ウエル内に形成された場合、消去するブロックの全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された電圧ＶｐｐＥ （２０Ｖ程度）を印加する。このため、浮遊ゲートの電子はウエルに放出され、メモリセルの閾値電圧は負方向に移動する。この時、消去を行わないブロックの制御ゲート、選択ゲートにはＶｐｐＥ を印加する。
【００１０】
データの読み出し動作において、先ず、ビット線をプリチャージした後、フローティングとする。この状態において、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、選択ゲートをそれぞれ例えば４．５Ｖ、ソース線を０Ｖとし、選択されたメモリセルに電流が流れるか否かをビット線の電位の変化として検出する。すなわち、メモリセルにデータ “０”（メモリセルの閾値Ｖｔｈ＞０）が書込まれている場合、メモリセルはオフしているため、ビット線はプリチャージ電位を保つ。一方、データ“１”（メモリセルの閾値Ｖｔｈ＜０）が書込まれている場合、メモリセルはオンするためビット線はプリチャージ電位からΔＶだけ下がる。これらビット線電位の変化をセンスアンプにより検出することによって、メモリセルのデータが読み出される。
【００１１】
【発明が解決しようとする課題】
ところで、従来の書き込み方法において、“１”書き込み時に制御ゲートとチャネルとの容量結合でチャネルの電位を中間電位にする。しかし、例えばメモリセルの拡散層（図２７のｎ＋ の領域）の容量が大きい場合、例えば制御ゲートに電圧１０Ｖを印加してもチャネルは３Ｖ程度しか上昇しない。この結果、選択された制御ゲートに書き込み用の高電圧が供給された場合、この制御ゲートに接続された“１”書き込みするメモリセルのチャネルと制御ゲート間の電位差が大きくなり、“１”書き込みするメモリセルに誤書き込みが生じるという問題がある。そこで、非選択制御ゲートに印加する電圧を１０Ｖ以上に高くすることが考えられる。しかし、非選択制御ゲートに印加する電圧を単に高くした場合、非選択制御ゲートに接続され、チャネルの電位が０Ｖであるメモリセルの信頼性に悪影響を与える。このため、非選択制御ゲートの電位を上げることはできない。
【００１２】
この発明は、上記課題を解決するものであり、その目的とするところは、メモリセルのチャネルがフローティング状態となる前の予備充電電位を高くすることにより、ワード線との容量結合後の書き込み禁止電圧を十分高めることが容易で、誤書き込みマージンを広げることができ、信頼性を向上し得る不揮発性半導体記憶装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
この発明は、上記課題を解決するため、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端側に書き込み非選択電位を供給し、この電位を前記メモリセル部に供給した後、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続される他端側から書き込みデータを供給し、前記メモリセル部の選択された不揮発性メモリセルに所望の書き込み状態を設定する制御回路とを具備している。
【００１４】
また、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、第２の共通信号線に接続された第１の電圧供給回路と、前記第１の電圧供給回路から前記第２の共通信号線を介して書き込み非選択電位を前記メモリセル部に供給することにより前記メモリセル部を書き込み非選択状態に設定した後に、前記第１の共通信号線から前記メモリセル部に対し所定の電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００１５】
さらに、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、前記第１の共通信号線と前記メモリセル部の間に配設された第１の選択ゲートと、前記第２の共通信号線と前記メモリセル部の間に配設された第２の選択ゲートと、前記第２の共通信号線に接続された第１の電圧供給回路と、前記第１の選択ゲートをオフ状態、前記第２の選択ゲートをオン状態として前記第１の電圧供給回路から前記第２の共通信号線を介して書き込み非選択電位を前記メモリセル部に供給することにより前記メモリセル部を書き込み非選択状態に設定した後に前記第２の選択ゲートをオフ状態とし、前記第１の共通信号線に供給される書き込みデータに基づき、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００１６】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記第２の選択ゲートに対し、電源電圧より高い電圧を供給する。
【００１７】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記第２の選択ゲートに対し、前記書き込み非選択電位より少なくとも前記第２の選択ゲートの閾値電圧分高い電圧を供給する。
【００１８】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記不揮発性メモリセルの制御ゲートに対し、電源電圧より高い電圧を供給する。
【００１９】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記不揮発性メモリセルの制御ゲートに対し、前記書き込み非選択電位より少なくとも前記不揮発性メモリセルの閾値電圧分高い電圧を供給する。
【００２０】
前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給し、次いで第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに、前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートに第１の選択ゲート電圧を供給する。
【００２１】
前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給し、次いで第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに、前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートを第１に選択ゲート電圧とし、さらに、前記第２の共通信号線を前記書き込み非選択電位から電源電圧に下げる。
【００２２】
前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給するとともに、第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに前記書き込み非選択電位を供給し、次いで前記第２の電圧供給回路より前記不揮発性メモリの制御ゲートに前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートに第１の選択ゲート電圧を供給する。
【００２３】
また、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、前記メモリセル部の一端を前記第１の共通信号線に接続する第１の選択ゲートと、前記メモリセル部の他端を前記第２の共通信号線に接続する第２の選択ゲートと、前記第２の共通信号線に接続され、書き込み非選択電位を前記第２の共通信号線に供給する第１の電圧供給回路と、前記第１、第２の選択ゲート、及び前記不揮発性メモリセルの制御ゲートに所定の電圧を供給する第２の電圧供給回路と、データ書き込み時に、前記第２の電圧供給回路より前記第１の選択ゲートに対して前記第１の選択ゲートをオフさせる電位を供給し、前記不揮発性メモリセルの制御ゲートに対し前記書き込み非選択電位より少なくとも前記不揮発性メモリセルの閾値電圧分高い電圧を供給し、前記第２の選択ゲートに対し前記書き込み非選択電位より少なくとも前記第２の選択ゲートの閾値電圧分高い電圧を供給して、前記メモリセル部に前記書き込み非選択電位を供給し、前記第２の選択ゲートに対して前記第２の選択ゲートをオフさせる電位を供給することにより前記メモリセル部を書き込み非選択状態に設定した後、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００２４】
さらに、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、前記メモリセル部の一端を前記第１の共通信号線に接続する第１の選択ゲートと、前記メモリセル部の他端を前記第２の共通信号線に接続する第２の選択ゲートと、前記第２の共通信号線及び第２の選択ゲートに接続され、書き込み非選択電位を前記第２の共通信号線及び第２の選択ゲートに供給する第１の電圧供給回路と、前記第１の選択ゲート、及び前記不揮発性メモリセルの制御ゲートに所定の電圧を供給する第２の電圧供給回路と、データ書き込み時に、前記第２の電圧供給回路より前記第１の選択ゲート及び前記不揮発性メモリセルの制御ゲートに対して前記第１の選択ゲートをオフさせる電位を供給し、前記第２の選択ゲート及び前記第２の共通信号線に対し前記書き込み非選択電位を供給して、前記メモリセル部を書き込み非選択状態に設定した後、前記第２の選択ゲートに対して前記第２の選択ゲートをオフさせる電位を供給し、さらに、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００２５】
前記制御回路は、前記第１の電圧供給回路から前記第２の選択ゲート及び第２の共通信号線に前記書き込み非選択電位を供給した後、前記第２の電圧供給回路から前記不揮発性メモリセルの制御ゲートに対し、前記不揮発性メモリセルのチヤネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給する。
【００２６】
前記制御回路は、前記第１の電圧供給回路から前記メモリセル部に前記書き込み非選択電位を供給した後、前記第２の電圧供給回路から前記不揮発性メモリセルの制御ゲートに対し、前記不揮発性メモリセルのチヤネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給する。
【００２７】
前記第２の電圧供給回路は、前記不揮発性メモリセルの制御ゲートに対し前記書き込み禁止電圧を生成するための電圧を供給した後に、前記第１の選択ゲートに対し前記第１の選択ゲート電圧を供給する。
【００２８】
前記第２の電圧供給回路は、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給した後に、前記不揮発性メモリセルの制御ゲートに対し前記書き込み禁止電圧を生成するための電圧を供給する。
【００２９】
前記メモリセル部の書き込み状態は、前記第１の共通信号線に供給される書き込みデータに応じて設定される。
【００３０】
前記第１の共通信号線に第１の書き込みデータが供給された場合に前記メモリセル部に設定された書き込み非選択状態は書き込み選択状態にされ、前記第１の共通信号線に前記第１の書き込みデータと異なる論理レベルの第２の書き込みデータが供給された場合には、前記メモリセル部に設定された書き込み非選択状態が保持される。
【００３１】
前記第１の選択ゲートは、前記第１の共通信号線に第１の書き込みデータが供給された場合にオン状態となり、オン状態の前記第１の選択ゲートを介した前記メモリセル部から前記第１の共通信号線への放電により前記メモリセル部に設定された書き込み非選択状態が書き込み選択状態になり、前記第１の共通信号線に前記第１の書き込みデータと異なる論理レベルの第２の書き込みデータが供給された場合には、前記第１の選択ゲートがオフ状態となり、前記メモリセル部に設定された書き込み非選択状態が保持される。
【００３２】
前記書き込み非選択電位は、電源電圧以上の電圧である。
【００３３】
前記第１の共通信号線には、前記不揮発性メモリセルヘの書き込みデータをラッチするビット線制御回路が接続される。
【００３４】
前記第１の共通信号線はビット線であり、前記第２の共通信号線はソース線であり、前記ソース線がワード線に共通接続される複数のメモリセル部で共有される。
【００３５】
前記メモリセル部は直列接続された複数の不揮発性メモリセルを含み、前記第１の共通信号線側の不揮発性メモリセルから順次データの書き込みが行われる。
【００３６】
前記データの読み出し時に前記不揮発性メモリセルの制御ゲートに供給される読み出し電圧を発生する読み出し電圧発生回路をさらに具備する。
【００３７】
前記第１の電圧供給回路は、前記読み出し電圧発生回路から出力された読み出し電圧を、前記第２の共通信号線に転送する。
【００３８】
前記読み出し電圧発生回路は、昇圧回路と、前記昇圧回路の出力電圧を所定の電圧に制限するリミット回路を含み、前記リミット回路は、データ書き込み時と読み出し時とで、前記出力電圧を異なる電位に設定する。
【００３９】
前記メモリセル部が前記書き込み非選択状態から放電された書き込み選択状態、及び前記メモリセル部に前記書き込み非選択状態が保持された状態が、それぞれ第１、第２の書き込み状態を形成する。
【００４０】
前記第１の選択ゲート電圧は電源電圧である。
【００４１】
前記第２の書き込みデータとしては電源電圧より低い電圧が供給される。
【００４２】
前記他端部に電源電圧よりも低い書き込みデータを供給し、前記メモリセル部の選択された不揮発性メモリセルに所望の書き込み状態を設定する制御回路とを具備している。
【００４３】
前記第１の共通信号線に接地電位が供給された場合には、前記メモリセル部は書き込み選択状態に設定され、前記第１の共通信号線に接地電位よりも高く電源電圧よりも低い電圧が供給された場合には、前記メモリセル部は書き込み非選択状態に設定される。
【００４４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４５】
図１は、ＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。メモリセルアレイ１Ａ、１Ｂには、それぞれ行方向、列方向にＮＡＮＤセルが配置されている。これらメモリセルアレイ１Ａ、１Ｂはオープンビット線方式であるため、メモリセルアレイ１Ａ、１Ｂの相互間にはデータの書き込み、読み出しを行うラッチ手段を兼用するセンスアンプ回路２が配置されている。このセンスアンプ回路２はメモリセルアレイ１Ａ、１Ｂのビット線に接続されている。カラムデコーダ４はセンスアンプ回路２に接続され、ロウデコーダ３Ａ、３Ｂは各メモリセルアレイ１Ａ、１Ｂに接続されている。
【００４６】
アドレス信号Ａｄｄを保持するアドレスバッファ５は前記カラムデコーダ４及び前記ロウデコーダ３Ａ、３Ｂに接続されている。カラムデコーダ４はアドレスバッファ５から供給されるアドレス信号に従ってビット線を選択し、ロウデコーダ３Ａ、３Ｂはアドレスバッファ５から供給されるアドレス信号に従ってワード線や選択ゲートをそれぞれ選択する。
【００４７】
前記センスアンプ回路２には入出力データを増幅するためのＩ／Ｏセンスアンプ６が接続され、このＩ／Ｏセンスアンプ６にはチップ外部とデータの入出力を行う入出力バッファ７が接続されている。さらに、前記メモリセルアレイ１Ａ、１Ｂには基板電位を制御する基板電位制御回路８、及び後述するソース線に電位を供給するソース線バイアス回路９が接続されている。このソース線バイアス回路９はデータの読み出し時、ベリファイ読み出し時にソース線を接地し、書き込み時にソース線を書き込み非選択電位に設定する。
【００４８】
前記ロウデコーダ３Ａ、３Ｂには、ワード線に電位を供給するワード線バイアス回路１０、及び選択ゲートに電位を供給する選択ゲートバイアス回路１１が接続されている。これらワード線バイアス回路１０、選択ゲートバイアス回路１１、及び前記ソース線バイアス回路９には読み出し昇圧回路１２が接続されている。この読み出し昇圧回路１２は、データの読み出し時、ベリファイ読み出し時に選択ゲート、制御ゲートに印加する電源電圧Ｖｃｃより高い昇圧電圧、例えば４．５Ｖ、６Ｖを発生する。すなわち、データの読み出し時、ベリファイ読み出し時には、昇圧電圧はワード線バイアス回路１０、選択ゲートバイアス回路１１、換言すれば、第１の電圧供給回路に供給される。一方、書き込み時には、読み出し昇圧回路１２の出力としての昇圧電位は第２の電圧供給回路としてのソース線バイアス回路９に供給される。制御回路１３は、前記ソース線バイアス回路９、選択ゲートバイアス回路１１、読み出し昇圧回路１２、基板電圧制御回路８等を制御し、データの書き込み、読み出し、ベリファイ、消去動作を実行する。
【００４９】
図２は前記メモリセルアレイ１Ａの一例を示している。メモリセルアレイ１Ａと１Ｂはほぼ同様の構成である。例えば８個のメモリセルと第１、第２の選択ゲートからなる複数のＮＡＮＤセル２１は、行方向、列方向にマトリクス状に配設されている。各ＮＡＮＤセルの第１の選択ゲートトランジスタＱ２１は、それぞれビット線ＢＬ０Ａ、ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、ＢＬ４Ａ…ＢＬ６３Ａに接続されている。各ＮＡＮＤセルの第２の選択ゲートトランジスタＱ２２は、それぞれ行方向に配置されたソース線ＳＬに接続され、このソース線ＳＬは列方向に配置されたソースバイアス線ＳＢＬに接続されている。ソース線ＳＬは例えば６４本のビット線毎に１箇所、コンタクトを介してアルミニウムや、ポリシリコン等からなるソースバイアス線ＳＢＬに接続される。このソースバイアス線ＳＢＬは前記ソース線バイアス回路９に接続されている。
【００５０】
１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００５１】
図３は、図１に示すセンスアンプ回路２を具体的に示すものであり、例えばメモリセルアレイ１Ａのビット線ＢＬ１Ａと、メモリセルアレイ１Ｂのビット線ＢＬ１Ｂが接続されるセンスアンプＳＡ１、及びその周辺回路を示している。このセンスアンプＳＡ１はデータラッチ回路を兼用している。このセンスアンプＳＡ１はセンスアンプ活性化信号φＮ 、φＰ により活性化される。このセンスアンプＳＡ１のノードＮ１ とデータ線／ＩＯの相互間にはトランジスタＱ３１が接続され、ノードＮ２ とデータ線ＩＯの相互間にはトランジスタＱ３２が接続されている。これらトランジスタＱ３１、Ｑ３２は前記カラムデコーダ４から供給されるカラム選択信号ＣＳＬ１ によって制御される。
【００５２】
前記センスアンプＳＡ１のノードＮ１ とノードＮ２ との間にはイコライズ信号φＥ により制御されるトランジスタＱ３３、Ｑ３４が接続されている。これらトランジスタＱ３３、Ｑ３４の相互接続点には電源Ｖｃｃ／２が供給されている。イコライズ信号φＥ によりトランジスタＱ３３、Ｑ３４が導通されると、ノードＮ１ 、Ｎ２ は電源Ｖｃｃ／２にイコライズされる。
【００５３】
ビット線ＢＬ１ＡとセンスアンプＳＡ１のノードＮ１ との間にはビット線選択信号ＳＳ１ により制御されるトランジスタＱ３５と、センスアンプ選択信号ＳＡ により制御されるトランジスタＱ３６が接続されている。また、ビット線ＢＬ１ＢとセンスアンプＳＡ１のノードＮ２ との間にはビット線選択信号ＳＳ１ により制御されるトランジスタＱ３７と、センスアンプ選択信号ＳＢ により制御されるトランジスタＱ３８が接続されている。前記トランジスタＱ３５とＱ３６の相互接続点と電源端子３１との間にはプリチャージ信号ＰＲＡ１により制御されるトランジスタＱ３９が接続されている。電源端子３１にはプリチャージ電圧ＶＡ１が供給されている。トランジスタＱ３９はプリチャージ信号ＰＲＡ１に応じてビット線ＢＬ１Ａをプリチャージする。前記トランジスタＱ３７とＱ３８の相互接続点と電源端子３２との間にはプリチャージ信号ＰＲＢ１により制御されるトランジスタＱ４０が接続されている。電源端子３２にはプリチャージ電圧ＶＢ１が供給されている。トランジスタＱ４０はプリチャージ信号ＰＲＢ１に応じてビット線ＢＬ１Ｂをプリチャージする。
【００５４】
前記トランジスタＱ３５とＱ３６の相互接続点と電源端子３３との間にはトランジスタＱ４１、Ｑ４２が接続されている。電源端子３３にはベリファイ電圧ＶｒＡが供給されている。トランジスタＱ４１のゲートは前記ノードＮ１ に接続され、トランジスタＱ４２のゲートにはベリファイ信号ＶＲＦＹＡ が供給されている。また、前記トランジスタＱ３７とＱ３８の相互接続点と電源端子３４との間にはトランジスタＱ４３、Ｑ４４が接続されている。電源端子３４にはベリファイ電圧ＶｒＢが供給されている。トランジスタＱ４３のゲートは前記ノードＮ２ に接続され、トランジスタＱ４４のゲートにはベリファイ信号ＶＲＦＹＢ が供給されている。
【００５５】
図４は、上記読み出し昇圧回路１２の一例を示している。電源電圧Ｖｃｃが入力される端子５１と出力ノード５２の間には、ダイオード接続されたトランジスタＱ５１、Ｑ５２〜Ｑ５５が接続されている。これらトランジスタＱ５１〜Ｑ５５の相互接続点には、それぞれキャパシタＣ５１〜Ｃ５４の一端が接続されている。これらキャパシタＣ５１〜Ｃ５４の他端には、パルス発生回路５３により発生される例えば図５に示すような、駆動パルス信号φ１ 、φ２ が供給される。また、トランジスタＱ５１のゲートには、制御信号φｒｄが供給されている。読み出し昇圧回路１２を活性化する場合、制御信号φｒｄがハイレベルとされ、この状態において、キャパシタＣ５１〜Ｃ５４に駆動パルス信号φ１ 、φ２ を供給することにより、出力ノード５２から昇圧電圧Ｖｏｕｔ が出力される。読み出し昇圧回路１２を非活性状態とする場合、制御信号φｒｄがローレベルとされる。さらに、前記出力ノード５２と接地間には、昇圧電圧Ｖｏｕｔ を所定の電圧にリミットするリミット回路５４が接続されている。
【００５６】
図６は、ソース線バイアス回路９の一例を示している。スイッチ回路６１は、データの書き込み時に、前記読み出し昇圧回路１２から出力され、ソース線に供給する電位、すなわち書き込み非選択電位としての昇圧電圧Ｖｏｕｔ をソース線に供給する回路である。このスイッチ回路６１はＮチャネルトランジスタＱ６１、Ｑ６２、Ｑ６３、Ｑ６４、及びキャパシタＣ６１によって構成されている。トランジスタＱ６１の電流通路の一端には電圧Ｖａｔが供給され、ゲートには電源電圧Ｖｃｃが供給されている。このトランジスタＱ６１の電流通路の他端はトランジスタＱ６２の電流通路の一端、トランジスタＱ６３のゲート、トランジスタＱ６４のゲートに接続されている。前記トランジスタＱ６２の電流通路の他端は、トランジスタＱ６２のゲート、前記トランジスタＱ６３の電流通路の一端、及びキャパシタＣ６１の一方電極に接続されている。このキャパシタＣ６１の他方電極には駆動パルス信号φ３ が供給されている。
【００５７】
前記トランジスタＱ６３の電流通路の他端は前記トランジスタＱ６４の電流通路の一端に接続されている。この電流通路の一端には前記読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ が供給される。前記トランジスタＱ６４の電流通路の他端はトランジスタＱ６５を介して接地されるとともに、トランジスタＱ６６を介して前記ソース線ＳＬに接続される。前記トランジスタＱ６５のゲートには電圧Ｖｓｓｌ が供給され、前記トランジスタＱ６６のゲートには電圧Ｖａｂが供給されている。トランジスタＱ６６は閾値電圧が−１Ｖのデプレションタイプトランジスタであり、２０Ｖの電圧に耐え得る高耐圧トランジスタである。このトランジスタＱ６６は消去時にオフ状態とされ、ソース線に印加される消去電圧２０ＶがトランジスタＱ６４、Ｑ６５に印加されないようにする。読み出し、あるいはベリファイ読み出し時に電圧Ｖｓｓｌ はハイレベルとされ、前記トランジスタＱ６５はソース線を接地する。
【００５８】
前記スイッチ回路６１は、書き込み時に信号Ｖａｔがハイレベルとなり、図７に示す駆動パルス信号φ３ がキャパシタＣ６１に供給される。読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ が書き込み非選択電位５Ｖである場合、トランジスタＱ６４のゲートとしてのノードＮｇｔは６．５Ｖに昇圧される。このため、トランジスタＱ６４は、昇圧電圧Ｖｏｕｔ （５Ｖ）をソース線ＳＬに転送できる。尚、高速にソース線を充電するためにノードＮｇｔをより高電圧にする観点からトランジスタＱ６２、Ｑ６３には閾値電圧の低いトランジスタを用いることが望ましい。また、読み出し、ベリファイ読み出し時において、信号Ｖａｔは０Ｖとなり、トランジスタＱ６４はオフ状態となる。
【００５９】
一方、前記トランジスタＱ６６のゲートに供給される電圧Ｖａｂを６Ｖ程度に昇圧してもよい。このようにした場合、書き込み時に昇圧電圧Ｖｏｕｔ をトランジスタＱ６６の閾値分低下することなく高速にソース線に供給できる。
【００６０】
図８は、前記リミット回路５４を示している。図４に示す読み出し昇圧回路１２の出力ノード５２と接地間には、抵抗Ｒ１ 、Ｒ２ 、Ｒ３ 、トランジスタＱ８１が直列接続されている。差動増幅器８１を構成するＰチャネルトランジスタＱ８２、Ｑ８３の電流通路の一端は電源端子８２に接続されている。トランジスタＱ８２の電流通路の他端はトランジスタＱ８２、Ｑ８３のゲートに接続されるとともに、ＮチャネルトランジスタＱ８４の電流通路の一端に接続されている。このトランジスタＱ８４のゲートには基準電位Ｖｂｇｒ が供給されている。この基準電位Ｖｂｇｒ は、例えば周知のバンド・ギャップ・リファレンス（Ｂａｎｄ−ｇａｐ ｒｅｆｅｒｅｎｃｅ）回路からなる図示せぬ定電圧発生回路によって生成される例えば１．５Ｖの電圧である。
【００６１】
また、前記トランジスタＱ８３の電流通路の他端は、ＮチャネルトランジスタＱ８５の電流通路の一端に接続されている。このトランジスタＱ８５のゲートは前記抵抗Ｒ１ とＲ２ の相互接続点に接続されている。前記トランジスタＱ８４、Ｑ８５の電流通路の他端は、ＮチャネルトランジスタＱ８６を介して接地されている。このトランジスタＱ８６と前記トランジスタＱ８１のゲートには信号Ｖｃｍｌ が供給されている。
【００６２】
さらに、前記抵抗Ｒ３ には、ＮチャネルトランジスタＱ８７が並列接続されている。このトランジスタＱ８７のゲートには信号Ｖｐｇが供給されている。さらに、前記トランジスタＱ８３とトランジスタＱ８５の相互接続点から前記パルス発生回路５３の動作を制御するための信号Ｖａｃｔ が出力される。この信号Ｖａｃｔ は前記読み出し昇圧回路１２の駆動パルス信号φ１ 、φ２ を発生するパルス発生回路５３に供給される。
【００６３】
上記構成において、信号Ｖｃｍｌ は電圧リミット回路を非活性化する場合、０Ｖに設定され、活性化する場合、電源電圧Ｖｃｃに設定される。電圧リミット回路を活性化した状態において、書き込み時に信号Ｖｐｇをハイレベルに設定すると、読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ は（１）式で示すようになる。
【００６４】
Ｖｏｕｔ ＝Ｖｂｇｒ ×（Ｒ１ ＋Ｒ２ ）／Ｒ２ …（１）
また、昇圧電圧Ｖｏｕｔ が電源電圧Ｖｃｃより小さい場合、差動増幅器８１の出力信号Ｖａｃｔ はハイレベルとなる。このため、パルス発生回路５３から、図５に示す駆動パルス信号φ１ 、φ２ が出力され、読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ が上昇される。
【００６５】
一方、昇圧電圧Ｖｏｕｔ が電源電圧Ｖｃｃより大きい場合、差動増幅器８１の出力信号Ｖａｃｔ はローレベルとなる。このため、パルス発生回路５３の駆動パルス信号φ１ 、φ２ はそれぞれハイレベル、ローレベルに固定される。したがって、読み出し昇圧回路１２は動作が停止される。
【００６６】
さらに、読み出し時に昇圧電圧Ｖｏｕｔ を４．５Ｖの電圧とする場合、信号Ｖｐｇがローレベルに設定される。この場合、読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ は（２）式で示すようになる。
【００６７】
Ｖｏｕｔ ＝Ｖｂｇｒ ×（Ｒ１ ＋Ｒ２ ＋Ｒ３ ）／（Ｒ２ ＋Ｒ３ ） …（２）
上記構成において、書き込み、及びベリファイ読み出し動作について説明する。
【００６８】
先ず、書き込み動作について説明する。
【００６９】
図２に示すメモリセルＭＣ１に書き込みを行う場合の動作について、図９を参照して説明する。
【００７０】
図２に示すメモリセルＭＣ１に書き込むデータは、図３に示すセンスアンプ回路ＳＡ１ にラッチされる。“０”書き込みの場合、センスアンプ回路ＳＡ１ のノードＮ１ は０Ｖ、ノードＮ２ は３Ｖとなる。また、“１”書き込みの場合、ノードＮ１ は３Ｖ、ノードＮ２ は０Ｖとなる。
【００７１】
書き込み動作において、先ず、時刻ｔ１にソース線ＳＬ（ソースバイアス線ＳＢＬ）を電源電圧（Ｖｃｃ＝例えば３Ｖ）よりも高く消去電圧より低い書き込み非選択電位としての電圧Ｖｓｌ（例えば４．５Ｖ）とし、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌ、第１の選択ゲート線ＳＧ１を接地電位（Ｖｓｓ＝０Ｖ）とする。電圧Ｖｓｌは前述した読み出し昇圧回路１２から供給される。その結果、ソース線側の第２の選択ゲート線ＳＧ２はオフし、フローティングとなる。この時、制御ゲート線ＣＧ１〜ＣＧ８は電源電圧Ｖｃｃ（３Ｖ）とされ、時刻ｔ２に１０Ｖとされる。この結果、各メモリセルのチャネルの電位はＶｓｌ−Ｖｔｈｓｇ（Ｖｔｈｓｇはソース線に接続される選択ゲートの基板バイアス効果も含めた閾値電圧）から制御ゲートとの間の容量結合により上昇する。従来例ではメモリセルのチャネルの電位はＶｃｃ−Ｖｔｈｓｇから制御ゲートとの間の容量結合により上昇していた。しかし、本発明ではＶｃｃ−Ｖｔｈｓｇよりも高いＶｓｌ−Ｖｔｈｓｇから上昇する。このため、メモリセルのチャネルの電位は従来例よりも高い例えば８Ｖまで上昇する。
【００７２】
また、この時、第２の選択ゲート線ＳＧ２に電圧Ｖｓｌよりも高い電圧、例えばＶｓｌ＋Ｖｔｈｓｇ、あるいはＶｓｌ＋２Ｖｔｈｓｇを印加し、メモリセルのチャネルの電位をＶｓｌとしても良い。さらに、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌよりも高い電圧としてチャネルの電位を電圧Ｖｓｌとし、この後、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌとすることにより第２の選択ゲート線ＳＧ２をオフ状態とし、その後に制御ゲート線ＣＧ１〜ＣＧ８の電圧を１０Ｖとしても良い。
【００７３】
ビット線は、時刻ｔ２以前に、センスアンプ回路ＳＡ１にラッチされたデータに応じて、電源電圧Ｖｃｃか接地電位Ｖｓｓとされている。この状態において、時刻ｔ３において、第２の選択ゲート線ＳＧ２が接地電位Ｖｓｓとされ、時刻ｔ４において、第１の選択ゲート線ＳＧ１が電源電圧Ｖｃｃとされる。“０”書き込みの場合、第１の選択ゲートトランジスタＱ２１が導通するため、各メモリセルの充電電圧は第１の選択ゲートトランジスタＱ２１を介してビット線に放電される。また、“１”書き込みの場合、第１の選択ゲートトランジスタＱ２１は非導通であるため、各メモリセルのチャネルの電圧は８Ｖに保持される。
【００７４】
この後、時刻ｔ５において、選択された制御ゲート線ＣＧ１に書き込み用の高電圧２０Ｖが供給される。この場合、“０”書き込みのメモリセルはチャネルと制御ゲートの電位差がほぼ２０Ｖとなるため、浮遊ゲートに電子が注入される。一方、“１”書き込みのメモリセルはチャネルが８Ｖに充電されているため、チャネルと制御ゲートの電位差は小さく、浮遊ゲートに電子が注入されることはない。
【００７５】
書き込み終了後、制御ゲート、選択ゲート、ビット線が順次放電され、書き込み動作が終了する。
【００７６】
上記実施例によれば、データの書き込み時にソース線ＳＬに電源電圧より高く書き込み電圧より低い電圧を印加し、メモリセルのチャネルがフローティング状態となる前の予備充電電位を電源電圧より高いレベルに設定している。このため、メモリセルのチャネルは制御ゲートの電位に応じて、さらに高い電位の書込み禁止電圧にセルフブーストされる。したがって、選択された制御ゲートに書き込み用の高電圧が印加された場合、“１”書き込みされるメモリセルの誤書き込みを確実に防止できる。
【００７７】
ところで、メモリセルのチャネルに電源電圧Ｖｃｃよりも高い電位を供給する場合、この高電位をビット線側から印加することも考えられる。この場合、ビット線に接続され、センスアンプ等の回路を構成するトランジスタに高電圧が印加される。このため、トランジスタの信頼性が悪化するという問題がある。そこで、これらトランジスタを高耐圧のトランジスタに代えることが考えられる。しかし、高耐圧トランジスタはサイズが大きいため、センスアンプの面積が大きくなる。センスアンプは１チップ内に例えば４０００個設けられるため、センスアンプの面積増加はチップサイズの大幅な増大を招く。
【００７８】
これに対して、上記実施例では、ソース線から書き込み非選択電位を供給している。ソース線に関する回路は複数のＮＡＮＤセルに対して共用されるため、センスアンプに比べて素子数が大幅に少ない。すなわち、周辺回路部に１個から数個の回路を設けるだけでよい。したがって、ビット線側から高電位を供給する場合に比べて、チップサイズの増大を防止できる。尚、高電圧の印加によるストレスの低減を考慮すると、この場合でもソース線に供給される電圧を消去電圧（例えば２０Ｖ）よりも低く設定することが望まれる。
【００７９】
しかも、この実施例の場合、前記電圧Ｖｓｌは、前記読み出し用昇圧回路１２が出力した昇圧電圧Ｖｏｕｔ を転送することにより供給している。読み出し用昇圧回路１２は、通常読み出し時に選択ゲート及び制御ゲートに例えば電圧４．５Ｖを印加するために用いられ、書き込み時には動作していない。したがって、この読み出し用昇圧回路１２を書き込み時に動作させ、昇圧電圧Ｖｏｕｔ を発生することにより、チップ面積の増大を防止できる。但し、前記昇圧電圧Ｖｏｕｔ を生成する回路は、読み出し昇圧回路に限らず、新たな昇圧回路を設けてもよいし、消去電圧発生回路を用いてもよい。
【００８０】
また、ＮＡＮＤセル型ＥＥＰＲＯＭでは消去時にメモリセルのｐウエル、及びメモリセルのソース線に２０Ｖを印加するように、ソース線には高電圧の供給回路が設けられる場合がある。この時は、図６において、ソース線ＳＬに２０Ｖが印加されることになるため、従来もソース線側には高耐圧トランジスタＱ６６が設けられている。したがって、本発明のようにソース線から電圧Ｖｓｌ（例えば４．５Ｖ）を与える場合、ソース線に接続された前記供給回路を用いても新たに設ける回路素子数は少なくてよい。このため、ビット線側から高電位を与える場合のように面積が増大しない。
【００８１】
上記書き込み動作のタイミングは大いに任意性を有している。すなわち、ソース線に電圧Ｖｓｌを印加するタイミングや、選択ゲートに電圧を印加するタイミングは適宜変えることが可能である。
【００８２】
すなわち、図１０に示すように、時刻ｔ１において、ソース線ＳＬと、制御ゲート線ＣＧ１〜ＣＧ８を同時に電圧Ｖｓｌ（４．５Ｖ）としても良い。この場合、ソース線の電位をメモリセルのチャネルに十分に伝達することが可能であり、制御ゲート（ワード線）を高速に昇圧できる。
【００８３】
また、図１１に示すように、例えば書き込みデータをロードしている間に、先ず、ソース線ＳＬを電圧Ｖｓｌ（４．５Ｖ）とし、この後、制御ゲート線ＣＧ１〜ＣＧ８、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌとしても良い。この場合、ソース線を先に充電しているため、高速な書き込みが可能となる。
【００８４】
図１２は、別の動作タイミングを示している。
【００８５】
書き込み動作が開始されると、先ず時刻ｔ１にソース線ＳＬを電源電圧Ｖｃｃよりも高いＶｓｌ（例えば４．５Ｖ）、第２の選択ゲート線ＳＧ２を電圧Ｖａｓ、第１の選択ゲート線ＳＧ１を接地電位Ｖｓｓとする。電圧Ｖａｓはソース線の電圧Ｖｓｌを選択ゲートの閾値電圧分だけ低下することなく、メモリセルのチャネルに転送できる電圧であり、例えばＶｓｌ＋Ｖｔｈｓｇとすればよい。一方、制御ゲート線ＣＧ１〜ＣＧ８には電圧Ｖａｓｃ を印加する。電圧Ｖａｓｃ はソース線の電位Ｖｓｌをメモリセルの閾値電圧分だけ低下することなく、チャネルに転送できる電圧であり、例えばＶｓｌ＋Ｖｔｈｃｅｌｌ（Ｖｔｈｃｅｌｌは“０”状態（書き込み状態）のメモリセルの基板バイアス効果も含めた閾値電圧）とすればよい。回路を簡易にするために、電圧Ｖａｓと電圧Ｖａｓｃ を同電位としても良い。
【００８６】
メモリセルのチャネルを電圧Ｖｓｌに充電した後、時刻ｔ１Ａ’において、第２の選択ゲート線ＳＧ２を接地電位とし、この後、時刻ｔ１Ｂ’で第１の選択ゲート線ＳＧ１を電源電圧Ｖｃｃ（例えば３Ｖ）とする。続いて、時刻ｔ２において、制御ゲート線ＣＧ１〜ＣＧ８を電圧１０Ｖとする。この結果、メモリセルのチャネルの電位はＶｓｌから制御ゲートとの間の容量結合により上昇する。
【００８７】
この実施例によれば、メモリセルのチャネルの電位はＶｓｌから制御ゲートとの間の容量結合により上昇する。このため、初期電圧が高く設定されているため、チャネルの電位は従来より一層高く上昇する。したがって、誤書き込みを確実に防止できる。その後、時刻ｔ５において、選択された制御ゲート線ＣＧ１が２０Ｖとなり、選択されたメモリセルにデータが書込まれる。
【００８８】
書き込み終了後、制御ゲート、選択ゲート、ビット線が順次放電されて書き込み動作は終了する。
【００８９】
図１３は、さらに他の例を示している。時刻ｔ１に選択ゲートＳＧ２を電圧Ｖａｓ（例えばＶｓｌ＋ＶｔｈｓｇあるいはＶｓｌ＋２Ｖｔｈｓｇ）に設定し、メモリセルのチャネルをソース線の電圧Ｖｓｌに設定した後、時刻ｔ１Ａ’に選択ゲートＳＧ２を電圧Ｖｓｌに設定する。これにより選択ゲートＳＧ２はオフとなる。時刻ｔ２に制御ゲートＣＧ１，ＣＧ２，…ＣＧ８が１０Ｖとなり、チャネルが８Ｖ程度に昇圧される。その後、時刻ｔ２Ａに選択ゲートＳＧ２が０Ｖ、時刻ｔ２Ｂに選択ゲートＳＧ１が電源電圧Ｖｃｃになることにより、ビット線の書き込みデータがメモリセルに転送される。つまり、“１”書き込み（書き込み非選択）の場合には選択ゲートＳＧ１がオフするため、メモりセルのチャネルは８Ｖを保持する。また、“０”書き込みの場合には、選択ゲーとＳＧ１がオンするため、メモリセルのチャネルは接地される。この例によっても図１２を用いて説明した場合と同様に誤書き込みを確実に防止可能な効果を得ることができる。
【００９０】
或いは、図１４に示すようなタイミングでもよい。すなわち、図１４に示すタイミングの場合、時刻ｔ５に選択した制御ゲートＣＧ１が２０Ｖに昇圧された後、時刻ｔ５Ａで選択ゲートＳＧ２が０Ｖに接地される。この例によっても図１２を用いて説明した場合と同様に誤書き込みを確実に防止可能な効果を得ることができる。
【００９１】
その後、書き込みが十分に行われたかを調べるベリファイリードが行われる。図１５はベリファイ読み出しのタイミングを示している。
【００９２】
図１５において、先ずプリチャージ信号ＰＲＡ１、ＰＲＢ１が接地電位Ｖｓｓから電源電位Ｖｃｃとなり（時刻ｔｖ１）、ビット線ＢＬ１ＡがＶＡ１（例えば１．７Ｖ）にビット線ＢＬ１Ｂ（ダミービット線）がＶＢ１（例えば１．５Ｖ）にプリチャージされる（時刻ｔｖ２）。
【００９３】
プリチャージが終了すると、プリチャージ信号ＰＲＡ１、ＰＲＢ１が電源電圧Ｖｓｓとなり、ビット線ＢＬ１Ａはフローティング状態となる。この後、ロウデコーダ３Ａから選択ゲート、制御ゲートに所定の電圧が印加される（時刻ｔｖ３）。すなわち、制御ゲート線ＣＧ１に０．５Ｖ、制御ゲート線ＣＧ２〜ＣＧ８に電圧４．５Ｖ、第１、第２の選択ゲートＳＧ１、ＳＧ２に４．５Ｖがそれぞれ供給される。これら制御ゲート線、第１、第２の選択ゲートに供給される４．５Ｖは、前記読み出し昇圧回路１２によって電源電圧Ｖｃｃから昇圧された電圧であり、前記ワード線バイアス回路１０を介して制御ゲート、第１、第２の選択ゲートに供給される。メモリセルＭＣ１が十分に“０”書き込みされている場合、メモリセルの閾値電圧は正であるためセル電流は流れない。このため、ビット線ＢＬ１Ａの電位は１．７Ｖのままである。また、メモリセルに“１”書き込みされた場合、又は十分に“０”書き込みがなされていない場合、メモリセルにセル電流が流れ、ビット線ＢＬ１Ａの電位は下がり１．５Ｖ以下になる。この間、ビット線ＢＬ１Ｂはプリチャージ電位１．５Ｖに保たれる。
【００９４】
その後、時刻ｔｖ４において、ベリファイ信号ＶＲＦＹＡ を電源電圧Ｖｃｃとして“１”書き込みする場合のビット線ＢＬ１ＡをＶｒＡ（１．７Ｖよりも大きい電圧）に充電する。
【００９５】
その後、時刻ｔｖ５に、センスアンプ活性化信号φＰ が電源電圧Ｖｃｃ、センスアンプ活性化信号φＮ が接地電位となり、センスアンプＳＡ１が不活性化される。この後、時刻ｔｖ６に、イコライズ信号φＥ が電源電圧Ｖｃｃになると、センスアンプＳＡ１がイコライズされ、ノードＮ１、Ｎ２がＶｃｃ／２（例えば１．５Ｖ）となる。時刻ｔｖ７に、センスアンプ選択信号ＳＡ 、ＳＢ が電源電圧Ｖｃｃになり、ビット線とセンスアンプが接続された後、センスアンプ活性化信号φＮ が電源電圧Ｖｃｃ、φＰ が接地電位となり、ビット線ＢＬ１Ａとダミービット線ＢＬ１Ｂの電位差が増幅され、再書き込みデータがラッチされる（時刻ｔｖ８）。つまり“１”書き込みの場合、又は“０”書き込みが十分に行われていれば、センスアンプＳＡ１のノードＮ１ は電源電圧，ノードＮ２ が接地電位となり、以降、“０”書き込みは行われない。“０”書き込みが不十分の場合、ノードＮ１ が接地電位、ノードＮ２ は電源電圧となり、追加書き込みが行われる。
【００９６】
全てのメモリセルに書き込みが十分に行われると、ベリファイ読み出しの結果、ノードＮ１ は電源電圧Ｖｃｃとなるため、ノードＮ１ の電位をモニターすることにより、書き込み終了を検知できる。
【００９７】
尚、上記実施例では、オープンビット線方式の実施例について説明したが、この発明をフォールディッドビット線方式のメモリセルアレイあるいはシングルエンド型のメモリセルアレイに適用することも可能である。
【００９８】
ところで、従来のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み非選択電位はビット線からメモリセルのチャネルに転送され、書き込み非選択電位が効率よくビット線に転送されるよう、ソース線側に位置するメモリセルから順にデータが書込まれていた。例えば図２に示す制御ゲート線ＣＧ１、ＣＧ２、…ＣＧ７、ＣＧ８で選択されるメモリセルにデータを書込む場合、制御ゲート線ＣＧ８に接続されたメモリセルに対して先ず書き込みを行い、次に、制御ゲート線ＣＧ７，ＣＧ６，ＣＧ５…ＣＧ２、ＣＧ１に接続されたメモリセルの順番でデータが書込まれる。
【００９９】
これに対して、本発明の場合、書き込み非選択電位Ｖｓｌはソース線からメモリセルのチャネルに転送される。したがって、ソース線の電位Ｖｓｌを閾値落ちなくメモリセルのチャネルに転送するためには、ビット線側に位置するメモリセルからデータを書込めばよい。例えば図２に示す制御ゲート線ＣＧ１、ＣＧ２、…ＣＧ７、ＣＧ８で選択されるメモリセルにデータを書込む場合、制御ゲート線ＣＧ１に接続されたメモリセルに対して先ずデータを書込む。制御ゲート線ＣＧ１に接続されたメモリセルにデータを書き込む場合、制御ゲート線ＣＧ２、ＣＧ３、ＣＧ４…ＣＧ７、ＣＧ８に接続されたメモリセルは消去状態であるため、閾値電圧は負である。したがって、ソース線の電位を転送する時、例えば図１２に示す時刻ｔ１からｔ１Ａ’の間の制御ゲート線ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４…ＣＧ７、ＣＧ８の電位Ｖａｓｃ （図１２参照）を例えばＶｓｌとしても、ソース線の電位Ｖｓｌをメモリセルの閾値分低下することなく、チャネルに転送できる。
【０１００】
上記のように、ビット線側のメモリセルから書き込みを行えばソース線の電位の転送時に、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ８の電位Ｖａｓｃ が上記実施例のＶｓｌ＋Ｖｔｈｃｅｌｌよりも低めの電圧Ｖｓｌであっても、チャネルにＶｓｌを転送できる。電位Ｖａｓｃ を低くできれば、図１２に示す通り、時刻ｔ２以降に上昇する制御ゲートの電圧の値ΔＶａｓｃ１、ΔＶａｓｃ２を大きくすることができる。このため、メモリセルのチャネル電位をより上昇させることができ、メモリセルの信頼性を向上できる。制御ゲート線ＣＧ１に接続されるメモリセルにデータが書込まれた後、制御ゲート線ＣＧ２，ＣＧ３，ＣＧ４…ＣＧ８に接続されるメモリセルの順番にデータが書き込まれる。
【０１０１】
ソース線の電位Ｖｓｌ（例えば５Ｖ）を選択した制御ゲート線のメモリセルに転送する際の制御ゲート線ＣＧ１、ＣＧ２…ＣＧ８の電位Ｖａｓｃ （図１２参照）は、ソース線の電位Ｖｓｌを閾値分だけ低下することなく転送できる最小の電圧であることが望ましい。電位Ｖａｓｃ が大き過ぎた場合、時刻ｔ２以降に上げる制御ゲート電圧の値ΔＶａｓｃ１、ΔＶａｓｃ２が小さくなる。その結果、チャネル電位が低くなり、誤書き込みが生じやすくなる。したがって、ビット線側に位置するメモリセルから書き込む場合、ソース線の電位Ｖｓｌを転送するときの制御ゲートの電圧Ｖａｓｃ を以下のように設定するのが最適である。
【０１０２】
例えば図２のメモリセルＭＣ１にデータを書き込む場合、メモリセルＭＣ１、ＭＣ２…ＭＣ８は全て閾値電圧が負であるため、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ８は電圧Ｖｓｌとすればよい。あるいは、メモリセルＭＣ１、ＭＣ２…ＭＣ８は全て閾値電圧がＶｄｃｅｌｌ （例えば−１Ｖ）以下であるため、Ｖｓｌ−｜Ｖｄｃｅｌｌ ｜（例えば４Ｖ）でもよい。
【０１０３】
また、メモリセルＭＣ２にデータを書き込む場合、メモリセルＭＣ１のみ閾値電圧が正のことがあるため、制御ゲート線ＣＧ１はＶｓｌ＋Ｖｔｈｃｅｌｌ、制御ゲート線ＣＧ２、ＣＧ３…ＣＧ８は電圧Ｖｓｌ、又はＶｓｌ−｜Ｖｄｃｅｌｌ ｜でもよい。ここで、Ｖｔｈｃｅｌｌは“０”状態のメモリセルの閾値電圧であり、例えば１Ｖである。このため、制御ゲート線ＣＧ１は６Ｖとすればよい。
【０１０４】
同様に、メモリセルＭＣ６にデータを書き込む場合、制御ゲート線ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４、ＣＧ５はＶｓｌ＋Ｖｔｈｃｅｌｌ、制御ゲート線ＣＧ７、ＣＧ８は、電圧Ｖｓｌ、又はＶｓｌ−｜Ｖｄｃｅｌｌ ｜とすればよい。
【０１０５】
メモリセルＭＣ８にデータを書き込む場合、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ７はＶｓｌ＋Ｖｔｈｃｅｌｌ、制御ゲート線ＣＧ８は、電圧Ｖｓｌ、又はＶｓｌ−｜Ｖｄｃｅｌｌ ｜とすればよい。
【０１０６】
一方、いずれのメモリセルにデータを書き込む場合でも、ソース線の電位Ｖｓｌをチャネルに転送する間は、第１の選択ゲート線ＳＧ１は接地電位、第２の選択ゲート線ＳＧ２はＶａｓとすればよい。ここで、ＶａｓはＶｓｌを閾値分だけ低下することなく転送できる電圧であり、例えばＶｓｌ＋Ｖｔｈｓｇ、あるいはＶｓｌ＋２Ｖｔｈｓｇでよい。
【０１０７】
図１６乃至図１８は、それぞれデータの書き込み時における制御ゲート、選択ゲートの動作タイミングの変形例を示している。
【０１０８】
図１６は、図２のメモリセルＭＣ１にデータを書き込む場合を示している。時刻ｔ１ｑに、ソース線ＳＬ、第２の選択ゲートＳＧ２が電源電圧より高く消去電圧より低い書き込み非選択電位としての電圧Ｖｓｌに充電される。この後、時刻ｔ２ｑに、制御ゲート線ＣＧ１が２０Ｖ、制御ゲート線ＣＧ２、３…８が１０Ｖに昇圧される。その結果、メモリセルのチャネルは制御ゲートＣＧとの容量結合により８Ｖ程度に昇圧される。時刻ｔ３ｑに、第２の選択ゲートＳＧ２が０Ｖとされた後、時刻ｔ４ｑに、第１の選択ゲートＳＧ１が電源電圧Ｖｃｃとされる。その結果、“０”書き込みのトランジスタのチャネルは０Ｖに放電され、“１”書き込みのトランジスタのチャネルは８Ｖを保持する。
【０１０９】
図１７において、時刻ｔ１ｑ…ｔ３ｑ迄の動作は、図１６と同様である。図１７では、時刻ｔ３ｑに第２の選択ゲートＳＧ２を０Ｖにした後、ソース線ＳＬを電源電圧Ｖｃｃとしている。
【０１１０】
図１８も、時刻ｔ１ｑ…ｔ３ｑ迄の動作は、図１６と同様である。図１８では、時刻ｔ３ｑに第２の選択ゲートＳＧ２を０Ｖにした後、ソース線ＳＬを接地電位０Ｖとしている。
【０１１１】
上記図１６乃至図１８に示す制御とした場合、電圧Ｖａｓや電圧Ｖａｓｃ 等を必要としないため、動作を単純且つ安定とすることができる。しかも、これら電圧Ｖａｓや電圧Ｖａｓｃ を生成するための回路を必要としないため、回路の占有面積を縮小できるとともに、消費電力を低減できる利点を有している。
【０１１２】
図１９は、データの書き込み時における制御ゲート、選択ゲートの動作タイミングのさらなる変形例を示している。図１６に示す動作の場合、時刻ｔ１ｑからｔ２ｑの間に、制御ゲート線ＣＧ１、２…８を接地電位０Ｖとしている。これに対して、図１９に示す動作の場合、時刻ｔ１ｑからｔ２ｑの間に、制御ゲート線ＣＧ１、２…８を書き込み非選択電位Ｖｓｌに設定している。このような動作制御の場合、時刻ｔ１ｑからｔ２ｑの間に、メモリセルのチャネルをソース線から充電することができる。
【０１１３】
さらに、本発明の書き込み方式では、“１”書き込みのビット線の電位を電源電圧Ｖｃｃよりも低くすることができる。これについて、図２９を参照して説明する。図２９に示すタイミングチャートも図２のメモリセルＭＣ１にデータを書き込む場合を示している。時刻ｔ１ｐｇにソース線ＳＬ、第２の選択ゲート線ＳＧ２が電圧Ｖｓｌに充電され、その後、時刻ｔ２ｐｇに制御ゲート線ＣＧ１が２０Ｖ、制御ゲート線ＣＧ２、３…８が１０Ｖに昇圧される。その結果、メモリセルのチャネル電位は制御ゲートＣＧとの間の容量結合により８Ｖ程度に昇圧される。時刻ｔ３ｐｇに第２の選択ゲートＳＧ２が０Ｖにされた後、時刻ｔ４ｐｇに第１の選択ゲートＳＧ１が１Ｖにされる。この間、“０”書き込みのビット線は０Ｖ、“１”書き込みのビット線は０．７Ｖに充電される。ビット線を０．７Ｖに充電する方法としては、ビット線選択信号ＳＳ１を１．６Ｖとすればよい。その結果、“０”書き込みのチャネルは０Ｖに放電される。
【０１１４】
一方、“１”書き込みの場合、ビット線の電位は０．７Ｖであり、第１の選択ゲートＳＧ１をゲート電極とする選択トランジスタのゲートの閾値電圧は０．６Ｖ程度であるため、第１の選択ゲートはオフする。その結果、“１”書き込みのメモリセルのチャネル電位は８Ｖを保つ。時刻ｔ３ｐｇに第２の選択ゲートＳＧ２を０Ｖにした後、ソース線を電源電圧Ｖｃｃにしてもよいし、０Ｖにしてもよい。
【０１１５】
このように、本発明では“１”書き込みを行うビット線の電位を従来のような外部からチップに供給される電源電圧、あるいは外部から供給される電源電圧から降圧されたチップ内電源電圧よりも低くすることができる。ＮＡＮＤ型フラッシュメモリにおいては、ビット線の容量が大きいため、書き込み時の消費電流の半分以上がビット線電位の充電に使用される。したがって、“１”書き込みのビット線の電圧を電源電圧、例えば３．３Ｖから０．７Ｖに低くすることにより、消費電流を大幅に低減することができる。
【０１１６】
この発明において、データの読み出し動作、及び消去動作は、例えば従来技術（Ｔ．Ｔａｎａｋａ ｅｔ． ａｌ．： ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ， ｖｏｌ．２９， ｐｐ．１３６６−１３７３， １９９４）と同様である。このため、ここでは、データの読み出し動作についてのみ説明する。
【０１１７】
図２０を参照して、例えば図２に示すメモリセルＭＣ１からデータを読み出す場合について説明する。
【０１１８】
先ず、プリチャージ信号ＰＲＡ１、ＰＲＢ１が接地電位から電源電圧となり（時刻ｔｒ１）、ビット線ＢＬ１Ａが電圧ＶＡ１（例えば１．７Ｖ）、ビット線ＢＬ１Ｂが電圧ＶＢ１（例えば１．５Ｖ）にプリチャージされる（時刻ｔｒ２）。プリチャージが終了すると、プリチャージ信号ＰＲＡ１、ＰＲＢ１がともに接地電位となり、ビット線ＢＬ１Ａはフローティング状態となる。この後、ローデコーダ３Ａから選択ゲート、制御ゲートに所定の電圧が印加される（時刻ｔｒ３）。制御ゲート線ＣＧ１が０Ｖ、制御ゲート線ＣＧ２〜ＣＧ８は４．５Ｖ、第１、第２の選択ゲート線ＳＧ１、ＳＧ２は４．５Ｖとなる。制御ゲート線、選択ゲート線の電位は前記読み出し昇圧回路１２によって電源電圧から昇圧された電位であり、ワード線バイアス回路１０を介して制御ゲートに供給されるとともに、選択ゲートバイアス回路１１を介して選択ゲートに供給される。
【０１１９】
前記メモリセルＭＣ１に記憶されているデータが“０”の場合、メモリセルの閾値電圧は正であるため、セル電流は流れない。このため、ビット線ＢＬ１Ａの電位は１．７Ｖのままである。また、メモリセルＭＣ１に記憶されているデータが“１”の場合、メモリセルにセル電流は流れる。このため、ビット線ＢＬ１Ａの電位は１．５Ｖに低下する。この間、（ダミー）ビット線ＢＬ１Ｂはプリチャージ電位１．５Ｖに保持される。
【０１２０】
この後、時刻ｔｒ４において、センスアンプ活性化信号φＰ が電源電圧、φＮ が接地電位となり、センスアンプＳＡ１が不活性化される。時刻ｔｒ５において、イコライズ信号φＥ が電源電圧Ｖｃｃとなると、センスアンプＳＡ１がイコライズされ、ノードＮ１、Ｎ２がＶｃｃ／２（例えば１．５Ｖ）となる。時刻ｔｒ６において、センスアンプ選択信号ＳＡ 、ＳＢ が電源電圧となり、ビット線とセンスアンプが接続された後、センスアンプ活性化信号φＮ が電源電圧、φＰ が接地電位となり、ビット線ＢＬ１Ａとビット線ＢＬ１Ｂの電位差が増幅され、センスアンプＳＡ１に読み出しデータがラッチされる（時刻ｔｒ７）。
【０１２１】
この後、カラム選択信号ＣＳＬ１がハイレベルとなり、センスアンプＳＡ１にラッチされたデータがデータ線ＩＯ、／ＩＯを介して外部に出力される。
【０１２２】
また、本発明は、図２１、図２２、図２３に示すようなメモリセルアレイにも適用できる。図２１、図２２、図２３に示すメモリセルアレイにおいて、各ＮＡＮＤセルのソース側の選択ゲートは、ソース線に接続されていず、共通信号線としてのビット線に接続されている。図２１、図２２、図２３に示すメモリセルアレイの相違は、１ＮＡＮＤセルに接続される選択ゲートトランジスタの数である。図２１の場合、２個であり、図２２の場合、４個であり、図２３の場合、３個である。図中Ｅは、閾値電圧ＶｔｈがＶｔｈ＞０に設定されたエンハンスメント型のトランジスタ（Ｅタイプ）であり、Ｄは閾値電圧ＶｔｈがＶｔｈ＜０に設定されたデプレション型トランジスタ（Ｄタイプ）である。ＩはＤタイプと同様に閾値電圧が正に設定されたトランジスタである。Ｅ´は、閾値電圧がＥタイプ、Ｄタイプのいずれか、又はこれらと異なった値、例えば０．７Ｖに設定されたトランジスタである。
【０１２３】
上記各メモリセルアレイにおいて、各ＮＡＮＤの両端にはそれぞれ共通信号線が接続されており、これら共通信号線のうちの１本がビット線として動作する場合、残りの１本がソース線として動作する。例えば図２１、図２２、図２３に示す共通信号線ＢＬ０１がビット線として動作する時、書き込み非選択電位は共通信号線ＢＬ１Ａを介してメモリセルのチャネルに供給される。このようなメモリセルアレイの場合、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…の一端に、図２４に示すようにセンスアンプを接続し、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…の他端に、図２５に示すようなソース線充電回路１９１を設ければよい。ソース線バイアス回路９（図１に示す）の出力である電圧Ｖｓｌは、ソース線充電回路１９１、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…を介してメモリセルに供給される。前記電圧Ｖｓｌをトランジスタの閾値電圧分低下することなく、メモリセルに供給するためには、図２５に示す各トランジスタ１９１ａ、１９１ｂ、１９１ｃのゲートに供給される電圧Ｖｂｉを６Ｖ程度に昇圧すればよい。図２４に示すセンスアンプは図３に示す回路とほぼ同様であるため、説明は省略する。
【０１２４】
尚、上記実施例は、本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した場合について説明したが、これに限定されるものではなく、例えばＮＯＲ型、ＡＮＤ型 （ Ａ．Ｎｏｚｏｅ ： ＩＳＳＣＣ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃｈａｌ Ｐａｐｅｒｓ，１９９５）、ＤＩＮＯＲ型（ Ｓ．Ｋｏｂａｙａｓｈｉ ： ＩＳＳＣＣ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃｈａｌ Ｐａｐｅｒｓ，１９９５）、Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ型（ Ｌｅｅ， ｅｔ ａｌ． ： Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃｈａｌ Ｐａｐｅｒｓ，１９９４ ）等のいかなるメモリセルアレイに適用することも可能で有る。さらに、フラッシュメモリに限らずマスクＲＯＭ、ＥＰＲＯＭ等に適用することも可能である。
【０１２５】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１２６】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのチャネルがフローティング状態となる前の予備充電電位を高く設定することができる。したがって、メモリセルのチャネルとワード線との容量結合後の書き込み禁止電位をさらに高めることが可能であるため、誤書き込みマージンを広げることができ、不揮発性半導体記憶装置の信頼性を向上できる。
【０１２７】
また、メモリセル部のデータが供給される側と反対側より書き込み非選択電位を供給しているため、回路の増大を防止でき、チップサイズの大型化を防止できる。
【図面の簡単な説明】
【図１】本発明のＮＡＮＤ型ＥＥＰＲＯＭのブロック図。
【図２】本発明のメモリセルアレイを示す図。
【図３】本発明のセンスアンプ回路を示す回路図。
【図４】図１に示す昇圧回路の一例を示す回路図。
【図５】図４に示す回路を駆動するパルス信号の一例を示す波形図。
【図６】図１に示すソース線バイアス回路の一例を示す回路図。
【図７】図６に示す回路を駆動するパルス信号の一例を示す波形図。
【図８】図４に示すリミット回路の一例を示す回路図。
【図９】本発明に係わる書き込み動作を説明するために示すタイミング図。
【図１０】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１１】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１２】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１３】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１４】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１５】本発明の書き込みベリファイ読み出し動作を説明するために示すタイミング図。
【図１６】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１７】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１８】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１９】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図２０】この発明の読み出し動作を説明するために示すタイミング図。
【図２１】本発明が適用されるメモリセルアレイの他の例を示す図。
【図２２】本発明が適用されるメモリセルアレイの他の例を示す図。
【図２３】本発明が適用されるメモリセルアレイの他の例を示す図。
【図２４】図２１、図２２、図２３に示すメモリセルアレイに適用されるセンスアンプ回路を示す図。
【図２５】図２１、図２２、図２３に示すメモリセルアレイに適用されるソース線充電回路を示す図。
【図２６】図２６（ａ）はＮＡＮＤセル型ＥＥＰＲＯＭのセル構成を示す平面図、図２６（ｂ）は図２６（ａ）の等価回路図。
【図２７】図２７（ａ）は図２６（ａ）に示す２７ａ−２７ａ線に沿った断面図であり、図２７（ｂ）は図２６（ａ）に示す２７ｂ−２７ｂ線に沿った断面図。
【図２８】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイを示す回路構成図。
【図２９】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【符号の説明】
１Ａ、１Ｂ…メモリセルアレイ、
２…センスアンプ回路、
３Ａ、３Ｂ…ロウデコーダ、
４…カラムデコーダ、
９…ソース線バイアス回路、
１０…ワード線バイアス回路、
１１…選択ゲートバイアス回路、
１２…読み出し昇圧回路、
１３…制御回路、
２１…ＮＡＮＤセル、
５４…リミット回路、
ＢＬ１Ａ、ＢＬ１Ｂ…ビット線、
ＳＬ…ソース線、
ＳＢＬ…ソースバイアス線、
ＳＡ１…センスアンプ
１９１…ソース線充電回路。
【発明の属する技術分野】
本発明は、例えばＥＥＰＲＯＭのように、電気的に書換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、電気的書換え可能とした不揮発性半導体記憶装置の１つとしてＮＡＮＤセル型ＥＥＰＲＯＭが提案されている。このＮＡＮＤセル型ＥＥＰＲＯＭは、複数のメモリセルのソース、ドレインを隣接するもの同士で共有して直列接続し、これを１単位としてビット線に接続するものである。各メモリセルは、電荷蓄積層としての浮遊ゲートと、制御ゲートが積層されたｎチャネルＭＯＳＦＥＴ構造とされている。
【０００３】
図２６（ａ）（ｂ）はメモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図である。図２７（ａ）は図２６（ａ）に示す２７ａ−２７ａ線に沿った断面図であり、図２７（ｂ）は図２６（ａ）に示す２７ｂ−２７ｂ線に沿った断面図である。
【０００４】
素子分離酸化膜７２で囲まれたｐ型シリコン基板（又はｐ型ウエル）７１には、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。この実施例において、１つのＮＡＮＤセルは、８個のメモリセルＭ１〜Ｍ８が直列接続されて構成されている。各メモリセルにおいて、浮遊ゲート７４（７４１ 、７４２ …７４８ ）は基板７１にゲート絶縁膜７３を介して形成されている。これらのメモリセルのソース、ドレインとしてのｎ型拡散層７９は、隣接するもの同士が直列接続されている。
【０００５】
ＮＡＮＤセルのドレイン側、ソース側には第１の選択ゲート７４９ 、７６９ 及び第２の選択ゲート７４１０、７６１０が設けられている。各第１の選択ゲート７４９ 、７６９ 及び第２の選択ゲート７４１０、７６１０はメモリセルの浮遊ゲート７４（７４１ …７４８ ）、制御ゲート７６（７６１ …７６８ ）と同時に形成される。なお、第１の選択ゲート７４９ 、７６９ 及び第２の選択ゲート７４１０、７６１０はともに、図示せぬ所望の部分で１層目と２層目が導通接続されている。素子が形成された基板はＣＶＤ酸化膜７７により覆われ、この上にビット線７８が配設される。ＮＡＮＤセルの制御ゲート７６１ 、７６２ …７６８ （ＣＧ１ 、ＣＧ２ …ＣＧ８ ）は、ワード線とされ、選択ゲート７４９ 、７６９ 及び７４１０、７６１０（ＳＧ１ 、ＳＧ２ ）はそれぞれ行方向に配置され、選択ゲート線とされる。
【０００６】
図２８は、上記構成のＮＡＮＤセルをマトリクス状に配列したメモリセルアレイの等価回路を示している。この例において、ソース線は例えば６４本のビット線毎に１箇所、コンタクトを介してアルミニウムや、ポリシリコン等からなる基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１、第２の選択ゲートは、行方向に連続的に配設される。通常、制御ゲートが共通に接続されたメモリセルの集合を１ページと呼び、ドレイン側（第１の選択ゲート）とソース側（第２の選択ゲート）の１組の選択ゲートの間に配置されたページの集合を１ＮＡＮＤブロック、又は単に１ブロックと呼ぶ。１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【０００７】
ＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。１ＮＡＮＤセルのうち、データ書き込みは、ビット線から遠い場所に位置するメモリセルから順に行われる。ビット線にはデータに応じて０Ｖ、又は電源電圧Ｖｃｃを印加する。データ“０”を書込むことを“０”書き込みと呼び、電源電圧Ｖｃｃに相当するデータ“１”を書込むことを“１”書き込みと呼ぶ。ＮＡＮＤセルをビット線に接続する選択ゲートには電源電圧Ｖｃｃが供給され、ソース線に接続する選択ゲートには接地電位０Ｖが供給される。このとき、“０”書き込みのセルのチャネルにはビット線から０Ｖが伝達される。“１”書き込みの場合、ビット線に接続された選択ゲートがオフとなるため、“１”書き込みをするメモリセルのチャネルの電位はＶｃｃ−Ｖｔｈｓｇ（Ｖｔｈｓｇは選択ゲートの閾値電圧）となり、フローティングになる。
【０００８】
その後、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧Ｖｐｐ（＝２０Ｖ程度）が印加され、他の非選択メモリセルの制御ゲートには中間電位Ｖｐａｓｓ（＝１０Ｖ程度）が印加される。その結果、データ“０”の時は、チャネルの電位が０Ｖであるため選択メモリセルの浮遊ゲートとチャネル間に高電圧が印加される。このため、チャネルから浮遊ゲートに電子がＦ−Ｎトンネリングにより注入され、選択メモリセルの閾値電圧が正方向に移動する。データ“１”の時は、フローティング状態のチャネルの電位は制御ゲートとの容量結合によって６Ｖ程度となるため、チャネルから浮遊ゲートに電子が注入されない。
【０００９】
各メモリセルに記憶されたデータの消去は、ブロック毎にほぼ同時に行われる。すなわち、例えばメモリセルがｎ型基板に設けられたｐ型ウエル内に形成された場合、消去するブロックの全ての制御ゲート、選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に昇圧された電圧ＶｐｐＥ （２０Ｖ程度）を印加する。このため、浮遊ゲートの電子はウエルに放出され、メモリセルの閾値電圧は負方向に移動する。この時、消去を行わないブロックの制御ゲート、選択ゲートにはＶｐｐＥ を印加する。
【００１０】
データの読み出し動作において、先ず、ビット線をプリチャージした後、フローティングとする。この状態において、選択されたメモリセルの制御ゲートを０Ｖ、それ以外のメモリセルの制御ゲート、選択ゲートをそれぞれ例えば４．５Ｖ、ソース線を０Ｖとし、選択されたメモリセルに電流が流れるか否かをビット線の電位の変化として検出する。すなわち、メモリセルにデータ “０”（メモリセルの閾値Ｖｔｈ＞０）が書込まれている場合、メモリセルはオフしているため、ビット線はプリチャージ電位を保つ。一方、データ“１”（メモリセルの閾値Ｖｔｈ＜０）が書込まれている場合、メモリセルはオンするためビット線はプリチャージ電位からΔＶだけ下がる。これらビット線電位の変化をセンスアンプにより検出することによって、メモリセルのデータが読み出される。
【００１１】
【発明が解決しようとする課題】
ところで、従来の書き込み方法において、“１”書き込み時に制御ゲートとチャネルとの容量結合でチャネルの電位を中間電位にする。しかし、例えばメモリセルの拡散層（図２７のｎ＋ の領域）の容量が大きい場合、例えば制御ゲートに電圧１０Ｖを印加してもチャネルは３Ｖ程度しか上昇しない。この結果、選択された制御ゲートに書き込み用の高電圧が供給された場合、この制御ゲートに接続された“１”書き込みするメモリセルのチャネルと制御ゲート間の電位差が大きくなり、“１”書き込みするメモリセルに誤書き込みが生じるという問題がある。そこで、非選択制御ゲートに印加する電圧を１０Ｖ以上に高くすることが考えられる。しかし、非選択制御ゲートに印加する電圧を単に高くした場合、非選択制御ゲートに接続され、チャネルの電位が０Ｖであるメモリセルの信頼性に悪影響を与える。このため、非選択制御ゲートの電位を上げることはできない。
【００１２】
この発明は、上記課題を解決するものであり、その目的とするところは、メモリセルのチャネルがフローティング状態となる前の予備充電電位を高くすることにより、ワード線との容量結合後の書き込み禁止電圧を十分高めることが容易で、誤書き込みマージンを広げることができ、信頼性を向上し得る不揮発性半導体記憶装置を提供しようとするものである。
【００１３】
【課題を解決するための手段】
この発明は、上記課題を解決するため、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端側に書き込み非選択電位を供給し、この電位を前記メモリセル部に供給した後、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続される他端側から書き込みデータを供給し、前記メモリセル部の選択された不揮発性メモリセルに所望の書き込み状態を設定する制御回路とを具備している。
【００１４】
また、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、第２の共通信号線に接続された第１の電圧供給回路と、前記第１の電圧供給回路から前記第２の共通信号線を介して書き込み非選択電位を前記メモリセル部に供給することにより前記メモリセル部を書き込み非選択状態に設定した後に、前記第１の共通信号線から前記メモリセル部に対し所定の電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００１５】
さらに、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、前記第１の共通信号線と前記メモリセル部の間に配設された第１の選択ゲートと、前記第２の共通信号線と前記メモリセル部の間に配設された第２の選択ゲートと、前記第２の共通信号線に接続された第１の電圧供給回路と、前記第１の選択ゲートをオフ状態、前記第２の選択ゲートをオン状態として前記第１の電圧供給回路から前記第２の共通信号線を介して書き込み非選択電位を前記メモリセル部に供給することにより前記メモリセル部を書き込み非選択状態に設定した後に前記第２の選択ゲートをオフ状態とし、前記第１の共通信号線に供給される書き込みデータに基づき、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００１６】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記第２の選択ゲートに対し、電源電圧より高い電圧を供給する。
【００１７】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記第２の選択ゲートに対し、前記書き込み非選択電位より少なくとも前記第２の選択ゲートの閾値電圧分高い電圧を供給する。
【００１８】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記不揮発性メモリセルの制御ゲートに対し、電源電圧より高い電圧を供給する。
【００１９】
前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記不揮発性メモリセルの制御ゲートに対し、前記書き込み非選択電位より少なくとも前記不揮発性メモリセルの閾値電圧分高い電圧を供給する。
【００２０】
前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給し、次いで第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに、前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートに第１の選択ゲート電圧を供給する。
【００２１】
前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給し、次いで第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに、前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートを第１に選択ゲート電圧とし、さらに、前記第２の共通信号線を前記書き込み非選択電位から電源電圧に下げる。
【００２２】
前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給するとともに、第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに前記書き込み非選択電位を供給し、次いで前記第２の電圧供給回路より前記不揮発性メモリの制御ゲートに前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートに第１の選択ゲート電圧を供給する。
【００２３】
また、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、前記メモリセル部の一端を前記第１の共通信号線に接続する第１の選択ゲートと、前記メモリセル部の他端を前記第２の共通信号線に接続する第２の選択ゲートと、前記第２の共通信号線に接続され、書き込み非選択電位を前記第２の共通信号線に供給する第１の電圧供給回路と、前記第１、第２の選択ゲート、及び前記不揮発性メモリセルの制御ゲートに所定の電圧を供給する第２の電圧供給回路と、データ書き込み時に、前記第２の電圧供給回路より前記第１の選択ゲートに対して前記第１の選択ゲートをオフさせる電位を供給し、前記不揮発性メモリセルの制御ゲートに対し前記書き込み非選択電位より少なくとも前記不揮発性メモリセルの閾値電圧分高い電圧を供給し、前記第２の選択ゲートに対し前記書き込み非選択電位より少なくとも前記第２の選択ゲートの閾値電圧分高い電圧を供給して、前記メモリセル部に前記書き込み非選択電位を供給し、前記第２の選択ゲートに対して前記第２の選択ゲートをオフさせる電位を供給することにより前記メモリセル部を書き込み非選択状態に設定した後、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００２４】
さらに、この発明は、少なくとも１つの不揮発性メモリセルを含むメモリセル部と、前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、前記メモリセル部の他端に接続された第２の共通信号線と、前記メモリセル部の一端を前記第１の共通信号線に接続する第１の選択ゲートと、前記メモリセル部の他端を前記第２の共通信号線に接続する第２の選択ゲートと、前記第２の共通信号線及び第２の選択ゲートに接続され、書き込み非選択電位を前記第２の共通信号線及び第２の選択ゲートに供給する第１の電圧供給回路と、前記第１の選択ゲート、及び前記不揮発性メモリセルの制御ゲートに所定の電圧を供給する第２の電圧供給回路と、データ書き込み時に、前記第２の電圧供給回路より前記第１の選択ゲート及び前記不揮発性メモリセルの制御ゲートに対して前記第１の選択ゲートをオフさせる電位を供給し、前記第２の選択ゲート及び前記第２の共通信号線に対し前記書き込み非選択電位を供給して、前記メモリセル部を書き込み非選択状態に設定した後、前記第２の選択ゲートに対して前記第２の選択ゲートをオフさせる電位を供給し、さらに、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路とを具備している。
【００２５】
前記制御回路は、前記第１の電圧供給回路から前記第２の選択ゲート及び第２の共通信号線に前記書き込み非選択電位を供給した後、前記第２の電圧供給回路から前記不揮発性メモリセルの制御ゲートに対し、前記不揮発性メモリセルのチヤネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給する。
【００２６】
前記制御回路は、前記第１の電圧供給回路から前記メモリセル部に前記書き込み非選択電位を供給した後、前記第２の電圧供給回路から前記不揮発性メモリセルの制御ゲートに対し、前記不揮発性メモリセルのチヤネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給する。
【００２７】
前記第２の電圧供給回路は、前記不揮発性メモリセルの制御ゲートに対し前記書き込み禁止電圧を生成するための電圧を供給した後に、前記第１の選択ゲートに対し前記第１の選択ゲート電圧を供給する。
【００２８】
前記第２の電圧供給回路は、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給した後に、前記不揮発性メモリセルの制御ゲートに対し前記書き込み禁止電圧を生成するための電圧を供給する。
【００２９】
前記メモリセル部の書き込み状態は、前記第１の共通信号線に供給される書き込みデータに応じて設定される。
【００３０】
前記第１の共通信号線に第１の書き込みデータが供給された場合に前記メモリセル部に設定された書き込み非選択状態は書き込み選択状態にされ、前記第１の共通信号線に前記第１の書き込みデータと異なる論理レベルの第２の書き込みデータが供給された場合には、前記メモリセル部に設定された書き込み非選択状態が保持される。
【００３１】
前記第１の選択ゲートは、前記第１の共通信号線に第１の書き込みデータが供給された場合にオン状態となり、オン状態の前記第１の選択ゲートを介した前記メモリセル部から前記第１の共通信号線への放電により前記メモリセル部に設定された書き込み非選択状態が書き込み選択状態になり、前記第１の共通信号線に前記第１の書き込みデータと異なる論理レベルの第２の書き込みデータが供給された場合には、前記第１の選択ゲートがオフ状態となり、前記メモリセル部に設定された書き込み非選択状態が保持される。
【００３２】
前記書き込み非選択電位は、電源電圧以上の電圧である。
【００３３】
前記第１の共通信号線には、前記不揮発性メモリセルヘの書き込みデータをラッチするビット線制御回路が接続される。
【００３４】
前記第１の共通信号線はビット線であり、前記第２の共通信号線はソース線であり、前記ソース線がワード線に共通接続される複数のメモリセル部で共有される。
【００３５】
前記メモリセル部は直列接続された複数の不揮発性メモリセルを含み、前記第１の共通信号線側の不揮発性メモリセルから順次データの書き込みが行われる。
【００３６】
前記データの読み出し時に前記不揮発性メモリセルの制御ゲートに供給される読み出し電圧を発生する読み出し電圧発生回路をさらに具備する。
【００３７】
前記第１の電圧供給回路は、前記読み出し電圧発生回路から出力された読み出し電圧を、前記第２の共通信号線に転送する。
【００３８】
前記読み出し電圧発生回路は、昇圧回路と、前記昇圧回路の出力電圧を所定の電圧に制限するリミット回路を含み、前記リミット回路は、データ書き込み時と読み出し時とで、前記出力電圧を異なる電位に設定する。
【００３９】
前記メモリセル部が前記書き込み非選択状態から放電された書き込み選択状態、及び前記メモリセル部に前記書き込み非選択状態が保持された状態が、それぞれ第１、第２の書き込み状態を形成する。
【００４０】
前記第１の選択ゲート電圧は電源電圧である。
【００４１】
前記第２の書き込みデータとしては電源電圧より低い電圧が供給される。
【００４２】
前記他端部に電源電圧よりも低い書き込みデータを供給し、前記メモリセル部の選択された不揮発性メモリセルに所望の書き込み状態を設定する制御回路とを具備している。
【００４３】
前記第１の共通信号線に接地電位が供給された場合には、前記メモリセル部は書き込み選択状態に設定され、前記第１の共通信号線に接地電位よりも高く電源電圧よりも低い電圧が供給された場合には、前記メモリセル部は書き込み非選択状態に設定される。
【００４４】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００４５】
図１は、ＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。メモリセルアレイ１Ａ、１Ｂには、それぞれ行方向、列方向にＮＡＮＤセルが配置されている。これらメモリセルアレイ１Ａ、１Ｂはオープンビット線方式であるため、メモリセルアレイ１Ａ、１Ｂの相互間にはデータの書き込み、読み出しを行うラッチ手段を兼用するセンスアンプ回路２が配置されている。このセンスアンプ回路２はメモリセルアレイ１Ａ、１Ｂのビット線に接続されている。カラムデコーダ４はセンスアンプ回路２に接続され、ロウデコーダ３Ａ、３Ｂは各メモリセルアレイ１Ａ、１Ｂに接続されている。
【００４６】
アドレス信号Ａｄｄを保持するアドレスバッファ５は前記カラムデコーダ４及び前記ロウデコーダ３Ａ、３Ｂに接続されている。カラムデコーダ４はアドレスバッファ５から供給されるアドレス信号に従ってビット線を選択し、ロウデコーダ３Ａ、３Ｂはアドレスバッファ５から供給されるアドレス信号に従ってワード線や選択ゲートをそれぞれ選択する。
【００４７】
前記センスアンプ回路２には入出力データを増幅するためのＩ／Ｏセンスアンプ６が接続され、このＩ／Ｏセンスアンプ６にはチップ外部とデータの入出力を行う入出力バッファ７が接続されている。さらに、前記メモリセルアレイ１Ａ、１Ｂには基板電位を制御する基板電位制御回路８、及び後述するソース線に電位を供給するソース線バイアス回路９が接続されている。このソース線バイアス回路９はデータの読み出し時、ベリファイ読み出し時にソース線を接地し、書き込み時にソース線を書き込み非選択電位に設定する。
【００４８】
前記ロウデコーダ３Ａ、３Ｂには、ワード線に電位を供給するワード線バイアス回路１０、及び選択ゲートに電位を供給する選択ゲートバイアス回路１１が接続されている。これらワード線バイアス回路１０、選択ゲートバイアス回路１１、及び前記ソース線バイアス回路９には読み出し昇圧回路１２が接続されている。この読み出し昇圧回路１２は、データの読み出し時、ベリファイ読み出し時に選択ゲート、制御ゲートに印加する電源電圧Ｖｃｃより高い昇圧電圧、例えば４．５Ｖ、６Ｖを発生する。すなわち、データの読み出し時、ベリファイ読み出し時には、昇圧電圧はワード線バイアス回路１０、選択ゲートバイアス回路１１、換言すれば、第１の電圧供給回路に供給される。一方、書き込み時には、読み出し昇圧回路１２の出力としての昇圧電位は第２の電圧供給回路としてのソース線バイアス回路９に供給される。制御回路１３は、前記ソース線バイアス回路９、選択ゲートバイアス回路１１、読み出し昇圧回路１２、基板電圧制御回路８等を制御し、データの書き込み、読み出し、ベリファイ、消去動作を実行する。
【００４９】
図２は前記メモリセルアレイ１Ａの一例を示している。メモリセルアレイ１Ａと１Ｂはほぼ同様の構成である。例えば８個のメモリセルと第１、第２の選択ゲートからなる複数のＮＡＮＤセル２１は、行方向、列方向にマトリクス状に配設されている。各ＮＡＮＤセルの第１の選択ゲートトランジスタＱ２１は、それぞれビット線ＢＬ０Ａ、ＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａ、ＢＬ４Ａ…ＢＬ６３Ａに接続されている。各ＮＡＮＤセルの第２の選択ゲートトランジスタＱ２２は、それぞれ行方向に配置されたソース線ＳＬに接続され、このソース線ＳＬは列方向に配置されたソースバイアス線ＳＢＬに接続されている。ソース線ＳＬは例えば６４本のビット線毎に１箇所、コンタクトを介してアルミニウムや、ポリシリコン等からなるソースバイアス線ＳＢＬに接続される。このソースバイアス線ＳＢＬは前記ソース線バイアス回路９に接続されている。
【００５０】
１ページは例えば２５６バイト（２５６×８）個のメモリセルから構成される。１ページ分のメモリセルはほぼ同時に書き込みが行われる。１ブロックは例えば２０４８バイト（２０４８×８）個のメモリセルから構成される。１ブロック分のメモリセルはほぼ同時に消去される。
【００５１】
図３は、図１に示すセンスアンプ回路２を具体的に示すものであり、例えばメモリセルアレイ１Ａのビット線ＢＬ１Ａと、メモリセルアレイ１Ｂのビット線ＢＬ１Ｂが接続されるセンスアンプＳＡ１、及びその周辺回路を示している。このセンスアンプＳＡ１はデータラッチ回路を兼用している。このセンスアンプＳＡ１はセンスアンプ活性化信号φＮ 、φＰ により活性化される。このセンスアンプＳＡ１のノードＮ１ とデータ線／ＩＯの相互間にはトランジスタＱ３１が接続され、ノードＮ２ とデータ線ＩＯの相互間にはトランジスタＱ３２が接続されている。これらトランジスタＱ３１、Ｑ３２は前記カラムデコーダ４から供給されるカラム選択信号ＣＳＬ１ によって制御される。
【００５２】
前記センスアンプＳＡ１のノードＮ１ とノードＮ２ との間にはイコライズ信号φＥ により制御されるトランジスタＱ３３、Ｑ３４が接続されている。これらトランジスタＱ３３、Ｑ３４の相互接続点には電源Ｖｃｃ／２が供給されている。イコライズ信号φＥ によりトランジスタＱ３３、Ｑ３４が導通されると、ノードＮ１ 、Ｎ２ は電源Ｖｃｃ／２にイコライズされる。
【００５３】
ビット線ＢＬ１ＡとセンスアンプＳＡ１のノードＮ１ との間にはビット線選択信号ＳＳ１ により制御されるトランジスタＱ３５と、センスアンプ選択信号ＳＡ により制御されるトランジスタＱ３６が接続されている。また、ビット線ＢＬ１ＢとセンスアンプＳＡ１のノードＮ２ との間にはビット線選択信号ＳＳ１ により制御されるトランジスタＱ３７と、センスアンプ選択信号ＳＢ により制御されるトランジスタＱ３８が接続されている。前記トランジスタＱ３５とＱ３６の相互接続点と電源端子３１との間にはプリチャージ信号ＰＲＡ１により制御されるトランジスタＱ３９が接続されている。電源端子３１にはプリチャージ電圧ＶＡ１が供給されている。トランジスタＱ３９はプリチャージ信号ＰＲＡ１に応じてビット線ＢＬ１Ａをプリチャージする。前記トランジスタＱ３７とＱ３８の相互接続点と電源端子３２との間にはプリチャージ信号ＰＲＢ１により制御されるトランジスタＱ４０が接続されている。電源端子３２にはプリチャージ電圧ＶＢ１が供給されている。トランジスタＱ４０はプリチャージ信号ＰＲＢ１に応じてビット線ＢＬ１Ｂをプリチャージする。
【００５４】
前記トランジスタＱ３５とＱ３６の相互接続点と電源端子３３との間にはトランジスタＱ４１、Ｑ４２が接続されている。電源端子３３にはベリファイ電圧ＶｒＡが供給されている。トランジスタＱ４１のゲートは前記ノードＮ１ に接続され、トランジスタＱ４２のゲートにはベリファイ信号ＶＲＦＹＡ が供給されている。また、前記トランジスタＱ３７とＱ３８の相互接続点と電源端子３４との間にはトランジスタＱ４３、Ｑ４４が接続されている。電源端子３４にはベリファイ電圧ＶｒＢが供給されている。トランジスタＱ４３のゲートは前記ノードＮ２ に接続され、トランジスタＱ４４のゲートにはベリファイ信号ＶＲＦＹＢ が供給されている。
【００５５】
図４は、上記読み出し昇圧回路１２の一例を示している。電源電圧Ｖｃｃが入力される端子５１と出力ノード５２の間には、ダイオード接続されたトランジスタＱ５１、Ｑ５２〜Ｑ５５が接続されている。これらトランジスタＱ５１〜Ｑ５５の相互接続点には、それぞれキャパシタＣ５１〜Ｃ５４の一端が接続されている。これらキャパシタＣ５１〜Ｃ５４の他端には、パルス発生回路５３により発生される例えば図５に示すような、駆動パルス信号φ１ 、φ２ が供給される。また、トランジスタＱ５１のゲートには、制御信号φｒｄが供給されている。読み出し昇圧回路１２を活性化する場合、制御信号φｒｄがハイレベルとされ、この状態において、キャパシタＣ５１〜Ｃ５４に駆動パルス信号φ１ 、φ２ を供給することにより、出力ノード５２から昇圧電圧Ｖｏｕｔ が出力される。読み出し昇圧回路１２を非活性状態とする場合、制御信号φｒｄがローレベルとされる。さらに、前記出力ノード５２と接地間には、昇圧電圧Ｖｏｕｔ を所定の電圧にリミットするリミット回路５４が接続されている。
【００５６】
図６は、ソース線バイアス回路９の一例を示している。スイッチ回路６１は、データの書き込み時に、前記読み出し昇圧回路１２から出力され、ソース線に供給する電位、すなわち書き込み非選択電位としての昇圧電圧Ｖｏｕｔ をソース線に供給する回路である。このスイッチ回路６１はＮチャネルトランジスタＱ６１、Ｑ６２、Ｑ６３、Ｑ６４、及びキャパシタＣ６１によって構成されている。トランジスタＱ６１の電流通路の一端には電圧Ｖａｔが供給され、ゲートには電源電圧Ｖｃｃが供給されている。このトランジスタＱ６１の電流通路の他端はトランジスタＱ６２の電流通路の一端、トランジスタＱ６３のゲート、トランジスタＱ６４のゲートに接続されている。前記トランジスタＱ６２の電流通路の他端は、トランジスタＱ６２のゲート、前記トランジスタＱ６３の電流通路の一端、及びキャパシタＣ６１の一方電極に接続されている。このキャパシタＣ６１の他方電極には駆動パルス信号φ３ が供給されている。
【００５７】
前記トランジスタＱ６３の電流通路の他端は前記トランジスタＱ６４の電流通路の一端に接続されている。この電流通路の一端には前記読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ が供給される。前記トランジスタＱ６４の電流通路の他端はトランジスタＱ６５を介して接地されるとともに、トランジスタＱ６６を介して前記ソース線ＳＬに接続される。前記トランジスタＱ６５のゲートには電圧Ｖｓｓｌ が供給され、前記トランジスタＱ６６のゲートには電圧Ｖａｂが供給されている。トランジスタＱ６６は閾値電圧が−１Ｖのデプレションタイプトランジスタであり、２０Ｖの電圧に耐え得る高耐圧トランジスタである。このトランジスタＱ６６は消去時にオフ状態とされ、ソース線に印加される消去電圧２０ＶがトランジスタＱ６４、Ｑ６５に印加されないようにする。読み出し、あるいはベリファイ読み出し時に電圧Ｖｓｓｌ はハイレベルとされ、前記トランジスタＱ６５はソース線を接地する。
【００５８】
前記スイッチ回路６１は、書き込み時に信号Ｖａｔがハイレベルとなり、図７に示す駆動パルス信号φ３ がキャパシタＣ６１に供給される。読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ が書き込み非選択電位５Ｖである場合、トランジスタＱ６４のゲートとしてのノードＮｇｔは６．５Ｖに昇圧される。このため、トランジスタＱ６４は、昇圧電圧Ｖｏｕｔ （５Ｖ）をソース線ＳＬに転送できる。尚、高速にソース線を充電するためにノードＮｇｔをより高電圧にする観点からトランジスタＱ６２、Ｑ６３には閾値電圧の低いトランジスタを用いることが望ましい。また、読み出し、ベリファイ読み出し時において、信号Ｖａｔは０Ｖとなり、トランジスタＱ６４はオフ状態となる。
【００５９】
一方、前記トランジスタＱ６６のゲートに供給される電圧Ｖａｂを６Ｖ程度に昇圧してもよい。このようにした場合、書き込み時に昇圧電圧Ｖｏｕｔ をトランジスタＱ６６の閾値分低下することなく高速にソース線に供給できる。
【００６０】
図８は、前記リミット回路５４を示している。図４に示す読み出し昇圧回路１２の出力ノード５２と接地間には、抵抗Ｒ１ 、Ｒ２ 、Ｒ３ 、トランジスタＱ８１が直列接続されている。差動増幅器８１を構成するＰチャネルトランジスタＱ８２、Ｑ８３の電流通路の一端は電源端子８２に接続されている。トランジスタＱ８２の電流通路の他端はトランジスタＱ８２、Ｑ８３のゲートに接続されるとともに、ＮチャネルトランジスタＱ８４の電流通路の一端に接続されている。このトランジスタＱ８４のゲートには基準電位Ｖｂｇｒ が供給されている。この基準電位Ｖｂｇｒ は、例えば周知のバンド・ギャップ・リファレンス（Ｂａｎｄ−ｇａｐ ｒｅｆｅｒｅｎｃｅ）回路からなる図示せぬ定電圧発生回路によって生成される例えば１．５Ｖの電圧である。
【００６１】
また、前記トランジスタＱ８３の電流通路の他端は、ＮチャネルトランジスタＱ８５の電流通路の一端に接続されている。このトランジスタＱ８５のゲートは前記抵抗Ｒ１ とＲ２ の相互接続点に接続されている。前記トランジスタＱ８４、Ｑ８５の電流通路の他端は、ＮチャネルトランジスタＱ８６を介して接地されている。このトランジスタＱ８６と前記トランジスタＱ８１のゲートには信号Ｖｃｍｌ が供給されている。
【００６２】
さらに、前記抵抗Ｒ３ には、ＮチャネルトランジスタＱ８７が並列接続されている。このトランジスタＱ８７のゲートには信号Ｖｐｇが供給されている。さらに、前記トランジスタＱ８３とトランジスタＱ８５の相互接続点から前記パルス発生回路５３の動作を制御するための信号Ｖａｃｔ が出力される。この信号Ｖａｃｔ は前記読み出し昇圧回路１２の駆動パルス信号φ１ 、φ２ を発生するパルス発生回路５３に供給される。
【００６３】
上記構成において、信号Ｖｃｍｌ は電圧リミット回路を非活性化する場合、０Ｖに設定され、活性化する場合、電源電圧Ｖｃｃに設定される。電圧リミット回路を活性化した状態において、書き込み時に信号Ｖｐｇをハイレベルに設定すると、読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ は（１）式で示すようになる。
【００６４】
Ｖｏｕｔ ＝Ｖｂｇｒ ×（Ｒ１ ＋Ｒ２ ）／Ｒ２ …（１）
また、昇圧電圧Ｖｏｕｔ が電源電圧Ｖｃｃより小さい場合、差動増幅器８１の出力信号Ｖａｃｔ はハイレベルとなる。このため、パルス発生回路５３から、図５に示す駆動パルス信号φ１ 、φ２ が出力され、読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ が上昇される。
【００６５】
一方、昇圧電圧Ｖｏｕｔ が電源電圧Ｖｃｃより大きい場合、差動増幅器８１の出力信号Ｖａｃｔ はローレベルとなる。このため、パルス発生回路５３の駆動パルス信号φ１ 、φ２ はそれぞれハイレベル、ローレベルに固定される。したがって、読み出し昇圧回路１２は動作が停止される。
【００６６】
さらに、読み出し時に昇圧電圧Ｖｏｕｔ を４．５Ｖの電圧とする場合、信号Ｖｐｇがローレベルに設定される。この場合、読み出し昇圧回路１２から出力される昇圧電圧Ｖｏｕｔ は（２）式で示すようになる。
【００６７】
Ｖｏｕｔ ＝Ｖｂｇｒ ×（Ｒ１ ＋Ｒ２ ＋Ｒ３ ）／（Ｒ２ ＋Ｒ３ ） …（２）
上記構成において、書き込み、及びベリファイ読み出し動作について説明する。
【００６８】
先ず、書き込み動作について説明する。
【００６９】
図２に示すメモリセルＭＣ１に書き込みを行う場合の動作について、図９を参照して説明する。
【００７０】
図２に示すメモリセルＭＣ１に書き込むデータは、図３に示すセンスアンプ回路ＳＡ１ にラッチされる。“０”書き込みの場合、センスアンプ回路ＳＡ１ のノードＮ１ は０Ｖ、ノードＮ２ は３Ｖとなる。また、“１”書き込みの場合、ノードＮ１ は３Ｖ、ノードＮ２ は０Ｖとなる。
【００７１】
書き込み動作において、先ず、時刻ｔ１にソース線ＳＬ（ソースバイアス線ＳＢＬ）を電源電圧（Ｖｃｃ＝例えば３Ｖ）よりも高く消去電圧より低い書き込み非選択電位としての電圧Ｖｓｌ（例えば４．５Ｖ）とし、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌ、第１の選択ゲート線ＳＧ１を接地電位（Ｖｓｓ＝０Ｖ）とする。電圧Ｖｓｌは前述した読み出し昇圧回路１２から供給される。その結果、ソース線側の第２の選択ゲート線ＳＧ２はオフし、フローティングとなる。この時、制御ゲート線ＣＧ１〜ＣＧ８は電源電圧Ｖｃｃ（３Ｖ）とされ、時刻ｔ２に１０Ｖとされる。この結果、各メモリセルのチャネルの電位はＶｓｌ−Ｖｔｈｓｇ（Ｖｔｈｓｇはソース線に接続される選択ゲートの基板バイアス効果も含めた閾値電圧）から制御ゲートとの間の容量結合により上昇する。従来例ではメモリセルのチャネルの電位はＶｃｃ−Ｖｔｈｓｇから制御ゲートとの間の容量結合により上昇していた。しかし、本発明ではＶｃｃ−Ｖｔｈｓｇよりも高いＶｓｌ−Ｖｔｈｓｇから上昇する。このため、メモリセルのチャネルの電位は従来例よりも高い例えば８Ｖまで上昇する。
【００７２】
また、この時、第２の選択ゲート線ＳＧ２に電圧Ｖｓｌよりも高い電圧、例えばＶｓｌ＋Ｖｔｈｓｇ、あるいはＶｓｌ＋２Ｖｔｈｓｇを印加し、メモリセルのチャネルの電位をＶｓｌとしても良い。さらに、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌよりも高い電圧としてチャネルの電位を電圧Ｖｓｌとし、この後、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌとすることにより第２の選択ゲート線ＳＧ２をオフ状態とし、その後に制御ゲート線ＣＧ１〜ＣＧ８の電圧を１０Ｖとしても良い。
【００７３】
ビット線は、時刻ｔ２以前に、センスアンプ回路ＳＡ１にラッチされたデータに応じて、電源電圧Ｖｃｃか接地電位Ｖｓｓとされている。この状態において、時刻ｔ３において、第２の選択ゲート線ＳＧ２が接地電位Ｖｓｓとされ、時刻ｔ４において、第１の選択ゲート線ＳＧ１が電源電圧Ｖｃｃとされる。“０”書き込みの場合、第１の選択ゲートトランジスタＱ２１が導通するため、各メモリセルの充電電圧は第１の選択ゲートトランジスタＱ２１を介してビット線に放電される。また、“１”書き込みの場合、第１の選択ゲートトランジスタＱ２１は非導通であるため、各メモリセルのチャネルの電圧は８Ｖに保持される。
【００７４】
この後、時刻ｔ５において、選択された制御ゲート線ＣＧ１に書き込み用の高電圧２０Ｖが供給される。この場合、“０”書き込みのメモリセルはチャネルと制御ゲートの電位差がほぼ２０Ｖとなるため、浮遊ゲートに電子が注入される。一方、“１”書き込みのメモリセルはチャネルが８Ｖに充電されているため、チャネルと制御ゲートの電位差は小さく、浮遊ゲートに電子が注入されることはない。
【００７５】
書き込み終了後、制御ゲート、選択ゲート、ビット線が順次放電され、書き込み動作が終了する。
【００７６】
上記実施例によれば、データの書き込み時にソース線ＳＬに電源電圧より高く書き込み電圧より低い電圧を印加し、メモリセルのチャネルがフローティング状態となる前の予備充電電位を電源電圧より高いレベルに設定している。このため、メモリセルのチャネルは制御ゲートの電位に応じて、さらに高い電位の書込み禁止電圧にセルフブーストされる。したがって、選択された制御ゲートに書き込み用の高電圧が印加された場合、“１”書き込みされるメモリセルの誤書き込みを確実に防止できる。
【００７７】
ところで、メモリセルのチャネルに電源電圧Ｖｃｃよりも高い電位を供給する場合、この高電位をビット線側から印加することも考えられる。この場合、ビット線に接続され、センスアンプ等の回路を構成するトランジスタに高電圧が印加される。このため、トランジスタの信頼性が悪化するという問題がある。そこで、これらトランジスタを高耐圧のトランジスタに代えることが考えられる。しかし、高耐圧トランジスタはサイズが大きいため、センスアンプの面積が大きくなる。センスアンプは１チップ内に例えば４０００個設けられるため、センスアンプの面積増加はチップサイズの大幅な増大を招く。
【００７８】
これに対して、上記実施例では、ソース線から書き込み非選択電位を供給している。ソース線に関する回路は複数のＮＡＮＤセルに対して共用されるため、センスアンプに比べて素子数が大幅に少ない。すなわち、周辺回路部に１個から数個の回路を設けるだけでよい。したがって、ビット線側から高電位を供給する場合に比べて、チップサイズの増大を防止できる。尚、高電圧の印加によるストレスの低減を考慮すると、この場合でもソース線に供給される電圧を消去電圧（例えば２０Ｖ）よりも低く設定することが望まれる。
【００７９】
しかも、この実施例の場合、前記電圧Ｖｓｌは、前記読み出し用昇圧回路１２が出力した昇圧電圧Ｖｏｕｔ を転送することにより供給している。読み出し用昇圧回路１２は、通常読み出し時に選択ゲート及び制御ゲートに例えば電圧４．５Ｖを印加するために用いられ、書き込み時には動作していない。したがって、この読み出し用昇圧回路１２を書き込み時に動作させ、昇圧電圧Ｖｏｕｔ を発生することにより、チップ面積の増大を防止できる。但し、前記昇圧電圧Ｖｏｕｔ を生成する回路は、読み出し昇圧回路に限らず、新たな昇圧回路を設けてもよいし、消去電圧発生回路を用いてもよい。
【００８０】
また、ＮＡＮＤセル型ＥＥＰＲＯＭでは消去時にメモリセルのｐウエル、及びメモリセルのソース線に２０Ｖを印加するように、ソース線には高電圧の供給回路が設けられる場合がある。この時は、図６において、ソース線ＳＬに２０Ｖが印加されることになるため、従来もソース線側には高耐圧トランジスタＱ６６が設けられている。したがって、本発明のようにソース線から電圧Ｖｓｌ（例えば４．５Ｖ）を与える場合、ソース線に接続された前記供給回路を用いても新たに設ける回路素子数は少なくてよい。このため、ビット線側から高電位を与える場合のように面積が増大しない。
【００８１】
上記書き込み動作のタイミングは大いに任意性を有している。すなわち、ソース線に電圧Ｖｓｌを印加するタイミングや、選択ゲートに電圧を印加するタイミングは適宜変えることが可能である。
【００８２】
すなわち、図１０に示すように、時刻ｔ１において、ソース線ＳＬと、制御ゲート線ＣＧ１〜ＣＧ８を同時に電圧Ｖｓｌ（４．５Ｖ）としても良い。この場合、ソース線の電位をメモリセルのチャネルに十分に伝達することが可能であり、制御ゲート（ワード線）を高速に昇圧できる。
【００８３】
また、図１１に示すように、例えば書き込みデータをロードしている間に、先ず、ソース線ＳＬを電圧Ｖｓｌ（４．５Ｖ）とし、この後、制御ゲート線ＣＧ１〜ＣＧ８、第２の選択ゲート線ＳＧ２を電圧Ｖｓｌとしても良い。この場合、ソース線を先に充電しているため、高速な書き込みが可能となる。
【００８４】
図１２は、別の動作タイミングを示している。
【００８５】
書き込み動作が開始されると、先ず時刻ｔ１にソース線ＳＬを電源電圧Ｖｃｃよりも高いＶｓｌ（例えば４．５Ｖ）、第２の選択ゲート線ＳＧ２を電圧Ｖａｓ、第１の選択ゲート線ＳＧ１を接地電位Ｖｓｓとする。電圧Ｖａｓはソース線の電圧Ｖｓｌを選択ゲートの閾値電圧分だけ低下することなく、メモリセルのチャネルに転送できる電圧であり、例えばＶｓｌ＋Ｖｔｈｓｇとすればよい。一方、制御ゲート線ＣＧ１〜ＣＧ８には電圧Ｖａｓｃ を印加する。電圧Ｖａｓｃ はソース線の電位Ｖｓｌをメモリセルの閾値電圧分だけ低下することなく、チャネルに転送できる電圧であり、例えばＶｓｌ＋Ｖｔｈｃｅｌｌ（Ｖｔｈｃｅｌｌは“０”状態（書き込み状態）のメモリセルの基板バイアス効果も含めた閾値電圧）とすればよい。回路を簡易にするために、電圧Ｖａｓと電圧Ｖａｓｃ を同電位としても良い。
【００８６】
メモリセルのチャネルを電圧Ｖｓｌに充電した後、時刻ｔ１Ａ’において、第２の選択ゲート線ＳＧ２を接地電位とし、この後、時刻ｔ１Ｂ’で第１の選択ゲート線ＳＧ１を電源電圧Ｖｃｃ（例えば３Ｖ）とする。続いて、時刻ｔ２において、制御ゲート線ＣＧ１〜ＣＧ８を電圧１０Ｖとする。この結果、メモリセルのチャネルの電位はＶｓｌから制御ゲートとの間の容量結合により上昇する。
【００８７】
この実施例によれば、メモリセルのチャネルの電位はＶｓｌから制御ゲートとの間の容量結合により上昇する。このため、初期電圧が高く設定されているため、チャネルの電位は従来より一層高く上昇する。したがって、誤書き込みを確実に防止できる。その後、時刻ｔ５において、選択された制御ゲート線ＣＧ１が２０Ｖとなり、選択されたメモリセルにデータが書込まれる。
【００８８】
書き込み終了後、制御ゲート、選択ゲート、ビット線が順次放電されて書き込み動作は終了する。
【００８９】
図１３は、さらに他の例を示している。時刻ｔ１に選択ゲートＳＧ２を電圧Ｖａｓ（例えばＶｓｌ＋ＶｔｈｓｇあるいはＶｓｌ＋２Ｖｔｈｓｇ）に設定し、メモリセルのチャネルをソース線の電圧Ｖｓｌに設定した後、時刻ｔ１Ａ’に選択ゲートＳＧ２を電圧Ｖｓｌに設定する。これにより選択ゲートＳＧ２はオフとなる。時刻ｔ２に制御ゲートＣＧ１，ＣＧ２，…ＣＧ８が１０Ｖとなり、チャネルが８Ｖ程度に昇圧される。その後、時刻ｔ２Ａに選択ゲートＳＧ２が０Ｖ、時刻ｔ２Ｂに選択ゲートＳＧ１が電源電圧Ｖｃｃになることにより、ビット線の書き込みデータがメモリセルに転送される。つまり、“１”書き込み（書き込み非選択）の場合には選択ゲートＳＧ１がオフするため、メモりセルのチャネルは８Ｖを保持する。また、“０”書き込みの場合には、選択ゲーとＳＧ１がオンするため、メモリセルのチャネルは接地される。この例によっても図１２を用いて説明した場合と同様に誤書き込みを確実に防止可能な効果を得ることができる。
【００９０】
或いは、図１４に示すようなタイミングでもよい。すなわち、図１４に示すタイミングの場合、時刻ｔ５に選択した制御ゲートＣＧ１が２０Ｖに昇圧された後、時刻ｔ５Ａで選択ゲートＳＧ２が０Ｖに接地される。この例によっても図１２を用いて説明した場合と同様に誤書き込みを確実に防止可能な効果を得ることができる。
【００９１】
その後、書き込みが十分に行われたかを調べるベリファイリードが行われる。図１５はベリファイ読み出しのタイミングを示している。
【００９２】
図１５において、先ずプリチャージ信号ＰＲＡ１、ＰＲＢ１が接地電位Ｖｓｓから電源電位Ｖｃｃとなり（時刻ｔｖ１）、ビット線ＢＬ１ＡがＶＡ１（例えば１．７Ｖ）にビット線ＢＬ１Ｂ（ダミービット線）がＶＢ１（例えば１．５Ｖ）にプリチャージされる（時刻ｔｖ２）。
【００９３】
プリチャージが終了すると、プリチャージ信号ＰＲＡ１、ＰＲＢ１が電源電圧Ｖｓｓとなり、ビット線ＢＬ１Ａはフローティング状態となる。この後、ロウデコーダ３Ａから選択ゲート、制御ゲートに所定の電圧が印加される（時刻ｔｖ３）。すなわち、制御ゲート線ＣＧ１に０．５Ｖ、制御ゲート線ＣＧ２〜ＣＧ８に電圧４．５Ｖ、第１、第２の選択ゲートＳＧ１、ＳＧ２に４．５Ｖがそれぞれ供給される。これら制御ゲート線、第１、第２の選択ゲートに供給される４．５Ｖは、前記読み出し昇圧回路１２によって電源電圧Ｖｃｃから昇圧された電圧であり、前記ワード線バイアス回路１０を介して制御ゲート、第１、第２の選択ゲートに供給される。メモリセルＭＣ１が十分に“０”書き込みされている場合、メモリセルの閾値電圧は正であるためセル電流は流れない。このため、ビット線ＢＬ１Ａの電位は１．７Ｖのままである。また、メモリセルに“１”書き込みされた場合、又は十分に“０”書き込みがなされていない場合、メモリセルにセル電流が流れ、ビット線ＢＬ１Ａの電位は下がり１．５Ｖ以下になる。この間、ビット線ＢＬ１Ｂはプリチャージ電位１．５Ｖに保たれる。
【００９４】
その後、時刻ｔｖ４において、ベリファイ信号ＶＲＦＹＡ を電源電圧Ｖｃｃとして“１”書き込みする場合のビット線ＢＬ１ＡをＶｒＡ（１．７Ｖよりも大きい電圧）に充電する。
【００９５】
その後、時刻ｔｖ５に、センスアンプ活性化信号φＰ が電源電圧Ｖｃｃ、センスアンプ活性化信号φＮ が接地電位となり、センスアンプＳＡ１が不活性化される。この後、時刻ｔｖ６に、イコライズ信号φＥ が電源電圧Ｖｃｃになると、センスアンプＳＡ１がイコライズされ、ノードＮ１、Ｎ２がＶｃｃ／２（例えば１．５Ｖ）となる。時刻ｔｖ７に、センスアンプ選択信号ＳＡ 、ＳＢ が電源電圧Ｖｃｃになり、ビット線とセンスアンプが接続された後、センスアンプ活性化信号φＮ が電源電圧Ｖｃｃ、φＰ が接地電位となり、ビット線ＢＬ１Ａとダミービット線ＢＬ１Ｂの電位差が増幅され、再書き込みデータがラッチされる（時刻ｔｖ８）。つまり“１”書き込みの場合、又は“０”書き込みが十分に行われていれば、センスアンプＳＡ１のノードＮ１ は電源電圧，ノードＮ２ が接地電位となり、以降、“０”書き込みは行われない。“０”書き込みが不十分の場合、ノードＮ１ が接地電位、ノードＮ２ は電源電圧となり、追加書き込みが行われる。
【００９６】
全てのメモリセルに書き込みが十分に行われると、ベリファイ読み出しの結果、ノードＮ１ は電源電圧Ｖｃｃとなるため、ノードＮ１ の電位をモニターすることにより、書き込み終了を検知できる。
【００９７】
尚、上記実施例では、オープンビット線方式の実施例について説明したが、この発明をフォールディッドビット線方式のメモリセルアレイあるいはシングルエンド型のメモリセルアレイに適用することも可能である。
【００９８】
ところで、従来のＮＡＮＤセル型ＥＥＰＲＯＭにおいて、書き込み非選択電位はビット線からメモリセルのチャネルに転送され、書き込み非選択電位が効率よくビット線に転送されるよう、ソース線側に位置するメモリセルから順にデータが書込まれていた。例えば図２に示す制御ゲート線ＣＧ１、ＣＧ２、…ＣＧ７、ＣＧ８で選択されるメモリセルにデータを書込む場合、制御ゲート線ＣＧ８に接続されたメモリセルに対して先ず書き込みを行い、次に、制御ゲート線ＣＧ７，ＣＧ６，ＣＧ５…ＣＧ２、ＣＧ１に接続されたメモリセルの順番でデータが書込まれる。
【００９９】
これに対して、本発明の場合、書き込み非選択電位Ｖｓｌはソース線からメモリセルのチャネルに転送される。したがって、ソース線の電位Ｖｓｌを閾値落ちなくメモリセルのチャネルに転送するためには、ビット線側に位置するメモリセルからデータを書込めばよい。例えば図２に示す制御ゲート線ＣＧ１、ＣＧ２、…ＣＧ７、ＣＧ８で選択されるメモリセルにデータを書込む場合、制御ゲート線ＣＧ１に接続されたメモリセルに対して先ずデータを書込む。制御ゲート線ＣＧ１に接続されたメモリセルにデータを書き込む場合、制御ゲート線ＣＧ２、ＣＧ３、ＣＧ４…ＣＧ７、ＣＧ８に接続されたメモリセルは消去状態であるため、閾値電圧は負である。したがって、ソース線の電位を転送する時、例えば図１２に示す時刻ｔ１からｔ１Ａ’の間の制御ゲート線ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４…ＣＧ７、ＣＧ８の電位Ｖａｓｃ （図１２参照）を例えばＶｓｌとしても、ソース線の電位Ｖｓｌをメモリセルの閾値分低下することなく、チャネルに転送できる。
【０１００】
上記のように、ビット線側のメモリセルから書き込みを行えばソース線の電位の転送時に、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ８の電位Ｖａｓｃ が上記実施例のＶｓｌ＋Ｖｔｈｃｅｌｌよりも低めの電圧Ｖｓｌであっても、チャネルにＶｓｌを転送できる。電位Ｖａｓｃ を低くできれば、図１２に示す通り、時刻ｔ２以降に上昇する制御ゲートの電圧の値ΔＶａｓｃ１、ΔＶａｓｃ２を大きくすることができる。このため、メモリセルのチャネル電位をより上昇させることができ、メモリセルの信頼性を向上できる。制御ゲート線ＣＧ１に接続されるメモリセルにデータが書込まれた後、制御ゲート線ＣＧ２，ＣＧ３，ＣＧ４…ＣＧ８に接続されるメモリセルの順番にデータが書き込まれる。
【０１０１】
ソース線の電位Ｖｓｌ（例えば５Ｖ）を選択した制御ゲート線のメモリセルに転送する際の制御ゲート線ＣＧ１、ＣＧ２…ＣＧ８の電位Ｖａｓｃ （図１２参照）は、ソース線の電位Ｖｓｌを閾値分だけ低下することなく転送できる最小の電圧であることが望ましい。電位Ｖａｓｃ が大き過ぎた場合、時刻ｔ２以降に上げる制御ゲート電圧の値ΔＶａｓｃ１、ΔＶａｓｃ２が小さくなる。その結果、チャネル電位が低くなり、誤書き込みが生じやすくなる。したがって、ビット線側に位置するメモリセルから書き込む場合、ソース線の電位Ｖｓｌを転送するときの制御ゲートの電圧Ｖａｓｃ を以下のように設定するのが最適である。
【０１０２】
例えば図２のメモリセルＭＣ１にデータを書き込む場合、メモリセルＭＣ１、ＭＣ２…ＭＣ８は全て閾値電圧が負であるため、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ８は電圧Ｖｓｌとすればよい。あるいは、メモリセルＭＣ１、ＭＣ２…ＭＣ８は全て閾値電圧がＶｄｃｅｌｌ （例えば−１Ｖ）以下であるため、Ｖｓｌ−｜Ｖｄｃｅｌｌ ｜（例えば４Ｖ）でもよい。
【０１０３】
また、メモリセルＭＣ２にデータを書き込む場合、メモリセルＭＣ１のみ閾値電圧が正のことがあるため、制御ゲート線ＣＧ１はＶｓｌ＋Ｖｔｈｃｅｌｌ、制御ゲート線ＣＧ２、ＣＧ３…ＣＧ８は電圧Ｖｓｌ、又はＶｓｌ−｜Ｖｄｃｅｌｌ ｜でもよい。ここで、Ｖｔｈｃｅｌｌは“０”状態のメモリセルの閾値電圧であり、例えば１Ｖである。このため、制御ゲート線ＣＧ１は６Ｖとすればよい。
【０１０４】
同様に、メモリセルＭＣ６にデータを書き込む場合、制御ゲート線ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４、ＣＧ５はＶｓｌ＋Ｖｔｈｃｅｌｌ、制御ゲート線ＣＧ７、ＣＧ８は、電圧Ｖｓｌ、又はＶｓｌ−｜Ｖｄｃｅｌｌ ｜とすればよい。
【０１０５】
メモリセルＭＣ８にデータを書き込む場合、制御ゲート線ＣＧ１、ＣＧ２…ＣＧ７はＶｓｌ＋Ｖｔｈｃｅｌｌ、制御ゲート線ＣＧ８は、電圧Ｖｓｌ、又はＶｓｌ−｜Ｖｄｃｅｌｌ ｜とすればよい。
【０１０６】
一方、いずれのメモリセルにデータを書き込む場合でも、ソース線の電位Ｖｓｌをチャネルに転送する間は、第１の選択ゲート線ＳＧ１は接地電位、第２の選択ゲート線ＳＧ２はＶａｓとすればよい。ここで、ＶａｓはＶｓｌを閾値分だけ低下することなく転送できる電圧であり、例えばＶｓｌ＋Ｖｔｈｓｇ、あるいはＶｓｌ＋２Ｖｔｈｓｇでよい。
【０１０７】
図１６乃至図１８は、それぞれデータの書き込み時における制御ゲート、選択ゲートの動作タイミングの変形例を示している。
【０１０８】
図１６は、図２のメモリセルＭＣ１にデータを書き込む場合を示している。時刻ｔ１ｑに、ソース線ＳＬ、第２の選択ゲートＳＧ２が電源電圧より高く消去電圧より低い書き込み非選択電位としての電圧Ｖｓｌに充電される。この後、時刻ｔ２ｑに、制御ゲート線ＣＧ１が２０Ｖ、制御ゲート線ＣＧ２、３…８が１０Ｖに昇圧される。その結果、メモリセルのチャネルは制御ゲートＣＧとの容量結合により８Ｖ程度に昇圧される。時刻ｔ３ｑに、第２の選択ゲートＳＧ２が０Ｖとされた後、時刻ｔ４ｑに、第１の選択ゲートＳＧ１が電源電圧Ｖｃｃとされる。その結果、“０”書き込みのトランジスタのチャネルは０Ｖに放電され、“１”書き込みのトランジスタのチャネルは８Ｖを保持する。
【０１０９】
図１７において、時刻ｔ１ｑ…ｔ３ｑ迄の動作は、図１６と同様である。図１７では、時刻ｔ３ｑに第２の選択ゲートＳＧ２を０Ｖにした後、ソース線ＳＬを電源電圧Ｖｃｃとしている。
【０１１０】
図１８も、時刻ｔ１ｑ…ｔ３ｑ迄の動作は、図１６と同様である。図１８では、時刻ｔ３ｑに第２の選択ゲートＳＧ２を０Ｖにした後、ソース線ＳＬを接地電位０Ｖとしている。
【０１１１】
上記図１６乃至図１８に示す制御とした場合、電圧Ｖａｓや電圧Ｖａｓｃ 等を必要としないため、動作を単純且つ安定とすることができる。しかも、これら電圧Ｖａｓや電圧Ｖａｓｃ を生成するための回路を必要としないため、回路の占有面積を縮小できるとともに、消費電力を低減できる利点を有している。
【０１１２】
図１９は、データの書き込み時における制御ゲート、選択ゲートの動作タイミングのさらなる変形例を示している。図１６に示す動作の場合、時刻ｔ１ｑからｔ２ｑの間に、制御ゲート線ＣＧ１、２…８を接地電位０Ｖとしている。これに対して、図１９に示す動作の場合、時刻ｔ１ｑからｔ２ｑの間に、制御ゲート線ＣＧ１、２…８を書き込み非選択電位Ｖｓｌに設定している。このような動作制御の場合、時刻ｔ１ｑからｔ２ｑの間に、メモリセルのチャネルをソース線から充電することができる。
【０１１３】
さらに、本発明の書き込み方式では、“１”書き込みのビット線の電位を電源電圧Ｖｃｃよりも低くすることができる。これについて、図２９を参照して説明する。図２９に示すタイミングチャートも図２のメモリセルＭＣ１にデータを書き込む場合を示している。時刻ｔ１ｐｇにソース線ＳＬ、第２の選択ゲート線ＳＧ２が電圧Ｖｓｌに充電され、その後、時刻ｔ２ｐｇに制御ゲート線ＣＧ１が２０Ｖ、制御ゲート線ＣＧ２、３…８が１０Ｖに昇圧される。その結果、メモリセルのチャネル電位は制御ゲートＣＧとの間の容量結合により８Ｖ程度に昇圧される。時刻ｔ３ｐｇに第２の選択ゲートＳＧ２が０Ｖにされた後、時刻ｔ４ｐｇに第１の選択ゲートＳＧ１が１Ｖにされる。この間、“０”書き込みのビット線は０Ｖ、“１”書き込みのビット線は０．７Ｖに充電される。ビット線を０．７Ｖに充電する方法としては、ビット線選択信号ＳＳ１を１．６Ｖとすればよい。その結果、“０”書き込みのチャネルは０Ｖに放電される。
【０１１４】
一方、“１”書き込みの場合、ビット線の電位は０．７Ｖであり、第１の選択ゲートＳＧ１をゲート電極とする選択トランジスタのゲートの閾値電圧は０．６Ｖ程度であるため、第１の選択ゲートはオフする。その結果、“１”書き込みのメモリセルのチャネル電位は８Ｖを保つ。時刻ｔ３ｐｇに第２の選択ゲートＳＧ２を０Ｖにした後、ソース線を電源電圧Ｖｃｃにしてもよいし、０Ｖにしてもよい。
【０１１５】
このように、本発明では“１”書き込みを行うビット線の電位を従来のような外部からチップに供給される電源電圧、あるいは外部から供給される電源電圧から降圧されたチップ内電源電圧よりも低くすることができる。ＮＡＮＤ型フラッシュメモリにおいては、ビット線の容量が大きいため、書き込み時の消費電流の半分以上がビット線電位の充電に使用される。したがって、“１”書き込みのビット線の電圧を電源電圧、例えば３．３Ｖから０．７Ｖに低くすることにより、消費電流を大幅に低減することができる。
【０１１６】
この発明において、データの読み出し動作、及び消去動作は、例えば従来技術（Ｔ．Ｔａｎａｋａ ｅｔ． ａｌ．： ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ， ｖｏｌ．２９， ｐｐ．１３６６−１３７３， １９９４）と同様である。このため、ここでは、データの読み出し動作についてのみ説明する。
【０１１７】
図２０を参照して、例えば図２に示すメモリセルＭＣ１からデータを読み出す場合について説明する。
【０１１８】
先ず、プリチャージ信号ＰＲＡ１、ＰＲＢ１が接地電位から電源電圧となり（時刻ｔｒ１）、ビット線ＢＬ１Ａが電圧ＶＡ１（例えば１．７Ｖ）、ビット線ＢＬ１Ｂが電圧ＶＢ１（例えば１．５Ｖ）にプリチャージされる（時刻ｔｒ２）。プリチャージが終了すると、プリチャージ信号ＰＲＡ１、ＰＲＢ１がともに接地電位となり、ビット線ＢＬ１Ａはフローティング状態となる。この後、ローデコーダ３Ａから選択ゲート、制御ゲートに所定の電圧が印加される（時刻ｔｒ３）。制御ゲート線ＣＧ１が０Ｖ、制御ゲート線ＣＧ２〜ＣＧ８は４．５Ｖ、第１、第２の選択ゲート線ＳＧ１、ＳＧ２は４．５Ｖとなる。制御ゲート線、選択ゲート線の電位は前記読み出し昇圧回路１２によって電源電圧から昇圧された電位であり、ワード線バイアス回路１０を介して制御ゲートに供給されるとともに、選択ゲートバイアス回路１１を介して選択ゲートに供給される。
【０１１９】
前記メモリセルＭＣ１に記憶されているデータが“０”の場合、メモリセルの閾値電圧は正であるため、セル電流は流れない。このため、ビット線ＢＬ１Ａの電位は１．７Ｖのままである。また、メモリセルＭＣ１に記憶されているデータが“１”の場合、メモリセルにセル電流は流れる。このため、ビット線ＢＬ１Ａの電位は１．５Ｖに低下する。この間、（ダミー）ビット線ＢＬ１Ｂはプリチャージ電位１．５Ｖに保持される。
【０１２０】
この後、時刻ｔｒ４において、センスアンプ活性化信号φＰ が電源電圧、φＮ が接地電位となり、センスアンプＳＡ１が不活性化される。時刻ｔｒ５において、イコライズ信号φＥ が電源電圧Ｖｃｃとなると、センスアンプＳＡ１がイコライズされ、ノードＮ１、Ｎ２がＶｃｃ／２（例えば１．５Ｖ）となる。時刻ｔｒ６において、センスアンプ選択信号ＳＡ 、ＳＢ が電源電圧となり、ビット線とセンスアンプが接続された後、センスアンプ活性化信号φＮ が電源電圧、φＰ が接地電位となり、ビット線ＢＬ１Ａとビット線ＢＬ１Ｂの電位差が増幅され、センスアンプＳＡ１に読み出しデータがラッチされる（時刻ｔｒ７）。
【０１２１】
この後、カラム選択信号ＣＳＬ１がハイレベルとなり、センスアンプＳＡ１にラッチされたデータがデータ線ＩＯ、／ＩＯを介して外部に出力される。
【０１２２】
また、本発明は、図２１、図２２、図２３に示すようなメモリセルアレイにも適用できる。図２１、図２２、図２３に示すメモリセルアレイにおいて、各ＮＡＮＤセルのソース側の選択ゲートは、ソース線に接続されていず、共通信号線としてのビット線に接続されている。図２１、図２２、図２３に示すメモリセルアレイの相違は、１ＮＡＮＤセルに接続される選択ゲートトランジスタの数である。図２１の場合、２個であり、図２２の場合、４個であり、図２３の場合、３個である。図中Ｅは、閾値電圧ＶｔｈがＶｔｈ＞０に設定されたエンハンスメント型のトランジスタ（Ｅタイプ）であり、Ｄは閾値電圧ＶｔｈがＶｔｈ＜０に設定されたデプレション型トランジスタ（Ｄタイプ）である。ＩはＤタイプと同様に閾値電圧が正に設定されたトランジスタである。Ｅ´は、閾値電圧がＥタイプ、Ｄタイプのいずれか、又はこれらと異なった値、例えば０．７Ｖに設定されたトランジスタである。
【０１２３】
上記各メモリセルアレイにおいて、各ＮＡＮＤの両端にはそれぞれ共通信号線が接続されており、これら共通信号線のうちの１本がビット線として動作する場合、残りの１本がソース線として動作する。例えば図２１、図２２、図２３に示す共通信号線ＢＬ０１がビット線として動作する時、書き込み非選択電位は共通信号線ＢＬ１Ａを介してメモリセルのチャネルに供給される。このようなメモリセルアレイの場合、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…の一端に、図２４に示すようにセンスアンプを接続し、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…の他端に、図２５に示すようなソース線充電回路１９１を設ければよい。ソース線バイアス回路９（図１に示す）の出力である電圧Ｖｓｌは、ソース線充電回路１９１、各共通信号線ＢＬ０Ａ、ＢＬ１Ａ…を介してメモリセルに供給される。前記電圧Ｖｓｌをトランジスタの閾値電圧分低下することなく、メモリセルに供給するためには、図２５に示す各トランジスタ１９１ａ、１９１ｂ、１９１ｃのゲートに供給される電圧Ｖｂｉを６Ｖ程度に昇圧すればよい。図２４に示すセンスアンプは図３に示す回路とほぼ同様であるため、説明は省略する。
【０１２４】
尚、上記実施例は、本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した場合について説明したが、これに限定されるものではなく、例えばＮＯＲ型、ＡＮＤ型 （ Ａ．Ｎｏｚｏｅ ： ＩＳＳＣＣ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃｈａｌ Ｐａｐｅｒｓ，１９９５）、ＤＩＮＯＲ型（ Ｓ．Ｋｏｂａｙａｓｈｉ ： ＩＳＳＣＣ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃｈａｌ Ｐａｐｅｒｓ，１９９５）、Ｖｉｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ型（ Ｌｅｅ， ｅｔ ａｌ． ： Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃｈａｌ Ｐａｐｅｒｓ，１９９４ ）等のいかなるメモリセルアレイに適用することも可能で有る。さらに、フラッシュメモリに限らずマスクＲＯＭ、ＥＰＲＯＭ等に適用することも可能である。
【０１２５】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【０１２６】
【発明の効果】
以上、詳述したようにこの発明によれば、メモリセルのチャネルがフローティング状態となる前の予備充電電位を高く設定することができる。したがって、メモリセルのチャネルとワード線との容量結合後の書き込み禁止電位をさらに高めることが可能であるため、誤書き込みマージンを広げることができ、不揮発性半導体記憶装置の信頼性を向上できる。
【０１２７】
また、メモリセル部のデータが供給される側と反対側より書き込み非選択電位を供給しているため、回路の増大を防止でき、チップサイズの大型化を防止できる。
【図面の簡単な説明】
【図１】本発明のＮＡＮＤ型ＥＥＰＲＯＭのブロック図。
【図２】本発明のメモリセルアレイを示す図。
【図３】本発明のセンスアンプ回路を示す回路図。
【図４】図１に示す昇圧回路の一例を示す回路図。
【図５】図４に示す回路を駆動するパルス信号の一例を示す波形図。
【図６】図１に示すソース線バイアス回路の一例を示す回路図。
【図７】図６に示す回路を駆動するパルス信号の一例を示す波形図。
【図８】図４に示すリミット回路の一例を示す回路図。
【図９】本発明に係わる書き込み動作を説明するために示すタイミング図。
【図１０】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１１】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１２】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１３】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１４】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１５】本発明の書き込みベリファイ読み出し動作を説明するために示すタイミング図。
【図１６】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１７】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１８】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図１９】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【図２０】この発明の読み出し動作を説明するために示すタイミング図。
【図２１】本発明が適用されるメモリセルアレイの他の例を示す図。
【図２２】本発明が適用されるメモリセルアレイの他の例を示す図。
【図２３】本発明が適用されるメモリセルアレイの他の例を示す図。
【図２４】図２１、図２２、図２３に示すメモリセルアレイに適用されるセンスアンプ回路を示す図。
【図２５】図２１、図２２、図２３に示すメモリセルアレイに適用されるソース線充電回路を示す図。
【図２６】図２６（ａ）はＮＡＮＤセル型ＥＥＰＲＯＭのセル構成を示す平面図、図２６（ｂ）は図２６（ａ）の等価回路図。
【図２７】図２７（ａ）は図２６（ａ）に示す２７ａ−２７ａ線に沿った断面図であり、図２７（ｂ）は図２６（ａ）に示す２７ｂ−２７ｂ線に沿った断面図。
【図２８】ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルアレイを示す回路構成図。
【図２９】本発明に係わる書き込み動作の他の例を説明するために示すタイミング図。
【符号の説明】
１Ａ、１Ｂ…メモリセルアレイ、
２…センスアンプ回路、
３Ａ、３Ｂ…ロウデコーダ、
４…カラムデコーダ、
９…ソース線バイアス回路、
１０…ワード線バイアス回路、
１１…選択ゲートバイアス回路、
１２…読み出し昇圧回路、
１３…制御回路、
２１…ＮＡＮＤセル、
５４…リミット回路、
ＢＬ１Ａ、ＢＬ１Ｂ…ビット線、
ＳＬ…ソース線、
ＳＢＬ…ソースバイアス線、
ＳＡ１…センスアンプ
１９１…ソース線充電回路。
Claims (33)
- 少なくとも１つの不揮発性メモリセルを含むメモリセル部と、
前記メモリセル部の一端側に書き込み非選択電位を供給し、この電位を前記メモリセル部に供給した後、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続される他端側から書き込みデータを供給し、前記メモリセル部の選択された不揮発性メモリセルに所望の書き込み状態を設定する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 少なくとも１つの不揮発性メモリセルを含むメモリセル部と、
前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、
前記メモリセル部の他端に接続された第２の共通信号線と、
第２の共通信号線に接続された第１の電圧供給回路と、
前記第１の電圧供給回路から前記第２の共通信号線を介して書き込み非選択電位を前記メモリセル部に供給することにより前記メモリセル部を書き込み非選択状態に設定した後に、前記第１の共通信号線から前記メモリセル部に対し所定の電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 少なくとも１つの不揮発性メモリセルを含むメモリセル部と、
前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、
前記メモリセル部の他端に接続された第２の共通信号線と、
前記第１の共通信号線と前記メモリセル部の間に配設された第１の選択ゲートと、
前記第２の共通信号線と前記メモリセル部の間に配設された第２の選択ゲートと、
前記第２の共通信号線に接続された第１の電圧供給回路と、
前記第１の選択ゲートをオフ状態、前記第２の選択ゲートをオン状態として前記第１の電圧供給回路から前記第２の共通信号線を介して書き込み非選択電位を前記メモリセル部に供給することにより前記メモリセル部を書き込み非選択状態に設定した後に前記第２の選択ゲートをオフ状態とし、前記第１の共通信号線に供給される書き込みデータに基づき、前記メモリセル部に所望の書き込み状態を設定する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記第２の選択ゲートに対し、電源電圧より高い電圧を供給することを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記第２の選択ゲートに対し、前記書き込み非選択電位より少なくとも前記第２の選択ゲートの閾値電圧分高い電圧を供給することを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記不揮発性メモリセルの制御ゲートに対し、電源電圧より高い電圧を供給することを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
- 前記制御回路は、データ書き込み時に前記書き込み非選択電位を前記メモリセル部に供給する際、前記不揮発性メモリセルの制御ゲートに対し、前記書き込み非選択電位より少なくとも前記不揮発性メモリセルの閾値電圧分高い電圧を供給することを特徴とする請求項２又は３記載の不揮発性半導体記憶装置。
- 前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給し、次いで第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに、前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートに第１の選択ゲート電圧を供給することを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給し、次いで第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに、前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートを第１に選択ゲート電圧とし、さらに、前記第２の共通信号線を前記書き込み非選択電位から電源電圧に下げることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記制御回路は、データ書き込み時に、前記第１の電圧供給回路から書き込み非選択電位を前記第２の共通信号線及び前記第２の選択ゲートに供給するとともに、第２の電圧供給回路より前記不揮発性メモリセルの制御ゲートに前記書き込み非選択電位を供給し、次いで前記第２の電圧供給回路より前記不揮発性メモリの制御ゲートに前記不揮発性メモリセルのチャネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給し、この後前記第２の選択ゲートをオフさせる電位として、前記第１の選択ゲートに第１の選択ゲート電圧を供給することを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 少なくとも１つの不揮発性メモリセルを含むメモリセル部と、
前記メモリセル部の一端に接続された第１の共通信号線と、
前記メモリセル部の他端に接続された第２の共通信号線と、
前記メモリセル部の一端を前記第１の共通信号線に接続する第１の選択ゲートと、
前記メモリセル部の他端を前記第２の共通信号線に接続する第２の選択ゲートと、
前記第２の共通信号線に接続され、書き込み非選択電位を前記第２の共通信号線に供給する第１の電圧供給回路と、
前記第１、第２の選択ゲート、及び前記不揮発性メモリセルの制御ゲートに所定の電圧を供給する第２の電圧供給回路と、
データ書き込み時に、前記第２の電圧供給回路より前記第１の選択ゲートに対して前記第１の選択ゲートをオフさせる電位を供給し、前記不揮発性メモリセルの制御ゲートに対し前記書き込み非選択電位より少なくとも前記不揮発性メモリセルの閾値電圧分高い電圧を供給し、前記第２の選択ゲートに対し前記書き込み非選択電位より少なくとも前記第２の選択ゲートの閾値電圧分高い電圧を供給して、前記メモリセル部に前記書き込み非選択電位を供給し、前記第２の選択ゲートに対して前記第２の選択ゲートをオフさせる電位を供給することにより前記メモリセル部を書き込み非選択状態に設定した後、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第１の電圧供給回路から前記メモリセル部に前記書き込み非選択電位を供給した後、前記第２の電圧供給回路から前記不揮発性メモリセルの制御ゲートに対し、前記不揮発性メモリセルのチヤネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給することを特徴とする請求項１１記載の不揮発性半導体記憶装置。
- 少なくとも１つの不揮発性メモリセルを含むメモリセル部と、
前記メモリセル部の一端に接続され、前記メモリセル部の読み出しデータや書き込みデータを一時記憶するデータ回路が接続された第１の共通信号線と、
前記メモリセル部の他端に接続された第２の共通信号線と、
前記メモリセル部の一端を前記第１の共通信号線に接続する第１の選択ゲートと、
前記メモリセル部の他端を前記第２の共通信号線に接続する第２の選択ゲートと、
前記第２の共通信号線及び第２の選択ゲートに接続され、書き込み非選択電位を前記第２の共通信号線及び第２の選択ゲートに供給する第１の電圧供給回路と、
前記第１の選択ゲート、及び前記不揮発性メモリセルの制御ゲートに所定の電圧を供給する第２の電圧供給回路と、
データ書き込み時に、前記第２の電圧供給回路より前記第１の選択ゲート及び前記不揮発性メモリセルの制御ゲートに対して前記第１の選択ゲートをオフさせる電位を供給し、前記第２の選択ゲート及び前記第２の共通信号線に対し前記書き込み非選択電位を供給して、前記メモリセル部を書き込み非選択状態に設定した後、前記第２の選択ゲートに対して前記第２の選択ゲートをオフさせる電位を供給し、さらに、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給して、前記メモリセル部に所望の書き込み状態を設定する制御回路と
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、前記第１の電圧供給回路から前記第２の選択ゲート及び第２の共通信号線に前記書き込み非選択電位を供給した後、前記第２の電圧供給回路から前記不揮発性メモリセルの制御ゲートに対し、前記不揮発性メモリセルのチヤネルと前記制御ゲートとの容量結合により昇圧された書き込み禁止電圧を生成するための電圧を供給することを特徴とする請求項１３記載の不揮発性半導体記憶装置。
- 前記第２の電圧供給回路は、前記不揮発性メモリセルの制御ゲートに対し前記書き込み禁止電圧を生成するための電圧を供給した後に、前記第１の選択ゲートに対し前記第１の選択ゲート電圧を供給することを特徴とする請求項１２又は１４記載の不揮発性半導体記憶装置。
- 前記第２の電圧供給回路は、前記第１の選択ゲートに対し第１の選択ゲート電圧を供給した後に、前記不揮発性メモリセルの制御ゲートに対し前記書き込み禁止電圧を生成するための電圧を供給することを特徴とする請求項１２又は１４記載の不揮発性半導体記憶装置。
- 前記メモリセル部の書き込み状態は、前記第１の共通信号線に供給される書き込みデータに応じて設定されることを特徴とする請求項２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１の共通信号線に第１の書き込みデータが供給された場合に前記メモリセル部に設定された書き込み非選択状態は書き込み選択状態にされ、前記第１の共通信号線に前記第１の書き込みデータと異なる論理レベルの第２の書き込みデータが供給された場合には、前記メモリセル部に設定された書き込み非選択状態が保持されることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記第１の選択ゲートは、前記第１の共通信号線に第１の書き込みデータが供給された場合にオン状態となり、オン状態の前記第１の選択ゲートを介した前記メモリセル部から前記第１の共通信号線への放電により前記メモリセル部に設定された書き込み非選択状態が書き込み選択状態になり、前記第１の共通信号線に前記第１の書き込みデータと異なる論理レベルの第２の書き込みデータが供給された場合には、前記第１の選択ゲートがオフ状態となり、前記メモリセル部に設定された書き込み非選択状態が保持されることを特徴とする請求項１７記載の不揮発性半導体記憶装置。
- 前記書き込み非選択電位は、電源電圧以上の電圧であることを特徴とする請求項１、２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１の共通信号線には、前記不揮発性メモリセルヘの書き込みデータをラッチするビット線制御回路が接続されることを特徴とする請求項２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１の共通信号線はビット線であり、前記第２の共通信号線はソース線であり、前記ソース線がワード線に共通接続される複数のメモリセル部で共有されることを特徴とする請求項２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記メモリセル部は直列接続された複数の不揮発性メモリセルを含み、前記第１の共通信号線側の不揮発性メモリセルから順次データの書き込みが行われることを特徴とする請求項２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記データの読み出し時に前記不揮発性メモリセルの制御ゲートに供給される読み出し電圧を発生する読み出し電圧発生回路をさらに具備することを特徴とする請求項２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１の電圧供給回路は、前記読み出し電圧発生回路から出力された読み出し電圧を、前記第２の共通信号線に転送することを特徴とする請求項２４記載の不揮発性半導体記憶装置。
- 前記読み出し電圧発生回路は、昇圧回路と、
前記昇圧回路の出力電圧を所定の電圧に制限するリミット回路を含み、
前記リミット回路は、データ書き込み時と読み出し時とで、前記出力電圧を異なる電位に設定することを特徴とする請求項２４記載の不揮発性半導体記憶装置。 - 前記メモリセル部が前記書き込み非選択状態から放電された書き込み選択状態、及び前記メモリセル部に前記書き込み非選択状態が保持された状態が、それぞれ第１、第２の書き込み状態を形成することを特徴とする請求項２、３、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記第１の選択ゲート電圧は電源電圧であることを特徴とする請求項８、９、１０、１１、１３のいずれかに記載の不揮発性半導体記憶装置。
- 前記第２の書き込みデータとしては電源電圧より低い電圧が供給されることを特徴とする請求項１８又は１９記載の不揮発性半導体記憶装置。
- 前記他端部に電源電圧よりも低い書き込みデータを供給し、前記メモリセル部の選択された不揮発性メモリセルに所望の書き込み状態を設定する制御回路を具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
- 前記他端部に接地電位が供給された場合には、前記メモリセル部は書き込み選択状態に設定され、前記他端部に接地電位よりも高く電源電圧よりも低い電圧が供給された場合には、前記メモリセル部は書き込み非選択状態に設定されることを特徴とする請求項３０記載の不揮発性半導体記憶装置。
- 前記他端部はビット線であることを特徴とする請求項３０記載の不揮発性半導体記憶装置。
- 前記メモリセル部は直列接続された複数の不揮発性メモリセルを含むことを特徴とする請求項３０記載の不揮発性半導体記憶装置。
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