JP3913952B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP3913952B2 JP3913952B2 JP37548299A JP37548299A JP3913952B2 JP 3913952 B2 JP3913952 B2 JP 3913952B2 JP 37548299 A JP37548299 A JP 37548299A JP 37548299 A JP37548299 A JP 37548299A JP 3913952 B2 JP3913952 B2 JP 3913952B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- potential
- selection
- circuit
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に電気的書き換えが可能なＮＡＮＤメモリセル型のＥＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのなかでも、メモリセルを複数個直列に接続してＮＡＮＤメモリセル・ブロックを構成するＮＡＮＤセル型のＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリクス状に配列されてメモリセルアレイが構成される。
【０００４】
メモリセルアレイは、ｐ形基板上に形成されたｐ形ウェル内に集積形成される。まず、ｐ形基板上にｎ形ウェルが形成され、さらにｎ形ウェル内にメモリセルアレイを集積形成するためのｐ形ウェルが形成される。
【０００５】
列方向に並ぶメモリセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースは選択ゲートトランジスタを介して共通ソース線（基準電位配線）に接続されている。メモリセルトランジスタの制御ゲートはワード線に共通接続され、選択ゲートトランジスタのゲートは選択ゲート線に共通接続されている。
【０００６】
次に、ＮＡＮＤセル型ＥＥＰＲＯＭの動作について説明する。ここでは、メモリセルトランジスタとして、ｎチャネルのトランジスタを用いた場合を例に取る。
【０００７】
データ書き込みは次のように行われる。データ書き込みでは、ビット線から最も離れた位置のメモリセルから順に、データの書き込みが行われる。選択されたメモリセルの制御ゲートには、高電圧Ｖpp（２０Ｖ程度）が印加され、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電位ＶppM（１０Ｖ程度）が印加される。ビット線には、データに応じて０Ｖ（例えば“１”）または中間電位（例えば“０”）が与えられる。ビット線側の選択ゲート線には電源電位が与えられ、ソース線側の選択ゲート線には接地電位が与えられる。このとき、ビット線の電位は、選択ゲートトランジスタ及び非選択メモリセルを通して選択メモリセルのドレインまで伝達される。
【０００８】
ビット線に０Ｖが与えられたとき（書き込みデータがあるとき、すなわちデータが“１”のとき）、その電位は選択メモリセルのドレインまで伝達されて、選択メモリセルのゲートとドレインとの間に高電界がかかる。このため、ドレイン（基板）から浮遊ゲートに電子注入が生じる（電子がトンネル注入される）。これにより、選択メモリセルのしきい値は正方向にシフトする。
【０００９】
一方、ビット線に中間電位が与えられたとき（書き込むべきデータがないとき、すなわちデータが“０”のとき）は、電子の注入が起こらず、従ってしきい値は変化せずに負にとどまる。
【００１０】
次に、データ消去は次のように行われる。
【００１１】
まず、選択されたＮＡＮＤセルブロックでは、ブロック内の全てのメモリセルの制御ゲートに接地電位を与え、また非選択のＮＡＮＤセルブロックではブロック内の全てのメモリセルの制御ゲート、全ての選択ゲート線、ビット線及びソース線を浮遊状態とする。そして、ｐ形ウェル及びｎ形ウェルに、高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロック内のメモリセルの浮遊ゲートから電子がウェルに放出され、ブロック内のメモリセルのデータが消去される。
【００１２】
このとき、非選択のＮＡＮＤセルブロック内のメモリセルの制御ゲート、選択ゲート線、ビット線及びソース線もまた、容量結合によって消去電位近くまで電位が上昇する。例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合によって消去電位（２０Ｖ程度）近くまで電位が上昇する。
【００１３】
次に、データ読み出しは次のように行われる。
【００１４】
まず、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲート線を読み出し電位（３．５Ｖ程度）として、非選択メモリセルトランジスタ及び選択ゲートトランジスタをオンさせる。このときにビット線に流れる電流を読むことにより、“０”あるいは“１”の判別がなされる。
【００１５】
以上のように、選択ゲート線、前記制御ゲートに接続されたワード線には、データ書き込み、データ消去、データ読み出しのそれぞれのモードにおいて、異なる電位が供給される。
【００１６】
図２２は、ＮＡＮＤセル（ｎブロック分）の選択ゲート線及びワード線に電位を供給するための回路構成を示している。
【００１７】
図２２において、トランジスタＭＮ１-０〜ＭＮ１-１９は、ゲート絶縁膜が厚いトランジスタであり、各ノードに高電圧を印加することができる高耐圧用トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎの各々は、ブロックＣ１〜Ｃｎの各々の行選択手段（ローデコーダ）を示している。ブロックＣ１〜Ｃｎは、各ブロック内のメモリセルアレイを示し、図２２では説明を簡単にするために１つのビット線のみを記している。以下、１ブロック目の回路を用いて説明する。
【００１８】
直列に接続されたメモリセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１の電流通路の一端が接続され、メモリセルＭＣ１６のソースには選択ゲートトランジスタＳＳ１の電流通路の一端が接続されている。選択ゲートトランジスタＳＤ１の電流通路の他端はビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１の電流通路の他端はソース線ＳＬに接続されている。
【００１９】
前記選択ゲートトランジスタＳＤ１のゲートは選択ゲート線ＳＧＤ１に接続され、選択ゲートトランジスタＳＳ１のゲートは選択ゲート線ＳＧＳ１に接続されている。また、メモリセルＭＣ１〜ＭＣ１６のそれぞれのゲートは、ワード線ＷＬ１-１〜ＷＬ１-１６にそれぞれ接続されている。
【００２０】
ビット線ＢＬ側の選択ゲート線ＳＧＤ１は、転送トランジスタＭＮ１-０の電流通路の一端に接続され、この電流通路の他端は選択ゲート線ＳＧＤを介して選択ゲート線電位制御回路５１に接続されている。ワード線ＷＬ１-１〜ＷＬ１-１６の各々は、転送トランジスタＭＮ１-１〜ＭＮ１-１６の各々の電流通路の一端にそれぞれ接続され、これら電流通路の他端は制御ゲート線ＣＧ１〜ＣＧ１６の各々を介してワード線駆動回路５２−１〜５２−１６にそれぞれ接続されている。さらに、ソース線ＳＬ側の選択ゲート線ＳＧＳ１は、転送トランジスタＭＮ１-１７の電流通路の一端に接続され、この電流通路の他端は選択ゲート線ＳＧＳを介して選択ゲート線電位制御回路５３に接続されている。
【００２１】
前記選択ゲート線電位制御回路５１は、選択ゲート線ＳＧＤ１に電位を供給するための回路である。また、ワード線駆動回路５２−１〜５２−１６は、ワード線ＷＬ１-１〜ＷＬ１-１６に電位を供給するための回路であり、選択ゲート線電位制御回路５３は選択ゲート線ＳＧＳ１に電位を供給するための回路である。
【００２２】
また、転送トランジスタＭＮ１-０〜ＭＮ１-１７のゲートは、ゲート線Ｇ１に共通に接続され、このゲート線Ｇ１は高電圧転送回路５４-１に接続されている。高電圧転送回路５４-１には、高電圧源回路５５から転送線ＬＰＩＮを介して電源電位より高い電位が供給されている。ＮＡＮＤゲート回路ＮＡ５１-１にはアドレス信号addressが入力され、その出力はインバータＩＶ５１-１を介してアドレス信号のデコード信号ＤＥＣ１として高電圧転送回路５４-１に供給されている。
【００２３】
トランジスタＭＮ１-１８のソースは選択ゲート線ＳＧＤ１に接続され、トランジスタＭＮ１-１９のソースは選択ゲート線ＳＧＳ１に接続されている。トランジスタＭＮ１-１８及びトランジスタＭＮ１-１９のドレインは、選択線ＳＧＤＳを介して選択駆動回路５６に接続されている。トランジスタＭＮ１-１８及びＭＮ１-１９のゲートには、ＮＡＮＤゲート回路ＮＡ５１-１の出力で、アドレスデコード信号の反転出力が供給されている。前記選択駆動回路５６は、データ消去の場合には電源電位ＶCCを選択ゲート線ＳＧＤ１、ＳＧＳ１に供給し、それ以外の場合には接地電位Ｖssを選択ゲート線ＳＧＤ１、ＳＧＳ１に供給する。
【００２４】
また、高電圧転送回路５４-１は、ブロックＣ１が選択された場合、データ書き込み、データ消去、データ読み出しのそれぞれのモードに応じて、ゲート線Ｇ１に、転送トランジスタＭＮ１-０〜ＭＮ１-１７がオンするのに十分な電源電位以上の電位を供給する。これにより、転送トランジスタＭＮ１-０は、選択ゲート線電位制御回路５１の出力電位を選択ゲート線ＳＧＤ１に転送する。転送トランジスタＭＮ１-１〜ＭＮ１-１６は、ワード線駆動回路５２−１〜５２−１６の出力電位をワード線ＷＬ１-１〜ＷＬ１-１６に転送する。さらに、転送トランジスタＭＮ１-１７は、選択ゲート線電位制御回路５３の出力電位を選択ゲート線ＳＧＳ１に転送する。高電圧転送回路５４-１は、ブロックＣ１が非選択の場合、ゲート線Ｇ１に接地電位を与える。これにより、転送トランジスタＭＮ１-０〜ＭＮ１-１７はカットオフされる。
【００２５】
また、前記転送トランジスタＭＮ１-０〜ＭＮ１-１７、ＭＮ１-１８、及びＭＮ１-１９に高耐圧用トランジスタを用いているのは、データ消去の場合に、これらトランジスタのソース（選択ゲート線あるいは非選択ブロックのワード線）が容量接合によって消去電位程度（２０Ｖ程度）まで電位が持ち上がるからである。
【００２６】
図２３〜図２５は、図２２に示す回路におけるデータ書き込み、データ読み出し、及びデータ消去のそれぞれの動作を示すタイミングチャートである。
【００２７】
高電圧源回路５５には、データ書き込み時に２０Ｖ程度、データ読み出し時に３．５Ｖ程度、データ消去時に電源電圧というように異なる電位が設定され、これら異なる電位が高電圧転送回路５４-１に供給される。この高電圧転送回路５４-１はアドレスデコード信号ＤＥＣ１により制御されており、ブロックＣ１が選択された場合には高電圧転送回路５４-１の出力がゲート線Ｇ１を介して転送トランジスタＭＮ１-０〜ＭＮ１-１７の各々のゲート電極に供給される。これにより、選択ゲート線電位制御回路５１の出力電位が選択ゲート線ＳＧＤ１に転送され、選択ゲート線電位制御回路５３の出力電位が選択ゲート線ＳＧＳ１に転送される。さらに、ワード線駆動回路５２−１〜５２−１６の出力電位がワード線ＷＬ１-１〜ＷＬ１-１６に転送される。
【００２８】
ブロックＣ１が非選択の場合、高電圧転送回路５４-１はゲート線Ｇ１に接地電位を供給する。これにより、転送トランジスタＭＮ１-０〜ＭＮ１-１７はカットオフされ、選択ゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ１-１〜ＷＬ１-１６は浮遊状態になる。このとき、転送トランジスタＭＮ１-１８、ＭＮ１-１９がオンされ、選択ゲート線ＳＧＤ１、ＳＧＳ１に選択駆動回路５６からの出力電位が供給される。
【００２９】
【発明が解決しようとする課題】
前述したように、図２２に示す半導体記憶装置では、ブロックＣ１が選択された場合、データ書き込み、データ読み出し、データ消去の各モードに応じて、選択ゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ１-１〜ＷＬ１-１６に供給される電位が異なる。転送トランジスタＭＮ１-０〜ＭＮ１-１７はこれら選択ゲート線ＳＧＤ１、ＳＧＳ１、ワード線ＷＬ１-１〜ＷＬ１-１６へ電位を転送するためのトランジスタであり、転送トランジスタＭＮ１-０〜ＭＮ１-１７のゲート電極にはゲート線Ｇ１が共通に接続されている。このため、ブロックＣ１が選択された場合、データ書き込み、データ読み出し、データ消去の各モードに応じて、ゲート線Ｇ１には一律に異なる電位が供給されることになる。一方、ブロックＣ１が非選択の場合、ゲート線Ｇ１には接地電位が供給される。
【００３０】
したがって、各モードにおいてブロックＣ１が選択、非選択となった場合、ゲート線Ｇ１に対して、接地電位から各モードの動作電位へ昇圧する充電と、この動作電位から接地電位へ低下させる放電とを繰り返すことになる。このため、ゲート線Ｇ１の充放電に時間がかかり、かつ電流を消費するという問題がある。また、選択ゲート線ＳＧＤ１、ＳＧＳ１へ電位を転送するためのトランジスタのゲート電極と、ワード線ＷＬ１-１〜ＷＬ１-１６へ電位を転送するためのトランジスタのゲート電極とがゲート線Ｇ１に共通に接続されているため、選択ゲート線ＳＧＤ１、ＳＧＳ１に必要のない電位を供給しなければならないという問題もある。
【００３１】
また、データ消去においては、基板もしくはウェルに消去電位（２０Ｖ程度）を印加する。このため、浮遊状態にある選択ゲート線ＳＧＤ１、ＳＧＳ１の電位が容量結合により消去電位程度（２０Ｖ程度）になることから、転送トランジスタＭＮ１-０〜ＭＮ１-１７には高耐圧用トランジスタ（低電流駆動トランジスタ）を用いている。データ読み出し、データ書き込みの場合には、ＮＡＮＤセルブロックが選択される毎に、転送トランジスタＭＮ１-０〜ＭＮ１-１７のゲートを昇圧している。しかし、前記転送トランジスタＭＮ１-０〜ＭＮ１-１７は、高耐圧用トランジスタでありサイズが大きいため、動作が遅く、これら転送トランジスタがオンするまでに時間がかかる。したがって、選択ゲート線ＳＧＤ１、ＳＧＳ１及びワード線ＷＬ１-１〜ＷＬ１-１６に、電位を高速に転送することができないという問題がある。例えば、２５６ＭビットのＮＡＮＤセル型ＥＥＰＲＯＭの場合は、データ読み出し時間が選択ゲート線に接続された転送トランジスタの抵抗、すなわちトランジスタのサイズで決まってしまう。
【００３２】
また、選択ゲート線駆動回路５１、５３内にも前記高耐圧用トランジスタ（低電流駆動トランジスタ）を用いていること、選択ゲート線駆動回路を全ブロックのＮＡＮＤセルで共通に使用しているために転送トランジスタＭＮ１-０、ＭＮ１-１７までの配線長が長く、配線遅延が大きいことなどから選択ゲート線ＳＧＤ１、ＳＧＳ１に電位を高速に供給できないという問題がある。
【００３３】
そこでこの発明は、前記課題に鑑みてなされたものであり、消費電流を抑えると共に、選択ゲート線に高速に電位を供給でき、読み出し速度を高速化できる半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る第１の半導体記憶装置は、情報を記憶するメモリセルと、前記メモリセルに接続された選択ゲートトランジスタと、前記メモリセルを選択するための選択回路と、前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路とを具備し、前記第１の電位制御回路は、読み出し待機状態及び読み出し状態において前記第１のゲート線に電源電位より高い所定電位を供給することを特徴とする。
【００３５】
また、この発明に係る第２の半導体記憶装置は、情報を記憶するメモリセルと、前記メモリセルに接続された選択ゲートトランジスタと、前記メモリセルを選択するための選択回路と、前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路とを具備し、前記選択ゲートトランジスタに接続されたビット線と、前記ビット線に電流通路の一端が接続され、前記ビット線の電位を検知しデータ読み出し動作を行うセンスアンプに前記電流通路の他端が接続された第３の転送トランジスタとをさらに具備し、前記第３の転送トランジスタのゲートは前記第１の転送トランジスタのゲートが接続された前記第１のゲート線に接続されていることを特徴とする。
【００３６】
また、この発明に係る第３の半導体記憶装置は、情報を記憶する１個のメモリセルの両端に選択ゲートトランジスタが接続されたメモリセルユニットと、前記メモリセルユニットを選択するための選択回路と、前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路とを具備し、前記第１の電位制御回路は、読み出し待機状態及び読み出し状態において前記第１のゲート線に電源電位より高い所定電位を供給し、前記読み出し待機状態では、前記電圧供給回路は前記第２のゲート線に電位を供給して全ての前記メモリセルユニット内の前記メモリセルの制御ゲートに接続されている前記第２の転送トランジスタを導通状態にし、前記ワード線駆動回路は全ての前記メモリセルの制御ゲートに読み出しを行うための電位を供給することを特徴とする。
【００３７】
また、この発明に係る第４の半導体記憶装置は、情報を記憶するメモリセルと、前記メモリセルに接続された選択ゲートトランジスタと、前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路とを具備することを特徴とする。
【００３８】
【発明の実施の形態】
この発明の実施の形態の半導体記憶装置について、ＮＡＮＤセル型のＥＥＰＲＯＭを例に取り以下に説明する。
【００３９】
［第１の実施の形態］
図１は、この発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。この図１は、ＮＡＮＤセル型のＥＥＰＲＯＭにおけるＮＡＮＤセルｎブロック分のローデコーダ及びその制御回路を示している。１ブロック目のＮＡＮＤセル、ローデコーダ及びその制御回路を用いて回路構成を説明する。
【００４０】
図１において、トランジスタＭＮ１-０〜ＭＮ１-１７は、ゲート絶縁膜が厚いトランジスタであり、各ノードに高電圧を印加することができる高耐圧用トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎは各ブロックのローデコーダを示している。Ｃ１〜Ｃｎは各ブロックのメモリセルアレイを示し、図１では説明を簡単にするために１つのビット線のみを記している。
【００４１】
直列に接続されたメモリセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１が接続され、メモリセルＭＣ１６のソースには選択ゲートトランジスタＳＳ１が接続されている。選択ゲートトランジスタＳＤ１はビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１はソース線ＳＬに接続されている。
【００４２】
メモリセルトランジスタＭＣ１〜ＭＣ１６のそれぞれのゲート電極には、ワード線ＷＬ１−１〜ＷＬ１−１６がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極には選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ１のゲート電極には選択ゲート線ＳＧＳ１が接続されている。
【００４３】
選択ゲート線ＳＧＤ１、ＳＧＳ１にそれぞれ接続された転送トランジスタＭＮ１-０、ＭＮ１-１７のゲート線Ｇは、ＮＡＮＤセルブロックＣ１〜Ｃｎで共通に接続されている。すなわち、ゲート線Ｇは、全てのＮＡＮＤセルブロックＣ１〜Ｃｎ内の転送トランジスタＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）のゲート電極に共通に接続されている。
【００４４】
さらに、ゲート線Ｇは、電位制御回路１１を介して、この電位制御回路１１に電源電位以上の所定電位を供給する昇圧電位出力回路１２に接続されている。電位制御回路１１は、データ消去あるいはデータロードの場合に電源電位以下の電位をゲート線Ｇに出力し、その他の場合には、電源電位より高い所定の昇圧電位をゲート線Ｇに出力する。なお、ここでのデータロードは、データ消去を行うアドレスを取り込む動作をいう。
【００４５】
転送トランジスタＭＮ１-０のソースは選択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ１は、選択ゲート線ＳＧＤ１に電位を供給するための選択ゲート線駆動回路１３-１に接続されている。また、転送トランジスタＭＮ１-１７のソースは選択ゲート線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１は、選択ゲート線ＳＧＳ１に電位を供給するための選択ゲート線駆動回路１４-１に接続されている。
【００４６】
転送トランジスタＭＮ１-１〜ＭＮ１-１６のそれぞれのソースはワード線ＷＬ１-１〜ＷＬ１-１６にそれぞれ接続されている。ワード線駆動回路１５-１〜１５-１６は、それぞれ制御ゲート線ＣＧ１〜ＣＧ１６を介して転送トランジスタＭＮ１-１〜ＭＮ１-１６のそれぞれのドレインに接続されている。前記ワード線駆動回路１５-１〜１５-１６は、ワード線ＷＬ１-１〜ＷＬ１-１６に電位を供給するための回路である。さらに、ワード線駆動回路１５-１〜１５-１６は、同様にそれぞれ制御ゲート線ＣＧ１〜ＣＧ１６を介して、ローデコーダＲ２〜Ｒｎ内の転送トランジスタＭＮｋ-１〜ＭＮｋ-１６（ｋ＝２、３、…、ｎ）のそれぞれのドレインにも接続されている。
【００４７】
転送トランジスタＭＮ１-１〜ＭＮ１-１６のそれぞれのゲート電極はゲート線Ｇ１に共通に接続されており、このゲート線Ｇ１は高電圧転送回路１６-１に接続されている。高電圧転送回路１６-１には、高電圧源回路１７から高電位転送線ＬＰＩＮを介して高電位が供給されている。ブロックＣ１が選択された場合、高電圧転送回路１６-１は、ワード線駆動回路１５-１〜１５-１６からの供給電位がワード線ＷＬ１-１〜ＷＬ１-１６に転送されるように、ゲート線Ｇ１に十分な電位を供給する。一方、ブロックＣ１が非選択の場合、高電圧転送回路１６-１はゲート線Ｇ１に接地電位を供給する。なお、高電圧源回路１７は、同様に高電位転送線ＬＰＩＮを介して、ローデコーダＲｋ（ｋ＝２、３、…、ｎ）内の高電圧転送回路１６-ｋ（ｋ＝２、３、…、ｎ）にそれぞれ高電位を供給する。
【００４８】
ＮＡＮＤゲート回路ＮＡ１１-１にはアドレス信号addressが入力され、その出力は、インバータＩＶ１１-１を介してデコード信号ＤＥＣ１として選択ゲート線駆動回路１３-１、選択ゲート線駆動回路１４-１、及び高電圧転送回路１６-１にそれぞれ供給されている。
【００４９】
次に、前記半導体記憶装置の動作について説明する。ここでは、ＮＡＮＤセルブロックＣ１〜Ｃｎのうち、ブロックＣ１が選択された場合を述べる。
【００５０】
前述したように、データ消去では、選択されたブロックＣ１内の全てのメモリセルＭＣ１〜ＭＣ１６の制御ゲートに接地電位を与え、非選択のブロックＣ２〜Ｃｎ内の全てのメモリセルＭＣ１〜ＭＣ１６の制御ゲートを浮遊状態にする。さらに、全てのブロックＣ１〜Ｃｎ内の全ての選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎ、ビット線ＢＬ及びソース線ＳＬを浮遊状態として、ｐ形ウェル及びｎ形ウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックＣ１内のメモリセルＭＣ１〜ＭＣ１６においては、浮遊ゲートの電子がウェルに放出され、ブロックＣ１内のメモリセルに記憶されたデータの消去が行われる。
【００５１】
このとき、全てのブロックＣ１〜Ｃｎ内の選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎは、浮遊状態になっているため、容量結合によって消去電位近くまで電位が上昇する。このため、選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎの高電位が選択ゲート線駆動回路１３-１〜１３-ｎ、１４-１〜１４-ｎへ伝わらないように、前記選択ゲート線と選択ゲート線駆動回路とを分離する必要がある。そこで、ゲート線Ｇに電源電位以下の電位を供給し、選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎに接続された全ての転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７をカットオフ状態にする。なお、データ消去を行うアドレスを取り込む動作（データロード）中も、ゲート線Ｇに電源電位以下の電位を与える。
【００５２】
また、図２に示すように、データ書き込みでは、選択されたブロックＣ１内の選択ゲート線駆動回路１３-１から選択ゲート線ＳＧＤ１に電源電位を供給し、選択ゲート線駆動回路１４-１から選択ゲート線ＳＧＳ１に接地電位を供給する。また、図３に示すように、データ読み出しでは、選択されたブロックＣ１内の選択ゲート線駆動回路１３-１から選択ゲート線ＳＧＤ１に読み出し電位（３．５Ｖ程度）を供給し、選択ゲート線駆動回路１４-１から選択ゲート線ＳＧＳ１にも読み出し電位（３．５Ｖ程度）を供給する。一方、非選択のブロックＣ２〜Ｃｎでは、データ書き込み及びデータ読み出しのいずれの場合でも、選択ゲート線ＳＧＤ２〜ＳＧＤｎ、及び選択ゲート線ＳＧＳ２〜ＳＧＳｎに接地電位を供給する。
【００５３】
したがって、データ書き込み及びデータ読み出しの場合、全ての選択ゲート線駆動回路から全ての選択ゲート線にそれぞれ電位を転送するために、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７をオン状態にする必要がある。
【００５４】
この第１の実施の形態では、データ書き込み及びデータ読み出しを行う場合に、選択ブロック、非選択ブロックによらず、待機状態からゲート線Ｇに電源電位より高い一定の昇圧電位を供給することにより、転送トランジスタＭＮ１-０〜ＭＮｎ-０及びＭＮ１-１７〜ＭＮｎ-１７をオン状態にしている。このため、転送トランジスタＭＮ１-０〜ＭＮｎ-０及びＭＮ１-１７〜ＭＮｎ-１７は、電位供給線ＳＧＤＩＮ１〜ＳＧＤＩＮｎ及びＳＧＳＩＮ1〜ＳＧＳＩＮｎの電位を、それぞれの選択ゲート線ＳＧＤ１〜ＳＧＤｎ及びＳＧＳ１〜ＳＧＳｎに遅延することなく転送することが可能になる。また、選択ゲート線駆動回路１３-１、１４-１はブロックＣ１に配置され、選択ゲート線駆動回路１３-２、１４-２はブロックＣ２に配置され、さらに選択ゲート線駆動回路１３-ｋ、１４-ｋ（ｋ＝３、４、…、ｎ）のそれぞれはブロックＣｋ（ｋ＝３、４、…、ｎ）にそれぞれ配置されている。すなわち、選択ゲート線駆動回路及び選択ゲート線駆動回路は、１つのブロックに１組ずつ配置されているため、選択ゲート線駆動回路と選択ゲート線間の配線長を短くでき、配線遅延を低減することができる。これにより、選択ゲート線駆動回路１３-１〜１３-ｎ及び１４-１〜１４-ｎから選択ゲート線ＳＧＤ１〜ＳＧＤｎ及びＳＧＳ１〜ＳＧＳｎへの電位の転送を高速に行うことができ、データ書き込み及びデータ読み出し動作の高速化が可能になる。
【００５５】
図２及び図３に、データ書き込み及びデータ読み出し動作時のタイミングチャートを示す。これらの図からわかるように、データ書き込みでは、選択ゲート線ＳＧＤ１が大きな遅延を生じることなく立ち上がっている。また、データ読み出しでは選択ゲート線ＳＧＤ１、ＳＧＳ１とも、大きな遅延を生じることなく立ち上がっている。
【００５６】
図２２に示す装置では、読み出し動作が、選択ゲート線ＳＧＤ１、ＳＧＳ１に電位を転送する転送トランジスタＭＮ１-０〜ＭＮ１-１７の抵抗、及びこれら転送トランジスタのゲート電極の電位昇圧時間で決まっていた。この第１の実施の形態では、電位制御回路１１により、ゲート線Ｇに待機状態から電源電位より高い一定の昇圧電位を供給し、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電位を待機状態から電源電位より高い一定の昇圧電位に固定することにより、これらの転送トランジスタを低抵抗状態で維持する。これにより、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極の昇圧時間が短縮でき、読み出し動作の高速化が可能となる。
【００５７】
さらに、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電位を電源電位以上の一定の昇圧電位に固定することにより、ゲート電位の充放電回数が減るため、昇圧電位を供給する昇圧電位出力回路１２の供給電荷量を低減できる。このため、昇圧電位出力回路１２の負担を低減でき、消費電流を抑えることができる。
【００５８】
また、選択ゲート線に接続された転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のそれぞれのゲート電極は、ワード線に接続された転送トランジスタＭＮ１-１〜ＭＮ１-１６、…、ＭＮｎ-１〜ＭＮｎ-１６のそれぞれのゲート電極と切り離されている。すなわち、ゲート線Ｇとゲート線Ｇ１とは、異なる配線で形成されている。これにより、ゲート線Ｇは、ゲート線Ｇ１が転送しなければならない高電圧ＶPP（２０Ｖ程度）及び中間電位ＶPPM（１０Ｖ程度）のような高電圧を転送する必要がない。例えば、図２２に示す従来の装置では、データ書き込みの場合、選択ゲート線に電位を転送する転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極にも、ゲート線Ｇ１〜Ｇｎにより高電位（２０Ｖ程度）を供給していたが、この第１の実施の形態では選択ゲート線に電位を転送する転送トランジスタに接続されたゲート線Ｇと、ワード線に電位を転送する転送トランジスタに接続されたゲート線Ｇ１とが別々に設けられているため、ゲート線Ｇは高電位（２０Ｖ程度）を供給する必要がない。これにより、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極に、必要のない高電位（２０Ｖ程度）が供給されるのをなくすことができる。このことからも、昇圧電位出力回路１２の負担を低減でき、消費電流を抑えることができる。
【００５９】
以上説明したようにこの第１の実施の形態によれば、全てのブロックにおける選択ゲート線に電位を転送する転送トランジスタのゲートと、ワード線に電位を転送する転送トランジスタのゲートとを別々に切り離して設けることにより、選択ゲート線に電位を転送する転送トランジスタのゲートに供給する電位を一定にでき、かつ前記転送トランジスタのゲートの充放電回数を低減できる。これにより、選択ゲート線に接続された転送トランジスタのゲートへの安定した電位供給、昇圧回路の負担の低減、消費電流の低減、及び選択ゲート線への電位の高速転送が可能になり、高速動作、特に高速な読み出し動作が可能になる。
【００６０】
さらに、選択ゲート線に電位を転送するの転送トランジスタのゲート電極を全てのブロックで共通に接続し、これらの転送トランジスタにゲート電極には、読み出し待機状態、データ読み出し及びデータ書き込みの場合に、電源電圧より高い所定の昇圧電位を供給することにより、選択ゲート線に電位を転送する転送トランジスタを常に低抵抗状態に維持する。これにより、選択ゲート線駆動回路から選択ゲート線に電位を高速に転送でき、さらに読み出し動作の高速化が可能になる。
【００６１】
また、選択ゲート線駆動回路を各ブロック毎に配置することにより、前記選択ゲート線駆動回路の個々の負荷を低減できると共に、選択ゲート線駆動回路と選択ゲート線間の配線長を短くできるため、配線遅延を低減できる。これにより、選択ゲート線の電位を高速転送でき、選択ゲートトランジスタを高速にオンさせることができるため、読み出し動作の高速化が可能になる。
【００６２】
また、選択ゲート線に電位を転送する転送トランジスタに接続されたゲート線Ｇと、ワード線に電位を転送する転送トランジスタに接続されたゲート線Ｇ１とを別々に切り離して設けることにより、選択ゲート線に電位を転送する転送トランジスタのゲートの充放電回数を低減でき、昇圧電位出力回路の供給負荷の低減及び消費電流の低減が可能になる。また、図２２に示す従来例と比較して、データ書き込み時において、選択ゲート線に電位を転送する転送トランジスタのゲート電位を２０Ｖ程度から６Ｖ程度に低くすることが可能になる。
【００６３】
なお、この第１の実施の形態では、ＮＡＮＤセル型のＥＥＰＲＯＭを例として説明したが、これに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭなどにも適用することができる。
【００６４】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体記憶装置について説明する。
【００６５】
図４、図５及び図８は、第２の実施の形態及びその変形例の半導体記憶装置における選択ゲート線駆動回路及びＮＡＮＤセルの構成を示す回路図である。
【００６６】
図４、図５及び図８に示す選択ゲート線駆動回路は、選択ゲート線に電位を高速に転送する機能を備えている。選択ゲート線に電位を高速に転送するには、高電流駆動トランジスタで回路を構成することが望ましく、この第２の実施の形態においては選択ゲート線駆動回路が高電流駆動トランジスタで構成されている。前記高電流駆動トランジスタとは、ゲート絶縁膜の膜厚が薄いトランジスタであり、接地電位から電源電圧程度までの電位の転送に用いられる。
【００６７】
図４は、１ブロック分の選択ゲート線駆動回路を示し、また簡単のために、メモリセルアレイとして１つのビット線のみを示す。図４は、図２及び図３に示したデータ書き込み及びデータ読み出しの動作を実現するための実施例の１つである。
【００６８】
図４に示すように、直列に接続されたメモリセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤが接続され、メモリセルＭＣ１６のソースには選択ゲートトランジスタＳＳが接続されている。選択ゲートトランジスタＳＤはビット線ＢＬに接続され、選択ゲートトランジスタＳＳはソース線ＳＬに接続されている。
【００６９】
メモリセルトランジスタＭＣ１〜ＭＣ１６のそれぞれのゲート電極には、ワード線ＷＬ１-１〜ＷＬ１-１６がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤのゲート電極には選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳのゲート電極には選択ゲート線ＳＧＳ１が接続されている。
【００７０】
転送トランジスタＭＮ０のソースは選択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ１は、インバータＩＶ２０の出力端に接続されている。転送トランジスタＭＮ１７のソースは選択ゲート線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１は、ＮＯＲゲート回路ＮＲ２０の出力端に接続されている。前記転送トランジスタＭＮ０、ＭＮ１７は、 ゲート絶縁膜の膜厚が厚い高耐圧用トランジスタである。また、転送トランジスタＭＮ０、ＭＮ１７のゲート電極は、ゲート線Ｇに共通に接続されている。前記ゲート線Ｇは、ワード線に電位を転送する転送トランジスタのゲート電極（図示していない）とは切り離されて設けられている。
【００７１】
ＮＡＮＤゲート回路ＮＡ２０にはアドレス信号addressが入力され、その出力はインバータＩＶ２０の入力端、ＮＯＲゲート回路ＮＲ２０の第１入力端にそれぞれ供給されている。前記ＮＯＲゲート回路ＮＲ２０の第２入力端には、制御信号Ｗが入力されている。この制御信号Ｗは、選択ゲート線ＳＧＳ１に供給する電位を制御するための信号である。なお、図４では、選択ゲート線ＳＧＤ１を駆動する選択ゲート線駆動回路は、単なる短絡回路であり、行アドレスデコード信号が直接、電位供給線ＳＧＳＩＮ１に供給されている。前記ＮＡＮＤゲート回路ＮＡ２０とＮＯＲゲート回路ＮＲ２０により、行アドレスデコード回路及び選択ゲート線ＳＧＳ１を駆動する選択ゲート線駆動回路が構成される。
【００７２】
また、前記ＮＡＮＤゲート回路ＮＡ２０、インバータＩＶ２０、ＮＯＲゲート回路ＮＲ２０は、全てゲート絶縁膜の膜厚が薄い、高電流駆動トランジスタで構成されている。ＮＡＮＤゲート回路ＮＡ２０には、行アドレス信号（アドレスはＡk、Ａ(k+1)、…、Ａnとする）が入力され、このＮＡＮＤゲート回路ＮＡ２０の出力がインバータＩＶ２０、ＮＯＲゲート回路ＮＲ２０にそれぞれ入力されている。
【００７３】
このように構成された半導体記憶装置においては、ゲート線Ｇに高電位が供給されると、転送トランジスタＭＮ０がオンし、選択ゲート線ＳＧＤ１に行アドレスのデコード信号が供給される。このデコード信号は、例えばブロックの選択を示すときに電源電位となり、非選択を示すときに接地電位となる。同様に、ゲート線Ｇに高電位が供給されて、転送トランジスタＭＮ１７がオンすると、選択ゲート線ＳＧＳ１には行アドレスの前記デコード信号が出力される。ただし、データ書き込みの場合は、制御信号Ｗを接地電位から電源電位にすることにより、選択ゲート線ＳＧＳを常に接地電位にする。
【００７４】
図４に示すこの第２の実施の形態では、前記第１の実施の形態と同様に、選択ゲート線に電位を転送する転送トランジスタのゲートと、ワード線に電位を転送する転送トランジスタのゲートとを別々に切り離して設け、前記選択ゲート線に電位を転送する転送トランジスタのゲートに電源電位より高い一定の昇圧電位を供給し、前記転送トランジスタを低抵抗で維持していることに加えて、選択ゲートトランジスタのゲートに電位を供給する選択ゲート線駆動回路を高電流駆動のトランジスタで構成しているため、選択ゲートトランジスタのゲートに電源電位あるいは接地電位を高速に転送できる。これは、特に読み出し動作の高速化に有効である。
【００７５】
次に、図５を用いて、前記選択ゲート線駆動回路の変形例について説明する。
【００７６】
図５は、前記選択ゲート線駆動回路の変形例及びＮＡＮＤセルの構成を示す回路図である。図５は、２ブロック分の選択ゲート線駆動回路を示し、またメモリセルアレイとして１つのビット線のみを示す。図５に示す変形例は、前記図４に示す第２の実施の形態において隣接するソース線側の選択ゲート線を共有化したものである。
【００７７】
直列に接続されたメモリセルＭＣ(2m-1)-1〜メモリセルＭＣ(2m-1)-16において、メモリセルＭＣ(2m-1)-1のドレインには選択ゲートトランジスタＳＤ(2m-1)が接続され、メモリセルＭＣ(2m-1)-16のソースには選択ゲートトランジスタＳＳ(2m-1)が接続されている。直列に接続されたメモリセルＭＣ2m-1〜メモリセルＭＣ2m-16において、メモリセルＭＣ2m-16のドレインには選択ゲートトランジスタＳＤ2mが接続され、メモリセルＭＣ2m-1のソースには選択ゲートトランジスタＳＳ2mが接続されている。選択ゲートトランジスタＳＤ(2m-1)、ＳＤ2mは共通にビット線ＢＬに接続され、選択ゲートトランジスタＳＳ(2m-1)、ＳＳ2mは共通にソース線ＳＬに接続されている。
【００７８】
前記メモリセルトランジスタＭＣ(2m-1)-1〜ＭＣ(2m-1)-16のそれぞれのゲート電極には、ワード線ＷＬ(2m-1)-1〜ＷＬ(2m-1)-16がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ(2m-1)のゲート電極には選択ゲート線ＳＧＤ(2m-1)が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ(2m-1)のゲート電極には選択ゲート線ＳＧＳｍが接続されている。前記メモリセルトランジスタＭＣ2m-1〜ＭＣ2m-16のそれぞれのゲート電極には、ワード線ＷＬ2m-1〜ＷＬ2m-16がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ2mのゲート電極には選択ゲート線ＳＧＤ2mが接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ2mのゲート電極には、前記選択ゲート線ＳＧＳmが接続されている。
【００７９】
転送トランジスタＭＮ(2m-1)-0のソースは選択ゲート線ＳＧＤ(2m-1)に接続され、そのドレインは電位供給線ＤＥＣ２に接続されている。この電位供給線ＤＥＣ２は、インバータＩＶ２１の出力端に接続されている。転送トランジスタＭＮm-１７のソースは選択ゲート線ＳＧＳmに接続され、そのドレインは電位供給線ＳＧＳmＩＮに接続されている。この電位供給線ＳＧＳmＩＮは、ＮＡＮＤゲート回路ＮＡ２２の出力端に接続されている。転送トランジスタＭＮ2m-0のソースは選択ゲート線ＳＧＤ2mに接続され、そのドレインは電位供給線ＤＥＣ３に接続されている。この電位供給線ＤＥＣ３は、インバータＩＶ２３の出力端に接続されている。また、転送トランジスタＭＮ(2m-1)-0、ＭＮm-１７、ＭＮ2m-0のそれぞれのゲート電極は、ゲート線Ｇに共通に接続されている。前記転送トランジスタＭＮ(2m-1)-0、ＭＮm-１７、ＭＮ2m-0は、ゲート絶縁膜の膜厚が厚い高耐圧用トランジスタである。
【００８０】
前記ＮＡＮＤゲート回路ＮＡ２０には、アドレス信号address（Ａ(k+1)、Ａ(k+2)、…、Ａn）が入力され、その出力はインバータＩＶ２０を介してＮＡＮＤゲート回路ＮＡ２１、ＮＡ２２、ＮＡ２３のそれぞれの第１入力端に供給されている。前記ＮＡＮＤゲート回路ＮＡ２１の第２入力端には、最下位アドレスＡkがインバータＩＶ２２を介して入力され、ＮＡＮＤゲート回路ＮＡ２３にはそのまま最下位アドレスＡkが入力されている。ＮＡＮＤゲート回路ＮＡ２２には、制御信号Ｗが入力されている。
【００８１】
ＮＡＮＤゲート回路ＮＡ２１の出力は、インバータＩＶ２１を介して電位供給線ＤＥＣ２に供給され、ＮＡＮＤゲート回路ＮＡ２２の出力は電位供給線ＳＧＳmＩＮに供給されている。さらに、ＮＡＮＤゲート回路ＮＡ２３の出力は、インバータＩＶ２３を介して電位供給線ＤＥＣ３に供給されている。なお、前記ＮＡＮＤゲート回路ＮＡ２１とインバータＩＶ２１により、選択ゲート線ＳＧＤ(2m-1)を駆動する選択ゲート線駆動回路が構成され、前記ＮＡＮＤゲート回路ＮＡ２２により、選択ゲート線ＳＧＳmを駆動する選択ゲート線駆動回路が構成される。さらに、ＮＡＮＤゲート回路ＮＡ２３とインバータＩＶ２３により、選択ゲート線ＳＧＤ2mを駆動する選択ゲート線駆動回路が構成される。
【００８２】
このように構成された回路において、前記ＮＡＮＤゲート回路ＮＡ２０〜ＮＡ２３、インバータＩＶ２０〜ＩＶ２３は、全てゲート絶縁膜の膜厚が薄い、高電流駆動トランジスタで構成されている。また、ＮＡＮＤゲート回路ＮＡ２０には、最下位アドレスＡkを除く行アドレス信号（Ａ(k+1)、…、Ａn）が入力され、インバータＩＶ２０からは最下位アドレスを除く行アドレスのデコード信号が電位供給線ＤＥＣ１に供給されている。
【００８３】
前記ＮＡＮＤゲート回路ＮＡ２１の第１入力端には、前記電位供給線ＤＥＣ１を介して最下位アドレスを除く行アドレスのデコード信号が入力され、その第２入力端には最下位アドレスＡkがインバータＩＶ２２を介して入力される。ＮＡＮＤゲート回路ＮＡ２１では、第１、第２入力端に入力された信号の否定論理積が取られ、その結果がインバータＩＶ２１に出力される。そして、インバータＩＶ２１からは、行アドレスのデコード信号が電位供給線ＤＥＣ２に供給される。ＮＡＮＤゲート回路ＮＡ２２の第１入力端には、前記電位供給線ＤＥＣ１を介して最下位アドレスを除く行アドレスのデコード信号が入力され、その第２入力端には制御信号Ｗが入力される。ＮＡＮＤゲート回路ＮＡ２２では、第１、第２入力端に入力された信号の否定論理積が取られ、その結果がＮＡＮＤゲート回路ＮＡ２２から電位供給線ＳＧＳmＩＮに供給される。ＮＡＮＤゲート回路ＮＡ２３の第１入力端には、前記電位供給線ＤＥＣ１を介して最下位アドレスを除く行アドレスのデコード信号が入力され、その第２入力端には最下位アドレスＡkが入力される。ＮＡＮＤゲート回路ＮＡ２３では、第１、第２入力端に入力された信号の否定論理積が取られ、その結果がインバータＩＶ２３に出力される。そして、インバータＩＶ２３からは、行アドレスのデコード信号が電位供給線ＤＥＣ３に供給される。なお、前記最下位アドレスＡkは、隣接するブロックを区別する信号である。
【００８４】
図５に示す変形例では、隣接するソース線側の選択ゲート線を共有化しているため、図４に示す回路に比べて、ローデコーダを構成する素子数を減らすことができる。また、図５に示す選択ゲート線駆動回路による書き込み動作、読み出し動作のタイミングチャートをそれぞれ図６、図７に示す。図６に示すように、データ書き込みにおいてブロックＣ2mが選択された場合、制御信号Ｗを電源電圧にして、ＮＡＮＤゲート回路ＮＡ２２から電位供給線ＳＧＳmＩＮに接地電位を供給する。その他の場合には、待機状態から制御信号Ｗを接地電位にして、ＮＡＮＤゲート回路ＮＡ２２から電位供給線ＳＧＳmＩＮに常に電源電圧を供給する。いずれの場合も、ゲート線Ｇには常に電源電位より高い一定の電位（６Ｖ程度）が供給されて転送トランジスタＭＮm-１７がオン状態になっており、電位供給線ＳＧＳmＩＮの電位が選択ゲート線ＳＧＳmに転送される。書き込み及び読み出し動作における選択ブロックでは、常時、ゲート線Ｇに一定の高電位（６Ｖ程度）が供給されているため、転送トランジスタＭＮm-１７のゲートを充放電する回数が減らせるので、消費電流を低減することができる。さらに、図７に示すように、データ読み出しで選択ブロックの場合、選択ゲート線ＳＧＳmの電位が変動しないため、さらなる読み出し動作の高速化が可能である。
【００８５】
すなわち、図５に示す第２の実施の形態の変形例では、隣接する選択ゲート線を共通接続することにより、回路素子数を低減でき、チップ面積の縮小が可能になる。さらに、ソース線側の選択ゲートトランジスタＳＳ(2m-1)、ＳＳ2mのゲート電極に接続された選択ゲート線ＳＧＳmに、データ書き込みで選択ブロックの場合のみ、電源電位より低い所定の電位（例えば０Ｖ）を供給し、その他の場合には電源電位以上の所定の昇圧電位を供給することにより、データ読み出しにおいて、電位の変化する個所を減らし、読み出し動作の高速化、低電流化が可能となる。
【００８６】
次に、図８を用いて、前記選択ゲート線駆動回路の別の変形例について説明する。図８は、前記選択ゲート線駆動回路の別の変形例及びＮＡＮＤセルの構成を示す回路図である。
【００８７】
この図８は、２ブロック分の選択ゲート線駆動回路を示し、またメモリセルアレイとして１つのビット線のみを示す。図８に示す例は、前記図５に示す例において、インバータＩＶ２０とＮＡＮＤゲート回路ＮＡ２１との間にレベルシフタ２１を追加したものである。これにより、最下位アドレスを除く行アドレスのデコードを行った後で、電源を電源電位から電源電位以上の昇圧電位にレベルシフトしている。その他の構成は、前記図５に示した例と同様である。
【００８８】
図８に示す選択ゲート線駆動回路による読み出し動作、書き込み動作のタイミングチャートをそれぞれ図９、図１０に示す。図８に示す選択ゲート線駆動回路では、動作電源電圧の低い半導体記憶装置の場合でも、レベルシフタ２１を用いて電圧変換を行うことによって、選択ゲートトランジスタＳＤ(2m-1)、ＳＳ(2m-1)、ＳＳ2m、ＳＤ2mのそれぞれのゲートに高電位を転送できる。このため、選択ゲートトランジスタがより低抵抗になり、回路動作が高速化でき、特に読み出し動作の高速化が可能である。
【００８９】
また、レベルシフタには高電圧が供給されているので、レベルシフタに入力される信号が高電位にシフトされる際、ノイズが発生してビット線などの電位を変化させる危険がある。しかし、本願は電位供給線ＤＥＣ２や選択ゲート線ＳＧＤｉ、ＳＧＳｉにレベルシフタが直接接続されるのではなく、電位供給線ＤＥＣ１に接続されている。このため、メモリセルＭＣより遠ざけて設けられているので、ビット線やワード線に与えるノイズの影響を低減できる。もちろん、レベルシフタのノイズが問題とならない場合には、電位供給線ＤＥＣ２や選択ゲート線ＳＧＤｉ、ＳＧＳｉに接続して設けてもよい。
【００９０】
前記第２の実施の形態によれば、選択ゲート線駆動回路を構成するトランジスタをゲート絶縁膜の膜厚が薄いトランジスタ（高電流駆動トランジスタ）で構成しているため、選択ゲート線に高速に電位を転送することができ、読み出し動作のさらなる高速化が可能になる。さらに、ローデコーダから構成されるブロック選択回路にレベルシフト回路を備えることにより、動作電源電位の低電圧化に対応でき、選択ゲート線に電源電位以上の昇圧電位を供給できることにより、選択ゲートトランジスタを低抵抗化して、メモリセルに流れる電流を増加でき、さらに読み出し動作を高速化できる。
【００９１】
なお、図４、図５及び図８に示す第２の実施の形態及びその変形例では、ＮＡＮＤセル型のＥＥＰＲＯＭを例として説明したが、これに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【００９２】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体記憶装置について説明する。
【００９３】
図１１は、第３の実施の形態の半導体記憶装置の基本構成を示す図である。この半導体記憶装置は、選択ゲート線及びビット線に高速に電位を転送する機能を備えている。
【００９４】
図１１に示すように、メモリセルアレイＭＣのビット線側に設けられた選択ゲートトランジスタには、選択ゲート線ＳＧＤ１、ＳＧＤ２、〜、ＳＧＤ（２ｎ）がそれぞれ接続されている。メモリセルアレイＭＣのソース線側に設けられた選択ゲートトランジスタには、選択ゲート線ＳＧＳ１、ＳＧＳ２、〜、ＳＧＳ（２ｎ）がそれぞれ接続されている。選択ゲート線ＳＧＤ１〜ＳＧＤ（２ｎ）及びＳＧＳ１〜ＳＧＳ（２ｎ）とローデコーダ３１との間には、それぞれの選択ゲート線に電位を転送する転送トランジスタ３２が設けられている。
【００９５】
また、全てのカラム側のビット線ＢＬ１〜ＢＬ（２ｍ）とカラムデコーダ等（センスアンプ、ページバッファを含む）３３との間には、ビット線に電位を転送する転送トランジスタ３４が設けられている。
【００９６】
これら転送トランジスタ３２、３４のゲート電極には、ゲート線Ｇ１２が共通に接続されている。このゲート線Ｇ１２は、電位制御回路３５を介して電源電圧以上の昇圧電位を出力する昇圧電位出力回路３６に接続されている。
【００９７】
このように構成された半導体記憶装置において、前記電位制御回路３５は、データ消去あるいはデータロードの場合に電源電位以下の電位をゲート線Ｇ１２に出力し、その他の場合には待機状態から、昇圧電位出力回路３６から供給される電源電位以上の昇圧電位ＶSGHHHをゲート線Ｇ１２に出力する。
【００９８】
図１１に示す半導体記憶装置では、全ブロックの選択ゲート線に接続された転送トランジスタ３２のゲート電極と、全カラムのビット線に接続された転送トランジスタ３４のゲート電極とをゲート線Ｇ１２に共通に接続することにより、ロー方向及びカラム方向の転送トランジスタのゲート電極への電位供給方法を統一することができる。これにより、回路動作を簡略化できると共に、転送トランジスタのゲート電極に電位を供給するための電位制御回路の回路面積を小さくでき、さらには半導体記憶装置のチップ面積を縮小することができる。
【００９９】
なお、この第３の実施の形態では、ＮＡＮＤセル型のＥＥＰＲＯＭを例として説明したが、これに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１００】
［第４の実施の形態］
次に、主にＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、直列接続された複数のメモリセルトランジスタの部分が、単体のメモリセルトランジスタで構成されるデバイスに関して説明を行う。以下、このデバイスを３トランジスタＮＡＮＤ型フラッシュメモリと称する。３トランジスタＮＡＮＤ型フラッシュメモリは、直列接続されたトランジスタ数が少ないので、メモリセルの読み出し電流が大きく、高速読み出しが可能である。この第４の実施の形態は、図１に示した第１の実施の形態におけるＮＡＮＤセルを複数のメモリセルトランジスタから単体のメモリセルに置き換えたものである。
【０１０１】
図１２は、この発明の第４の実施の形態の半導体記憶装置の構成を示すブロック図である。この図１２は、３トランジスタＮＡＮＤ型フラッシュメモリにおけるｎブロック分のローデコーダ及びその制御回路を示している。１ブロック目のＮＡＮＤセル、ローデコーダ及びその制御回路を用いて回路構成を説明する。
【０１０２】
図１２において、トランジスタＭＮ１-０、ＭＮ１-１、ＭＮ１-１７は、ゲート絶縁膜が厚いトランジスタであり、各ノードに高電圧を印加することができる高耐圧用トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎのそれぞれは、ブロックＣ１〜Ｃｎのそれぞれのローデコーダを示している。ブロックＣ１〜Ｃｎのそれぞれは、各ブロック内のメモリセルアレイを示し、図１２では説明を簡単にするために１つのビット線のみを記している。
【０１０３】
図１２に示すように、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１が接続され、メモリセルＭＣ１のソースには選択ゲートトランジスタＳＳ１が接続されている。選択ゲートトランジスタＳＤ１はビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１はソース線ＳＬに接続されている。
【０１０４】
メモリセルトランジスタＭＣ１のゲート電極には、ワード線ＷＬ１が接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極には選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ１のゲート電極には選択ゲート線ＳＧＳ１が接続されている。
【０１０５】
選択ゲート線ＳＧＤ１には、転送トランジスタＭＮ１-０のソースが接続され、選択ゲート線ＳＧＳ１には、転送トランジスタＭＮ１-１７のソースが接続されている。これら転送トランジスタＭＮ１-０、ＭＮ１-１７のゲート電極にはゲート線Ｇが共通に接続され、さらにゲート線Ｇは全てのブロックで共通に接続されている。すなわち、ゲート線Ｇは、全てのブロックＣ１〜Ｃｎの転送トランジスタＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）のゲート電極に共通に接続されている。
【０１０６】
さらに、ゲート線Ｇは、このゲート線Ｇに所定電位を供給する第１昇圧電位制御回路１２Ａに接続されている。第１昇圧電位制御回路１２Ａは、データ消去あるいはデータロードの場合に電源電位以下の電位をゲート線Ｇに出力し、その他の場合には、電源電位より高い昇圧電位をゲート線Ｇに出力する。
【０１０７】
転送トランジスタＭＮ１-０のソースは選択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ１は、選択ゲート線ＳＧＤ１に電位を供給するための選択ゲート線駆動回路１３-１に接続されている。また、転送トランジスタＭＮ１-１７のソースは選択ゲート線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１は、選択ゲート線ＳＧＳ１に電位を供給するための選択ゲート線駆動回路１４-１に接続されている。
【０１０８】
転送トランジスタＭＮ１-１のソースはワード線ＷＬ１に接続され、ドレインは制御ゲート線ＣＧ１を介して、ワード線ＷＬ１に電位を供給するためのワード線駆動回路１５に接続されている。転送トランジスタＭＮ１-１のゲート電極に接続されたゲート線Ｇ１は、高電圧転送回路１６-１に接続されている。高電圧転送回路１６-１には、第２昇圧電位制御路１７Ａより高電位転送線ＬＰＩＮを介して高電位が供給されている。選択されたブロックでは、高電圧転送回路１６-１は、ゲート線Ｇ１に、転送トランジスタＭＮ１-１がワード線駆動回路１５から供給される電位をワード線ＷＬ１に転送するのに十分な電位を供給する。一方、非選択ブロックでは、高電圧転送回路１６-１はゲート線Ｇ１に接地電位を供給する。
【０１０９】
ＮＡＮＤゲート回路ＮＡ１１-１には、アドレス信号addressが入力され、その出力はインバータＩＶ１１-１を介してデコード信号ＤＥＣ１として選択ゲート線駆動回路１３-１、選択ゲート線駆動回路１４-１、及び高電圧転送回路１６-１にそれぞれ供給されている。
【０１１０】
また、前記ワード線駆動回路１５は、ローデコーダＲ１〜Ｒｎ内の転送トランジスタＭＮ１-１〜ＭＮｎ-１にそれぞれ接続されている。また、第２昇圧電位制御路１７Ａは、ローデコーダＲ１〜Ｒｎの高電圧転送回路１６-１〜１６-ｎにそれぞれ接続されている。
【０１１１】
次に、前記半導体記憶装置の動作について説明する。前記第１の実施の形態における動作と同様の部分の説明は省略するものとし、異なる動作部分のみを説明する。
【０１１２】
選択ゲート線ＳＧＤ１、ＳＧＳ１に接続された転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極は、ワード線ＷＬ１に接続された転送トランジスタＭＮ１-１〜ＭＮｎ-１のゲート電極と切り離されている。このため、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７に接続されたゲート線Ｇには、転送トランジスタＭＮ１-１〜ＭＮｎ-１に接続されたゲート線Ｇ１〜Ｇｎが転送しなければならない高電圧ＶPP（２０Ｖ程度）及び中間電位ＶPPM（１０Ｖ程度）のような高電圧を転送する必要がない。このことからも、第１昇圧電位制御回路１２Ａの負担を低減でき、消費電流を抑えることができる。
【０１１３】
以上説明したようにこの第４の実施の形態によれば、全てのブロック内の選択ゲート線に設けられた転送トランジスタのゲートと、ワード線に設けられた転送トランジスタのゲートとを別々に切り離して設けることにより、選択ゲート線に電位を転送する転送トランジスタのゲートに供給する電位を一定にでき、かつこれら転送トランジスタのゲートの充放電回数を低減できる。これにより、選択ゲート線に設けられた転送トランジスタのゲートへの安定した電位供給、昇圧回路の負担の低減、消費電流の低減、及び選択ゲート線への電位の高速転送が可能になり、高速動作、特に高速な読み出し動作が可能になる。
【０１１４】
［第５の実施の形態］
次に、さらに読み出し動作を高速化するために、図１２に示した前記３トランジスタＮＡＮＤ型フラッシュメモリに対して、図１３に示すようなプリチャージシーケンスとリカバリーシーケンスとを並行して行う読み出し方式を採用した場合について説明する。
【０１１５】
直列に複数のメモリセルが接続されたＮＡＮＤ型フラッシュメモリに対して、従来より採用されている読み出し方式では、図１４に示すように、読み出しを行うブロックの各ノード（選択ゲート線、ワード線、及びビット線）を充電する期間と、実際に読み出しを行う期間と、前記各ノードを放電し読み出し前の電位に戻す期間とがそれぞれ別々に設けられている。以下、前記充電する期間をプリチャージシーケンス、読み出しを行う期間をセンスシーケンス、放電する期間をリカバリーシーケンスと称して説明を行う。ＮＡＮＤ型フラッシュメモリに対して、従来より採用されている読み出し方式は、これらのシーケンスが一連の動作として行われている。
【０１１６】
これに対して、図１３に示す読み出し方式では、高速読み出しを行うために、選択ブロックでのプリチャージシーケンスと非選択ブロックでのリカバリーシーケンスとが同時に並行して行われている。プリチャージシーケンスとリカバリーシーケンスを同時に行うために、この読み出し方式では、読み出しの開始を、チップ選択信号/ＣＥが“Ｈ”から“Ｌ”に立ち下がるとき、あるいはチップ選択信号/ＣＥが“Ｌ”でアドレスが切り替わるときとし、読み出しの終了を、チップ選択信号/ＣＥが“Ｌ”から“Ｈ”に立ち上がるときとしている。アドレスが切り替わると、アドレス切り替わり信号ＡＴＤは“Ｌ”から“Ｈ”に立ち上がり、特定の時間が経過すると“Ｈ”から“Ｌ”に立ち下がる。このアドレス切り替わり信号ＡＴＤが“Ｈ”の期間に、プリチャージシーケンスとリカバリーシーケンスとが並行して実行される。
【０１１７】
このような図１３に示す読み出し方式を、図１２に示した３トランジスタＮＡＮＤ型フラッシュメモリに対して採用した場合、以下のような不具合が生じる。
【０１１８】
チップ選択信号/ＣＥが“Ｈ”から“Ｌ”に立ち下がるときに読み出しを開始する場合は、読み出しを行うブロックの各ノードに対してプリチャージシーケンスが終了しているので問題はない。
【０１１９】
しかし、チップ選択信号/ＣＥが“Ｌ”でアドレスが切り替わるときに読み出しを開始する場合は、選択されたブロックの各ノードに対してプリチャージシーケンスを行うと同時に、選択から非選択になったブロックの各ノードに対してリカバリーシーケンスを行わなければならないが、図１２に示した３トランジスタＮＡＮＤ型フラッシュメモリでは、非選択ブロックのワード線ＷＬ１が浮遊状態になっているため、ワード線ＷＬ１に対してリカバリーシーケンスを行うことができない。なお、前記ワード線ＷＬ１が浮遊状態になるのは、非選択ブロックの場合、デコード信号ＤＥＣ１が接地電位となり、高電圧転送回路１６−１から接地電位がゲート線Ｇ１に供給されることにより、転送トランジスタＭＮ１−１がオフするからである。
【０１２０】
前記非選択ブロックのワード線ＷＬ１が浮遊状態になっていると、読み出しのリカバリーシーケンスにおいてドレイン側およびソース側の選択ゲート線ＳＧＤ１、ＳＧＳ１の電位変化（電源電位から接地電位へ）の影響を受けて、ワード線ＷＬ１の対接地容量とワード線の隣接配線間容量との容量結合により、ワード線の電位が負電位に落ちる。この場合、転送トランジスタＭＮ１−１のソースである拡散層（ＷＬ１）と基板とで構成されるｐｎ接合が順方向バイアスとなり、電流を消費する。高速読み出しが必要になるにつれて、あるいはＬＳＩの高集積化、微細化が進むにつれて、この問題は顕著になってくる。ＬＳＩの高集積化、微細化が進むにつれて、配線間距離が小さくなり、配線間容量が増加する一方で、ワード線の対接地容量は、大きく変化しない。これは、メモリセルトランジスタのトンネル酸化膜の膜厚が余り変化せず、メモリセルトランジスタのゲート容量が大きく変化しない傾向があるからである。このため、ワード線の対接地容量とワード線の隣接配線間容量との容量結合による電位変動は大きくなる。さらに、ワード線ＷＬ１の電位が負電位に大きく落ちると、ラッチアップが生じ、チップを破壊するおそれがある。
【０１２１】
さらに、図１２に示した半導体記憶装置での読み出しにおいて、ブロックが非選択ブロックから選択ブロックになった場合、ワード線ＷＬ１の対接地容量とワード線ＷＬ１の隣接配線間容量との容量結合でワード線ＷＬ１の電位が上昇する。前述のように、非選択状態の期間中にワード線ＷＬ１の電位が変動しているので、安定するまでの待機時間がばらつき、読み出し速度がばらついてしまう。すなわち、データ読み出し開始時におけるワード線ＷＬ１の初期電位が、非選択ブロックであった期間における隣接配線の電位変動の影響を受けてばらつき、読み出し速度がばらついてしまう。そのため、読み出し動作の設計が複雑となる。
【０１２２】
特に、３トランジスタＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬ１がドレイン側の選択ゲート線ＳＧＤ１及びソース側の選択ゲート線ＳＧＳ１に挟まれているので、両選択ゲート線の電位変動の影響を受けて、ワード線ＷＬ１の電位が変動しやすい。
【０１２３】
また、３トランジスタＮＡＮＤ型フラッシュメモリは、複数のメモリセルを持つＮＡＮＤ型フラッシュメモリと比較して非選択メモリセルがないので、転送トランジスタＭＮ１−１〜ＭＮｎ−１はデータ読み出し動作において、非選択メモリセルに転送していた読み出し電位（３．５Ｖ程度）を転送する必要がなく、ワード線に接地電位を転送できすればよく、ゲート線Ｇ１に６Ｖもの昇圧電位を供給する必要がない。
【０１２４】
そこで、この第５の実施の形態では、待機状態およびデータ読み出し状態において、全てのワード線に接地電位を供給することにより、両選択ゲート線の電位変動の影響を受けて、ワード線の電位が変動しないようにしている。前記待機状態とは、電源投入後における動作待ちの状態をいう。以下に、第５の実施の形態について説明する。この第５の実施の形態では、前記第４の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略するものとし、異なる構成部分のみを説明する。
【０１２５】
図１５は、この発明の第５の実施の形態の半導体記憶装置の構成を示すブロック図である。
【０１２６】
図１５に示すように、ＮＡＮＤゲート回路ＮＡ１１-１の出力はインバータＩＶ１１-１に出力されると共に、ＮＡＮＤゲート回路ＮＡ１２-１の第１端子に入力される。ＮＡＮＤゲート回路ＮＡ１２-１の第２端子には、このＮＡＮＤゲート回路ＮＡ１２-１の出力を制御する制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ１２-１では、第１端子と、第２端子に入力される信号から否定論理積が取られ、デコード信号Ｓ１として出力される。
【０１２７】
各動作状態におけるブロックＣ１の高電圧転送回路１６-１の入出力信号（ローデコーダＲ１の場合で、デコード信号Ｓ１、ゲート線Ｇ１）を図１６に示す。待機状態およびデータ読み出しでは、制御信号ＸによりＮＡＮＤゲート回路ＮＡ１２-１の第２端子に接地電位を供給する。これにより、待機状態およびデータ読み出しでは、デコード信号Ｓ１は常に電源電位となる。なお、待機状態およびデータ読み出しでは、全てのブロックＣ１〜Ｃｎにおけるデコード信号Ｓ１〜Ｓｎは常に電源電位となる。
【０１２８】
ここで、高電圧転送回路１６-１は、データ書き込みで、かつブロックＣ１が選択された場合以外では、デコード信号Ｓ１の電位をそのままゲート線Ｇ１に出力するように構成されている。よって、データ書き込み以外では、デコード信号Ｓ１が電源電位のとき、高電圧転送回路１６-１からゲート線Ｇ１に電源電位が供給される。これにより、転送トランジスタＭＮ１-１がオンし、ワード線駆動回路１５の電位、例えばデータ読み出しでは接地電位が全てのブロックＣ１〜Ｃｎのワード線ＷＬ１〜ＷＬｎに供給される。
【０１２９】
一方、待機状態およびデータ読み出し以外の状態では、制御信号ＸによりＮＡＮＤゲート回路ＮＡ１２-１の第２端子に電源電位を供給する。これにより、デコード信号Ｓ１はアドレス信号によって決まる信号となる。データ書き込みで、デコード信号Ｓ１が選択を示す信号（電源電位）の場合、高電圧転送回路１６-１は“高電圧Ｖpp（〜２０Ｖ）よりしきい値電圧分高い電圧”以上の電圧をゲート線Ｇ１に供給する。このため、転送トランジスタＭＮ１-１がオンとなり、ワード線ＷＬ１にはワード線駆動回路１５から高電圧Ｖppが供給される。
【０１３０】
図１７は、第５の実施の形態における読み出し時の動作を示すタイミングチャートである。図１３と図１７を比較すると明らかなように、読み出しにおいて、この第５の実施の形態では非選択ブロックのワード線は浮遊状態ではなく接地電位が供給されているので、選択状態から非選択状態になった場合でも、ワード線の電位変動は小さく、かつ変動した電位もすぐに接地電位に回復する。これにより、メモリセルのゲート電極の電位が安定し、読み出し速度のばらつきを抑制できる。
【０１３１】
以上説明したようにこの第５の実施の形態によれば、待機状態およびデータ読み出し状態において、メモリセルのドレイン側及びソース側の両選択ゲート線の電位変動の影響によってワード線の電位が変動しないように、全てのワード線に接地電位を供給することにより、メモリセルのゲート電極の電位が安定化され、読み出し速度のばらつきを抑制することができる。
【０１３２】
なお、この第５の実施の形態では、３トランジスタＮＡＮＤ型フラッシュメモリを例として説明したが、３トランジスタＮＡＮＤ型フラッシュメモリ及び複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１３３】
［第６の実施の形態］
次に、前記第５の実施の形態の変形例である第６の実施の形態について説明する。
【０１３４】
図１８は、第６の実施の形態の半導体記憶装置の構成を示す回路図である。図１８は、２ブロック分の制御回路を示し、またメモリセルアレイとして１つのビット線のみを示す。この第６の実施の形態は、図１５に示した第５の実施の形態において隣接するソース線側の選択ゲート線を共有化したものである。
【０１３５】
図１８に示すように、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１が接続され、メモリセルＭＣ１のソースには選択ゲートトランジスタＳＳ１が接続されている。メモリセルＭＣ２のドレインには選択ゲートトランジスタＳＤ２が接続され、メモリセルＭＣ２のソースには選択ゲートトランジスタＳＳ２が接続されている。選択ゲートトランジスタＳＤ１、ＳＤ２は共通にビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１、ＳＳ２は共通にソース線ＳＬに接続されている。
【０１３６】
前記メモリセルトランジスタＭＣ１のゲート電極には、ワード線ＷＬ１が接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極には、選択ゲート線ＳＧＤ１が接続されている。また、前記メモリセルトランジスタＭＣ２のゲート電極には、ワード線ＷＬ２が接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ２のゲート電極には、選択ゲート線ＳＧＤ２が接続されている。さらに、ソース線ＳＬ側の選択ゲートトランジスタＳＳ１、ＳＳ２のゲート電極には、選択ゲート線ＳＧＳ１が共通に接続されている。
【０１３７】
転送トランジスタＭＮ１-０のソースは選択ゲート線ＳＧＤ１に接続され、そのドレインは電位供給線ＳＧＤＩＮ１線に接続されている。この電位供給線ＳＧＤＩＮ１線は、インバータＩＶ１２-１の出力端に接続されている。転送トランジスタＭＮ１-１７のソースは選択ゲート線ＳＧＳ１に接続され、そのドレインは電位供給線ＳＧＳＩＮ１線に接続されている。この電位供給線ＳＧＳＩＮ１線は、ＮＡＮＤゲート回路ＮＡ１４-１の出力端に接続されている。転送トランジスタＭＮ２-０のソースは選択ゲート線ＳＧＤ２に接続され、そのドレインは電位供給線ＳＧＤＩＮ２線に接続されている。この電位供給線ＳＧＤＩＮ２線は、インバータＩＶ１２-２の出力端に接続されている。転送トランジスタＭＮ１-０、ＭＮ１-１７、ＭＮ２-０のそれぞれのゲート電極は、ゲート線Ｇに共通に接続されている。さらに、ゲート線Ｇは、このゲート線Ｇに所定電位を供給する第１昇圧電位制御回路１２Ａに接続されている。
【０１３８】
転送トランジスタＭＮ１-１のソースはワード線ＷＬ１に接続され、ドレインは制御ゲート線ＣＧ１を介して、ワード線ＷＬ１に電位を供給するためのワード線駆動回路１５に接続されている。転送トランジスタＭＮ１-１のゲート電極にはゲート線Ｇ１が接続され、このゲート線Ｇ１は高電圧転送回路１６-１に接続されている。高電圧転送回路１６-１には、第２昇圧電位制御回路１７Ａより高電位転送線ＬＰＩＮを介して高電位が供給されている。
【０１３９】
また、転送トランジスタＭＮ２-１のソースはワード線ＷＬ２に接続され、ドレインは制御ゲート線ＣＧ１を介して、ワード線ＷＬ２に電位を供給するためのワード線駆動回路１５に接続されている。転送トランジスタＭＮ２-１のゲート電極にはゲート線Ｇ２が接続され、このゲート線Ｇ２は高電圧転送回路１６-２に接続されている。高電圧転送回路１６-２には、第２昇圧電位制御回路１７Ａより高電位転送線ＬＰＩＮを介して高電位が供給されている。
【０１４０】
ＮＡＮＤゲート回路ＮＡ１１-１には、アドレス信号address（Ａ(k+1)、Ａ(k+2)、…、Ａn）が入力され、その出力はインバータＩＶ１１-１を介してＮＡＮＤゲート回路ＮＡ１３-１、ＮＡ１４-１、ＮＡ１３-２のそれぞれの第１入力端に供給されている。前記ＮＡＮＤゲート回路ＮＡ１３-１の第２入力端には、インバータＩＶ１３-１を介して最下位アドレスＡkが入力され、ＮＡＮＤゲート回路ＮＡ１３-２の第２入力端にはそのまま最下位アドレスＡkが入力されている。
【０１４１】
前記ＮＡＮＤゲート回路ＮＡ１３-１の出力はインバータＩＶ１２-１に入力されると共に、ＮＡＮＤゲート回路ＮＡ１２-１の第１入力端に入力される。ＮＡＮＤゲート回路ＮＡ１２-１の第２入力端には、このＮＡＮＤゲート回路ＮＡ１２-１の出力を制御する制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ１２-１では、第１入力端と、第２入力端に入力される信号から否定論理積が取られ、その演算結果が高電圧転送回路１６-１に出力される。
【０１４２】
前記ＮＡＮＤゲート回路ＮＡ１３-２の出力はインバータＩＶ１２-２に入力されると共に、ＮＡＮＤゲート回路ＮＡ１２-２の第１入力端に入力される。ＮＡＮＤゲート回路ＮＡ１２-２の第２入力端には、このＮＡＮＤゲート回路ＮＡ１２-２の出力を制御する前記制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ１２-２では、第１入力端と、第２入力端に入力される信号から否定論理積が取られ、その演算結果が高電圧転送回路１６-２に出力される。
【０１４３】
前記ＮＡＮＤゲート回路ＮＡ１４-１の第２入力端には、このＮＡＮＤゲート回路ＮＡ１４-１の出力を制御する制御信号Ｗが入力される。ＮＡＮＤゲート回路ＮＡ１４-１では、第１入力端と、第２入力端に入力される信号から否定論理積が取られ、その演算結果が電位供給線ＳＧＳＩＮ１に出力される。
【０１４４】
なお、前記ＮＡＮＤゲート回路ＮＡ１３-１とインバータＩＶ１２-１により、選択ゲート線ＳＧＤ１を駆動する選択ゲート線駆動回路１３-１が構成される。前記ＮＡＮＤゲート回路ＮＡ１３-２とインバータＩＶ１２-２により、選択ゲート線ＳＧＤ２を駆動する選択ゲート線駆動回路１３-２が構成される。また、前記ＮＡＮＤゲート回路ＮＡ１４-１により、選択ゲート線ＳＧＳ１を駆動する選択ゲート線駆動回路１４-１が構成される。
【０１４５】
前述した第５の実施の形態では、ソース線側の選択ゲート線は、読み出し動作において、非選択ブロックから選択ブロックになった場合に、接地電位から電源電位に昇圧していた。これに対し、この第６の実施の形態では、待機状態から全てのソース線側の選択ゲート線ＳＧＳ１に電源電位を供給し、データ書き込みにおいて選択ブロックに係る場合のみ、ソース線側の選択ゲート線ＳＧＳ１の電位を電源電位から接地電位にする。
【０１４６】
図１９は、前記半導体記憶装置における読み出し時の動作を示すタイミングチャートである。図１７と図１９を比較すると明らかなように、読み出し動作における選択ブロックではソース線側の選択ゲート線ＳＧＳ１に電位変化がないので、ワード線ＷＬ１の電位変動が小さくなる。これにより、メモリセルのゲート電極の電位変動が抑制され、読み出し速度が向上する。また、図１８に示す第６の実施の形態では、前記第５の実施の形態と比較して、ＮＡＮＤゲート回路ＮＡ１１-１、インバータＩＶ１１-１から構成されるアドレスデコード回路の素子数を減らすことができる。
【０１４７】
以上説明したようにこの第６の実施の形態によれば、待機状態およびデータ読み出し状態において、全てのワード線に接地電位を供給し、かつ待機状態から全てのソース線側の選択ゲート線に電源電位を供給して、ソース線側の選択ゲート線の電位変動の影響によってワード線の電位が変動しないようにすることにより、メモリセルのゲート電極の電位が安定化され、読み出し速度を向上させることができる。
【０１４８】
なお、この第６の実施の形態では、３トランジスタＮＡＮＤ型フラッシュメモリを例として説明したが、３トランジスタＮＡＮＤ型フラッシュメモリ及び複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１４９】
［第７の実施の形態］
次に、前記第５の実施の形態の別の変形例である第７の実施の形態について説明する。
【０１５０】
図２０は、この発明の第７の実施の形態の半導体記憶装置の構成を示す回路図である。図２０は、２ブロック分の選択ゲート線駆動回路を示し、またメモリセルアレイとして１つのビット線のみを示す。この第７の実施の形態は、図１８に示した第６の実施の形態において、アドレスデコード回路と選択ゲート線駆動回路および高電圧転送回路間に、すなわちインバータＩＶ１１-１とＮＡＮＤゲート回路ＮＡ１３-１との間にレベルシフタ２１を追加したものである。これにより、最下位アドレスＡkを除く行アドレスのデコードを行った後で、電源を電源電位Ｖddより高い昇圧電位Ｖsgにレベルシフトする。その他の構成は、図１８に示した第６の実施の形態と同様である。
【０１５１】
以下に、第１ブロック部分を参照して説明する。各動作状態におけるブロックＣ１の高電圧転送回路１６-１の入出力信号（デコード信号Ｓ１、ゲート線Ｇ１）を図２１に示す。待機状態およびデータ読み出しでは、レベルシフトされたデコード信号Ｓ１（昇圧電位Ｖsg）が高電圧転送回路１６-１からゲート線Ｇ１に供給される。これにより、転送トランジスタＭＮ１-１のゲート電圧が電源電位Ｖddより大きくなり、この転送トランジスタＭＮ１-１がより低抵抗になり、ワード線ＷＬ１に接地電位を転送する駆動力が大きくなる。その結果、データ読み出し動作において、選択ブロックのワード線の電位変動が小さくなり、ワード線の電位を高速に接地電位に回復させることができる。
【０１５２】
さらに、この半導体記憶装置では、動作電源電圧が低い半導体記憶装置の場合でも、転送トランジスタＭＮ１-０、ＭＮ１-１７を介して選択ゲートトランジスタＳＤ１、ＳＳ１のゲート電極にそれぞれ高電位を転送できる。このため、選択ゲートトランジスタがより低抵抗になり、回路動作が高速化でき、特に読み出し動作の高速化が可能である。
【０１５３】
以上説明したようにこの第７の実施の形態によれば、アドレスデコード回路と選択ゲート線駆動回路および高電圧転送回路間にレベルシフタを設けることにより、ワード線に電位を転送するトランジスタのゲート電位を高くしてトランジスタの抵抗を下げ、データ読み出しのプリチャージシーケンス及びリカバリーシーケンスにおいて、高速にワード線を接地電位に回復させ、読み出し速度を向上することができる。さらに、待機状態およびデータ読み出し状態において、全てのワード線に接地電位を供給し、かつ待機状態から全てのソース線側の選択ゲート線に電源電位（レベルシフタを用いた場合は電源電位より高い昇圧電位）を供給して、選択ゲート線の電位変動の影響によってワード線の電位が変動しないようにしている。これにより、メモリセルのゲート電極の電位が安定化され、読み出し速度を向上させることができる。
【０１５４】
なお、この第７の実施の形態では、３トランジスタＮＡＮＤ型フラッシュメモリを例として説明したが、３トランジスタＮＡＮＤ型フラッシュメモリ及び複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１５５】
また、前記第５〜第７の実施の形態の半導体記憶装置は、以下のような効果を有している。
【０１５６】
ワード線の電位を安定化することができ、読み出し速度を高速化、均一化できる。
【０１５７】
ワード線に、ソースが接続されている電位転送トランジスタにおいて、ソースの拡散層と基板で構成されるｐｎ接合が順方向バイアスとなることで生じる基板電流を低減でき、これにより消費電流を低減できる。今後、ＬＳＩの高集積化、微細化が進むにつれて、前記基板電流は増大し、チップ破壊につながるラッチアップ耐量が減少する傾向にあるが、これら実施の形態ではラッチアップ耐量を確保することができる。
【０１５８】
データ読み出しの動作開始時におけるワード線の初期電位を均一化でき、読み出し動作に関連する回路の設計を容易にできる。
【０１５９】
以上のように、前記第５〜第７の実施の形態では、ラッチアップ耐量が確保でき、さらに低消費電流で高速読み出しが可能である。また、３トランジスタＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されたＮＡＮＤ型フラッシュメモリと比較すると非選択メモリセルがないので、ワード線の転送トランジスタは、データ読み出し動作において、非選択メモリセルに転送していた読み出し電位（３．５Ｖ程度）を転送する必要がなく、ワード線に接地電位を転送できればよい。従って、ワード線の転送トランジスタのゲートには、６Ｖもの昇圧電位を供給する必要がなく、昇圧回路及びその制御回路を縮小することができ、回路面積を縮小することができる。
【０１６０】
【発明の効果】
以上述べたようにこの発明によれば、消費電流を抑えることができ、さらに選択ゲート線に高速に電位を供給できると共に、読み出し動作を高速化できる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図２】前記第１の実施の形態の半導体記憶装置におけるデータ書き込み時の動作を示すタイミングチャートである。
【図３】前記第１の実施の形態の半導体記憶装置におけるデータ読み出し時の動作を示すタイミングチャートである。
【図４】この発明の第２の実施の形態の半導体記憶装置における選択ゲート線駆動回路の構成を示す回路図である。
【図５】前記第２の実施の形態の半導体記憶装置における変形例の選択ゲート線駆動回路の構成を示す回路図である。
【図６】図５に示す回路におけるデータ書き込み時の動作を示すタイミングチャートである。
【図７】図５に示す回路におけるデータ読み出し時の動作を示すタイミングチャートである。
【図８】前記第２の実施の形態の半導体記憶装置における別の変形例の選択ゲート線駆動回路の構成を示す回路図である。
【図９】図８に示す回路におけるデータ書き込み時の動作を示すタイミングチャートである。
【図１０】図８に示す回路におけるデータ読み出し時の動作を示すタイミングチャートである。
【図１１】この発明の第３の実施の形態の半導体記憶装置の基本構成を示す図である。
【図１２】この発明の第４の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図１３】３トランジスタＮＡＮＤ型フラッシュメモリに対して、プリチャージシーケンスとリカバリーシーケンスとを並行して行う読み出し方式の動作を示すタイミングチャートである。
【図１４】ＮＡＮＤ型フラッシュメモリに対して、プリチャージシーケンス、センスシーケンス、リカバリーシーケンスを一連の動作として行う読み出し方式の動作を示すタイミングチャートである。
【図１５】この発明の第５の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図１６】前記半導体記憶装置内の高電圧転送回路の入出力信号を示す図表である。
【図１７】前記第５の実施の形態の半導体記憶装置におけるデータ読み出し時の動作を示すタイミングチャートである。
【図１８】この発明の第６の実施の形態の半導体記憶装置の構成を示す回路図である。
【図１９】前記第６の実施の形態の半導体記憶装置におけるデータ読み出し時の動作を示すタイミングチャートである
【図２０】この発明の第７の実施の形態の半導体記憶装置の構成を示す回路図である。
【図２１】前記半導体記憶装置内の高電圧転送回路の入出力信号を示す図表である。
【図２２】従来におけるＮＡＮＤセルの選択ゲート線及びワード線に電位を供給するための回路構成を示す図である。
【図２３】図２２に示す回路におけるデータ書き込みの動作を示すタイミングチャートである。
【図２４】図２２に示す回路におけるデータ読み出しの動作を示すタイミングチャートである。
【図２５】図２２に示す回路におけるデータ消去の動作を示すタイミングチャートである。
【符号の説明】
１１…電位制御回路
１２…昇圧電位出力回路
１３-１〜１３-ｎ…選択ゲート線駆動回路
１４-１〜１４-ｎ…選択ゲート線駆動回路
１５-１〜１５-１６…ワード線駆動回路
１６-１〜１６-ｎ…高電圧転送回路
１７…高電圧源回路
ＢＬ…ビット線
Ｃ１〜Ｃｎ…メモリセルアレイ
Ｇ、Ｇ１…ゲート線
ＩＶ１１-１〜ＩＶ１１-ｎ…インバータ
ＭＣ１〜ＭＣ１６…メモリセル
ＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）…転送トランジスタ
ＭＮｋ-１〜ＭＮｋ-１６（ｋ＝１、２、…、ｎ）…転送トランジスタ
ＮＡ１１-１〜ＮＡ１１-ｎ…ＮＡＮＤゲート回路
Ｒ１〜Ｒｎ…ローデコーダ
ＳＤ１、ＳＳ１…選択ゲートトランジスタ
ＳＧＤ１、ＳＧＳ１…選択ゲート線
ＳＬ…ソース線
ＷＬ１-１〜ＷＬ１-１６…ワード線
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に電気的書き換えが可能なＮＡＮＤメモリセル型のＥＥＰＲＯＭに関するものである。
【０００２】
【従来の技術】
従来より、半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのなかでも、メモリセルを複数個直列に接続してＮＡＮＤメモリセル・ブロックを構成するＮＡＮＤセル型のＥＥＰＲＯＭは、高集積化ができるものとして注目されている。
【０００３】
ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有し、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。このようなＮＡＮＤセルがマトリクス状に配列されてメモリセルアレイが構成される。
【０００４】
メモリセルアレイは、ｐ形基板上に形成されたｐ形ウェル内に集積形成される。まず、ｐ形基板上にｎ形ウェルが形成され、さらにｎ形ウェル内にメモリセルアレイを集積形成するためのｐ形ウェルが形成される。
【０００５】
列方向に並ぶメモリセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側のソースは選択ゲートトランジスタを介して共通ソース線（基準電位配線）に接続されている。メモリセルトランジスタの制御ゲートはワード線に共通接続され、選択ゲートトランジスタのゲートは選択ゲート線に共通接続されている。
【０００６】
次に、ＮＡＮＤセル型ＥＥＰＲＯＭの動作について説明する。ここでは、メモリセルトランジスタとして、ｎチャネルのトランジスタを用いた場合を例に取る。
【０００７】
データ書き込みは次のように行われる。データ書き込みでは、ビット線から最も離れた位置のメモリセルから順に、データの書き込みが行われる。選択されたメモリセルの制御ゲートには、高電圧Ｖpp（２０Ｖ程度）が印加され、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電位ＶppM（１０Ｖ程度）が印加される。ビット線には、データに応じて０Ｖ（例えば“１”）または中間電位（例えば“０”）が与えられる。ビット線側の選択ゲート線には電源電位が与えられ、ソース線側の選択ゲート線には接地電位が与えられる。このとき、ビット線の電位は、選択ゲートトランジスタ及び非選択メモリセルを通して選択メモリセルのドレインまで伝達される。
【０００８】
ビット線に０Ｖが与えられたとき（書き込みデータがあるとき、すなわちデータが“１”のとき）、その電位は選択メモリセルのドレインまで伝達されて、選択メモリセルのゲートとドレインとの間に高電界がかかる。このため、ドレイン（基板）から浮遊ゲートに電子注入が生じる（電子がトンネル注入される）。これにより、選択メモリセルのしきい値は正方向にシフトする。
【０００９】
一方、ビット線に中間電位が与えられたとき（書き込むべきデータがないとき、すなわちデータが“０”のとき）は、電子の注入が起こらず、従ってしきい値は変化せずに負にとどまる。
【００１０】
次に、データ消去は次のように行われる。
【００１１】
まず、選択されたＮＡＮＤセルブロックでは、ブロック内の全てのメモリセルの制御ゲートに接地電位を与え、また非選択のＮＡＮＤセルブロックではブロック内の全てのメモリセルの制御ゲート、全ての選択ゲート線、ビット線及びソース線を浮遊状態とする。そして、ｐ形ウェル及びｎ形ウェルに、高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロック内のメモリセルの浮遊ゲートから電子がウェルに放出され、ブロック内のメモリセルのデータが消去される。
【００１２】
このとき、非選択のＮＡＮＤセルブロック内のメモリセルの制御ゲート、選択ゲート線、ビット線及びソース線もまた、容量結合によって消去電位近くまで電位が上昇する。例えば、選択ゲート線の場合は、選択ゲートトランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合によって消去電位（２０Ｖ程度）近くまで電位が上昇する。
【００１３】
次に、データ読み出しは次のように行われる。
【００１４】
まず、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲート線を読み出し電位（３．５Ｖ程度）として、非選択メモリセルトランジスタ及び選択ゲートトランジスタをオンさせる。このときにビット線に流れる電流を読むことにより、“０”あるいは“１”の判別がなされる。
【００１５】
以上のように、選択ゲート線、前記制御ゲートに接続されたワード線には、データ書き込み、データ消去、データ読み出しのそれぞれのモードにおいて、異なる電位が供給される。
【００１６】
図２２は、ＮＡＮＤセル（ｎブロック分）の選択ゲート線及びワード線に電位を供給するための回路構成を示している。
【００１７】
図２２において、トランジスタＭＮ１-０〜ＭＮ１-１９は、ゲート絶縁膜が厚いトランジスタであり、各ノードに高電圧を印加することができる高耐圧用トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎの各々は、ブロックＣ１〜Ｃｎの各々の行選択手段（ローデコーダ）を示している。ブロックＣ１〜Ｃｎは、各ブロック内のメモリセルアレイを示し、図２２では説明を簡単にするために１つのビット線のみを記している。以下、１ブロック目の回路を用いて説明する。
【００１８】
直列に接続されたメモリセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１の電流通路の一端が接続され、メモリセルＭＣ１６のソースには選択ゲートトランジスタＳＳ１の電流通路の一端が接続されている。選択ゲートトランジスタＳＤ１の電流通路の他端はビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１の電流通路の他端はソース線ＳＬに接続されている。
【００１９】
前記選択ゲートトランジスタＳＤ１のゲートは選択ゲート線ＳＧＤ１に接続され、選択ゲートトランジスタＳＳ１のゲートは選択ゲート線ＳＧＳ１に接続されている。また、メモリセルＭＣ１〜ＭＣ１６のそれぞれのゲートは、ワード線ＷＬ１-１〜ＷＬ１-１６にそれぞれ接続されている。
【００２０】
ビット線ＢＬ側の選択ゲート線ＳＧＤ１は、転送トランジスタＭＮ１-０の電流通路の一端に接続され、この電流通路の他端は選択ゲート線ＳＧＤを介して選択ゲート線電位制御回路５１に接続されている。ワード線ＷＬ１-１〜ＷＬ１-１６の各々は、転送トランジスタＭＮ１-１〜ＭＮ１-１６の各々の電流通路の一端にそれぞれ接続され、これら電流通路の他端は制御ゲート線ＣＧ１〜ＣＧ１６の各々を介してワード線駆動回路５２−１〜５２−１６にそれぞれ接続されている。さらに、ソース線ＳＬ側の選択ゲート線ＳＧＳ１は、転送トランジスタＭＮ１-１７の電流通路の一端に接続され、この電流通路の他端は選択ゲート線ＳＧＳを介して選択ゲート線電位制御回路５３に接続されている。
【００２１】
前記選択ゲート線電位制御回路５１は、選択ゲート線ＳＧＤ１に電位を供給するための回路である。また、ワード線駆動回路５２−１〜５２−１６は、ワード線ＷＬ１-１〜ＷＬ１-１６に電位を供給するための回路であり、選択ゲート線電位制御回路５３は選択ゲート線ＳＧＳ１に電位を供給するための回路である。
【００２２】
また、転送トランジスタＭＮ１-０〜ＭＮ１-１７のゲートは、ゲート線Ｇ１に共通に接続され、このゲート線Ｇ１は高電圧転送回路５４-１に接続されている。高電圧転送回路５４-１には、高電圧源回路５５から転送線ＬＰＩＮを介して電源電位より高い電位が供給されている。ＮＡＮＤゲート回路ＮＡ５１-１にはアドレス信号addressが入力され、その出力はインバータＩＶ５１-１を介してアドレス信号のデコード信号ＤＥＣ１として高電圧転送回路５４-１に供給されている。
【００２３】
トランジスタＭＮ１-１８のソースは選択ゲート線ＳＧＤ１に接続され、トランジスタＭＮ１-１９のソースは選択ゲート線ＳＧＳ１に接続されている。トランジスタＭＮ１-１８及びトランジスタＭＮ１-１９のドレインは、選択線ＳＧＤＳを介して選択駆動回路５６に接続されている。トランジスタＭＮ１-１８及びＭＮ１-１９のゲートには、ＮＡＮＤゲート回路ＮＡ５１-１の出力で、アドレスデコード信号の反転出力が供給されている。前記選択駆動回路５６は、データ消去の場合には電源電位ＶCCを選択ゲート線ＳＧＤ１、ＳＧＳ１に供給し、それ以外の場合には接地電位Ｖssを選択ゲート線ＳＧＤ１、ＳＧＳ１に供給する。
【００２４】
また、高電圧転送回路５４-１は、ブロックＣ１が選択された場合、データ書き込み、データ消去、データ読み出しのそれぞれのモードに応じて、ゲート線Ｇ１に、転送トランジスタＭＮ１-０〜ＭＮ１-１７がオンするのに十分な電源電位以上の電位を供給する。これにより、転送トランジスタＭＮ１-０は、選択ゲート線電位制御回路５１の出力電位を選択ゲート線ＳＧＤ１に転送する。転送トランジスタＭＮ１-１〜ＭＮ１-１６は、ワード線駆動回路５２−１〜５２−１６の出力電位をワード線ＷＬ１-１〜ＷＬ１-１６に転送する。さらに、転送トランジスタＭＮ１-１７は、選択ゲート線電位制御回路５３の出力電位を選択ゲート線ＳＧＳ１に転送する。高電圧転送回路５４-１は、ブロックＣ１が非選択の場合、ゲート線Ｇ１に接地電位を与える。これにより、転送トランジスタＭＮ１-０〜ＭＮ１-１７はカットオフされる。
【００２５】
また、前記転送トランジスタＭＮ１-０〜ＭＮ１-１７、ＭＮ１-１８、及びＭＮ１-１９に高耐圧用トランジスタを用いているのは、データ消去の場合に、これらトランジスタのソース（選択ゲート線あるいは非選択ブロックのワード線）が容量接合によって消去電位程度（２０Ｖ程度）まで電位が持ち上がるからである。
【００２６】
図２３〜図２５は、図２２に示す回路におけるデータ書き込み、データ読み出し、及びデータ消去のそれぞれの動作を示すタイミングチャートである。
【００２７】
高電圧源回路５５には、データ書き込み時に２０Ｖ程度、データ読み出し時に３．５Ｖ程度、データ消去時に電源電圧というように異なる電位が設定され、これら異なる電位が高電圧転送回路５４-１に供給される。この高電圧転送回路５４-１はアドレスデコード信号ＤＥＣ１により制御されており、ブロックＣ１が選択された場合には高電圧転送回路５４-１の出力がゲート線Ｇ１を介して転送トランジスタＭＮ１-０〜ＭＮ１-１７の各々のゲート電極に供給される。これにより、選択ゲート線電位制御回路５１の出力電位が選択ゲート線ＳＧＤ１に転送され、選択ゲート線電位制御回路５３の出力電位が選択ゲート線ＳＧＳ１に転送される。さらに、ワード線駆動回路５２−１〜５２−１６の出力電位がワード線ＷＬ１-１〜ＷＬ１-１６に転送される。
【００２８】
ブロックＣ１が非選択の場合、高電圧転送回路５４-１はゲート線Ｇ１に接地電位を供給する。これにより、転送トランジスタＭＮ１-０〜ＭＮ１-１７はカットオフされ、選択ゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ１-１〜ＷＬ１-１６は浮遊状態になる。このとき、転送トランジスタＭＮ１-１８、ＭＮ１-１９がオンされ、選択ゲート線ＳＧＤ１、ＳＧＳ１に選択駆動回路５６からの出力電位が供給される。
【００２９】
【発明が解決しようとする課題】
前述したように、図２２に示す半導体記憶装置では、ブロックＣ１が選択された場合、データ書き込み、データ読み出し、データ消去の各モードに応じて、選択ゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ１-１〜ＷＬ１-１６に供給される電位が異なる。転送トランジスタＭＮ１-０〜ＭＮ１-１７はこれら選択ゲート線ＳＧＤ１、ＳＧＳ１、ワード線ＷＬ１-１〜ＷＬ１-１６へ電位を転送するためのトランジスタであり、転送トランジスタＭＮ１-０〜ＭＮ１-１７のゲート電極にはゲート線Ｇ１が共通に接続されている。このため、ブロックＣ１が選択された場合、データ書き込み、データ読み出し、データ消去の各モードに応じて、ゲート線Ｇ１には一律に異なる電位が供給されることになる。一方、ブロックＣ１が非選択の場合、ゲート線Ｇ１には接地電位が供給される。
【００３０】
したがって、各モードにおいてブロックＣ１が選択、非選択となった場合、ゲート線Ｇ１に対して、接地電位から各モードの動作電位へ昇圧する充電と、この動作電位から接地電位へ低下させる放電とを繰り返すことになる。このため、ゲート線Ｇ１の充放電に時間がかかり、かつ電流を消費するという問題がある。また、選択ゲート線ＳＧＤ１、ＳＧＳ１へ電位を転送するためのトランジスタのゲート電極と、ワード線ＷＬ１-１〜ＷＬ１-１６へ電位を転送するためのトランジスタのゲート電極とがゲート線Ｇ１に共通に接続されているため、選択ゲート線ＳＧＤ１、ＳＧＳ１に必要のない電位を供給しなければならないという問題もある。
【００３１】
また、データ消去においては、基板もしくはウェルに消去電位（２０Ｖ程度）を印加する。このため、浮遊状態にある選択ゲート線ＳＧＤ１、ＳＧＳ１の電位が容量結合により消去電位程度（２０Ｖ程度）になることから、転送トランジスタＭＮ１-０〜ＭＮ１-１７には高耐圧用トランジスタ（低電流駆動トランジスタ）を用いている。データ読み出し、データ書き込みの場合には、ＮＡＮＤセルブロックが選択される毎に、転送トランジスタＭＮ１-０〜ＭＮ１-１７のゲートを昇圧している。しかし、前記転送トランジスタＭＮ１-０〜ＭＮ１-１７は、高耐圧用トランジスタでありサイズが大きいため、動作が遅く、これら転送トランジスタがオンするまでに時間がかかる。したがって、選択ゲート線ＳＧＤ１、ＳＧＳ１及びワード線ＷＬ１-１〜ＷＬ１-１６に、電位を高速に転送することができないという問題がある。例えば、２５６ＭビットのＮＡＮＤセル型ＥＥＰＲＯＭの場合は、データ読み出し時間が選択ゲート線に接続された転送トランジスタの抵抗、すなわちトランジスタのサイズで決まってしまう。
【００３２】
また、選択ゲート線駆動回路５１、５３内にも前記高耐圧用トランジスタ（低電流駆動トランジスタ）を用いていること、選択ゲート線駆動回路を全ブロックのＮＡＮＤセルで共通に使用しているために転送トランジスタＭＮ１-０、ＭＮ１-１７までの配線長が長く、配線遅延が大きいことなどから選択ゲート線ＳＧＤ１、ＳＧＳ１に電位を高速に供給できないという問題がある。
【００３３】
そこでこの発明は、前記課題に鑑みてなされたものであり、消費電流を抑えると共に、選択ゲート線に高速に電位を供給でき、読み出し速度を高速化できる半導体記憶装置を提供することを目的とする。
【００３４】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る第１の半導体記憶装置は、情報を記憶するメモリセルと、前記メモリセルに接続された選択ゲートトランジスタと、前記メモリセルを選択するための選択回路と、前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路とを具備し、前記第１の電位制御回路は、読み出し待機状態及び読み出し状態において前記第１のゲート線に電源電位より高い所定電位を供給することを特徴とする。
【００３５】
また、この発明に係る第２の半導体記憶装置は、情報を記憶するメモリセルと、前記メモリセルに接続された選択ゲートトランジスタと、前記メモリセルを選択するための選択回路と、前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路とを具備し、前記選択ゲートトランジスタに接続されたビット線と、前記ビット線に電流通路の一端が接続され、前記ビット線の電位を検知しデータ読み出し動作を行うセンスアンプに前記電流通路の他端が接続された第３の転送トランジスタとをさらに具備し、前記第３の転送トランジスタのゲートは前記第１の転送トランジスタのゲートが接続された前記第１のゲート線に接続されていることを特徴とする。
【００３６】
また、この発明に係る第３の半導体記憶装置は、情報を記憶する１個のメモリセルの両端に選択ゲートトランジスタが接続されたメモリセルユニットと、前記メモリセルユニットを選択するための選択回路と、前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路とを具備し、前記第１の電位制御回路は、読み出し待機状態及び読み出し状態において前記第１のゲート線に電源電位より高い所定電位を供給し、前記読み出し待機状態では、前記電圧供給回路は前記第２のゲート線に電位を供給して全ての前記メモリセルユニット内の前記メモリセルの制御ゲートに接続されている前記第２の転送トランジスタを導通状態にし、前記ワード線駆動回路は全ての前記メモリセルの制御ゲートに読み出しを行うための電位を供給することを特徴とする。
【００３７】
また、この発明に係る第４の半導体記憶装置は、情報を記憶するメモリセルと、前記メモリセルに接続された選択ゲートトランジスタと、前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、前記第１の転送トランジスタのゲートに接続された第１のゲート線と、前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路とを具備することを特徴とする。
【００３８】
【発明の実施の形態】
この発明の実施の形態の半導体記憶装置について、ＮＡＮＤセル型のＥＥＰＲＯＭを例に取り以下に説明する。
【００３９】
［第１の実施の形態］
図１は、この発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。この図１は、ＮＡＮＤセル型のＥＥＰＲＯＭにおけるＮＡＮＤセルｎブロック分のローデコーダ及びその制御回路を示している。１ブロック目のＮＡＮＤセル、ローデコーダ及びその制御回路を用いて回路構成を説明する。
【００４０】
図１において、トランジスタＭＮ１-０〜ＭＮ１-１７は、ゲート絶縁膜が厚いトランジスタであり、各ノードに高電圧を印加することができる高耐圧用トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎは各ブロックのローデコーダを示している。Ｃ１〜Ｃｎは各ブロックのメモリセルアレイを示し、図１では説明を簡単にするために１つのビット線のみを記している。
【００４１】
直列に接続されたメモリセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１が接続され、メモリセルＭＣ１６のソースには選択ゲートトランジスタＳＳ１が接続されている。選択ゲートトランジスタＳＤ１はビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１はソース線ＳＬに接続されている。
【００４２】
メモリセルトランジスタＭＣ１〜ＭＣ１６のそれぞれのゲート電極には、ワード線ＷＬ１−１〜ＷＬ１−１６がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極には選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ１のゲート電極には選択ゲート線ＳＧＳ１が接続されている。
【００４３】
選択ゲート線ＳＧＤ１、ＳＧＳ１にそれぞれ接続された転送トランジスタＭＮ１-０、ＭＮ１-１７のゲート線Ｇは、ＮＡＮＤセルブロックＣ１〜Ｃｎで共通に接続されている。すなわち、ゲート線Ｇは、全てのＮＡＮＤセルブロックＣ１〜Ｃｎ内の転送トランジスタＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）のゲート電極に共通に接続されている。
【００４４】
さらに、ゲート線Ｇは、電位制御回路１１を介して、この電位制御回路１１に電源電位以上の所定電位を供給する昇圧電位出力回路１２に接続されている。電位制御回路１１は、データ消去あるいはデータロードの場合に電源電位以下の電位をゲート線Ｇに出力し、その他の場合には、電源電位より高い所定の昇圧電位をゲート線Ｇに出力する。なお、ここでのデータロードは、データ消去を行うアドレスを取り込む動作をいう。
【００４５】
転送トランジスタＭＮ１-０のソースは選択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ１は、選択ゲート線ＳＧＤ１に電位を供給するための選択ゲート線駆動回路１３-１に接続されている。また、転送トランジスタＭＮ１-１７のソースは選択ゲート線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１は、選択ゲート線ＳＧＳ１に電位を供給するための選択ゲート線駆動回路１４-１に接続されている。
【００４６】
転送トランジスタＭＮ１-１〜ＭＮ１-１６のそれぞれのソースはワード線ＷＬ１-１〜ＷＬ１-１６にそれぞれ接続されている。ワード線駆動回路１５-１〜１５-１６は、それぞれ制御ゲート線ＣＧ１〜ＣＧ１６を介して転送トランジスタＭＮ１-１〜ＭＮ１-１６のそれぞれのドレインに接続されている。前記ワード線駆動回路１５-１〜１５-１６は、ワード線ＷＬ１-１〜ＷＬ１-１６に電位を供給するための回路である。さらに、ワード線駆動回路１５-１〜１５-１６は、同様にそれぞれ制御ゲート線ＣＧ１〜ＣＧ１６を介して、ローデコーダＲ２〜Ｒｎ内の転送トランジスタＭＮｋ-１〜ＭＮｋ-１６（ｋ＝２、３、…、ｎ）のそれぞれのドレインにも接続されている。
【００４７】
転送トランジスタＭＮ１-１〜ＭＮ１-１６のそれぞれのゲート電極はゲート線Ｇ１に共通に接続されており、このゲート線Ｇ１は高電圧転送回路１６-１に接続されている。高電圧転送回路１６-１には、高電圧源回路１７から高電位転送線ＬＰＩＮを介して高電位が供給されている。ブロックＣ１が選択された場合、高電圧転送回路１６-１は、ワード線駆動回路１５-１〜１５-１６からの供給電位がワード線ＷＬ１-１〜ＷＬ１-１６に転送されるように、ゲート線Ｇ１に十分な電位を供給する。一方、ブロックＣ１が非選択の場合、高電圧転送回路１６-１はゲート線Ｇ１に接地電位を供給する。なお、高電圧源回路１７は、同様に高電位転送線ＬＰＩＮを介して、ローデコーダＲｋ（ｋ＝２、３、…、ｎ）内の高電圧転送回路１６-ｋ（ｋ＝２、３、…、ｎ）にそれぞれ高電位を供給する。
【００４８】
ＮＡＮＤゲート回路ＮＡ１１-１にはアドレス信号addressが入力され、その出力は、インバータＩＶ１１-１を介してデコード信号ＤＥＣ１として選択ゲート線駆動回路１３-１、選択ゲート線駆動回路１４-１、及び高電圧転送回路１６-１にそれぞれ供給されている。
【００４９】
次に、前記半導体記憶装置の動作について説明する。ここでは、ＮＡＮＤセルブロックＣ１〜Ｃｎのうち、ブロックＣ１が選択された場合を述べる。
【００５０】
前述したように、データ消去では、選択されたブロックＣ１内の全てのメモリセルＭＣ１〜ＭＣ１６の制御ゲートに接地電位を与え、非選択のブロックＣ２〜Ｃｎ内の全てのメモリセルＭＣ１〜ＭＣ１６の制御ゲートを浮遊状態にする。さらに、全てのブロックＣ１〜Ｃｎ内の全ての選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎ、ビット線ＢＬ及びソース線ＳＬを浮遊状態として、ｐ形ウェル及びｎ形ウェルに高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロックＣ１内のメモリセルＭＣ１〜ＭＣ１６においては、浮遊ゲートの電子がウェルに放出され、ブロックＣ１内のメモリセルに記憶されたデータの消去が行われる。
【００５１】
このとき、全てのブロックＣ１〜Ｃｎ内の選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎは、浮遊状態になっているため、容量結合によって消去電位近くまで電位が上昇する。このため、選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎの高電位が選択ゲート線駆動回路１３-１〜１３-ｎ、１４-１〜１４-ｎへ伝わらないように、前記選択ゲート線と選択ゲート線駆動回路とを分離する必要がある。そこで、ゲート線Ｇに電源電位以下の電位を供給し、選択ゲート線ＳＧＤ１〜ＳＧＤｎ、ＳＧＳ１〜ＳＧＳｎに接続された全ての転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７をカットオフ状態にする。なお、データ消去を行うアドレスを取り込む動作（データロード）中も、ゲート線Ｇに電源電位以下の電位を与える。
【００５２】
また、図２に示すように、データ書き込みでは、選択されたブロックＣ１内の選択ゲート線駆動回路１３-１から選択ゲート線ＳＧＤ１に電源電位を供給し、選択ゲート線駆動回路１４-１から選択ゲート線ＳＧＳ１に接地電位を供給する。また、図３に示すように、データ読み出しでは、選択されたブロックＣ１内の選択ゲート線駆動回路１３-１から選択ゲート線ＳＧＤ１に読み出し電位（３．５Ｖ程度）を供給し、選択ゲート線駆動回路１４-１から選択ゲート線ＳＧＳ１にも読み出し電位（３．５Ｖ程度）を供給する。一方、非選択のブロックＣ２〜Ｃｎでは、データ書き込み及びデータ読み出しのいずれの場合でも、選択ゲート線ＳＧＤ２〜ＳＧＤｎ、及び選択ゲート線ＳＧＳ２〜ＳＧＳｎに接地電位を供給する。
【００５３】
したがって、データ書き込み及びデータ読み出しの場合、全ての選択ゲート線駆動回路から全ての選択ゲート線にそれぞれ電位を転送するために、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７をオン状態にする必要がある。
【００５４】
この第１の実施の形態では、データ書き込み及びデータ読み出しを行う場合に、選択ブロック、非選択ブロックによらず、待機状態からゲート線Ｇに電源電位より高い一定の昇圧電位を供給することにより、転送トランジスタＭＮ１-０〜ＭＮｎ-０及びＭＮ１-１７〜ＭＮｎ-１７をオン状態にしている。このため、転送トランジスタＭＮ１-０〜ＭＮｎ-０及びＭＮ１-１７〜ＭＮｎ-１７は、電位供給線ＳＧＤＩＮ１〜ＳＧＤＩＮｎ及びＳＧＳＩＮ1〜ＳＧＳＩＮｎの電位を、それぞれの選択ゲート線ＳＧＤ１〜ＳＧＤｎ及びＳＧＳ１〜ＳＧＳｎに遅延することなく転送することが可能になる。また、選択ゲート線駆動回路１３-１、１４-１はブロックＣ１に配置され、選択ゲート線駆動回路１３-２、１４-２はブロックＣ２に配置され、さらに選択ゲート線駆動回路１３-ｋ、１４-ｋ（ｋ＝３、４、…、ｎ）のそれぞれはブロックＣｋ（ｋ＝３、４、…、ｎ）にそれぞれ配置されている。すなわち、選択ゲート線駆動回路及び選択ゲート線駆動回路は、１つのブロックに１組ずつ配置されているため、選択ゲート線駆動回路と選択ゲート線間の配線長を短くでき、配線遅延を低減することができる。これにより、選択ゲート線駆動回路１３-１〜１３-ｎ及び１４-１〜１４-ｎから選択ゲート線ＳＧＤ１〜ＳＧＤｎ及びＳＧＳ１〜ＳＧＳｎへの電位の転送を高速に行うことができ、データ書き込み及びデータ読み出し動作の高速化が可能になる。
【００５５】
図２及び図３に、データ書き込み及びデータ読み出し動作時のタイミングチャートを示す。これらの図からわかるように、データ書き込みでは、選択ゲート線ＳＧＤ１が大きな遅延を生じることなく立ち上がっている。また、データ読み出しでは選択ゲート線ＳＧＤ１、ＳＧＳ１とも、大きな遅延を生じることなく立ち上がっている。
【００５６】
図２２に示す装置では、読み出し動作が、選択ゲート線ＳＧＤ１、ＳＧＳ１に電位を転送する転送トランジスタＭＮ１-０〜ＭＮ１-１７の抵抗、及びこれら転送トランジスタのゲート電極の電位昇圧時間で決まっていた。この第１の実施の形態では、電位制御回路１１により、ゲート線Ｇに待機状態から電源電位より高い一定の昇圧電位を供給し、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電位を待機状態から電源電位より高い一定の昇圧電位に固定することにより、これらの転送トランジスタを低抵抗状態で維持する。これにより、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極の昇圧時間が短縮でき、読み出し動作の高速化が可能となる。
【００５７】
さらに、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電位を電源電位以上の一定の昇圧電位に固定することにより、ゲート電位の充放電回数が減るため、昇圧電位を供給する昇圧電位出力回路１２の供給電荷量を低減できる。このため、昇圧電位出力回路１２の負担を低減でき、消費電流を抑えることができる。
【００５８】
また、選択ゲート線に接続された転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のそれぞれのゲート電極は、ワード線に接続された転送トランジスタＭＮ１-１〜ＭＮ１-１６、…、ＭＮｎ-１〜ＭＮｎ-１６のそれぞれのゲート電極と切り離されている。すなわち、ゲート線Ｇとゲート線Ｇ１とは、異なる配線で形成されている。これにより、ゲート線Ｇは、ゲート線Ｇ１が転送しなければならない高電圧ＶPP（２０Ｖ程度）及び中間電位ＶPPM（１０Ｖ程度）のような高電圧を転送する必要がない。例えば、図２２に示す従来の装置では、データ書き込みの場合、選択ゲート線に電位を転送する転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極にも、ゲート線Ｇ１〜Ｇｎにより高電位（２０Ｖ程度）を供給していたが、この第１の実施の形態では選択ゲート線に電位を転送する転送トランジスタに接続されたゲート線Ｇと、ワード線に電位を転送する転送トランジスタに接続されたゲート線Ｇ１とが別々に設けられているため、ゲート線Ｇは高電位（２０Ｖ程度）を供給する必要がない。これにより、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極に、必要のない高電位（２０Ｖ程度）が供給されるのをなくすことができる。このことからも、昇圧電位出力回路１２の負担を低減でき、消費電流を抑えることができる。
【００５９】
以上説明したようにこの第１の実施の形態によれば、全てのブロックにおける選択ゲート線に電位を転送する転送トランジスタのゲートと、ワード線に電位を転送する転送トランジスタのゲートとを別々に切り離して設けることにより、選択ゲート線に電位を転送する転送トランジスタのゲートに供給する電位を一定にでき、かつ前記転送トランジスタのゲートの充放電回数を低減できる。これにより、選択ゲート線に接続された転送トランジスタのゲートへの安定した電位供給、昇圧回路の負担の低減、消費電流の低減、及び選択ゲート線への電位の高速転送が可能になり、高速動作、特に高速な読み出し動作が可能になる。
【００６０】
さらに、選択ゲート線に電位を転送するの転送トランジスタのゲート電極を全てのブロックで共通に接続し、これらの転送トランジスタにゲート電極には、読み出し待機状態、データ読み出し及びデータ書き込みの場合に、電源電圧より高い所定の昇圧電位を供給することにより、選択ゲート線に電位を転送する転送トランジスタを常に低抵抗状態に維持する。これにより、選択ゲート線駆動回路から選択ゲート線に電位を高速に転送でき、さらに読み出し動作の高速化が可能になる。
【００６１】
また、選択ゲート線駆動回路を各ブロック毎に配置することにより、前記選択ゲート線駆動回路の個々の負荷を低減できると共に、選択ゲート線駆動回路と選択ゲート線間の配線長を短くできるため、配線遅延を低減できる。これにより、選択ゲート線の電位を高速転送でき、選択ゲートトランジスタを高速にオンさせることができるため、読み出し動作の高速化が可能になる。
【００６２】
また、選択ゲート線に電位を転送する転送トランジスタに接続されたゲート線Ｇと、ワード線に電位を転送する転送トランジスタに接続されたゲート線Ｇ１とを別々に切り離して設けることにより、選択ゲート線に電位を転送する転送トランジスタのゲートの充放電回数を低減でき、昇圧電位出力回路の供給負荷の低減及び消費電流の低減が可能になる。また、図２２に示す従来例と比較して、データ書き込み時において、選択ゲート線に電位を転送する転送トランジスタのゲート電位を２０Ｖ程度から６Ｖ程度に低くすることが可能になる。
【００６３】
なお、この第１の実施の形態では、ＮＡＮＤセル型のＥＥＰＲＯＭを例として説明したが、これに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭなどにも適用することができる。
【００６４】
［第２の実施の形態］
次に、この発明の第２の実施の形態の半導体記憶装置について説明する。
【００６５】
図４、図５及び図８は、第２の実施の形態及びその変形例の半導体記憶装置における選択ゲート線駆動回路及びＮＡＮＤセルの構成を示す回路図である。
【００６６】
図４、図５及び図８に示す選択ゲート線駆動回路は、選択ゲート線に電位を高速に転送する機能を備えている。選択ゲート線に電位を高速に転送するには、高電流駆動トランジスタで回路を構成することが望ましく、この第２の実施の形態においては選択ゲート線駆動回路が高電流駆動トランジスタで構成されている。前記高電流駆動トランジスタとは、ゲート絶縁膜の膜厚が薄いトランジスタであり、接地電位から電源電圧程度までの電位の転送に用いられる。
【００６７】
図４は、１ブロック分の選択ゲート線駆動回路を示し、また簡単のために、メモリセルアレイとして１つのビット線のみを示す。図４は、図２及び図３に示したデータ書き込み及びデータ読み出しの動作を実現するための実施例の１つである。
【００６８】
図４に示すように、直列に接続されたメモリセルＭＣ１〜ＭＣ１６において、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤが接続され、メモリセルＭＣ１６のソースには選択ゲートトランジスタＳＳが接続されている。選択ゲートトランジスタＳＤはビット線ＢＬに接続され、選択ゲートトランジスタＳＳはソース線ＳＬに接続されている。
【００６９】
メモリセルトランジスタＭＣ１〜ＭＣ１６のそれぞれのゲート電極には、ワード線ＷＬ１-１〜ＷＬ１-１６がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤのゲート電極には選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳのゲート電極には選択ゲート線ＳＧＳ１が接続されている。
【００７０】
転送トランジスタＭＮ０のソースは選択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ１は、インバータＩＶ２０の出力端に接続されている。転送トランジスタＭＮ１７のソースは選択ゲート線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１は、ＮＯＲゲート回路ＮＲ２０の出力端に接続されている。前記転送トランジスタＭＮ０、ＭＮ１７は、 ゲート絶縁膜の膜厚が厚い高耐圧用トランジスタである。また、転送トランジスタＭＮ０、ＭＮ１７のゲート電極は、ゲート線Ｇに共通に接続されている。前記ゲート線Ｇは、ワード線に電位を転送する転送トランジスタのゲート電極（図示していない）とは切り離されて設けられている。
【００７１】
ＮＡＮＤゲート回路ＮＡ２０にはアドレス信号addressが入力され、その出力はインバータＩＶ２０の入力端、ＮＯＲゲート回路ＮＲ２０の第１入力端にそれぞれ供給されている。前記ＮＯＲゲート回路ＮＲ２０の第２入力端には、制御信号Ｗが入力されている。この制御信号Ｗは、選択ゲート線ＳＧＳ１に供給する電位を制御するための信号である。なお、図４では、選択ゲート線ＳＧＤ１を駆動する選択ゲート線駆動回路は、単なる短絡回路であり、行アドレスデコード信号が直接、電位供給線ＳＧＳＩＮ１に供給されている。前記ＮＡＮＤゲート回路ＮＡ２０とＮＯＲゲート回路ＮＲ２０により、行アドレスデコード回路及び選択ゲート線ＳＧＳ１を駆動する選択ゲート線駆動回路が構成される。
【００７２】
また、前記ＮＡＮＤゲート回路ＮＡ２０、インバータＩＶ２０、ＮＯＲゲート回路ＮＲ２０は、全てゲート絶縁膜の膜厚が薄い、高電流駆動トランジスタで構成されている。ＮＡＮＤゲート回路ＮＡ２０には、行アドレス信号（アドレスはＡk、Ａ(k+1)、…、Ａnとする）が入力され、このＮＡＮＤゲート回路ＮＡ２０の出力がインバータＩＶ２０、ＮＯＲゲート回路ＮＲ２０にそれぞれ入力されている。
【００７３】
このように構成された半導体記憶装置においては、ゲート線Ｇに高電位が供給されると、転送トランジスタＭＮ０がオンし、選択ゲート線ＳＧＤ１に行アドレスのデコード信号が供給される。このデコード信号は、例えばブロックの選択を示すときに電源電位となり、非選択を示すときに接地電位となる。同様に、ゲート線Ｇに高電位が供給されて、転送トランジスタＭＮ１７がオンすると、選択ゲート線ＳＧＳ１には行アドレスの前記デコード信号が出力される。ただし、データ書き込みの場合は、制御信号Ｗを接地電位から電源電位にすることにより、選択ゲート線ＳＧＳを常に接地電位にする。
【００７４】
図４に示すこの第２の実施の形態では、前記第１の実施の形態と同様に、選択ゲート線に電位を転送する転送トランジスタのゲートと、ワード線に電位を転送する転送トランジスタのゲートとを別々に切り離して設け、前記選択ゲート線に電位を転送する転送トランジスタのゲートに電源電位より高い一定の昇圧電位を供給し、前記転送トランジスタを低抵抗で維持していることに加えて、選択ゲートトランジスタのゲートに電位を供給する選択ゲート線駆動回路を高電流駆動のトランジスタで構成しているため、選択ゲートトランジスタのゲートに電源電位あるいは接地電位を高速に転送できる。これは、特に読み出し動作の高速化に有効である。
【００７５】
次に、図５を用いて、前記選択ゲート線駆動回路の変形例について説明する。
【００７６】
図５は、前記選択ゲート線駆動回路の変形例及びＮＡＮＤセルの構成を示す回路図である。図５は、２ブロック分の選択ゲート線駆動回路を示し、またメモリセルアレイとして１つのビット線のみを示す。図５に示す変形例は、前記図４に示す第２の実施の形態において隣接するソース線側の選択ゲート線を共有化したものである。
【００７７】
直列に接続されたメモリセルＭＣ(2m-1)-1〜メモリセルＭＣ(2m-1)-16において、メモリセルＭＣ(2m-1)-1のドレインには選択ゲートトランジスタＳＤ(2m-1)が接続され、メモリセルＭＣ(2m-1)-16のソースには選択ゲートトランジスタＳＳ(2m-1)が接続されている。直列に接続されたメモリセルＭＣ2m-1〜メモリセルＭＣ2m-16において、メモリセルＭＣ2m-16のドレインには選択ゲートトランジスタＳＤ2mが接続され、メモリセルＭＣ2m-1のソースには選択ゲートトランジスタＳＳ2mが接続されている。選択ゲートトランジスタＳＤ(2m-1)、ＳＤ2mは共通にビット線ＢＬに接続され、選択ゲートトランジスタＳＳ(2m-1)、ＳＳ2mは共通にソース線ＳＬに接続されている。
【００７８】
前記メモリセルトランジスタＭＣ(2m-1)-1〜ＭＣ(2m-1)-16のそれぞれのゲート電極には、ワード線ＷＬ(2m-1)-1〜ＷＬ(2m-1)-16がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ(2m-1)のゲート電極には選択ゲート線ＳＧＤ(2m-1)が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ(2m-1)のゲート電極には選択ゲート線ＳＧＳｍが接続されている。前記メモリセルトランジスタＭＣ2m-1〜ＭＣ2m-16のそれぞれのゲート電極には、ワード線ＷＬ2m-1〜ＷＬ2m-16がそれぞれ接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ2mのゲート電極には選択ゲート線ＳＧＤ2mが接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ2mのゲート電極には、前記選択ゲート線ＳＧＳmが接続されている。
【００７９】
転送トランジスタＭＮ(2m-1)-0のソースは選択ゲート線ＳＧＤ(2m-1)に接続され、そのドレインは電位供給線ＤＥＣ２に接続されている。この電位供給線ＤＥＣ２は、インバータＩＶ２１の出力端に接続されている。転送トランジスタＭＮm-１７のソースは選択ゲート線ＳＧＳmに接続され、そのドレインは電位供給線ＳＧＳmＩＮに接続されている。この電位供給線ＳＧＳmＩＮは、ＮＡＮＤゲート回路ＮＡ２２の出力端に接続されている。転送トランジスタＭＮ2m-0のソースは選択ゲート線ＳＧＤ2mに接続され、そのドレインは電位供給線ＤＥＣ３に接続されている。この電位供給線ＤＥＣ３は、インバータＩＶ２３の出力端に接続されている。また、転送トランジスタＭＮ(2m-1)-0、ＭＮm-１７、ＭＮ2m-0のそれぞれのゲート電極は、ゲート線Ｇに共通に接続されている。前記転送トランジスタＭＮ(2m-1)-0、ＭＮm-１７、ＭＮ2m-0は、ゲート絶縁膜の膜厚が厚い高耐圧用トランジスタである。
【００８０】
前記ＮＡＮＤゲート回路ＮＡ２０には、アドレス信号address（Ａ(k+1)、Ａ(k+2)、…、Ａn）が入力され、その出力はインバータＩＶ２０を介してＮＡＮＤゲート回路ＮＡ２１、ＮＡ２２、ＮＡ２３のそれぞれの第１入力端に供給されている。前記ＮＡＮＤゲート回路ＮＡ２１の第２入力端には、最下位アドレスＡkがインバータＩＶ２２を介して入力され、ＮＡＮＤゲート回路ＮＡ２３にはそのまま最下位アドレスＡkが入力されている。ＮＡＮＤゲート回路ＮＡ２２には、制御信号Ｗが入力されている。
【００８１】
ＮＡＮＤゲート回路ＮＡ２１の出力は、インバータＩＶ２１を介して電位供給線ＤＥＣ２に供給され、ＮＡＮＤゲート回路ＮＡ２２の出力は電位供給線ＳＧＳmＩＮに供給されている。さらに、ＮＡＮＤゲート回路ＮＡ２３の出力は、インバータＩＶ２３を介して電位供給線ＤＥＣ３に供給されている。なお、前記ＮＡＮＤゲート回路ＮＡ２１とインバータＩＶ２１により、選択ゲート線ＳＧＤ(2m-1)を駆動する選択ゲート線駆動回路が構成され、前記ＮＡＮＤゲート回路ＮＡ２２により、選択ゲート線ＳＧＳmを駆動する選択ゲート線駆動回路が構成される。さらに、ＮＡＮＤゲート回路ＮＡ２３とインバータＩＶ２３により、選択ゲート線ＳＧＤ2mを駆動する選択ゲート線駆動回路が構成される。
【００８２】
このように構成された回路において、前記ＮＡＮＤゲート回路ＮＡ２０〜ＮＡ２３、インバータＩＶ２０〜ＩＶ２３は、全てゲート絶縁膜の膜厚が薄い、高電流駆動トランジスタで構成されている。また、ＮＡＮＤゲート回路ＮＡ２０には、最下位アドレスＡkを除く行アドレス信号（Ａ(k+1)、…、Ａn）が入力され、インバータＩＶ２０からは最下位アドレスを除く行アドレスのデコード信号が電位供給線ＤＥＣ１に供給されている。
【００８３】
前記ＮＡＮＤゲート回路ＮＡ２１の第１入力端には、前記電位供給線ＤＥＣ１を介して最下位アドレスを除く行アドレスのデコード信号が入力され、その第２入力端には最下位アドレスＡkがインバータＩＶ２２を介して入力される。ＮＡＮＤゲート回路ＮＡ２１では、第１、第２入力端に入力された信号の否定論理積が取られ、その結果がインバータＩＶ２１に出力される。そして、インバータＩＶ２１からは、行アドレスのデコード信号が電位供給線ＤＥＣ２に供給される。ＮＡＮＤゲート回路ＮＡ２２の第１入力端には、前記電位供給線ＤＥＣ１を介して最下位アドレスを除く行アドレスのデコード信号が入力され、その第２入力端には制御信号Ｗが入力される。ＮＡＮＤゲート回路ＮＡ２２では、第１、第２入力端に入力された信号の否定論理積が取られ、その結果がＮＡＮＤゲート回路ＮＡ２２から電位供給線ＳＧＳmＩＮに供給される。ＮＡＮＤゲート回路ＮＡ２３の第１入力端には、前記電位供給線ＤＥＣ１を介して最下位アドレスを除く行アドレスのデコード信号が入力され、その第２入力端には最下位アドレスＡkが入力される。ＮＡＮＤゲート回路ＮＡ２３では、第１、第２入力端に入力された信号の否定論理積が取られ、その結果がインバータＩＶ２３に出力される。そして、インバータＩＶ２３からは、行アドレスのデコード信号が電位供給線ＤＥＣ３に供給される。なお、前記最下位アドレスＡkは、隣接するブロックを区別する信号である。
【００８４】
図５に示す変形例では、隣接するソース線側の選択ゲート線を共有化しているため、図４に示す回路に比べて、ローデコーダを構成する素子数を減らすことができる。また、図５に示す選択ゲート線駆動回路による書き込み動作、読み出し動作のタイミングチャートをそれぞれ図６、図７に示す。図６に示すように、データ書き込みにおいてブロックＣ2mが選択された場合、制御信号Ｗを電源電圧にして、ＮＡＮＤゲート回路ＮＡ２２から電位供給線ＳＧＳmＩＮに接地電位を供給する。その他の場合には、待機状態から制御信号Ｗを接地電位にして、ＮＡＮＤゲート回路ＮＡ２２から電位供給線ＳＧＳmＩＮに常に電源電圧を供給する。いずれの場合も、ゲート線Ｇには常に電源電位より高い一定の電位（６Ｖ程度）が供給されて転送トランジスタＭＮm-１７がオン状態になっており、電位供給線ＳＧＳmＩＮの電位が選択ゲート線ＳＧＳmに転送される。書き込み及び読み出し動作における選択ブロックでは、常時、ゲート線Ｇに一定の高電位（６Ｖ程度）が供給されているため、転送トランジスタＭＮm-１７のゲートを充放電する回数が減らせるので、消費電流を低減することができる。さらに、図７に示すように、データ読み出しで選択ブロックの場合、選択ゲート線ＳＧＳmの電位が変動しないため、さらなる読み出し動作の高速化が可能である。
【００８５】
すなわち、図５に示す第２の実施の形態の変形例では、隣接する選択ゲート線を共通接続することにより、回路素子数を低減でき、チップ面積の縮小が可能になる。さらに、ソース線側の選択ゲートトランジスタＳＳ(2m-1)、ＳＳ2mのゲート電極に接続された選択ゲート線ＳＧＳmに、データ書き込みで選択ブロックの場合のみ、電源電位より低い所定の電位（例えば０Ｖ）を供給し、その他の場合には電源電位以上の所定の昇圧電位を供給することにより、データ読み出しにおいて、電位の変化する個所を減らし、読み出し動作の高速化、低電流化が可能となる。
【００８６】
次に、図８を用いて、前記選択ゲート線駆動回路の別の変形例について説明する。図８は、前記選択ゲート線駆動回路の別の変形例及びＮＡＮＤセルの構成を示す回路図である。
【００８７】
この図８は、２ブロック分の選択ゲート線駆動回路を示し、またメモリセルアレイとして１つのビット線のみを示す。図８に示す例は、前記図５に示す例において、インバータＩＶ２０とＮＡＮＤゲート回路ＮＡ２１との間にレベルシフタ２１を追加したものである。これにより、最下位アドレスを除く行アドレスのデコードを行った後で、電源を電源電位から電源電位以上の昇圧電位にレベルシフトしている。その他の構成は、前記図５に示した例と同様である。
【００８８】
図８に示す選択ゲート線駆動回路による読み出し動作、書き込み動作のタイミングチャートをそれぞれ図９、図１０に示す。図８に示す選択ゲート線駆動回路では、動作電源電圧の低い半導体記憶装置の場合でも、レベルシフタ２１を用いて電圧変換を行うことによって、選択ゲートトランジスタＳＤ(2m-1)、ＳＳ(2m-1)、ＳＳ2m、ＳＤ2mのそれぞれのゲートに高電位を転送できる。このため、選択ゲートトランジスタがより低抵抗になり、回路動作が高速化でき、特に読み出し動作の高速化が可能である。
【００８９】
また、レベルシフタには高電圧が供給されているので、レベルシフタに入力される信号が高電位にシフトされる際、ノイズが発生してビット線などの電位を変化させる危険がある。しかし、本願は電位供給線ＤＥＣ２や選択ゲート線ＳＧＤｉ、ＳＧＳｉにレベルシフタが直接接続されるのではなく、電位供給線ＤＥＣ１に接続されている。このため、メモリセルＭＣより遠ざけて設けられているので、ビット線やワード線に与えるノイズの影響を低減できる。もちろん、レベルシフタのノイズが問題とならない場合には、電位供給線ＤＥＣ２や選択ゲート線ＳＧＤｉ、ＳＧＳｉに接続して設けてもよい。
【００９０】
前記第２の実施の形態によれば、選択ゲート線駆動回路を構成するトランジスタをゲート絶縁膜の膜厚が薄いトランジスタ（高電流駆動トランジスタ）で構成しているため、選択ゲート線に高速に電位を転送することができ、読み出し動作のさらなる高速化が可能になる。さらに、ローデコーダから構成されるブロック選択回路にレベルシフト回路を備えることにより、動作電源電位の低電圧化に対応でき、選択ゲート線に電源電位以上の昇圧電位を供給できることにより、選択ゲートトランジスタを低抵抗化して、メモリセルに流れる電流を増加でき、さらに読み出し動作を高速化できる。
【００９１】
なお、図４、図５及び図８に示す第２の実施の形態及びその変形例では、ＮＡＮＤセル型のＥＥＰＲＯＭを例として説明したが、これに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【００９２】
［第３の実施の形態］
次に、この発明の第３の実施の形態の半導体記憶装置について説明する。
【００９３】
図１１は、第３の実施の形態の半導体記憶装置の基本構成を示す図である。この半導体記憶装置は、選択ゲート線及びビット線に高速に電位を転送する機能を備えている。
【００９４】
図１１に示すように、メモリセルアレイＭＣのビット線側に設けられた選択ゲートトランジスタには、選択ゲート線ＳＧＤ１、ＳＧＤ２、〜、ＳＧＤ（２ｎ）がそれぞれ接続されている。メモリセルアレイＭＣのソース線側に設けられた選択ゲートトランジスタには、選択ゲート線ＳＧＳ１、ＳＧＳ２、〜、ＳＧＳ（２ｎ）がそれぞれ接続されている。選択ゲート線ＳＧＤ１〜ＳＧＤ（２ｎ）及びＳＧＳ１〜ＳＧＳ（２ｎ）とローデコーダ３１との間には、それぞれの選択ゲート線に電位を転送する転送トランジスタ３２が設けられている。
【００９５】
また、全てのカラム側のビット線ＢＬ１〜ＢＬ（２ｍ）とカラムデコーダ等（センスアンプ、ページバッファを含む）３３との間には、ビット線に電位を転送する転送トランジスタ３４が設けられている。
【００９６】
これら転送トランジスタ３２、３４のゲート電極には、ゲート線Ｇ１２が共通に接続されている。このゲート線Ｇ１２は、電位制御回路３５を介して電源電圧以上の昇圧電位を出力する昇圧電位出力回路３６に接続されている。
【００９７】
このように構成された半導体記憶装置において、前記電位制御回路３５は、データ消去あるいはデータロードの場合に電源電位以下の電位をゲート線Ｇ１２に出力し、その他の場合には待機状態から、昇圧電位出力回路３６から供給される電源電位以上の昇圧電位ＶSGHHHをゲート線Ｇ１２に出力する。
【００９８】
図１１に示す半導体記憶装置では、全ブロックの選択ゲート線に接続された転送トランジスタ３２のゲート電極と、全カラムのビット線に接続された転送トランジスタ３４のゲート電極とをゲート線Ｇ１２に共通に接続することにより、ロー方向及びカラム方向の転送トランジスタのゲート電極への電位供給方法を統一することができる。これにより、回路動作を簡略化できると共に、転送トランジスタのゲート電極に電位を供給するための電位制御回路の回路面積を小さくでき、さらには半導体記憶装置のチップ面積を縮小することができる。
【００９９】
なお、この第３の実施の形態では、ＮＡＮＤセル型のＥＥＰＲＯＭを例として説明したが、これに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１００】
［第４の実施の形態］
次に、主にＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、直列接続された複数のメモリセルトランジスタの部分が、単体のメモリセルトランジスタで構成されるデバイスに関して説明を行う。以下、このデバイスを３トランジスタＮＡＮＤ型フラッシュメモリと称する。３トランジスタＮＡＮＤ型フラッシュメモリは、直列接続されたトランジスタ数が少ないので、メモリセルの読み出し電流が大きく、高速読み出しが可能である。この第４の実施の形態は、図１に示した第１の実施の形態におけるＮＡＮＤセルを複数のメモリセルトランジスタから単体のメモリセルに置き換えたものである。
【０１０１】
図１２は、この発明の第４の実施の形態の半導体記憶装置の構成を示すブロック図である。この図１２は、３トランジスタＮＡＮＤ型フラッシュメモリにおけるｎブロック分のローデコーダ及びその制御回路を示している。１ブロック目のＮＡＮＤセル、ローデコーダ及びその制御回路を用いて回路構成を説明する。
【０１０２】
図１２において、トランジスタＭＮ１-０、ＭＮ１-１、ＭＮ１-１７は、ゲート絶縁膜が厚いトランジスタであり、各ノードに高電圧を印加することができる高耐圧用トランジスタである。破線で囲まれた部分のＲ１〜Ｒｎのそれぞれは、ブロックＣ１〜Ｃｎのそれぞれのローデコーダを示している。ブロックＣ１〜Ｃｎのそれぞれは、各ブロック内のメモリセルアレイを示し、図１２では説明を簡単にするために１つのビット線のみを記している。
【０１０３】
図１２に示すように、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１が接続され、メモリセルＭＣ１のソースには選択ゲートトランジスタＳＳ１が接続されている。選択ゲートトランジスタＳＤ１はビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１はソース線ＳＬに接続されている。
【０１０４】
メモリセルトランジスタＭＣ１のゲート電極には、ワード線ＷＬ１が接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極には選択ゲート線ＳＧＤ１が接続され、ソース線ＳＬ側の選択ゲートトランジスタＳＳ１のゲート電極には選択ゲート線ＳＧＳ１が接続されている。
【０１０５】
選択ゲート線ＳＧＤ１には、転送トランジスタＭＮ１-０のソースが接続され、選択ゲート線ＳＧＳ１には、転送トランジスタＭＮ１-１７のソースが接続されている。これら転送トランジスタＭＮ１-０、ＭＮ１-１７のゲート電極にはゲート線Ｇが共通に接続され、さらにゲート線Ｇは全てのブロックで共通に接続されている。すなわち、ゲート線Ｇは、全てのブロックＣ１〜Ｃｎの転送トランジスタＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）のゲート電極に共通に接続されている。
【０１０６】
さらに、ゲート線Ｇは、このゲート線Ｇに所定電位を供給する第１昇圧電位制御回路１２Ａに接続されている。第１昇圧電位制御回路１２Ａは、データ消去あるいはデータロードの場合に電源電位以下の電位をゲート線Ｇに出力し、その他の場合には、電源電位より高い昇圧電位をゲート線Ｇに出力する。
【０１０７】
転送トランジスタＭＮ１-０のソースは選択ゲート線ＳＧＤ１に接続され、ドレインは電位供給線ＳＧＤＩＮ１に接続されている。この電位供給線ＳＧＤＩＮ１は、選択ゲート線ＳＧＤ１に電位を供給するための選択ゲート線駆動回路１３-１に接続されている。また、転送トランジスタＭＮ１-１７のソースは選択ゲート線ＳＧＳ１に接続され、ドレインは電位供給線ＳＧＳＩＮ１に接続されている。この電位供給線ＳＧＳＩＮ１は、選択ゲート線ＳＧＳ１に電位を供給するための選択ゲート線駆動回路１４-１に接続されている。
【０１０８】
転送トランジスタＭＮ１-１のソースはワード線ＷＬ１に接続され、ドレインは制御ゲート線ＣＧ１を介して、ワード線ＷＬ１に電位を供給するためのワード線駆動回路１５に接続されている。転送トランジスタＭＮ１-１のゲート電極に接続されたゲート線Ｇ１は、高電圧転送回路１６-１に接続されている。高電圧転送回路１６-１には、第２昇圧電位制御路１７Ａより高電位転送線ＬＰＩＮを介して高電位が供給されている。選択されたブロックでは、高電圧転送回路１６-１は、ゲート線Ｇ１に、転送トランジスタＭＮ１-１がワード線駆動回路１５から供給される電位をワード線ＷＬ１に転送するのに十分な電位を供給する。一方、非選択ブロックでは、高電圧転送回路１６-１はゲート線Ｇ１に接地電位を供給する。
【０１０９】
ＮＡＮＤゲート回路ＮＡ１１-１には、アドレス信号addressが入力され、その出力はインバータＩＶ１１-１を介してデコード信号ＤＥＣ１として選択ゲート線駆動回路１３-１、選択ゲート線駆動回路１４-１、及び高電圧転送回路１６-１にそれぞれ供給されている。
【０１１０】
また、前記ワード線駆動回路１５は、ローデコーダＲ１〜Ｒｎ内の転送トランジスタＭＮ１-１〜ＭＮｎ-１にそれぞれ接続されている。また、第２昇圧電位制御路１７Ａは、ローデコーダＲ１〜Ｒｎの高電圧転送回路１６-１〜１６-ｎにそれぞれ接続されている。
【０１１１】
次に、前記半導体記憶装置の動作について説明する。前記第１の実施の形態における動作と同様の部分の説明は省略するものとし、異なる動作部分のみを説明する。
【０１１２】
選択ゲート線ＳＧＤ１、ＳＧＳ１に接続された転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７のゲート電極は、ワード線ＷＬ１に接続された転送トランジスタＭＮ１-１〜ＭＮｎ-１のゲート電極と切り離されている。このため、転送トランジスタＭＮ１-０〜ＭＮｎ-０、ＭＮ１-１７〜ＭＮｎ-１７に接続されたゲート線Ｇには、転送トランジスタＭＮ１-１〜ＭＮｎ-１に接続されたゲート線Ｇ１〜Ｇｎが転送しなければならない高電圧ＶPP（２０Ｖ程度）及び中間電位ＶPPM（１０Ｖ程度）のような高電圧を転送する必要がない。このことからも、第１昇圧電位制御回路１２Ａの負担を低減でき、消費電流を抑えることができる。
【０１１３】
以上説明したようにこの第４の実施の形態によれば、全てのブロック内の選択ゲート線に設けられた転送トランジスタのゲートと、ワード線に設けられた転送トランジスタのゲートとを別々に切り離して設けることにより、選択ゲート線に電位を転送する転送トランジスタのゲートに供給する電位を一定にでき、かつこれら転送トランジスタのゲートの充放電回数を低減できる。これにより、選択ゲート線に設けられた転送トランジスタのゲートへの安定した電位供給、昇圧回路の負担の低減、消費電流の低減、及び選択ゲート線への電位の高速転送が可能になり、高速動作、特に高速な読み出し動作が可能になる。
【０１１４】
［第５の実施の形態］
次に、さらに読み出し動作を高速化するために、図１２に示した前記３トランジスタＮＡＮＤ型フラッシュメモリに対して、図１３に示すようなプリチャージシーケンスとリカバリーシーケンスとを並行して行う読み出し方式を採用した場合について説明する。
【０１１５】
直列に複数のメモリセルが接続されたＮＡＮＤ型フラッシュメモリに対して、従来より採用されている読み出し方式では、図１４に示すように、読み出しを行うブロックの各ノード（選択ゲート線、ワード線、及びビット線）を充電する期間と、実際に読み出しを行う期間と、前記各ノードを放電し読み出し前の電位に戻す期間とがそれぞれ別々に設けられている。以下、前記充電する期間をプリチャージシーケンス、読み出しを行う期間をセンスシーケンス、放電する期間をリカバリーシーケンスと称して説明を行う。ＮＡＮＤ型フラッシュメモリに対して、従来より採用されている読み出し方式は、これらのシーケンスが一連の動作として行われている。
【０１１６】
これに対して、図１３に示す読み出し方式では、高速読み出しを行うために、選択ブロックでのプリチャージシーケンスと非選択ブロックでのリカバリーシーケンスとが同時に並行して行われている。プリチャージシーケンスとリカバリーシーケンスを同時に行うために、この読み出し方式では、読み出しの開始を、チップ選択信号/ＣＥが“Ｈ”から“Ｌ”に立ち下がるとき、あるいはチップ選択信号/ＣＥが“Ｌ”でアドレスが切り替わるときとし、読み出しの終了を、チップ選択信号/ＣＥが“Ｌ”から“Ｈ”に立ち上がるときとしている。アドレスが切り替わると、アドレス切り替わり信号ＡＴＤは“Ｌ”から“Ｈ”に立ち上がり、特定の時間が経過すると“Ｈ”から“Ｌ”に立ち下がる。このアドレス切り替わり信号ＡＴＤが“Ｈ”の期間に、プリチャージシーケンスとリカバリーシーケンスとが並行して実行される。
【０１１７】
このような図１３に示す読み出し方式を、図１２に示した３トランジスタＮＡＮＤ型フラッシュメモリに対して採用した場合、以下のような不具合が生じる。
【０１１８】
チップ選択信号/ＣＥが“Ｈ”から“Ｌ”に立ち下がるときに読み出しを開始する場合は、読み出しを行うブロックの各ノードに対してプリチャージシーケンスが終了しているので問題はない。
【０１１９】
しかし、チップ選択信号/ＣＥが“Ｌ”でアドレスが切り替わるときに読み出しを開始する場合は、選択されたブロックの各ノードに対してプリチャージシーケンスを行うと同時に、選択から非選択になったブロックの各ノードに対してリカバリーシーケンスを行わなければならないが、図１２に示した３トランジスタＮＡＮＤ型フラッシュメモリでは、非選択ブロックのワード線ＷＬ１が浮遊状態になっているため、ワード線ＷＬ１に対してリカバリーシーケンスを行うことができない。なお、前記ワード線ＷＬ１が浮遊状態になるのは、非選択ブロックの場合、デコード信号ＤＥＣ１が接地電位となり、高電圧転送回路１６−１から接地電位がゲート線Ｇ１に供給されることにより、転送トランジスタＭＮ１−１がオフするからである。
【０１２０】
前記非選択ブロックのワード線ＷＬ１が浮遊状態になっていると、読み出しのリカバリーシーケンスにおいてドレイン側およびソース側の選択ゲート線ＳＧＤ１、ＳＧＳ１の電位変化（電源電位から接地電位へ）の影響を受けて、ワード線ＷＬ１の対接地容量とワード線の隣接配線間容量との容量結合により、ワード線の電位が負電位に落ちる。この場合、転送トランジスタＭＮ１−１のソースである拡散層（ＷＬ１）と基板とで構成されるｐｎ接合が順方向バイアスとなり、電流を消費する。高速読み出しが必要になるにつれて、あるいはＬＳＩの高集積化、微細化が進むにつれて、この問題は顕著になってくる。ＬＳＩの高集積化、微細化が進むにつれて、配線間距離が小さくなり、配線間容量が増加する一方で、ワード線の対接地容量は、大きく変化しない。これは、メモリセルトランジスタのトンネル酸化膜の膜厚が余り変化せず、メモリセルトランジスタのゲート容量が大きく変化しない傾向があるからである。このため、ワード線の対接地容量とワード線の隣接配線間容量との容量結合による電位変動は大きくなる。さらに、ワード線ＷＬ１の電位が負電位に大きく落ちると、ラッチアップが生じ、チップを破壊するおそれがある。
【０１２１】
さらに、図１２に示した半導体記憶装置での読み出しにおいて、ブロックが非選択ブロックから選択ブロックになった場合、ワード線ＷＬ１の対接地容量とワード線ＷＬ１の隣接配線間容量との容量結合でワード線ＷＬ１の電位が上昇する。前述のように、非選択状態の期間中にワード線ＷＬ１の電位が変動しているので、安定するまでの待機時間がばらつき、読み出し速度がばらついてしまう。すなわち、データ読み出し開始時におけるワード線ＷＬ１の初期電位が、非選択ブロックであった期間における隣接配線の電位変動の影響を受けてばらつき、読み出し速度がばらついてしまう。そのため、読み出し動作の設計が複雑となる。
【０１２２】
特に、３トランジスタＮＡＮＤ型フラッシュメモリでは、ワード線ＷＬ１がドレイン側の選択ゲート線ＳＧＤ１及びソース側の選択ゲート線ＳＧＳ１に挟まれているので、両選択ゲート線の電位変動の影響を受けて、ワード線ＷＬ１の電位が変動しやすい。
【０１２３】
また、３トランジスタＮＡＮＤ型フラッシュメモリは、複数のメモリセルを持つＮＡＮＤ型フラッシュメモリと比較して非選択メモリセルがないので、転送トランジスタＭＮ１−１〜ＭＮｎ−１はデータ読み出し動作において、非選択メモリセルに転送していた読み出し電位（３．５Ｖ程度）を転送する必要がなく、ワード線に接地電位を転送できすればよく、ゲート線Ｇ１に６Ｖもの昇圧電位を供給する必要がない。
【０１２４】
そこで、この第５の実施の形態では、待機状態およびデータ読み出し状態において、全てのワード線に接地電位を供給することにより、両選択ゲート線の電位変動の影響を受けて、ワード線の電位が変動しないようにしている。前記待機状態とは、電源投入後における動作待ちの状態をいう。以下に、第５の実施の形態について説明する。この第５の実施の形態では、前記第４の実施の形態における構成と同様の部分には同じ符号を付してその説明は省略するものとし、異なる構成部分のみを説明する。
【０１２５】
図１５は、この発明の第５の実施の形態の半導体記憶装置の構成を示すブロック図である。
【０１２６】
図１５に示すように、ＮＡＮＤゲート回路ＮＡ１１-１の出力はインバータＩＶ１１-１に出力されると共に、ＮＡＮＤゲート回路ＮＡ１２-１の第１端子に入力される。ＮＡＮＤゲート回路ＮＡ１２-１の第２端子には、このＮＡＮＤゲート回路ＮＡ１２-１の出力を制御する制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ１２-１では、第１端子と、第２端子に入力される信号から否定論理積が取られ、デコード信号Ｓ１として出力される。
【０１２７】
各動作状態におけるブロックＣ１の高電圧転送回路１６-１の入出力信号（ローデコーダＲ１の場合で、デコード信号Ｓ１、ゲート線Ｇ１）を図１６に示す。待機状態およびデータ読み出しでは、制御信号ＸによりＮＡＮＤゲート回路ＮＡ１２-１の第２端子に接地電位を供給する。これにより、待機状態およびデータ読み出しでは、デコード信号Ｓ１は常に電源電位となる。なお、待機状態およびデータ読み出しでは、全てのブロックＣ１〜Ｃｎにおけるデコード信号Ｓ１〜Ｓｎは常に電源電位となる。
【０１２８】
ここで、高電圧転送回路１６-１は、データ書き込みで、かつブロックＣ１が選択された場合以外では、デコード信号Ｓ１の電位をそのままゲート線Ｇ１に出力するように構成されている。よって、データ書き込み以外では、デコード信号Ｓ１が電源電位のとき、高電圧転送回路１６-１からゲート線Ｇ１に電源電位が供給される。これにより、転送トランジスタＭＮ１-１がオンし、ワード線駆動回路１５の電位、例えばデータ読み出しでは接地電位が全てのブロックＣ１〜Ｃｎのワード線ＷＬ１〜ＷＬｎに供給される。
【０１２９】
一方、待機状態およびデータ読み出し以外の状態では、制御信号ＸによりＮＡＮＤゲート回路ＮＡ１２-１の第２端子に電源電位を供給する。これにより、デコード信号Ｓ１はアドレス信号によって決まる信号となる。データ書き込みで、デコード信号Ｓ１が選択を示す信号（電源電位）の場合、高電圧転送回路１６-１は“高電圧Ｖpp（〜２０Ｖ）よりしきい値電圧分高い電圧”以上の電圧をゲート線Ｇ１に供給する。このため、転送トランジスタＭＮ１-１がオンとなり、ワード線ＷＬ１にはワード線駆動回路１５から高電圧Ｖppが供給される。
【０１３０】
図１７は、第５の実施の形態における読み出し時の動作を示すタイミングチャートである。図１３と図１７を比較すると明らかなように、読み出しにおいて、この第５の実施の形態では非選択ブロックのワード線は浮遊状態ではなく接地電位が供給されているので、選択状態から非選択状態になった場合でも、ワード線の電位変動は小さく、かつ変動した電位もすぐに接地電位に回復する。これにより、メモリセルのゲート電極の電位が安定し、読み出し速度のばらつきを抑制できる。
【０１３１】
以上説明したようにこの第５の実施の形態によれば、待機状態およびデータ読み出し状態において、メモリセルのドレイン側及びソース側の両選択ゲート線の電位変動の影響によってワード線の電位が変動しないように、全てのワード線に接地電位を供給することにより、メモリセルのゲート電極の電位が安定化され、読み出し速度のばらつきを抑制することができる。
【０１３２】
なお、この第５の実施の形態では、３トランジスタＮＡＮＤ型フラッシュメモリを例として説明したが、３トランジスタＮＡＮＤ型フラッシュメモリ及び複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１３３】
［第６の実施の形態］
次に、前記第５の実施の形態の変形例である第６の実施の形態について説明する。
【０１３４】
図１８は、第６の実施の形態の半導体記憶装置の構成を示す回路図である。図１８は、２ブロック分の制御回路を示し、またメモリセルアレイとして１つのビット線のみを示す。この第６の実施の形態は、図１５に示した第５の実施の形態において隣接するソース線側の選択ゲート線を共有化したものである。
【０１３５】
図１８に示すように、メモリセルＭＣ１のドレインには選択ゲートトランジスタＳＤ１が接続され、メモリセルＭＣ１のソースには選択ゲートトランジスタＳＳ１が接続されている。メモリセルＭＣ２のドレインには選択ゲートトランジスタＳＤ２が接続され、メモリセルＭＣ２のソースには選択ゲートトランジスタＳＳ２が接続されている。選択ゲートトランジスタＳＤ１、ＳＤ２は共通にビット線ＢＬに接続され、選択ゲートトランジスタＳＳ１、ＳＳ２は共通にソース線ＳＬに接続されている。
【０１３６】
前記メモリセルトランジスタＭＣ１のゲート電極には、ワード線ＷＬ１が接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ１のゲート電極には、選択ゲート線ＳＧＤ１が接続されている。また、前記メモリセルトランジスタＭＣ２のゲート電極には、ワード線ＷＬ２が接続されている。ビット線ＢＬ側の選択ゲートトランジスタＳＤ２のゲート電極には、選択ゲート線ＳＧＤ２が接続されている。さらに、ソース線ＳＬ側の選択ゲートトランジスタＳＳ１、ＳＳ２のゲート電極には、選択ゲート線ＳＧＳ１が共通に接続されている。
【０１３７】
転送トランジスタＭＮ１-０のソースは選択ゲート線ＳＧＤ１に接続され、そのドレインは電位供給線ＳＧＤＩＮ１線に接続されている。この電位供給線ＳＧＤＩＮ１線は、インバータＩＶ１２-１の出力端に接続されている。転送トランジスタＭＮ１-１７のソースは選択ゲート線ＳＧＳ１に接続され、そのドレインは電位供給線ＳＧＳＩＮ１線に接続されている。この電位供給線ＳＧＳＩＮ１線は、ＮＡＮＤゲート回路ＮＡ１４-１の出力端に接続されている。転送トランジスタＭＮ２-０のソースは選択ゲート線ＳＧＤ２に接続され、そのドレインは電位供給線ＳＧＤＩＮ２線に接続されている。この電位供給線ＳＧＤＩＮ２線は、インバータＩＶ１２-２の出力端に接続されている。転送トランジスタＭＮ１-０、ＭＮ１-１７、ＭＮ２-０のそれぞれのゲート電極は、ゲート線Ｇに共通に接続されている。さらに、ゲート線Ｇは、このゲート線Ｇに所定電位を供給する第１昇圧電位制御回路１２Ａに接続されている。
【０１３８】
転送トランジスタＭＮ１-１のソースはワード線ＷＬ１に接続され、ドレインは制御ゲート線ＣＧ１を介して、ワード線ＷＬ１に電位を供給するためのワード線駆動回路１５に接続されている。転送トランジスタＭＮ１-１のゲート電極にはゲート線Ｇ１が接続され、このゲート線Ｇ１は高電圧転送回路１６-１に接続されている。高電圧転送回路１６-１には、第２昇圧電位制御回路１７Ａより高電位転送線ＬＰＩＮを介して高電位が供給されている。
【０１３９】
また、転送トランジスタＭＮ２-１のソースはワード線ＷＬ２に接続され、ドレインは制御ゲート線ＣＧ１を介して、ワード線ＷＬ２に電位を供給するためのワード線駆動回路１５に接続されている。転送トランジスタＭＮ２-１のゲート電極にはゲート線Ｇ２が接続され、このゲート線Ｇ２は高電圧転送回路１６-２に接続されている。高電圧転送回路１６-２には、第２昇圧電位制御回路１７Ａより高電位転送線ＬＰＩＮを介して高電位が供給されている。
【０１４０】
ＮＡＮＤゲート回路ＮＡ１１-１には、アドレス信号address（Ａ(k+1)、Ａ(k+2)、…、Ａn）が入力され、その出力はインバータＩＶ１１-１を介してＮＡＮＤゲート回路ＮＡ１３-１、ＮＡ１４-１、ＮＡ１３-２のそれぞれの第１入力端に供給されている。前記ＮＡＮＤゲート回路ＮＡ１３-１の第２入力端には、インバータＩＶ１３-１を介して最下位アドレスＡkが入力され、ＮＡＮＤゲート回路ＮＡ１３-２の第２入力端にはそのまま最下位アドレスＡkが入力されている。
【０１４１】
前記ＮＡＮＤゲート回路ＮＡ１３-１の出力はインバータＩＶ１２-１に入力されると共に、ＮＡＮＤゲート回路ＮＡ１２-１の第１入力端に入力される。ＮＡＮＤゲート回路ＮＡ１２-１の第２入力端には、このＮＡＮＤゲート回路ＮＡ１２-１の出力を制御する制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ１２-１では、第１入力端と、第２入力端に入力される信号から否定論理積が取られ、その演算結果が高電圧転送回路１６-１に出力される。
【０１４２】
前記ＮＡＮＤゲート回路ＮＡ１３-２の出力はインバータＩＶ１２-２に入力されると共に、ＮＡＮＤゲート回路ＮＡ１２-２の第１入力端に入力される。ＮＡＮＤゲート回路ＮＡ１２-２の第２入力端には、このＮＡＮＤゲート回路ＮＡ１２-２の出力を制御する前記制御信号Ｘが入力される。ＮＡＮＤゲート回路ＮＡ１２-２では、第１入力端と、第２入力端に入力される信号から否定論理積が取られ、その演算結果が高電圧転送回路１６-２に出力される。
【０１４３】
前記ＮＡＮＤゲート回路ＮＡ１４-１の第２入力端には、このＮＡＮＤゲート回路ＮＡ１４-１の出力を制御する制御信号Ｗが入力される。ＮＡＮＤゲート回路ＮＡ１４-１では、第１入力端と、第２入力端に入力される信号から否定論理積が取られ、その演算結果が電位供給線ＳＧＳＩＮ１に出力される。
【０１４４】
なお、前記ＮＡＮＤゲート回路ＮＡ１３-１とインバータＩＶ１２-１により、選択ゲート線ＳＧＤ１を駆動する選択ゲート線駆動回路１３-１が構成される。前記ＮＡＮＤゲート回路ＮＡ１３-２とインバータＩＶ１２-２により、選択ゲート線ＳＧＤ２を駆動する選択ゲート線駆動回路１３-２が構成される。また、前記ＮＡＮＤゲート回路ＮＡ１４-１により、選択ゲート線ＳＧＳ１を駆動する選択ゲート線駆動回路１４-１が構成される。
【０１４５】
前述した第５の実施の形態では、ソース線側の選択ゲート線は、読み出し動作において、非選択ブロックから選択ブロックになった場合に、接地電位から電源電位に昇圧していた。これに対し、この第６の実施の形態では、待機状態から全てのソース線側の選択ゲート線ＳＧＳ１に電源電位を供給し、データ書き込みにおいて選択ブロックに係る場合のみ、ソース線側の選択ゲート線ＳＧＳ１の電位を電源電位から接地電位にする。
【０１４６】
図１９は、前記半導体記憶装置における読み出し時の動作を示すタイミングチャートである。図１７と図１９を比較すると明らかなように、読み出し動作における選択ブロックではソース線側の選択ゲート線ＳＧＳ１に電位変化がないので、ワード線ＷＬ１の電位変動が小さくなる。これにより、メモリセルのゲート電極の電位変動が抑制され、読み出し速度が向上する。また、図１８に示す第６の実施の形態では、前記第５の実施の形態と比較して、ＮＡＮＤゲート回路ＮＡ１１-１、インバータＩＶ１１-１から構成されるアドレスデコード回路の素子数を減らすことができる。
【０１４７】
以上説明したようにこの第６の実施の形態によれば、待機状態およびデータ読み出し状態において、全てのワード線に接地電位を供給し、かつ待機状態から全てのソース線側の選択ゲート線に電源電位を供給して、ソース線側の選択ゲート線の電位変動の影響によってワード線の電位が変動しないようにすることにより、メモリセルのゲート電極の電位が安定化され、読み出し速度を向上させることができる。
【０１４８】
なお、この第６の実施の形態では、３トランジスタＮＡＮＤ型フラッシュメモリを例として説明したが、３トランジスタＮＡＮＤ型フラッシュメモリ及び複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１４９】
［第７の実施の形態］
次に、前記第５の実施の形態の別の変形例である第７の実施の形態について説明する。
【０１５０】
図２０は、この発明の第７の実施の形態の半導体記憶装置の構成を示す回路図である。図２０は、２ブロック分の選択ゲート線駆動回路を示し、またメモリセルアレイとして１つのビット線のみを示す。この第７の実施の形態は、図１８に示した第６の実施の形態において、アドレスデコード回路と選択ゲート線駆動回路および高電圧転送回路間に、すなわちインバータＩＶ１１-１とＮＡＮＤゲート回路ＮＡ１３-１との間にレベルシフタ２１を追加したものである。これにより、最下位アドレスＡkを除く行アドレスのデコードを行った後で、電源を電源電位Ｖddより高い昇圧電位Ｖsgにレベルシフトする。その他の構成は、図１８に示した第６の実施の形態と同様である。
【０１５１】
以下に、第１ブロック部分を参照して説明する。各動作状態におけるブロックＣ１の高電圧転送回路１６-１の入出力信号（デコード信号Ｓ１、ゲート線Ｇ１）を図２１に示す。待機状態およびデータ読み出しでは、レベルシフトされたデコード信号Ｓ１（昇圧電位Ｖsg）が高電圧転送回路１６-１からゲート線Ｇ１に供給される。これにより、転送トランジスタＭＮ１-１のゲート電圧が電源電位Ｖddより大きくなり、この転送トランジスタＭＮ１-１がより低抵抗になり、ワード線ＷＬ１に接地電位を転送する駆動力が大きくなる。その結果、データ読み出し動作において、選択ブロックのワード線の電位変動が小さくなり、ワード線の電位を高速に接地電位に回復させることができる。
【０１５２】
さらに、この半導体記憶装置では、動作電源電圧が低い半導体記憶装置の場合でも、転送トランジスタＭＮ１-０、ＭＮ１-１７を介して選択ゲートトランジスタＳＤ１、ＳＳ１のゲート電極にそれぞれ高電位を転送できる。このため、選択ゲートトランジスタがより低抵抗になり、回路動作が高速化でき、特に読み出し動作の高速化が可能である。
【０１５３】
以上説明したようにこの第７の実施の形態によれば、アドレスデコード回路と選択ゲート線駆動回路および高電圧転送回路間にレベルシフタを設けることにより、ワード線に電位を転送するトランジスタのゲート電位を高くしてトランジスタの抵抗を下げ、データ読み出しのプリチャージシーケンス及びリカバリーシーケンスにおいて、高速にワード線を接地電位に回復させ、読み出し速度を向上することができる。さらに、待機状態およびデータ読み出し状態において、全てのワード線に接地電位を供給し、かつ待機状態から全てのソース線側の選択ゲート線に電源電位（レベルシフタを用いた場合は電源電位より高い昇圧電位）を供給して、選択ゲート線の電位変動の影響によってワード線の電位が変動しないようにしている。これにより、メモリセルのゲート電極の電位が安定化され、読み出し速度を向上させることができる。
【０１５４】
なお、この第７の実施の形態では、３トランジスタＮＡＮＤ型フラッシュメモリを例として説明したが、３トランジスタＮＡＮＤ型フラッシュメモリ及び複数のメモリセルを持つＮＡＮＤセル型のＥＥＰＲＯＭに限らず、選択ゲート線を有する他の不揮発性記憶装置、例えば通常のＡＮＤ構造やＤＩＮＯＲ構造のＥＥＰＲＯＭにも適用することができる。
【０１５５】
また、前記第５〜第７の実施の形態の半導体記憶装置は、以下のような効果を有している。
【０１５６】
ワード線の電位を安定化することができ、読み出し速度を高速化、均一化できる。
【０１５７】
ワード線に、ソースが接続されている電位転送トランジスタにおいて、ソースの拡散層と基板で構成されるｐｎ接合が順方向バイアスとなることで生じる基板電流を低減でき、これにより消費電流を低減できる。今後、ＬＳＩの高集積化、微細化が進むにつれて、前記基板電流は増大し、チップ破壊につながるラッチアップ耐量が減少する傾向にあるが、これら実施の形態ではラッチアップ耐量を確保することができる。
【０１５８】
データ読み出しの動作開始時におけるワード線の初期電位を均一化でき、読み出し動作に関連する回路の設計を容易にできる。
【０１５９】
以上のように、前記第５〜第７の実施の形態では、ラッチアップ耐量が確保でき、さらに低消費電流で高速読み出しが可能である。また、３トランジスタＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されたＮＡＮＤ型フラッシュメモリと比較すると非選択メモリセルがないので、ワード線の転送トランジスタは、データ読み出し動作において、非選択メモリセルに転送していた読み出し電位（３．５Ｖ程度）を転送する必要がなく、ワード線に接地電位を転送できればよい。従って、ワード線の転送トランジスタのゲートには、６Ｖもの昇圧電位を供給する必要がなく、昇圧回路及びその制御回路を縮小することができ、回路面積を縮小することができる。
【０１６０】
【発明の効果】
以上述べたようにこの発明によれば、消費電流を抑えることができ、さらに選択ゲート線に高速に電位を供給できると共に、読み出し動作を高速化できる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図２】前記第１の実施の形態の半導体記憶装置におけるデータ書き込み時の動作を示すタイミングチャートである。
【図３】前記第１の実施の形態の半導体記憶装置におけるデータ読み出し時の動作を示すタイミングチャートである。
【図４】この発明の第２の実施の形態の半導体記憶装置における選択ゲート線駆動回路の構成を示す回路図である。
【図５】前記第２の実施の形態の半導体記憶装置における変形例の選択ゲート線駆動回路の構成を示す回路図である。
【図６】図５に示す回路におけるデータ書き込み時の動作を示すタイミングチャートである。
【図７】図５に示す回路におけるデータ読み出し時の動作を示すタイミングチャートである。
【図８】前記第２の実施の形態の半導体記憶装置における別の変形例の選択ゲート線駆動回路の構成を示す回路図である。
【図９】図８に示す回路におけるデータ書き込み時の動作を示すタイミングチャートである。
【図１０】図８に示す回路におけるデータ読み出し時の動作を示すタイミングチャートである。
【図１１】この発明の第３の実施の形態の半導体記憶装置の基本構成を示す図である。
【図１２】この発明の第４の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図１３】３トランジスタＮＡＮＤ型フラッシュメモリに対して、プリチャージシーケンスとリカバリーシーケンスとを並行して行う読み出し方式の動作を示すタイミングチャートである。
【図１４】ＮＡＮＤ型フラッシュメモリに対して、プリチャージシーケンス、センスシーケンス、リカバリーシーケンスを一連の動作として行う読み出し方式の動作を示すタイミングチャートである。
【図１５】この発明の第５の実施の形態の半導体記憶装置の構成を示すブロック図である。
【図１６】前記半導体記憶装置内の高電圧転送回路の入出力信号を示す図表である。
【図１７】前記第５の実施の形態の半導体記憶装置におけるデータ読み出し時の動作を示すタイミングチャートである。
【図１８】この発明の第６の実施の形態の半導体記憶装置の構成を示す回路図である。
【図１９】前記第６の実施の形態の半導体記憶装置におけるデータ読み出し時の動作を示すタイミングチャートである
【図２０】この発明の第７の実施の形態の半導体記憶装置の構成を示す回路図である。
【図２１】前記半導体記憶装置内の高電圧転送回路の入出力信号を示す図表である。
【図２２】従来におけるＮＡＮＤセルの選択ゲート線及びワード線に電位を供給するための回路構成を示す図である。
【図２３】図２２に示す回路におけるデータ書き込みの動作を示すタイミングチャートである。
【図２４】図２２に示す回路におけるデータ読み出しの動作を示すタイミングチャートである。
【図２５】図２２に示す回路におけるデータ消去の動作を示すタイミングチャートである。
【符号の説明】
１１…電位制御回路
１２…昇圧電位出力回路
１３-１〜１３-ｎ…選択ゲート線駆動回路
１４-１〜１４-ｎ…選択ゲート線駆動回路
１５-１〜１５-１６…ワード線駆動回路
１６-１〜１６-ｎ…高電圧転送回路
１７…高電圧源回路
ＢＬ…ビット線
Ｃ１〜Ｃｎ…メモリセルアレイ
Ｇ、Ｇ１…ゲート線
ＩＶ１１-１〜ＩＶ１１-ｎ…インバータ
ＭＣ１〜ＭＣ１６…メモリセル
ＭＮｋ-０、ＭＮｋ-１７（ｋ＝１、２、…、ｎ）…転送トランジスタ
ＭＮｋ-１〜ＭＮｋ-１６（ｋ＝１、２、…、ｎ）…転送トランジスタ
ＮＡ１１-１〜ＮＡ１１-ｎ…ＮＡＮＤゲート回路
Ｒ１〜Ｒｎ…ローデコーダ
ＳＤ１、ＳＳ１…選択ゲートトランジスタ
ＳＧＤ１、ＳＧＳ１…選択ゲート線
ＳＬ…ソース線
ＷＬ１-１〜ＷＬ１-１６…ワード線
Claims (10)
- 情報を記憶するメモリセルと、
前記メモリセルに接続された選択ゲートトランジスタと、
前記メモリセルを選択するための選択回路と、
前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、
その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、
前記第１の転送トランジスタのゲートに接続された第１のゲート線と、
前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、
前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、
その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、
前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、
前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、
前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路と、
を具備し、前記第１の電位制御回路は、読み出し待機状態及び読み出し状態において前記第１のゲート線に電源電位より高い所定電位を供給することを特徴とする半導体記憶装置。 - 情報を記憶するメモリセルと、
前記メモリセルに接続された選択ゲートトランジスタと、
前記メモリセルを選択するための選択回路と、
前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、
その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、
前記第１の転送トランジスタのゲートに接続された第１のゲート線と、
前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、
前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、
その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、
前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、
前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、
前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路と、
を具備し、前記選択ゲートトランジスタに接続されたビット線と、前記ビット線に電流通路の一端が接続され、前記ビット線の電位を検知しデータ読み出し動作を行うセンスアンプに前記電流通路の他端が接続された第３の転送トランジスタとをさらに具備し、前記第３の転送トランジスタのゲートは前記第１の転送トランジスタのゲートが接続された前記第１のゲート線に接続されていることを特徴とする半導体記憶装置。 - 前記選択ゲート駆動回路は、前記読み出し状態において前記選択電位として電源電位乃至電源電位より高い電位のいずれかを前記選択ゲートトランジスタのゲートに供給することを特徴とする請求項１に記載の半導体記憶装置。
- 情報を記憶する１個のメモリセルの両端に選択ゲートトランジスタが接続されたメモリセルユニットと、
前記メモリセルユニットを選択するための選択回路と、
前記選択回路の出力信号を受け取り、この出力信号に応じて前記選択ゲートトランジスタのゲートに電位を供給するための選択ゲート駆動回路と、
その電流経路の一端が前記選択ゲート駆動回路に接続され、その電流経路の他端が前記選択ゲートトランジスタのゲートに接続され、前記選択ゲート駆動回路の電位を前記選択ゲートトランジスタのゲートに転送するための第１の転送トランジスタと、
前記第１の転送トランジスタのゲートに接続された第１のゲート線と、
前記第１のゲート線に電位を供給して、前記第１の転送トランジスタの導通／非導通を制御する第１の電位制御回路と、
前記メモリセルの制御ゲートに電位を供給するためのワード線駆動回路と、
その電流経路の一端が前記ワード線駆動回路に接続され、その電流経路の他端が前記メモリセルの制御ゲートに接続され、前記ワード線駆動回路の電位を前記メモリセルの制御ゲートに転送するための第２の転送トランジスタと、
前記第２の転送トランジスタのゲートに接続され、前記第１のゲート線とは切り離されて設けられた第２のゲート線と、
前記選択回路の出力信号を受け取り、前記選択ゲート駆動回路から前記選択ゲートトランジスタのゲートに選択電位／非選択電位が各々供給されることに応じて、前記第２のゲート線に電位を供給して、前記第２の転送トランジスタの導通／非導通を制御する電圧供給回路と、
前記電圧供給回路が前記第２のゲート線に供給する少なくとも電源電位以上の可変電位を生成するための第２の電位制御回路と、
を具備し、前記第１の電位制御回路は、読み出し待機状態及び読み出し状態において前記第１のゲート線に電源電位より高い所定電位を供給し、
前記読み出し待機状態では、前記電圧供給回路は前記第２のゲート線に電位を供給して全ての前記メモリセルユニット内の前記メモリセルの制御ゲートに接続されている前記第２の転送トランジスタを導通状態にし、前記ワード線駆動回路は全ての前記メモリセルの制御ゲートに読み出しを行うための電位を供給することを特徴とする半導体記憶装置。 - 前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
前記ソース線に接続された前記選択ゲートトランジスタのゲートに、その電流経路の一端が接続され、そのゲートが前記第１のゲート線に接続された第４の転送トランジスタと、
をさらに具備することを特徴とする請求項４に記載の半導体記憶装置。 - 前記メモリセルユニットは隣接して複数配列され、前記選択ゲートトランジスタのゲートに接続された選択ゲート線の少なくとも一方が、隣接する前記メモリセルユニット間で共通に接続されていることを特徴とする請求項５に記載の半導体記憶装置。
- 前記メモリセルが形成されているウェルに高電位の消去電位を印加することによりデータ消去が行われることを特徴とする請求項５または６に記載の半導体記憶装置。
- 前記読み出し待機状態では、前記電圧供給回路は前記第２の転送トランジスタが導通状態になる電位を前記第２のゲート線に供給することを特徴とする請求項１に記載の半導体記憶装置。
- 前記選択ゲートトランジスタに接続されたビット線と、前記ビット線に電流通路の一端が接続され、前記ビット線の電位を検知しデータ読み出し動作を行うセンスアンプに前記電流通路の他端が接続された第３の転送トランジスタとをさらに具備し、前記第３の転送トランジスタのゲートは前記第１の転送トランジスタのゲートが接続された前記第１のゲート線に接続されていることを特徴とする請求項４に記載の半導体記憶装置。
- 前記選択ゲート駆動回路は、前記読み出し状態において前記選択電位として電源電位乃至電源電位より高い電位のいずれかを前記選択ゲートトランジスタのゲートに供給することを特徴とする請求項４に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37548299A JP3913952B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体記憶装置 |
| US09/749,737 US6337807B2 (en) | 1999-12-28 | 2000-12-28 | Electrically erasable and programmable semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37548299A JP3913952B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189087A JP2001189087A (ja) | 2001-07-10 |
| JP3913952B2 true JP3913952B2 (ja) | 2007-05-09 |
Family
ID=18505593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37548299A Expired - Lifetime JP3913952B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6337807B2 (ja) |
| JP (1) | JP3913952B2 (ja) |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603823B1 (en) * | 1999-11-12 | 2003-08-05 | Intel Corporation | Channel estimator |
| JP3906177B2 (ja) * | 2002-05-10 | 2007-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2004087002A (ja) * | 2002-08-27 | 2004-03-18 | Fujitsu Ltd | Ａｃセンス方式のメモリ回路 |
| JP4266302B2 (ja) * | 2002-11-27 | 2009-05-20 | 株式会社ルネサステクノロジ | 不揮発性記憶装置 |
| JP2005100538A (ja) * | 2003-09-25 | 2005-04-14 | Toshiba Corp | 不揮発性半導体記憶装置及びこれを用いた電子装置 |
| JP2005100548A (ja) * | 2003-09-26 | 2005-04-14 | Toshiba Corp | 不揮発性半導体記憶装置及び電子カード |
| US7345920B2 (en) * | 2004-09-09 | 2008-03-18 | Macronix International Co., Ltd. | Method and apparatus for sensing in charge trapping non-volatile memory |
| US7170785B2 (en) * | 2004-09-09 | 2007-01-30 | Macronix International Co., Ltd. | Method and apparatus for operating a string of charge trapping memory cells |
| KR100634438B1 (ko) * | 2004-10-05 | 2006-10-16 | 삼성전자주식회사 | 읽기 특성을 향상시킬 수 있는 불 휘발성 메모리 장치의공통 소오스 라인 제어 스킴 |
| KR100609576B1 (ko) * | 2004-10-05 | 2006-08-09 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 블럭 스위치 |
| KR100635924B1 (ko) * | 2004-11-17 | 2006-10-18 | 삼성전자주식회사 | 플래시 메모리 장치의 동작 방법 |
| US7272060B1 (en) * | 2004-12-01 | 2007-09-18 | Spansion Llc | Method, system, and circuit for performing a memory related operation |
| KR100684876B1 (ko) * | 2005-01-03 | 2007-02-20 | 삼성전자주식회사 | 독출 시간을 단축시킬 수 있는 플래시 메모리 장치 및 방법 |
| KR100779373B1 (ko) | 2005-04-19 | 2007-11-23 | 주식회사 하이닉스반도체 | 낸드 플래쉬 메모리 소자 |
| KR100712533B1 (ko) * | 2005-09-21 | 2007-04-27 | 삼성전자주식회사 | 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑전압 재충전 방법 |
| KR100742278B1 (ko) * | 2005-11-23 | 2007-07-24 | 삼성전자주식회사 | 향상된 동작 속도 및 듀얼 프로그램 기능을 갖는 낸드플래시 메모리 장치 |
| WO2007104337A1 (en) * | 2006-03-16 | 2007-09-20 | Freescale Semiconductor, Inc. | Bitline current generator for a non-volatile memory array and a non-volatile memory array |
| US7948803B2 (en) * | 2006-03-16 | 2011-05-24 | Freescale Semiconductor, Inc. | Non-volatile memory device and a programmable voltage reference for a non-volatile memory device |
| US7952937B2 (en) * | 2006-03-16 | 2011-05-31 | Freescale Semiconductor, Inc. | Wordline driver for a non-volatile memory device, a non-volatile memory device and method |
| JP2008084457A (ja) | 2006-09-28 | 2008-04-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2008103033A (ja) * | 2006-10-19 | 2008-05-01 | Toshiba Corp | 半導体記憶装置及びこれにおける電力供給方法 |
| KR100855962B1 (ko) * | 2006-10-31 | 2008-09-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 독출방법 |
| KR100855963B1 (ko) * | 2006-10-31 | 2008-09-02 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법 |
| US7719919B2 (en) * | 2007-03-20 | 2010-05-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device in which word lines are driven from either side of memory cell array |
| US7508713B2 (en) * | 2007-03-29 | 2009-03-24 | Sandisk Corporation | Method of compensating variations along a word line in a non-volatile memory |
| US7577031B2 (en) * | 2007-03-29 | 2009-08-18 | Sandisk Corporation | Non-volatile memory with compensation for variations along a word line |
| KR100854914B1 (ko) * | 2007-04-06 | 2008-08-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 동작 방법 |
| US7898851B2 (en) * | 2007-12-19 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device which includes memory cell having charge accumulation layer and control gate |
| US8000151B2 (en) | 2008-01-10 | 2011-08-16 | Micron Technology, Inc. | Semiconductor memory column decoder device and method |
| US7916544B2 (en) * | 2008-01-25 | 2011-03-29 | Micron Technology, Inc. | Random telegraph signal noise reduction scheme for semiconductor memories |
| KR100965066B1 (ko) * | 2008-03-28 | 2010-06-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자 및 그 블록 선택 회로 |
| JP5169773B2 (ja) | 2008-11-27 | 2013-03-27 | 富士通セミコンダクター株式会社 | 半導体メモリ、半導体メモリの動作方法およびシステム |
| US8089816B2 (en) * | 2009-06-03 | 2012-01-03 | Micron Technology, Inc. | Memory erase methods and devices |
| US9171627B2 (en) * | 2012-04-11 | 2015-10-27 | Aplus Flash Technology, Inc. | Non-boosting program inhibit scheme in NAND design |
| US8837252B2 (en) | 2012-05-31 | 2014-09-16 | Atmel Corporation | Memory decoder circuit |
| CN104979008B (zh) * | 2014-04-02 | 2018-12-14 | 中芯国际集成电路制造(上海)有限公司 | 能快速读数据的读电路及存储器 |
| US11443820B2 (en) | 2018-01-23 | 2022-09-13 | Microchip Technology Incorporated | Memory device, memory address decoder, system, and related method for memory attack detection |
| JP6928698B1 (ja) * | 2020-08-05 | 2021-09-01 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置および読出し方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JPH05234392A (ja) | 1992-02-24 | 1993-09-10 | Sony Corp | アドレスデコーダ回路 |
| DE69529367T2 (de) * | 1994-08-19 | 2004-01-22 | Kabushiki Kaisha Toshiba, Kawasaki | Halbleiterspeicheranordnung und hochspannungsschaltende Schaltung |
| KR970005644B1 (ko) * | 1994-09-03 | 1997-04-18 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치의 멀티블럭 소거 및 검증장치 및 그 방법 |
| KR0169412B1 (ko) * | 1995-10-16 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리 장치 |
| KR100252476B1 (ko) * | 1997-05-19 | 2000-04-15 | 윤종용 | 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법 |
| JP3294153B2 (ja) * | 1997-05-28 | 2002-06-24 | 株式会社東芝 | 半導体メモリ |
-
1999
- 1999-12-28 JP JP37548299A patent/JP3913952B2/ja not_active Expired - Lifetime
-
2000
- 2000-12-28 US US09/749,737 patent/US6337807B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20010005015A1 (en) | 2001-06-28 |
| JP2001189087A (ja) | 2001-07-10 |
| US6337807B2 (en) | 2002-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3913952B2 (ja) | 半導体記憶装置 | |
| US5394372A (en) | Semiconductor memory device having charge-pump system with improved oscillation means | |
| KR100661953B1 (ko) | 불휘발성 반도체 기억 장치 및 그 구동 방법 | |
| US6222774B1 (en) | Data-erasable non-volatile semiconductor memory device | |
| US10269409B2 (en) | Non-volatile semiconductor memory device and driving method for block selection by boosting thereof | |
| KR100374522B1 (ko) | 메모리 어레이의 면적을 축소할 수 있는 비휘발성 반도체기억 장치 | |
| JP2010073246A (ja) | 不揮発性半導体記憶装置 | |
| KR100323553B1 (ko) | 데이타오기입방지능력이있는비휘발성반도체메모리 | |
| JPH11120779A (ja) | 不揮発性半導体記憶装置 | |
| JP2008269727A (ja) | 昇圧回路、半導体記憶装置およびその駆動方法 | |
| JP2011014205A (ja) | 不揮発性半導体記憶装置 | |
| JP2006114121A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| US6477092B2 (en) | Level shifter of nonvolatile semiconductor memory | |
| KR102658527B1 (ko) | 반도체 기억 장치 및 그 기재 방법 | |
| US7362614B2 (en) | Non-volatile semiconductor storage apparatus | |
| TWI585777B (zh) | 非揮發性半導體儲存裝置 | |
| JP3883391B2 (ja) | 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置 | |
| US10083755B2 (en) | Discharge circuit and semiconductor memory device | |
| US20100232233A1 (en) | Nonvolatile semiconductor memory device | |
| JP3350308B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06168597A (ja) | フラッシュメモリ及びレベル変換回路 | |
| JP3600461B2 (ja) | 半導体回路 | |
| JP3615041B2 (ja) | 不揮発性半導体記憶装置 | |
| US20130286755A1 (en) | Decoder circuit of semiconductor storage device | |
| JP5072301B2 (ja) | 半導体集積回路装置及びその動作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060315 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060328 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060529 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061106 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070130 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070201 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3913952 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110209 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120209 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130209 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140209 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |