JP5072301B2

JP5072301B2 - 半導体集積回路装置及びその動作方法

Info

Publication number: JP5072301B2
Application number: JP2006258395A
Authority: JP
Inventors: 繁木下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-09-25
Filing date: 2006-09-25
Publication date: 2012-11-14
Anticipated expiration: 2026-09-25
Also published as: KR100912151B1; KR20080028311A; US7965549B2; JP2008078528A; US20080074921A1

Description

本発明は、半導体集積回路装置及びその動作方法に関し、特に、多値データを記憶するメモリセルを含む半導体集積回路装置及びその動作方法に関する。

情報を電気的に一括消去・再書き込み可能であり、かつ電源が供給されなくても書き込まれた情報が保持される不揮発性半導体記憶装置は、近年、特に携帯機器を中心に広く利用されている。このような、不揮発性半導体記憶装置は、絶縁膜で囲まれた微小な浮遊電極（浮遊ゲート）を持つ記憶用ＭＯＳ（Metal Oxide Semiconductor）トランジスタと、データ入出力の配線などで構成され、浮遊電極に電荷を蓄積して記憶を保持する。

近年、不揮発性半導体記憶装置は微細化が進み、隣り合うメモリセルの間隔が非常に狭まってきている。セル間の間隔が狭くなると、隣り合うセルにおける浮遊ゲート間容量が大きくなり、先に書き込んだセルのしきい値が、後に書き込んだ隣のセルとの浮遊電極間容量の影響を受け変動しやすくなる。特に、１つのセルに多値データを記憶する多値メモリ（例えば特許文献１）は、複数のしきい値を有するため、１データあたりのしきい値分布を非常に狭く制御する必要があり、隣のセルの蓄積電荷に応じてしきい値が変動するという問題が起こりやすい。
特開２００４−１９２７８９号公報

本発明は、隣り合うメモリセルの浮遊電極間容量による多値セルのしきい値変動を抑制する半導体集積回路装置及びその動作方法を提供する。

本発明の一態様によれば、ｍ値（ｍは２以上の自然数）のデータを記憶する浮遊ゲート型の第１のメモリセルと、前記第１のメモリセルに挟まれ隣り合わないように分離して配置され、ｎ値（ｎはｍより大きい自然数）のデータを記憶する浮遊ゲート型の第２のメモリセルと、が混在して並べられたメモリセルアレイと、先に前記第１のメモリセルにデータを書き込んだ後に前記第２のメモリセルにデータを書き込む制御回路と、を備え、前記第１のメモリセルと、前記第２のメモリセルと、は、ビット線とソース線との間で直列接続された部分で交互に並んでいることを特徴とする半導体集積回路装置が提供される。

また、本発明の他の一態様によれば、ｍ値（ｍは２以上の自然数）のデータを記憶する浮遊ゲート型の第１のメモリセルと、前記第１のメモリセルに挟まれ隣り合わないように分離して配置され、ｎ値（ｎはｍより大きい自然数）のデータを記憶する浮遊ゲート型の第２のメモリセルと、が混在して並べられたメモリセルアレイであって、前記第１のメモリセルと、前記第２のメモリセルと、が、ビット線とソース線との間で直列接続された部分で交互に並んでいるメモリセルアレイにデータを書き込む際に、先に前記第１のメモリセルにデータを書き込んだ後に前記第２のメモリセルにデータを書き込むことを特徴とする半導体集積回路装置の動作方法が提供される。

本発明によれば、隣り合うメモリセルの浮遊電極間容量による多値セルのしきい値変動を抑制する半導体集積回路装置及びその動作方法が提供される。

図２は、本発明の実施形態に係る半導体集積回路装置としての不揮発性半導体記憶装置の構成を表すブロック図である。
本実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１１と、ロウデコーダ１３と、カラムデコーダ１４と、データ保持回路１５と、データ入出力バッファ１６と、制御回路１２と、を備えている。

図３は、本発明の実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイ１１の回路構成を表す模式図である。
図１は、そのメモリセルアレイ１１における要部のセル配列を表す模式図である。

メモリセルアレイ１１は、複数のメモリセルＭＣ１、ＭＣ２と、複数のビット線ＢＬと、複数のワード線ＷＬと、共通ソース線ＳＬと、を有する。メモリセルアレイ１１には、互いに記憶ビット数の異なる第１のメモリセルＭＣ１と、第２のメモリセルＭＣ２とが混在して配置されている。これらメモリセルＭＣ１、ＭＣ２は、マトリクス状に配置されている。

第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２は共に、チャネルと制御電極（コントロールゲート）との間に浮遊電極を設けた浮遊ゲート型のメモリセルである。図１に表すように、例えばシリコンなどの半導体層２にドレイン／ソース領域３が形成され、この上に絶縁膜を介して浮遊電極５が設けられている。浮遊電極５の上に絶縁膜を介して制御電極１０が設けられている。浮遊電極５は、絶縁膜によって囲まれて、電気的にどこにも接続されていない。

本実施形態に係る不揮発性半導体記憶装置は、例えばＮＡＮＤ型フラッシュメモリであり、メモリセルアレイ１１は、複数のＮＡＮＤセル列を有する。１つのＮＡＮＤセル列は、ビット線ＢＬとソース線ＳＬとの間で直列接続された複数のメモリセルＭＣ１、ＭＣ２と、を有する。ＮＡＮＤセル列におけるメモリセルＭＣ１、ＭＣ２は、隣り合うメモリセル間でドレイン／ソース領域３を共有して直列接続されている。

各ＮＡＮＤセル列の一端と他端には、それぞれ、選択トランジスタＳＴ１、ＳＴ２が接続されている。選択トランジスタＳＴ１は、共通のソース線ＳＬに接続されている。選択トランジスタＳＴ２は、複数のビット線ＢＬのうち対応するものに接続されている。選択トランジスタＳＴ１のゲートは、セレクト線ＳＧ１に接続されている。選択トランジスタＳＴ２のゲートは、セレクト線ＳＧ２に接続されている。

各メモリセルＭＣ１、ＭＣ２の制御電極（コントロールゲート）は、複数のワード線ＷＬのうち対応するものに接続されている。１つのワード線ＷＬに対して、各ＮＡＮＤ列の対応するメモリセルＭＣ１、ＭＣ２が共通に接続され、１ページｐｇが構成される。例えば、その１ページｐｇ単位で同時にデータ書き込みが行われる。

再び図２を参照して説明すると、ロウデコーダ１３は、メモリセルアレイ１１中のワード線ＷＬを選択し、選択されたワード線ＷＬに、読み出し、書き込みあるいは消去に必要な電圧を印加する。

データ保持回路１５は、メモリセルアレイ１１からのデータ読み出し時には、ビット線ＢＬを介して読み出されるデータを一時的に保持し、メモリセルアレイ１１に対するデータ書き込み時には、書き込みデータを一時的に保持し、ビット線ＢＬを介してメモリセルアレイ１１に供給する。

データ保持回路１５には、データ入出力バッファ１６とカラムデコーダ１４が接続されている。データ読み出し時には、データ保持回路１５で保持されている読み出しデータのうち、カラムデコーダ１４の出力に応じて選択されたデータのみがデータ入出力バッファ１６を介して外部に読み出され、データ書き込み時には、データ入出力バッファ１６を介して外部から供給される書き込みデータが、カラムデコーダ１４の出力に応じて選択されたデータ保持回路１５内のラッチ回路に保持される。

メモリセルアレイ１１、ロウデコーダ１３、カラムデコーダ１４、データ保持回路１５、データ入出力バッファ１６は、制御回路１２に接続されている。制御回路１２は、外部からのコマンドをデコードして各種制御信号を出力する。制御回路１２から出力される制御信号に基づいて、メモリセルアレイ１１、ロウデコーダ１３、カラムデコーダ１４、データ保持回路１５、データ入出力バッファ１６などの動作が制御される。

各ＮＡＮＤセル列には、図１に表すように、第１のメモリセルＭＣ１と、第２のメモリセルＭＣ２とが、交互に並んで直列接続されている。第１のメモリセルＭＣ１は、ｍ値（ｍは２以上の自然数）のデータを記憶する。第２のメモリセルＭＣ２は、ｎ値（ｎはｍより大きい自然数）のデータを記憶する。例えば、第１のメモリセルＭＣ１は、２値（１ビット）データを記憶し、第２のメモリセルＭＣ２は、４値（２ビット）データを記憶する。

図４は、第１のメモリセルＭＣ１に、２値（１ビット）の論理データ（"０"、"１"）を記憶させる場合の、しきい値分布を表す図である。
図５は、第２のメモリセルＭＣ２に、４値（２ビット）の論理データ（"０１"、"００"、"１０"、"１１"）を記憶させる場合の、しきい値分布を表す図である。
図４、５において、縦軸がしきい値Ｖｔｈを表し、横軸はそれぞれのしきい値にあるメモリセルの頻度を表す。

各ＮＡＮＤセル列における記憶データの合計ビット数が２のｉ乗（ｉは２以上の自然数）になるように、各ＮＡＮＤセル列で直列接続された第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２の数（ワード線ＷＬの本数）が設定されている。例えば、各ＮＡＮＤセル列における記憶ビット数が、３２ビット、６４ビット、または１２８ビットになるように、第１のメモリセルＭＣ１及び第２のメモリセルＭＣ２の数が設定されている。したがって、この条件を満足させるために、各ＮＡＮＤセル列において、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とが必ずしも交互に並ばない部分（第１のメモリセルＭＣ１が２つ続く部分、または第２のメモリセルＭＣ２が２つ続く部分）が一部存在することがあり得る。

不揮発性半導体装置は、量子力学的トンネル現象により半導体層２のチャネルから浮遊電極５に電子を注入することで浮遊電極５に電子を蓄積し、その浮遊電極５内に蓄積された電子の量によって、メモリセルトランジスタのしきい値（電圧）Ｖｔｈがシフトし、それによって論理データを記憶する。素子の微細化が進んで、隣り合う浮遊電極５間の距離が小さくなると、浮遊電極間容量が増大する問題がある。

図７は、例えば４値セルにおける隣り合う浮遊電極５間の容量結合を説明するための模式図である。
図７（ａ）の状態から（ｂ）の状態へと書き込みが行われていく場合において、隣り合う浮遊電極５間の距離が小さくなると、例えば先にデータ"１０"が書き込まれてそのデータを保持している浮遊電極５のしきい値が、次に例えばデータ”０１”が書き込まれた隣の浮遊電極５の電荷の影響を受けて変動することが起こり得る。

これによって、本来は図５において実線で示される範囲に設定されるべきデータ"１０"のしきい値分布が、２点鎖線で示すようにシフトして、データ"００"のしきい値分布との間隔が狭まり、デバイスの信頼性を低下させる要因となり得る。

ＮＡＮＤ型フラッシュメモリでは、書き込みの前、一括消去動作により、全メモリセルが消去状態（”１”または”１１”）になっている。すなわち、浮遊電極５から電子が抜き取られ、全てのメモリセルは、しきい値が例えばマイナス１Ｖ以下になる。そして、”１”または”１１”を書き込むときにはメモリセルの状態を変えず、”０”、”１０”、”００”または”０１”を書き込むときのみ浮遊電極５に電子を注入し、しきい値を所望の範囲に設定し、データを書き込む。

隣り合うメモリセル間において、先にデータが書き込まれたメモリセルの方が、隣のメモリセルとの浮遊電極間容量によるしきい値変動の影響を受ける。データ書き込み時には、しきい値をモニタしながら書き込むので、データを書き込んでいるメモリセルについては、隣のメモリセルから浮遊電極間容量の影響を受けても、所望のしきい値分布に設定することができる。すなわち、隣り合うメモリセル間において、後にデータ書き込みを行うメモリセルは、先にデータ書き込みが行われた隣のメモリセルから浮遊電極間容量の影響を受けても、しきい値をモニタリングしながらのデータ書き込みによって、所望のしきい値分布に設定することができる。

本実施形態では、多値（４値）データの書き込みを行う第２のメモリセルＭＣ２を、２値データの書き込みを行う第１のメモリセルＭＣ１で挟んで、第２のメモリセルＭＣ２が隣り合わないように第２のメモリセルＭＣ２どうしを分離して配置すると共に、データ書き込み時、制御回路１２は、第１のメモリセルＭＣ１へのデータ書き込みを先に行った後で、第２のメモリセルＭＣ２へのデータ書き込みを行うように構成している。したがって、第２のメモリセルＭＣ２についてしきい値をモニタしながら書き込んだ後には、隣の第１のメモリセルＭＣ１には書き込みは行われないため、第２のメモリセルＭＣ２の書き込みの後に、隣の第１のメモリセルＭＣ１の書き込みが行われることによる第２のメモリセルＭＣ２のしきい値分布の変動を抑えることができる。すなわち、第２のメモリセルＭＣ２の書き込み時に設定された所望のしきい値分布を安定して保持することができる。

先に書き込まれる第１のメモリセルＭＣ１は、第２のメモリセルＭＣ２の書き込み時に浮遊電極間容量の影響を受け、第１のメモリセルＭＣ１に設定保持されたしきい値が変動するが、２値セルである第１のメモリセルＭＣ１は、書き込み状態のしきい値分布（図４）を、４値セルである第２のメモリセルＭＣ２の書き込み状態のしきい値分布（図５）よりも広く取ることができるので、多少しきい値分布が変動したとしても、読み書きの動作に深刻な影響を与えない。

以上説明したように、本実施形態によれば、２値セルである第１のメモリセルＭＣ１と、多値セルである第２のメモリセルＭＣ２とを混在させることで、２値セルのみのメモリセルアレイよりも記憶容量を大きくでき、なおかつ、書き込み状態におけるしきい値分布が２値セルに比べて狭い多値セルに生じやすい問題（浮遊電極間容量によるしきい値変動）を抑制して、信頼性を確保できる。

前述した具体例において、多値データ記憶セルである第２のメモリセルＭＣ２は４値データを記憶するメモリセルとしたが、４値に限らず、３値あるいは５値以上のデータを記憶するメモリセルであってもよい。

また、例えば、第１のメモリセルＭＣ１が４値セル、第２のメモリセルがＭＣ２が８値セルという組み合わせ、第１のメモリセルＭＣ１が２値セル、第２のメモリセルがＭＣ２が８値セルという組み合わせ、の場合にも、本発明は有効である。
すなわち、ｍ値セル（ｍは２以上の自然数）より大きな記憶容量を持つｎ値セル（ｎはｍより大きい自然数）を、このｎ値セルより記憶容量は小さいが書き込み状態におけるしきい値分布が広いｍ値セルで挟んで、ｎ値セルが隣り合わないようにｎ値セルどうしを分離して配置すると共に、ｍ値セルへのデータ書き込みを先に行った後で、ｎ値セルへのデータ書き込みを行うようにすることで、ｍ値セルのみのメモリセルアレイよりも記憶容量を大きくでき、なおかつ、ｎ値セルのみのメモリセルアレイに生じやすい問題（浮遊電極間容量によるしきい値変動）を抑制して、信頼性を確保できる。

図６は、ＮＡＮＤセル列におけるセル配列の他の具体例を表す模式図である。
本具体例では、第２のメモリセル（多値セル）ＭＣ２を２つの第１のメモリセル（２値セル）ＭＣ１で挟んでなる３つのメモリセルを１つのユニットとして、このユニットを、ＮＡＮＤセル列方向（直列接続方向）に繰り返して配列している。

本具体例においても、２値セルより大きな記憶容量を持つ多値セルを、多値セルより記憶容量は小さいが書き込み状態におけるしきい値分布が広い２値セルで挟んで、多値セルが隣り合わないように多値セルどうしを分離して配置すると共に、２値セルへのデータ書き込みを先に行った後で、多値セルへのデータ書き込みを行うようにすることで、２値セルのみのメモリセルアレイよりも記憶容量を大きくでき、なおかつ、多値セルのみのメモリセルアレイに生じやすい問題（浮遊電極間容量によるしきい値変動）を抑制して、信頼性を確保できる。

ただし、本具体例では、多値セルの間に２つの２値セルが配置されることになり、多値セルの間に１つの２値セルが配置される前述した図１に表される具体例の方が、同じビット数とした場合のメモリセルアレイサイズを小さくできる。あるいは、図１の構造と、図６の構造とで、メモリセルアレイのサイズを同じとした場合、図１の構造の方が記憶容量を大きくできる。

第１のメモリセルＭＣ１と、第２のメモリセルＭＣ２とが交互に並んだ部分における、それら第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とは、ビット線に対して並列接続された構造であってもよい。

また、図８は、ワード線ＷＬ（制御電極１０）の延在方向における、セルアレイ要部の断面構造を表す模式図である。
この図８に表されるように、ワード線ＷＬ延在方向に、第１のメモリセルＭＣ１と第２のメモリセルＭＣ２とが、交互に並ぶ構造であってもよい。ワード線延在方向で隣り合うセル間は、素子分離絶縁層８で絶縁分離されている。

この図８に表すセル列の書き込み時、前述した制御回路１２は、第１のメモリセルＭＣ１へのデータ書き込みを先に行った後で、第２のメモリセルＭＣ２へのデータ書き込みを行う。

第１のメモリセルＭＣ１（２値セル）の書き込み時、第２のメモリセルＭＣ２（４値セル）の選択トランジスタはオフにされ、その第２のメモリセルＭＣ２のチャネル電位が上がって、第２のメモリセルＭＣ２の浮遊電極５にチャネルから電子が注入されない、すなわち書き込まれない。第２のメモリセルＭＣ２の書き込み時には、第１のメモリセルＭＣ１の選択トランジスタはオフにされ、その第１のメモリセルＭＣ１のチャネル電位が上がって、第１のメモリセルＭＣ１の浮遊電極５にチャネルから電子が注入されない、すなわち書き込まれない。このようにして、ワード線ＷＬを共通にするメモリセル間においても、選択的に書き込みを行うことができる。

本具体例においても、第２のメモリセルＭＣ２についてしきい値をモニタしながら書き込んだ後には、隣の第１のメモリセルＭＣ１には書き込みは行われないため、第２のメモリセルＭＣ２の書き込みの後に、隣の第１のメモリセルＭＣ１の書き込みが行われることによる第２のメモリセルＭＣ２のしきい値分布の変動を抑えることができる。すなわち、第２のメモリセルＭＣ２の書き込み時に設定された所望のしきい値分布を安定して保持することができる。

先に書き込まれる第１のメモリセルＭＣ１は、第２のメモリセルＭＣ２の書き込み時に浮遊電極間容量の影響を受け、第１のメモリセルＭＣ１に設定保持されたしきい値が変動するが、２値セルである第１のメモリセルＭＣ１は、書き込み状態のしきい値分布を、４値セルである第２のメモリセルＭＣ２の書き込み状態のしきい値分布よりも広く取ることができるので、多少しきい値分布が変動したとしても、読み書きの動作に深刻な影響を与えない。

本発明の実施形態に係る半導体集積回路装置におけるメモリセルアレイ要部のセル配列を表す模式図である。本発明の実施形態に係る半導体集積回路装置の構成を表すブロック図である。本発明の実施形態に係る半導体集積回路装置におけるメモリセルアレイの回路構成を表す模式図である。第１のメモリセルに、２値（１ビット）の論理データ（"０"、"１"）を記憶させる場合の、しきい値分布を表す図である。第２のメモリセルに、４値（２ビット）の論理データ（"０１"、"００"、"１０"、"１１"）を記憶させる場合の、しきい値分布を表す図である。本発明の他の実施形態に係る半導体集積回路装置におけるメモリセルアレイ要部のセル配列を表す模式図である。４値セルにおける隣り合う浮遊電極間の容量カップリングを説明するための模式図である。本発明のさらに他の実施形態に係る半導体集積回路装置におけるメモリセルアレイ要部のセル配列を表す模式図である。

符号の説明

３…ドレイン／ソース領域、５…浮遊電極、８…素子分離絶縁層、１０…制御電極、１１…メモリセルアレイ、１２…制御回路、１３…ロウデコーダ、１４…カラムデコーダ、１５…データ保持回路、１６…データ入出力バッファ

Claims

ｍ値（ｍは２以上の自然数）のデータを記憶する浮遊ゲート型の第１のメモリセルと、前記第１のメモリセルに挟まれ隣り合わないように分離して配置され、ｎ値（ｎはｍより大きい自然数）のデータを記憶する浮遊ゲート型の第２のメモリセルと、が混在して並べられたメモリセルアレイと、
先に前記第１のメモリセルにデータを書き込んだ後に前記第２のメモリセルにデータを書き込む制御回路と、
を備え、
前記第１のメモリセルと、前記第２のメモリセルと、は、ビット線とソース線との間で直列接続された部分で交互に並んでいることを特徴とする半導体集積回路装置。
前記ビット線と前記ソース線との間で直列接続された部分における記憶データの合計ビット数が２のｉ乗（ｉは２以上の自然数）になるように、前記直列接続された前記第１のメモリセル及び前記第２のメモリセルの数が設定されていることを特徴とする請求項１記載の半導体集積回路装置。
ｍ値（ｍは２以上の自然数）のデータを記憶する浮遊ゲート型の第１のメモリセルと、
前記第１のメモリセルに挟まれ隣り合わないように分離して配置され、ｎ値（ｎはｍより大きい自然数）のデータを記憶する浮遊ゲート型の第２のメモリセルと、が混在して並べられたメモリセルアレイと、
先に前記第１のメモリセルにデータを書き込んだ後に前記第２のメモリセルにデータを書き込む制御回路と、
を備え、
前記第１のメモリセルと前記第２のメモリセルとは、ワード線の設けられた方向において、互いを絶縁する領域をそれらの間に挟み、交互に並んでいることを特徴とする半導体集積回路装置。
前記第１のメモリセルは２値データを記憶し、前記第２のメモリセルは３値以上の多値データを記憶することを特徴とする請求項１〜３のいずれか１つに記載の半導体集積回路装置。
ｍ値（ｍは２以上の自然数）のデータを記憶する浮遊ゲート型の第１のメモリセルと、前記第１のメモリセルに挟まれ隣り合わないように分離して配置され、ｎ値（ｎはｍより大きい自然数）のデータを記憶する浮遊ゲート型の第２のメモリセルと、が混在して並べられたメモリセルアレイであって、前記第１のメモリセルと、前記第２のメモリセルと、が、ビット線とソース線との間で直列接続された部分で交互に並んでいるメモリセルアレイにデータを書き込む際に、先に前記第１のメモリセルにデータを書き込んだ後に前記第２のメモリセルにデータを書き込むことを特徴とする半導体集積回路装置の動作方法。