KR100666184B1 - 하부 비트라인들과 상부 비트라인들이 전압제어블락을공유하는 3-레벨 불휘발성 반도체 메모리 장치 - Google Patents

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Abstract

하부 비트라인들과 상부 비트라인들이 전압제어블락을 공유하는 가지는 3-레벨 불휘발성 반도체 메모리 장치가 게시된다. 본 발명의 불휘발성 반도체 메모리 장치는 3가지의 문턱전압 레벨로 제어될 수 있는 3-레벨의 메모리셀들과 이들을 제어하는 페이지 버퍼를 포함한다. 3-레벨의 메모리셀들은 2개가 한조를 이루어, 3비트의 데이터를 맵핑할 수 있다. 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 높은 집적도와 신뢰성이 획득된다. 본 발명의 불휘발성 반도체 메모리 장치에서, 이븐 비트라인들 및 오드 비트라인들의 전기적 연결을 제어하는 스위치가 독립적인 제어신호에 의하여 제어된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에서는, 상부의 비트라인들과 하부의 비트라인들이 전압제어블락을 공유하게 됨으로써, 레이아웃 측면에서 비교예보다 현저히 유리하게 된다.
3-레벨, 불휘발성, 반도체, 메모리, 전압제어블락

Description

하부 비트라인들과 상부 비트라인들이 전압제어블락을 공유하는 3-레벨 불휘발성 반도체 메모리 장치{THREE-LEVEL NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH VOLTAGE CONTROL BLOCK SHARED LOWER BITLINES AND UPPER BITLINES}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 트랜지스터 타입의 메모리셀의 단면도이다.
도 2은 2-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 3은 4-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 4는 3-레벨 메모리셀의 문턱전압 분포를 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다.
도 6은 도 5의 메모리 어레이의 일부를 나타내는 예의 도면으로서, NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
도 7은 도 5의 하부 래치블락을 자세히 나타내는 도면이다.
도 8은 도 5의 상부 래치블락을 자세히 나타내는 도면이다.
도 9는 본 발명의 불휘발성 반도체 메모리 장치의 구동방법을 나타내는 도면 으로서, 데이터 프로그램 방법을 전체적으로 나타내는 순서도이다.
도 10은 도 9의 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 따른 제1 및 제2 메모리셀들의 문턱전압의 변화를 나타내는 도면이다.
도 11은 도 10의 구동방법에서 하부 비트라인 및 상부 비트라인들로부터 제1 및 제2 메모리셀에 동시에 데이터가 제공되는 경우를 설명하기 위한 도면이다.
도 12는 본 발명의 불휘발성 반도체 메모리 장치의 구동방법으로서, 데이터 독출 방법을 전체적으로 나타내는 순서도이다.
도 13은 도 12의 구동방법에서 제1 및 제2 메모리셀로부터 동시에 데이터가 하부 비트라인 및 상부 비트라인에 제공되는 경우를 설명하기 위한 도면이다.
도 14는 도 5의 메모리 어레이의 일부를 나타내는 다른 예의 도면이다.
도 15 내지 도 18은 도 5의 메모리 어레이의 일부를 나타내는 또 다른 예들의 도면이다.
도 19는 도 5의 메모리 어레이의 일부를 나타내는 비교예의 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 3-레벨 메모리셀들을 가지는 3-레벨 불휘발성 반도체 메모리 장치에 관한 것이다.
불휘발성 반도체 메모리 장치는, 전원이 제거된 상태에서도, 저장된 데이터 를 보존한다. 불휘발성 반도체 메모리 장치에 적합한 여러종류의 메모리셀들이 알려져 있는데, 그 중의 하나가 단일 트랜지스터 타입의 메모리셀이다.
일반적으로, 트랜지스터 타입의 메모리셀(MC)은, 도 1에 도시되는 바와 같이, 반도체 기판 위에 소오스(S)-드레인(D) 사이에 형성되는 전류통로, 절연막(DOX:dielectric oxide)과 게이트 산화막(GOX:gate oxide) 사이에 형성되는 플로팅 게이트(FG) 및 제어게이트(CG)로 구성된다. 상기 플로팅 게이트(FG)는 전자(electron)들을 트랩(trap)하며, 트랩된 전자는 메모리셀(MC)의 문턱전압(threshold voltage)을 결정(establish)한다. 그리고, 불휘발성 반도체 메모리 장치가 독출(read) 동작을 수행할 때, 메모리셀(MC)의 문턱전압이 감지되어, 저장된 데이터가 확인된다.
전형적으로, 불휘발성 반도체 메모리 장치의 메모리셀(MC)들에서는, 프로그램과 소거동작이 반복적으로 수행될 수 있다. 이때, 단일 트랜지스터 메모리셀(MC)들의 여러가지 기능들은 인가되는 다양한 종류의 전압들에 의하여 결정된다. 단일 트랜지스터 메모리셀(MC)은, 전자들이 플로팅 게이트(FG)로 이동됨으로써, 프로그램된다. 플로팅 게이트(FG)로 이동되는 전자는, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)이나, 전자 주입(electron injection) 등에 의하여 발생된다. 전자 주입은 채널 핫-일렉트론(channel hot-electon injection:CHE)이나, 채널 초기화된 이차 전자 주입(channel-initiated secondary electron injection:CISEI) 등으로 수행된다. 그리고, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)은 한꺼번에 데이터를 소거하는 플래쉬 메모리에서 널리 이용되고 있다.
통상적으로, 트랜지스터 메모리셀(MC)은 2가지 데이터값 중의 하나를 저장한다. 상기 2가지 데이터값은, 도 2에 도시되는 바와 같이, 2가지 레벨 중의 하나로 셋팅되는 문턱전압에 의하여 결정된다. 예를 들면, 메모리셀(MC)의 문턱전압이 기준전압(VM)보다 낮은 경우에는, 데이터는 "1"로 독출되며, 메모리셀(MC)의 문턱전압이 기준전압(VM)보다 높은 경우에는, 데이터는 "0"으로 독출된다.
한편, 반도체 메모리 장치가 고집적화됨에 따라, 4-레벨 메모리셀이 개발되었다. 4-레벨 메모리셀은, 도 3에 도시되는 바와 같이, 4가지 레벨의 문턱전압 중 하나로 프로그램될 수 있다. 결과적으로, 4-레벨 메모리셀은 4가지 중 어느하나의 데이터를 저장할 수 있게 된다. 그러므로, 4-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '4-레벨 불휘발성 반도체 메모리 장치'라 칭함)는, 2-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '2-레벨 불휘발성 반도체 메모리 장치'라 칭함)에 비하여, 2배 정도의 데이터 저장용량을 가지게 된다.
그런데, 4-레벨 메모리셀에서는, 인접하는 레벨 사이의 문턱전압의 마진(margin)은 전형적으로 0.67V 정도로 매우 작다. 이때, 각 메모리셀들의 문턱전압은, 전자들의 누설 등으로 인하여, 쉬프트(shift)될 수 있다. 따라서, 4-레벨 중의 하나로 프로그램된 메모리셀(MC)의 문턱전압이 인접한 레벨의 문턱전압으로 이동될 수 있다. 그러므로, 4-레벨 불휘발성 반도체 메모리 장치에서는, 신뢰성이 낮게 된다는 문제점이 발생된다.
따라서, 본 발명의 목적은 높은 집적도와 신뢰성을 가지며, 또한 레이아웃 면적을 저감시키는 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 다수개의 불휘발성 메모리셀들을 포함하는 메모리 어레이; 하부 래치블락 및 상부 래치블락을 포함하는 페이지 버퍼로서, 상기 하부 래치블락은 하부 공통 비트라인을 통하여 상기 메모리 어레이에 연결되며, 상기 하부 공통 비트라인의 전압레벨로 맵핑될 수 있는 하부 래치데이터를 저장하며, 소정의 내부 데이터선으로 데이터를 제공하며, 상기 상부 래치블락은 상부 공통 비트라인을 통하여 상기 메모리 어레이에 연결되며, 상기 하부 공통 비트라인의 전압레벨로 맵핑될 수 있는 하부 래치데이터를 저장하는 상기 페이지 버퍼를 구비한다. 상기 메모리 어레이는 상기 하부 공통 비트라인에 선택적으로 연결되는 하부 이븐 비트라인과 하부 오드 비트라인; 상기 상부 공통 비트라인에 선택적으로 연결되는 상부 이븐 비트라인과 상부 오드 비트라인; 이븐 연결제어신호에 응답하여, 상기 하부 이븐 비트라인과 상기 상부 이븐 비트라인을 전기적으로 연결하는 이븐 스위치; 및 오드 연결제어신호에 응답하여, 상기 하부 오드 비트라인과 상기 상부 오드 비트라인을 전기적으로 연결하는 오드 스위치를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 불휘발성 반도체 메모리 장치는 3-레벨 메모리셀들을 포함한다. 3-레벨 메모리셀(MC)은, 도 4에 도시되는 바와 같이, 3개의 레벨의 문턱전압(threshold voltage) 그룹으로 프로그램될 수 있다. 그리고, 메모리셀(MC)의 문턱전압의 그룹은, 제1 기준전압(VR1) 및 제2 기준전압(VR2)을 기준으로 구분될 수 있다. 본 명세서에서는, 제1 기준전압(VR1)보다 낮은 문턱전압 그룹을 "제1 문턱전압 그룹(G1)"이라 칭하며, 제1 기준전압(VR1)과 제2 기준전압(VR2) 사이의 문턱전압 그룹을 "제2 문턱전압 그룹(G2)"이라 칭한다. 그리고, 제2 기준전압(VR2)보다 높은 문턱전압 그룹을 "제3 문턱전압 그룹(G3)"이라 칭한다.
이와 같은, 3-레벨 메모리셀은, 2-레벨 메모리셀에 비하여, 많은 수의 데이터 저장상태를 가지므로, 상대적으로 높은 집적도를 가진다. 또한, 3-레벨 메모리셀은, 4-레벨 메모리셀에 비하여, 문턱전압 레벨들 사이의 간격이 크게 증가하므로, 상대적으로 높은 신뢰성을 가진다. 그러므로, 3-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(본 명세서에서는, '3-레벨 불휘발성 반도체 메모리 장치'라 칭함)는 집적도 및 신뢰성의 측면에서 큰 잇점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 5는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다. 도 5에는, 메모리 어레이(100), 페이지 버퍼(200) 및 로우 디코더(300)가 도시된다.
상기 메모리 어레이(100)는 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함한다. 상기 메모리 어레이(100)는, 동일한 Y-어드레스에 의하여 선택되는 하부 공통 비트라인(BLD) 및 상부 공통 비트라인(BLU)을 포함한다. 상기 하부 공통 비트라인(BLD)을 통하여, 상기 페이지 버퍼(200)의 하부 래치블락(LTBKD)이 상기 메모리 어레이(100)에 연결된다. 그리고, 상기 상부 공통 비트라인(BLU)을 통하여, 상기 페이지 버퍼(200)의 상부 래치블락(LTBKU)이 상기 메모리 어레이(100)에 연결된다.
도 6은 도 5의 메모리 어레이(100)의 일부를 나타내는 예의 도면으로서, NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
상기 메모리 어레이(100)에는, 하부 이븐 비트라인(BLDe)과 하부 오드 비트라인(BLDo), 상부 이븐 비트라인(BLUe)과 상부 오드 비트라인(BLUo), 이븐 스위치(SWe) 및 오드 스위치(SWo)를 구비한다.
상기 하부 이븐 비트라인(BLDe)은, 하부 이븐 비트라인 선택신호(BLSLTDe) 및 하부 센싱블락 선택신호(SOBLKD)에 응답하여, 상기 하부 공통 비트라인(BLD)에 선택적으로 연결된다. 그리고, 상기 하부 오드 비트라인(BLDo)은, 하부 오드 비트라인 선택신호(BLSLTDo) 및 하부 센싱블락 선택신호(SOBLKD)에 응답하여, 상기 하 부 공통 비트라인(BLD)에 선택적으로 연결된다.
상기 상부 이븐 비트라인(BLUe)은, 상부 이븐 비트라인 선택신호(BLSLTUe) 및 상부 센싱블락 선택신호(SOBLKU)에 응답하여, 상기 상부 공통 비트라인(BLU)에 선택적으로 연결된다. 그리고, 상기 상부 오드 비트라인(BLUo)은, 상부 오드 비트라인 선택신호(BLSLTUo) 및 상부 센싱블락 선택신호(SOBLKU)에 응답하여, 상기 상부 공통 비트라인(BLU)에 선택적으로 연결된다.
상기 이븐 스위치(SWe)는 이븐 연결제어신호(DPENe)에 응답하여, 상기 하부 이븐 비트라인(BLDe)과 상기 상부 이븐 비트라인(BLUe)을 전기적으로 연결한다. 즉, 이븐 연결제어신호(DPENe)가 "H"로 활성화될 때, 상기 하부 이븐 비트라인(BLDe) 및 상기 상부 이븐 비트라인(BLUe)은 전기적으로 연결된다. 그리고, 상기 오드 스위치(SWo)는 오드 연결제어신호(DPENo)에 응답하여, 상기 하부 오드 비트라인(BLDo)과 상기 상부 오드 비트라인(BLUo)을 전기적으로 연결한다. 즉, 오드 연결제어신호(DPENo)가 "H"로 활성화될 때, 상기 하부 오드 비트라인(BLDo) 및 상기 상부 오드 비트라인(BLUo)은 전기적으로 연결된다. 즉, 본 발명의 불휘발성 반도체 메모리 장치에서는, 비트라인별로 스위치가 배치된다.
또한, 상기 메모리 어레이(100)는, 도 6에 도시되는 바와 같이, 하부 이븐 스트링(STDe), 하부 오드 스트링(STDo), 상부 이븐 스트링(STUe) 및 상부 오드 스트링(STUo)을 포함한다.
하부 이븐 스트링(STDe) 및 하부 오드 스트링(STDo)은, 하부 스트링 선택신호(SSLD)에 응답하여, 각각 하부 이븐 비트라인(BLDe) 및 하부 오드 비트라인 (BLDo)에 연결된다. 그리고, 상부 이븐 스트링(STUe) 및 상부 오드 스트링(STUo)은, 상부 스트링 선택신호(SSLU)에 응답하여, 각각 상부 이븐 비트라인(BLUe) 및 상부 오드 비트라인(BLUo)에 연결된다.
바람직하기로는, 상기 메모리 어레이(100)는 전압제어블락(BLCON)을 더 구비한다. 상기 전압제어블락(BLCON)은 상기 비트라인들(BLD, BLDe, BLDo, BLU, BLUe, BLUo)을 전원전압(VDD)으로 프리차아지하거나, 접지전압(VSS)으로 디스차아지한다.
구체적으로 기술하면, 이븐 고전압 쉴딩신호(SHLDHe)이 "H"로 활성화되면, 하부 이븐 비트라인(BLDe)이 전원전압(VDD)으로 프리차아지된다. 이때, 상기 이븐 연결제어신호(DPENe)가 "H"로 활성화되면, 하부 이븐 비트라인(BLDe)을 통하여, 상기 상부 이븐 비트라인(BLUe)도 전원전압(VDD)으로 프리차아지된다.
그리고, 이븐 저전압 쉴딩신호(SHLDLe)이 "H"로 활성화되면, 하부 이븐 비트라인(BLDe)이 접지전압(VSS)으로 디스차아지된다. 이때, 상기 이븐 연결제어신호(DPENe)가 "H"로 활성화되면, 하부 이븐 비트라인(BLDe)을 통하여, 상기 상부 이븐 비트라인(BLUe)도 접지전압(VSS)으로 디스차아지된다.
같은 방법으로, 오드 고전압 쉴딩신호(SHLDHo) 및 오드 저전압 쉴딩신호(SHLDLo)에 의하여, 하부 오드 비트라인(BLDo)이 전원전압(VDD)으로 프리차아지되거나, 접지전압(VSS)으로 디스차아지된다. 이때, 상기 오드 연결제어신호(DPENo)가 "H"로 활성화되면, 하부 오드 비트라인(BLDo)을 통하여, 상기 상부 오드 비트라인(BLUo)도 전원전압(VDD)으로 프리차아지되거나, 접지전압(VSS)으로 디스차아지된다.
하부 이븐 스트링(STDe), 하부 오드 스트링(STDo), 상부 이븐 스트링(STUe) 및 상부 오드 스트링(STUo)에는, 다수개의 메모리셀들이 포함된다.
본 명세서에서는, 하부 이븐 스트링(STDe) 및 하부 오드 스트링(STDo)에 포함되는 메모리셀은 '제1 메모리셀(MC1)'로 불릴 수 있으며, 상부 이븐 스트링(STUe) 및 상부 오드 스트링(STUo)에 포함되는 메모리셀은 '제2 메모리셀(MC2)'로 불릴 수 있다. 그러나, 이는 단지 설명의 편의를 위한 것이며, 이로 인하여 본 발명의 권리범위가 제한되지 않는다.
상기 제1 메모리셀들(MC1) 및 상기 제2 메모리셀들(MC2)은 동일한 형태의 메모리셀로 구현될 수 있으며, 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않는 상태에서도 데이터의 보존이 가능한 불휘발성 메모리셀이다.
한편, 본 발명의 바람직한 실시예에 의하면, 한조를 이루는 상기 제1 메모리셀(MC1) 및 상기 제2 메모리셀(MC2)은, 하부 이븐 스트링(STDe) 및 상부 이븐 스트링(STUe)에 분산되어 배치되거나, 하부 오드 스트링(STDo) 및 상부 오드 스트링(STUo)에 분산되어 배치된다.
하부 이븐 스트링(STDe) 및 상부 이븐 스트링(STUe)에 분산되어 배치된 한조의 상기 제1 메모리셀(MC1) 및 상기 제2 메모리셀(MC2)에 대한 독출 또는 프로그램 동작이 수행될 때, 하부 오드 비트라인(BLDo) 및 상부 오드 비트라인(BLUo)은 쉴딩라인(shilding line)으로서 역할을 수행한다. 이 경우, 상기 오드 연결제어신호(DPENo)가 "H"로 활성화되며, 하부 오드 비트라인(BLDo) 및 상부 오드 비트라인(BLUo)이 상기 전압제어블락(BLCON)에 의하여 함께 제어된다.
그리고, 하부 오드 스트링(STDo) 및 상부 오드 스트링(STUo)에 분산되어 배치된 한조의 상기 제1 메모리셀(MC1) 및 상기 제2 메모리셀(MC2)에 대한 독출 또는 프로그램 동작이 수행될 때, 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 쉴딩라인(shilding line)으로서 역할을 수행한다. 이 경우, 상기 이븐 연결제어신호(DPENe)가 "H"로 활성화되며, 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)이 상기 전압제어블락(BLCON)에 의하여 함께 제어된다.
즉, 상기 상부 이븐 비트라인(BLUe) 및 상기 상부 오드 비트라인(BLUo)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 하부 이븐 비트라인(BLDe) 및 상기 하부 오드 비트라인(BLDo)을 통하여, 상기 전압제어블락(BLCON)에 의하여 제어된다.
본 실시예에서, 이븐 비트라인들(BLDe, BLUe) 또는 오드 비트라인들(BLDo, BLUo)이 쉴딩라인으로서 역할을 수행함으로써, 노이즈 및 커플링이 차단되며, 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 동작 특성이 향상된다.
상기 한조의 제1 및 제2 메모리셀(MC1, MC2)에는, 한조를 이루는 제1 내지 제3 비트의 데이터값이 프로그램될 수 있다. 또한, 상기 한조의 2개 메모리셀의 문턱전압에 따른 저장상태는 상기 제1 내지 제3 비트의 데이터값으로 독출된다. 본 명세서 및 도면에서, 제1 내지 제3 비트는 참조번호 'BIT1~BIT3'로 나타날 수 있다.
다시 도 5를 참조하면, 상기 페이지 버퍼(200)는 하부 래치블락(LTBKD) 및 상부 래치블락(LTBKU)을 구비한다. 상기 하부 래치블락(LTBKD)은 상기 하부 공통 비트라인(BLD)에 전기적으로 연결되며, 소정의 내부 데이터선(IDL)으로 데이터를 제공한다. 상기 상부 래치블락(LTBKU)은 상기 상부 공통 비트라인(BLU)에 전기적으로 연결된다.
상기 페이지 버퍼(200)는 상기 하부 및 상부 공통 비트라인(BLD, BLU)을 통하여, 상기 메모리 어레이(100)에 커플드된다. 그리고, 상기 페이지 버퍼(200)는 한조의 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터들을 한조의 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압 그룹으로 맵핑하도록 구동된다.
도 7은 도 5의 하부 래치블락(LTBKD)을 자세히 나타내는 도면이다. 상기 하부 래치블락(LTBKD)은 하부 래치데이터(DLTD)를 저장할 수 있으며, 상기 하부 공통 비트라인(BLD)에 연결된다. 상기 하부 래치블락(LTBKD)은 구체적으로 하부 센싱단자(NSEND), 하부 래치부(211), 하부 플립부(213) 및 하부 래치제어부(215)를 구비한다.
상기 하부 센싱단자(NSEND)는 하부 공통 비트라인 연결신호(BLSHFD)에 응답하여, 상기 하부 공통 비트라인(BLD)과 연결된다. 이때, 상기 하부 센싱단자(NSEND)의 데이터는, 하부 공통 비트라인 연결부(223)를 통하여, 상기 하부 공통 비트라인(BLD)에 제공될 수 있다.
상기 하부 래치부(211)는 하부 래치데이터(DLTD)를 래치하여 저장한다. 그리고, 상기 하부 래치부(211)는 하부 버퍼 선택신호(PBSLTD)에 응답하여, 상기 하부 래치데이터(DLTD)를 상기 하부 공통 비트라인(BLD)에 송신할 수 있다.
상기 하부 플립부(213)는, 상기 하부 센싱단자(NSEND)의 전압레벨에 따라, 상기 하부 래치데이터(DLTD)을 논리 "L"에서 논리 "H"로 플립시킨다. 이 경우, 하부 입력신호(DID)가 "H"로 활성화된다. 또한, 상기 하부 플립부(213)는, 상기 하부 센싱단자(NSEND)의 전압레벨에 따라, 상기 하부 래치데이터(DLTD)을 논리 "H"에서 논리 "L"로 반전 플립시킨다. 이 경우, 하부 반전입력신호(nDID)가 "H"로 활성화된다.
상기 하부 래치제어부(215)는 상기 하부 래치데이터(DLTD)를 "H"로 셋팅한다. 이 경우, 하부 입력신호(DID)가 "H"로 활성화된다. 또한, 상기 하부 래치제어부(215)는 상기 하부 래치데이터(DLTD)를 "L"로 리셋한다. 이 경우, 하부 반전입력신호(nDID)가 "H"로 활성화된다.
본 실시예에서, 상기 하부 입력신호(DID)에 게이팅되는 앤모스 트랜지스터(T11)와 상기 하부 반전입력신호(nDID)에 게이팅되는 앤모스 트랜지스터(T13)는 하부 플립부(213)와 하부 래치제어부(215)에 공통적으로 포함된다.
바람직하기로, 하부 래치블락(LTBKD)은 출력부(219), 하부 프리차아지부(221) 및 하부 공통 비트라인 연결부(223)를 더 구비한다.
상기 출력부(219)는, 출력제어신호(DIO)에 응답하여, 상기 하부 래치부(211)의 하부 래치데이터(DLTD)를 내부 데이터선(IDL)으로 제공하기도 한다.
하부 프리차아지부(221)는 하부 센싱 프리차아지 신호(/PRED)에 응답하여, 상기 하부 센싱단자(NSEND)을 전원전압(VDD)으로 프리차아지시킨다.
하부 공통 비트라인 연결부(223)는 하부 공통 비트라인 연결신호(BLSHFD)및 하부 공통 비트라인 선택신호(SOBLKD)에 응답하여, 상기 하부 공통 비트라인(BLD)과 상기 하부 센싱단자(NSEND) 사이의 전기적 연결을 제어한다.
도 8은 도 5의 상부 래치블락(LTBKU)을 자세히 나타내는 도면이다. 상기 상부 래치블락(LTBKU)은 상부 래치데이터(DLTU)를 저장할 수 있으며, 상기 상부 공통 비트라인(BLU)에 연결된다. 상기 상부 래치블락(LTBKU)은 구체적으로 상부 센싱단자(NSENU), 상부 래치부(211), 상부 플립부(263) 및 덤핑부(267)를 구비한다.
상기 상부 센싱단자(NSENU)는 상부 공통 비트라인 연결신호(BLSHFU)에 응답하여, 상기 상부 공통 비트라인(BLU)과 연결된다. 이때, 상기 상부 센싱단자(NSENU)의 데이터는, 상부 공통 비트라인 연결부(273)를 통하여, 상기 상부 공통 비트라인(BLU)에 제공될 수 있다.
상기 상부 래치부(261)는 상부 래치데이터(DLTU)를 래치하여 저장한다. 그리고, 상기 상부 래치부(261)는 상부 버퍼 선택신호(PBSLTU)에 응답하여, 상기 상부 래치데이터(DLTU)를 상기 상부 공통 비트라인(BLU)에 송신할 수 있다.
상기 상부 플립부(263)는, 상기 상부 센싱단자(NSENU)의 전압레벨에 따라, 상기 상부 래치데이터(DLTU)을 논리 "L"에서 논리 "H"로 플립시킨다. 이 경우, 상부 입력신호(DIU)가 "H"로 활성화된다. 또한, 상기 상부 플립부(263)는, 상기 상부 센싱단자(NSENU)의 전압레벨에 따라, 상기 상부 래치데이터(DLTU)을 논리 "H"에서 논리 "L"로 반전 플립시킨다. 이 경우, 상부 반전입력신호(nDIU)가 "H"로 활성화된다.
상기 상부 래치제어부(265)는 상기 상부 래치데이터(DLTU)를 "H"로 셋팅한 다. 이 경우, 상부 입력신호(DIU)가 "H"로 활성화된다. 또한, 상기 상부 래치제어부(265)는 상기 상부 래치데이터(DLTU)를 "L"로 리셋한다. 이 경우, 상부 반전입력신호(nDIU)가 "H"로 활성화된다.
상기 덤핑부(267)는 상기 상부 래치데이터(DLTU)에 따라 상기 상부 센싱단자(NSENU)을 접지전압(VSS)으로 디스차아지한다. 구체적으로 기술하면, 상기 덤핑부(267)는, 상기 상부 래치데이터(DLTU)가 논리 "H"일 때, 비트라인 드라이빙 신호(BLDRV)에 응답하여, 상기 상부 센싱단자(NSENU)을 접지전압(VSS)으로 디스차아지한다. 따라서, 상기 덤핑부(267)는, 논리 "H"의 상기 상부 래치데이터(DLTU)를 반전하여, 상기 상부 센싱단자(NSENU)에 제공하는 역할을 수행한다.
바람직하기로, 상부 래치블락(LTBKU)은 상부 프리차아지부(271) 및 상부 공통 비트라인 연결부(273)를 더 구비한다.
상부 프리차아지부(271)는 상부 센싱 프리차아지 신호(/PREU)에 응답하여, 상기 상부 센싱단자(NSENU)을 전원전압(VDD)으로 프리차아지시킨다.
상부 공통 비트라인 연결부(273)는 상부 공통 비트라인 연결신호(BLSHFU)및 상부 공통 비트라인 선택신호(SOBLKU)에 응답하여, 상기 상부 공통 비트라인(BLU)과 상기 상부 센싱단자(NSENU) 사이의 전기적 연결을 제어한다.
다시 도 5를 참조하면, 로우 디코더(300)는 상기 메모리 어레이(100)에 커플드되어, 선택되는 워드라인(WL)의 전압레벨을 제어하며, 하부 및 상부 스트링 선택신호(SSLD, SSLU) 및 하부 및 상부 그라운드 선택신호(GSLD, GSLU)를 발생한다.
데이터 입출력 회로(400)는 상기 페이지 버퍼(200)에 래치된 데이터를 외부 시스템으로 출력하며, 또한, 외부 시스템으로부터 입력되는 데이터를 상기 페이지 버퍼(200)에 로딩한다.
계속하여, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법이 고찰된다. 이때, 한조의 메모리셀에 대한 프로그램은, 도 9에 도시되는 바와 같이, 제1 내지 제3 비트(BIT1 내지 BIT3)를 각각 이용하는 제1 내지 제3 페이지 프로그램 단계 순으로 진행된다.
도 9는 본 발명의 불휘발성 반도체 메모리 장치의 구동방법을 나타내는 도면으로서, 데이터 프로그램 방법을 나타내는 순서도이다. 먼저, S1110 단계에서, 프로그램 동작을 지시하는 동작 명령(CMD)이 입력된다. S1120 단계에서, 제1 페이지 프로그램 동작이 수행된다. 상기 S1120 단계에서는, 제1 비트(BIT1)의 데이터에 따라 제1 메모리셀(MC1)의 문턱전압이 제2 문턱전압 그룹(G2)으로 프로그램된다(도 10의 STEP1 참조).
S1130 단계에서, 제2 페이지 프로그램 동작이 수행된다. 상기 S1130 단계에서는, 제2 비트(BIT2)의 데이터에 따라 제2 메모리셀(MC2)의 문턱전압이 제2 문턱전압 그룹(G2)으로 프로그램된다(도 10의 STEP2 참조).
S1140 단계에서, 제3 페이지 프로그램 동작이 수행된다. 상기 S1140 단계에서는, 제3 비트(BIT3)의 데이터에 따라 제1 및/또는 제2 메모리셀(MC1, MC2)의 문턱전압이 제3 문턱전압 그룹(G3)으로 프로그램된다(도 10의 STEP3 참조).
구체적으로, S1140 단계에서는, 제3 비트(BIT3)의 데이터가, 하부 래치블락(LTBKD) 및 상부 래치블락(LTBKU)에, 각각 하부 래치데이터(DLTD) 및 하부 래치데 이터(DLTU)로 로딩된다. 그리고, 이미 제1 및 제2 비트(BIT1, BIT2)에 따라 프로그램된 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압에 의하여, 상기 하부 래치데이터(DLTD) 및 하부 래치데이터(DLTU)는 플립된다.
그 후, 플립된 상기 하부 래치데이터(DLTD) 및 하부 래치데이터(DLTU)는, 각각 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)에 제공된다. 이때, 상기 하부 래치데이터(DLTD) 및 하부 래치데이터(DLTU)는, 도 11에 도시되는 바와 같이, 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)에 동시에 제공되어, 상기 제1 및 제2 메모리셀(MC1, MC2)을 프로그램한다. 이 경우, 상기 이븐 연결제어신호(DPENe)는 "L"로 비활성화되며, 상기 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 전기적으로 분리된다.
다시 도 10을 참조하여, 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터값에 대응하는 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압을 살펴보면 다음과 같다.
제1 비트(BIT1), 제2 비트(BIT2) 및 제3 비트(BIT3)의 데이터가 모두 "1"인 경우(CASE1)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)에 위치한다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 "1"이고, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE2)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제3 문턱전압 그룹(G3)에 위치한다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE3)에는, 제1 메모리셀(MC1)의 문턱전압 은 제1 문턱전압 그룹(G1)에 위치되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)에 위치한다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE4)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)에 위치되며, 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)에 위치한다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE5)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)에 위치되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)에 위치한다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"이며, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE6)에는, 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)에 위치되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)에 위치한다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE7)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 제2 문턱전압 그룹(G2)에 위치한다.
제1 비트(BIT1), 제2 비트(BIT2) 및 제3 비트(BIT3)의 데이터가 모두 "0"인 경우(CASE8)에는, 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)에 위치되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)에 위치한다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법이 고찰된다. 이때, 제1 내지 제3 비트(BIT1 내지 BIT3)를 각각 독출하는 제1 내지 제3 페이지 독출 단계가 비순서적으로 진행되더라도, 한조의 메모리셀에 대한 독출은 가능하다.
도 12는 본 발명의 불휘발성 반도체 메모리 장치의 구동방법으로서, 데이터 독출 방법을 전체적으로 나타내는 순서도이다.
도 12를 참조하면, S1210 단계에서, 독출 동작을 지시하는 동작 명령(CMD)이 입력된다. 그리고, S1220 단계에서, 로우 어드레스가 입력된다.
S1230 단계에서, 입력된 로우 어드레스가 한조의 제1 및 제2 메모리셀(MC1, MC2)를 선택하는 3-레벨 어드레스인지 여부가 판단된다.
만약, 입력된 로우 어드레스가 3-레벨 어드레스가 아닌 것으로 판단되면, S2240 단계에서, 통상적인 2-레벨의 메모리셀에 대한 독출 동작이 수행된다.
그리고, 입력된 로우 어드레스(RADD)가 3-레벨 어드레스인 것으로 판단되면, S1250, S1260, S1270 단계에서, 해당하는 페이지에 따른 독출 동작이 수행된다.
한편, S1250 단계의 제1 페이지 독출 수행은 도 10의 CASE1 내지 CASE4를 확인하는 방식으로 진행된다. 즉, 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1)보다 낮은 경우(CASE1, CASE3 및 CASE4)와 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이 모두 제2 기준전압(VR2)보다 높은 경우(CASE2)가 확인되어, 제1 비트(BIT1)의 데이터값은 "1"로 독출된다. 이때, CASE2가 확인되는 과정에서, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이, 도 13에 도시되는 바와 같이, 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)에 동시에 제공된다. 이 경우, 상기 이 븐 연결제어신호(DPENe)는 "L"로 비활성화되며, 상기 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 전기적으로 분리된다.
이때, 상기 이븐 연결제어신호(DPENe)는 "L"로 비활성화되며, 상기 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 전기적으로 분리된다.
그리고, S1260 단계의 제2 페이지 독출 수행은 도 10의 CASE1, CASE2, CASE5, CASE6을 확인하는 방식으로 진행된다. 즉, 제2 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1)보다 낮은 경우(CASE1, CASE5 및 CASE6)와 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이 모두 제2 기준전압(VR2)보다 높은 경우(CASE2)가 확인되어, 제2 비트(BIT2)의 데이터값은 "1"로 독출된다. 이때, CASE2가 확인되는 과정에서, 상기 이븐 연결제어신호(DPENe)는 "L"로 비활성화되며, 상기 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 전기적으로 분리된다. 이는 S1250 단계의 제1 페이지 독출 수행에서와 유사하다.
그리고, S1270 단계의 제3 페이지 독출 수행은 도 10의 CASE2, CASE4, CASE6 및CASE8를 확인하는 방식으로 진행된다. 즉, 제1 메모리셀(MC1)의 문턱전압이 제2 기준전압(VR2)보다 높은 경우(CASE2, CASE6 및 CASE8)와 제2 메모리셀(MC2)의 문턱전압이 제2 기준전압(VR2)보다 높은 경우(CASE2 및 CASE8)가 확인되어, 제3 비트(BIT3)의 데이터값은 "0"로 독출된다. 이때, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이, 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)에 동시에 제공된다. 이 경우, 상기 이븐 연결제어신호(DPENe)는 "L"로 비활성화되며, 상기 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 전기적으로 분리된다.
상기와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 독출 및 프로그램 동작에서, 상기 하부 이븐 비트라인(BLDe) 및 상부 이븐 비트라인(BLUe)은 전기적으로 분리되는 경우가 발생되는 경우에도, 상기 하부 오드 비트라인(BLDo) 및 상부 오드 비트라인(BLUo)은 전기적으로 연결된다.
이와 같은 동작은, 본 발명의 불휘발성 반도체 메모리 장치에서, 이븐 비트라인들(BLDe, BLUe) 및 오드 비트라인들(BLDo, BLUo)의 전기적 연결을 제어하는 스위치(SWe, SWo)가 독립적인 제어신호들(DPENe, DPENo)에 의하여 제어됨으로 인하여, 가능하게 된다.
즉, 본 발명의 불휘발성 반도체 메모리 장치에서는, 상부의 비트라인들(BLUe, BLUo)과 하부의 비트라인들(BLDe, BLDo)이 전압제어블락을 공유하게 된다. 이는, 후술되는 비교예와 비교하여, 레이아웃 측면에서 현저히 유리하게 된다.
도 14는 도 5의 메모리 어레이(100)의 일부를 나타내는 다른 예의 도면이다. 도 14에 따른 메모리 어레이(100)의 구성은 도 6에 따른 메모리 어레이(100)의 구성과 거의 동일하다. 다만, 도 6의 예에서는 상기 전압제어블락(BLCON)이 상기 하부 이븐 비트라인(BLDe) 및 상기 하부 오드 비트라인(BLDo)에 연결되는 반면에, 도 14의 예에서는 상기 전압제어블락(BLCON)이 상기 상부 이븐 비트라인(BLUe) 및 상기 상부 오드 비트라인(BLUo)에 연결된다는 점에서 차이가 있을 뿐이다. 이에 따라, 상기 하부 이븐 비트라인(BLDe) 및 상기 하부 오드 비트라인(BLDo)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 상부 이븐 비트라인(BLUe) 및 상기 상부 오드 비트라인(BLUo)을 통하여, 상기 전압제어블락(BLCON)에 의하여 제어된다.
그리고, 도 14의 예에서의 그 밖의 구성 및 작용은 도 6의 예와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 15는 도 5의 메모리 어레이(100)의 일부를 나타내는 다른 예의 도면이다. 도 15에 따른 메모리 어레이(100)의 구성도, 도 6에 따른 메모리 어레이(100)의 구성과 거의 동일하다. 다만, 도 15의 예에서는 상기 전압제어블락(BLCON)이 이븐 전압제어부(BLCON_E) 및 오드 전압제어부(BLCON_O)로 나누어지며, 상기 이븐 전압제어부(BLCON_E)는 하부 이븐 비트라인(BLDe)에 연결되며, 상기 오드 전압제어부(BLCON_O)는 상부 오드 비트라인(BLUo)에 연결된다는 점에서, 도 6의 예와 차이점을 지닌다.
이에 따라, 상기 상부 이븐 비트라인(BLUe)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 하부 이븐 비트라인(BLDe)을 통하여, 상기 이븐 전압제어부(BLCON_E)에 의하여 제어된다. 유사하게, 상기 하부 오드 비트라인(BLDo)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 상부 오드 비트라인(BLUo)을 통하여, 상기 오드 전압제어부(BLCON_O)에 의하여 제어된다.
도 15의 예에서의 그 밖의 구성 및 작용은 도 6의 예와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 16은 도 5의 메모리 어레이(100)의 일부를 나타내는 또 다른 예의 도면이 다. 도 16에 따른 메모리 어레이(100)의 구성은, 도 15에 따른 메모리 어레이(100)의 구성과 거의 동일하다. 다만, 상기 이븐 전압제어부(BLCON_E)는 상부 이븐 비트라인(BLUe)에 연결되며, 상기 오드 전압제어부(BLCON_O)는 하부 오드 비트라인(BLDo)에 연결된다는 점에서, 도 15의 예와 차이점을 지닌다.
이에 따라, 상기 하부 이븐 비트라인(BLDe)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 상부 이븐 비트라인(BLDe)을 통하여, 상기 이븐 전압제어부(BLCON_E)에 의하여 제어된다. 유사하게, 상기 상부 오드 비트라인(BLUo)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 하부 오드 비트라인(BLDo)을 통하여, 상기 오드 전압제어부(BLCON_O)에 의하여 제어된다.
도 16의 예에서의 그 밖의 구성 및 작용은 도 15의 예와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 17은 도 5의 메모리 어레이(100)의 일부를 나타내는 또 다른 예의 도면이다. 도 17에 따른 메모리 어레이(100)의 구성도, 도 6에 따른 메모리 어레이(100)의 구성과 거의 동일하다. 다만, 도 17의 예에서는 상기 전압제어블락(BLCON)이 고전압제어부(BLCON_H) 및 저전압제어부(BLCON_L)로 나누어지며, 상기 고전압제어부(BLCON_H)는 상부 이븐 비트라인(BLUe) 및 상부 오드 비트라인(BLUo)에 연결되며, 상기 저전압제어부(BLCON_L)는 하부 이븐 비트라인(BLDe) 및 하부 오드 비트라인(BLDo)에 연결된다는 점에서, 도 6의 예와 차이점을 지닌다.
이에 따라, 상기 하부 이븐 비트라인(BLDe) 및 상기 하부 오드 비트라인(BLDo)은, 전원전압(VDD)으로 프리차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 상부 이븐 비트라인(BLUe) 및 상부 오드 비트라인(BLUo)을 통하여, 상기 고전압제어부(BLCON_H)에 의하여 제어된다. 유사하게, 상기 상부 이븐 비트라인(BLUe) 및 상기 상부 오드 비트라인(BLUo)은, 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 하부 이븐 비트라인(BLDe) 및 하부 오드 비트라인(BLDo)을 통하여, 상기 저전압제어부(BLCON_L)에 의하여 제어된다.
도 17의 예에서의 그 밖의 구성 및 작용은 도 6의 예와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 18은 도 5의 메모리 어레이(100)의 일부를 나타내는 또 다른 예의 도면이다. 도 18에 따른 메모리 어레이(100)의 구성은, 도 18에 따른 메모리 어레이(100)의 구성과 거의 동일하다.
이에 따라, 상기 상부 이븐 비트라인(BLUe) 및 상기 상부 오드 비트라인(BLUo)은, 전원전압(VDD)으로 프리차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 하부 이븐 비트라인(BLDe) 및 하부 오드 비트라인(BLDo)을 통하여, 상기 고전압제어부(BLCON_H)에 의하여 제어된다. 유사하게, 상기 하부 이븐 비트라인(BLDe) 및 상기 하부 오드 비트라인(BLDo)은, 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 상부 이븐 비트라인(BLUe) 및 상부 오드 비트라인(BLUo)을 통하여, 상기 저전압제어부(BLCON_L)에 의하여 제어된 다.
도 18의 예에서의 그 밖의 구성 및 작용은 도 17의 예와 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 19는 도 5의 메모리 어레이(100)의 일부를 나타내는 비교예의 도면으로서, 역시 NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다. 도 19의 비교예에서는, 상기 전압제어블락(BLCON)이 상부 전압제어부(BLCON_U) 및 하부 전압제어부(BLCON_D)로 나누어지며, 상기 상부 전압제어부(BLCON_U)는 상부 이븐 비트라인(BLUe) 및 상부 오드 비트라인(BLUo)에 연결되며, 상기 하부 전압제어부(BLCON_L)는 하부 이븐 비트라인(BLDe) 및 하부 오드 비트라인(BLDo)에 연결된다는 점에서, 도 6의 예와 차이점을 지닌다. 또한, 이븐 스위치(SWe) 및 오드 스위치(SWo)가 하나의 연결제어신호(DPEN)에 의하여 제어된다는 점에서, 도 6의 예와 차이점을 지닌다.
이 경우, 상기 하부 이븐 비트라인(BLDe) 및 상기 하부 오드 비트라인(BLDo)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 하부 전압제어부(BLCON_D)에 의하여 제어된다. 그리고, 상기 상부 이븐 비트라인(BLUe) 및 상기 상부 오드 비트라인(BLUo)은, 전원전압(VCC)으로 프리차아지되는 경우 및 접지전압(VSS)으로 디스차아지되는 경우 그리고, 쉴딩라인으로 작용되는 경우에, 상기 상부 전압제어부(BLCON_D)에 의하여 제어된다.
그러나, 도 19의 비교예의 경우에는, 도 6 및 도 14 내지 도 18의 본 발명의 실시예들과 비교하여, 전압제어블락(BLCON)을 구성하는 트랜지스터(절연층의 두께가 두꺼운 고전압 트랜지스터로 구현됨)의 수가 현저히 많게 되어, 레이아웃 측면에 매우 불리하게 된다.
상기와 같이 본 발명의 불휘발성 반도체 메모리 장치는 3가지의 문턱전압 레벨로 제어될 수 있는 메모리셀들과 상기 메모리셀들을 제어하는 페이지 버퍼를 포함한다. 본 발명의 불휘발성 반도체 메모리 장치는, 2-레벨 불휘발성 반도체 메모리 장치에 비하여, 높은 집적도를 가진다. 그리고, 본 발명의 불휘발성 반도체 메모리 장치는, 4-레벨 불휘발성 반도체 메모리 장치에 비하여, 높은 신뢰성을 가진다.
본 발명의 불휘발성 반도체 메모리 장치에서, 이븐 비트라인들 및 오드 비트라인들의 전기적 연결을 제어하는 스위치가 독립적인 제어신호에 의하여 제어된다. 그러므로, 본 발명의 불휘발성 반도체 메모리 장치에서는, 상부의 비트라인들과 하부의 비트라인들이 전압제어블락을 공유하게 됨으로써, 레이아웃 측면에서 비교예보다 현저히 감소하게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (9)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    다수개의 불휘발성 메모리셀들을 포함하는 메모리 어레이;
    하부 래치블락 및 상부 래치블락을 포함하는 페이지 버퍼로서, 상기 하부 래치블락은 하부 공통 비트라인을 통하여 상기 메모리 어레이에 연결되며, 상기 하부 공통 비트라인의 전압레벨로 맵핑될 수 있는 하부 래치데이터를 저장하며, 소정의 내부 데이터선으로 데이터를 제공하며, 상기 상부 래치블락은 상부 공통 비트라인을 통하여 상기 메모리 어레이에 연결되며, 상기 하부 공통 비트라인의 전압레벨로 맵핑될 수 있는 하부 래치데이터를 저장하는 상기 페이지 버퍼를 구비하며,
    상기 메모리 어레이는
    상기 하부 공통 비트라인에 선택적으로 연결되는 하부 이븐 비트라인과 하부 오드 비트라인;
    상기 상부 공통 비트라인에 선택적으로 연결되는 상부 이븐 비트라인과 상부 오드 비트라인;
    이븐 연결제어신호에 응답하여, 상기 하부 이븐 비트라인과 상기 상부 이븐 비트라인을 전기적으로 연결하는 이븐 스위치; 및
    오드 연결제어신호에 응답하여, 상기 하부 오드 비트라인과 상기 상부 오드 비트라인을 전기적으로 연결하는 오드 스위치를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 메모리 어레이는
    상기 비트라인들을 프리차아지 및 디스차아지하기 위하여, 상기 하부 이븐 비트라인 및 상기 하부 오드 비트라인에 연결되는 전압제어블락을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 메모리 어레이는
    상기 비트라인들을 프리차아지 및 디스차아지하기 위하여, 상기 상부 이븐 비트라인 및 상기 상부 오드 비트라인에 연결되는 전압제어블락을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 메모리 어레이는
    상기 이븐 비트라인들을 프리차아지 및 디스차아지하기 위한 이븐 전압제어부 및 상기 오드 비트라인들을 프리차아지 및 디스차아지하기 위한 오드 전압제어부를 포함하는 전압제어블락으로서, 상기 이븐 전압제어부는 상기 하부 이븐 비트라인에 연결되며, 상기 오드 전압제어부는 상기 상부 오드 비트라인에 연결되는 상기 전압제어블락을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 메모리 어레이는
    상기 이븐 비트라인들을 프리차아지 및 디스차아지하기 위한 이븐 전압제어부 및 상기 오드 비트라인들을 프리차아지 및 디스차아지하기 위한 오드 전압제어부를 포함하는 전압제어블락으로서, 상기 이븐 전압제어부는 상기 상부 이븐 비트라인에 연결되며, 상기 오드 전압제어부는 상기 하부 오드 비트라인에 연결되는 상기 전압제어블락을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 메모리 어레이는
    상기 비트라인들을 프리차아지하기 위한 고전압제어부 및 상기 비트라인들을 디스차아지하기 위한 저전압제어부를 포함하는 전압제어블락으로서, 상기 고전압제어부는 상기 하부 이븐 비트라인 및 상기 하부 오드 비트라인에 연결되며, 상기 저전압제어부는 상기 상부 이븐 비트라인 및 상기 상부 오드 비트라인에 연결되는 상기 전압제어블락을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 메모리 어레이는
    상기 비트라인들을 프리차아지하기 위한 고전압제어부 및 상기 비트라인들을 디스차아지하기 위한 저전압제어부를 포함하는 전압제어블락으로서, 상기 고전압제어부는 상기 상부 이븐 비트라인 및 상기 상부 오드 비트라인에 연결되며, 상기 저전압제어부는 상기 하부 이븐 비트라인 및 상기 하부 오드 비트라인에 연결되는 상기 전압제어블락을 더 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 페이지 버퍼는
    한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되며,
    상기 제1 및 제2 메모리셀은
    상기 하부 이븐 비트라인에 연결되는 하부 이븐 스트링과 상기 상부 이븐 비트라인에 연결되는 상부 이븐 스트링의 쌍에 분산배치되거나, 상기 하부 오드 비트라인에 연결되는 하부 오드 스트링과 상기 상부 오드 비트라인에 연결되는 상부 오드 스트링의 쌍에 분산배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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