JP7297977B1 - フラッシュメモリ - Google Patents

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Abstract

【課題】 高集積化、低電力化が可能なフラッシュメモリを提供する。【解決手段】 本発明のフラッシュメモリ１００は、ＡＮＤ型のメモリセルアレイ１１０、アドレスバッファ１２０、行選択・駆動回路１３０、列選択回路１４０、入出力回路１５０および読み書き制御部１６０を含んで構成される。メモリセルは、例えば、ＯＮＯ構造の電荷蓄積層を含み、読み書き制御部１６０は、選択メモリセルの電荷蓄積層とチャンネルとの間のＦＮトンネリングによりプログラムや消去を行う。【選択図】 図１

Description

本発明は、ＡＮＤ型のメモリセルアレイ構造を有するフラッシュメモリに関する。
ＮＯＲ型フラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置し、メモリセルへのランダムアクセスが可能な不揮発性メモリであり、その集積度の向上を図るために、仮想接地方式や多値方式を採用している（例えば、特許文献１）。
特開２０１１－１９２３４６号公報
ＮＯＲ型フラッシュメモリでは、高集積化が進んでいるが、そのスケーリングが限界に近づきつつある。プログラミングでは、選択メモリセルにプログラム電圧を印加し、選択ビット線に正の電圧を印加し、選択ソース線に０Ｖを印加し、ソース／ドレイン間のチャンネル電流によって生じるホットエレクトロンを電荷蓄積層に電荷を蓄積させる必要がある。しかし、ビット線（ドレイン）に比較的大きな電圧（～５Ｖ）を印加するため、ゲート長をスケーリングに従って小さくすると、ソース／ドレイン間でパンチスルーの問題が生じ得る。このため、ＮＯＲ型のメモリセルのスケーリングには制限がある。さらにＮＯＲ型のメモリセルは、プログラム時にチャンネル電流が流れるため、消費電力も大きくなってしまう。
本発明は、高集積化、低電力化が可能なフラッシュメモリを提供することを目的とする。
本発明に係るフラッシュメモリは、行方向に延在する複数のワード線、列方向に延在する複数のビット線および複数のソース線、および複数のメモリセルを含むメモリセルアレイであって、各メモリセルは、電荷蓄積層、当該電荷蓄積層上に形成されたゲート、ビット線およびソース線に接続されるドレイン領域およびソース領域を含み、複数のメモリセルがビット線とソース線との間に並列になるように接続され、行方向のメモリセルの各ゲートが対応するワード線に共通に接続される、前記メモリセルアレイと、行方向のワード線を選択する行選択手段と、列方向のビット線およびソース線を選択する列選択手段と、前記行選択手段および前記列選択手段によって選択されたメモリセルの読出し、プログラムまたは消去を制御する制御手段とを含み、プログラムまたは消去は、選択メモリセルのチャンネルと前記電荷蓄積層との間の電子のトンネリングにより行われる。
ある態様では、前記電荷蓄積層は、窒化膜と当該窒化膜の上下に酸化膜を含むＯＮＯ構造である。ある態様では、前記メモリセルアレイはさらにＰウエル領域を含み、Ｐウエル領域内に、列方向に一定の間隔でＮ型の複数の拡散領域が形成され、当該複数の拡散領域は、メモリセルのソース領域およびドレイン領域を提供し、前記一定の間隔は、メモリセルのゲート長を規定する、請求項１に記載のフラッシュメモリ。ある態様では、前記複数のワード線は、前記電荷蓄積層を介して前記複数の拡散領域上を行方向に延在し、前記複数のビット線および複数のソース線は、層間絶縁膜を介して前記複数のワード線上を列方向に延在し、前記複数の拡散領域の一方の隣接する側にメモリセルのチャンネルが形成され、当該一方の側と対向する他方の隣接する側に絶縁領域が形成される。ある態様では、前記複数のビット線および複数のソース線の各々は、複数のワード線を跨ぐ位置に形成されたコンタクトを介して対応する拡散領域に電気的に接続される。ある態様では、複数のメモリセルがローカルビット線とローカルソース線との間に並列に接続され、ローカルビット線は、第１の選択トランジスタを介してビット線に接続され、ローカルソース線は、第２の選択トランジスタを介してソース線に接続され、前記列選択手段は、前記１の選択トランジスタを介してローカルビット線を選択し、前記第２の選択トランジスタを介してローカルソース線を選択する。ある態様では、前記制御手段は、プログラム電圧を選択ワード線に印加し、前記プログラム電圧よりも小さいプログラム禁止電圧を非選択ワード線に印加し、選択ワード線の選択メモリセルのチャンネルから電荷蓄積層に電子をトンネリングさせる。ある態様では、前記制御手段は、前記プログラム禁止電圧を非選択ワード線に印加する前に、非選択メモリセルに接続された非選択ビットにプリチャージ電圧を印加する。ある態様では、前記制御手段は、Ｐウエルに負の電圧を印加する期間中に、前記非選択ビット線にプリチャージ電圧を印加し、前記非選択ビット線をフローティングにした後、非選択ワード線にプログラム禁止電圧を印加する前に、Ｐウエルの電圧を正の方向に遷移させることで前記プリチャージ電圧をブーストさせる。ある態様では、前記制御手段は、非選択ワード線にプログラム禁止電圧を印加することで、前記ブーストされたプリチャージ電圧をさらにブーストさせる。ある態様では、前記制御手段は、選択ワード線に、第１のプログラム電圧と当該第１のプログラム電圧よりも高い第２のプログラム電圧を２段階で印加し、第２のプログラム電圧は、プログラム禁止電圧によるブースト後に印加される。ある態様では、前記制御手段は、負の消去電圧を１つまたは複数の選択ワード線に印加し、正の電圧をＰウエルに印加し、選択ワード線の選択メモリセルの電荷蓄積層からチャンネルに電子を放出させる。ある態様では、前記制御手段は、正の消去禁止電圧を非選択ワード線に印加し、非選択ワード線の非選択メモリセルの消去を禁止する。ある態様では、前記制御手段は、前記消去電圧を選択ワード線に印加する前に、前記消去禁止電圧を前記非選択ワード線に印加し、前記正の電圧をＰウエルに一定期間印加する。ある態様では、前記制御手段は、ワード線単位で選択メモリセルのプログラムを可能にする。ある態様では、前記制御手段は、ワード線単位で選択メモリセルの消去を可能にする。
本発明によれば、ビット線とソース線との間に複数のメモリセルが並列に接続され、かつ選択メモリセルのチャンネルと電荷蓄積層との間の電子のトンネリングによりプログラムおよび消去を行うようにしたので、フラッシュメモリの高集積化および低電力化を図ることができる。
本発明の実施例に係るフラッシュメモリの全体構成を示すブロック図である。 本発明の実施例に係るＡＮＤ型メモリセルアレイの構成を模式的に示す図であり、図２（Ａ）は、メモリセルアレイの平面図、図２（Ｂ）は、Ｘ－Ｘ線断面図、図２（Ｃ）は、Ｙ１－Ｙ１線断面図、図２（Ｄ）は、Ｙ２－Ｙ２線断面図である。 図３（Ａ）、（Ｂ）は、図２に示すメモリセルのＡ部およびＢ部の拡大図である。 図２（Ａ）に示すメモリセルアレイのＮ＋拡散領域とアイソレーション領域との平面図を模式的に示す図である。 図５（Ａ）は、本実施例に係るＡＮＤ型メモリセルアレイの等価回路図、図５（Ｂ）は、本実施例に係るＡＮＤ型メモリセルアレイの別の等価回路図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリのプログラム動作を説明する図であり、図６（Ａ）は、各部に印加するバイアス電圧を例示し、図６（Ｂ）は、各部に印加するバイアス電圧のタイミングを例示する図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの消去動作を説明する図であり、図７（Ａ）は、選択ワード線の選択メモリセルに印加するバイアス電圧を例示し、図７（Ｂ）は、非選択ワード線の非メモリセルに印加するバイアス電圧を例示し、図７（Ｃ）は、各部に印加するバイアス電圧のタイミングを示す図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明は、ＭＯＮＯＳタイプまたはＳＯＮＯＳタイプのＡＮＤ型のメモリセルアレイ構造を有するフラッシュメモリに関し、窒化膜に電荷をトラップさせる構成を用いることでフラッシュメモリの高集積化、低電力化を図る。
次に、本発明の実施例について説明する。図１は、本実施例に係るフラッシュメモリ１００の主要な全体構成を示すブロック図である。同図に示すように、フラッシュメモリ１００は、ＡＮＤ型のメモリセルアレイ構造を有するメモリセルアレイ１１０、外部から入力されたアドレス等を保持するアドレスバッファ１２０、行アドレスに基づきワード線等を選択し、選択したワード線等を駆動する行選択・駆動回路１３０、列アドレスに基づきビット線やソース線等を選択する列選択回路１４０、外部のホスト装置等との間でデータやコマンド等の送受を行う入出力回路１５０、読出し動作時に選択メモリセルから読み出されたデータをセンスしたり、プログラム動作時に選択メモリセルに書込むためのバイアス電圧をビット線等に印加したり、消去動作時にＰウエル等に消去電圧等を印加する読み書き制御部１６０などを含んで構成される。各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続され、また、ここには図示しないが、各種のバイアス電圧を生成するための電圧生成回路等が含まれている。
図２は、ＡＮＤ型メモリセルアレイを説明する図であり、図２（Ａ）は、メモリセルアレイの平面図、図２（Ｂ）は、図２（Ａ）のＹ１－Ｙ１線断面図、図２（Ｃ）は、図２（Ａ）のＹ２－Ｙ２線断面図、図２（Ｄ）は、図２（Ａ）のＸ－Ｘ線断面図である。図２（Ｃ）および図２（Ｄ）のＡ部およびＢ部は、１つのメモリセルＭＣを示しており、図３（Ａ）、（Ｂ）は、Ａ部およびＢ部の拡大図である。
メモリセルアレイ１１０は、例えば、Ｎ型のシリコン基板またはＮ型のシリコン領域内に形成されたＰウエル領域２００に形成される。Ｐウエル領域２００上には、行方向（Ｘ方向）に延在する複数のワード線ＷＬが形成され、ワード線ＷＬと交差するように列方向（Ｙ方向）に複数の金属線２１０とが形成される。金属線２１０は、ビット線ＢＬとソース線ＳＬとが形成される。ワード線ＷＬは、例えば、導電性のポリシリコン材料から構成され、ビット線ＢＬおよびソース線ＳＬは、例えば、Ａｌ、Ｃｕ、Ｗなどの金属材料から構成される。
各ワード線ＷＬの直下には、行方向に延在する電荷蓄積層２２０が形成される。電荷蓄積層２２０は、Ｐウエル領域との間でＦＮ（ファウラーノルトハイム）トンネリングにより注入された電子を蓄積するための複数の層を含んで構成される。電荷蓄積層２２０は、例えば、電子をトラップするためのシリコン窒化膜（ＳｉＮ）を中間に含む。好ましい態様では、電荷蓄積層２２０は、図３に示すように、下層のシリコン酸化膜２２２と上層のシリコン酸化膜２２６との間にシリコン窒化膜２２４を挟み込んだＯＮＯ構造を有する。下層のシリコン酸化膜２２２は、チャンネルとの間で電子のトンネリングを可能にする膜厚を有し、上層のシリコン酸化膜２２６は、電荷蓄積層とゲート（ワード線）との間の絶縁耐圧を提供する膜厚を有する。シリコン窒化膜２２４は、例えば、シリコン酸化膜２２２との界面に電荷をトラップする。ＯＮＯ構造の全体の膜厚は、例えば、５０オングストローム程度である。
Ｐウエル領域２００には、図４に示すように、列方向（Ｙ方向）に延在するＮ＋型の複数の拡散領域２４０が一定の間隔Ｌで形成される。拡散領域２４０は、メモリセルのソース領域およびドレイン領域を提供する。隣接する拡散領域２４０の一方の側には、アイソレーション領域２５０が形成され、他方の側には、メモリセルのチャンネル２６０が形成される。アイソレーション領域２５０は、例えば、シャロートレンチ（ＳＴＩ）などによる酸化領域であることができる。
複数の拡散領域２４０と交差する行方向には、電荷蓄積層２２０を介して複数のワード線ＷＬが形成される（図４には、１つのワード線ＷＬのみが例示されていることに留意）。例えば、シリコン基板上にＯＮＯ構造とポリシリコン層とを積層し、フォトリソ工程によりポリシリコン層とＯＮＯ構造とをパターニングすることで、電荷蓄積層２２０とその上層のワード線ＷＬとが形成される。
１つのメモリセルＭＣは、ソース領域、ドレイン領域、電荷蓄積層２２０、ゲートを含むＭＯＳタイプのトランジスタから構成される。メモリセルＭＣは、図３（Ａ）、（Ｂ）に示すように、ワード線ＷＬがゲートを構成し、隣接する拡散領域２４０がソース領域およびドレイン領域を構成する。それ故、拡散領域２４０の行方向の間隔Ｌは、トランジスタのゲート長を規定する。
本実施例のメモリセルＭＣは、チャンネルと電荷蓄積層２２０との間でＦＮトンネリングによりプログラムおよび消去を行い、ＮＯＲ型メモリセルのようにソース／ドレイン間にチャンネル電流を生成するものではないため、パンチスルーによるゲート長のスケーリングの制約は生じない。従って、拡散領域２４０間のゲート長Ｌを、ＮＯＲ型メモリセルのときよりも小さくなるようなスケーリングが可能である。
また、拡散領域２４０の深さ方向には、耐圧を上げるためのＮ－のチャンネルストップ領域２４２を形成するようにしてもよい。拡散領域２４０やチャンネルストップ２４２は、例えば、イオン注入によって形成される。
複数の金属層（ビット線ＢＬおよびソース線ＳＬ）２１０は、図２に示すように、複数の拡散領域２４０の各々と平行に列方向に延在し、コンタクト２７０を介して拡散領域２４０に電気的に接続される。ここには図示しないが、シリコン基板表面と金属層２１０との間には層間絶縁膜が形成され、コンタクト２７０は、層間絶縁膜に形成されたビアホールを介して拡散領域２４０に接続される。コンタクト２７０は、導電性のプラグなどを含んで構成される。
コンタクト２７０は、列方向の複数のワード線を跨ぐ位置に設けられる。図２の例では、コンタクト２７０は、３つのワード線ＷＬを跨ぐ位置に設けられている。言い換えれば、３つのメモリセルのドレイン領域に提供する拡散領域２４０がローカルビット線ＬＢＬを形成し、３つのメモリセルのソース領域を提供する拡散領域２４０がローカルソース線ＬＳＬを形成する。
ローカルビット線ＬＢＬ／ローカルソース線ＬＳＬに共通に接続されるメモリセルの数は特に限定されないが、例えば、８個のメモリセル、あるいは１６個のメモリセルが１つの束として共通に接続されるようにしてもよい。この場合、コンタクト２７０は、列方向の８つのワード線ＷＬを跨ぐ位置に、あるいは１６のワード線ＷＬを跨ぐ位置に設けられる。ローカルビット線ＬＢＬ／ローカルソース線ＬＳＬを設けることで、ビット線ＢＬおよびソース線ＳＬと拡散領域２４０のコンタクトの数を減らし、メモリセルアレイの高集積化、あるいは１つのメモリセルの小型化を図ることができ、他方、一定間隔でコンタクト２７０によるタップを設けることで、拡散領域２４０を用いることによる抵抗の低減を図ることができる。
図５（Ａ）は、本実施例のＡＮＤ型メモリセルアレイの等価回路であり、ここには、４つのメモリセルＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１が例示されている。行方向のメモリセルＭＣ００、ＭＣ１０の各ゲートが対応するワード線ＷＬ０に共通に接続され、行方向のメモリセルＭＣ０１、ＭＣ１１の各ゲートが対応するワード線ＷＬ１に共通に接続される。また、列方向のメモリセルＭＣ００、ＭＣ０１の各ドレイン領域が対応するビット線ＢＬ０に共通に接続され、各ソース領域が対応するソース線ＳＬ０に共通に接続され、列方向のメモリセルＭＣ１０、ＭＣ１１の各ドレイン領域が対応するビット線ＢＬ１に共通に接続され、各ソース領域が対応するソース線ＳＬ１に共通に接続される。さらにメモリセルＭＣ００、ＭＣ１０、ＭＣ０１、ＭＣ１１を形成するＰウエル領域には、ウエル電圧ＰＷが印加される。
ＡＮＤ型メモリセルは、ＮＯＲ型メモリセルと異なり、１組のビット線とソース線が他の組のビット線とソース線から完全に分離され、複数のメモリセルがビット線とソース線との間に並列に接続される。
また、図２に示すように３つのワード線ＷＬを１つの束としてローカルビット線ＬＢＬ／ローカルソース線ＬＳＬを形成した場合の別の等価回路を図５（Ｂ）に示す。ワード線ＷＬ０、ＷＬ１、ＷＬ２に接続された３つのメモリセルの各ドレイン領域がローカルビット線ＬＢＬに共通に接続され、各ソース領域がローカルソース線ＬＳＬに共通に接続される。ローカルビット線ＬＢＬとビット線ＢＬとの間には、ビット線側選択トランジスタが設けられ、ローカルソース線ＳＬＳとソース線ＳＬとの間には、ソース線側選択トランジスタが設けられる。ビット線側選択トランジスタのゲートには、選択信号Ｓ＿ＬＢＬが印加され、ソース線側選択トランジスタのゲートには、選択信号Ｓ＿ＳＬＳが印加される。例えば、ワード線ＷＬ１が選択されるとき、選択信号Ｓ＿ＬＢＬ０および選択信号Ｓ＿ＬＳＬがＨレベルに駆動され、ローカルビット線ＬＢＬ０がビット線ＢＬ０に接続され、ローカルソース線ＬＳＬ０がソース線ＳＬ０に接続される。
このように、複数のローカルビット線ＬＢＬおよび複数のローカルソース線ＬＳＬの選択されたローカルビット線およびローカルソース線を選択的にビット線ＢＬおよびソース線ＳＬに接続することで、ビット線ＢＬおよびソース線ＳＬの寄生容量を減らし、消費電力が節約される。
行選択・駆動回路１３０は、行アドレスに基づきワード線ＷＬを選択し、選択ワード線ＷＬおよび非選択ワード線を動作に応じた電圧で駆動する。例えば、読出し動作時、選択ワード線に読出し電圧を印加し、プログラム動作時、選択ワード線にプログラム電圧を印加し、非選択ワード線にプログラム禁止電圧を印加し、消去動作時、選択ワード線に消去電圧を印加し、非選択ワード線に消去禁止電圧を印加する。また、図５（Ｂ）のようにビット線側選択トランジスタおよびソース線側選択トランジスタを設けた場合には、対応する選択信号Ｓ＿ＬＢＬ、選択信号Ｓ＿ＳＬＳをＨレベルに駆動する。
列選択回路１４０は、列アドレスに基づきビット線ＢＬおよびソース線ＳＬを選択し、選択したビット線ＢＬおよびソース線ＳＬに動作に応じた電圧を印加し、あるいは非選択ビット線や非選択ソース線をフローティング状態にする。
読み書き制御部１６０は、外部のホスト装置から受け取ったコマンドに応じて読出し、プログラム、消去などの動作を制御する。読み書き制御部１６０は、センスアンプや書込みアンプなどを含み、センスアンプは、読出し動作時に選択メモリセルに接続されたビット線ＢＬとソース線ＳＬに流れる電流や電圧をセンスし、書込みアンプは、読出し動作時に選択ビット線に読出し電圧を印加したり、プログラム動作時に選択ビット線や非選択ビット線に電圧を印加したり、あるいはＰウエルに印加するウエル電位ＰＷを生成し、さらに消去動作時にビット線やソース線をフローティング状態にしたり、Ｐウエルに印加するウエル電位ＰＷを生成する。
次に、本実施例のフラッシュメモリの動作について説明する。
［読出し動作］
例えば、入出力回路１５０を介して外部から読出しコマンド、アドレスが受け取られると、読み書き制御部１６０は、読出しコマンドに基づき読出し動作のシーケンスを制御する。行選択・駆動回路１３０は、アドレスバッファ１２０から提供された行アドレスに基づきワード線ＷＬを選択し、選択ワード線ＷＬに読出し電圧を印加する。列選択回路１４０は、アドレスバッファ１２０から提供された列アドレスに基づきビット線ＢＬおよびソース線ＳＬを選択する。
読み書き制御部１６０は、選択ビット線ＢＬに正の電圧を印加し、選択ソース線ＳＬに流れる電圧または電流をセンスし、読出しデータ「０」、「１」を判別する。選択メモリセルがプログラムされていなければ（消去状態であれば）、選択メモリセルは読出し電圧によって導通し、選択ソース線ＳＬに電圧または電流が生じ、データ「１」がセンスされる。一方、選択メモリセルがプログラムされていれば、選択メモリセルは読出し電圧によって非導通であり、選択ソース線ＳＬに電圧または電流が生じないため、データ「０」がセンスされる。読み書き制御部１６０は、センスしたデータを入出力回路１５０を介して外部に出力する。読出しは、ＮＡＮＤフラッシュメモリと同様にページ単位での読出し可能であり、また、後述するプログラムベリファイや消去ベリファイにおいても実施可能である。
［プログラム動作］
例えば、入出力回路１５０を介して外部からプログラムコマンド、アドレス、データが受け取られると、読み書き制御部１６０は、プログラムコマンドに基づきプログラム動作のシーケンスを制御する。行選択・駆動回路１３０は、行アドレスに基づきワード線ＷＬを選択し、選択ワード線ＷＬにプログラム電圧が印加し、非選択ワード線にプログラム禁止電圧を印加する。列選択回路１４０は、列アドレスに基づきビット線ＢＬおよびソース線ＳＬを選択する。
図６（Ａ）、（Ｂ）に、プログラム動作時に各部に印加されるバイアス電圧の一例を示す。ここでは、選択メモリセルＭＣ１をプログラムすると仮定する。時刻ｔ１－ｔ２は、非選択ビット線のプリチャージ期間であり、この期間中、非選択ビット線ＢＬ＿Ｂに正のプリチャージ電圧（例えば、２ｖ）が印加される。他方、選択ビット線ＢＬ＿Ａには０ｖが印加され、選択ワード線ＷＬおよび非選択ワード線ＷＬは０ｖである。選択ソース線ＳＬ＿Ａおよび非選択ソース線ＳＬ＿Ｂはフローティング状態である。また、Ｐウエルには、基板電位ＰＷとして－２ｖの負電圧が印加される。非選択ビット線ＢＬ＿Ｂのプリチャージ電圧は、Ｐウエルに負電圧が印加されている期間中に印加される。
時刻ｔ２でプリチャージ期間が終了すると、時刻ｔ２－ｔ３で選択メモリセルＭＣ１へのプログラムが行われる。選択ワード線ＷＬに２段階でプログラム電圧が印加され（例えば、４ｖから９ｖ）、非選択ワード線ＷＬにプログラム禁止電圧（例えば、４ｖ）が印加され、Ｐウエルに、例えば０ｖが印加され、非選択ビット線ＢＬ＿Ｂがフローティングされる。Ｐウエルが負電圧から０ｖに遷移したとき、非選択ビット線ＢＬ＿Ｂのプリチャージ電圧がブーストされる。さらに、非選択ワード線ＷＬにプログラム禁止電圧が印加されたとき、ドレイン領域とゲートとの間の容量カップリングにより非選択ビット線ＢＬ＿Ｂのブーストされたプリチャージ電圧がさらにブーストされる。
非選択ビット線ＢＬ＿Ｂ（ドレイン領域）の電圧がブーストされた後、選択ワード線ＷＬに４ｖから昇圧された９ｖのプログラム電圧が印加される。選択メモリセルＭＣ１が導通したとき、選択ビット線ＢＬ＿Ａには０ｖが印加されているため、チャンネル電位が０ｖになる。チャンネルとゲート間の電位差は、チャンネルから電荷蓄積層２２０に電子がＦＮトンネリングするのに十分な大きさであり、トンネリングした電子は、電荷蓄積層２２０の窒化膜にトラップされ、データ「０」がプログラムされる。
一方、非選択メモリセルＭＣ２は、選択ワード線ＷＬに９ｖを印加されるため導通する。非選択ビット線ＢＬ＿Ｂのプリチャージ電圧は、上記したようにＰウエルのウエル電位ＰＷによってブーストされ、さらにドレイン領域とゲート間の容量カップリングによりセルフブーストされ、非選択メモリセルＭＣ２のチャンネルおよびソース領域の電圧は、ドレイン領域と同様に上昇する。非選択メモリセルＭＣ２のチャンネルとゲート間の電位差は、チャンネルから電荷蓄積層２２０に電子をＦＮトンネリングさせるために十分な大きさではなく、それ故、非選択メモリセルＭＣ２のプログラムが禁止される。
非選択メモリセルＭＣ３は、非選択ワード線ＷＬにプログラム禁止電圧（４ｖ）を印加されるため導通し、チャンネル電位が０ｖとなる。しかし、非選択メモリセルＭＣ３のチャンネルとゲート間の電位差は、選択メモリセルＭＣ１のチャンネルとゲート間の電位差よりも小さく、この電位差は、電子がＦＮトンネリングするのに十分な大きさではない。このため、非選択メモリセルＭＣ３のプログラムが禁止される。
選択メモリセルのプログラムは、ＮＡＮＤ型フラッシュメモリと同様にＩＳＰＰによって行うことができ、プログラムベリファイが不合格の場合には、ステップ電圧だけ高いプログラム電圧が選択メモリセルの選択ワード線に印加される。プログラムは、ＮＡＮＤ型フラッシュメモリと同様にページ単位または複数のメモリセルに同時に行うことができる。
［消去動作］
例えば、入出力回路１５０を介して外部から消去コマンド、アドレスが受け取られると、読み書き制御部１６０は、消去コマンドに基づき消去動作のシーケンスを制御する。消去は、ワード線単位で行うことができる。
図７（Ａ）は、消去される選択ワード線の各部に印加されるバイアス電圧の例を示し、図７（Ｂ）は、消去禁止の非選択ワード線の各部に印加されるバイアス電圧の例を示し、図７（Ｃ）は、印加されるバイアス電圧のタイミングチャートである。同図は、２つの選択ワード線ＷＬに接続された選択メモリセルが消去される例を示しており、また、ソース線ＳＬの破線は、フローティング状態の電位を示している。
時刻ｔ１において、行選択・駆動回路１３０は、行アドレスに基づきワード線ＷＬを選択し、非選択ワード線ＷＬに０ｖを印加し、読み書き制御部１６０は、全てのビット線ＢＬおよびソース線をフローティング状態にし、Ｐウエルにウエル電位ＰＷとして０ｖを印加する。
時刻ｔ２において、非選択ワード線ＷＬに消去禁止電圧（例えば、３ｖ）を印加する。ビット線ＢＬおよびソース線ＳＬはフローティング状態であるため、ソース領域およびチャンネルの電位がセルフブーストにより幾分上昇する。
次に、時刻ｔ３において、消去禁止電圧よりも幾分高い電圧（例えば、５ｖ）をＰウエルに印加する。Ｐウエルに幾分高い正の電圧を印加することで、チャンネル近傍に正孔が集められる（電子が取り除かれる）。Ｐウエルに正の電圧を印加する期間は、例えば、数十ｕｓであり、この期間は、消去を行う前の非選択ワード線の非選択メモリセルの消去禁止を設定する期間である。
次に、時刻ｔ４から時刻ｔ５において、選択ワード線ＷＬに負の消去電圧（例えば、－５ｖ）を印加する。この場合、選択メモリセルのゲートとチャンネル間の電位差は、電荷蓄積層２２０に保持された電子をＦＮトンネリングよりチャンネルに放出させるのに十分な大きさである。電荷蓄積層２２０からチャンネルに放出された電子は、チャンネル近傍に集められた正孔と再結合し、消滅する。こうして、選択ワード線ＷＬの選択メモリセルのデータが消去される。
一方、非選択ワード線の非選択メモリセルのゲート（ここでは、３ｖ）とチャンネル（ここでは、５ｖ）の電位差は、電荷蓄積層２２０に保持された電子をＦＮトンネリングさせるには十分な大きさではないため、電荷蓄積層２２０に保持された電子はチャンネルに放出されず、非選択ワード線の消去が禁止される。その後、時刻ｔ６でＰウエルに０ｖを印加し、時刻ｔ７で非選択ワード線ＷＬに０ｖを印加し、消去シーケンスが終了される。
消去は、ワード線単位で行うことも可能であるが、複数のワード線を含むセクタ単位での一括消去が好ましい。この場合、セクタ間は、セクタ選択トランジスタを介して接続され、セクタ選択トランジスタによって消去対象のセクタが選択される。これにより選択ワード線と非選択ワード線間の干渉が回避される。
このように本実施例によれば、メモリセルアレイをＡＮＤ型構造にし、メモリセルのプログラムおよび消去をＦＮトンネリングで行うようにしたので、フラッシュメモリの高集積化および低消費電力化を図ることができる。
上記実施例では、拡散領域を利用してローカルビット線ＬＢＬやローカルソース線ＬＳＬを構成したが、これに限らず、多層配線構造によってローカルビット線ＬＢＬやローカルソース線ＬＳＬを構成するようにしてもよい。つまり、ローカルビット線およびローカルソース線は、ビット線およびソース線と拡散領域との間に形成される配線層から構成される。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：アドレスバッファ
１３０：行選択・駆動回路
１４０：列選択回路
１５０：入出力回路
１６０：読み書き制御部

Claims (12)

  1. 行方向に延在する複数のワード線、列方向に延在する複数のビット線および複数のソース線、および複数のメモリセルを含むメモリセルアレイであって、各メモリセルは、電荷蓄積層、当該電荷蓄積層上に形成されたゲート、ビット線およびソース線に接続されるドレイン領域およびソース領域を含み、複数のメモリセルがビット線とソース線との間に並列になるように接続され、行方向のメモリセルの各ゲートが対応するワード線に共通に接続される、前記メモリセルアレイと、
    行方向のワード線を選択する行選択手段と、
    列方向のビット線およびソース線を選択する列選択手段と、
    前記行選択手段および前記列選択手段によって選択されたメモリセルの読出し、プログラムまたは消去を制御する制御手段とを含み、
    前記制御手段は、プリチャージ期間にＰウエルに負の電圧を印加し、非選択ビット線にプリチャージ電圧を印加し、プリチャージ期間後のプログラム期間に、非選択ビット線をフローティングにし、Ｐウエルの電圧を正の方向に遷移させることで前記非選択ビット線のプリチャージ電圧をブーストさせ、選択ワード線にプログラム電圧を印加し、非選択ワード線に前記プログラム電圧よりも小さいプログラム禁止電圧を印加し、選択ワード線の選択メモリセルのチャンネルから電荷蓄積層に電子をトンネリングさせる、フラッシュメモリ。
  2. 前記電荷蓄積層は、窒化膜と当該窒化膜の上下に酸化膜を含むＯＮＯ構造である、請求項１に記載のフラッシュメモリ。
  3. Ｐウエル内に、列方向に一定の間隔でＮ型の複数の拡散領域が形成され、当該複数の拡散領域は、メモリセルのソース領域およびドレイン領域を提供し、前記一定の間隔は、メモリセルのゲート長を規定する、請求項１に記載のフラッシュメモリ。
  4. 前記複数のワード線は、前記電荷蓄積層を介して前記複数の拡散領域上を行方向に延在し、前記複数のビット線および複数のソース線は、層間絶縁膜を介して前記複数のワード線上を列方向に延在し、前記複数の拡散領域の一方の隣接する側にメモリセルのチャンネルが形成され、当該一方と対向する他方の隣接する側に絶縁領域が形成される、請求項３に記載のフラッシュメモリ。
  5. 前記複数のビット線および複数のソース線の各々は、複数のワード線を跨ぐ位置に形成されたコンタクトを介して対応する拡散領域に電気的に接続される、請求項４に記載のフラッシュメモリ。
  6. 複数のメモリセルがローカルビット線とローカルソース線との間に並列に接続され、ローカルビット線は、第１の選択トランジスタを介してビット線に接続され、ローカルソース線は、第２の選択トランジスタを介してソース線に接続され、
    前記列選択手段は、前記１の選択トランジスタを介してローカルビット線を選択し、前記第２の選択トランジスタを介してローカルソース線を選択する、請求項１に記載のフラッシュメモリ。
  7. 非選択ワード線に印加されたプログラム禁止電圧は、前記ブーストされたプリチャージ電圧をさらにブーストさせる、請求項１に記載のフラッシュメモリ。
  8. 前記制御手段は、選択ワード線に、第１のプログラム電圧と当該第１のプログラム電圧よりも高い第２のプログラム電圧を２段階で印加し、第２のプログラム電圧は、プログラム禁止電圧によるブースト後に印加される、請求項１に記載のフラッシュメモリ。
  9. 行方向に延在する複数のワード線、列方向に延在する複数のビット線および複数のソース線、および複数のメモリセルを含むメモリセルアレイであって、各メモリセルは、電荷蓄積層、当該電荷蓄積層上に形成されたゲート、ビット線およびソース線に接続されるドレイン領域およびソース領域を含み、複数のメモリセルがビット線とソース線との間に並列になるように接続され、行方向のメモリセルの各ゲートが対応するワード線に共通に接続される、前記メモリセルアレイと、
    行方向のワード線を選択する行選択手段と、
    列方向のビット線およびソース線を選択する列選択手段と、
    前記行選択手段および前記列選択手段によって選択されたメモリセルの読出し、プログラムまたは消去を制御する制御手段とを含み、
    前記制御手段は、負の消去電圧を１つまたは複数の選択ワード線に印加し、正の消去禁止電圧を非選択ワード線に印加し、正の電圧をＰウエルに印加し、選択ワード線の選択メモリセルの電荷蓄積層からチャンネルに電子を放出させ、非選択ワード線の非選択メモリセルの消去を禁止する、フラッシュメモリ。
  10. 前記制御手段は、前記消去電圧を選択ワード線に印加する前に、前記消去禁止電圧を前記非選択ワード線に印加し、前記正の電圧をＰウエルに一定期間印加する、請求項９に記載のフラッシュメモリ。
  11. 前記制御手段は、ワード線単位で選択メモリセルのプログラムを可能にする、請求項１に記載のフラッシュメモリ。
  12. 前記制御手段は、ワード線単位で選択メモリセルの消去を可能にする、請求項９に記載のフラッシュメモリ。
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