JP2001102553A - 半導体装置、その駆動方法および製造方法 - Google Patents

半導体装置、その駆動方法および製造方法

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JP2001102553A
JP2001102553A JP27732699A JP27732699A JP2001102553A JP 2001102553 A JP2001102553 A JP 2001102553A JP 27732699 A JP27732699 A JP 27732699A JP 27732699 A JP27732699 A JP 27732699A JP 2001102553 A JP2001102553 A JP 2001102553A
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transistor
memory
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circuit
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Akihiro Nakamura
明弘 中村
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Abstract

(57)【要約】 【課題】メモリ周辺回路の面積縮小に加え、異なる種類
のトランジスタ間で製造プロセスの共通性を高め、コス
ト低減を図る。 【解決手段】不揮発性メモリトランジスタに対し書き込
み電圧または消去電圧を供給する書き込み／消去回路と
して、書き込み電圧ＶPPを第１および第２電圧（たとえ
ば、共にＶPP／２）に分割して書き込み時に第１電圧を
ゲート電極（ワード線ＷＬ）に供給し、消去電圧ＶPP’
を第３および第４電圧（たとえば、共にＶPP’／２）に
分割して消去時に第３電圧を第１電圧と反対の極性でワ
ード線ＷＬに供給する第１の電圧供給回路８と、書き込
み時に第２電圧を第１電圧の印加時と反対の極性で半導
体基板またはウエルに印加し、消去時に第４電圧を第３
電圧の印加時と反対の極性で半導体基板またはウエルに
印加する第２の電圧供給回路９とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、内部に電荷蓄積手
段を含む絶縁膜を介してゲート電極が半導体基板または
ウエル上に積層された不揮発性メモリトランジスタを有
する半導体装置、および、論理回路ブロックをメモリブ
ロックと混載してなる半導体装置に関する。また、本発
明は、上記半導体装置の駆動方法および製造方法に関す
る。
【０００２】
【従来の技術】不揮発性メモリ装置では、そのメモリト
ランジスタ内における電荷蓄積手段の種類および電荷蓄
積手段を内包する絶縁膜の積層構造の種類に応じて、Ｆ
Ｇ(Floating Gate) 型、ＭＯＮＯＳ(Metal-Oxide-Nitri
de-Oxide-Semiconductor) 型、ＭＮＯＳ(Metal-Nitride
-Oxide-Semiconductor) 型などが知られている。
【０００３】ＦＧ型の不揮発性メモリトランジスタで
は、半導体基板またはウエル上にゲート絶縁膜を介して
ポリシリコンなどからなるフローティングゲートが積層
され、さらに、フローティングゲート上に、たとえばＯ
ＮＯ(Oxide-Nitride-Oxide) 膜などからなるゲート間絶
縁膜を介してコントロールゲートが積層されている。
【０００４】ＭＯＮＯＳ型の不揮発性メモリトランジス
タでは、半導体基板またはウエル上に、たとえば、酸化
シリコン膜あるいは窒化酸化膜などからなるトンネル絶
縁膜、窒化膜あるいは窒化酸化膜などからなる中間絶縁
膜、酸化シリコン膜からなるトップ絶縁膜が順に積層さ
れ、このトップ絶縁膜上にゲート電極が形成されてい
る。
【０００５】一方、不揮発性メモリ装置では、メモリセ
ルアレイ方式も、大別するとＮＡＮＤ型とＮＯＲ型があ
る。
【０００６】ＮＡＮＤ型不揮発性メモリ装置において、
その書き込みおよび消去は、半導体基板またはウエルと
ゲート電極間に高電圧を印加して、チャネル全面のＦＮ
(Fowler Nordheim) トンネルリングを利用して行うのが
現在の主流である。
【０００７】図１７に、ＦＧ型の書き込み時と消去時の
メモリトランジスタへの一般的なバイアス設定法を模式
的に示す。図１７（Ａ）に示す書き込み時には、半導体
基板またはウエルを接地電位で保持した状態で、コント
ロールゲートＣＧに書き込み電圧ＶPPを印加する。この
とき、ソース不純物領域およびドレイン不純物領域は、
ともに接地電位で保持しておく。これにより、高電界が
印加された半導体基板またはウエルは、その表面に反転
層（チャネル）が形成され、チャネル全面よりゲート絶
縁膜をトンネリングして電子がフローティングゲートＦ
Ｇに注入される。フローティングゲートＦＧに電子が十
分注入されると、当該メモリトランジスタは、しきい値
電圧が低い消去状態からしきい値電圧が高い書き込み状
態に移行する。
【０００８】これに対し、図１７（Ｂ）に示す消去時に
は、逆に、コントロールゲートＣＧを接地した状態で、
半導体基板またはウエルに消去電圧ＶPP’を印加する。
このとき、ソース不純物領域およびドレイン不純物領域
は、通常、ともにフローティング状態で維持する。これ
により、フローティングゲートＦＧに蓄積されていた電
子が、チャネル全面で半導体基板またはウエルに引き抜
かれ、当該メモリトランジスタはしきい値電圧が低い消
去状態に移行する。
【０００９】この書き込み・消去の方法は、チャネル全
面で行う場合、電荷蓄積手段またはメモリセルアレイ方
式に関するタイプの違いによらず基本的に同じである。
ただし、ＦＧ型では主に電荷保持特性の劣化の観点から
トンネル絶縁膜について８ｎｍ程度が薄膜化の限界とさ
れるのに対し、電荷蓄積手段が離散化されたＭＯＮＯＳ
型などではデータ保持特性が良好でトンネル絶縁膜を薄
くできる。このため、書き込みまたは消去電圧がＦＧ型
では２０Ｖ程度であるのに対し、ＭＯＮＯＳ型では１０
Ｖ近くまで下げることができる。なお、ＮＯＲ型の一種
である、いわゆるＡＮＤ型では、ソース・ドレイン不純
物領域を接地するかオープンとするかの細かな違いはあ
るが、基本的には、図１７と同様にして書き込みまたは
消去を行う。
【００１０】このような書き込みまたは消去を行うため
に、外部電源電圧を昇圧して書き込み電圧ＶPPまたは消
去電圧ＶPP’を生成する昇圧回路を不揮発性メモリ装置
内に備えている。
【００１１】
【発明が解決しようとする課題】ところが、このような
書き込み・消去方法が採用された従来の不揮発性メモリ
装置では、負電圧の昇圧が不要で昇圧回路の構成を簡単
に出来るということは利点として挙げることができるも
のの、いわゆるＶPP系トランジスタと称される高耐圧仕
様のトランジスタが必要となり、このため製造工程が複
雑で、コスト低減が進まない現状にある。
【００１２】たとえば、ワード線電位またはウエル電位
を駆動する回路の出力トランジスタなどは、書き込み時
と消去時で高電圧ＶPPまたはＶPP’をフルレンジで切り
換えて出力する必要があり、そのため、ＶPP系トランジ
スタの使用が必須となる。
【００１３】ＶPP系トランジスタは、メモリトランジス
タやＶCC（外部電源電圧）系のトランジスタと比較する
と、その必要耐圧に応じてゲート長およびゲート絶縁膜
厚が大きく設定され、必要な駆動能力を得るためにゲー
ト長に比例してゲート幅も大きく設定されている。ま
た、ソース・ドレイン不純物領域も、メモリトランジス
タまたはＶCC系トランジスタなどに比べると深く設定す
る必要がある。さらに、いわゆるオフセット構造と称さ
れる、高濃度のソース・ドレイン不純物領域をゲート端
から離して形成した構造も多く採用されている。したが
って、トランジスタの占有面積が大きいうえ、メモリト
ランジスタやＶCC系トランジスタの製造にない専用工程
が必要となり、これが不揮発性メモリ装置のコスト低減
がなかなか進まない大きな要因の一つとなっている。
【００１４】その一方、いわゆるシステムＬＳＩなどで
は、論理回路ブロックをメモリブロックとともに混載し
た半導体装置が近年盛んに開発されている。論理回路ブ
ロックではトランジスタ数が多く動作速度が重視される
ために、論理演算用のトランジスタとして、メモリトラ
ンジスタと同様に解像限界で形成し、かつ、ゲート絶縁
膜を薄膜化したＶCC系の高速トランジスタが採用され
る。このようなＬＳＩでは、論理回路ブロック内でトラ
ンジスタを最適化して面積を極力小さくしているが、そ
の一方で、ゲート絶縁膜をメモリトランジスタ用、高電
圧用、低電圧かつ高速用の３種類にウエハ内で作り分け
る必要があり、製造プロセスが一層煩雑化している。
【００１５】本発明の目的は、異なる種類のトランジス
タ間で製造プロセスの共通性を高め、コスト低減が可能
な構成の半導体装置と、その駆動方法および製造方法を
提供することにある。
【００１６】
【課題を解決するための手段】本発明の第１の観点に係
る半導体装置は、電荷蓄積手段を内部に含む絶縁膜を介
して、ゲート電極を半導体基板またはウエル上に積層し
てなるメモリトランジスタと、当該メモリトランジスタ
の書き込み時または消去時に、上記ゲート電極と上記半
導体基板またはウエルとの間に印加する書き込み電圧ま
たは消去電圧を供給する書き込み／消去回路とを有する
半導体記憶装置であって、上記書き込み／消去回路とし
て、上記書き込み電圧を第１および第２電圧に分割して
書き込み時に第１電圧を上記ゲート電極に供給し、上記
消去電圧を第３および第４電圧に分割して消去時に第３
電圧を上記第１電圧と反対の極性で上記ゲート電極に供
給する第１の電圧供給回路と、書き込み時に上記第２電
圧を上記第１電圧の印加時と反対の極性で上記半導体基
板またはウエルに印加し、消去時に上記第４電圧を上記
第３電圧の印加時と反対の極性で上記半導体基板または
ウエルに印加する第２の電圧供給回路とを有する。
【００１７】好適に、上記第１電圧と第２電圧の大きさ
が等しく、上記第３電圧と第４電圧の大きさが等しい。
また、好適に、上記ゲート電極と上記ウエルとの間に複
数の絶縁膜が積層され、電荷蓄積手段が当該積層された
絶縁膜内に平面的に離散化して形成されている。
【００１８】本発明の第２の観点に係る半導体装置は、
電荷蓄積手段を内部に含む絶縁膜を介して、ゲート電極
を半導体基板またはウエル上に積層してなるメモリトラ
ンジスタを複数有するメモリセルアレイと、当該メモリ
セルアレイを制御する周辺回路とを有する半導体装置で
あって、上記周辺回路内のトランジスタの耐圧が、外部
から入力される電源電圧に対応して設定されている。
【００１９】本発明の第３の観点に係る半導体装置は、
メモリブロックと論理回路ブロックとを有し、上記メモ
リブロック内に、電荷蓄積手段を内部に含む絶縁膜を介
して、ゲート電極を半導体基板またはウエル上に積層し
てなるメモリトランジスタと、当該メモリトランジスタ
を制御する周辺回路とを含む半導体装置であって、上記
周辺回路および上記論理回路ブロック内のトランジスタ
の耐圧が、外部から入力される電源電圧に対応して設定
されている。
【００２０】本発明の第４の観点に係る半導体装置は、
電荷蓄積手段を内部に含む絶縁膜を介して、ゲート電極
を半導体基板またはウエル上に積層してなるメモリトラ
ンジスタを複数有するメモリセルアレイと、当該メモリ
セルアレイを制御する周辺回路とを有する半導体装置で
あって、上記周辺回路内のトランジスタについて、少な
くとも、ゲート絶縁膜厚と、上記半導体基板またはウエ
ル内のソース・ドレイン領域およびチャネル形成領域の
不純物濃度分布とについての各条件が同じに設定されて
いる。
【００２１】本発明の第５の観点に係る半導体装置は、
上記メモリトランジスタを複数含むメモリセルアレイ、
上記書き込み／消去回路を含む周辺回路からなるメモリ
ブロックと、論理回路ブロックとを有し、上記周辺回路
内のトランジスタのゲート絶縁膜厚が、上記論理回路ブ
ロック内のトランジスタのゲート絶縁膜厚と同じに設定
されている。
【００２２】本発明に係る半導体装置の駆動方法は、電
荷蓄積手段を内部に含む絶縁膜を介して、ゲート電極を
半導体基板またはウエル上に積層してなるメモリトラン
ジスタに対し、書き込み時または消去時に、上記ゲート
電極と上記半導体基板またはウエルとの間に印加する書
き込み電圧または消去電圧を供給する半導体装置の駆動
方法であって、書き込み時に、上記書き込み電圧を第１
および第２電圧に分割し、第１電圧を上記ゲート電極に
印加する一方で、上記第２電圧を上記第１電圧の印加時
と反対の極性で上記ウエルに印加し、消去時に、上記消
去電圧を第３および第４電圧に分割し、第３電圧を上記
第１電圧の印加時と反対の極性で上記ゲート電極に印加
する一方で、第４電圧を上記第２電圧の印加時と反対の
極性で上記ウエルに印加する。
【００２３】本発明に係る半導体装置の製造方法では、
メモリブロックと論理回路ブロックとを有し、上記メモ
リブロックは、電荷蓄積手段を内部に含む絶縁膜を介し
て、ゲート電極を半導体基板またはウエル上に積層して
なるメモリトランジスタを複数有するメモリセルアレイ
と、上記メモリトランジスタの書き込み時または消去時
に、上記ゲート電極と上記半導体基板またはウエルとの
間に印加する書き込み電圧または消去電圧をそれぞれ正
電圧と負電圧に分割して、上記ゲート電極と上記半導体
基板またはウエルとの一方に正電圧、他方に負電圧を印
加する書き込み／消去回路を含む周辺回路とからなる半
導体装置の製造方法であって、上記書き込み／消去回路
を含む周辺回路内のトランジスタと、上記論理回路ロジ
ック内のトランジスタとを同一のマスクを用いて同一の
工程で同時に形成する。
【００２４】本発明の他の観点に係る半導体装置の製造
方法は、メモリブロックと論理回路ブロックとを有し、
上記メモリブロックは、電荷蓄積手段を内部に含む絶縁
膜を介して、ゲート電極を半導体基板またはウエル上に
積層してなるメモリトランジスタを複数有するメモリセ
ルアレイと、上記メモリトランジスタの書き込み時また
は消去時に、上記ゲート電極と上記半導体基板またはウ
エルとの間に印加する書き込み電圧または消去電圧をそ
れぞれ正電圧と負電圧に分割して、上記ゲート電極と上
記半導体基板またはウエルとの一方に正電圧、他方に負
電圧を印加する書き込み／消去回路を含む周辺回路とか
らなる半導体装置の製造方法であって、上記書き込み／
消去回路を含む周辺回路内のトランジスタのゲート絶縁
膜を、上記論理回路ロジック内のトランジスタのゲート
絶縁膜と同一の工程で同時に形成する。
【００２５】前記した構成の半導体装置およびその駆動
方法では、書き込みまたは消去時に、メモリトランジス
タの種類および構造に応じて必要な値を有し、ゲート電
極と半導体基板またはウエル間に印加する書き込み電圧
または消去電圧を正と負に分割して印加する。したがっ
て、たとえば書き込み電圧および消去電圧をＶPPとする
と、ゲート電極が接続されたワード線に書き込みまたは
消去時に印加する電圧の最大振幅をＶPP／２にまで低減
できる。このため、この書き込み電圧および消去電圧を
ワード線またはウエルに印加するための周辺回路内で、
そのトランジスタの耐圧を従来の半分程度にまで低減で
きる。耐圧を低減することにより、トランジスタのサイ
ズが格段に小さくできる。また、たとえばＭＯＮＯＳ型
など、電荷蓄積手段が平面的に離散化されている半導体
装置では、もともとの書き込み電圧および消去電圧がＦ
Ｇ型に比べ小さくてすむ関係上、場合によっては、内部
昇圧が不要になる。以上より、本発明によって周辺回路
の面積が縮小できる。
【００２６】一方、本発明に係る半導体装置の製造方法
では、この周辺回路のトランジスタと論理回路ブロック
内のトランジスタを、少なくともゲート絶縁膜を一括形
成し、好ましくは全ての工程を共通化して製造してい
る。通常、論理回路ブロック内のトランジスタは低電
圧，高速化のためにトランジスタ構造が最適化され微細
化が進んでいる。したがって、本発明の適用によって論
理回路ブロックを構成するトランジスタサイズが従来よ
り大きくなる場合がある。しかし、本発明の適用によっ
て前記した周辺回路面積の低減が可能なうえ、製造プロ
セスが格段に簡素化されて製造コストが大幅に低減でき
る。したがって、本発明に係る半導体装置ではチップコ
ストが従来より低減される。
【００２７】
【発明の実施の形態】以下、ＭＯＮＯＳ型メモリトラン
ジスタを有し、ソース線およびビット線が階層化された
ＮＯＲ型（以下、便宜上、ＡＮＤ型と称する）の不揮発
性メモリ装置を例として、本発明の実施形態を説明す
る。本発明の実施形態に係る半導体装置は、メモリブロ
ックと、論理回路ブロックとを有する。図１に、メモリ
ブロックの概略構成を示す。
【００２８】メモリブロック内に、図１に示すように、
メモリセルアレイ１、ロウバッファ２、ロウデコーダ
３、カラムバッファ４、カラムデコーダ５、カラムゲー
ト６、入出力バッファ及びセンスアンプ群（以下、入出
力回路という）７、書き込み・消去回路（ワード線駆動
回路８およびウエル電圧供給回路９）を有する。
【００２９】これらの構成自体は、従来の不揮発性メモ
リ装置のメモリブロックと基本的に同じである。これら
構成の機能を書き込みおよび消去時において簡単に述べ
れば、例えば以下の如くである。
【００３０】まず、図示しないチップイネーブル信号が
“ハイ（Ｈ）”の状態で、アドレス端子に入力されたア
ドレス信号Ａ1 〜Ａm+n がアドレスバッファ（ロウバッ
ファ２およびカラムバッファ４）を介して、ロウデコー
ダ３およびカラムデコーダ５に入力される。入力された
アドレス信号の一部はロウデコーダ３によりデコードさ
れ、アドレス信号により指定された所定のワード線ＷＬ
が選択され、選択されたワード線ＷＬsel.に所定のハレ
ベルの電圧が印加される。とくに書き込み時には、ワー
ド線駆動回路８から所定電圧が選択ワード線ＷＬsel.に
印加される。また、消去時には、非選択のワード線ＷＬ
unsel.に、たとえば書き込みセルに印加する所定電圧の
半分程度の書き込み禁止電圧が印加され、選択ワード線
ＷＬsel.は０Ｖで維持される。
【００３１】また、残りのアドレス信号はカラムデコー
ダ５によりデコードされ、アドレス信号により指定され
た選択列の列選択線ＹＬが選択され、これに所定のハイ
レベルの電圧が印加される。列選択線ＹＬに所定電圧が
印加されることにより、カラムゲート６内の所定のビッ
ト線選択トランジスタが導通状態に推移し、これに応じ
て、選択ビット線ＢＬsel.が、入出力回路内の入出力バ
ッファに接続される。これにより、書き込み時には入出
力バッファ内の書き込みデータが、選択ビット線ＢＬse
l.に印加され、これと励起された選択ワード線ＷＬsel.
の交点にあるメモリセル内に書き込まれる。
【００３２】本例のＡＮＤ型では、メモリセルアレイ一
括して、あるいは、所定の消去ブロック一括して、消去
を行う。消去ブロックを一括消去する際、後述するよう
にビット線方向に長い平行ストライブ状にウエルが分割
されている場合は、たとえば、図示のようにウエル選択
をカラムアドレスで行ってもよい。いずれにしても、書
き込み時と消去時にはウエル電圧供給回路９からウエル
に、それぞれ決められた所定電圧が印加され、これによ
り書き込み電圧、消去電圧が、メモリトランジスタのゲ
ート電極とウエル間に印加される。
【００３３】図２に、本発明の実施形態に係るＡＮＤ型
メモリセルアレイの概略構成を示す。図３にＡＮＤ型メ
モリセルアレイの平面図を、図４に図３のＢ−Ｂ’線に
沿った断面側から見た鳥瞰図を示す。また、図５にメモ
リトランジスタのワード線方向の断面図を、周辺回路お
よび論理回路ブロックのトランジスタの断面図とともに
示す。
【００３４】このＡＮＤ型メモリセルアレイでは、ビッ
ト線が主ビット線と副ビット線に階層化され、ソース線
が主ソース線と副ソース線に階層化されている。主ビッ
ト線ＭＢＬ１に選択トランジスタＳ１１を介して副ビッ
ト線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択ト
ランジスタＳ２１を介して副ビット線ＳＢＬ２が接続さ
れている。また、主ソース線ＭＳＬ（図４では、ＭＳＬ
１およびＭＳＬ２に分割）に対し、選択トランジスタＳ
１２を介して副ソース線ＳＳＬ１が接続され、選択トラ
ンジスタＳ２２を介して副ソース線ＳＳＬ２が接続され
ている。
【００３５】副ビット線ＳＢＬ１と副ソース線ＳＳＬ１
との間に、メモリトランジスタＭ１１〜Ｍ１ｎが並列接
続され、副ビット線ＳＢＬ２と副ソース線ＳＳＬ２との
間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続さ
れている。この互いに並列に接続されたｎ個のメモリト
ランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１
２、又は、Ｓ２１とＳ２２）とにより、メモリセルアレ
イを構成する単位ブロック（ＡＮＤ列）が構成される。
【００３６】ワード方向に隣接するメモリトランジスタ
Ｍ１１，Ｍ２１，…の各ゲートがワード線ＷＬ１に接続
されている。同様に、メモリトランジスタＭ１２，Ｍ２
２，…の各ゲートがワード線ＷＬ２に接続され、また、
メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワ
ード線ＷＬｎに接続されている。ワード方向に隣接する
選択トランジスタＳ１１，Ｓ２１，…は選択ゲート線Ｓ
Ｇ１により制御され、選択トランジスタＳ１２，Ｓ２
２，…は選択ゲート線ＳＧ２により制御される。
【００３７】このＡＮＤ型セルアレイでは、図４および
図５に示すように、半導体基板ＳＵＢの表面にｐウエル
ＰＷが形成されている。ｐウエルＰＷは、その表面領域
のみ素子分離してもよいが、ここでは、トレンチに絶縁
物を埋め込んでなり平行ストライプ状に配置された素子
分離絶縁層ＩＳＯにより、ワード線方向に絶縁分離され
ている。また、図４では図示を省略しているが、ｐウエ
ルＰＷはｎウエルＮＷにより囲まれて形成されている。
ｎウエルＮＷは、図５に示すように、ｐウエルＰＷの底
面に接する深いｎ+ 型不純物領域と、ｐウエルＰＷの側
面に接するｎ型不純物領域とからなる。
【００３８】図４において、素子分離絶縁層ＩＳＯによ
り分離された各ｐウエル部分が、メモリトランジスタの
能動領域となる。能動領域内の幅方向両側で、互いに距
離をおいた平行ストライプ状にｎ型不純物が高濃度に導
入され、これにより、副ビット線ＳＢＬ１，ＳＢＬ２
（以下、ＳＢＬと表記）および副ソース線ＳＳＬ１，Ｓ
ＳＬ２（以下、ＳＳＬと表記）が形成されている。副ビ
ット線ＳＢＬおよび副ソース線ＳＳＬ上に絶縁膜を介し
て直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
４，…（以下、ＷＬと表記）が等間隔に配線されてい
る。また、これらのワード線ＷＬは、内部に電荷蓄積手
段を含む絶縁膜を介してｐウエルＰＷ上および素子分離
絶縁層ＳＯＩ上に接している。
【００３９】図５において、副ビット線ＳＢＬと副ソー
ス線ＳＳＬとの間のｐウエル部分と、各ワード線との交
差部分がメモリトランジスタのチャネル形成領域とな
る。チャネル形成領域に接する副ビット線ＳＢＬ部分が
ドレイン、副ソース線ＳＳＬ部分がソースとして機能す
る。なお、副ビット線ＳＢＬおよび副ソース線ＳＳＬの
チャネル形成領域に臨む基板表面位置に、ＬＤＤ(Light
ly Doped Drain) と称する低濃度領域を具備させてもよ
い。
【００４０】チャネル形成領域上に、トンネル絶縁膜１
４、窒化膜１５、トップ絶縁膜１６、ゲート電極（ワー
ド線ＷＬ）が順に積層されている。トンネル絶縁膜１４
として、ウエルおよび基板の表面を熱酸化して形成し
た、２〜５ｎｍ程度の膜厚の酸化シリコン膜を用いる。
また、熱酸化シリコン膜の一部または全部を窒化処理し
て用いてもよい。窒化膜１５は、例えば５〜８ｎｍの窒
化シリコン膜から構成されている。この窒化膜１５は、
たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、
膜中にキャリアトラップが多く含まれ、プールフレンケ
ル型（ＰＦ型）の電気伝導特性を示す。トップ絶縁膜１
６は、窒化膜１５との界面近傍に深いキャリアトラップ
を高密度に形成する必要があり、このため、例えば熱酸
化法またはＨＴＯ（High Temperature chemical vapor
deposited Oxide)法により形成する。ワード線ＷＬは、
ｐ型またはｎ型の不純物が高濃度に導入されて導電化さ
れたポリシリコン(doped poly-Si) からなる。ワード線
ＷＬは、doped poly-Si と高融点金属シリサイドとの積
層膜から構成してもよい。
【００４１】図４に示すように、ワード線ＷＬの上部に
オフセット絶縁層が形成されている。なお、図５ではオ
フセット絶縁層を省略している。また、図４の断面方向
と直交するワード線の幅方向の側壁に、サイドウォール
絶縁層が形成されている。これら絶縁層には、所定間隔
で副ビット線ＳＢＬに達するビットコンタクトＢＣと、
副ソース線ＳＳＬに達するソースコンタクトＳＣとが形
成されている。これらのコンタクトＢＣ，ＳＣは、たと
えば、ビット線方向のメモリトランジスタが１２８個程
度ごとに設けられている。また、絶縁層上を、ビットコ
ンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＢＬ
２，…と、ソースコンタクトＳＣ上に接触する主ソース
線ＭＳＬ１，ＢＬ２，…が交互に、平行ストライプ状に
形成されている。
【００４２】このＡＮＤ型セルアレイは、ビット線およ
びソース線が階層化され、メモリセルごとにビットコン
タクトＢＣおよびソースコンタクトＳＣを形成する必要
がない。したがって、コンタクト抵抗自体のバラツキは
基本的にない。ビットコンタクトＢＣおよびソースコン
タクトＳＣは、たとえば、１２８個のメモリセルごとに
設けられるが、このコンタクト形成を自己整合的に行わ
ないときは、オフセット絶縁層およびサイドウォール絶
縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆
積してメモリトランジスタを埋め込んだ後、通常のフォ
トリソグラフィとエッチングによりコンタクトを開口す
る。
【００４３】副線（副ビット線，副ソース線）を不純物
領域で構成した疑似コンタクトレス構造として無駄な空
間が殆どないことから、各層の形成をウエハプロセス限
界の最小線幅Ｆで行った場合、８Ｆ2 に近い非常に小さ
いセル面積で製造できる。また、ビット線とソース線が
階層化されており、選択トランジスタＳ１１又はＳ２１
が非選択のＡＮＤ列における並列メモリトランジスタ群
を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すた
め、主ビット線の容量が著しく低減され、高速化、低消
費電力化に有利である。また、選択トランジスタＳ１２
またはＳ２２の働きで、副ソース線を主ソース線から切
り離して、低容量化することができる。
【００４４】一方、同じ半導体基板ＳＵＢには、図５に
示すように、周辺回路と論理回路ブロックで同じタイプ
のトランジスタが形成されている。このトランジスタ
は、従来のＶPP系トランジスタより必要耐圧が小さく、
その分、サイズが小さく形成されている。この周辺回路
と論理回路ブロックで同じタイプのトランジスタを用い
ることは、製造プロセスを共通性を高めることで論理回
路ブロックの面積増大を補って余りあるコストメリット
を得ることを狙いとしている。
【００４５】具体的に、図５に示すように、周辺回路ま
たは論理回路ブロックの形成領域には、メモリトランジ
スタのｐウエルＰＷと同時にｐウエル１２が形成され、
メモリトランジスタのｎ型不純物領域１１と同時にｎウ
エル１３が形成されている。ｐウエル１２上には、たと
えば、１２〜１５ｎｍ程度の熱酸化シリコンからなるゲ
ート絶縁膜１７を介して、ポリシリコンからなるゲート
電極１８が形成されている。ｎウエル１３上には、同様
なゲート絶縁膜１７を介して、ポリシリコンからなるゲ
ート電極１９が形成されている。ゲート電極１８両側の
ｐウエル１２表面には、ｎ型のソース・ドレイン不純物
領域２０が形成されている。また、ゲート電極１９両側
のｎウエル１３表面には、ｐ型のソース・ドレイン不純
物領域２１が形成されている。両ゲート電極１８，１９
とゲート絶縁膜１７との積層パターンの両側面に、酸化
シリコン系の絶縁膜からなるサイドウォール絶縁層２２
が形成されている。
【００４６】このように形成されたトランジスタのゲー
ト電極１８，１９上には、特に図示しないが、メモリト
ランジスタ側と同様に形成されたオフセット絶縁層と、
全面に形成された層間絶縁膜によりゲート電極１８，１
９の周囲が絶縁層で覆われている。また、ソース・ドレ
イン不純物領域２０，２１に接続するコンタクトが形成
されている。配線層が、コンタクト上に接し、メモリト
ランジスタの主ビット線ＭＢＬおよび主ソース線ＭＳＬ
と同じアルミ配線層から形成されている。
【００４７】図６は、本実施形態に係る半導体装置の書
き込みおよび消去の方法を説明するための図である。本
発明の書き込み方法では、図６（Ａ）に示すように、書
き込み電圧ＶPPを第１電圧Ｖ１と第２電圧Ｖ２（＝ＶPP
−Ｖ１）とに分割し、第１電圧Ｖ１をゲートに印加する
とともに、第２電圧Ｖ２を第１電圧Ｖ１と反対極性でウ
エルに印加する。このとき、ソース・ドレイン不純物領
域は、たとえば負極性の第２電圧Ｖ２で保持する。ま
た、本発明の消去方法では、図６（Ｂ）に示すように、
消去電圧ＶPP’を第３電圧Ｖ３と第４電圧Ｖ４とに分割
し、第３電圧Ｖ３（＝ＶPP−Ｖ４）を第１電圧Ｖ１と反
対極性でゲートに印加するとともに、第４電圧Ｖ４を第
３電圧Ｖ３と反対極性でウエルに印加する。このとき、
ソース・ドレイン不純物領域は、たとえばフローティン
グ状態で保持する。
【００４８】これにより、ゲート電極またはウエルそれ
ぞれの電圧変化の最大値を、従来より小さくすることが
できる。なお、書き込み電圧と消去電圧が同じとした場
合、ゲートおよびウエルに印加する電圧の最大振幅値を
最も小さくするには、Ｖ１＝Ｖ２＝Ｖ３＝Ｖ４＝ＶPP／
２とするのが望ましい。以下、説明を簡単にするために
書き込み電圧と消去電圧は同じＶPPであるとし、分割電
圧Ｖ１〜Ｖ４はＶPP／２であるとする。
【００４９】図７は、このような本発明の電圧印加方法
を実施するための具体的回路例として、ロウデコーダ３
およびワード線駆動回路８内の要部構成を示す回路図で
ある。図７示す回路は、アドレス選択回路３１、転送ゲ
ート３２、レベル変換回路３３からなる。図７におい
て、Ｖａ，Ｖｂ，Ｖｃ，Ｖｄ，Ｖｅは外部電源電圧ＶCC
または電源電圧ＶCCから生成された各種制御電圧（以
下、単に制御電圧という）、Ｐは書き込み指令信号の電
圧、Ｅ は消去指令信号を反転した信号の電圧をそれぞ
れ示している。
【００５０】アドレス選択回路３１は、ｐチャネルＭＯ
ＳトランジスタＰＴ１１と直列に接続されたｎ個のｎチ
ャネルＭＯＳトランジスタＮＴ１１〜ＮＴ１ｎとから構
成されている。ｐチャネルＭＯＳトランジスタＰＴ１１
のソースは制御電圧Ｖａの供給ラインに接続され、ゲー
トは制御電圧Ｖｂの入力ラインに接続され、ドレインは
ｎチャネルＭＯＳトランジスタＮＴ１１のドレインに接
続されている。また、直列接続されたｎチャネルＭＯＳ
トランジスタＮＴ１ｎのソースは制御電圧Ｖｃの供給ラ
インに接続され、各ｎチャネルＭＯＳトランジスタＮＴ
１１〜ＮＴ１ｎのゲートはアドレス信号Ａの入力ライン
に接続されている。このアドレス選択回路３１は、ｐチ
ャネルＭＯＳトランジスタＰＴ１１のドレインとｎチャ
ネルＭＯＳトランジスタのドレインとの接続中点により
出力ノードＮＤ１１が構成され、動作モードに応じた値
に設定される制御電圧Ｖａ，Ｖｂ，Ｖｃのレベルおよび
アドレス信号Ａの入力に応じたレベルの信号をノードＮ
Ｄ１１から出力する。
【００５１】転送ゲート３２は、ｐチャネルＭＯＳトラ
ンジスタＰＴ２１とｎチャネルＭＯＳトランジスタＮＴ
２１とが並列に接続されて構成されている。ｐチャネル
ＭＯＳトランジスタＰＴ２１のウェル（チャネル）は書
き込み・消去電圧ＶPPの正の分割電圧（１／２ＶPP）の
入力ラインに接続され、ゲートは書き込み指令信号Ｐの
入力ラインに接続されている。
【００５２】一方、ｎチャネルＭＯＳトランジスタＮＴ
２１のウエルは書き込み・消去電圧ＶPPの負の１／２分
割電圧（−１／２ＶPP）の入力ラインに接続され、ゲー
トは消去指令信号の反転信号Ｅ の入力ラインに接続さ
れている。なお、図５において、ｎチャネルＭＯＳトラ
ンジスタＮＴ２１を、メモリトランジスタと同様に二重
ウエル構造、すなわち、周囲をｎ+ 型不純物領域１０と
ｎ型不純物領域１１とにより囲まれたｐウエル１２に形
成することもできる。二重ウエル構造を採用すると、負
電圧を扱う関係上、ｎチャネルＭＯＳトランジスタＮＴ
２１のソース・ドレイン不純物領域に負電圧が加わった
ときに、この領域と基板ＳＵＢとの間が順バイアスされ
てしまうことを避けることができる。
【００５３】転送ゲート３２の入力ノードＮＤ２１は、
アドレス選択回路３１の出力ノードＮＤ１１に接続さ
れ、転送ゲート３２の出力ノードＮＤ２２は、レベル変
換回路３３の入力ノードＮＤ３１に接続されている。
【００５４】レベル変換回路３３は、ｐチャネルＭＯＳ
トランジスタＰＴ３１およびｎチャネルＭＯＳトランジ
スタＮＴ３１のドレイン同士およびゲート同士を接続し
てなるＣＭＯＳインバータＩＮＶ１と、ｐチャネルＭＯ
ＳトランジスタＰＴ３２およびｎチャネルＭＯＳトラン
ジスタＮＴ３２のドレイン同士およびゲート同士を接続
してなるＣＭＯＳインバータＩＮＶ２とを主構成要素と
し、インバータＩＮＶ１におけるドレイン同士の接続中
点（入力ノードＮＤ３１）とインバータＩＮＶ２におけ
るゲート同士の接続中点とが接続され、インバータＩＮ
Ｖ１におけるゲート同士の接続中点とインバータＩＮＶ
２におけるドレイン同士（出力ノードＮＤ３２）の接続
中点とが接続されて構成されている。
【００５５】ｐチャネルＭＯＳトランジスタＰＴ３１，
ＰＴ３２のソースは制御電圧Ｖｄの入力ラインに接続さ
れ、ｎチャネルＭＯＳトランジスタＮＴ３１，ＮＴ３２
のソースは制御電圧Ｖｅの入力ラインに接続されてい
る。ｎチャネルＭＯＳトランジスタＮＴ３１，ＮＴ３２
は、転送ゲート３２のｎチャネルＭＯＳトランジスタＮ
Ｔ２１と同様に、二重ウェル構造内に形成するのが望ま
しい。また、インバータＩＮＶ２を構成するｐチャネル
ＭＯＳトランジスタＰＴ３２およびｎチャネルＭＯＳト
ランジスタＮＴ３２は、両者のドレイン同士の接続中点
が出力ノードＮＤ３２としてワード線ＷＬに接続され、
インバータＩＮＶ２はワード線ＷＬ駆動用インバータと
して機能する。そのため、ｐチャネルＭＯＳトランジス
タＰＴ３２およびｎチャネルＭＯＳトランジスタＮＴ３
２のサイズは、他のＭＯＳトランジスタより大きく設定
されている。
【００５６】つぎに、上記した構成の回路の動作を、図
８の電圧条件表を参照しながら説明する。読み出しまた
は書き込みのときは、制御電圧Ｖａが５Ｖに、制御電圧
Ｖｂが０〜２Ｖに、制御電圧Ｖｃが０Ｖに設定される。
ここで、アドレス信号Ａにより当該ワード線ＷＬが選択
された場合には、アドレス選択回路３１の出力ノードＮ
Ｄ１１から出力される信号レベルは“ロー”になり、非
選択の場合には“ハイ”になる。
【００５７】これに対して、消去のときは、制御電圧Ｖ
ａが０Ｖに、制御電圧Ｖｂが−２〜０Ｖに、制御電圧Ｖ
ｃが５Ｖに設定される。この場合に図７に示す回路に接
続されたワード線ＷＬが選択されたときは、出力ノード
ＮＤ１１から出力される信号レベルは“ハイ”になり、
非選択のときは“ロー”になる。このように、読み出し
または書き込みと、消去とで電源電圧の極性を逆転させ
るので、論理の逆転ができる。
【００５８】アドレス選択回路３１の出力信号は転送ゲ
ート３２を介してレベル変換回路３３に伝送される。制
御電圧Ｖｅは、読み出し時および書き込み時はともに０
Ｖに設定される。制御電圧Ｖｄは、読み出し時に１〜３
Ｖの読み出しゲート電圧に、書き込み時に正の分割電圧
（ＶPP／２）に設定される。したがって、非選択のとき
は、５Ｖの入力電圧がレベル変換回路３３によってロー
レベルに変換されてワード線ＷＬに伝達され、ワード線
ＷＬのレベルは“ロー（＝０Ｖ）”になる。逆に、選択
のときは、正の電圧がワード線ＷＬに出力される。すな
わち、ワード線ＷＬは読み出しのときには１〜３Ｖ、書
き込みのときには（ＶPP／２）となる。このようにし
て、アドレス選択回路３１からの０Ｖ／５Ｖの信号が、
レベル変換回路３において１〜３Ｖまたは（ＶPP／２）
／０Ｖにレベル変換されてワード線ＷＬに出力される。
【００５９】また、消去のときには、制御電圧Ｖｄが０
Ｖに設定され、制御電圧Ｖｅが負の分割電圧（−ＶPP／
２）に設定される。消去の場合、非選択のときには、ア
ドレス選択回路３１の出力ノードＮＤ１１から出力され
る信号レベルは“ロー”すなわち０Ｖになり、ハイレベ
ルの制御電圧Ｖｄがレベル変換回路３３からワード線Ｗ
Ｌへ出力される。したがって、消去モードでは非選択ワ
ード線は接地電位で保持される。
【００６０】一方、消去の場合における選択のときに
は、アドレス選択回路３１の出力ノードＮＤ１１から出
力される信号レベルは“ハイ”すなわち５Ｖになり、レ
ベル変換回路３３によってローレベルの制御電圧Ｖｅが
ワード線ＷＬへ出力される。したがって、消去モードで
は、選択ワード線は負の電圧（−ＶPP／２）になる。
【００６１】この動作時に、転送ゲート２２は、出力ノ
ードＮＤ２２の（ＶPP／２）の電位あるいは（−ＶPP／
２）の電位が入力ノードＮＤ２１側に漏れないようにす
るために設けられている。たとえば、書き込み時には、
出力ノードＮＤ２２が（ＶPP／２）になりうるが、この
時ｐチャネルＭＯＳトランジスタＰＴ２１のゲートに
は、図８に示すようにＰ＝ＶPP／２が印加され、その結
果、ｐチャネルＭＯＳトランジスタＰＴ２１はオフ状態
となる。一方、ｎチャネルＭＯＳトランジスタＮＴ２１
は、書き込み時には消去指令信号Ｅの反転信号Ｅ （５
Ｖ）をゲートに受け、オンしても、ノードＮＤ２１はそ
のゲートに受ける５Ｖよりも高くはなり得ない。したが
って、（ＶPP／２）が５Ｖより高い場合であっても、
（ＶPP／２）がノードＮＤ２２からＮＤ２１側へ侵入す
ることはない。
【００６２】つぎに、消去時には、ノードＮＤ２２が
（−ＶPP／２）になる場合があるが、まず、ｎチャネル
ＭＯＳトランジスタＮＴ２１は、消去時にはゲートにチ
ャネルと同じ（−ＶPP／２）を受けるのでオフ状態とな
る。したがって、ｎチャネルＭＯＳトランジスタＮＴ２
１を通して負電圧（−ＶPP／２）がノードＮＤ２１側へ
侵入することはない。また、ｐチャネルＭＯＳトランジ
スタＰＴ２１は、消去時には、ゲートに０Ｖを受けオン
状態となるが、ノードＮＤ２１側はその０Ｖよりも低い
電圧にはならない。したがって、やはり負電位がノード
ＮＤ２２からノードＮＤ２１へ伝わるおそれはない。
【００６３】以上のように、図７の回路は、ワード線Ｗ
Ｌをレベル変換回路３３によって直接駆動しており、ワ
ード信号の伝送速度を低下させることがなく、動作モー
ドによってレベルの異なる電圧をワード線ＷＬへ高速に
供給できる。
【００６４】最後に、本実施形態に係る半導体装置の製
造方法例を説明する。図９〜図１３は、この半導体装置
の製造途中における断面図である。また、図１４は、こ
の半導体装置の製造に用いるフォトマスクの一覧表であ
る。
【００６５】まず、ｐ型シリコンウエハ等の半導体基板
ＳＵＢを用意し、たとえばトレンチアイソレーション法
により素子分離絶縁層ＩＳＯ（図３，図４）を半導体基
板ＳＵＢに形成する。素子分離絶縁層ＩＳＯの形成で
は、エッチングマスク層を基板上に形成して、異方性エ
ッチングにより基板を所定深さ堀る。その後、絶縁物で
トレンチ内を埋め込む。この状態で、トレンチ間の基板
表面の絶縁物を、たとえばレジストをマスクにしたエッ
チングにより一部除去した後、ＣＭＰ(ChemicalMechani
cal Polishing) を行う。この絶縁物の一部除去は、Ｃ
ＭＰの際に研磨量が絶縁膜の凸部の面積に依存したり、
大面積の凸部でディッシング(dishing) などの研磨不均
一を起しやすいことから、これら面積の大小による不具
合を是正するため、ＣＭＰ前に凸部の縁部のみ残してト
レンチ間で突出する絶縁膜の大部分を予め除去するため
に行う。図１４に示す一覧表において、第１マスク“Ｔ
ＲＥ”はトレンチエッチングマスク層の形成用、第２マ
スク“ＡＩＭ”は埋め込み絶縁膜の一部除去用のフォト
マスクである。
【００６６】つぎに、図９に示すように、半導体基板Ｓ
ＵＢ上に、第３マスク“ＤＮＷ”を用いてレジストパタ
ーンを形成する。このレジストパターンをマスクとして
イオン注入を行い、その開口部下方の基板深部に深いｎ
+ 不純物領域１０を形成する。レジストパターンを除去
後、異なるパターンおよび条件のレジスト形成とイオン
注入を行って、ｐウエルの形成を行う。このときのレジ
ストのパターンニングでは第４マスク“ＰＷＬ”を用い
る。これにより、メモリトランジスタ用のｐウエルＰＷ
と、周辺回路および論理回路用のｐウエル１２がウエハ
の異なる領域に同時形成される。
【００６７】レジストを除去後、図１０に示すように、
同じような手順にて異なるパターンおよび条件のレジス
ト形成とイオン注入を行い、ｎウエルの形成を行う。こ
のときのレジストのパターンニングでは第５マスク“Ｎ
ＷＬ”を用いる。これにより、メモリトランジスタ用の
ｎウエルＮＷがｐウエルＰＷの周囲に形成され、また、
周辺回路および論理回路用のｎウエル１３がウエハの異
なる領域に同時形成される。
【００６８】レジストの除去後、異なるパターンおよび
条件のレジスト形成とイオン注入を２回繰り返すことに
より、メモリトランジスタと選択トランジスタのしきい
値電圧の調整をそれぞれ行う。メモリトランジスタのし
きい値電圧調整用としては第６マスク“ＭＶＡ”、選択
トランジスタのしきい値電圧調整用としては第７マスク
“ＳＥＬ−ＶＡ”を用いる。
【００６９】図１１の工程では、全面にＯＮＯ膜を成膜
する。すなわち、熱酸化法により酸化シリコンからなる
トンネル絶縁膜１４を成膜し、その上にＬＰ−ＣＶＤ法
などで窒化膜１５を堆積する。そして、窒化膜１５表面
を熱酸化するか、窒化膜１５上にＨＴＯ膜を成膜するこ
とによりトップ絶縁膜１６を形成する。成膜したＯＮＯ
膜１４，１５，１６上に、第８マスク“ＧＴＥＴ（ＯＮ
Ｏ−ＥＴ）”を用いて、メモリトランジスタ領域を覆う
レジストパターンを形成する。このレジストをマスクに
して、周辺回路および論理回路側のＯＮＯ膜をエッチン
グにより除去する。
【００７０】レジストを除去後、図１２に示すように、
露出した基板およびウエルの表面を１０数ｎｍ程度熱酸
化し、周辺回路および論理回路に共通のゲート絶縁膜１
７ａを形成する。この状態で、メモリトランジスタの素
子分離絶縁層ＳＯＩに挟まれたｐウエルの能動領域に、
第９マスク“ＢＮ”を用いてレジストパターンを形成
し、イオン注入を行う。これにより、ビット線方向に長
い平行ストライプ状のｎ+ 不純物領域からなる副ビット
線ＳＢＬおよび副ソース線ＳＳＬが形成される。その
後、第１０マスク“ＢＮ２（Ｎ＋II）”を用いたレジス
ト形成とイオン注入により、副ビット線ＳＢＬおよび副
ソース線ＳＳＬの一部、たとえばビットコンタクトが形
成される側半分の長さに更に不純物の追加注入を行う。
これにより、ＡＮＤ列のメモリトランジスタ数が１２８
と多い場合でも、不純物領域の配線抵抗によるトランジ
スタ特性のバラツキが低減される。
【００７１】レジスト除去後、図１３の工程では、ま
ず、全面にポリシリコンからなるゲート導電膜を成膜す
る。その上に第１１マスク“１ＰＳ”を用いたレジスト
の形成し、異方性エッチングを行って、ワード線ＷＬお
よびゲート電極１８，１９を形成する。レジストの除去
後、メモリトランジスタ領域のみ開口するレジストを第
１２マスク“Ｃｈ-stp”を用いて形成する。このレジス
トをマスクにｐ型不純物を浅くイオン注入する。このと
き、ワード線ＷＬおよび素子分離絶縁層ＩＳＯが自己整
合マスクとなり、ワード線ＷＬ間のｐウエル表面にチャ
ネルストップ用のｐ型不純物領域が形成される。
【００７２】レジスト除去後、周辺回路および論理回路
のｎＭＯＳ側のゲート電極周囲を開口するレジストを第
１３マスク“ＨＶ−ＮＬＤ”を用いて形成し、イオン注
入を行う。これにより、図５に示すように、周辺回路お
よび論理回路のｎＭＯＳトランジスタ用のｎ+ 型ソース
・ドレイン不純物領域２０が形成される。同様にして、
ｐＭＯＳ側のｐ+ 型ソース・ドレイン不純物領域２１
を、第１４マスク“ＨＶ−ＰＬＤ”を用いて形成する。
【００７３】その後、特に図示しないが、更に高濃度の
ソース・ドレイン不純物領域を、第１５マスク“ＮＳ
Ｄ”と第１６マスク“ＰＳＤ”を用いて、周辺回路およ
び論理回路のｎＭＯＳ側とｐＭＯＳ側にそれぞれ形成す
る。このうち高濃度のｎ型不純物の導入の際は、メモリ
トランジスタのコンタクトが形成される部分に対し、コ
ンタクト抵抗低減のために不純物が追加注入される。
【００７４】その後は、第１７マスク“１ＡＣ”を用い
たビットコンタクトおよびソースコンタクトの同時形
成、第１８マスク“１Ａｌ”を用いた主ビット線ＭＢＬ
と主ソース線ＭＳＬおよび他の配線の形成、オーバーコ
ート膜の成膜、第１９マスク“ＰＡＤ”を用いた電極パ
ッドの開口を行って、当該半導体装置を完成させる。
【００７５】図１５は、比較例として従来の製造方法で
作った半導体装置の構造を示す断面図である。また、図
１６は、トランジスタサイズ変更におけるゲート長とゲ
ート幅の関係を示す説明図である。この半導体装置１０
０では、メモリトランジスタＭＴは二重ウエル構造で本
実施形態と基本的に同じであるが、ワード線ＷＬに書き
込み電圧ＶPPまたは消去電圧ＶPP’をフルレンジで印加
するための高耐圧トランジスタＨＴが必要である。図１
５に示す高耐圧トランジスタＨＴは、ゲート絶縁膜１０
１の膜厚が２０ｎｍ以上必要であり、ゲート長も１μｍ
を越えるものが用いられる。また、そのソース・ドレイ
ン不純物領域１０２が、接合耐圧を大きくする必要から
緩慢な傾斜の濃度勾配で基板深くまで形成する必要があ
る。したがって、このような深い不純物領域を形成する
ための加熱条件が他の不純物領域形成時と大きく異な
り、他のトランジスタのソース・ドレイン不純物領域と
の同時形成は極めて困難である。
【００７６】一方、論理回路用の低耐圧・高速トランジ
スタは、ｎＭＯＳトランジスタＮＬＴおよびｐＭＯＳト
ランジスタＰＬＴともに、それぞれ最適化された濃度の
ウエル１０３または１０４に形成され、ソース・ドレイ
ン不純物領域１０５，１０６も極限まで高濃度，薄層化
されている。さらに、ゲート絶縁膜厚も３〜８ｎｍ、ゲ
ート長も０．２５μｍ程度とスケーリングされている。
【００７７】本実施形態に係る半導体装置では、ワード
線ＷＬおよびウエルＰＷへの電圧印加方法を正と負で分
割して行うことにより、たとえば図７の回路のレベル変
換回路３３のインバータを構成する各トランジスタに対
し、そのソース・ドレイン間への印加電圧を従来の半分
にまで低下できる。したがって、そのぶん、ゲート絶縁
膜厚およびゲート長をスケーリングすることができる。
図１６に示す式のように、ドレイン電流Ｉｄはリニア領
域，飽和領域ともＷ／Ｌに比例する。したがって、同じ
駆動能力を得るとした場合、ゲート長Ｌを短くすると、
同じ割合でゲート幅Ｗも短くできる。その結果、トラン
ジスタへの印加電圧を半分にすると、下ゲート電極面積
を単純計算では１／４程度にでき、そのぶん、小さなサ
イズのトランジスタが使用できる。論理回路ブロックで
は、その逆に、従来最適化されて微細化されていたトラ
ンジスタのサイズが大きくなってしまう。通常、論理回
路ブロック内のトランジスタ数が多いので、全体として
は面積が若干大きくなる。
【００７８】しかし、本実施形態の半導体装置のほう
が、従来に比べて製造工程が大幅に簡単化できる。具体
的に、図１４のマスク一覧表の右端の欄に、従来の製造
方法で必要であった専用マスクを付記している。
【００７９】まず、第４番目と第５番目のマスクとして
ｐウエル１０３形成用の“ＬＶ−ＰＷＬ”とｎウエル１
０４形成用の“ＬＶ−ＮＷＬ”が必要であり、このとき
レジストパターンの形成とイオン注入も２回ずつ多く必
要である。
【００８０】また、高耐圧トランジスタＨＴのゲート絶
縁膜１０１の成膜後、これを論理回路ブロック側で除去
するための第１１番目のマスク“２ＧＴＥＴ（ＨＶ−Ｏ
Ｘ−ＥＴ）”が必要であり、このときレジストパターン
の形成と異方性エッチングも１回ずつの追加となる。
【００８１】論理回路用トランジスタの性能を高めるに
は、ゲート電極をｎＭＯＳ側でｎ型、ｐＭＯＳ型でｐ型
に打ち分ける必要がある。このため、第１５番目と第１
６番目のマスクとして片側を交互に保護するための“Ｎ
ＧＴ”と“ＰＧＴ”が必要であり、このときレジストパ
ターンの形成とイオン注入が２回ずつ追加となる。
【００８２】さらに、専用のソース・ドレイン不純物領
域１０５，１０６を個別に形成する必要がある。このた
め、第２０番目と第２１番目のマスクとして“ＬＶ−Ｎ
ＬＤ”と“ＬＶ−ＰＬＤ”が必要であり、このときレジ
ストパターンの形成とイオン注入が２回ずつ追加とな
る。
【００８３】以上より、本実施形態に係る半導体装置の
製造方法では、メモリ周辺回路と論理回路のメモリトラ
ンジスタを同じサイズで同時形成することにより、従来
よりチップ面積が多少大きくなるものの、製造工程の共
通性が高いだけ製造工程が簡単で歩留り向上もしやすい
利点がある。具体的に上記例では、マスク枚数で７枚、
レジストパターンの形成工程が７工程、イオン注入工程
が６工程、異方性エッチング工程が１工程不要となる。
【００８４】このため、本実施形態に係る製造方法を用
いることにより、面積増大というマイナス面を補って余
りあるコストメリットが得られる。実際にコスト計算し
た結果、従来の製造方法で製造したＭＮＯＳ型半導体メ
モリ装置に比べ、チップコストで２５％程度の低減がで
きることを確認した。また、この計算に入れていない
が、本実施形態のようにＭＯＮＯＳ型の不揮発性メモリ
装置では、書き込み・消去電圧がＦＧ型より大幅に低い
ので電源電圧ＶCCからレベル変換し負電圧を生成する程
度でよく、内部昇圧が不要になり、さらなる低コスト化
も可能となる。
【００８５】なお、本発明がＦＧ型に適用できることは
勿論、電荷蓄積手段が離散化された他のタイプ、たとえ
ば微細ナノ結晶型、微細分割ＦＧ型、ＭＮＯＳ型への適
用も可能である。さらに、メモリセルアレイ構造もＡＮ
Ｄ型に限らず、他のＮＯＲ型およびＮＡＮＤ型に広く適
用可能である。
【００８６】
【発明の効果】本発明に係る半導体装置およびその駆動
方法では、メモリセルアレイの周辺回路内のトランジス
タの必要耐圧を大幅に低減でき、その結果として、周辺
回路の面積を小さくできる利点がある。また、本発明に
係る半導体の製造方法では、メモリ周辺回路と論理回路
のメモリトランジスタを同じサイズで同時形成すること
により、従来よりチップ面積が多少大きくなる場合があ
るものの、製造工程の共通性が高いだけ製造工程が簡単
で歩留り向上もしやすい利点がある。したがって、チッ
プコストが低減される。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置のメモリブロック
の概略構成を示すブロック図である。
【図２】本実施形態に係るＡＮＤ型メモリセルアレイの
概略構成を示す回路図である。
【図３】本実施形態に係るＡＮＤ型メモリセルアレイの
平面図である。
【図４】本実施形態に係るＡＮＤ型メモリセルアレイに
おいて、図３のＢ−Ｂ’線に沿った断面側から見た鳥瞰
図である。
【図５】本実施形態に係るＡＮＤ型メモリセルアレイに
おいて、メモリトランジスタのワード線方向の断面を周
辺回路および論理回路ブロックのトランジスタとともに
示す断面図である。
【図６】本実施形態に係る半導体装置の書き込みおよび
消去の方法を説明するための図である。
【図７】本発明の電圧印加方法を実施するための具体的
回路例として、ロウデコーダおよびワード線駆動回路内
の要部構成を示す回路図である。
【図８】図７に示す回路内の各端子に印加される電圧の
条件表である。
【図９】本実施形態に係る半導体装置の製造途中におい
て、ｐウエル形成後の断面図である。
【図１０】図９に続く、ｎウエル形成後の断面図であ
る。
【図１１】図１０に続く、ＯＮＯ膜の一部除去後の断面
図である。
【図１２】図１１に続く、副ソース線および副ビット線
の形成後の断面図である。
【図１３】図１２に続く、ワード線およびゲート電極形
成後の断面図である。
【図１４】本実施形態に係る半導体装置の製造において
用いるフォトマスクの一覧表である。
【図１５】比較例として、従来の製造方法で作った半導
体装置の構造を示す断面図である。
【図１６】トランジスタサイズ変更におけるゲート長と
ゲート幅の関係を示す説明図である。
【図１７】従来のＦＧ型半導体装置において、メモリト
ランジスタに対する書き込み時と消去時の一般的なバイ
アス設定法を模式的に示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウバッファ、３…ロウデ
コーダ、４…カラムバッファ、５…カラムデコーダ、６
…カラムゲート、７…入出力回路、１０…深いｎ+ 型不
純物領域、１１…ｎ型不純物領域、１２，ＰＷ…ｐウエ
ル、１３，ＮＷ…ｎウエル、１４…トンネル絶縁膜、１
５…窒化膜、１６…トップ絶縁膜、１７…ゲート絶縁
膜、１８，１９…ゲート電極、２０，２１…ソース・ド
レイン不純物領域、２２…サイドウォール絶縁層、３１
…アドレス選択回路、３２…転送ゲート、３３…レベル
変換回路、ＳＵＢ…半導体基板、ＩＳＯ…素子分離絶縁
層、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタク
ト、Ｍ１１等…メモリトランジスタ、Ｓ１１等…選択ト
ランジスタ、ＭＢ１，ＭＢ２…主ビット線、ＳＢＬ，Ｓ
ＢＬ１，ＳＢＬ２…副ビット線、ＭＳＬ…主ソース線、
ＳＳＬ，ＳＳＬ１，ＳＳＬ２…副ソース線、ＷＬ，ＷＬ
１等…ワード線、ＳＧ１，ＳＧ２…選択ゲート線、ＹＬ
…列選択線、ＶCC…電源電圧、ＶPP…書き込み電圧また
は消去電圧、ＮＴ１１等…ｎＭＯＳトランジスタ、ＰＴ
１１等…ｐＭＯＳトランジスタ、ＩＮＶ１等…インバー
タ、ＮＤ１１等…ノード、Ａ…アドレス信号、Ｖａ〜Ｖ
ｅ…制御電圧、Ｐ…書き込み指令信号の電圧、Ｅ＿…消
去指令信号の反転信号の電圧。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｇ１１Ｃ 17/00 ６３３Ｄ 29/792 ６３３Ｅ Ｈ０１Ｌ 29/78 ３７１ Ｆターム(参考） 5B025 AA01 AB01 AC01 AD03 AD04 AD08 AD09 5F001 AA14 AC02 AD18 AD52 AD60 AD61 AE02 AE08 AE30 AG40 5F083 EP02 EP18 EP76 EP77 ER03 ER09 ER14 ER19 ER21 ER30 GA09 GA28 GA30 HA05 KA07 KA13 LA10 MA01 MA20 PR43 PR46 PR53 PR56 ZA12 5F101 BA46 BC02 BD09 BD33 BD35 BD36 BE05 BE07 BE14 BH21

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】電荷蓄積手段を内部に含む絶縁膜を介し
    て、ゲート電極を半導体基板またはウエル上に積層して
    なるメモリトランジスタと、 当該メモリトランジスタの書き込み時または消去時に、
    上記ゲート電極と上記半導体基板またはウエルとの間に
    印加する書き込み電圧または消去電圧を供給する書き込
    み／消去回路とを有する半導体記憶装置であって、 上記書き込み／消去回路として、上記書き込み電圧を第
    １および第２電圧に分割して書き込み時に第１電圧を上
    記ゲート電極に供給し、上記消去電圧を第３および第４
    電圧に分割して消去時に第３電圧を上記第１電圧と反対
    の極性で上記ゲート電極に供給する第１の電圧供給回路
    と、 書き込み時に上記第２電圧を上記第１電圧の印加時と反
    対の極性で上記半導体基板またはウエルに印加し、消去
    時に上記第４電圧を上記第３電圧の印加時と反対の極性
    で上記半導体基板またはウエルに印加する第２の電圧供
    給回路とを有する半導体装置。
  2. 【請求項２】上記第１電圧と第２電圧の大きさが等し
    く、 上記第３電圧と第４電圧の大きさが等しい請求項１に記
    載の半導体装置。
  3. 【請求項３】上記第１および第２の電圧供給回路内に、
    上記第１電圧と上記第２電圧、または、上記第３電圧と
    上記第４電圧を切り換えて出力するレベル変換回路を有
    し、当該レベル変換回路内のトランジスタの耐圧が、外
    部から入力される電源電圧の大きさに対応して設定され
    ている請求項１に記載の半導体装置。
  4. 【請求項４】上記書き込み／消去回路内のトランジスタ
    の耐圧が、外部から入力される電源電圧の大きさに対応
    して設定されている請求項１に記載の半導体装置。
  5. 【請求項５】上記メモリトランジスタを複数含むメモリ
    セルアレイ、上記書き込み／消去回路を含む周辺回路か
    らなるメモリブロックと、 論理回路ブロックとを有し、 上記周辺回路内のトランジスタおよび上記論理回路ブロ
    ック内のロジック用トランジスタの耐圧が、外部から入
    力される電源電圧の大きさに対応して設定されている請
    求項１に記載の半導体装置。
  6. 【請求項６】上記書き込み／消去回路は、上記メモリト
    ランジスタを制御する周辺回路内に設けられ、 上記書き込み／消去回路内のトランジスタは、少なくと
    も、ゲート絶縁膜厚と、上記半導体基板またはウエル内
    のソース・ドレイン領域およびチャネル形成領域の不純
    物濃度分布とについての各条件が、それぞれ上記周辺回
    路内の他のトランジスタと同じに設定されている請求項
    １に記載の半導体装置。
  7. 【請求項７】上記メモリトランジスタを複数含むメモリ
    セルアレイ、上記書き込み／消去回路を含む周辺回路か
    らなるメモリブロックと、 論理回路ブロックとを有し、 上記書き込み／消去回路内のトランジスタのゲート絶縁
    膜厚は、上記周辺回路内の他のトランジスタおよび上記
    論理回路ブロック内のトランジスタのゲート絶縁膜厚と
    同じに設定されている請求項１に記載の半導体装置。
  8. 【請求項８】上記ゲート電極と上記ウエルとの間に複数
    の絶縁膜が積層され、 電荷蓄積手段が当該積層された絶縁膜内に平面的に離散
    化して形成されている請求項１に記載の半導体装置。
  9. 【請求項９】電荷蓄積手段を内部に含む絶縁膜を介し
    て、ゲート電極を半導体基板またはウエル上に積層して
    なるメモリトランジスタを複数有するメモリセルアレイ
    と、 当該メモリセルアレイを制御する周辺回路とを有する半
    導体装置であって、 上記周辺回路内のトランジスタの耐圧が、外部から入力
    される電源電圧に対応して設定されている半導体装置。
  10. 【請求項１０】メモリブロックと論理回路ブロックとを
    有し、 上記メモリブロック内に、電荷蓄積手段を内部に含む絶
    縁膜を介して、ゲート電極を半導体基板またはウエル上
    に積層してなるメモリトランジスタと、 当該メモリトランジスタを制御する周辺回路とを含む半
    導体装置であって、 上記周辺回路および上記論理回路ブロック内のトランジ
    スタの耐圧が、外部から入力される電源電圧に対応して
    設定されている半導体装置。
  11. 【請求項１１】電荷蓄積手段を内部に含む絶縁膜を介し
    て、ゲート電極を半導体基板またはウエル上に積層して
    なるメモリトランジスタを複数有するメモリセルアレイ
    と、 当該メモリセルアレイを制御する周辺回路とを有する半
    導体装置であって、 上記周辺回路内のトランジスタについて、少なくとも、
    ゲート絶縁膜厚と、上記半導体基板またはウエル内のソ
    ース・ドレイン領域およびチャネル形成領域の深さ方向
    の不純物濃度分布とについての各条件が同じに設定され
    ている半導体装置。
  12. 【請求項１２】上記メモリトランジスタを複数含むメモ
    リセルアレイ、上記書き込み／消去回路を含む周辺回路
    からなるメモリブロックと、 論理回路ブロックとを有し、 上記周辺回路内のトランジスタのゲート絶縁膜厚が、上
    記論理回路ブロック内のトランジスタのゲート絶縁膜厚
    と同じに設定されている半導体装置。
  13. 【請求項１３】電荷蓄積手段を内部に含む絶縁膜を介し
    て、ゲート電極を半導体基板またはウエル上に積層して
    なるメモリトランジスタに対し、書き込み時または消去
    時に、上記ゲート電極と上記半導体基板またはウエルと
    の間に印加する書き込み電圧または消去電圧を供給する
    半導体装置の駆動方法であって、 書き込み時に、上記書き込み電圧を第１および第２電圧
    に分割し、第１電圧を上記ゲート電極に印加する一方
    で、上記第２電圧を上記第１電圧の印加時と反対の極性
    で上記ウエルに印加し、 消去時に、上記消去電圧を第３および第４電圧に分割
    し、第３電圧を上記第１電圧の印加時と反対の極性で上
    記ゲート電極に印加する一方で、第４電圧を上記第２電
    圧の印加時と反対の極性で上記ウエルに印加する半導体
    装置の駆動方法。
  14. 【請求項１４】上記第１電圧と第２電圧の大きさを等し
    く設定し、 上記第３電圧と第４電圧の大きさを等しく設定する請求
    項１３に記載の半導体装置の駆動方法。
  15. 【請求項１５】メモリブロックと論理回路ブロックとを
    有し、 上記メモリブロックは、電荷蓄積手段を内部に含む絶縁
    膜を介して、ゲート電極を半導体基板またはウエル上に
    積層してなるメモリトランジスタを複数有するメモリセ
    ルアレイと、 上記メモリトランジスタの書き込み時または消去時に、
    上記ゲート電極と上記半導体基板またはウエルとの間に
    印加する書き込み電圧または消去電圧をそれぞれ正電圧
    と負電圧に分割して、上記ゲート電極と上記半導体基板
    またはウエルとの一方に正電圧、他方に負電圧を印加す
    る書き込み／消去回路を含む周辺回路とからなる半導体
    装置の製造方法であって、 上記書き込み／消去回路を含む周辺回路内のトランジス
    タと、上記論理回路ロジック内のトランジスタとを同一
    のマスクを用いて同一の工程で同時に形成する半導体装
    置の製造方法。
  16. 【請求項１６】メモリブロックと論理回路ブロックとを
    有し、 上記メモリブロックは、電荷蓄積手段を内部に含む絶縁
    膜を介して、ゲート電極を半導体基板またはウエル上に
    積層してなるメモリトランジスタを複数有するメモリセ
    ルアレイと、 上記メモリトランジスタの書き込み時または消去時に、
    上記ゲート電極と上記半導体基板またはウエルとの間に
    印加する書き込み電圧または消去電圧をそれぞれ正電圧
    と負電圧に分割して、上記ゲート電極と上記半導体基板
    またはウエルとの一方に正電圧、他方に負電圧を印加す
    る書き込み／消去回路を含む周辺回路とからなる半導体
    装置の製造方法であって、 上記書き込み／消去回路を含む周辺回路内のトランジス
    タのゲート絶縁膜を、上記論理回路ロジック内のトラン
    ジスタのゲート絶縁膜と同一の工程で同時に形成する半
    導体装置の製造方法。
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