JP2017147005A - フラッシュメモリ - Google Patents

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謙 松原
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貴司 岩瀬
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Satoru Nakanishi
悟 中西
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Abstract

【課題】製造コストを低減することが可能なフラッシュメモリを提供すること。
【解決手段】一実施の形態によれば、フラッシュメモリ１は、行列状に配置された複数のメモリセルＭＣにより構成されたメモリセルアレイ１３と、メモリセルアレイ１３のそれぞれの行に対して設けられた複数のワード線ＷＬと、複数のワード線ＷＬのそれぞれに第１電圧群を出力するワード線ドライバ１１と、ワード線ドライバ１１とともに複数のワード線ＷＬのそれぞれに第２電圧群を出力するワード線ドライバ１２と、を備える。
【選択図】図１

Description

本発明は、フラッシュメモリに関し、例えば製造コストを低減するのに適したフラッシュメモリに関する。
フラッシュメモリでは、メモリセルに記憶されたデータを書き換えるために、当該メモリセルに対して高電圧を印加する必要がある。そのため、高電圧を駆動するワード線ドライバ等の周辺回路は、高電圧に耐えられる程度の耐圧を有するＭＯＳトランジスタ（高耐圧トランジスタ）を用いて構成される必要がある。
フラッシュメモリに関する技術は、例えば特許文献１に開示されている。
特開２０１４−１０８６６号公報
高耐圧トランジスタを用いてワード線ドライバを構成しようとした場合、フラッシュメモリを搭載する半導体装置の製造工程では、周辺回路の大部分で用いられている低耐圧トランジスタを形成する工程とは別に、高耐圧トランジスタを形成する工程がさらに必要になってしまう。そのため、高耐圧トランジスタを用いてワード線ドライバを構成する手法では、製造コストが増大してしまうという問題があった。半導体装置のチップ面積に占めるフラッシュメモリの面積の割合が小さくなるほど、製造コストの増大はさらに顕著になる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、フラッシュメモリは、行列状に配置された複数のメモリセルにより構成されたメモリセルアレイと、前記メモリセルアレイのそれぞれの行に対して設けられた複数のワード線と、前記複数のワード線のそれぞれに第１電圧群を出力する第１ワード線ドライバと、前記第１ワード線ドライバとともに前記複数のワード線のそれぞれに第２電圧群を出力する第２ワード線ドライバと、を備える。
前記一実施の形態によれば、製造コストを低減することが可能なフラッシュメモリを提供することができる。
実施の形態１にかかるフラッシュメモリの構成例を示す図である。 図１に示すフラッシュメモリの各動作モードにおける電圧の印加状態を簡単にまとめた図である。 図１に示すフラッシュメモリのデータ消去（Ｅｒａｓｅ）時における電圧の印加状態を示す図である。 図１に示すフラッシュメモリのデータ書き込み（Ｐｒｏｇｒａｍ）時における電圧の印加状態を示す図である。 図１に示すフラッシュメモリのデータ読み出し（Ｒｅａｄ）時における電圧の印加状態を示す図である。 図１に示すフラッシュメモリの一方のワード線ドライバの一部の具体的構成例を示す図である。 図１に示すフラッシュメモリの一方のワード線ドライバの一部の変形例を示す図である。 実施の形態２にかかるフラッシュメモリの構成例を示す図である。 図８に示すフラッシュメモリのデータ消去時における電圧の印加状態を示す図である。 図８に示すフラッシュメモリのデータ書き込み時における電圧の印加状態を示す図である。 図８に示すフラッシュメモリのデータ読み出し時における電圧の印加状態を示す図である。 図８に示すフラッシュメモリのデータ消去時における別の電圧の印加状態を示す図である。 実施の形態３にかかるフラッシュメモリの構成例を示す図である。 図１３に示すフラッシュメモリのデータ消去時における電圧の印加状態を示す図である。 図１３に示すフラッシュメモリのデータ書き込み時における電圧の印加状態を示す図である。 図１３に示すフラッシュメモリのデータ読み出し時における電圧の印加状態を示す図である。 実施の形態４にかかるフラッシュメモリの構成例を示す図である。 図１７に示すフラッシュメモリのデータ消去時における電圧の印加状態を示す図である。 図１７に示すフラッシュメモリのデータ書き込み時における電圧の印加状態を示す図である。 図１７に示すフラッシュメモリのデータ読み出し時における電圧の印加状態を示す図である。 実施の形態に至る前の構想に係るフラッシュメモリの構成例を示す図である。 図２１に示すフラッシュメモリの各動作モードにおける電圧の印加状態を簡単にまとめた図である。 図２１に示すフラッシュメモリのデータ消去時における電圧の印加状態を示す図である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜発明者らによるによる事前検討＞
実施の形態１にかかるフラッシュメモリの詳細について説明する前に、本発明者らが事前検討したフラッシュメモリ５０について説明する。
図２１は、実施の形態に至る前の構想に係るフラッシュメモリ５０の構成例を示す図である。図２１に示すように、フラッシュメモリ５０は、行列状に設けられた複数のメモリセルＭＣからなるメモリセルアレイ５３と、複数のメモリセルＭＣのそれぞれの行に対して設けられた複数のワード線ＷＬと、複数のメモリセルＭＣのそれぞれの列に対して設けられた複数のビット線対ＤＬ，ＳＬと、複数のワード線ＷＬのそれぞれに対して外部からの電圧信号に応じた電圧を供給するワード線ドライバ５１と、を備える。
図２１の例では、５１２行×２列のメモリセルＭＣと、５１２行のワード線ＷＬと、２列のビット線対ＤＬ，ＳＬと、が設けられている。ここで、複数のメモリセルＭＣのうちデータ消去時に記憶データが一括消去されるメモリセルＭＣの集合体及びその周辺回路をブロックＢＬＫと称す。本例では、隣接する１６本のワード線ＷＬ（以下、ワード線ＷＬ１〜ＷＬ１６とも称す）に接続された３２個のメモリセルＭＣ（以下、メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６とも称す）の集合体及びその周辺回路であるブロックＢＬＫが３２個設けられている。以下、３２個のブロックＢＬＫをブロックＢＬＫ１〜ＢＬＫ３２とも称す。なお、当然ながら、メモリセルＭＣの数は任意に設定可能である。
各メモリセルＭＣは、例えば高耐圧のＮチャネルＭＯＳトランジスタによって構成されている。各メモリセルＭＣのゲートには対応するワード線ＷＬが接続され、ソースには対応するビット線ＳＬが接続され、ドレインには対応するビット線ＤＬが接続される。
ワード線ドライバ５１は、５１２本のワード線ＷＬに対応して設けられた、５１２個のレベルシフタＬＳと、５１２個のインバータＩＮＶと、を備える。換言すると、ワード線ドライバ５１は、ブロックＢＬＫ１〜ＢＬＫ３２毎に、１６個のレベルシフタＬＳ（以下、レベルシフタＬＳ１〜ＬＳ１６とも称す）と、１６個のインバータＩＮＶ（以下、インバータＩＮＶ１〜ＩＮＶ１６とも称す）と、を備える。
以下、ワード線ドライバ５１のブロックＢＬＫ１部分の構成について説明する。
レベルシフタＬＳ１〜ＬＳ１６は、何れも外部からのアクセス信号（アドレス信号、コマンド信号、イネーブル信号等）の最大電圧値及び最小電圧値を動作モード（データ消去、データ書き込み、又は、データ読み出し）に応じた値にシフトして出力する。インバータＩＮＶ１〜ＩＮＶ１６は、それぞれ前段のレベルシフタＬＳ１〜ＬＳ１６の出力の反転信号を反転させて、対応するワード線ＷＬ１〜ＷＬ１６に向けて出力する。換言すると、インバータＩＮＶ１〜ＩＮＶ１６は、それぞれ前段のレベルシフタＬＳ１〜ＬＳ１６の出力信号をドライブして、対応するワード線ＷＬ１〜ＷＬ１６に向けて出力する。
なお、インバータＩＮＶ１〜ＩＮＶ１６は、何れもＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されている。以下、インバータＩＮＶｉ（ｉは１〜１６の整数）を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを、それぞれトランジスタＭＰｉ及びトランジスタＭＮｉと称す。
ワード線ドライバ５１のブロックＢＬＫ２〜ＢＬＫ３２部分の構成については、ワード線ドライバ５１のブロックＢＬＫ１部分の構成と基本的には同様であるため、その説明を省略する。
（フラッシュメモリ５０の動作）
続いて、図２２を参照して、フラッシュメモリ５０の動作を説明する。図２２は、フラッシュメモリ５０の各動作モードにおける電圧の印加状態を簡単にまとめた図である。
まず、フラッシュメモリ５０に記憶されたデータの書き換え動作について説明する。記憶データの書き換えでは、ブロック単位で記憶データの消去が行われた後、ワード線単位で記憶データの書き込みが行われる。
例えば、ブロックＢＬＫ１の各メモリセルＭＣに記憶されたデータの書き換えを行う場合、まず、ブロックＢＬＫ１の各メモリセルＭＣに記憶されたデータの一括消去を行う。具体的には、ブロックＢＬＫ１に属する各メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６のソースに対してゲートよりも十分に高い電圧を印加する。
図２２の例では、全てのビット線対ＳＬ１，ＤＬ１〜ＳＬ２，ＤＬ２の電位が何れも１．５Ｖに設定され、メモリセルアレイ５３を形成するＰウェルの電位が１．５Ｖに設定され、データ消去対象のブロックＢＬＫ１におけるワード線ＷＬ１〜ＷＬ１６の電位が何れも−８．５Ｖに設定され、データ消去対象外の各ブロックＢＬＫ２〜ＢＬＫ３２におけるワード線ＷＬ１〜ＷＬ１６の電位が何れも１．５Ｖに設定される。それにより、ブロックＢＬＫ１に属する各メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６のソースにはゲートよりも１０Ｖも高い電圧が印加される。
それにより、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６のうち「０」を記憶していたメモリセルでは、浮遊ゲートに蓄積された電子がソース側に引き抜かれるため、記憶データが「０」から「１」に書き換えられる。つまり、ブロックＢＬＫ１に属する各メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６の記憶データは全て「１」に書き換えられる（即ち、一括消去される）。
その後、ワード線単位でメモリセルに対する記憶データの書き込みを行う。
具体的には、まず、ブロックＢＬＫ１のワード線ＷＬ１に接続されたメモリセルＭＣ１＿１，ＭＣ２＿１に対してデータの書き込みを行う。例えば、メモリセルＭＣ１＿１に対して「０」を書き込み、メモリセルＭＣ２＿１に対して「１」を書き込む場合、メモリセルＭＣ１＿１のゲートに対してソースよりも十分に高い電圧を印加する。他方、メモリセルＭＣ２＿１のゲートに対してソースよりも十分に高い電圧を印加しない。
図２２の例では、ビット線対ＳＬ１，ＤＬ１の電位が何れも−８．５Ｖに設定され、Ｐウェルの電位が−８．５Ｖに設定され、ビット線対ＳＬ２，ＤＬ２の電位が何れも−３．５Ｖに設定され、ブロックＢＬＫ１のワード線ＷＬ１の電位が１．５Ｖに設定される。それにより、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１のゲートにはソースよりも１０Ｖも高い電圧が印加される。他方、ブロックＢＬＫ１に属するメモリセルＭＣ２＿１のゲートにはソースよりも５Ｖ高い電圧が印加されるにとどまる。
それにより、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１では、ソースからゲートに引き寄せられた電子が浮遊ゲートに取り込まれるため、「０」のデータが書き込まれる。他方、ブロックＢＬＫ１に属するメモリセルＭＣ２＿１では、ソースからゲートに引き寄せられた電子が浮遊ゲートに取り込まれないため、「１」の記憶データが維持される。
なお、図２２の例では、ブロックＢＬＫ１のワード線ＷＬ１以外のワード線ＷＬの電位が−６．５Ｖに設定される。それにより、ブロックＢＬＫ１のワード線ＷＬ１以外のワード線ＷＬに接続された各メモリセルＭＣのゲートにはソースよりも２Ｖ高い又は３Ｖ低い電圧が印加されるにとどまる。そのため、ブロックＢＬＫ１のワード線ＷＬ１以外のワード線ＷＬに接続された各メモリセルＭＣでは、「１」の記憶データが維持される。
ブロックＢＬＫ１において、ワード線ＷＬ１に接続されたメモリセルＭＣ１＿１，ＭＣ２＿１に対するデータの書き込みが完了すると、次にワード線ＷＬ２に接続されたメモリセルＭＣ１＿２，ＭＣ２＿２に対してデータの書き込みが行われる。このような動作がブロックＢＬＫ１に属する各ワード線ＷＬ３〜ＷＬ１６に接続されたメモリセルＭＣに対しても同様に実行される。
次に、フラッシュメモリ５０に記憶されたデータの読み出し動作について説明する。記憶データの読み出しでは、メモリセル単位で記憶データの読み出しが行われる。
例えば、ブロックＢＬＫ１のモリセルＭＣ１＿１に記憶されたデータを読み出す場合、メモリセルＭＣ１＿１のソース及びドレインに対して互いに異なるレベルの電圧を印加するとともに、メモリセルＭＣ１＿１のゲートに対して、浮遊ゲートがプラスに帯電していたとしたらメモリセルＭＣ１＿１がオンするようなＨレベルの電圧を印加する。
図２２の例では、ビット線ＤＬ１の電位が１Ｖに設定されるのに対してビット線ＳＬ１の電位が０Ｖに設定される。また、Ｐウェルの電位は−２Ｖに設定される。さらに、ブロックＢＬＫ１のワード線ＷＬ１の電位が０Ｖに設定される。
ここで、メモリセルＭＣ１＿１には「０」が記憶されている。即ち、メモリセルＭＣ１＿１の浮遊ゲートには電子が注入されている。そのため、メモリセルＭＣ１＿１のゲートにＨレベルの電圧（０Ｖ）を印加しても、メモリセルＭＣ１＿１はオンしない。そのため、メモリセルＭＣ１＿１のソース及びドレイン間に電流は流れない。この結果に基づいて、「０」の記憶データが読み出される。
なお、ブロックＢＬＫ１のワード線ＷＬ１以外の各ワード線ＷＬの電位は−２Ｖに設定される。それにより、ブロックＢＬＫ１のワード線ＷＬ１以外の各ワード線ＷＬに接続されたメモリセルＭＣは何れもオフする。そのため、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１の記憶データを読み出す場合に、他のメモリセルＭＣが悪影響を及ぼすことはない。また、ビット線ＤＬ２，ＳＬ２の電位は何れも０Ｖに設定される。
なお、仮にメモリセルＭＣ１＿１に「１」が記憶されている場合、即ち、メモリセルＭＣ１＿１の浮遊ゲートに電子が注入されていない場合、メモリセルＭＣ１＿１のゲートにＨレベルの電圧（０Ｖ）を印加すると、メモリセルＭＣ１＿１はオンする。そのため、メモリセルＭＣ１＿１のソース及びドレイン間に電流が流れる。この結果に基づいて、「１」の記憶データが読み出される。
（フラッシュメモリ５０の課題の説明）
上述のように、フラッシュメモリ５０では、メモリセルＭＣに記憶されたデータを書き換えるために、当該メモリセルＭＣに対して１０Ｖ程度の高電圧を印加する必要がある。そのため、高電圧を駆動するワード線ドライバ５１は、周辺回路の大部分で用いられる５Ｖ以下の耐圧を有するＭＯＳトランジスタ（低耐圧トランジスタ）ではなく、１０Ｖ以下の耐圧を有するＭＯＳトランジスタ（高耐圧トランジスタ）を用いて構成される必要がある。
そのため、フラッシュメモリ５０を搭載する半導体装置の製造工程では、周辺回路の大部分で用いられている低耐圧トランジスタを形成する工程とは別に、高耐圧トランジスタを形成する工程がさらに必要になってしまう。そのため、高耐圧トランジスタを用いてワード線ドライバ５１を構成する手法では、製造コストが増大してしまうという問題があった。半導体装置のチップ面積に占めるフラッシュメモリ５０の面積の割合が小さくなるほど、製造コストの増大はさらに顕著になる。
以下、図２３を参照して、フラッシュメモリ５０の課題をついて具体的に説明する。図２３は、フラッシュメモリ５０のデータ消去時における電圧の印加状態を示す図である。図２３の例では、ブロックＢＬＫ１の各メモリセルＭＣがデータ消去対象となっている。
図２３を参照すると、データ消去時では、各レベルシフタＬＳ１〜ＬＳ１６は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−８．５Ｖの範囲にシフトして出力する。
データ消去対象のブロックＢＬＫ１において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。したがって、ブロックＢＬＫ１のインバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−８．５Ｖの信号に反転させて、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に対して出力する。
他方、データ消去対象外の各ブロックＢＬＫ２〜ＢＬＫ３２において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転信号である−８．５Ｖの信号がそれぞれ供給される。したがって、各ブロックＢＬＫ２〜ＢＬＫ３２のインバータＩＮＶ１〜ＩＮＶ１６は、−８．５Ｖの信号を１．５Ｖの信号に反転させて、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に対して出力する。
このとき、ブロックＢＬＫ１のインバータＩＮＶ１〜ＩＮＶ１６にそれぞれ設けられたトランジスタＭＰ１〜ＭＰ１６のドレイン−ソース間電圧Ｖｄｓは何れも１０Ｖを示し、ブロックＢＬＫ１のインバータＩＮＶ１〜ＩＮＶ１６にそれぞれ設けられたトランジスタＭＮ１〜ＭＮ１６のゲート−バックゲート間電圧Ｖｇｗは何れも１０Ｖを示す。
また、各ブロックＢＬＫ２〜ＢＬＫ３２のインバータＩＮＶ１〜ＩＮＶ１６にそれぞれ設けられたトランジスタＭＰ１〜ＭＰ１６のゲート−バックゲート間電圧Ｖｇｗは何れも１０Ｖを示し、各ブロックＢＬＫ２〜ＢＬＫ３２のインバータＩＮＶ１〜ＩＮＶ１６にそれぞれ設けられたトランジスタＭＮ１〜ＭＮ１６のドレイン−ソース間電圧Ｖｄｓは何れも１０Ｖを示す。
そのため、ワード線ドライバ５１に設けられた各インバータＩＮＶは何れも１０Ｖ以上の高耐圧を有するトランジスタにより構成される必要がある。そのため、フラッシュメモリ５０を搭載する半導体装置の製造工程では、周辺回路の大部分で用いられている低耐圧トランジスタを形成する工程とは別に、高耐圧トランジスタを形成する工程がさらに必要になってしまう。その結果、製造コストが増大してしまうという問題があった。
そこで、高耐圧トランジスタを用いずに低耐圧トランジスタのみを用いてワード線ドライバを構成することにより、製造工程の増大を抑制し、その結果、製造コストを低減することができるように、実施の形態１にかかるフラッシュメモリ１が見出された。
＜実施の形態１＞
図１は、実施の形態１にかかるフラッシュメモリ１の構成例を示す図である。図１に示すように、フラッシュメモリ１は、行列状に設けられた複数のメモリセルＭＣからなるメモリセルアレイ１３と、複数のメモリセルＭＣのそれぞれの行に対して設けられた複数のワード線ＷＬと、複数のメモリセルＭＣのそれぞれの列に対して設けられた複数のビット線対ＤＬ，ＳＬと、複数のワード線ＷＬのそれぞれに対して第１電圧群を出力するワード線ドライバ（第１ワード線ドライバ）１１と、ワード線ドライバ１１とともに複数のワード線ＷＬのそれぞれに対して第２電圧群を出力するワード線ドライバ（第２ワード線ドライバ）１２と、を備える。
図１の例では、５１２行×２列のメモリセルＭＣと、５１２行のワード線ＷＬと、２列のビット線対ＤＬ，ＳＬと、が設けられている。ここで、複数のメモリセルＭＣのうちデータ消去時に記憶データが一括消去されるメモリセルＭＣの集合体及びその周辺回路をブロックＢＬＫと称す。本例では、隣接する１６本のワード線ＷＬ（以下、ワード線ＷＬ１〜ＷＬ１６とも称す）に接続された３２個のメモリセルＭＣ（以下、メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６とも称す）の集合体及びその周辺回路であるブロックＢＬＫが３２個設けられている。以下、３２個のブロックＢＬＫをブロックＢＬＫ１〜ＢＬＫ３２とも称す。なお、当然ながら、メモリセルＭＣの数は任意に設定可能である。
各メモリセルＭＣは、例えば１０Ｖ以下の高耐圧のＮチャネルＭＯＳトランジスタによって構成されている。各メモリセルＭＣのゲートには対応するワード線ＷＬが接続され、ソースには対応するビット線ＳＬが接続され、ドレインには対応するビット線ＤＬが接続される。
（ワード線ドライバ１１）
ワード線ドライバ１１は、５１２本のワード線ＷＬに対応して設けられた、５１２個のレベルシフタＬＳと、５１２個のインバータＩＮＶと、５１２個のトランジスタＴＮと、を備えるとともに、３２個のレベルシフタＬＳＡ１を備える。
換言すると、ワード線ドライバ１１は、ブロックＢＬＫ１〜ＢＬＫ３２毎に、１６個のレベルシフタＬＳ（以下、レベルシフタＬＳ１〜ＬＳ１６とも称す）と、１６個のインバータＩＮＶ（以下、インバータＩＮＶ１〜ＩＮＶ１６とも称す）と、１６個のＮチャネルＭＯＳトランジスタＴＮ（以下、トランジスタＴＮ１〜ＴＮ１６とも称す）と、１個のレベルシフタＬＳＡ１と、を備える。
以下、ワード線ドライバ１１のブロックＢＬＫ１部分の構成について説明する。
レベルシフタＬＳ１〜ＬＳ１６は、何れも外部からのアクセス信号の最大電圧値及び最小電圧値を動作モード（データ消去、データ書き込み、又は、データ読み出し）に応じた値にシフトして出力する。インバータＩＮＶ１〜ＩＮＶ１６は、それぞれ前段のレベルシフタＬＳ１〜ＬＳ１６の出力の反転信号を反転させて、対応するワード線ＷＬ１〜ＷＬ１６に向けて出力する。換言すると、インバータＩＮＶ１〜ＩＮＶ１６は、それぞれ前段のレベルシフタＬＳ１〜ＬＳ１６の出力信号をドライブして、対応するワード線ＷＬ１〜ＷＬ１６に向けて出力する。
なお、インバータＩＮＶ１〜ＩＮＶ１６は、何れもＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタによって構成されている。以下、インバータＩＮＶｉ（ｉは１〜１６の整数）を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを、それぞれトランジスタＭＰｉ及びトランジスタＭＮｉと称す。
トランジスタ（第１電圧緩和トランジスタ）ＴＮ１〜ＴＮ１６は、それぞれインバータＩＮＶ１〜ＩＮＶ１６とメモリセルアレイ１３との間の対応するワード線ＷＬ１〜ＷＬ１６上に設けられ、ゲートに所定電圧（本例では１．５Ｖ）が印加されている。トランジスタＴＮ１〜ＴＮ１６は、インバータＩＮＶ１〜ＩＮＶ１６に高電圧が印加されるのを防止するための電圧緩和用トランジスタである。
ここで、ブロックＢＬＫ１のインバータＩＮＶ１〜ＩＮＶ１６及びトランジスタＴＮ１〜ＴＮ１６は、何れも５Ｖ以下の低耐圧のＭＯＳトランジスタにより構成され、かつ、他のブロックＢＬＫ２〜ＢＬＫ３２とは独立して設けられたＰウェル上に形成されている。なお、５Ｖ以下の低耐圧のトランジスタでは、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下、ジャンクション電圧Ｖｊが８Ｖ以下まで耐えられるものとする。
レベルシフタＬＳＡ１は、外部からのアクセス信号の最大電圧値及び最小電圧値を動作モードに応じた値にシフトしたうえで、インバータＩＮＶ１〜ＩＮＶ１６のそれぞれの低電位側電源端子（トランジスタＭＮ１〜ＭＮ１６のそれぞれのソース）及びＰウェルに向けて出力する。
ワード線ドライバ１１のブロックＢＬＫ２〜ＢＬＫ３２部分の構成については、ワード線ドライバ１１のブロックＢＬＫ１部分の構成と基本的には同様であるため、その説明を省略する。
（ワード線ドライバ１２）
ワード線ドライバ１２は、ブロックＢＬＫ１〜ＢＬＫ３２毎に、２個のレベルシフタＬＳＢ１，ＬＳＢ２と、１６個のＰチャネルＭＯＳトランジスタＴＲ（以下、トランジスタＴＲ１〜ＴＲ１６とも称す）と、１６個のＰチャネルＭＯＳトランジスタＴＡ（以下、トランジスタＴＡ１〜ＴＡ１６とも称す）と、１６個のＰチャネルＭＯＳトランジスタＴＢ（以下、トランジスタＴＢ１〜ＴＢ１６とも称す）と、を備える。
以下、ワード線ドライバ１２のブロックＢＬＫ１部分の構成について説明する。
レベルシフタＬＳＢ１は、外部からのアクセス信号の最大電圧値及び最小電圧値を動作モードに応じた値にシフトして出力する。
トランジスタＴＲ１〜ＴＲ１６は、メモリセルアレイ１３とレベルシフタＬＳＢ１との間の対応するワード線ＷＬ１〜ＷＬ１６上にそれぞれ設けられ、外部からのアクセス信号によってオンオフ制御される。即ち、トランジスタＴＲ１〜ＴＲ１６は、いわゆる選択回路としての機能を有し、レベルシフタＬＳＢ１の出力の反転信号を、オン状態のトランジスタＴＲに接続されたワード線ＷＬに向けて出力する。
レベルシフタＬＳＢ２は、外部からのアクセス信号の最大電圧値及び最小電圧値を動作モードに応じた値にシフトして出力する。トランジスタＴＡ１〜ＴＡ１６は、それぞれトランジスタＴＲ１〜ＴＲ１６とメモリセルアレイ１３との間の対応するワード線ＷＬ１〜ＷＬ１６上に設けられ、ゲートにレベルシフタＬＳＢ２の出力の反転信号が印加される。トランジスタＴＢ１〜ＴＢ１６は、それぞれトランジスタＴＲ１〜ＴＲ１６とトランジスタＴＡ１〜ＴＡ１６との間に設けられ、ゲートに動作モードに応じた所定電圧が印加される。トランジスタＴＡ１〜ＴＡ１６，ＴＢ１〜ＴＢ１６は、トランジスタＴＲ１〜ＴＲ１６に高電圧が印加されるのを防止するための電圧緩和用トランジスタである。
ここで、ブロックＢＬＫ１のトランジスタＴＲ１〜ＴＲ１６，ＴＡ１〜ＴＡ１６，ＴＢ１〜ＴＢ１６は、何れも５Ｖ以下の低耐圧のＭＯＳトランジスタにより構成され、かつ、他のブロックＢＬＫ２〜ＢＬＫ３２とは独立して設けられたＮウェル上に形成されている。このＮウェルには、レベルシフタＬＳＢ１の出力の反転信号が印加される。
ワード線ドライバ１２のブロックＢＬＫ２〜ＢＬＫ３２部分の構成については、ワード線ドライバ１２のブロックＢＬＫ１部分の構成と基本的には同様であるため、その説明を省略する。
なお、ワード線ドライバ１１とワード線ドライバ１２とは、メモリセルアレイ１３を介して対向配置されている。それにより、ワード線ドライバ１１，１２が局所的に配置される場合と比較して、配線混雑を緩和させることができるため、回路規模の増大を最小限にすることができる。
（フラッシュメモリ１の動作）
続いて、図２を参照して、フラッシュメモリ１の動作を説明する。図２は、フラッシュメモリ１の各動作モードにおける電圧の印加状態を簡単にまとめた図である。
まず、フラッシュメモリ１に記憶されたデータの書き換え動作について説明する。記憶データの書き換えでは、ブロック単位で記憶データの消去が行われた後、ワード線単位で記憶データの書き込みが行われる。
例えば、ブロックＢＬＫ１の各メモリセルＭＣに記憶されたデータの書き換えを行う場合、まず、ブロックＢＬＫ１の各メモリセルＭＣに記憶されたデータの一括消去を行う。具体的には、ブロックＢＬＫ１に属する各メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６のソースに対してゲートよりも十分に高い電圧を印加する。
図２の例では、全てのビット線対ＳＬ１，ＤＬ１〜ＳＬ２，ＤＬ２がハイインピーダンス（ＨｉＺ）となるように設定され、メモリセルアレイ１３を形成するＰウェルの電位が６．５Ｖに設定され、データ消去対象のブロックＢＬＫ１におけるワード線ＷＬ１〜ＷＬ１６の電位が何れも−３．５Ｖに設定され、データ消去対象外の各ブロックＢＬＫ２〜ＢＬＫ３２におけるワード線ＷＬ１〜ＷＬ１６の電位が何れも６．５Ｖに設定される。なお、ビット線対ＳＬ１，ＤＬ１〜ＳＬ２，ＤＬ２はハイインピーダンス（ＨｉＺ）のため、Ｐウェルの電位６．５Ｖより順接合ジャンクション電圧分低い電圧が印加される。それにより、ブロックＢＬＫ１に属する各メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６のソースに対してゲートよりも１０Ｖ程度高い電圧が印加される。
それにより、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６のうち「０」を記憶していたメモリセルでは、浮遊ゲートに蓄積された電子がソース側に引き抜かれるため、記憶データが「０」から「１」に書き換えられる。つまり、ブロックＢＬＫ１に属する各メモリセルＭＣ１＿１〜ＭＣ１＿１６，ＭＣ２＿１〜ＭＣ２＿１６の記憶データは全て「１」に書き換えられる（即ち、一括消去される）。
その後、ワード線単位でメモリセルに対する記憶データの書き込みを行う。
具体的には、まず、ブロックＢＬＫ１のワード線ＷＬ１に接続されたメモリセルＭＣ１＿１，ＭＣ２＿１に対してデータの書き込みを行う。例えば、メモリセルＭＣ１＿１に対して「０」を書き込み、メモリセルＭＣ２＿１に対して「１」を書き込む場合、メモリセルＭＣ１＿１のゲートに対してソースよりも十分に高い電圧を印加する。他方、メモリセルＭＣ２＿１のゲートに対してソースよりも十分に高い電圧を印加しない。
図２の例では、ビット線対ＳＬ１，ＤＬ１の電位が何れも−３．５Ｖに設定され、メモリセルアレイ１３を形成するＰウェルの電位が−３．５Ｖに設定され、ビット線対ＳＬ２，ＤＬ２の電位が何れも１．５Ｖに設定され、ブロックＢＬＫ１のワード線ＷＬ１の電位が６．５Ｖに設定される。それにより、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１のゲートにはソースよりも１０Ｖも高い電圧が印加される。他方、ブロックＢＬＫ１に属するメモリセルＭＣ２＿１のゲートにはソースよりも５Ｖ高い電圧が印加されるにとどまる。
それにより、ブロックＢＬＫ１に属するメモリセルＭＣ１＿１では、ソースからゲートに引き寄せられた電子が浮遊ゲートに取り込まれるため、「０」のデータが書き込まれる。他方、ブロックＢＬＫ１に属するメモリセルＭＣ２＿１では、ソースからゲートに引き寄せられた電子が浮遊ゲートに取り込まれないため、「１」の記憶データが維持される。
なお、図２の例では、ブロックＢＬＫ１に属する各ワード線ＷＬ２〜ＷＬ１６の電位が１．５Ｖに設定され、ブロックＢＬＫ２〜ＢＬＫ３２に属する各ワード線ＷＬ１〜ＷＬ１６の電位が−１．５Ｖに設定される。それにより、ブロックＢＬＫ１のワード線ＷＬ１以外のワード線ＷＬに接続された各メモリセルＭＣのゲートにはソースよりも５Ｖ又は２Ｖ高い電圧が印加されるにとどまる。そのため、ブロックＢＬＫ１のワード線ＷＬ１以外のワード線ＷＬに接続された各メモリセルＭＣでは、「１」の記憶データが維持される。
ブロックＢＬＫ１において、ワード線ＷＬ１に接続されたメモリセルＭＣ１＿１，ＭＣ２＿１に対するデータの書き込みが完了すると、次にワード線ＷＬ２に接続されたメモリセルＭＣ１＿２，ＭＣ２＿２に対してデータの書き込みが行われる。このような動作がブロックＢＬＫ１に属する各ワード線ＷＬ３〜ＷＬ１６に接続されたメモリセルＭＣに対しても同様に実行される。
次に、フラッシュメモリ１に記憶されたデータの読み出し動作について説明する。記憶データの読み出しでは、メモリセル単位で記憶データの読み出しが行われる。
例えば、ブロックＢＬＫ１のメモリセルＭＣ１＿１に記憶されたデータを読み出す場合、メモリセルＭＣ１＿１のソース及びドレインに対して互いに異なるレベルの電圧を印加するとともに、メモリセルＭＣ１＿１のゲートに対して、浮遊ゲートがプラスに帯電していたとしたらメモリセルＭＣ１＿１がオンするようなＨレベルの電圧を印加する。
図２の例では、ビット線ＤＬ１の電位が１Ｖに設定されるのに対してビット線ＳＬ１の電位が０Ｖに設定される。また、Ｐウェルの電位は−２Ｖに設定される。さらに、ブロックＢＬＫ１のワード線ＷＬ１の電位が０Ｖに設定される。
ここで、メモリセルＭＣ１＿１には「０」が記憶されている。即ち、メモリセルＭＣ１＿１の浮遊ゲートには電子が注入されている。そのため、メモリセルＭＣ１＿１のゲートにＨレベルの電圧（０Ｖ）を印加しても、メモリセルＭＣ１＿１はオンしない。そのため、メモリセルＭＣ１＿１のソース及びドレイン間に電流は流れない。この結果に基づいて、「０」の記憶データが読み出される。
なお、ブロックＢＬＫ１のワード線ＷＬ１以外の各ワード線ＷＬの電位は−２Ｖに設定される。それにより、ブロックＢＬＫ１のワード線ＷＬ１以外の各ワード線ＷＬに接続されたメモリセルＭＣは何れもオフする。そのため、ブロックＢＬＫ１のメモリセルＭＣ１＿１に記憶されたデータを読み出す場合に、他のメモリセルＭＣが悪影響を及ぼすことはない。また、ビット線ＤＬ２，ＳＬ２の電位は何れも０Ｖに設定される。
なお、仮にメモリセルＭＣ１＿１に「１」が記憶されている場合、即ち、メモリセルＭＣ１＿１の浮遊ゲートに電子が注入されていない場合、メモリセルＭＣ１＿１のゲートにＨレベルの電圧（０Ｖ）を印加すると、メモリセルＭＣ１＿１はオンする。そのため、メモリセルＭＣ１＿１のソース及びドレイン間に電流が流れる。この結果に基づいて、「１」の記憶データが読み出される。
（フラッシュメモリ１の効果の説明）
上述のように、フラッシュメモリ１では、メモリセルＭＣに記憶されたデータを書き換えるために、当該メモリセルＭＣに対して１０Ｖ程度の高電圧を印加する必要がある。しかしながら、高電圧を駆動するワード線ドライバ１１，１２は、高耐圧のトランジスタを用いずに、周辺回路の大部分で用いられるトランジスタと同じ５Ｖ以下の耐圧を有する低耐圧トランジスタによって構成されることができる。以下、図３、図４及び図５を参照して、その理由について説明する。
図３〜図５は、それぞれフラッシュメモリ１のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックＢＬＫ１の各メモリセルＭＣの記憶データが消去され、データ書き込み時には、ブロックＢＬＫ１のワード線ＷＬ１に接続された各メモリセルＭＣにデータが書き込まれ、データ読み出し時には、ブロックＢＬＫ１のメモリセルＭＣ１＿１の記憶データが読み出される場合について説明する。
まず、図３を参照すると、データ消去時では、ワード線ドライバ１１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−３．５Ｖの範囲にシフトして出力する。ワード線ドライバ１２の各レベルシフタＬＳＢ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を６．５Ｖ〜３．３Ｖの範囲にシフトして出力する。また、ワード線ドライバ１２の各レベルシフタＬＳＢ２は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．３Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ１１のブロックＢＬＫ１部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−３．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−３．５Ｖの信号に反転させてそれぞれ出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−３．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ１１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である−３．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である１．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、−３．５Ｖの信号を１．５Ｖの信号に反転させて出力する。ここで、トランジスタＴＮ１〜ＴＮ１６は、ゲート及びソースに１．５Ｖの電圧が供給されるため、何れもオフ状態となる。
ワード線ドライバ１２のブロックＢＬＫ１部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である３．３Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに３．３Ｖの電圧が供給されるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である０Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧が供給される。
ワード線ドライバ１２の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である６．５Ｖの信号が供給される。また、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である３．３Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧が供給される。そのため、トランジスタＴＲ１〜ＴＲ１６，ＴＢ１〜ＴＢ１６，ＴＡ１〜ＴＡ１６は何れもオン状態となる。したがって、レベルシフタＬＳＢ１の反転出力である６．５Ｖの信号は、対応するワード線ＷＬ１〜ＷＬ１６に供給される。
このとき、例えば、ブロックＢＬＫ１のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも６．８Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のトランジスタＴＮ１〜ＴＮ１６のジャンクション電圧Ｖｊは何れも５Ｖを示す。ワード線ドライバ１１，１２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図４を参照すると、データ書き込み時では、ワード線ドライバ１１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−１．５Ｖの範囲にシフトして出力する。ワード線ドライバ１２の各レベルシフタＬＳＢ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を６．５Ｖ〜３．３Ｖの範囲にシフトして出力する。また、ワード線ドライバ１２の各レベルシフタＬＳＢ２は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．３Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ１１のブロックＢＬＫ１部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である−１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である１．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、−１．５Ｖの信号を１．５Ｖの信号に反転させてそれぞれ出力する。ここで、トランジスタＴＮ１は、ゲート及びソースに１．５Ｖの電圧が供給されるため、オフ状態となる。他方、インバータＩＮＶ２〜ＩＮＶ１６の出力である１．５Ｖの信号は、ワード線ＷＬ２〜ＷＬ１６に接続されるワード線ドライバ１２の出力がハイインピーダンス（ＨｉＺ）のため、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。なお、実際には、ワード線ＷＬ２〜ＷＬ１６に印加される電圧は、それぞれ１．５ＶよりもトランジスタＴＮ２〜ＴＮ１６の閾値電圧分低い値を示すが、図面上では簡略化のため１．５Ｖと表記している。
ワード線ドライバ１１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−１．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−１．５Ｖの信号に反転させて出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−１．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ１２のブロックＢＬＫ１部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である６．５Ｖの信号が供給される。ここで、トランジスタＴＲ１は、ゲート及びソースに供給される電圧が閾値電圧以上であるため、オン状態となる。他方、トランジスタＴＲ２〜ＴＲ１６は、ゲート及びソースに６．５Ｖの電圧が供給されるため、オフ状態となる。また、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である３．３Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧が供給される。したがって、レベルシフタＬＳＢ１の反転出力である６．５Ｖの信号は、対応するワード線ＷＬ１にのみ供給される。
ワード線ドライバ１２の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である３．３Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに供給される電圧が閾値電圧未満であるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である０Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧が供給される。
このとき、例えば、ブロックＢＬＫ１のトランジスタＴＮ１，ＴＡ２〜ＴＡ１６のジャンクション電圧Ｖｊは何れも５Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも４．８Ｖを示す。ワード線ドライバ１１，１２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図５を参照すると、データ読み出し時では、ワード線ドライバ１１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−２Ｖの範囲にシフトして出力する。ワード線ドライバ１２の各レベルシフタＬＳＢ１，ＬＳＢ２は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を３．３Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ１１のブロックＢＬＫ１部分において、インバータＩＮＶ１には、レベルシフタＬＳ１の反転出力である−２Ｖの信号が供給され、インバータＩＮＶ２〜ＩＮＶ１６には、レベルシフタＬＳ２〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には０Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−２Ｖの信号が供給される。したがって、インバータＩＮＶ１は、−２Ｖの信号を０Ｖの信号に反転させて出力し、インバータＩＮＶ２〜ＩＮＶ１６は、１．５Ｖの信号を−２Ｖの信号に反転させて出力する。インバータＩＮＶ１の出力である０Ｖの信号は、対応するワード線ＷＬ１に供給され、インバータＩＮＶ２〜ＩＮＶ１６の出力である−２Ｖの信号は、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。
ワード線ドライバ１１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には０Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−２Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−２Ｖの信号に反転させて出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−２Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ１２のブロックＢＬＫ１部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である０Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに供給される電圧が閾値電圧未満であるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である０Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、０Ｖの電圧が供給される。
ワード線ドライバ１２の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である０Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに供給される電圧が閾値電圧未満であるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である０Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、０Ｖの電圧が供給される。
上述のように、データ読み出し時では、高速動作可能なワード線ドライバ１１によってのみ５１２本のワード線ＷＬが駆動される。また、ワード線ドライバ１１，１２を構成する全てのトランジスタにおいて、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
このように、本実施の形態に係るフラッシュメモリ１は、データ書き換え時にメモリセルＭＣに印加するための高電圧を２つのワード線ドライバ１１，１２を用いて生成している。それにより、本実施の形態に係るフラッシュメモリ１は、高耐圧トランジスタを用いずに低耐圧トランジスタのみを用いてワード線ドライバ１１，１２を構成することが可能になるため、製造工程の増大を抑制することができ、その結果、製造コストを低減することができる。
また、本実施の形態に係るフラッシュメモリ１は、低耐圧トランジスタを用いてワード線ドライバ１１，１２を構成することにより、高耐圧トランジスタを用いてワード線ドライバを構成する場合よりも、高速動作を実現することができる。
さらに、本実施の形態に係るフラッシュメモリ１は、データ読み出し時にはワード線ドライバ１１のみを用いてワード線ＷＬを駆動する等、動作モードに応じてワード線ドライバ１１，１２を使い分けている。そのため、フラッシュメモリ１は、効率よくレイアウトを実施することが可能になるため、回路規模の増大を抑制することができる。具体的には、例えばワード線ドライバ１２は、高速動作の必要がないため、サイズの小さなトランジスタにより構成されることができる。
なお、ワード線ドライバ１１，１２の構成は、上述の構成に限られず、趣旨を逸脱しない範囲で、同等の機能を有する他の構成に適宜変更可能である。以下、ワード線ドライバ１２の変形例を簡単に説明する。
（ワード線ドライバ１２の変形例）
まず、図６にワード線ドライバ１２の一部の具体的構成例を示す。図６を参照すると、ワード線ドライバ１２には、各ブロックＢＬＫ１〜ＢＬＫ３２に設けられたトランジスタＴＲ１〜ＴＲ１６、トランジスタＴＢ１〜ＴＢ１６及びトランジスタＴＡ１〜ＴＡ１６間に、フローティング防止用のＰチャネルＭＯＳトランジスタがそれぞれ設けられている。
次に、図７にワード線ドライバ１２の一部の変形例をワード線ドライバ１２ａとして示す。図７を参照すると、ワード線ドライバ１２ａは、ワード線ドライバ１２と比較して、各ブロックＢＬＫ１〜ＢＬＫ３２においてトランジスタＴＡ１〜ＴＡ１６を備えていない。そして、データ書き込み時、各ブロックＢＬＫ１〜ＢＬＫ３２に設けられたトランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧に代えて１．５Ｖの電圧が供給されている。
これにより、データ書き込み時（及びデータ消去時）、ワード線ドライバ１２を構成する各トランジスタのドレイン−ソース間電圧Ｖｄｓの最大値が３．５Ｖから５Ｖに上昇するが、これを許容できるのであれば、ワード線ドライバ１２をワード線ドライバ１２ａの構成に適宜変更可能である。これは、他の実施の形態においても同様のことが言える。
＜実施の形態２＞
図８は、実施の形態２にかかるフラッシュメモリ２の構成例を示す図である。フラッシュメモリ２は、メモリセルアレイ２３と、ワード線ドライバ２１，２２と、複数のワード線ＷＬと、複数のビット線対ＤＬ，ＳＬと、を備える。なお、メモリセルアレイ２３、ワード線ドライバ２１，２２は、それぞれメモリセルアレイ１３、ワード線ドライバ１１，１２に対応する。
ワード線ドライバ２１では、ワード線ドライバ１１と比較して、各ブロックＢＬＫ１〜ＢＬＫ３２にレベルシフタＬＳＡ１が設けられていない。また、ブロックＢＬＫ１〜ＢＬＫ３２のそれぞれに設けられた複数のインバータＩＮＶ１〜ＩＮＶ１６及び複数のトランジスタＴＮ１〜ＴＮ１６が共通のＰウェル上に形成されている。さらに、ブロックＢＬＫ１〜ＢＬＫ３２のそれぞれに設けられた複数のインバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子には共通の電圧が供給されている。ワード線ドライバ２１及びそれを備えたフラッシュメモリ２のその他の構成については、ワード線ドライバ１１及びそれを備えたフラッシュメモリ１と同様であるため、それらの説明を省略する。
（フラッシュメモリ２の各動作モードにおける電圧印加状態）
図９〜図１１は、それぞれフラッシュメモリ２のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックＢＬＫ１の各メモリセルＭＣの記憶データが消去され、データ書き込み時には、ブロックＢＬＫ１のワード線ＷＬ１に接続された各メモリセルＭＣにデータが書き込まれ、データ読み出し時には、ブロックＢＬＫ１のメモリセルＭＣ１＿１の記憶データが読み出される場合について説明する。
まず、図９を参照すると、データ消去時では、ワード線ドライバ２１の各レベルシフタＬＳ１〜ＬＳ１６は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−３．５Ｖの範囲にシフトして出力する。ワード線ドライバ２２の各レベルシフタＬＳＢ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を６．５Ｖ〜３．３Ｖの範囲にシフトして出力する。また、ワード線ドライバ２２の各レベルシフタＬＳＢ２は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．３Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ２１のブロックＢＬＫ１部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには−３．５Ｖの電圧が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−３．５Ｖの信号に反転させてそれぞれ出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−３．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ２１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である−３．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには−３．５Ｖの電圧が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、−３．５Ｖの信号を１．５Ｖの信号に反転させて出力する。ここで、トランジスタＴＮ１〜ＴＮ１６は、ゲート及びソースに１．５Ｖの電圧が供給されるため、何れもオフ状態となる。
ワード線ドライバ２２のデータ消去時における電圧印加状態は、ワード線ドライバ１２の場合と同様であるため、その説明を省略する。
このとき、データ消去対象外の各ブロックＢＬＫ２〜ＢＬＫ３２におけるトランジスタＴＮ１〜ＴＮ１６のジャンクション電圧Ｖｊは何れも１０Ｖを示す。しかしながら、例えば動作環境が常に低温である場合等、ジャンクション電圧Ｖｊが８Ｖ以下になることが保障されるのであれば、本構成を採用することができる。
次に、図１０を参照すると、データ書き込み時では、ワード線ドライバ２１の各レベルシフタＬＳ１〜ＬＳ１６は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−１．５Ｖの範囲にシフトして出力する。ワード線ドライバ２２の各レベルシフタＬＳＢ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を６．５Ｖ〜３．３Ｖの範囲にシフトして出力する。また、ワード線ドライバ２２の各レベルシフタＬＳＢ２は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．３Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ２１のブロックＢＬＫ１部分において、インバータＩＮＶ１には、レベルシフタＬＳ１の反転出力である−１．５Ｖの信号が供給され、インバータＩＮＶ２〜ＩＮＶ１６には、レベルシフタＬＳ２〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには−１．５Ｖの電圧が供給される。したがって、インバータＩＮＶ１は、−１．５Ｖの信号を１．５Ｖの信号に反転させて出力し、インバータＩＮＶ２〜ＩＮＶ１６は、１．５Ｖの信号を−１．５Ｖの信号に反転させてそれぞれ出力する。ここで、トランジスタＴＮ１は、ゲート及びソースに１．５Ｖの電圧が供給されるため、オフ状態となる。他方、インバータＩＮＶ２〜ＩＮＶ１６の出力である−１．５Ｖの信号は、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。
ワード線ドライバ２１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには−１．５Ｖの電圧が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−１．５Ｖの信号に反転させて出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−１．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ２２のデータ書き込み時における電圧印加状態は、ワード線ドライバ１２の場合と同様であるため、その説明を省略する。
このとき、例えば、ブロックＢＬＫ１のトランジスタＴＮ１，ＴＡ２〜ＴＡ１６のジャンクション電圧Ｖｊは何れも８Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも４．８Ｖを示す。ワード線ドライバ２１，２２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図１１を参照すると、データ読み出し時では、ワード線ドライバ２１の各レベルシフタＬＳ１〜ＬＳ１６は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−２Ｖの範囲にシフトして出力する。ワード線ドライバ２２の各レベルシフタＬＳＢ１，ＬＳＢ２は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を３．３Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ２１のブロックＢＬＫ１部分において、インバータＩＮＶ１には、レベルシフタＬＳ１の反転出力である−２Ｖの信号が供給され、インバータＩＮＶ２〜ＩＮＶ１６には、レベルシフタＬＳ２〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には０Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには−２Ｖの電圧が供給される。したがって、インバータＩＮＶ１は、−２Ｖの信号を０Ｖの信号に反転させて出力し、インバータＩＮＶ２〜ＩＮＶ１６は、１．５Ｖの信号を−２Ｖの信号に反転させて出力する。インバータＩＮＶ１の出力である０Ｖの信号は、対応するワード線ＷＬ１に供給され、インバータＩＮＶ２〜ＩＮＶ１６の出力である−２Ｖの信号は、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。
ワード線ドライバ２１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には０Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには−２Ｖの電圧が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−２Ｖの信号に反転させて出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−２Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ２２のデータ読み出し時における電圧印加状態は、ワード線ドライバ１２の場合と同様であるため、その説明を省略する。
上述のように、データ読み出し時では、高速動作可能なワード線ドライバ２１によってのみ５１２本のワード線ＷＬが駆動される。また、ワード線ドライバ２１，２２を構成する全てのトランジスタにおいて、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
このように、フラッシュメモリ２は、データ消去時においてジャンクション電圧Ｖｊが１０以下を示すが、例えば動作環境が常に低温である場合などジャンクション電圧Ｖｊが低耐圧トランジスタの耐圧以下になることが明らかであれば、フラッシュメモリ１と同等程度の効果を奏することができる。さらに、フラッシュメモリ２は、ワード線ドライバ１１のＰウェルを共通化するとともに、レベルシフタＬＳＡ１を設けないため、回路規模の増大をさらに抑制することができる。
なお、ワード線ドライバ２１，２２の構成は、上述の構成に限られず、趣旨を逸脱しない範囲で、同等の機能を有する他の構成に適宜変更可能である。また、ワード線ドライバ２１，２２の動作も、上述の動作に限られず、適宜変更可能である。以下、フラッシュメモリ２の別の電圧印加状態について簡単に説明する。
（フラッシュメモリ２のデータ消去時における別の電圧印加状態）
図１２は、フラッシュメモリ２のデータ消去時における別の電圧印加状態を示す図である。図１２の例では、データ消去時には、ブロックＢＬＫ１〜ＢＬＫ３２の全てのメモリセルＭＣの記憶データが一括消去されている。そのため、データ消去時には、各ブロックＢＬＫ２〜ＢＬＫ３２は、ブロックＢＬＫ１の場合と同様の電圧印加状態となる。
それにより、フラッシュメモリ２のデータ消去時では、ジャンクション電圧Ｖｊを６．８以下に抑制することが可能となる。
＜実施の形態３＞
図１３は、実施の形態３にかかるフラッシュメモリ３の構成例を示す図である。フラッシュメモリ３は、メモリセルアレイ３３と、ワード線ドライバ３１，３２と、複数のワード線ＷＬと、複数のビット線対ＤＬ，ＳＬと、を備える。なお、メモリセルアレイ３３、ワード線ドライバ３１，３２は、それぞれメモリセルアレイ１３、ワード線ドライバ１１，１２に対応する。
ワード線ドライバ３１は、ワード線ドライバ１１と比較して、各ブロックＢＬＫ１〜ＢＬＫ３２において、ＮチャネルＭＯＳトランジスタＴＮ１〜ＴＮ１６に代えてＰチャネルＭＯＳトランジスタＴＰ１〜ＴＰ１６を備えるとともに、レベルシフタＬＳＣ１をさらに備える。
各ブロックＢＬＫ１〜ＢＬＫ３２において、トランジスタＴＰ１〜ＴＰ１６は、それぞれインバータＩＮＶ１〜ＩＮＶ１６を構成するＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ１６に直列に設けられ、ゲートに動作モードに応じた所定電圧（本例では、６．５Ｖ又は０Ｖ）が印加される。トランジスタＴＰ１〜ＴＰ１６は、インバータＩＮＶ１〜ＩＮＶ１６に高電圧が印加されるのを防止するための電圧緩和用トランジスタである。
各ブロックＢＬＫ１〜ＢＬＫ３２において、レベルシフタＬＳＣ１は、外部からのアクセス信号の最大電圧値及び最小電圧値を動作モードに応じた値にシフトしたうえで、インバータＩＮＶ１〜ＩＮＶ１６を形成するＮウェルに向けて出力する。
ワード線ドライバ３１及びそれを備えたフラッシュメモリ３のその他の構成については、ワード線ドライバ１１及びそれを備えたフラッシュメモリ１と同様であるため、それらの説明を省略する。なお、各ブロックＢＬＫ１〜ＢＬＫ３２において、レベルシフタＬＳ１〜ＬＳ１６は設けられていなくてもよい。
（フラッシュメモリ３の各動作モードにおける電圧印加状態）
図１４〜図１６は、それぞれフラッシュメモリ３のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックＢＬＫ１の各メモリセルＭＣの記憶データが消去され、データ書き込み時には、ブロックＢＬＫ１のワード線ＷＬ１に接続された各メモリセルＭＣにデータが書き込まれ、データ読み出し時には、ブロックＢＬＫ１のメモリセルＭＣ１＿１の記憶データが読み出される場合について説明する。
まず、図１４を参照すると、データ消去時では、ワード線ドライバ３１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−３．５Ｖの範囲にシフトして出力する。また、ワード線ドライバ３１の各レベルシフタＬＳＣ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を６．５Ｖ〜３．３Ｖの範囲にシフトして出力する。
ワード線ドライバ３１のブロックＢＬＫ１部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−３．５Ｖの信号が供給される。さらに、トランジスタＴＰ１〜ＴＰ１６のゲートには６．５Ｖの電圧が供給され、ＮウェルにはレベルシフタＬＳＣ１の反転出力である３．３Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−３．５Ｖの信号に反転させてそれぞれ出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−３．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ３１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である１．５Ｖの信号が供給される。さらに、トランジスタＴＰ１〜ＴＰ１６のゲートには６．５Ｖの電圧が供給され、ＮウェルにはレベルシフタＬＳＣ１の反転出力である６．５Ｖの信号が供給される。そのため、インバータＩＮＶ１〜ＩＮＶ１６の出力は何れもハイインピーダンス状態となる。
ワード線ドライバ３２のデータ消去時における電圧印加状態は、ワード線ドライバ１２の場合と同様であるため、その説明を省略する。
このとき、例えば、ブロックＢＬＫ１のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも６．８Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のインバータＩＮＶ１〜ＩＮＶ１６を構成するトランジスタのジャンクション電圧Ｖｊは何れも５Ｖを示す。ワード線ドライバ３１，３２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図１５を参照すると、データ書き込み時では、ワード線ドライバ３１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−１．５Ｖの範囲にシフトして出力する。また、ワード線ドライバ３１の各レベルシフタＬＳＣ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を６．５Ｖ〜３．３Ｖの範囲にシフトして出力する。
ワード線ドライバ３１のブロックＢＬＫ１部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である１．５Ｖの信号が供給される。さらに、トランジスタＴＰ１〜ＴＰ１６のゲートには６．５Ｖの電圧が供給され、ＮウェルにはレベルシフタＬＳＣ１の反転出力である６．５Ｖの信号が供給される。そのため、インバータＩＮＶ１の出力はハイインピーダンス状態となる。他方、インバータＩＮＶ２〜ＩＮＶ１６は、ワード線ＷＬ２〜ＷＬ１６に接続されるワード線ドライバ３２の出力がハイインピーダンス（ＨｉＺ）のため、低電位側電源端子から１．５Ｖの信号をそれぞれ出力する。これら１．５Ｖの信号は、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。なお、実際には、ワード線ＷＬ２〜ＷＬ１６に印加される電圧は、それぞれ１．５ＶよりもトランジスタＭＮ２〜ＭＮ１６の閾値電圧分低い値を示すが、図面上では簡略化のため１．５Ｖと表記している。
ワード線ドライバ３１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−１．５Ｖの信号が供給される。さらに、トランジスタＴＰ１〜ＴＰ１６のゲートには６．５Ｖの電圧が供給され、ＮウェルにはレベルシフタＬＳＣ１の反転出力である３．３Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−１．５Ｖの信号に反転させて出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である−１．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ３２のデータ書き込み時における電圧印加状態は、ワード線ドライバ１２の場合と同様であるため、その説明を省略する。
このとき、例えば、ブロックＢＬＫ１のトランジスタＭＰ１，ＭＮ１，ＴＡ２〜ＴＡ１６のジャンクション電圧Ｖｊは何れも５Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも４．８Ｖを示す。ワード線ドライバ３１，３２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図１６を参照すると、データ読み出し時では、ワード線ドライバ３１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を２Ｖ〜０Ｖの範囲にシフトして出力する。ワード線ドライバ３１の各レベルシフタＬＳＣ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を２Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ３１のブロックＢＬＫ１部分において、インバータＩＮＶ１には、レベルシフタＬＳ１の反転出力である０Ｖの信号が供給され、インバータＩＮＶ２〜ＩＮＶ１６には、レベルシフタＬＳ２〜ＬＳ１６の反転出力である２Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には２Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である０Ｖの信号が供給される。さらに、トランジスタＴＰ１〜ＴＰ１６のゲートには０Ｖの電圧が供給され、ＮウェルにはレベルシフタＬＳＣ１の反転出力である２Ｖの信号が供給される。したがって、インバータＩＮＶ１は、０Ｖの信号を２Ｖの信号に反転させて出力し、インバータＩＮＶ２〜ＩＮＶ１６は、２Ｖの信号を０Ｖの信号に反転させて出力する。インバータＩＮＶ１の出力である２Ｖの信号は、対応するワード線ＷＬ１に供給され、インバータＩＮＶ２〜ＩＮＶ１６の出力である０Ｖの信号は、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。
ワード線ドライバ３１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である２Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には２Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である０Ｖの信号が供給される。さらに、トランジスタＴＰ１〜ＴＰ１６のゲートには０Ｖの電圧が供給され、ＮウェルにはレベルシフタＬＳＣ１の反転出力である２Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、２Ｖの信号を０Ｖの信号に反転させて出力する。インバータＩＮＶ１〜ＩＮＶ１６の出力である０Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ３２のブロックＢＬＫ１部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である３．３Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに供給される電圧が閾値電圧未満であるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である３．３Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧が供給される。
ワード線ドライバ３２の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である３．３Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに供給される電圧が閾値電圧未満であるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である３．３Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．３Ｖの電圧が供給される。
上述のように、データ読み出し時では、高速動作可能なワード線ドライバ３１によってのみ５１２本のワード線ＷＬが駆動される。また、ワード線ドライバ３１，３２を構成する全てのトランジスタにおいて、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
このように、本実施の形態に係るフラッシュメモリ３は、フラッシュメモリ１と同等程度の効果を奏することができる。なお、本実施の形態に係るフラッシュメモリ３は、データ読み出し時に正電圧を用いてメモリセルＭＣのアクセスを行うことができる。
なお、ワード線ドライバ３１，３２の構成は、上述の構成に限られず、趣旨を逸脱しない範囲で、同等の機能を有する他の構成に適宜変更可能である。
＜実施の形態４＞
図１７は、実施の形態４にかかるフラッシュメモリ４の構成例を示す図である。フラッシュメモリ４は、メモリセルアレイ４３と、ワード線ドライバ４１，４２と、複数のワード線ＷＬと、複数のビット線対ＤＬ，ＳＬと、を備える。なお、メモリセルアレイ４３、ワード線ドライバ４１，４２は、それぞれメモリセルアレイ１３、ワード線ドライバ１１，１２に対応する。
ワード線ドライバ４１は、ワード線ドライバ１１と比較して、各ブロックＢＬＫ１〜ＢＬＫ３２において、ＮチャネルＭＯＳトランジスタＴＮ２１〜ＴＮ３６及びレベルシフタＬＳＤ１をさらに備える。
各ブロックＢＬＫ１〜ＢＬＫ３２において、トランジスタＴＮ２１〜ＴＮ３６は、それぞれトランジスタＴＮ１〜ＴＮ１６に直列に設けられ、ゲートにレベルシフタＬＳＤ１の反転出力が供給される。トランジスタＴＮ２１〜ＴＮ３６は、トランジスタＴＮ１〜ＴＮ１６と同じく、電圧緩和用トランジスタである。
ワード線ドライバ４１及びそれを備えたフラッシュメモリ４のその他の構成については、ワード線ドライバ１１及びそれを備えたフラッシュメモリ１と同様であるため、それらの説明を省略する。
（フラッシュメモリ４の各動作モードにおける電圧印加状態）
図１８〜図２０は、それぞれフラッシュメモリ４のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックＢＬＫ１の各メモリセルＭＣの記憶データが消去され、データ書き込み時には、ブロックＢＬＫ１のワード線ＷＬ１に接続された各メモリセルＭＣにデータが書き込まれ、データ読み出し時には、ブロックＢＬＫ１のメモリセルＭＣ１＿１の記憶データが読み出される場合について説明する。
まず、図１８を参照すると、データ消去時では、ワード線ドライバ４１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−２．５Ｖの範囲にシフトして出力する。ワード線ドライバ４１の各レベルシフタＬＳＤ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．５Ｖ〜０Ｖの範囲にシフトして出力する。ワード線ドライバ４２の各レベルシフタＬＳＢ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を７．５Ｖ〜３．５Ｖの範囲にシフトして出力する。また、ワード線ドライバ４２の各レベルシフタＬＳＢ２は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．５Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ４１のブロックＢＬＫ１部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−２．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−２．５Ｖの信号に反転させてそれぞれ出力する。なお、トランジスタＴＮ１〜ＴＮ１６のゲートには１．５Ｖの電圧が供給され、トランジスタＴＮ２１〜ＴＮ３６のゲートにはレベルシフタＬＳＤ１の反転出力である０Ｖの信号が供給される。そのため、インバータＩＮＶ１〜ＩＮＶ１６の出力である−２．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ４１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である−２．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である１．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、−２．５Ｖの信号を１．５Ｖの信号に反転させて出力する。ここで、トランジスタＴＮ１〜ＴＮ１６は、ゲート及びソースに１．５Ｖの電圧が供給されるため、何れもオフ状態となる。なお、トランジスタＴＮ２１〜ＴＮ３６のゲートにはレベルシフタＬＳＤ１の反転出力である３．５Ｖの信号が供給される。
ワード線ドライバ４２のブロックＢＬＫ１部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である３．５Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに３．５Ｖの電圧が供給されるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である０Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．５Ｖの電圧が供給される。
ワード線ドライバ４２の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である７．５Ｖの信号が供給される。また、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である３．５Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．５Ｖの電圧が供給される。そのため、トランジスタＴＲ１〜ＴＲ１６，ＴＢ１〜ＴＢ１６，ＴＡ１〜ＴＡ１６は何れもオン状態となる。したがって、レベルシフタＬＳＢ１の反転出力である７．５Ｖの信号は、対応するワード線ＷＬ１〜ＷＬ１６に供給される。
このとき、例えば、ブロックＢＬＫ１のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも６Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のトランジスタＴＮ２１〜ＴＮ３６のジャンクション電圧Ｖｊは何れも６Ｖを示す。ワード線ドライバ４１，４２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図１９を参照すると、データ書き込み時では、ワード線ドライバ４１の各レベルシフタＬＳ１〜ＬＳ１６，ＬＳＡ１は、何れも１．５Ｖ〜０Ｖの範囲のアクセス信号を１．５Ｖ〜−０．５Ｖの範囲にシフトして出力する。ワード線ドライバ４１の各レベルシフタＬＳＤ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．５Ｖ〜０Ｖの範囲にシフトして出力する。ワード線ドライバ４２の各レベルシフタＬＳＢ１は、１．５Ｖ〜０Ｖの範囲のアクセス信号を７．５Ｖ〜３．５Ｖの範囲にシフトして出力する。また、ワード線ドライバ４２の各レベルシフタＬＳＢ２は、１．５Ｖ〜０Ｖの範囲のアクセス信号を３．５Ｖ〜０Ｖの範囲にシフトして出力する。
ワード線ドライバ４１のブロックＢＬＫ１部分において、インバータＩＮＶ１には、レベルシフタＬＳ１の反転出力である−０．５Ｖの信号が供給され、インバータＩＮＶ２〜ＩＮＶ１６には、レベルシフタＬＳ２〜ＬＳ１６の反転出力である１．５Ｖの信号が供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である１．５Ｖの信号が供給される。したがって、インバータＩＮＶ１は、−０．５Ｖの信号を１．５Ｖの信号に反転させて出力し、インバータＩＮＶ２〜ＩＮＶ１６は、１．５Ｖの信号を１．５Ｖの信号に反転させてそれぞれ出力する。なお、トランジスタＴＮ１〜ＴＮ１６のゲートには１．５Ｖの電圧が供給され、トランジスタＴＮ２１〜ＴＮ３６のゲートにはレベルシフタＬＳＤ１の反転出力である３．５Ｖの信号が供給される。ここで、トランジスタＴＮ１は、ゲート及びソースに１．５Ｖの電圧が供給されるため、オフ状態となる。他方、インバータＩＮＶ２〜ＩＮＶ１６の出力である１．５Ｖの信号は、ワード線ＷＬ２〜ＷＬ１６に接続されるワード線ドライバ４２の出力がハイインピーダンス（ＨｉＺ）のため、それぞれ対応するワード線ＷＬ２〜ＷＬ１６に供給される。なお、実際には、ワード線ＷＬ２〜ＷＬ１６に印加される電圧は、それぞれ１．５ＶよりもトランジスタＴＮ２〜ＴＮ１６の閾値電圧分低い値を示すが、図面上では簡略化のため１．５Ｖと表記している。
ワード線ドライバ４１の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、インバータＩＮＶ１〜ＩＮＶ１６には、レベルシフタＬＳ１〜ＬＳ１６の反転出力である１．５Ｖの信号がそれぞれ供給される。また、インバータＩＮＶ１〜ＩＮＶ１６の高電位側電源端子には１．５Ｖの電圧が供給され、インバータＩＮＶ１〜ＩＮＶ１６の低電位側電源端子及びＰウェルには、レベルシフタＬＳＡ１の反転出力である−０．５Ｖの信号が供給される。したがって、インバータＩＮＶ１〜ＩＮＶ１６は、１．５Ｖの信号を−０．５Ｖの信号に反転させてそれぞれ出力する。なお、トランジスタＴＮ１〜ＴＮ１６のゲートには１．５Ｖの電圧が供給され、トランジスタＴＮ２１〜ＴＮ３６のゲートにはレベルシフタＬＳＤ１の反転出力である３．５Ｖの信号が供給される。そのため、インバータＩＮＶ１〜ＩＮＶ１６の出力である−０．５Ｖの信号は、それぞれ対応するワード線ＷＬ１〜ＷＬ１６に供給される。
ワード線ドライバ４２のブロックＢＬＫ１部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である７．５Ｖの信号が供給される。ここで、トランジスタＴＲ１は、ゲート及びソースに供給される電圧が閾値電圧以上であるため、オン状態となる。他方、トランジスタＴＲ２〜ＴＲ１６は、ゲート及びソースに７．５Ｖの電圧が供給されるため、オフ状態となる。また、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である３．５Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．５Ｖの電圧が供給される。したがって、レベルシフタＬＳＢ１の反転出力である７．５Ｖの信号は、対応するワード線ＷＬ１にのみ供給される。
ワード線ドライバ４２の各ブロックＢＬＫ２〜ＢＬＫ３２部分において、トランジスタＴＲ１〜ＴＲ１６のソース及びＮウェルには、レベルシフタＬＳＢ１の反転出力である３．５Ｖの信号が供給される。ここで、トランジスタＴＲ１〜ＴＲ１６は、ゲート及びソースに供給される電圧が閾値電圧未満であるため、何れもオフ状態となる。なお、トランジスタＴＡ１〜ＴＡ１６のゲートには、レベルシフタＬＳＢ２の反転出力である０Ｖの信号が供給される。トランジスタＴＢ１〜ＴＢ１６のゲートには、３．５Ｖの電圧が供給される。
このとき、例えば、ブロックＢＬＫ１のトランジスタＴＮ２１，ＴＡ２〜ＴＡ１６のジャンクション電圧Ｖｊは何れも６Ｖを示す。また、各ブロックＢＬＫ２〜ＢＬＫ３２のトランジスタＴＡ１〜ＴＡ１６のジャンクション電圧Ｖｊは何れも４Ｖを示す。ワード線ドライバ４１，４２を構成するそれ以外の全てのトランジスタでも、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
次に、図２０を参照すると、データ読み出し時では、ワード線ドライバ４１の各ブロックＢＬＫ１〜ＢＬＫ３２において、トランジスタＴＮ２１〜ＴＮ３６のゲートには、レベルシフタＬＳＢ２の反転出力である１．５Ｖの信号が供給される。ワード線ドライバ４１，４２のデータ読み出し時におけるその他の電圧印加状態は、ワード線ドライバ１１，１２の場合と同様であるため、その説明を省略する。
上述のように、データ読み出し時では、高速動作可能なワード線ドライバ４１によってのみ５１２本のワード線ＷＬが駆動される。また、ワード線ドライバ４１，４２を構成する全てのトランジスタにおいて、ジャンクション電圧Ｖｊが８Ｖ以下、ドレイン−ソース間電圧Ｖｄｓが５Ｖ以下、かつ、ゲート−バックゲート間電圧Ｖｇｗが５Ｖ以下となる。
このように、本実施の形態に係るフラッシュメモリ４は、フラッシュメモリ１と同等程度の効果を奏することができる。ここで、本実施の形態に係るフラッシュメモリ４は、ワード線ドライバ４１の各インバータＩＮＶに対して電圧緩和用トランジスタを２段設けることで、トランジスタのジャンクション電圧Ｖｊをさらに低くするとともに、トランジスタのドレイン−ソース間電圧Ｖｄｓ及びゲート−バックゲート間電圧Ｖｇｗを何れも４Ｖ以下に低減することができる。その結果、ワード線ドライバ４１，４２は、４Ｖ以下のさらに低耐圧のトランジスタを用いて構成されることができる。
なお、ワード線ドライバ４１，４２の構成は、上述の構成に限られず、趣旨を逸脱しない範囲で、同等の機能を有する他の構成に適宜変更可能である。
以上のように、上記実施の形態１〜４に係るフラッシュメモリは、データ書き換え時にメモリセルＭＣに印加するための高電圧を２つのワード線ドライバを用いて生成している。それにより、上記実施の形態１〜４に係るフラッシュメモリは、高耐圧トランジスタを用いずに低耐圧トランジスタのみを用いて２つのワード線ドライバを構成することが可能になるため、製造工程の増大を抑制することができ、その結果、製造コストを低減することができる。
また、上記実施の形態１〜４に係るフラッシュメモリは、低耐圧トランジスタを用いて２つのワード線ドライバを構成することにより、高耐圧トランジスタを用いてワード線ドライバを構成する場合よりも、高速動作を実現することができる。
さらに、上記実施の形態１〜４に係るフラッシュメモリは、データ読み出し時には一方のワード線ドライバのみを用いてワード線を駆動する等、動作モードに応じて２つのワード線ドライバを使い分けている。そのため、上記実施の形態１〜４に係るフラッシュメモリは、効率よくレイアウトを実施することが可能になるため、回路規模の増大を抑制することができる。具体的には、例えばワード線ドライバ４２は、高速動作の必要がないため、サイズの小さなトランジスタにより構成されることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、上記の実施の形態に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１ フラッシュメモリ
２ フラッシュメモリ
３ フラッシュメモリ
４ フラッシュメモリ
１１，１２ ワード線ドライバ
２１，２２ ワード線ドライバ
３１，３２ ワード線ドライバ
４１，４２ ワード線ドライバ
１３ メモリセルアレイ
２３ メモリセルアレイ
３３ メモリセルアレイ
４３ メモリセルアレイ
ＢＬＫ１〜ＢＬＫ３２ ブロック
ＩＮＶ１〜ＩＮＶ１６ ドライバ
ＬＳ１〜ＬＳ１６ レベルシフタ
ＬＳＡ１ レベルシフタ
ＬＳＢ１，ＬＳＢ２ レベルシフタ
ＬＳＣ１ レベルシフタ
ＬＳＤ１ レベルシフタ
ＭＣ１＿１〜ＭＣ１＿１６ メモリセル
ＭＣ２＿１〜ＭＣ２＿１６ メモリセル
ＭＮ１〜ＭＮ１６ トランジスタ
ＭＰ１〜ＭＰ１６ トランジスタ
ＴＡ１〜ＴＡ１６，ＴＢ１〜ＴＢ１６ トランジスタ
ＴＮ１〜ＴＮ１６ トランジスタ
ＴＮ２１〜ＴＮ３６ トランジスタ
ＴＰ１〜ＴＰ１６ トランジスタ
ＴＲ１〜ＴＲ１６ トランジスタ
ＷＬ１〜ＷＬ１６ ワード線

Claims (13)

  1. 行列状に配置された複数のメモリセルにより構成されたメモリセルアレイと、
    前記メモリセルアレイのそれぞれの行に対して設けられた複数のワード線と、
    前記複数のワード線のそれぞれに第１電圧群を出力する第１ワード線ドライバと、
    前記第１ワード線ドライバとともに前記複数のワード線のそれぞれに第２電圧群を出力する第２ワード線ドライバと、
    を備えたフラッシュメモリ。
  2. 前記第１ワード線ドライバと前記第２ワード線ドライバとは、前記メモリセルアレイを介して対向配置されている、
    請求項１に記載のフラッシュメモリ。
  3. 前記第１及び前記第２ワード線ドライバを構成する各トランジスタの耐圧は、前記メモリセルアレイを構成する各トランジスタの耐圧よりも小さい、
    請求項１に記載のフラッシュメモリ。
  4. 前記第１及び前記第２ワード線ドライバを構成する各トランジスタの耐圧は、前記メモリセルアレイ以外の他の周辺回路を構成する各トランジスタの耐圧と同じである、
    請求項１に記載のフラッシュメモリ。
  5. 前記第１ワード線ドライバは、
    前記複数のワード線のそれぞれに対応して設けられた複数の第１レベルシフタと、
    前記複数の第１レベルシフタのそれぞれの出力を駆動する複数のインバータと、
    前記複数のインバータのそれぞれに印加される電圧を緩和する複数の第１電圧緩和トランジスタと、
    を有する、請求項１に記載のフラッシュメモリ。
  6. 前記複数の第１電圧緩和トランジスタは、前記複数のインバータのそれぞれの出力段に設けられたＮチャネル型のＭＯＳトランジスタである、
    請求項５に記載のフラッシュメモリ。
  7. 前記複数のインバータは、記憶データの一括消去が行われる複数の前記メモリセルの単位毎に独立して設けられた複数のＰウェル上に区分して形成され、
    前記第１ワード線ドライバは、
    前記Ｐウェルと、当該Ｐウェル上に形成された各前記インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちＮＭＯＳトランジスタのソースと、に共通の電位を供給する複数の第２レベルシフタをさらに有する、
    請求項６に記載のフラッシュメモリ。
  8. 前記複数のインバータは、何れも共通のＰウェル上に形成され、
    前記共通のＰウェル、及び、前記複数のインバータの各々を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちＮＭＯＳトランジスタのソースには、共通の電位が供給される、
    請求項６に記載のフラッシュメモリ。
  9. 前記複数のインバータは、記憶データの一括消去が行われる複数の前記メモリセルの単位毎に独立して設けられた複数のＰウェル上に区分して形成され、
    前記第１ワード線ドライバは、
    前記Ｐウェルと、当該Ｐウェル上に形成された各前記インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちＮＭＯＳトランジスタのソースと、に共通の電位を供給する複数の第２レベルシフタと、
    前記複数のＰウェルに対応して設けられた複数のＮウェルのそれぞれに個別に電位を供給する複数の第３レベルシフタと、をさらに有し、
    前記複数の第１電圧緩和トランジスタは、前記複数のインバータの各々を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちＰＭＯＳトランジスタのソース側に設けられたＰチャネル型のＭＯＳトランジスタである、
    請求項５に記載のフラッシュメモリ。
  10. 前記第１ワード線ドライバは、
    前記複数のワード線のそれぞれの電圧レベルを制御する複数のインバータと、
    前記複数のインバータのそれぞれに印加される電圧を緩和する複数の第１電圧緩和トランジスタと、を有し、
    前記複数のインバータは、記憶データの一括消去が行われる複数の前記メモリセルの単位毎に独立して設けられた複数のＰウェル上に区分して形成され、
    前記第１ワード線ドライバは、
    前記Ｐウェルと、当該Ｐウェル上に形成された各前記インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちＮＭＯＳトランジスタのソースと、に共通の電位を供給する複数の第２レベルシフタと、
    前記複数のＰウェルに対応して設けられた複数のＮウェルのそれぞれに個別に電位を供給する複数の第３レベルシフタと、をさらに有し、
    前記複数の第１電圧緩和トランジスタは、前記複数のインバータの各々を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちＰＭＯＳトランジスタのソース側に設けられたＰチャネル型のＭＯＳトランジスタである、
    請求項１に記載のフラッシュメモリ。
  11. 前記第１ワード線ドライバは、
    前記複数の第１電圧緩和トランジスタのそれぞれに直列接続された複数の第２電圧緩和トランジスタと、
    前記複数の第２電圧緩和トランジスタのゲートに電位を供給する複数の第４レベルシフタと、
    をさらに有する、請求項７に記載のフラッシュメモリ。
  12. 前記第２ワード線ドライバは、
    記憶データの一括消去が行われる複数のメモリセルの単位毎に設けられた複数の第５レベルシフタと、
    各前記第５レベルシフタの出力を当該第５レベルシフタに対応する複数の前記ワード線の何れかに選択的に出力する複数の選択回路と、を備えた、
    請求項１に記載のフラッシュメモリ。
  13. 前記第２ワード線ドライバは、
    前記複数の選択回路と前記複数のワード線のそれぞれとの間に複数の第３電圧緩和トランジスタをさらに有する、
    請求項１２に記載のフラッシュメモリ。
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