JP2017147005A - フラッシュメモリ - Google Patents
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Abstract
【解決手段】一実施の形態によれば、フラッシュメモリ1は、行列状に配置された複数のメモリセルMCにより構成されたメモリセルアレイ13と、メモリセルアレイ13のそれぞれの行に対して設けられた複数のワード線WLと、複数のワード線WLのそれぞれに第1電圧群を出力するワード線ドライバ11と、ワード線ドライバ11とともに複数のワード線WLのそれぞれに第2電圧群を出力するワード線ドライバ12と、を備える。
【選択図】図1
Description
実施の形態1にかかるフラッシュメモリの詳細について説明する前に、本発明者らが事前検討したフラッシュメモリ50について説明する。
レベルシフタLS1〜LS16は、何れも外部からのアクセス信号(アドレス信号、コマンド信号、イネーブル信号等)の最大電圧値及び最小電圧値を動作モード(データ消去、データ書き込み、又は、データ読み出し)に応じた値にシフトして出力する。インバータINV1〜INV16は、それぞれ前段のレベルシフタLS1〜LS16の出力の反転信号を反転させて、対応するワード線WL1〜WL16に向けて出力する。換言すると、インバータINV1〜INV16は、それぞれ前段のレベルシフタLS1〜LS16の出力信号をドライブして、対応するワード線WL1〜WL16に向けて出力する。
続いて、図22を参照して、フラッシュメモリ50の動作を説明する。図22は、フラッシュメモリ50の各動作モードにおける電圧の印加状態を簡単にまとめた図である。
具体的には、まず、ブロックBLK1のワード線WL1に接続されたメモリセルMC1_1,MC2_1に対してデータの書き込みを行う。例えば、メモリセルMC1_1に対して「0」を書き込み、メモリセルMC2_1に対して「1」を書き込む場合、メモリセルMC1_1のゲートに対してソースよりも十分に高い電圧を印加する。他方、メモリセルMC2_1のゲートに対してソースよりも十分に高い電圧を印加しない。
上述のように、フラッシュメモリ50では、メモリセルMCに記憶されたデータを書き換えるために、当該メモリセルMCに対して10V程度の高電圧を印加する必要がある。そのため、高電圧を駆動するワード線ドライバ51は、周辺回路の大部分で用いられる5V以下の耐圧を有するMOSトランジスタ(低耐圧トランジスタ)ではなく、10V以下の耐圧を有するMOSトランジスタ(高耐圧トランジスタ)を用いて構成される必要がある。
図1は、実施の形態1にかかるフラッシュメモリ1の構成例を示す図である。図1に示すように、フラッシュメモリ1は、行列状に設けられた複数のメモリセルMCからなるメモリセルアレイ13と、複数のメモリセルMCのそれぞれの行に対して設けられた複数のワード線WLと、複数のメモリセルMCのそれぞれの列に対して設けられた複数のビット線対DL,SLと、複数のワード線WLのそれぞれに対して第1電圧群を出力するワード線ドライバ(第1ワード線ドライバ)11と、ワード線ドライバ11とともに複数のワード線WLのそれぞれに対して第2電圧群を出力するワード線ドライバ(第2ワード線ドライバ)12と、を備える。
ワード線ドライバ11は、512本のワード線WLに対応して設けられた、512個のレベルシフタLSと、512個のインバータINVと、512個のトランジスタTNと、を備えるとともに、32個のレベルシフタLSA1を備える。
レベルシフタLS1〜LS16は、何れも外部からのアクセス信号の最大電圧値及び最小電圧値を動作モード(データ消去、データ書き込み、又は、データ読み出し)に応じた値にシフトして出力する。インバータINV1〜INV16は、それぞれ前段のレベルシフタLS1〜LS16の出力の反転信号を反転させて、対応するワード線WL1〜WL16に向けて出力する。換言すると、インバータINV1〜INV16は、それぞれ前段のレベルシフタLS1〜LS16の出力信号をドライブして、対応するワード線WL1〜WL16に向けて出力する。
ワード線ドライバ12は、ブロックBLK1〜BLK32毎に、2個のレベルシフタLSB1,LSB2と、16個のPチャネルMOSトランジスタTR(以下、トランジスタTR1〜TR16とも称す)と、16個のPチャネルMOSトランジスタTA(以下、トランジスタTA1〜TA16とも称す)と、16個のPチャネルMOSトランジスタTB(以下、トランジスタTB1〜TB16とも称す)と、を備える。
レベルシフタLSB1は、外部からのアクセス信号の最大電圧値及び最小電圧値を動作モードに応じた値にシフトして出力する。
続いて、図2を参照して、フラッシュメモリ1の動作を説明する。図2は、フラッシュメモリ1の各動作モードにおける電圧の印加状態を簡単にまとめた図である。
具体的には、まず、ブロックBLK1のワード線WL1に接続されたメモリセルMC1_1,MC2_1に対してデータの書き込みを行う。例えば、メモリセルMC1_1に対して「0」を書き込み、メモリセルMC2_1に対して「1」を書き込む場合、メモリセルMC1_1のゲートに対してソースよりも十分に高い電圧を印加する。他方、メモリセルMC2_1のゲートに対してソースよりも十分に高い電圧を印加しない。
上述のように、フラッシュメモリ1では、メモリセルMCに記憶されたデータを書き換えるために、当該メモリセルMCに対して10V程度の高電圧を印加する必要がある。しかしながら、高電圧を駆動するワード線ドライバ11,12は、高耐圧のトランジスタを用いずに、周辺回路の大部分で用いられるトランジスタと同じ5V以下の耐圧を有する低耐圧トランジスタによって構成されることができる。以下、図3、図4及び図5を参照して、その理由について説明する。
まず、図6にワード線ドライバ12の一部の具体的構成例を示す。図6を参照すると、ワード線ドライバ12には、各ブロックBLK1〜BLK32に設けられたトランジスタTR1〜TR16、トランジスタTB1〜TB16及びトランジスタTA1〜TA16間に、フローティング防止用のPチャネルMOSトランジスタがそれぞれ設けられている。
図8は、実施の形態2にかかるフラッシュメモリ2の構成例を示す図である。フラッシュメモリ2は、メモリセルアレイ23と、ワード線ドライバ21,22と、複数のワード線WLと、複数のビット線対DL,SLと、を備える。なお、メモリセルアレイ23、ワード線ドライバ21,22は、それぞれメモリセルアレイ13、ワード線ドライバ11,12に対応する。
図9〜図11は、それぞれフラッシュメモリ2のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックBLK1の各メモリセルMCの記憶データが消去され、データ書き込み時には、ブロックBLK1のワード線WL1に接続された各メモリセルMCにデータが書き込まれ、データ読み出し時には、ブロックBLK1のメモリセルMC1_1の記憶データが読み出される場合について説明する。
図12は、フラッシュメモリ2のデータ消去時における別の電圧印加状態を示す図である。図12の例では、データ消去時には、ブロックBLK1〜BLK32の全てのメモリセルMCの記憶データが一括消去されている。そのため、データ消去時には、各ブロックBLK2〜BLK32は、ブロックBLK1の場合と同様の電圧印加状態となる。
図13は、実施の形態3にかかるフラッシュメモリ3の構成例を示す図である。フラッシュメモリ3は、メモリセルアレイ33と、ワード線ドライバ31,32と、複数のワード線WLと、複数のビット線対DL,SLと、を備える。なお、メモリセルアレイ33、ワード線ドライバ31,32は、それぞれメモリセルアレイ13、ワード線ドライバ11,12に対応する。
図14〜図16は、それぞれフラッシュメモリ3のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックBLK1の各メモリセルMCの記憶データが消去され、データ書き込み時には、ブロックBLK1のワード線WL1に接続された各メモリセルMCにデータが書き込まれ、データ読み出し時には、ブロックBLK1のメモリセルMC1_1の記憶データが読み出される場合について説明する。
図17は、実施の形態4にかかるフラッシュメモリ4の構成例を示す図である。フラッシュメモリ4は、メモリセルアレイ43と、ワード線ドライバ41,42と、複数のワード線WLと、複数のビット線対DL,SLと、を備える。なお、メモリセルアレイ43、ワード線ドライバ41,42は、それぞれメモリセルアレイ13、ワード線ドライバ11,12に対応する。
図18〜図20は、それぞれフラッシュメモリ4のデータ消去時、データ書き込み時、及び、データ読み出し時における電圧の印加状態を示す図である。以下では、データ消去時には、ブロックBLK1の各メモリセルMCの記憶データが消去され、データ書き込み時には、ブロックBLK1のワード線WL1に接続された各メモリセルMCにデータが書き込まれ、データ読み出し時には、ブロックBLK1のメモリセルMC1_1の記憶データが読み出される場合について説明する。
2 フラッシュメモリ
3 フラッシュメモリ
4 フラッシュメモリ
11,12 ワード線ドライバ
21,22 ワード線ドライバ
31,32 ワード線ドライバ
41,42 ワード線ドライバ
13 メモリセルアレイ
23 メモリセルアレイ
33 メモリセルアレイ
43 メモリセルアレイ
BLK1〜BLK32 ブロック
INV1〜INV16 ドライバ
LS1〜LS16 レベルシフタ
LSA1 レベルシフタ
LSB1,LSB2 レベルシフタ
LSC1 レベルシフタ
LSD1 レベルシフタ
MC1_1〜MC1_16 メモリセル
MC2_1〜MC2_16 メモリセル
MN1〜MN16 トランジスタ
MP1〜MP16 トランジスタ
TA1〜TA16,TB1〜TB16 トランジスタ
TN1〜TN16 トランジスタ
TN21〜TN36 トランジスタ
TP1〜TP16 トランジスタ
TR1〜TR16 トランジスタ
WL1〜WL16 ワード線
Claims (13)
- 行列状に配置された複数のメモリセルにより構成されたメモリセルアレイと、
前記メモリセルアレイのそれぞれの行に対して設けられた複数のワード線と、
前記複数のワード線のそれぞれに第1電圧群を出力する第1ワード線ドライバと、
前記第1ワード線ドライバとともに前記複数のワード線のそれぞれに第2電圧群を出力する第2ワード線ドライバと、
を備えたフラッシュメモリ。 - 前記第1ワード線ドライバと前記第2ワード線ドライバとは、前記メモリセルアレイを介して対向配置されている、
請求項1に記載のフラッシュメモリ。 - 前記第1及び前記第2ワード線ドライバを構成する各トランジスタの耐圧は、前記メモリセルアレイを構成する各トランジスタの耐圧よりも小さい、
請求項1に記載のフラッシュメモリ。 - 前記第1及び前記第2ワード線ドライバを構成する各トランジスタの耐圧は、前記メモリセルアレイ以外の他の周辺回路を構成する各トランジスタの耐圧と同じである、
請求項1に記載のフラッシュメモリ。 - 前記第1ワード線ドライバは、
前記複数のワード線のそれぞれに対応して設けられた複数の第1レベルシフタと、
前記複数の第1レベルシフタのそれぞれの出力を駆動する複数のインバータと、
前記複数のインバータのそれぞれに印加される電圧を緩和する複数の第1電圧緩和トランジスタと、
を有する、請求項1に記載のフラッシュメモリ。 - 前記複数の第1電圧緩和トランジスタは、前記複数のインバータのそれぞれの出力段に設けられたNチャネル型のMOSトランジスタである、
請求項5に記載のフラッシュメモリ。 - 前記複数のインバータは、記憶データの一括消去が行われる複数の前記メモリセルの単位毎に独立して設けられた複数のPウェル上に区分して形成され、
前記第1ワード線ドライバは、
前記Pウェルと、当該Pウェル上に形成された各前記インバータを構成するPMOSトランジスタ及びNMOSトランジスタのうちNMOSトランジスタのソースと、に共通の電位を供給する複数の第2レベルシフタをさらに有する、
請求項6に記載のフラッシュメモリ。 - 前記複数のインバータは、何れも共通のPウェル上に形成され、
前記共通のPウェル、及び、前記複数のインバータの各々を構成するPMOSトランジスタ及びNMOSトランジスタのうちNMOSトランジスタのソースには、共通の電位が供給される、
請求項6に記載のフラッシュメモリ。 - 前記複数のインバータは、記憶データの一括消去が行われる複数の前記メモリセルの単位毎に独立して設けられた複数のPウェル上に区分して形成され、
前記第1ワード線ドライバは、
前記Pウェルと、当該Pウェル上に形成された各前記インバータを構成するPMOSトランジスタ及びNMOSトランジスタのうちNMOSトランジスタのソースと、に共通の電位を供給する複数の第2レベルシフタと、
前記複数のPウェルに対応して設けられた複数のNウェルのそれぞれに個別に電位を供給する複数の第3レベルシフタと、をさらに有し、
前記複数の第1電圧緩和トランジスタは、前記複数のインバータの各々を構成するPMOSトランジスタ及びNMOSトランジスタのうちPMOSトランジスタのソース側に設けられたPチャネル型のMOSトランジスタである、
請求項5に記載のフラッシュメモリ。 - 前記第1ワード線ドライバは、
前記複数のワード線のそれぞれの電圧レベルを制御する複数のインバータと、
前記複数のインバータのそれぞれに印加される電圧を緩和する複数の第1電圧緩和トランジスタと、を有し、
前記複数のインバータは、記憶データの一括消去が行われる複数の前記メモリセルの単位毎に独立して設けられた複数のPウェル上に区分して形成され、
前記第1ワード線ドライバは、
前記Pウェルと、当該Pウェル上に形成された各前記インバータを構成するPMOSトランジスタ及びNMOSトランジスタのうちNMOSトランジスタのソースと、に共通の電位を供給する複数の第2レベルシフタと、
前記複数のPウェルに対応して設けられた複数のNウェルのそれぞれに個別に電位を供給する複数の第3レベルシフタと、をさらに有し、
前記複数の第1電圧緩和トランジスタは、前記複数のインバータの各々を構成するPMOSトランジスタ及びNMOSトランジスタのうちPMOSトランジスタのソース側に設けられたPチャネル型のMOSトランジスタである、
請求項1に記載のフラッシュメモリ。 - 前記第1ワード線ドライバは、
前記複数の第1電圧緩和トランジスタのそれぞれに直列接続された複数の第2電圧緩和トランジスタと、
前記複数の第2電圧緩和トランジスタのゲートに電位を供給する複数の第4レベルシフタと、
をさらに有する、請求項7に記載のフラッシュメモリ。 - 前記第2ワード線ドライバは、
記憶データの一括消去が行われる複数のメモリセルの単位毎に設けられた複数の第5レベルシフタと、
各前記第5レベルシフタの出力を当該第5レベルシフタに対応する複数の前記ワード線の何れかに選択的に出力する複数の選択回路と、を備えた、
請求項1に記載のフラッシュメモリ。 - 前記第2ワード線ドライバは、
前記複数の選択回路と前記複数のワード線のそれぞれとの間に複数の第3電圧緩和トランジスタをさらに有する、
請求項12に記載のフラッシュメモリ。
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