JPH1166874A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1166874A JPH1166874A JP21480797A JP21480797A JPH1166874A JP H1166874 A JPH1166874 A JP H1166874A JP 21480797 A JP21480797 A JP 21480797A JP 21480797 A JP21480797 A JP 21480797A JP H1166874 A JPH1166874 A JP H1166874A
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Abstract
(57)【要約】 （修正有）
【課題】 しきい値がワード線の非選択レベルよりも低
くされたメモリセルが接続するピット線に接続されてい
る他のメモリセルの評価を可能とする。 【解決手段】 読み出し動作時、非選択のワード線に選
択電位よりも低い非選択電位を与え、所定のモード時に
非選択のワード線に非選択電位よりも低い所定電位を与
える。非選択ワード線401 のロウレベル電位を接地電位
GND よりも低い負電位にする。
くされたメモリセルが接続するピット線に接続されてい
る他のメモリセルの評価を可能とする。 【解決手段】 読み出し動作時、非選択のワード線に選
択電位よりも低い非選択電位を与え、所定のモード時に
非選択のワード線に非選択電位よりも低い所定電位を与
える。非選択ワード線401 のロウレベル電位を接地電位
GND よりも低い負電位にする。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体装
置に係り、特にフラッシュメモリに関するものである。
置に係り、特にフラッシュメモリに関するものである。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置として、
例えば、特開平6-244386号公報に開示されたフラッシュ
メモリがある。
例えば、特開平6-244386号公報に開示されたフラッシュ
メモリがある。
【０００３】
【発明が解決しようとする課題】この発明の目的は、し
きい値がワード線の非選択レベルよりも低くされたメモ
リセルが接続するビット線に接続されている他のメモリ
セルの評価を行うことが可能な不揮発性半導体装置を得
ることである。また、この発明の他の目的は、ワード線
を選択する回路の貫通電流が抑制された不揮発性半導体
記憶装置を得ることである。
きい値がワード線の非選択レベルよりも低くされたメモ
リセルが接続するビット線に接続されている他のメモリ
セルの評価を行うことが可能な不揮発性半導体装置を得
ることである。また、この発明の他の目的は、ワード線
を選択する回路の貫通電流が抑制された不揮発性半導体
記憶装置を得ることである。
【０００４】
【課題を解決するための手段】この発明に係る不揮発性
半導体記憶装置は、ビット線、ビット線と交差して設け
られる複数のワード線、ビット線と複数のワード線の交
点に対応して設けられ、それぞれがビット線に接続され
るドレインと、対応するワード線に接続されるコントロ
ールゲートを有する複数の不揮発性メモリセル、およ
び、通常の読み出し動作時は、アドレス信号に応答して
複数のワード線のなかから選択されるワード線に選択電
位を与えると共に、非選択のワード線に選択電位よりも
低い非選択電位を与え、所定のモード時は、アドレス信
号に応答して複数のワード線のなかから選択されるワー
ド線に選択電位を与えると共に、非選択のワード線に非
選択電位よりも低い所定電位を与えるためのワード線電
位付与手段を備えるものである。
半導体記憶装置は、ビット線、ビット線と交差して設け
られる複数のワード線、ビット線と複数のワード線の交
点に対応して設けられ、それぞれがビット線に接続され
るドレインと、対応するワード線に接続されるコントロ
ールゲートを有する複数の不揮発性メモリセル、およ
び、通常の読み出し動作時は、アドレス信号に応答して
複数のワード線のなかから選択されるワード線に選択電
位を与えると共に、非選択のワード線に選択電位よりも
低い非選択電位を与え、所定のモード時は、アドレス信
号に応答して複数のワード線のなかから選択されるワー
ド線に選択電位を与えると共に、非選択のワード線に非
選択電位よりも低い所定電位を与えるためのワード線電
位付与手段を備えるものである。
【０００５】また、ワード線電位付与手段を、選択電位
を供給する第１の電位線、非選択電位および所定電位を
与える第２の電位線、第１の電位線および第２の電位線
に接続され、アドレス信号に応答して複数のワード線の
なかから選択されるワード線に第１の電位線の電位を与
えると共に、非選択のワード線に第２の電位線の電位を
与える行選択回路、および、通常の読み出し動作時は、
非選択電位を第２の電位線に与えると共に、所定のモー
ド時は、所定電位を第２の電位線に与えるロウレベル電
位付与回路を含むものとしたものである。
を供給する第１の電位線、非選択電位および所定電位を
与える第２の電位線、第１の電位線および第２の電位線
に接続され、アドレス信号に応答して複数のワード線の
なかから選択されるワード線に第１の電位線の電位を与
えると共に、非選択のワード線に第２の電位線の電位を
与える行選択回路、および、通常の読み出し動作時は、
非選択電位を第２の電位線に与えると共に、所定のモー
ド時は、所定電位を第２の電位線に与えるロウレベル電
位付与回路を含むものとしたものである。
【０００６】また、ロウレベル電位付与回路を、第２の
電位線に接続され、所定のモード時に所定電位が外部か
ら印加されるパッドを含むものとしたものである。
電位線に接続され、所定のモード時に所定電位が外部か
ら印加されるパッドを含むものとしたものである。
【０００７】また、ロウレベル電位付与回路を、さら
に、パッドに所定電位が印加されると、パッドを第２の
電位線と導通させ、通常の読み出し動作時は非選択電位
を第２の電位線に与えるロウレベル切換回路を含むもの
とし、パッドはロウレベル電位付与回路を介して第２の
電位線に接続されるものとしたものである。
に、パッドに所定電位が印加されると、パッドを第２の
電位線と導通させ、通常の読み出し動作時は非選択電位
を第２の電位線に与えるロウレベル切換回路を含むもの
とし、パッドはロウレベル電位付与回路を介して第２の
電位線に接続されるものとしたものである。
【０００８】また、ロウレベル切換回路を、パッドと第
２の電位線の間に接続され、ゲートが非選択電位を供給
する非選択電位ノードに接続される第１のＮチャネルＭ
ＯＳトランジスタ、非選択電位ノードと第２の電位線の
間に接続され、ゲートがパッドに接続される第２のＮチ
ャネルＭＯＳトランジスタ、および第２のＮチャネルＭ
ＯＳトランジスタのゲートを充電するための充電回路を
含むものとしたものである。
２の電位線の間に接続され、ゲートが非選択電位を供給
する非選択電位ノードに接続される第１のＮチャネルＭ
ＯＳトランジスタ、非選択電位ノードと第２の電位線の
間に接続され、ゲートがパッドに接続される第２のＮチ
ャネルＭＯＳトランジスタ、および第２のＮチャネルＭ
ＯＳトランジスタのゲートを充電するための充電回路を
含むものとしたものである。
【０００９】また、行選択回路を、アドレス信号をデコ
ードして選択電位と非選択電位との間の振幅を有するデ
コード信号を出力するデコーダ、および、複数のワード
線に対応して設けられ、それぞれが、ハイレベル電位を
受けると共に第２の電位線に接続され、デコード信号に
応答してハイレベル電位と第２の電位線の電位の間の振
幅を有するドライブ信号を出力するドライブ信号発生回
路と、第１の電位線と対応のワード線の間に接続され、
ドライブ信号が第２の電位線の電位になるのに応答して
導通するＰチャネル型ドライブトランジスタおよび第２
の電位線と対応のワード線の間に接続され、ドライブ信
号がハイレベル電位になるのに応答して導通するＮチャ
ネル型ドライブトランジスタを含むゲート回路とを有す
る複数のワード線ドライバを含むものとしたものであ
る。
ードして選択電位と非選択電位との間の振幅を有するデ
コード信号を出力するデコーダ、および、複数のワード
線に対応して設けられ、それぞれが、ハイレベル電位を
受けると共に第２の電位線に接続され、デコード信号に
応答してハイレベル電位と第２の電位線の電位の間の振
幅を有するドライブ信号を出力するドライブ信号発生回
路と、第１の電位線と対応のワード線の間に接続され、
ドライブ信号が第２の電位線の電位になるのに応答して
導通するＰチャネル型ドライブトランジスタおよび第２
の電位線と対応のワード線の間に接続され、ドライブ信
号がハイレベル電位になるのに応答して導通するＮチャ
ネル型ドライブトランジスタを含むゲート回路とを有す
る複数のワード線ドライバを含むものとしたものであ
る。
【００１０】また、行選択回路を、所定電位以下の負電
位を発生する負電位発生回路、アドレス信号をデコード
して選択電位と非選択電位との間の振幅を有するデコー
ド信号を出力するデコーダ、および、複数のワード線に
対応して設けられ、それぞれが、ハイレベル電位および
負電位を受け、デコード信号に応答してハイレベル電位
と負電位の間の振幅を有するドライブ信号を出力するド
ライブ信号発生回路と、第１の電位線と対応のワード線
の間に接続され、ドライブ信号が負電位になるのに応答
して導通するＰチャネル型ドライブトランジスタおよび
第２の電位線と対応のワード線の間に接続され、ドライ
ブ信号がハイレベル電位になるのに応答して導通するＮ
チャネル型ドライブトランジスタを含むゲート回路とを
有する複数のワード線ドライバを含むものとしたもので
ある。
位を発生する負電位発生回路、アドレス信号をデコード
して選択電位と非選択電位との間の振幅を有するデコー
ド信号を出力するデコーダ、および、複数のワード線に
対応して設けられ、それぞれが、ハイレベル電位および
負電位を受け、デコード信号に応答してハイレベル電位
と負電位の間の振幅を有するドライブ信号を出力するド
ライブ信号発生回路と、第１の電位線と対応のワード線
の間に接続され、ドライブ信号が負電位になるのに応答
して導通するＰチャネル型ドライブトランジスタおよび
第２の電位線と対応のワード線の間に接続され、ドライ
ブ信号がハイレベル電位になるのに応答して導通するＮ
チャネル型ドライブトランジスタを含むゲート回路とを
有する複数のワード線ドライバを含むものとしたもので
ある。
【００１１】
実施の形態１．以下、この発明の実施の形態であるDINO
R(DIvided NOR)型のフラッシュメモリについて、図1 か
ら図16に基づき説明する。まず、図1 を参照して、フラ
ッシュメモリFMは、外部から電源電位VCC および接地電
位GND をそれぞれ受ける電源パッド1aおよび接地バッド
1bを備える。このフラッシュメモリFMはこれら電源電位
VCC および接地電位GND を受けて動作する単一電源のフ
ラッシュメモリで、この実施の形態では電源電位VCC お
よび接地電位GND はそれぞれ3.3Vおよび0Vである。この
フラッシュメモリFMはさらに、外部からアドレス信号AD
D を受けるアドレスパッド1cを備える。このアドレス信
号は複数ビットを含む。したがって、図1に示されたア
ドレス信号ADD およびアドレスパッド1cは複数個を総称
して示している。
R(DIvided NOR)型のフラッシュメモリについて、図1 か
ら図16に基づき説明する。まず、図1 を参照して、フラ
ッシュメモリFMは、外部から電源電位VCC および接地電
位GND をそれぞれ受ける電源パッド1aおよび接地バッド
1bを備える。このフラッシュメモリFMはこれら電源電位
VCC および接地電位GND を受けて動作する単一電源のフ
ラッシュメモリで、この実施の形態では電源電位VCC お
よび接地電位GND はそれぞれ3.3Vおよび0Vである。この
フラッシュメモリFMはさらに、外部からアドレス信号AD
D を受けるアドレスパッド1cを備える。このアドレス信
号は複数ビットを含む。したがって、図1に示されたア
ドレス信号ADD およびアドレスパッド1cは複数個を総称
して示している。
【００１２】さらに、このフラッシュメモリFMは外部か
らチップイネーブル信号/CE 、ライトイネーブル信号/W
E をそれぞれ受けるパッド1dおよび1eを備える。チップ
イネーブル信号/CE はこのフラッシュメモリFMをイネー
ブルにする信号であり、ハイレベルのときはフラッシュ
メモリFMがディスエーブル状態に、ロウレベルのときは
イネーブル状態にあることを示す。また、ライトイネー
ブル信号/WE はこのフラッシュメモリFMのプログラム、
イレーズおよびテストを指示するための信号であり、ロ
ウレベルのときプログラム、イレーズまたはテストが指
示されたことを示す。
らチップイネーブル信号/CE 、ライトイネーブル信号/W
E をそれぞれ受けるパッド1dおよび1eを備える。チップ
イネーブル信号/CE はこのフラッシュメモリFMをイネー
ブルにする信号であり、ハイレベルのときはフラッシュ
メモリFMがディスエーブル状態に、ロウレベルのときは
イネーブル状態にあることを示す。また、ライトイネー
ブル信号/WE はこのフラッシュメモリFMのプログラム、
イレーズおよびテストを指示するための信号であり、ロ
ウレベルのときプログラム、イレーズまたはテストが指
示されたことを示す。
【００１３】さらに、このフラッシュメモリFMは外部か
らアウトプットイネーブル信号/OEを受けるパッド1fを
備える。アウトプットイネーブル信号/OE はフラッシュ
メモリFMの読み出し（リード）動作を指示するための信
号であり、ロウレベルのとき読み出し動作が指示された
ことを示す。さらに、このフラッシュメモリFMは外部と
の間で8 ビットのデータD0-D7 をやり取りするための複
数のデータパッド1gを備える。
らアウトプットイネーブル信号/OEを受けるパッド1fを
備える。アウトプットイネーブル信号/OE はフラッシュ
メモリFMの読み出し（リード）動作を指示するための信
号であり、ロウレベルのとき読み出し動作が指示された
ことを示す。さらに、このフラッシュメモリFMは外部と
の間で8 ビットのデータD0-D7 をやり取りするための複
数のデータパッド1gを備える。
【００１４】さらに、このフラッシュメモリFMはバッフ
ァ回路100 を備える。バッファ回路100 は、外部からパ
ッド1cに入力されるアドレス信号ADD を受け、このアド
レス信号に応答した内部回路のためのアドレス信号ADDi
を出力するアドレスバッファ110 を含む。また、バッフ
ァ回路100 は、外部からパッド1c,1d および1eに入力さ
れるチップイネーブル信号/CE 、ライトイネーブル信号
/WE およびアウトプットイネーブル信号/OE をそれぞれ
受け、これらの信号に応答した内部回路のためのチップ
イネーブル信号/CE 、ライトイネーブル信号/WE および
アウトプットイネーブル信号/OE をそれぞれ出力するCE
バッファ120 、WEバッファ130 およびOEバッファ140 を
含む。さらに、バッファ回路100 は、CEバッファ120 お
よびOEバッファ140 からの内部のチップイネーブル信号
/CE およびアウトプットイネーブル信号/OE を受け、内
部のチップイネーブル信号/CE がイネーブル状態を示す
ロウレベルにされ、内部のアウトプットイネーブル信号
/OE がデータの読み出しを示すロウレベルにされるのに
応答して内部から読み出されたデータDj(j=0-7) をデー
タパッド1gを介して外部に出力するための入出力バッフ
ァ150 を含む。
ァ回路100 を備える。バッファ回路100 は、外部からパ
ッド1cに入力されるアドレス信号ADD を受け、このアド
レス信号に応答した内部回路のためのアドレス信号ADDi
を出力するアドレスバッファ110 を含む。また、バッフ
ァ回路100 は、外部からパッド1c,1d および1eに入力さ
れるチップイネーブル信号/CE 、ライトイネーブル信号
/WE およびアウトプットイネーブル信号/OE をそれぞれ
受け、これらの信号に応答した内部回路のためのチップ
イネーブル信号/CE 、ライトイネーブル信号/WE および
アウトプットイネーブル信号/OE をそれぞれ出力するCE
バッファ120 、WEバッファ130 およびOEバッファ140 を
含む。さらに、バッファ回路100 は、CEバッファ120 お
よびOEバッファ140 からの内部のチップイネーブル信号
/CE およびアウトプットイネーブル信号/OE を受け、内
部のチップイネーブル信号/CE がイネーブル状態を示す
ロウレベルにされ、内部のアウトプットイネーブル信号
/OE がデータの読み出しを示すロウレベルにされるのに
応答して内部から読み出されたデータDj(j=0-7) をデー
タパッド1gを介して外部に出力するための入出力バッフ
ァ150 を含む。
【００１５】入出力バッファ150 は、さらにWEバッファ
130 からの内部のライトイネーブル信号/WE を受け、内
部のチップイネーブル信号/CE がイネーブル状態を示す
ロウレベルにされ、内部のライトイネーブル信号/WE が
プログラム、イレーズまたはテストが指示されたことを
示すロウレベルにされるのに応答して、外部からデータ
パッド1gを介して受けたデータD0-D7 をコマンドデータ
COMjまたはプログラムデータDjとして出力するための回
路でもある。
130 からの内部のライトイネーブル信号/WE を受け、内
部のチップイネーブル信号/CE がイネーブル状態を示す
ロウレベルにされ、内部のライトイネーブル信号/WE が
プログラム、イレーズまたはテストが指示されたことを
示すロウレベルにされるのに応答して、外部からデータ
パッド1gを介して受けたデータD0-D7 をコマンドデータ
COMjまたはプログラムデータDjとして出力するための回
路でもある。
【００１６】フラッシュメモリFMは、さらにCEバッファ
120 、WEバッファ130 およびOEバッファ140 からの内部
のチップイネーブル信号/CE 、ライトイネーブル信号/W
E およびアウトプットイネーブル信号/OE と、入出力バ
ッファ150 からのコマンドデータCOMjとを受け、これら
の信号に応答した制御信号CTRLを出力するCPU(Central
Processing Unit)200 を備える。制御信号CTRLは種々の
制御信号を総称している。また、CPU 200 は、内部のチ
ップイネーブル信号/CE がイネーブル状態を示すロウレ
ベルとされ、内部のライトイネーブル信号/WE がプログ
ラム、イレーズまたはテストが指示されたことを示すロ
ウレベルにされるのに応答して、外部からデータパッド
1gを介して受けたデータD0-D7 をコマンドデータCOMjと
して受け取り、このコマンドデータCOMjに応答して制御
信号CTRLを変化させる。
120 、WEバッファ130 およびOEバッファ140 からの内部
のチップイネーブル信号/CE 、ライトイネーブル信号/W
E およびアウトプットイネーブル信号/OE と、入出力バ
ッファ150 からのコマンドデータCOMjとを受け、これら
の信号に応答した制御信号CTRLを出力するCPU(Central
Processing Unit)200 を備える。制御信号CTRLは種々の
制御信号を総称している。また、CPU 200 は、内部のチ
ップイネーブル信号/CE がイネーブル状態を示すロウレ
ベルとされ、内部のライトイネーブル信号/WE がプログ
ラム、イレーズまたはテストが指示されたことを示すロ
ウレベルにされるのに応答して、外部からデータパッド
1gを介して受けたデータD0-D7 をコマンドデータCOMjと
して受け取り、このコマンドデータCOMjに応答して制御
信号CTRLを変化させる。
【００１７】例えば、CPU 200 は8 ビットのコマンドデ
ータCOMjが41H （16進数の41）を示すとき、つまり、CO
M7,COM6,...,COM0=0,1,0,0,0,0,0,1のときは、制御信号
CTRLがプログラムを指示するようにし、20H を示すと
き、つまり、COM7,COM6,...,COM0=0,0,1,0,0,0,0,0のと
きは、制御信号CTRLがイレーズを指示するようにしてい
る。さらに例えば、CPU 200 はコマンドデータCOMjが81
H を示すとき、つまり、COM7,COM6,...,COM0=1,0,0,0,
0,0,0,1のときは、制御信号CTRLがワード線のロウレベ
ル電位VLを負電位にして読み出し動作をおこなう特殊テ
ストモードを指示するようにしている。
ータCOMjが41H （16進数の41）を示すとき、つまり、CO
M7,COM6,...,COM0=0,1,0,0,0,0,0,1のときは、制御信号
CTRLがプログラムを指示するようにし、20H を示すと
き、つまり、COM7,COM6,...,COM0=0,0,1,0,0,0,0,0のと
きは、制御信号CTRLがイレーズを指示するようにしてい
る。さらに例えば、CPU 200 はコマンドデータCOMjが81
H を示すとき、つまり、COM7,COM6,...,COM0=1,0,0,0,
0,0,0,1のときは、制御信号CTRLがワード線のロウレベ
ル電位VLを負電位にして読み出し動作をおこなう特殊テ
ストモードを指示するようにしている。
【００１８】さらに、フラッシュメモリFMはワード線に
与えるロウレベル電位VLを出力するロウレベル電位付与
回路300 を備える。ロウレベル電位付与回路300 は、ワ
ード線のロウレベル電位VLを負電位にして読み出し動作
をおこなう特殊テストモード時に、外部から負電位を受
けるとワード線に与えるロウレベル電位VLを負電位に
し、外部から負電位を受けていない通常の読み出し動作
時は、ワード線に与えるロウレベル電位VLを接地電位GN
D にする。この実施の形態では負電位は-3.3V である。
与えるロウレベル電位VLを出力するロウレベル電位付与
回路300 を備える。ロウレベル電位付与回路300 は、ワ
ード線のロウレベル電位VLを負電位にして読み出し動作
をおこなう特殊テストモード時に、外部から負電位を受
けるとワード線に与えるロウレベル電位VLを負電位に
し、外部から負電位を受けていない通常の読み出し動作
時は、ワード線に与えるロウレベル電位VLを接地電位GN
D にする。この実施の形態では負電位は-3.3V である。
【００１９】さらに、フラッシュメモリFMは複数行およ
び複数列に配置された複数の不揮発性メモリセル、メモ
リセルの行に対応して設けられる複数のワード線401 お
よびメモリセルの列に対応して設けられる複数のメイン
ビット線402 を含むメモリセルアレイ400 を備える。
び複数列に配置された複数の不揮発性メモリセル、メモ
リセルの行に対応して設けられる複数のワード線401 お
よびメモリセルの列に対応して設けられる複数のメイン
ビット線402 を含むメモリセルアレイ400 を備える。
【００２０】さらに、フラッシュメモリFMは、アドレス
バッファ110 からの内部のアドレス信号ADDi、ロウレベ
ル電位付与回路300 からのロウレベル電位VLおよびCPU
200からの制御信号CTRLを受け、制御信号CTRLが通常の
読み出し動作を指示するとき、メモリセルアレイ400 に
含まれる複数のワード線401 の中からアドレス信号ADDi
に応答するワード線を選択し、そのワード線に電源電位
VCC を与え、非選択のワード線に電源電位VCC よりも低
い接地電位GND とされているロウレベル電位VLを与える
行選択回路500 を備える。
バッファ110 からの内部のアドレス信号ADDi、ロウレベ
ル電位付与回路300 からのロウレベル電位VLおよびCPU
200からの制御信号CTRLを受け、制御信号CTRLが通常の
読み出し動作を指示するとき、メモリセルアレイ400 に
含まれる複数のワード線401 の中からアドレス信号ADDi
に応答するワード線を選択し、そのワード線に電源電位
VCC を与え、非選択のワード線に電源電位VCC よりも低
い接地電位GND とされているロウレベル電位VLを与える
行選択回路500 を備える。
【００２１】この行選択回路500 は、制御信号CTRLが特
殊テストモードを指示するとき、複数のワード線401 の
中からアドレス信号ADDiに応答するワード線を選択し、
そのワード線に電源電位VCC を与え、非選択のワード線
に接地電位GND よりも低い負電位とされているロウレベ
ル電位VLを与える。また、行選択回路500 は制御信号CT
RLがプログラムを指示するとき、アドレス信号ADDiに応
答するワード線に負のプログラムゲート電位VPG （この
実施の形態では-8V ）を与える。さらに、行選択回路50
0 は制御信号CTRLがイレーズを指示するとき、アドレス
信号ADDiに応答するワード線に電源電位VCC よりも高い
昇圧電位VPP （この実施の形態では10V）を与える。行
選択回路500 およびロウレベル電位付与回路300 はワー
ド線電位付与回路に含まれる。
殊テストモードを指示するとき、複数のワード線401 の
中からアドレス信号ADDiに応答するワード線を選択し、
そのワード線に電源電位VCC を与え、非選択のワード線
に接地電位GND よりも低い負電位とされているロウレベ
ル電位VLを与える。また、行選択回路500 は制御信号CT
RLがプログラムを指示するとき、アドレス信号ADDiに応
答するワード線に負のプログラムゲート電位VPG （この
実施の形態では-8V ）を与える。さらに、行選択回路50
0 は制御信号CTRLがイレーズを指示するとき、アドレス
信号ADDiに応答するワード線に電源電位VCC よりも高い
昇圧電位VPP （この実施の形態では10V）を与える。行
選択回路500 およびロウレベル電位付与回路300 はワー
ド線電位付与回路に含まれる。
【００２２】さらに、フラッシュメモリFMは、アドレス
バッファ110 からのアドレス信号ADDiおよびCPU 200 か
らの制御信号CTRLを受け、制御信号CTRLが通常の読み出
し動作および特殊モードを指示するとき、複数のソース
線の電位SLn の中のアドレス信号ADDiに応答したものを
接地電位GND にするソース線電位発生回路600 を備え
る。ソース線電位発生回路600 は、制御信号CTRLがプロ
グラムを指示するとき、複数のソース線の電位SLn をフ
ローティング（オープン）状態とする。また、ソース線
電位発生回路600 は、制御信号CTRLがイレーズを指示す
るとき、複数のソース線の電位SLn の中のアドレス信号
に応答したものを負のイレーズ電位VE（この実施の形態
では-8V ）にする。
バッファ110 からのアドレス信号ADDiおよびCPU 200 か
らの制御信号CTRLを受け、制御信号CTRLが通常の読み出
し動作および特殊モードを指示するとき、複数のソース
線の電位SLn の中のアドレス信号ADDiに応答したものを
接地電位GND にするソース線電位発生回路600 を備え
る。ソース線電位発生回路600 は、制御信号CTRLがプロ
グラムを指示するとき、複数のソース線の電位SLn をフ
ローティング（オープン）状態とする。また、ソース線
電位発生回路600 は、制御信号CTRLがイレーズを指示す
るとき、複数のソース線の電位SLn の中のアドレス信号
に応答したものを負のイレーズ電位VE（この実施の形態
では-8V ）にする。
【００２３】さらに、フラッシュメモリFMは、アドレス
バッファ110 からのアドレス信号ADDiおよびCPU 200 か
らの制御信号CTRLを受け、制御信号CTRLが通常の読み出
し動作および特殊モードを指示するとき、メモリセルア
レイ400 中のメモリセルが形成される複数のウェルの電
位VWn を接地電位GND にするウェル電位発生回路700を
備える。ウェル電位発生回路700 は、制御信号CTRLがプ
ログラムを指示するとき、複数のウェルの電位VWn を接
地電位GND とする。また、ウェル電位発生回路700 は、
制御信号CTRLがイレーズを指示するとき、複数のウェル
の電位VWn の中のアドレス信号に応答したものを負のイ
レーズ電位VEにする。
バッファ110 からのアドレス信号ADDiおよびCPU 200 か
らの制御信号CTRLを受け、制御信号CTRLが通常の読み出
し動作および特殊モードを指示するとき、メモリセルア
レイ400 中のメモリセルが形成される複数のウェルの電
位VWn を接地電位GND にするウェル電位発生回路700を
備える。ウェル電位発生回路700 は、制御信号CTRLがプ
ログラムを指示するとき、複数のウェルの電位VWn を接
地電位GND とする。また、ウェル電位発生回路700 は、
制御信号CTRLがイレーズを指示するとき、複数のウェル
の電位VWn の中のアドレス信号に応答したものを負のイ
レーズ電位VEにする。
【００２４】さらに、フラッシュメモリFMは、アドレス
バッファ110 からのアドレス信号ADDiおよびCPU 200 か
らの制御信号CTRLを受け、制御信号CTRLが通常の読み出
し動作および特殊モードを指示するとき、メモリセルア
レイ400 中の複数のメインビット線402 のうち、アドレ
ス信号ADDiに応答したものに読み出し電位VR（この実施
の形態では1V）を与え、メインビット線に電流が流れる
か否かに応じてハイレベルまたはロウレベルになるデー
タDjを出力する列選択回路およびセンスアンプ回路800
を備える。列選択回路およびセンスアンプ回路800 は、
制御信号CTRLがプログラムを指示するとき、複数のメイ
ンビット線402 のうちアドレス信号ADDiおよびデータDj
のうちハイレベルのデータに応答したものにプログラム
ドレイン電位VPD （この実施の形態では6V）を与える。
また、列選択回路およびセンスアンプ回路800 は、制御
信号CTRLがイレーズを指示するとき、複数のメインビッ
ト線402 の電位MBLmをフローティング（オープン）状態
にする。
バッファ110 からのアドレス信号ADDiおよびCPU 200 か
らの制御信号CTRLを受け、制御信号CTRLが通常の読み出
し動作および特殊モードを指示するとき、メモリセルア
レイ400 中の複数のメインビット線402 のうち、アドレ
ス信号ADDiに応答したものに読み出し電位VR（この実施
の形態では1V）を与え、メインビット線に電流が流れる
か否かに応じてハイレベルまたはロウレベルになるデー
タDjを出力する列選択回路およびセンスアンプ回路800
を備える。列選択回路およびセンスアンプ回路800 は、
制御信号CTRLがプログラムを指示するとき、複数のメイ
ンビット線402 のうちアドレス信号ADDiおよびデータDj
のうちハイレベルのデータに応答したものにプログラム
ドレイン電位VPD （この実施の形態では6V）を与える。
また、列選択回路およびセンスアンプ回路800 は、制御
信号CTRLがイレーズを指示するとき、複数のメインビッ
ト線402 の電位MBLmをフローティング（オープン）状態
にする。
【００２５】次に、図2 に基づきCPU 200 の一部の回路
について説明する。図2 を参照して、CPU 200 は内部の
チップイネーブル信号/CE 、ライトイネーブル信号/WE
およびコマンドデータCOM0-COM7 に応答して制御信号CT
RLに含まれる特殊テストモード信号TEを出力するための
特殊テストモード検知回路210 を含む。この特殊テスト
モード検知回路210 は動作サイクルの最初にチップイネ
ーブル信号/CE およびライトイネーブル信号/WE が共に
ロウレベルとされると、入出力バッファ150 に与えられ
るデータD0-D7 をコマンドデータCOM0-COM7 と判断し、
このコマンドデータが特殊テストモードを指示する81H
とされたのを検知して特殊テストモード信号TEを特殊テ
ストモードに設定されたことを示すハイレベルにする。
について説明する。図2 を参照して、CPU 200 は内部の
チップイネーブル信号/CE 、ライトイネーブル信号/WE
およびコマンドデータCOM0-COM7 に応答して制御信号CT
RLに含まれる特殊テストモード信号TEを出力するための
特殊テストモード検知回路210 を含む。この特殊テスト
モード検知回路210 は動作サイクルの最初にチップイネ
ーブル信号/CE およびライトイネーブル信号/WE が共に
ロウレベルとされると、入出力バッファ150 に与えられ
るデータD0-D7 をコマンドデータCOM0-COM7 と判断し、
このコマンドデータが特殊テストモードを指示する81H
とされたのを検知して特殊テストモード信号TEを特殊テ
ストモードに設定されたことを示すハイレベルにする。
【００２６】次に、図3 に基づき行選択回路500 につい
て説明する。図3 を参照して、行選択回路500 は電源電
位VCC が与えられる電位線501 およびロウレベル電位VL
が与えられる電位線502 を含む。また、行選択回路500
は、アドレス信号ADDiをデコードして電源電位VCC と接
地電位GND との間の振幅を有する行デコード信号X0,X 1,
X2,X3,... を出力する行デコーダ510 を含む。行デコー
ダ510 はアドレス信号ADDiのうち2 ビットに応答して、
4 つの行デコード信号のうちの1 つを電源電位VCC と
し、残りの3 つを接地電位GND にする単位デコーダ511
を複数含む。また、行デコーダ510 はアドレス信号ADDi
に応答したものが選択を指示するハイレベルとされる複
数のゲート選択信号SG0,SG1,SG2,... を発生する。
て説明する。図3 を参照して、行選択回路500 は電源電
位VCC が与えられる電位線501 およびロウレベル電位VL
が与えられる電位線502 を含む。また、行選択回路500
は、アドレス信号ADDiをデコードして電源電位VCC と接
地電位GND との間の振幅を有する行デコード信号X0,X 1,
X2,X3,... を出力する行デコーダ510 を含む。行デコー
ダ510 はアドレス信号ADDiのうち2 ビットに応答して、
4 つの行デコード信号のうちの1 つを電源電位VCC と
し、残りの3 つを接地電位GND にする単位デコーダ511
を複数含む。また、行デコーダ510 はアドレス信号ADDi
に応答したものが選択を指示するハイレベルとされる複
数のゲート選択信号SG0,SG1,SG2,... を発生する。
【００２７】さらに、行選択回路500 は、電位線501 お
よび502 に接続され、行デコード信号X0,X1,X2,X3,...
に応答して選択されたワード線401 の電位を電位線501
の電位に、非選択のワード線401 の電位を電位線502 の
電位にするワード線ドライブ回路520 を含む。さらに、
行選択回路500 は、アドレス信号ADDiおよび特殊テスト
モード信号TEを受け、これらの信号に応答してレベルシ
フト信号/LS を発生するレベルシフト信号発生回路530
を含む。レベルシフト信号発生回路530 は、特殊テスト
モード信号TEが特殊テストモードに設定されたことを示
すハイレベルになると、アドレス信号ADDiの変化を検知
して、この変化から所定時間経過後にレベルシフト信号
/LS をレベルシフトを指示するロウレベルに変化させ
る。
よび502 に接続され、行デコード信号X0,X1,X2,X3,...
に応答して選択されたワード線401 の電位を電位線501
の電位に、非選択のワード線401 の電位を電位線502 の
電位にするワード線ドライブ回路520 を含む。さらに、
行選択回路500 は、アドレス信号ADDiおよび特殊テスト
モード信号TEを受け、これらの信号に応答してレベルシ
フト信号/LS を発生するレベルシフト信号発生回路530
を含む。レベルシフト信号発生回路530 は、特殊テスト
モード信号TEが特殊テストモードに設定されたことを示
すハイレベルになると、アドレス信号ADDiの変化を検知
して、この変化から所定時間経過後にレベルシフト信号
/LS をレベルシフトを指示するロウレベルに変化させ
る。
【００２８】次に、図4 に基づきワード線ドライブ回路
520 について説明する。図4 を参照して、ワード線ドラ
イブ回路520 は複数のワード線401 に対応して設けられ
る複数のワード線ドライバWDを含む。各ワード線ドライ
バWDは、電位線501 の電位を受けると共に電位線502 に
接続され、デコード信号X0,X1,X2,X3,... に応答して電
位線501 の電位と電位線502 の電位の間の振幅を有する
ドライブ信号DSt を出力するドライブ信号発生回路521
を含む。また、各ワード線ドライバWDは、電位線501 お
よび502 から電位を受けて駆動し、対応のドライブ信号
DSt が電位線502 の電位になるのに応答して対応のワー
ド線401 の電位を電位線501 の電位にし、対応のドライ
ブ信号DSt が電位線501 の電位になるのに応答して対応
のワード線401 の電位を電位線502 の電位にするゲート
回路522 を含む。
520 について説明する。図4 を参照して、ワード線ドラ
イブ回路520 は複数のワード線401 に対応して設けられ
る複数のワード線ドライバWDを含む。各ワード線ドライ
バWDは、電位線501 の電位を受けると共に電位線502 に
接続され、デコード信号X0,X1,X2,X3,... に応答して電
位線501 の電位と電位線502 の電位の間の振幅を有する
ドライブ信号DSt を出力するドライブ信号発生回路521
を含む。また、各ワード線ドライバWDは、電位線501 お
よび502 から電位を受けて駆動し、対応のドライブ信号
DSt が電位線502 の電位になるのに応答して対応のワー
ド線401 の電位を電位線501 の電位にし、対応のドライ
ブ信号DSt が電位線501 の電位になるのに応答して対応
のワード線401 の電位を電位線502 の電位にするゲート
回路522 を含む。
【００２９】また、ドライブ信号発生回路521 は、行デ
コード信号Xp(p=0,1,2,3) のうちの1 つと、Xq(q=4,5,
6,7) のうちの1 つと、Xr(r=8,9,10,11) のうちの1 つ
をそれぞれ受けるレベルシフタ521aを含む。また、ドラ
イブ信号発生回路521 は、レベルシフタ521aからのレベ
ルシフトされた行デコード信号Xp,Xq,Xrを受け、これら
が共に電位線501 の電位になると対応のドライブ信号DS
t を電位線502 の電位にするNAND回路521bを含む。レベ
ルシフタ521aはレベルシフト信号発生回路530 からのレ
ベルシフト信号/LS がレベルシフトを指示するロウレベ
ルになるのに応答して対応の行デコード信号Xp,Xq,Xrを
ラッチおよびレベルシフトしてNAND回路521bに与える。
コード信号Xp(p=0,1,2,3) のうちの1 つと、Xq(q=4,5,
6,7) のうちの1 つと、Xr(r=8,9,10,11) のうちの1 つ
をそれぞれ受けるレベルシフタ521aを含む。また、ドラ
イブ信号発生回路521 は、レベルシフタ521aからのレベ
ルシフトされた行デコード信号Xp,Xq,Xrを受け、これら
が共に電位線501 の電位になると対応のドライブ信号DS
t を電位線502 の電位にするNAND回路521bを含む。レベ
ルシフタ521aはレベルシフト信号発生回路530 からのレ
ベルシフト信号/LS がレベルシフトを指示するロウレベ
ルになるのに応答して対応の行デコード信号Xp,Xq,Xrを
ラッチおよびレベルシフトしてNAND回路521bに与える。
【００３０】次に、図5 に基づきレベルシフタ521aにつ
いて説明する。図5 を参照して、レベルシフタ521aは、
レベルシフト信号/LS およびインバータ523 による反転
信号を受け、レベルシフト信号/LS がレベルシフトを指
示するロウレベルになるのに応答して非道通状態となる
トランスファゲートTGを含む。トランスファゲートTGは
P チャネルMOS トランジスタ521aa とN チャネルMOS ト
ランジスタ521ab とを含む。また、レベルシフタ521aは
トランスファゲートTGを介して受けた行デコード信号
Xp,Xq,Xrをラッチおよびレベルシフトするためのラッチ
回路LTを含む。ラッチ回路LTはP チャネルMOS トランジ
スタ521ac,521ad およびN チャネルMOS トランジスタ52
1ae,521af を含む。さらに、レベルシフタ521aはラッチ
回路はインバータINV を含む。インバータINV はP チャ
ネルMOS トランジスタ521ag およびN チャネルMOS トラ
ンジスタ521ah を含む。
いて説明する。図5 を参照して、レベルシフタ521aは、
レベルシフト信号/LS およびインバータ523 による反転
信号を受け、レベルシフト信号/LS がレベルシフトを指
示するロウレベルになるのに応答して非道通状態となる
トランスファゲートTGを含む。トランスファゲートTGは
P チャネルMOS トランジスタ521aa とN チャネルMOS ト
ランジスタ521ab とを含む。また、レベルシフタ521aは
トランスファゲートTGを介して受けた行デコード信号
Xp,Xq,Xrをラッチおよびレベルシフトするためのラッチ
回路LTを含む。ラッチ回路LTはP チャネルMOS トランジ
スタ521ac,521ad およびN チャネルMOS トランジスタ52
1ae,521af を含む。さらに、レベルシフタ521aはラッチ
回路はインバータINV を含む。インバータINV はP チャ
ネルMOS トランジスタ521ag およびN チャネルMOS トラ
ンジスタ521ah を含む。
【００３１】次に、図6 に基づきワード線ドライバWDに
含まれるNAND回路521bについて説明する。NAND回路521b
は行デコード信号Xpを受けるP チャネルMOS トランジス
タ521ba およびN チャネルMOS トランジスタ521bd を含
む。また、NAND回路521bは行デコード信号Xqを受けるP
チャネルMOS トランジスタ521bb およびN チャネルMOS
トランジスタ521be を含む。さらに、NAND回路521bは行
デコード信号Xrを受けるP チャネルMOS トランジスタ52
1bc およびN チャネルMOS トランジスタ521bfを含む。
含まれるNAND回路521bについて説明する。NAND回路521b
は行デコード信号Xpを受けるP チャネルMOS トランジス
タ521ba およびN チャネルMOS トランジスタ521bd を含
む。また、NAND回路521bは行デコード信号Xqを受けるP
チャネルMOS トランジスタ521bb およびN チャネルMOS
トランジスタ521be を含む。さらに、NAND回路521bは行
デコード信号Xrを受けるP チャネルMOS トランジスタ52
1bc およびN チャネルMOS トランジスタ521bfを含む。
【００３２】次に、図7 に基づきワード線ドライバWDに
含まれるゲート回路522 について説明する。ゲート回路
522 は電位線501 とワード線401 の間に接続され、対応
のドライブ信号DSt が電位線502 の電位になるのに応答
して導通するP チャネルMOSトランジスタ522aおよび電
位線502 とワード線401 の間に接続され、対応のドライ
ブ信号DSt が電位線501 の電位になるのに応答して導通
するN チャネルMOS トランジスタ522bを含む。
含まれるゲート回路522 について説明する。ゲート回路
522 は電位線501 とワード線401 の間に接続され、対応
のドライブ信号DSt が電位線502 の電位になるのに応答
して導通するP チャネルMOSトランジスタ522aおよび電
位線502 とワード線401 の間に接続され、対応のドライ
ブ信号DSt が電位線501 の電位になるのに応答して導通
するN チャネルMOS トランジスタ522bを含む。
【００３３】次に、図8 に基づきロウレベル電位付与回
路300 について説明する。ロウレベル電位付与回路300
は、特殊テストモード時に接地電位GND よりも低い負電
位が外部から印加されるパッド310 を含む。また、ロウ
レベル電位付与回路300 は、パッド310 に負電位が印加
されるとパッド310 を電位線502 と導通させ、通常の読
み出し動作時は接地電位GND を電位線502 に与えるロウ
レベル切換回路320 を含む。パッド310 はロウレベル切
換回路320 を介して電位線502 に接続される。ロウレベ
ル切換回路320 はパッド310 と電位線502 との間に接続
され、ゲートが接地パッド1bに与えられた接地電位GND
を供給する接地電位ノード10b に接続され、バックゲー
トが電位線502 に接続されるN チャネルMOS トランジス
タ321 を含む。また、ロウレベル切換回路320 は接地電
位ノード10b と電位線502 の間に接続され、ゲートがパ
ッド310 に接続され、バックゲートが電位線502 に接続
されるN チャネルMOS トランジスタ322 を含む。さら
に、ロウレベル切換回路320はN チャネルMOS トランジ
スタ322 のゲートを充電するための充電回路323 を含
む。充電回路323 は電源パッド1aに与えられた電源電位
VCC を供給する電源電位ノードとN チャネルMOS トラン
ジスタ322 のゲートとの間に接続される高抵抗値を有す
る抵抗素子323aを含む。
路300 について説明する。ロウレベル電位付与回路300
は、特殊テストモード時に接地電位GND よりも低い負電
位が外部から印加されるパッド310 を含む。また、ロウ
レベル電位付与回路300 は、パッド310 に負電位が印加
されるとパッド310 を電位線502 と導通させ、通常の読
み出し動作時は接地電位GND を電位線502 に与えるロウ
レベル切換回路320 を含む。パッド310 はロウレベル切
換回路320 を介して電位線502 に接続される。ロウレベ
ル切換回路320 はパッド310 と電位線502 との間に接続
され、ゲートが接地パッド1bに与えられた接地電位GND
を供給する接地電位ノード10b に接続され、バックゲー
トが電位線502 に接続されるN チャネルMOS トランジス
タ321 を含む。また、ロウレベル切換回路320 は接地電
位ノード10b と電位線502 の間に接続され、ゲートがパ
ッド310 に接続され、バックゲートが電位線502 に接続
されるN チャネルMOS トランジスタ322 を含む。さら
に、ロウレベル切換回路320はN チャネルMOS トランジ
スタ322 のゲートを充電するための充電回路323 を含
む。充電回路323 は電源パッド1aに与えられた電源電位
VCC を供給する電源電位ノードとN チャネルMOS トラン
ジスタ322 のゲートとの間に接続される高抵抗値を有す
る抵抗素子323aを含む。
【００３４】通常の読み出し動作時などのパッド310 に
負電位が与えられていない場合、NチャネルMOS トラン
ジスタ322 のゲート電位は充電回路323 により電源電位
VCCまで上昇し、このN チャネルMOS トランジスタ322
は導通状態となり、電位線502 と接地電位ノード10b と
がこのN チャネルMOS トランジスタ322 を介して導通
し、電位線502 の電位VLは接地電位GND となる。また、
特殊テストモード時にパッド310 に負電位が印加される
と、抵抗素子323aは高抵抗値を有するので、充電回路32
3 がN チャネルMOS トランジスタ322 のゲートを充電す
るよりも、パッド310 から放電するほうが大きく、N チ
ャネルMOS トランジスタ322 のゲート電位は負電位とな
る。N チャネルMOS トランジスタ321 のソース電位も負
電位となり、ゲートは接地電位GND となっているのでゲ
ート- ソース間の電圧がN チャネルMOS トランジスタ32
1 のしきい値電圧よりも大きければ、N チャネルMOS ト
ランジスタ321 は導通状態となり、電位線502 とパッド
310 とがこのN チャネルMOSトランジスタ321 を介して
導通し、電位線502 の電位VLは負電位となる。
負電位が与えられていない場合、NチャネルMOS トラン
ジスタ322 のゲート電位は充電回路323 により電源電位
VCCまで上昇し、このN チャネルMOS トランジスタ322
は導通状態となり、電位線502 と接地電位ノード10b と
がこのN チャネルMOS トランジスタ322 を介して導通
し、電位線502 の電位VLは接地電位GND となる。また、
特殊テストモード時にパッド310 に負電位が印加される
と、抵抗素子323aは高抵抗値を有するので、充電回路32
3 がN チャネルMOS トランジスタ322 のゲートを充電す
るよりも、パッド310 から放電するほうが大きく、N チ
ャネルMOS トランジスタ322 のゲート電位は負電位とな
る。N チャネルMOS トランジスタ321 のソース電位も負
電位となり、ゲートは接地電位GND となっているのでゲ
ート- ソース間の電圧がN チャネルMOS トランジスタ32
1 のしきい値電圧よりも大きければ、N チャネルMOS ト
ランジスタ321 は導通状態となり、電位線502 とパッド
310 とがこのN チャネルMOSトランジスタ321 を介して
導通し、電位線502 の電位VLは負電位となる。
【００３５】次に図9 に基づきメモリセルアレイ400 に
ついて説明する。図9 を参照して、メモリセルアレイ40
0 は複数のワード線401 、ワード線401 と交差して配置
される複数のメインビット線402 、およびワード線401
と交差して配置され、対応のメインビット線402 に選択
ゲート405 を介して接続されるサブビット線403 を含
む。また、メモリセルアレイ400 はサブビット線403 と
ワード線401 の交点に対応して設けられる複数の不揮発
性メモリセル404 を含む。不揮発性メモリセル404 のそ
れぞれは、対応するサブビット線403 に接続されるドレ
イン、ソース線406 に接続されるソース、フローティン
グゲート、および対応のワード線401 に接続されるコン
トロールゲートを有する。プログラム時、通常の読み出
し時および特殊テストモードでの読み出し時は、アドレ
ス信号ADD に応答して指定され選択されるメモリセル40
1 が接続されたサブビット線403 が対応のメインビット
線402 と選択ゲート405 を通じて導通するように選択ゲ
ート405 はゲート選択信号SG0,SG1,... により制御され
る。
ついて説明する。図9 を参照して、メモリセルアレイ40
0 は複数のワード線401 、ワード線401 と交差して配置
される複数のメインビット線402 、およびワード線401
と交差して配置され、対応のメインビット線402 に選択
ゲート405 を介して接続されるサブビット線403 を含
む。また、メモリセルアレイ400 はサブビット線403 と
ワード線401 の交点に対応して設けられる複数の不揮発
性メモリセル404 を含む。不揮発性メモリセル404 のそ
れぞれは、対応するサブビット線403 に接続されるドレ
イン、ソース線406 に接続されるソース、フローティン
グゲート、および対応のワード線401 に接続されるコン
トロールゲートを有する。プログラム時、通常の読み出
し時および特殊テストモードでの読み出し時は、アドレ
ス信号ADD に応答して指定され選択されるメモリセル40
1 が接続されたサブビット線403 が対応のメインビット
線402 と選択ゲート405 を通じて導通するように選択ゲ
ート405 はゲート選択信号SG0,SG1,... により制御され
る。
【００３６】次に図10に基づき列選択回路およびセンス
アンプ800 について説明する。図10を参照して、列選択
回路およびセンスアンプ800 は複数のメインビット線40
2 と対応のセンスアンプ830 の間に接続される複数の列
選択ゲート810 を含む。また、列選択回路およびセンス
アンプ800 は、制御信号CTRLがプログラム、通常の読み
出し動作または特殊テストモードを示すのに応答してア
ドレス信号ADDiに応答する列選択ゲート810 を導通状態
にする列デコーダ820 を含む。さらに、列選択回路およ
びセンスアンプ800 は、通常の読み出し動作時および特
殊テストモード時は列選択ゲート810 を介して接続され
るメインビット線402 に読み出し電位を与えてメインビ
ット線402 に電流が流れればハイレベルとなり、流れな
ければロウレベルの信号を出力する複数のセンスアンプ
830 を含む。さらに、列選択回路およびセンスアンプ80
0 は、制御信号CTRLが通常の読み出し動作および特殊テ
ストモードを示すとき、複数のセンスアンプ830 からの
出力信号のうち、アドレス信号ADDiに応答した8 ビット
をデータD0-D7 として出力する出力回路840 を含む。
アンプ800 について説明する。図10を参照して、列選択
回路およびセンスアンプ800 は複数のメインビット線40
2 と対応のセンスアンプ830 の間に接続される複数の列
選択ゲート810 を含む。また、列選択回路およびセンス
アンプ800 は、制御信号CTRLがプログラム、通常の読み
出し動作または特殊テストモードを示すのに応答してア
ドレス信号ADDiに応答する列選択ゲート810 を導通状態
にする列デコーダ820 を含む。さらに、列選択回路およ
びセンスアンプ800 は、通常の読み出し動作時および特
殊テストモード時は列選択ゲート810 を介して接続され
るメインビット線402 に読み出し電位を与えてメインビ
ット線402 に電流が流れればハイレベルとなり、流れな
ければロウレベルの信号を出力する複数のセンスアンプ
830 を含む。さらに、列選択回路およびセンスアンプ80
0 は、制御信号CTRLが通常の読み出し動作および特殊テ
ストモードを示すとき、複数のセンスアンプ830 からの
出力信号のうち、アドレス信号ADDiに応答した8 ビット
をデータD0-D7 として出力する出力回路840 を含む。
【００３７】次に図11および12に基づきメモリセルアレ
イ400 が形成された半導体基板の断面構造について説明
する。図11はメインビット線402 に沿った方向の断面を
示している。図11を参照して、メモリセル404 はP ウェ
ルPWに形成される。P ウェルPWは半導体基板SUB の主表
面に形成され、N ウェルNWにより半導体基板SUB 基礎部
分とは電気的に離隔されている。ウェル電位発生回路70
0 から発生されるウェル電位VWn は、P ウェルPWに与え
られる。素子分離絶縁膜IFは隣接したサブビット線403
に接続されるメモリセル404 と離隔するために半導体基
板SUB の主表面に形成される。
イ400 が形成された半導体基板の断面構造について説明
する。図11はメインビット線402 に沿った方向の断面を
示している。図11を参照して、メモリセル404 はP ウェ
ルPWに形成される。P ウェルPWは半導体基板SUB の主表
面に形成され、N ウェルNWにより半導体基板SUB 基礎部
分とは電気的に離隔されている。ウェル電位発生回路70
0 から発生されるウェル電位VWn は、P ウェルPWに与え
られる。素子分離絶縁膜IFは隣接したサブビット線403
に接続されるメモリセル404 と離隔するために半導体基
板SUB の主表面に形成される。
【００３８】メモリセル404 はP ウェルPWの表面に形成
されるN 型半導体領域からなるドレイン404a、P ウェル
PWの表面にドレイン404aと離隔して形成されるN 型半導
体領域からなるソース404b、ドレイン404aおよびソース
404bで挟まれたチャネル領域にゲート絶縁膜404cを介し
て対向して形成されるフローティングゲート404d、およ
びフローティングゲート404d上に絶縁膜404eを介して対
向して形成されるコントロールゲート404fを含む。同一
のサブビット線403 に接続されるメモリセル404 のうち
隣接したものはドレイン404aまたはソース404bを共有し
ている。ワード線401 の電位WLk は対応のコントロール
ゲート404fに与えられる。また、ソース線406 の電位SL
n は対応のソース404bに与えられる。
されるN 型半導体領域からなるドレイン404a、P ウェル
PWの表面にドレイン404aと離隔して形成されるN 型半導
体領域からなるソース404b、ドレイン404aおよびソース
404bで挟まれたチャネル領域にゲート絶縁膜404cを介し
て対向して形成されるフローティングゲート404d、およ
びフローティングゲート404d上に絶縁膜404eを介して対
向して形成されるコントロールゲート404fを含む。同一
のサブビット線403 に接続されるメモリセル404 のうち
隣接したものはドレイン404aまたはソース404bを共有し
ている。ワード線401 の電位WLk は対応のコントロール
ゲート404fに与えられる。また、ソース線406 の電位SL
n は対応のソース404bに与えられる。
【００３９】選択ゲート405 はP ウェルPWの表面に形成
されるN 型半導体領域からなる一方のソース／ドレイン
405a、P ウェルPWの表面に形成されるN 型半導体領域か
らなる他方のソース／ドレイン405b、一方および他方の
ソース／ドレイン405aおよび405bで挟まれるチャネル領
域にゲート絶縁膜405cを介して対向して形成されるフロ
ーティングゲート405d、およびフローティングゲート40
5d上に絶縁膜405eを介して対向して形成されるコントロ
ールゲート405fを含む。コントロールゲート405fは対応
のゲート選択信号SGy を受ける。選択ゲート405 はデー
タを記憶させる必要がないため、フローティングゲート
405dは必要ないが、メモリセル404 と同じ製造工程で形
成されるため、フローティングゲート405dもあわせて形
成されている。また、選択ゲート405 の一方のソース／
ドレイン405aは隣接したメモリセル404 のドレイン404a
と共有されている。さらに、隣接した選択ゲート405 の
他方のソース／ドレイン405bは共有されている。
されるN 型半導体領域からなる一方のソース／ドレイン
405a、P ウェルPWの表面に形成されるN 型半導体領域か
らなる他方のソース／ドレイン405b、一方および他方の
ソース／ドレイン405aおよび405bで挟まれるチャネル領
域にゲート絶縁膜405cを介して対向して形成されるフロ
ーティングゲート405d、およびフローティングゲート40
5d上に絶縁膜405eを介して対向して形成されるコントロ
ールゲート405fを含む。コントロールゲート405fは対応
のゲート選択信号SGy を受ける。選択ゲート405 はデー
タを記憶させる必要がないため、フローティングゲート
405dは必要ないが、メモリセル404 と同じ製造工程で形
成されるため、フローティングゲート405dもあわせて形
成されている。また、選択ゲート405 の一方のソース／
ドレイン405aは隣接したメモリセル404 のドレイン404a
と共有されている。さらに、隣接した選択ゲート405 の
他方のソース／ドレイン405bは共有されている。
【００４０】絶縁膜410aはメモリセル404 および選択ゲ
ート405 を覆うように形成される。サブビット線403 は
絶縁膜410a上のポリシリコン層によって形成され、絶縁
膜410aに開口されたコンタクトホールを介してメモリセ
ル404 のドレイン404aに接続される。コンタクトパッド
410bはサブビット線403 が形成されるポリシリコン層に
より形成され、選択ゲート405 の他方のソース／ドレイ
ン405bに接続される。絶縁膜410cはサブビット線403 お
よびコンタクトパッド410b上に形成される。メインビッ
ト線402 は絶縁膜410c上の1 層目のアルミニウム層で形
成され、絶縁膜410cに開口されるコンタクトホールを介
してコンタクトパッド410bに接続される。絶縁膜410dは
メインビット線402 上に形成される。信号を伝達した
り、電源電位などの電位を供給するための配線INは絶縁
膜410d上の2 層目のアルミニウム層で形成される。絶縁
膜410eは配線IN上に形成される。
ート405 を覆うように形成される。サブビット線403 は
絶縁膜410a上のポリシリコン層によって形成され、絶縁
膜410aに開口されたコンタクトホールを介してメモリセ
ル404 のドレイン404aに接続される。コンタクトパッド
410bはサブビット線403 が形成されるポリシリコン層に
より形成され、選択ゲート405 の他方のソース／ドレイ
ン405bに接続される。絶縁膜410cはサブビット線403 お
よびコンタクトパッド410b上に形成される。メインビッ
ト線402 は絶縁膜410c上の1 層目のアルミニウム層で形
成され、絶縁膜410cに開口されるコンタクトホールを介
してコンタクトパッド410bに接続される。絶縁膜410dは
メインビット線402 上に形成される。信号を伝達した
り、電源電位などの電位を供給するための配線INは絶縁
膜410d上の2 層目のアルミニウム層で形成される。絶縁
膜410eは配線IN上に形成される。
【００４１】図12はワード線401 に沿った方向の断面を
示している。図12を参照して、ワード線401 の一部がフ
ローティングゲート404dと絶縁膜404eを介して対向して
おり、メモリセル404 のコントロールゲートを兼ねてい
る。
示している。図12を参照して、ワード線401 の一部がフ
ローティングゲート404dと絶縁膜404eを介して対向して
おり、メモリセル404 のコントロールゲートを兼ねてい
る。
【００４２】次に、図13に基づきフラッシュメモリFMの
イレーズ動作を説明する。イレーズはプログラムをおこ
なうのに先だって行われる。図13を参照して、チップイ
ネーブル信号/CE およびライトイネーブル信号/WE がそ
れぞれ時刻t1およびt2でロウレベルにされて再びハイレ
ベルにされると、チップイネーブル信号/CE およびライ
トイネーブル信号/WE のうちの早くハイレベルになった
方のタイミングで（図13ではライトイネーブル信号/WE
の方が早くハイレベルになっているので、時刻t3で）、
フラッシュメモリFMは与えられたデータDjをコマンドデ
ータCOMjとして取り込む。CPU 200 はこのコマンドデー
タCOMjが20H であることを検知すると、イレーズ動作の
指示があったと判断する。そして、フラッシュメモリFM
は時刻t1からt3までと同様にして、本当にイレーズ動作
を行ってもよいか確認のためのデータDjをコマンドデー
タCOMjとして取り込む。CPU 200 は確認のためのコマン
ドデータCOMjがD0H であるとイレーズ動作をおこなって
もよいと判断して制御信号CTRLをイレーズを指示する状
態とする。
イレーズ動作を説明する。イレーズはプログラムをおこ
なうのに先だって行われる。図13を参照して、チップイ
ネーブル信号/CE およびライトイネーブル信号/WE がそ
れぞれ時刻t1およびt2でロウレベルにされて再びハイレ
ベルにされると、チップイネーブル信号/CE およびライ
トイネーブル信号/WE のうちの早くハイレベルになった
方のタイミングで（図13ではライトイネーブル信号/WE
の方が早くハイレベルになっているので、時刻t3で）、
フラッシュメモリFMは与えられたデータDjをコマンドデ
ータCOMjとして取り込む。CPU 200 はこのコマンドデー
タCOMjが20H であることを検知すると、イレーズ動作の
指示があったと判断する。そして、フラッシュメモリFM
は時刻t1からt3までと同様にして、本当にイレーズ動作
を行ってもよいか確認のためのデータDjをコマンドデー
タCOMjとして取り込む。CPU 200 は確認のためのコマン
ドデータCOMjがD0H であるとイレーズ動作をおこなって
もよいと判断して制御信号CTRLをイレーズを指示する状
態とする。
【００４３】この制御信号CTRLがイレーズを指示する状
態とされたのに応答して、ソース線電位発生回路600 は
アドレス信号ADD に応答したソース線406 の電位SLn を
-8Vにする。また、ウェル電位発生回路700 はアドレス
信号ADD に応答したP ウェルPWの電位VWn を-8V にす
る。さらに、行選択回路500 はアドレス信号ADD に応答
したワード線401 の電位WLk を10V にする。これによ
り、アドレス信号ADD に応答したメモリセル404 では、
コントロールゲート404fに10V 、ソース404bに-8V、P
ウェルPWに-8V が与えられる状態となり、ドレイン404a
とソース404bに挟まれたチャネル領域からフローティン
グゲート404dに電子が注入され、メモリセル404 のしき
い値が電源電位VCC よりも高くなる。
態とされたのに応答して、ソース線電位発生回路600 は
アドレス信号ADD に応答したソース線406 の電位SLn を
-8Vにする。また、ウェル電位発生回路700 はアドレス
信号ADD に応答したP ウェルPWの電位VWn を-8V にす
る。さらに、行選択回路500 はアドレス信号ADD に応答
したワード線401 の電位WLk を10V にする。これによ
り、アドレス信号ADD に応答したメモリセル404 では、
コントロールゲート404fに10V 、ソース404bに-8V、P
ウェルPWに-8V が与えられる状態となり、ドレイン404a
とソース404bに挟まれたチャネル領域からフローティン
グゲート404dに電子が注入され、メモリセル404 のしき
い値が電源電位VCC よりも高くなる。
【００４４】次に、図14に基づきフラッシュメモリFMの
プログラム動作を説明する。図14を参照して、まずはイ
レーズ動作と同様にチップイネーブル信号/CE およびラ
イトイネーブル信号/WE がそれぞれ時刻t1およびt2でロ
ウレベルにされて再びハイレベルにされると、チップイ
ネーブル信号/CE およびライトイネーブル信号/WE のう
ちの早くハイレベルになった方のタイミングで（図14で
はライトイネーブル信号/WE の方が早くハイレベルにな
っているので、時刻t3で）、フラッシュメモリFMは与え
られたデータDjをコマンドデータCOMjとして取り込む。
CPU 200 はこのコマンドデータCOMjが41H であることを
検知すると、プログラム動作の指示があったと判断す
る。そして、フラッシュメモリFMは時刻t1からt3までと
同様にして、データDjをプログラムデータとして取り込
む。また、CPU 200 は制御信号CTRLをプログラムを指示
する状態とする。
プログラム動作を説明する。図14を参照して、まずはイ
レーズ動作と同様にチップイネーブル信号/CE およびラ
イトイネーブル信号/WE がそれぞれ時刻t1およびt2でロ
ウレベルにされて再びハイレベルにされると、チップイ
ネーブル信号/CE およびライトイネーブル信号/WE のう
ちの早くハイレベルになった方のタイミングで（図14で
はライトイネーブル信号/WE の方が早くハイレベルにな
っているので、時刻t3で）、フラッシュメモリFMは与え
られたデータDjをコマンドデータCOMjとして取り込む。
CPU 200 はこのコマンドデータCOMjが41H であることを
検知すると、プログラム動作の指示があったと判断す
る。そして、フラッシュメモリFMは時刻t1からt3までと
同様にして、データDjをプログラムデータとして取り込
む。また、CPU 200 は制御信号CTRLをプログラムを指示
する状態とする。
【００４５】制御信号CTRLがプログラムを指示する状態
とされたのに応答して、ソース線電位発生回路600 はソ
ース線406 をオープンとし、ウェル電位発生回路700 は
ウェル電位VWn を接地電位GND とする。また、行選択回
路500 はアドレス信号ADD に応答したワード線401 の電
位WLk を-8V にする。また、行選択回路500 はアドレス
信号ADD に応答するメモリセル404 が接続されるサブビ
ット線403 を対応のメインビット線402 に接続するよう
に対応の選択ゲート405 を導通させる。さらに、列選択
回路およびセンスアンプ800 はデータDjのうちハイレベ
ルのデータをプログラムするメモリセル404 が接続され
るメインビット線402 の電位を6Vにする。これにより、
アドレス信号ADD に応答し、ハイレベルのデータがプロ
グラムされるメモリセル404 では、コントロールゲート
404fに-8V 、ドレイン404aに6Vが与えられる状態とな
り、フローティングゲート404dからドレイン404aに電子
が引き抜かれ、メモリセル404 のしきい値が電源電位V
CC よりも低くなる。ロウレベルのデータがプログラム
されるメモリセル404 では、ドレイン404aに6Vが与えら
れないので、フローティングゲート404dから電子は引き
抜かれず、メモリセル404 のしきい値はイレーズされた
状態のままで、電源電位VCC よりも高いままである。
とされたのに応答して、ソース線電位発生回路600 はソ
ース線406 をオープンとし、ウェル電位発生回路700 は
ウェル電位VWn を接地電位GND とする。また、行選択回
路500 はアドレス信号ADD に応答したワード線401 の電
位WLk を-8V にする。また、行選択回路500 はアドレス
信号ADD に応答するメモリセル404 が接続されるサブビ
ット線403 を対応のメインビット線402 に接続するよう
に対応の選択ゲート405 を導通させる。さらに、列選択
回路およびセンスアンプ800 はデータDjのうちハイレベ
ルのデータをプログラムするメモリセル404 が接続され
るメインビット線402 の電位を6Vにする。これにより、
アドレス信号ADD に応答し、ハイレベルのデータがプロ
グラムされるメモリセル404 では、コントロールゲート
404fに-8V 、ドレイン404aに6Vが与えられる状態とな
り、フローティングゲート404dからドレイン404aに電子
が引き抜かれ、メモリセル404 のしきい値が電源電位V
CC よりも低くなる。ロウレベルのデータがプログラム
されるメモリセル404 では、ドレイン404aに6Vが与えら
れないので、フローティングゲート404dから電子は引き
抜かれず、メモリセル404 のしきい値はイレーズされた
状態のままで、電源電位VCC よりも高いままである。
【００４６】次に、図15に基づきフラッシュメモリFMの
通常の読み出し動作を説明する。図15を参照して、チッ
プイネーブル信号/CE が時刻t1でハイレベルにされて所
定の時間が経過してもライトイネーブル信号/WE がハイ
レベルのままであると、CPU200 は通常の読み出し動作
の指示があったと判断し、制御信号CTRLを通常の読み出
し動作を指示する状態とする。制御信号CTRLが通常の読
み出し動作を指示する状態とされたのに応答して、ソー
ス線電位発生回路600 はアドレス信号ADD に応答したソ
ース線406 の電位SLn を接地電位GND にし、ウェル電位
発生回路700 はウェル電位VWn を接地電位GND にする。
通常の読み出し動作時はロウレベル電位付与回路300 か
ら電位線502 に与えられるロウレベル電位VLは接地電位
GND で、電位線501 には電源電位VCC が与えられている
ので、行選択回路500 のワード線ドライバWD中のNAND回
路521bのうち、入力される行デコード信号Xp,Xq,Xrが全
てハイレベルとなったものが対応のドライブ信号DSt を
接地電位GND にし、これを受けるゲート回路522 が対応
のワード線401 の電位WLk を電源電位VCC にし、他のワ
ード線ドライバWDのゲート回路522 は対応のワード線40
1 の電位WLk を接地電位GND にする。また、行選択回路
500 はアドレス信号ADD に応答するメモリセル404 が接
続されるサブビット線403 を対応のメインビット線402
に接続するように対応の選択ゲート405 を導通させる。
通常の読み出し動作を説明する。図15を参照して、チッ
プイネーブル信号/CE が時刻t1でハイレベルにされて所
定の時間が経過してもライトイネーブル信号/WE がハイ
レベルのままであると、CPU200 は通常の読み出し動作
の指示があったと判断し、制御信号CTRLを通常の読み出
し動作を指示する状態とする。制御信号CTRLが通常の読
み出し動作を指示する状態とされたのに応答して、ソー
ス線電位発生回路600 はアドレス信号ADD に応答したソ
ース線406 の電位SLn を接地電位GND にし、ウェル電位
発生回路700 はウェル電位VWn を接地電位GND にする。
通常の読み出し動作時はロウレベル電位付与回路300 か
ら電位線502 に与えられるロウレベル電位VLは接地電位
GND で、電位線501 には電源電位VCC が与えられている
ので、行選択回路500 のワード線ドライバWD中のNAND回
路521bのうち、入力される行デコード信号Xp,Xq,Xrが全
てハイレベルとなったものが対応のドライブ信号DSt を
接地電位GND にし、これを受けるゲート回路522 が対応
のワード線401 の電位WLk を電源電位VCC にし、他のワ
ード線ドライバWDのゲート回路522 は対応のワード線40
1 の電位WLk を接地電位GND にする。また、行選択回路
500 はアドレス信号ADD に応答するメモリセル404 が接
続されるサブビット線403 を対応のメインビット線402
に接続するように対応の選択ゲート405 を導通させる。
【００４７】さらに、列選択回路およびセンスアンプ80
0 はアドレス信号ADD に応答したメモリセル404 が接続
されるメインビット線402 を選択し、選択したメインビ
ット線402 と対応のセンスアンプ830 を接続させる。セ
ンスアンプ830 は選択したメインビット線402 に1Vの電
位を与える。これにより、アドレス信号ADD に応答する
メモリセル404 では、コントロールゲート404fに3.3V、
ドレイン404aに1V、ソース404bに0Vが与えられる状態と
なり、そのメモリセル404 のしきい値電圧が電源電位V
CC よりも低ければ、メモリセル404 は導通状態とな
り、メインビット線402 から選択ゲート405 、サブビッ
ト線403 、ドレイン404a、ソース404b、ソース線406 の
経路で電流が流れる。また、そのメモリセル404 のしき
い値電圧が電源電位VCC よりも高ければ、メモリセル40
4 は非導通状態となり、メインビット線402 には電流が
流れない。
0 はアドレス信号ADD に応答したメモリセル404 が接続
されるメインビット線402 を選択し、選択したメインビ
ット線402 と対応のセンスアンプ830 を接続させる。セ
ンスアンプ830 は選択したメインビット線402 に1Vの電
位を与える。これにより、アドレス信号ADD に応答する
メモリセル404 では、コントロールゲート404fに3.3V、
ドレイン404aに1V、ソース404bに0Vが与えられる状態と
なり、そのメモリセル404 のしきい値電圧が電源電位V
CC よりも低ければ、メモリセル404 は導通状態とな
り、メインビット線402 から選択ゲート405 、サブビッ
ト線403 、ドレイン404a、ソース404b、ソース線406 の
経路で電流が流れる。また、そのメモリセル404 のしき
い値電圧が電源電位VCC よりも高ければ、メモリセル40
4 は非導通状態となり、メインビット線402 には電流が
流れない。
【００４８】センスアンプ830 はメインビット線402 に
流れる電流を検知し、電流が流れるとハイレベル、電流
が流れなければロウレベルとなる出力を出力回路840 に
与える。出力回路840 は複数のセンスアンプ830 の出力
のうちアドレス信号ADD に応答する8 ビットを読み出し
データDjとして入出力バッファ150 に与える。そして、
時刻t2でアウトプットイネーブル信号/OE がロウレベル
になるのに応答して、入出力バッファ150 は列選択回路
およびセンスアンプ800 から受けた読み出しデータDjを
時刻t3で外部に出力する。
流れる電流を検知し、電流が流れるとハイレベル、電流
が流れなければロウレベルとなる出力を出力回路840 に
与える。出力回路840 は複数のセンスアンプ830 の出力
のうちアドレス信号ADD に応答する8 ビットを読み出し
データDjとして入出力バッファ150 に与える。そして、
時刻t2でアウトプットイネーブル信号/OE がロウレベル
になるのに応答して、入出力バッファ150 は列選択回路
およびセンスアンプ800 から受けた読み出しデータDjを
時刻t3で外部に出力する。
【００４９】次に、図16に基づきフラッシュメモリFMの
特殊テストモード動作を説明する。図16を参照して、ま
ずはイレーズ動作およびプログラム動作と同様にチップ
イネーブル信号/CE およびライトイネーブル信号/WE が
それぞれ時刻t1およびt2でロウレベルにされて再びハイ
レベルにされると、チップイネーブル信号/CE およびラ
イトイネーブル信号/WE のうちの早くハイレベルになっ
た方のタイミングで（図16ではライトイネーブル信号/W
E の方が早くハイレベルになっているので、時刻t
3で）、フラッシュメモリFMは与えられたデータDjをコ
マンドデータCOMjとして取り込む。CPU 200 はこのコマ
ンドデータCOMjが81H であることを検知すると、特殊テ
ストモード動作の指示があったと判断し、制御信号CTRL
に含まれる特殊テストモード信号TEをハイレベルとす
る。
特殊テストモード動作を説明する。図16を参照して、ま
ずはイレーズ動作およびプログラム動作と同様にチップ
イネーブル信号/CE およびライトイネーブル信号/WE が
それぞれ時刻t1およびt2でロウレベルにされて再びハイ
レベルにされると、チップイネーブル信号/CE およびラ
イトイネーブル信号/WE のうちの早くハイレベルになっ
た方のタイミングで（図16ではライトイネーブル信号/W
E の方が早くハイレベルになっているので、時刻t
3で）、フラッシュメモリFMは与えられたデータDjをコ
マンドデータCOMjとして取り込む。CPU 200 はこのコマ
ンドデータCOMjが81H であることを検知すると、特殊テ
ストモード動作の指示があったと判断し、制御信号CTRL
に含まれる特殊テストモード信号TEをハイレベルとす
る。
【００５０】さらに、ライトイネーブル信号/WE がハイ
レベルにされたままで、時刻t5でチップイネーブル信号
/CE がロウレベルにされると、CPU 200 は特殊テストモ
ードでの読み出し動作の指示があったと判断し、制御信
号CTRLを特殊テストモード動作を指示する状態とする。
制御信号CTRLが特殊テストモード動作を指示する状態と
されたのに応答して、通常の読み出し時と同様に、ソー
ス線電位発生回路600はアドレス信号ADD に応答したソ
ース線406 の電位SLn を接地電位GND にし、ウェル電位
発生回路700 はウェル電位VWn を接地電位GND にする。
また、行選択回路500 に含まれるレベルシフト信号発生
回路530 は、特殊テストモード信号TEがハイレベルにな
ったのに応答して、アドレス信号ADD が時刻t4で有効ア
ドレスに変化してから所定時間経過後にレベルシフト信
号/LS をロウレベルにする。
レベルにされたままで、時刻t5でチップイネーブル信号
/CE がロウレベルにされると、CPU 200 は特殊テストモ
ードでの読み出し動作の指示があったと判断し、制御信
号CTRLを特殊テストモード動作を指示する状態とする。
制御信号CTRLが特殊テストモード動作を指示する状態と
されたのに応答して、通常の読み出し時と同様に、ソー
ス線電位発生回路600はアドレス信号ADD に応答したソ
ース線406 の電位SLn を接地電位GND にし、ウェル電位
発生回路700 はウェル電位VWn を接地電位GND にする。
また、行選択回路500 に含まれるレベルシフト信号発生
回路530 は、特殊テストモード信号TEがハイレベルにな
ったのに応答して、アドレス信号ADD が時刻t4で有効ア
ドレスに変化してから所定時間経過後にレベルシフト信
号/LS をロウレベルにする。
【００５１】レベルシフト信号/LS がロウレベルになる
のに応答して、ワード線ドライバWDのレベルシフタ521a
に含まれるトランスファゲートTGが非導通状態となる。
この時、既にアドレス信号ADD が時刻t4で有効アドレス
に変化してから所定時間経過しているので、有効アドレ
スを示すアドレス信号ADD の行デコード信号Xp,Xq,Xrが
レベルシフタ521aのラッチ回路LTにラッチされる。この
時点では電位線501 の電位は電源電位VCC に、電位線50
2 の電位は接地電位GND となっているので、ラッチされ
た信号およびインバータINV から出力される信号は電源
電位VCC と接地電位GND の間で振幅している。その後、
ロウレベル電位付与回路300 のパッド310 に-3.3V の負
電位が与えられるので、ロウレベル電位付与回路300 か
ら電位線502 に与えられるロウレベル電位VLは負電位-
3.3V となる。
のに応答して、ワード線ドライバWDのレベルシフタ521a
に含まれるトランスファゲートTGが非導通状態となる。
この時、既にアドレス信号ADD が時刻t4で有効アドレス
に変化してから所定時間経過しているので、有効アドレ
スを示すアドレス信号ADD の行デコード信号Xp,Xq,Xrが
レベルシフタ521aのラッチ回路LTにラッチされる。この
時点では電位線501 の電位は電源電位VCC に、電位線50
2 の電位は接地電位GND となっているので、ラッチされ
た信号およびインバータINV から出力される信号は電源
電位VCC と接地電位GND の間で振幅している。その後、
ロウレベル電位付与回路300 のパッド310 に-3.3V の負
電位が与えられるので、ロウレベル電位付与回路300 か
ら電位線502 に与えられるロウレベル電位VLは負電位-
3.3V となる。
【００５２】すると、ラッチ回路LTにラッチされた信号
およびインバータINV から出力される信号は電源電位V
CC と負電位-3.3V の間で振幅する信号にレベルシフト
される。また、NAND回路521bから出力されるドライブ信
号DSt も電源電位VCC と負電位-3.3V の間の振幅の信号
となる。つまり、アドレス信号ADD に応答して選択され
るワード線401 に対応するロウレベルのドライブ信号DS
t は接地電位GND から負電位-3.3V に変化する。また、
アドレス信号ADD に応答して選択されるワード線401 は
電源電位VCC のままで変化はないが、非選択のワード線
401 の電位WLk は電位線502 の電位が負電位に変化する
のに応答して接地電位GND から負電位-3.3V に変化す
る。さらに、行選択回路500 は通常の読み出し動作と同
様にアドレス信号ADD に応答するメモリセル404 が接続
されるサブビット線403 を対応のメインビット線402 に
接続するように対応の選択ゲート405 を導通させる。
およびインバータINV から出力される信号は電源電位V
CC と負電位-3.3V の間で振幅する信号にレベルシフト
される。また、NAND回路521bから出力されるドライブ信
号DSt も電源電位VCC と負電位-3.3V の間の振幅の信号
となる。つまり、アドレス信号ADD に応答して選択され
るワード線401 に対応するロウレベルのドライブ信号DS
t は接地電位GND から負電位-3.3V に変化する。また、
アドレス信号ADD に応答して選択されるワード線401 は
電源電位VCC のままで変化はないが、非選択のワード線
401 の電位WLk は電位線502 の電位が負電位に変化する
のに応答して接地電位GND から負電位-3.3V に変化す
る。さらに、行選択回路500 は通常の読み出し動作と同
様にアドレス信号ADD に応答するメモリセル404 が接続
されるサブビット線403 を対応のメインビット線402 に
接続するように対応の選択ゲート405 を導通させる。
【００５３】さらに、通常の読み出し動作と同様に列選
択回路およびセンスアンプ800 はアドレス信号ADD に応
答したメモリセル404 が接続されるメインビット線402
を選択し、選択したメインビット線402 と対応のセンス
アンプ830 を接続させ、センスアンプ830 は選択したメ
インビット線402 に1Vの電位を与える。これにより、ア
ドレス信号ADD に応答するメモリセル404 では、コント
ロールゲート404fに3.3V、ドレイン404aに1V、ソース40
4bに0Vが与えられる状態となり、そのメモリセル404 の
しきい値電圧が電源電位VCC よりも低ければ、メモリセ
ル404 は導通状態となり、メインビット線402 から選択
ゲート405 、サブビット線403 、ドレイン404a、ソース
404b、ソース線406 の経路で電流が流れる。また、その
メモリセル404 のしきい値電圧が電源電位VCC よりも高
ければ、メモリセル404 は非導通状態となり、メインビ
ット線402 には電流が流れない。
択回路およびセンスアンプ800 はアドレス信号ADD に応
答したメモリセル404 が接続されるメインビット線402
を選択し、選択したメインビット線402 と対応のセンス
アンプ830 を接続させ、センスアンプ830 は選択したメ
インビット線402 に1Vの電位を与える。これにより、ア
ドレス信号ADD に応答するメモリセル404 では、コント
ロールゲート404fに3.3V、ドレイン404aに1V、ソース40
4bに0Vが与えられる状態となり、そのメモリセル404 の
しきい値電圧が電源電位VCC よりも低ければ、メモリセ
ル404 は導通状態となり、メインビット線402 から選択
ゲート405 、サブビット線403 、ドレイン404a、ソース
404b、ソース線406 の経路で電流が流れる。また、その
メモリセル404 のしきい値電圧が電源電位VCC よりも高
ければ、メモリセル404 は非導通状態となり、メインビ
ット線402 には電流が流れない。
【００５４】センスアンプ830 は通常の読み出し動作時
と同様にメインビット線402 に流れる電流を検知し、電
流が流れるとハイレベル、電流が流れなければロウレベ
ルとなる出力を出力回路840 に与える。出力回路840 は
複数のセンスアンプ830 の出力のうちアドレス信号ADD
に応答する8 ビットを読み出しデータDjとして入出力バ
ッファ150 に与える。そして、時刻t6でアウトプットイ
ネーブル信号/OE がロウレベルになるのに応答して、入
出力バッファ150 は列選択回路およびセンスアンプ800
から受けた読み出しデータDjを時刻t7で外部に出力す
る。
と同様にメインビット線402 に流れる電流を検知し、電
流が流れるとハイレベル、電流が流れなければロウレベ
ルとなる出力を出力回路840 に与える。出力回路840 は
複数のセンスアンプ830 の出力のうちアドレス信号ADD
に応答する8 ビットを読み出しデータDjとして入出力バ
ッファ150 に与える。そして、時刻t6でアウトプットイ
ネーブル信号/OE がロウレベルになるのに応答して、入
出力バッファ150 は列選択回路およびセンスアンプ800
から受けた読み出しデータDjを時刻t7で外部に出力す
る。
【００５５】以上のように、この実施の形態１のフラッ
シュメモリFMでは、非選択のワード線401 の電位を負電
位にするので、プログラム動作時にフローティングゲー
ト404dから電子が引き抜かれ過ぎてしきい値電圧が接地
電位GND よりも低く（例えば-1V に）なってしまった、
つまりオーバープログラムされたメモリセル404 と同じ
サブビット線403 に接続されたメモリセル404 のデータ
を読み出して評価をおこなうことができる。今、仮にあ
るメモリセル404 、例えば図9 のワード線401の電位WL1
をコントロールゲートに受けるいちばん左端のメモリ
セル404 がオーバープログラムによりしきい値電圧が負
になったとし、オーバープログラムされたメモリセル40
4 と同じサブビット線403 に接続される、例えば図9 の
ワード線401 の電位WL0 を受けるいちばん左端のメモリ
セル404 のしきい値電圧は電源電位VCC よりも高く、こ
の高しきい値電圧を有するメモリセル404 から読み出し
をおこなうとする。
シュメモリFMでは、非選択のワード線401 の電位を負電
位にするので、プログラム動作時にフローティングゲー
ト404dから電子が引き抜かれ過ぎてしきい値電圧が接地
電位GND よりも低く（例えば-1V に）なってしまった、
つまりオーバープログラムされたメモリセル404 と同じ
サブビット線403 に接続されたメモリセル404 のデータ
を読み出して評価をおこなうことができる。今、仮にあ
るメモリセル404 、例えば図9 のワード線401の電位WL1
をコントロールゲートに受けるいちばん左端のメモリ
セル404 がオーバープログラムによりしきい値電圧が負
になったとし、オーバープログラムされたメモリセル40
4 と同じサブビット線403 に接続される、例えば図9 の
ワード線401 の電位WL0 を受けるいちばん左端のメモリ
セル404 のしきい値電圧は電源電位VCC よりも高く、こ
の高しきい値電圧を有するメモリセル404 から読み出し
をおこなうとする。
【００５６】ワード線401 の電位WL0 は電源電位VCC と
されるが、読み出しをおこなうメモリセル404 のしきい
値電圧はこの電源電位VCC よりも高いため、このメモリ
セル404 は非導通状態となり、本来ならばメインビット
線402 、選択ゲート405 、サブビット線403 、ソース線
406 の経路で電流は流れない。したがって、本来なら
ば、対応のセンスアンプ830 の出力はハイレベルとなる
はずである。しかし、非選択のワード線401 の電位WL1
が単に接地電位GND であると、オーバープログラムのメ
モリセル404 のしきい値電圧は負であるため、ワード線
401 の電位WL1 が非選択を示す接地電位GND であっても
導通状態となり、メインビット線402 から選択ゲート40
5 、サブビット線403 、オーバープログラムのメモリセ
ル404 のドレイン404a、オーバープログラムのメモリセ
ル404 のソース404b、ソース線406の経路で電流が流れ
る。したがって、非選択のワード線401 の電位WL1 が単
に接地電位GND であると、対応のセンスアンプ830 の出
力は本来ハイレベルになるべきなのに、ロウレベルにな
ってしまう。このような誤読み出しが起きるために、オ
ーバープログラムのメモリセル404 と同じサブビット線
403 に接続されたメモリセル404 の評価が正常にできな
い。
されるが、読み出しをおこなうメモリセル404 のしきい
値電圧はこの電源電位VCC よりも高いため、このメモリ
セル404 は非導通状態となり、本来ならばメインビット
線402 、選択ゲート405 、サブビット線403 、ソース線
406 の経路で電流は流れない。したがって、本来なら
ば、対応のセンスアンプ830 の出力はハイレベルとなる
はずである。しかし、非選択のワード線401 の電位WL1
が単に接地電位GND であると、オーバープログラムのメ
モリセル404 のしきい値電圧は負であるため、ワード線
401 の電位WL1 が非選択を示す接地電位GND であっても
導通状態となり、メインビット線402 から選択ゲート40
5 、サブビット線403 、オーバープログラムのメモリセ
ル404 のドレイン404a、オーバープログラムのメモリセ
ル404 のソース404b、ソース線406の経路で電流が流れ
る。したがって、非選択のワード線401 の電位WL1 が単
に接地電位GND であると、対応のセンスアンプ830 の出
力は本来ハイレベルになるべきなのに、ロウレベルにな
ってしまう。このような誤読み出しが起きるために、オ
ーバープログラムのメモリセル404 と同じサブビット線
403 に接続されたメモリセル404 の評価が正常にできな
い。
【００５７】フラッシュメモリFMの通常の使用において
は、プログラム動作時にオーバープログラムされたメモ
リセル404 を検出し、接地電位GND よりも低くなったし
きい値を電源電位VCC より低く、接地電位よりも高い値
（例えば1V）にするオーバープログラムリカバリーや、
ECC(Error Correction Check) を使用し、誤読み出しを
避けるようになっているが、チップ評価（テストモー
ド）の際などでは、これらの回避策を行わないことも多
い。この実施の形態１では非選択のワード線401の電位
を接地電位GND よりも低い負電位とできるので、オーバ
ープログラムのメモリセル404 は非選択時は非導通状態
とされ、オーバープログラムのメモリセル404 に影響さ
れることなく、同じサブビット線403 に接続されるメモ
リセル404の評価をおこなうことができる。
は、プログラム動作時にオーバープログラムされたメモ
リセル404 を検出し、接地電位GND よりも低くなったし
きい値を電源電位VCC より低く、接地電位よりも高い値
（例えば1V）にするオーバープログラムリカバリーや、
ECC(Error Correction Check) を使用し、誤読み出しを
避けるようになっているが、チップ評価（テストモー
ド）の際などでは、これらの回避策を行わないことも多
い。この実施の形態１では非選択のワード線401の電位
を接地電位GND よりも低い負電位とできるので、オーバ
ープログラムのメモリセル404 は非選択時は非導通状態
とされ、オーバープログラムのメモリセル404 に影響さ
れることなく、同じサブビット線403 に接続されるメモ
リセル404の評価をおこなうことができる。
【００５８】また、非選択のワード線に与える負電位を
外部から与えるようにしたので、負電位を発生する回路
やこれに伴うスイッチングの回路等が不要となり、チッ
プサイズの増大が抑制されている。
外部から与えるようにしたので、負電位を発生する回路
やこれに伴うスイッチングの回路等が不要となり、チッ
プサイズの増大が抑制されている。
【００５９】さらに、ゲート回路522 に入力されるドラ
イブ信号DSt のロウレベルを接地電位GND から負電位に
レベルシフトさせているので、図7 を参照して、ドライ
ブ信号DSt が負電位のとき、電位線502 に負電位が与え
られた場合でも、ゲート回路522 に含まれるN チャネル
MOS トランジスタ522bのゲート- ソース間の電圧は0Vと
なり、このN チャネルMOS トランジスタ522bは非導通状
態となる。このとき、P チャネルMOS トランジスタ522a
は導通状態となっており、ワード線401 には電源電位V
CC が与えられる。ところが、このドライブ信号DSt の
ロウレベルがレベルシフトされずに接地電位GND のまま
だと、ドライブ信号DSt が接地電位GND のとき、電位線
502 に負電位-3.3V が与えられた場合、N チャネルMOS
トランジスタ522bのゲート- ソース間の電圧は3.3Vとな
り、N チャネルMOS トランジスタ522bのしきい値電圧を
超えているので、このN チャネルMOS トランジスタ522b
は導通状態となる。また、このときはP チャネルMOS ト
ランジスタ522aが導通状態となっており、その結果、電
位線501 からP チャネルMOS トランジスタ522aおよびN
チャネルMOS トランジスタ522bを介して電位線502 に貫
通電流が流れることになる。これに対して、この実施の
形態１では上述したようにドライブ信号DSt のロウレベ
ルを接地電位GND から負電位にレベルシフトさせている
ので、貫通電流が生じない。
イブ信号DSt のロウレベルを接地電位GND から負電位に
レベルシフトさせているので、図7 を参照して、ドライ
ブ信号DSt が負電位のとき、電位線502 に負電位が与え
られた場合でも、ゲート回路522 に含まれるN チャネル
MOS トランジスタ522bのゲート- ソース間の電圧は0Vと
なり、このN チャネルMOS トランジスタ522bは非導通状
態となる。このとき、P チャネルMOS トランジスタ522a
は導通状態となっており、ワード線401 には電源電位V
CC が与えられる。ところが、このドライブ信号DSt の
ロウレベルがレベルシフトされずに接地電位GND のまま
だと、ドライブ信号DSt が接地電位GND のとき、電位線
502 に負電位-3.3V が与えられた場合、N チャネルMOS
トランジスタ522bのゲート- ソース間の電圧は3.3Vとな
り、N チャネルMOS トランジスタ522bのしきい値電圧を
超えているので、このN チャネルMOS トランジスタ522b
は導通状態となる。また、このときはP チャネルMOS ト
ランジスタ522aが導通状態となっており、その結果、電
位線501 からP チャネルMOS トランジスタ522aおよびN
チャネルMOS トランジスタ522bを介して電位線502 に貫
通電流が流れることになる。これに対して、この実施の
形態１では上述したようにドライブ信号DSt のロウレベ
ルを接地電位GND から負電位にレベルシフトさせている
ので、貫通電流が生じない。
【００６０】さらに、この実施の形態１では、電位線50
2 に負電位が与えられるときは、レベルシフタ521aのト
ランスファゲートTGを非導通状態としているので、ラッ
チ回路LTにラッチされる信号と、行デコード信号Xp,Xq,
Xrのロウレベルに差が生じても、両信号が衝突すること
がなく、行デコーダ510 から電位線502 に電流が流れ込
むことがない。
2 に負電位が与えられるときは、レベルシフタ521aのト
ランスファゲートTGを非導通状態としているので、ラッ
チ回路LTにラッチされる信号と、行デコード信号Xp,Xq,
Xrのロウレベルに差が生じても、両信号が衝突すること
がなく、行デコーダ510 から電位線502 に電流が流れ込
むことがない。
【００６１】実施の形態２．次に、この発明のもう１つ
の実施の形態であるフラッシュメモリについて、図17に
基づき説明する。この第２の実施の形態が第１の実施の
形態と異なるのは、第１の実施の形態では行選択回路50
0 におけるワード線ドライバWDが電位線501および電位
線502 の電位を受けて駆動していたのに対し、第２の実
施の形態ではワード線ドライバWDが電位線501 に与えら
れる電位以上の電位VP2 および特殊テストモード時に電
位線502 に与えられる負電位以下の電位VN2 を受けて駆
動している点、およびこれに伴いワード線ドライバWDの
回路構成が変更されている点である。以下、この相違点
について説明し、第１の実施の形態と同じ点については
説明を省略する。
の実施の形態であるフラッシュメモリについて、図17に
基づき説明する。この第２の実施の形態が第１の実施の
形態と異なるのは、第１の実施の形態では行選択回路50
0 におけるワード線ドライバWDが電位線501および電位
線502 の電位を受けて駆動していたのに対し、第２の実
施の形態ではワード線ドライバWDが電位線501 に与えら
れる電位以上の電位VP2 および特殊テストモード時に電
位線502 に与えられる負電位以下の電位VN2 を受けて駆
動している点、およびこれに伴いワード線ドライバWDの
回路構成が変更されている点である。以下、この相違点
について説明し、第１の実施の形態と同じ点については
説明を省略する。
【００６２】図17を参照して、行選択回路500 は電源電
位VCC および接地電位GND をもとに電位線501 に与えら
れる電位以上の昇圧電位VP2 を発生する昇圧電位発生回
路540 と、電源電位VCC および接地電位GND をもとに特
殊テストモード時に電位線502 に与えられる負電位以下
の負電位VN2 を発生する負電位発生回路550 を含む。各
ワード線ドライバWDのドライブ信号発生回路521 は昇圧
電位VP2 および負電位VN2 を受けて駆動する。ドライブ
信号発生回路521 は電源電位VCC と接地電位GND の間の
振幅を有する行デコード信号Xp,Xq,Xrに応答し、昇圧電
位VP2 と負電位VN2 の間の振幅を有するドライブ信号DS
t を発生する。また、ドライブ信号発生回路521 は図5
に示されたインバータINV と同じ構成のインバータ521c
および521dを新たに含む。さらに、ゲート回路522 はゲ
ートにインバータ521cの出力を受けるN チャネルMOS ト
ランジスタ522cおよびP チャネルMOS トランジスタ522d
を新たに含む。
位VCC および接地電位GND をもとに電位線501 に与えら
れる電位以上の昇圧電位VP2 を発生する昇圧電位発生回
路540 と、電源電位VCC および接地電位GND をもとに特
殊テストモード時に電位線502 に与えられる負電位以下
の負電位VN2 を発生する負電位発生回路550 を含む。各
ワード線ドライバWDのドライブ信号発生回路521 は昇圧
電位VP2 および負電位VN2 を受けて駆動する。ドライブ
信号発生回路521 は電源電位VCC と接地電位GND の間の
振幅を有する行デコード信号Xp,Xq,Xrに応答し、昇圧電
位VP2 と負電位VN2 の間の振幅を有するドライブ信号DS
t を発生する。また、ドライブ信号発生回路521 は図5
に示されたインバータINV と同じ構成のインバータ521c
および521dを新たに含む。さらに、ゲート回路522 はゲ
ートにインバータ521cの出力を受けるN チャネルMOS ト
ランジスタ522cおよびP チャネルMOS トランジスタ522d
を新たに含む。
【００６３】この第２の実施の形態のフラッシュメモリ
FMにおいても、第１の実施の形態のフラッシュメモリFM
とほぼ同様の動作をし、同様の効果を奏する。
FMにおいても、第１の実施の形態のフラッシュメモリFM
とほぼ同様の動作をし、同様の効果を奏する。
【００６４】
【発明の効果】以上のようにこの発明によれば、しきい
値がワード線の非選択レベルよりも低くされたメモリセ
ルが接続するビット線に接続されている他のメモリセル
の評価を行うことが可能な不揮発性半導体装置を得るこ
とができる。
値がワード線の非選択レベルよりも低くされたメモリセ
ルが接続するビット線に接続されている他のメモリセル
の評価を行うことが可能な不揮発性半導体装置を得るこ
とができる。
【００６５】また、ゲート回路におけるＰチャネル型ド
ライブトランジスタおよびＮチャネル型ドライブトラン
ジスタに生ずる貫通電流が抑制された不揮発性半導体記
憶装置を得ることができる。
ライブトランジスタおよびＮチャネル型ドライブトラン
ジスタに生ずる貫通電流が抑制された不揮発性半導体記
憶装置を得ることができる。
【図１】 この発明の実施の形態１のフラッシュメモリ
を示すブロック図である。
を示すブロック図である。
【図２】 この発明の実施の形態１のフラッシュメモリ
のCPU を示すブロック図である。
のCPU を示すブロック図である。
【図３】 この発明の実施の形態１のフラッシュメモリ
の行選択回路を示すブロック図である。
の行選択回路を示すブロック図である。
【図４】 この発明の実施の形態１のフラッシュメモリ
のワード線ドライブ回路を示す回路図である。
のワード線ドライブ回路を示す回路図である。
【図５】 この発明の実施の形態１のフラッシュメモリ
のレベルシフタ示す回路図である。
のレベルシフタ示す回路図である。
【図６】 この発明の実施の形態１のフラッシュメモリ
のNAND回路を示す回路図である。
のNAND回路を示す回路図である。
【図７】 この発明の実施の形態１のフラッシュメモリ
のゲート回路を示す回路図である。
のゲート回路を示す回路図である。
【図８】 この発明の実施の形態１のフラッシュメモリ
のロウレベル電位付与回路を示す回路図である。
のロウレベル電位付与回路を示す回路図である。
【図９】 この発明の実施の形態１のフラッシュメモリ
のメモリセルアレイを示す回路図である。
のメモリセルアレイを示す回路図である。
【図１０】 この発明の実施の形態１のフラッシュメモ
リの列選択回路およびセンスアンプを示すブロック図で
ある。
リの列選択回路およびセンスアンプを示すブロック図で
ある。
【図１１】 この発明の実施の形態１のフラッシュメモ
リの構造を示す断面図である。
リの構造を示す断面図である。
【図１２】 この発明の実施の形態１のフラッシュメモ
リの構造を示す断面図である。
リの構造を示す断面図である。
【図１３】 この発明の実施の形態１のフラッシュメモ
リのイレーズ動作を示すタイミング図である。
リのイレーズ動作を示すタイミング図である。
【図１４】 この発明の実施の形態１のフラッシュメモ
リのプログラム動作を示すタイミング図である。
リのプログラム動作を示すタイミング図である。
【図１５】 この発明の実施の形態１のフラッシュメモ
リの通常の読み出し動作を示すタイミング図である。
リの通常の読み出し動作を示すタイミング図である。
【図１６】 この発明の実施の形態１のフラッシュメモ
リの特殊テストモード動作を示すタイミング図である。
リの特殊テストモード動作を示すタイミング図である。
【図１７】 この発明の実施の形態２のフラッシュメモ
リのワード線ドライバを示す回路図である。
リのワード線ドライバを示す回路図である。
FM フラッシュメモリ 300 ロウレベル電位付与回路、 310 パッド、 320 ロ
ウレベル切換回路 321 N チャネルMOS トランジスタ、 322 N チャネルMO
S トランジスタ 323 充電回路 401 ワード線 403 サブビット線 404 メモリセル、 404a ドレイン、 404f コントロ
ールゲート 500 行選択回路、 501 電位線、 502 電位線 510 行デコーダ、 WD ワード線ドライバ 521 ドライブ信号発生回路、 522 ゲート回路 522a P チャネルMOS トランジスタ 522b N チャネルMOS トランジスタ 550 負電位発生回路
ウレベル切換回路 321 N チャネルMOS トランジスタ、 322 N チャネルMO
S トランジスタ 323 充電回路 401 ワード線 403 サブビット線 404 メモリセル、 404a ドレイン、 404f コントロ
ールゲート 500 行選択回路、 501 電位線、 502 電位線 510 行デコーダ、 WD ワード線ドライバ 521 ドライブ信号発生回路、 522 ゲート回路 522a P チャネルMOS トランジスタ 522b N チャネルMOS トランジスタ 550 負電位発生回路
Claims (7)
- 【請求項１】 ビット線、 前記ビット線と交差して設けられる複数のワード線、 前記ビット線と前記複数のワード線の交点に対応して設
けられ、それぞれが前記ビット線に接続されるドレイン
と、対応するワード線に接続されるコントロールゲート
を有する複数の不揮発性メモリセル、および通常の読み
出し動作時は、アドレス信号に応答して前記複数のワー
ド線のなかから選択されるワード線に選択電位を与える
と共に、非選択のワード線に前記選択電位よりも低い非
選択電位を与え、所定のモード時は、前記アドレス信号
に応答して前記複数のワード線のなかから選択されるワ
ード線に前記選択電位を与えると共に、非選択のワード
線に前記非選択電位よりも低い所定電位を与えるための
ワード線電位付与手段を備える不揮発性半導体記憶装
置。 - 【請求項２】 前記ワード線電位付与手段は、 前記選択電位を供給する第１の電位線、 前記非選択電位および前記所定電位を与える第２の電位
線、 前記第１の電位線および前記第２の電位線に接続され、
前記アドレス信号に応答して前記複数のワード線のなか
から選択されるワード線に前記第１の電位線の電位を与
えると共に、非選択のワード線に前記第２の電位線の電
位を与える行選択回路、および前記通常の読み出し動作
時は、前記非選択電位を前記第２の電位線に与えると共
に、前記所定のモード時は、前記所定電位を前記第２の
電位線に与えるロウレベル電位付与回路を含む請求項１
記載の不揮発性半導体記憶装置。 - 【請求項３】 前記ロウレベル電位付与回路は、前記第
２の電位線に接続され、前記所定のモード時に前記所定
電位が外部から印加されるパッドを含む請求項２記載の
不揮発性半導体記憶装置。 - 【請求項４】 前記ロウレベル電位付与回路は、さら
に、前記パッドに前記所定電位が印加されると、前記パ
ッドを前記第２の電位線と導通させ、前記通常の読み出
し動作時は前記非選択電位を前記第２の電位線に与える
ロウレベル切換回路を含み、 前記パッドは前記ロウレベル電位付与回路を介して前記
第２の電位線に接続される請求項３記載の不揮発性半導
体記憶装置。 - 【請求項５】 前記ロウレベル切換回路は、 前記パッドと前記第２の電位線の間に接続され、ゲート
が前記非選択電位を供給する非選択電位ノードに接続さ
れる第１のＮチャネルＭＯＳトランジスタ、 前記非選択電位ノードと前記第２の電位線の間に接続さ
れ、ゲートが前記パッドに接続される第２のＮチャネル
ＭＯＳトランジスタ、および前記第２のＮチャネルＭＯ
Ｓトランジスタのゲートを充電するための充電回路を含
む請求項４記載の不揮発性半導体記憶装置。 - 【請求項６】 前記行選択回路は、 前記アドレス信号をデコードして前記選択電位と前記非
選択電位との間の振幅を有するデコード信号を出力する
デコーダ、および前記複数のワード線に対応して設けら
れ、それぞれが、ハイレベル電位を受けると共に前記第
２の電位線に接続され、前記デコード信号に応答して前
記ハイレベル電位と前記第２の電位線の電位の間の振幅
を有するドライブ信号を出力するドライブ信号発生回路
と、前記第１の電位線と対応のワード線の間に接続さ
れ、前記ドライブ信号が前記第２の電位線の電位になる
のに応答して導通するＰチャネル型ドライブトランジス
タおよび前記第２の電位線と前記対応のワード線の間に
接続され、前記ドライブ信号が前記ハイレベル電位にな
るのに応答して導通するＮチャネル型ドライブトランジ
スタを含むゲート回路とを有する複数のワード線ドライ
バを含む請求項２から請求項５のいずれかに記載の不揮
発性半導体記憶装置。 - 【請求項７】 前記行選択回路は、 前記所定電位以下の負電位を発生する負電位発生回路、 前記アドレス信号をデコードして前記選択電位と前記非
選択電位との間の振幅を有するデコード信号を出力する
デコーダ、および前記複数のワード線に対応して設けら
れ、それぞれが、ハイレベル電位および前記負電位を受
け、前記デコード信号に応答して前記ハイレベル電位と
前記負電位の間の振幅を有するドライブ信号を出力する
ドライブ信号発生回路と、前記第１の電位線と対応のワ
ード線の間に接続され、前記ドライブ信号が前記負電位
になるのに応答して導通するＰチャネル型ドライブトラ
ンジスタおよび前記第２の電位線と前記対応のワード線
の間に接続され、前記ドライブ信号が前記ハイレベル電
位になるのに応答して導通するＮチャネル型ドライブト
ランジスタを含むゲート回路とを有する複数のワード線
ドライバを含む請求項２から請求項５のいずれかに記載
の不揮発性半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP21480797A JPH1166874A (ja) | 1997-08-08 | 1997-08-08 | 不揮発性半導体記憶装置 |
| US09/027,194 US5959890A (en) | 1997-08-08 | 1998-02-20 | Non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21480797A JPH1166874A (ja) | 1997-08-08 | 1997-08-08 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166874A true JPH1166874A (ja) | 1999-03-09 |
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ID=16661857
Family Applications (1)
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|---|---|---|---|
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| JP (1) | JPH1166874A (ja) |
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