JP2002150789A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2002150789A
JP2002150789A JP2000342454A JP2000342454A JP2002150789A JP 2002150789 A JP2002150789 A JP 2002150789A JP 2000342454 A JP2000342454 A JP 2000342454A JP 2000342454 A JP2000342454 A JP 2000342454A JP 2002150789 A JP2002150789 A JP 2002150789A
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Kiichi Makuta
喜一 幕田
Akihiro Fujita
明宏 藤田
Hideo Kasai
秀男 葛西
Masashi Wada
正志 和田
Atsushi Shoji
敦 東海林
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Hitachi Ltd
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Hitachi Ltd
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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  • Semiconductor Memories (AREA)
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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 フラッシュメモリのような電気的に書込み、
消去可能な不揮発性記憶装置において、専用の回路を設
けることなくトリミング情報や置換情報等を記憶する記
憶素子への書込みやベリファイなどを行なうことができ
るようにする。 【解決手段】 選択されたメモリセルに所定の電圧を印
加することでしきい値電圧を変化させしきい値電圧の相
違により情報を記憶する複数のメモリセルからなり、一
部のメモリセルを予備メモリセルとしたメモリアレイを
備えた不揮発性半導体記憶装置において、上記メモリア
レイ（１１）のビット線（ＭＢ）に伝送スイッチ（Ｑｔ
ｉ）を介して接続されたラッチ回路（ＬＴ）を設け、上
記メモリアレイには少なくとも不良ビットを上記予備の
メモリセルに置き換えるための置換情報が記憶可能にさ
れ、該置換情報は上記メモリアレイから上記伝送スイッ
チを介して上記ラッチ回路に転送されて保持されるよう
に構成した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的に書込
み、消去可能な不揮発性メモリにおける冗長救済用の情
報や電圧等のトリミング情報の設定方法に適用して特に
有効な技術に関し、例えばフラッシュメモリに利用して
有効な技術に関するものである。
【０００２】
【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２層ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセル
に使用しており、フローティングゲートの蓄積電荷量を
変えることでＭＯＳＦＥＴのしきい値電圧を変化させて
データを記憶するようにしている。
【０００３】かかるフラッシュメモリにおいては、メモ
リセルへの書込み・消去動作に必要な高電圧を発生する
ためチャージポンプ回路のような昇圧回路を有する内部
電源回路が一般に設けられる。しかしながら、昇圧回路
はこれを構成する素子のばらつきにより、生成される電
圧にも一定のばらつきが生じる。また、フラッシュメモ
リの記憶素子を構成するＭＯＳＦＥＴに関してもプロセ
スの違い等によってゲート酸化膜の厚みなど素子の各部
の寸法やドレイン領域の不純物濃度などのパラメータが
ばらつくが、それによって書込み特性や消去特性が一定
の範囲でばらつくこととなる。
【０００４】上記のように、昇圧回路で生成される電圧
や記憶素子の書込み、消去特性がばらつくと、メモリの
正確な動作が保証されなくなる。そこで、生成される電
圧や書込み時間をチップ製造後の段階で微調整できるよ
うにするため、トリミング回路を設けるようにした技術
がある。また、フラッシュメモリを含め半導体メモリ一
般においては、メモリアレイ内に含まれる不良ビットを
予備のメモリセルと置き換えることにより歩留まりを向
上させる、いわゆる冗長回路が設けられる。
【０００５】従来、上記トリミング回路のレベル設定や
冗長回路における置換情報の設定は、ポリシリコン層に
より形成したヒューズ（以下、ポリシリコンヒューズと
称する）を用いて行なう方式が一般的であった。しかし
ながら、ポリシリコンヒューズを用いる方式では、レー
ザー等によりポリシリコンヒューズを切断する装置が必
要であり、また一旦切断するとその後の変更が不可能で
あるため切断の際には細心の注意が必要とされる。ま
た、パッケージに組立てた後にはトリミングが行なえな
いという不具合もある。そこで、ポリシリコンヒューズ
の代わりにメモリアレイを構成する不揮発性記憶素子と
同一構造の素子をポリシリコンヒューズの代わりに用い
るようにしたトリミング回路や冗長回路に関する発明も
提案されている。
【０００６】
【発明が解決しようとする課題】しかしながら、ポリシ
リコンヒューズの代わりに不揮発性記憶素子を利用する
方式においては、一般にメモリアレイとは別個にヒュー
ズ用の記憶素子を設けるため、その記憶素子への書込み
やベリファイなどを行なう専用の回路が必要となり、回
路のオーバーヘッドが大きくなってチップサイズを増大
させてしまうという課題がある。
【０００７】そのため、ポリシリコンヒューズの代わり
にスイッチング素子を使用し、このスイッチング素子を
制御するトリミング情報を保持するトリミング用レジス
タを設けるとともに置換情報を記憶する救済用レジスタ
を設け、トリミング情報および置換情報をメモリアレイ
内の所定のエリアに記憶させておいて、リセット時にメ
モリアレイから読み出してトリミング用レジスタや救済
用レジスタに設定するようにした発明も提案されている
（特開平１１−２９７０８６号）。
【０００８】しかし、この先願発明においては、トリミ
ング情報や救済用レジスタをメモリアレイのどのエリア
に格納するか明らかにされておらず、通常の使用エリア
に格納するようにすると、ユーザが使用できる記憶容量
が少なくなるという不具合があるとともに、ユーザが誤
ってこのトリミング情報格納エリアに書き込まれている
データを書き換えてしまうおそれがある。そして、トリ
ミング情報が書き換えられてしまうとメモリの正常な動
作が保証されなくなるという問題が発生する。また、ト
リミング情報や救済用レジスタはコントローラに設けら
れており、通常の読出し動作でレジスタに転送されるよ
うに構成されている。
【０００９】この発明の目的は、フラッシュメモリのよ
うな電気的に書込み、消去可能な不揮発性記憶装置にお
いて、専用の回路を設けることなくトリミング情報や置
換情報等を記憶する記憶素子への書込みやベリファイな
どを行なうことができるようにすることにある。
【００１０】この発明の他の目的は、フラッシュメモリ
のような電気的に書込み、消去可能な不揮発性記憶装置
において、ユーザの使用可能な記憶容量を減らすことが
なく、また誤ってユーザがデータを書き換えてしまうの
を回避できるようにすることにある。
【００１１】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。
【００１３】すなわち、メモリアレイの一部に冗長回路
用の置換情報や電圧トリミング回路の調整情報を記憶さ
せ、電源立上がり時等にそれらの情報をラッチ回路もし
くはレジスタに転送するようにしたものである。
【００１４】より具体的には、選択されたメモリセルに
所定の電圧を印加することでしきい値電圧を変化させし
きい値電圧の相違によりデータを記憶する複数のメモリ
セルからなるメモリアレイを備えた不揮発性半導体記憶
装置において、上記メモリアレイ内の一部を予備のメモ
リセルとして用いるとともに、上記メモリアレイのビッ
ト線に伝送スイッチを介して接続されたラッチ回路を設
け、上記メモリアレイには少なくとも不良ビットを上記
予備のメモリセルに置き換えるための置換情報が記憶可
能にされ、該置換情報は上記メモリアレイから上記伝送
スイッチを介して上記ラッチ回路に転送されて保持可能
に構成した。
【００１５】上記した手段によれば、本来のメモリアレ
イの一部に冗長回路用の置換情報を記憶するため、ポリ
シリコンヒューズを用いる必要がないのでメモリセルの
置換情報やトリミング情報の設定を柔軟に行なうことが
できるとともに、専用の装置を用いたり専用の回路を設
けることなく置換情報等を記憶する記憶素子への書込み
やベリファイなどを行なうことができるようになる。
【００１６】また、望ましくは、上記メモリアレイに
は、通常動作状態ではアクセスが制限されるとともに所
定の動作モードにおいて書込み可能に構成された設定値
記憶領域を設け、該設定値記憶領域に上記置換情報を記
憶可能に構成する。これにより、ユーザの使用可能な記
憶容量を減らすことがなく、また誤ってユーザが置換情
報等を書き換えてしまうのを回避できる。
【００１７】さらに、上記メモリアレイに記憶された上
記置換情報は、電源立上がり時に上記伝送スイッチを介
して上記ラッチ回路に転送されて保持されるように構成
する。これにより、通常動作が可能な時には置換情報が
ラッチ回路に保持された状態にすることができる。
【００１８】また、上記ラッチ回路は正相と逆相の入力
端子を有し、上記メモリアレイのいずれか２つのビット
線に一対の入力端子が接続され、上記２つのビット線に
接続された少なくとも２つのメモリセルに記憶された相
補的なデータに基づいて記憶情報を取り込んで保持する
ように構成する。これにより、ラッチ回路は差動で保持
すべきデータを取り込むことができるため、保持データ
の信頼性が高くなる。
【００１９】上記伝送スイッチは、電源投入時に供給さ
れるリセット信号により導通されて上記メモリアレイに
記憶されている置換情報を上記ラッチ回路に転送して保
持させるように構成するとよい。フラッシュメモリのよ
うな不揮発性半導体記憶装置では外部からリセット信号
を入力するための端子が設けられることがあるので、こ
のような外部リセット信号により置換情報をラッチ回路
に転送して保持させることで、伝送スイッチを制御する
ために何ら新たな回路や端子を設ける必要がない。
【００２０】さらに、電源電圧の立上がりを検出してリ
セット信号を生成するパワーオンリセット回路を設け、
上記伝送スイッチは、上記パワーオンリセット回路で生
成されたリセット信号により導通されるように構成する
ようにしてもよい。これにより、外部からリセット信号
が供給される前に、置換情報をラッチ回路に転送して保
持させることができるとともに、仮にシステムが半導体
記憶装置に対してリセット信号を入力しないように構成
されていても、置換情報をラッチ回路に転送して保持さ
せることができる。
【００２１】さらに、上記メモリアレイ内のメモリセル
へのデータの書込みおよび消去に使用される電圧を発生
する内部電源回路と、該内部電源回路により発生される
電圧のレベルを調整するトリミング回路とを設け、上記
メモリアレイに上記トリミング回路の調整情報および上
記置換情報を記憶させ、上記伝送スイッチを介して上記
ラッチ回路に伝送させるように構成する。これにより、
トリミング回路の調整情報を設定する場合にも、ポリシ
リコンヒューズを用いる必要がないため信頼性が高くな
るとともに、専用の装置を用いたり専用の回路を設ける
ことなく調整情報等を記憶する記憶素子への書込みやベ
リファイなどを行なうことができるようになる。
【００２２】また、上記設定値記憶領域の各ビット線に
はそれぞれ複数のメモリセルが接続され、同一のビット
線に接続された複数のメモリセルには同一のデータが記
憶され、上記ラッチ回路は同一のデータが記憶された上
記複数のメモリセルから読み出された信号に基づいてデ
ータを判定して保持するように構成する。これにより、
複数のメモリセルの記憶情報に基づいてラッチ回路に保
持する設定情報が決定されるようになり、ラッチ回路の
保持データの信頼性が高くなる。
【００２３】さらに、上記同一のビット線に接続された
複数のメモリセルは、各々別個の選択信号線に接続され
るとともに、これらの選択信号線を選択駆動するデコー
ダ回路を備え、上記設定値記憶領域のメモリセルには上
記選択信号線が順次選択レベルに駆動されることにより
順番にデータが書き込まれ、上記同一のビット線に接続
された複数のメモリセルの記憶情報は、上記選択信号線
が同時に選択レベルに駆動されることにより同時に上記
ラッチ回路に転送されるようにする。不揮発性半導体記
憶装置は一般に読出しよりも書込みの方が電流を多く必
要とするが、上記のように書込みは選択信号線を順次選
択して順番に行ない、読出しは一括して行なうことで内
部電源回路の電流供給能力を従来に比べて高くする必要
がなく、また読出しも短時間に行なうことができる。
【００２４】さらに、外部から供給されるリセット信号
が入力される外部端子を備え、上記伝送スイッチは、上
記パワーオンリセット回路で生成されたリセット信号ま
たは上記外部端子から入力されたリセット信号に基づい
て導通状態とされ、上記設定値記憶領域に記憶されてい
るデータを上記ラッチ回路に転送して保持させるように
構成する。これにより、外部から供給されるリセット信
号と内部で生成したリセット信号によって設定値記憶領
域に記憶されているデータを上記ラッチ回路に転送して
保持させることができるため、確実なデータの転送が可
能となる。
【００２５】また、上記ラッチ回路はテスト用に所定の
データを設定可能とするためのスイッチ素子を設ける。
上記メモリセルに何ら情報が書き込まれていない場合、
メモリセルの状態が不安定となり、ラッチ回路に転送さ
れるデータも特定されないため、テストそのものが行な
えないが、ラッチ回路に所定の情報を設定可能に構成す
ることでテスト動作に入ることができるようになる。そ
して、上記テスト結果に基づいて、上記メモリセルに置
換情報や調整情報を書き込むようにするとよい。
【００２６】本出願の他の発明は、選択されたメモリセ
ルに所定の電圧を印加することでしきい値電圧を変化さ
せ、しきい値電圧の相違によりデータを記憶する複数の
メモリセルからなるとともに予備のメモリセルが設けら
れたメモリアレイと、該メモリアレイのビット線に伝送
スイッチを介して接続されたラッチ回路とを備え、上記
メモリアレイには少なくとも不良ビットを上記予備のメ
モリセルに置き換えるための置換情報が記憶されるよう
にする。該置換情報が上記メモリアレイから上記伝送ス
イッチを介して上記ラッチ回路に転送されて保持される
ように構成された不揮発性半導体記憶装置において、ウ
ェハ状態において上記メモリアレイへの書込みおよび読
出しを行なって不良ビットを検出し、検出された不良ビ
ットを上記予備のメモリセルに置き換えるための置換情
報を上記メモリアレイの所定のメモリセルに書き込みを
行なう。その後、上記ウェハを各不揮発性半導体記憶装
置チップ毎に切断してそれぞれパッケージに封入し、こ
のパッケージ状態においてさらに上記メモリアレイへの
書込みおよび読出しを行なって不良ビットを検出し、検
出された不良ビットを上記予備のメモリセルに置き換え
るための置換情報を上記メモリアレイの所定のメモリセ
ルに書き込み、正常に書き込めたものを抽出するように
したものである。これによって、従来は行なえなかった
パッケージ組み立て後における救済が可能となり、製品
の歩留まりが向上するようになる。
【００２７】また、望ましくは、上記メモリセルに書き
込んだ上記置換情報を外部へ読み出し可能となるように
構成する。そして、上記パッケージ状態における上記メ
モリアレイへの上記置換情報の書き込みの際に、既に当
該メモリアレイに書き込まれている置換情報を読み出し
て、新たに検出された不良ビットに関わる置換情報と合
成して得られた情報を上記メモリアレイの所定のメモリ
セルに書き込むことが可能となる。これにより、ウェハ
状態で書き込んだ置換情報をパッケージ組み立て後まで
記憶しておく必要がなく、またデータ管理のミスにより
誤って他の製品の情報を書き込むおそれもなくなる。
【００２８】さらに、上記メモリアレイへのデータの書
込みおよび消去に使用される電圧を発生する内部電源回
路と、該内部電源回路により発生される電圧のレベルを
調整するトリミング回路とを備えた不揮発性半導体記憶
装置において、ウェハ状態およびパッケージ状態の双方
において上記内部電源回路で発生される電圧を検出して
上記トリミング回路の調整情報を決定し、上記設定値記
憶領域には、上記置換情報と共に上記トリミング回路の
調整情報を書き込むようにする。これにより、トリミン
グ回路の調整情報を設定する場合にも、従来は行なえな
かったパッケージ組み立て後における調整が可能とな
り、製品の歩留まりが向上するとともに製品の書込み時
間などの性能が向上するようになる。
【００２９】本出願のさらに他の発明は、選択されたメ
モリセルに所定の電圧を印加することでしきい値電圧を
変化させしきい値電圧の相違によりデータを記憶する複
数のメモリセルからなり予備のメモリセルが設けられた
メモリアレイと、該メモリアレイ内のビット線の電位を
増幅するセンスアンプ列とを備えた不揮発性半導体記憶
装置において、上記メモリアレイが形成された半導体チ
ップの一辺に沿って上記メモリアレイの書込みデータお
よび読出しデータの入出力用のパッド列を配置し、該デ
ータ入出力用パッド列と上記メモリアレイとの間に、ラ
ッチ回路列を配置するように構成する。そして、上記ラ
ッチ回路列はメモリアレイのビット線に伝送スイッチを
介して接続され、上記メモリアレイに記憶されている当
該メモリアレイの不良ビットを上記予備のメモリセルに
置き換えるための置換情報が上記伝送スイッチを介して
転送されて保持されるようにする。さらに、上記ラッチ
回路列と上記データ入出力用パッド列との間には分配回
路を配置し、書込みデータを上記センスアンプ列に分配
するとともにセンスアンプからの読出しデータを各パッ
ドに分配するようにしたものである。これにより、メモ
リアレイとラッチ回路列との間、およびラッチ回路列と
分配回路との間の配線の引回しが簡単になる。
【００３０】また、望ましくは、上記メモリアレイの上
記ラッチ回路列側に、上記置換情報を記憶する設定値記
憶領域を設ける。これにより、置換情報を記憶する設定
値記憶領域とその置換情報が転送されて保持されるラッ
チ回路列との距離が短くなり、電源立上がり時等におい
ても正確に情報を転送することができる。
【００３１】さらに、上記メモリアレイは複数のバンク
で構成し、いずれか２つのバンク間にそれぞれセンスア
ンプ列を配置するとともに、上記バンクのうち最も上記
データ入出力用パッド列に近いバンクと上記データ入出
力用パッド列との間に上記ラッチ回路列と分配回路を配
設する。これにより、センスアンプ列が複数個ある場合
にもラッチ回路列と分配回路を一箇所に集中して配置す
ることが容易となり、チップサイズの低減が可能とな
る。
【００３２】
【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。
【００３３】図１は、本発明を適用した不揮発性記憶装
置の一例としてのフラッシュメモリの実施例のブロック
図を示す。特に制限されないが、図１に示されている各
回路ブロックは、単結晶シリコンのような１個の半導体
チップ上に形成される。
【００３４】図１において、１１は図１３に示されてい
るような絶縁膜で分離されたフローティングゲートＦＧ
とコントロールゲートＣＧとを有するＭＯＳＦＥＴから
なる不揮発性記憶素子としてのメモリセルがマトリック
ス状に配置されたメモリアレイ、１２は外部から入力さ
れたアドレス信号を保持するアドレスレジスタ、１３は
メモリアレイ１１内のワード線の中から上記アドレスレ
ジスタ１２に取り込まれたＸアドレスに対応した１本の
ワード線を選択するＸデコーダ、１４はアドレスレジス
タ１２に取り込まれたＹアドレスをデコードするＹデコ
ーダ、１５はメモリセルアレイ１１のビット線の電位を
増幅するとともに外部から入力された書込みデータを保
持するセンスアンプ列＆データレジスタ、１６はこのセ
ンスアンプ列＆データレジスタ１５に保持された書込み
データに基づいて上記メモリアレイ１１に対して書込み
を行なう書込み回路、１７はＹデコーダ１４のデコード
信号に基づいてメモリアレイ１１内のデータ線をセンス
アンプ列＆データレジスタ１５に接続するＹゲート回路
である。
【００３５】また、１８は消去の際に消去単位であるブ
ロックの選択等を行なう消去制御回路、１９は外部のマ
イクロプロセッサなどのコントロール装置から与えられ
る制御信号やコマンド（命令）コードに基づいて当該コ
マンドに対応した処理を実行すべくメモリ内部の各回路
に対する制御信号を順次形成して出力する制御回路（シ
ーケンサ）、２０は外部から供給される電源電圧Ｖccに
基づいて書込み電圧、消去電圧、読出し電圧、ベリファ
イ電圧等チップ内部で必要とされる電圧を生成する内部
電源回路である。さらに、この実施例のフラッシュメモ
リには、外部から入力される書込みデータ信号およびコ
マンドコードを取り込んだり、メモリアレイ１１から読
み出されてセンスアンプで増幅されたデータ信号を外部
へ出力するためのデータ入出力バッファ回路３０が設け
られている。
【００３６】上記制御回路１９には、外部から入力され
るコマンドコードを保持するコマンドレジスタＣＭＤが
設けられており、コマンドコードが与えられるとそれを
解読して自動的に対応する処理を実行するように構成さ
れている。上記制御回路１９は、例えばコマンドを実行
するのに必要な一連のマイクロ命令群が格納されたＲＯ
Ｍ（リード・オンリ・メモリ）μ−ＲＯＭを備え、入力
されたコマンドコードに対応したマイクロ命令が順次実
行されてチップ内部の各回路に対する制御信号を形成す
るように構成される。さらに、制御回路１９には、内部
の状態を反映するステータスレジスタＳＴＲが設けられ
ている。
【００３７】また、上記内部電源回路２０には、チャー
ジポンプのような昇圧回路や書込み電圧、消去電圧、読
出し電圧、ベリファイ電圧等の基準となる電圧を発生す
る基準電源発生回路、メモリの動作状態に応じて発生さ
れた電圧の中から所望の電圧を選択してＸデコーダ１３
や書込み回路１６等に供給する電源切替回路およびこれ
らの回路を制御する電源制御回路等が設けられていると
ともに、内部電源回路２０で発生される電圧を調整する
トリミング回路２１が設けられている。
【００３８】上記データ入出力バッファ回路３０は、入
出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続されており、時分
割でデータとコマンドを、例えば１６ビットまたは８ビ
ットのような単位で入出力するように構成されている。
また、外部から入力され１本のワード線に接続されたメ
モリセルに書き込まれる書込みデータを保持可能なライ
トバッファメモリ３１が設けられている。なお、図１に
おいて、３２は外部から入力されるアドレス信号ＡＤＤ
を取り込むアドレスバッファ、４１は外部から電源電圧
Ｖccが印加される電源電圧端子、４２は同じく接地電位
Ｖssが印加される電源電圧端子（グランド端子）であ
る。
【００３９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンド入力かデータ入力かを
示すためのコマンドイネーブル信号ＣＤＥ、システムク
ロックＳＣ等がある。コマンドとアドレスはコマンドイ
ネーブル信号ＣＤＥと書込み制御信号ＷＥとに従って、
データ入出力バッファ回路３０およびアドレスバッファ
３１によりコマンドレジスタＣＭＤとアドレスレジスタ
１２にそれぞれ取り込まれ、書込みデータはコマンドイ
ネーブル信号ＣＤＥがデータ入力を示しているときに、
システムクロックＳＣに同期してデータ入出力バッファ
回路３０に取り込まれる。さらに、この実施例において
は、メモリ内部の状態を反映するステータスレジスタＳ
ＴＲの所定のビットに応じて、外部からアクセスが可能
か否かを示すレディ／ビジィ信号Ｒ／Ｂを外部端子４３
へ出力するように構成されている。
【００４０】さらに、この実施例のフラッシュメモリに
おいては、上記メモリアレイ１１内に通常のメモリ領域
１１Ａの他に、同じ不揮発性記憶素子からなる設定値記
憶領域としてのヒューズ代替メモリ領域１１Ｂが設けら
れているとともに、このヒューズ代替メモリ領域１１Ｂ
から読み出された設定値を保持するヒューズレジスタ２
５と、該ヒューズレジスタ２５の制御タイミング信号を
生成するタイミング生成回路２６および電源電圧の立上
がりを検出して上記タイミング生成回路２６を起動させ
るリセット信号ＰＯＲを発生するパワーオンリセット回
路２７が設けられている。上記ヒューズ代替メモリ領域
１１Ｂに記憶される情報は、冗長回路における予備のメ
モリセルへの置換情報、内部電源回路２０におけるトリ
ミング情報、当該メモリが何ボルトの電源電圧で動作す
るか等の製品仕様を示す製品仕様情報などである。
【００４１】図１には示されていないが、メモリアレイ
１１には、冗長回路を構成する予備のメモリ列が設けら
れている。また、行方向に関しては、不良ビットを含む
メモリ行を置換するための予備メモリ行が設けられてい
る。そして、Ｘデコーダ１３にはヒューズ代替メモリ領
域１１Ｂに記憶された置換情報に応じてメモリ行を切り
替える冗長デコーダが設けられている。また、上記デー
タ入出力バッファ回路３０には、不良ビットを含むメモ
リ列を指定するアドレスが外部から入力されたときに、
ヒューズ代替メモリ領域１１Ｂに記憶された置換情報に
応じてメモリアレイ１１内の不良メモリ列を予備のメモ
リ列に切り換える回路が設けられている。ヒューズ代替
メモリ領域１１Ｂに記憶されたこれらの置換情報は、一
旦ヒューズレジスタ２５に取り込まれてからＸデコーダ
およびデータ入出力バッファ回路３０に供給されて予備
メモリ行や予備メモリ列への切り替えに供される。
【００４２】また、ヒューズ代替メモリ領域１１Ｂに記
憶されたトリミング情報は、ヒューズレジスタ２５に取
り込まれて上記内部電源回路２０に付随するトリミング
回路２１における調整に供され、発生される電圧の調整
や書込みパルス幅の調整が行なわれる。さらに、ヒュー
ズ代替メモリ領域１１Ｂに記憶された仕様情報はヒュー
ズレジスタ２５に取り込まれて制御回路１９に供給され
て、制御回路１９から各回路に供給される制御信号のタ
イミングが、例えば電源電圧が低いときは遅くなるよう
に、また電源電圧が高いときは早くなるように調整が行
なわれる。
【００４３】図２は、上記メモリアレイ１１のヒューズ
代替メモリ領域１１Ｂおよびヒューズレジスタ２５とそ
の周辺の回路の概略構成を示す。メモリアレイ１１のヒ
ューズ代替メモリ領域１１Ｂは、通常のメモリ領域１１
Ａと同様な構成を有しており、ヒューズ代替メモリ領域
１１Ｂ内には複数のメモリセルＭＣがマトリックス状に
配置され、同一行のメモリセルのコントロールゲートは
共通のワード線ＷＬ１〜ＷＬ１６にそれぞれ接続されて
いる。特に制限されるものでないが、行方向には（２０
４８＋６４）個のようなメモリセル（以下、これを１セ
クタと称する）が配置される。ここで、「２０４８＋６
４」の「６４」は冗長回路用の予備メモリ列の数であ
る。
【００４４】また、ヒューズ代替メモリ領域１１Ｂの同
一列のメモリセルＭＣは１６個のような単位でそのドレ
インが共通のサブビット線ＳＢｉ，ＳＢｉ＋１……に接
続され、サブビット線ＳＢｉ，ＳＢｉ＋１……は選択ス
イッチＭＯＳＦＥＴ Ｑｓｉ，Ｑｓｉ＋１……を介して
通常のメモリ領域１１Ａと共通のメインビット線ＭＢ
ｉ，ＭＢｉ＋１……に接続されている。ここで、上記サ
ブビット線ＳＢおよびメインビット線ＭＢに付記されて
いる符号ｉ，ｉ＋１は、各列のビット線を識別するため
の符号であり、この実施例ではｉは１〜（２０４８＋６
４）のような値をとる。
【００４５】なお、上記選択スイッチＭＯＳＦＥＴ Ｑ
ｓｉ，Ｑｓｉ＋１……は、通常のメモリ領域１１Ａの同
様な選択スイッチＭＯＳＦＥＴ Ｑｓのオン、オフ制御
信号を生成するＸデコーダ１３ではなく、テストモード
信号ＴＥＳＴなどの制御信号により活性化されるＸデコ
ーダ１３Ｂによってオン、オフ制御され、テストモード
時等に通常のメモリ領域１１Ａ用のＹゲート回路やセン
スアンプ列、書込み回路により通常のメモリ領域１１Ａ
と共通のメインビット線ＭＢｉ，ＭＢｉ＋１……を介し
て書込みおよび消去が行なえるように構成されている。
【００４６】上記ヒューズ代替メモリ領域１１Ｂの各メ
モリセルのソースは、通常のメモリ領域１１Ａと同様
に、上記列方向の１６個のメモリセルとワード線ＷＬ１
〜ＷＬ１６を共通にする１６×（２０４８＋６４）個の
ような単位（本明細書ではこれを１メモリブロックと称
する）で、接地電位を与える共通ソース線ＳＬに接続さ
れている。ソース線ＳＬにはスイッチＳＷが設けられて
おり、メモリセルのソースに接地電位を印加したりソー
スをオープン状態にできるようにされている。上記ヒュ
ーズ代替メモリ領域１１Ｂの各ワード線ＷＬ１〜ＷＬ１
６は、Ｘデコーダ１３Ｂによっていずれか１本が選択的
に選択レベルにされるように構成されている。
【００４７】ただし、Ｘデコーダ１３Ｂは、制御信号Ｔ
ＥＳＴによりテストモード時にのみ本来のデコーダとし
て動作し、テストモード時以外の通常動作時には非活性
化されてワード線を非選択レベルに固定するとともに、
電源立上がり時にはヒューズ代替メモリ領域１１Ｂの各
ワード線ＷＬ１〜ＷＬ１６を選択レベルにするように構
成されている。これらの動作については、後に詳しく説
明する。
【００４８】さらに、上記ヒューズ代替メモリ領域１１
Ｂのサブビット線ＳＢｉ，ＳＢｉ＋１……の他端は、伝
送ＭＯＳＦＥＴ Ｑｔｉ，Ｑｔｉ＋１……を介してヒュ
ーズレジスタ２５を構成するラッチ回路ＬＴの入出力ノ
ードに接続されている。この実施例においては、ヒュー
ズ代替メモリ領域１１Ｂのメモリ列のうち実際に置換情
報やトリミング情報が記憶されるのは、２０４８本のう
ちの一部（例えば５１２本）である。従って、上記伝送
ＭＯＳＦＥＴ Ｑｔｉ，Ｑｔｉ＋１……およびラッチ回
路ＬＴが設けられるのはすべてのサブビット線ＳＢｉ，
ＳＢｉ＋１……ではなく、例えば２本おきあるいは４本
おきとされ、伝送ＭＯＳＦＥＴ Ｑｔｉ，Ｑｔｉ＋１…
…およびラッチ回路ＬＴが設けられていないビット線お
よびそれに接続されたメモリセルは未使用状態とされ
る。未使用のまま残す代わりに予め形成しないでおくよ
うにしても良い。
【００４９】また、この実施例においては、ヒューズ代
替メモリ領域１１Ｂの互いに隣接する２本サブビット線
ＳＢｉ，ＳＢｉ＋１を対となし、このうち一方のビット
線ＳＢｉがラッチ回路ＬＴの一方（逆相）の入出力ノー
ドｎ１に接続され、他方のビット線ＳＢｉ＋１はラッチ
回路ＬＴの他方（正相）の入出力ノードｎ２に接続可能
にされ、差動形式でヒューズ代替メモリ領域１１Ｂのメ
モリセルのデータをラッチ回路ＬＴに取り込むように構
成されている。
【００５０】そして、上記ヒューズ代替メモリ領域１１
Ｂのサブビット線ＳＢｉ，ＳＢｉ＋１……には、メモリ
セルに対して負荷として作用する負荷ＭＯＳＦＥＴ Ｑ
ｄｉ，Ｑｄｉ＋１……が接続され、上記ヒューズ代替メ
モリ領域１１Ｂのワード線ＷＬがラッチ回路へのデータ
ロードのために選択レベルにされるとともに上記伝送Ｍ
ＯＳＦＥＴ Ｑｔｉ，Ｑｔｉ＋１……が導通されるのに
応じて負荷ＭＯＳＦＥＴ Ｑｄｉ，Ｑｄｉ＋１……がオ
ン状態にされる。こられの負荷ＭＯＳＦＥＴＱｄｉ，Ｑ
ｄｉ＋１……および上記伝送ＭＯＳＦＥＴ Ｑｔｉ，Ｑ
ｔｉ＋１……は、同一のタイミング信号φ１によりオン
状態にされるようにしても良い。ただし、ＱｄとＱｔは
必ずしも同一のタイミングでオンされなくてもよい。
【００５１】上記ラッチ回路ＬＴは一対のＣＭＯＳイン
バータの入出力端子が交差結合されてなるフリップフロ
ップＦＦと、該フリップフロップのＰ−ＭＯＳ側に接続
された電源スイッチ用ＭＯＳＦＥＴ Ｑｐ１およびＮ−
ＭＯＳ側に接続された電源スイッチ用ＭＯＳＦＥＴ Ｑ
ｎ１とからなり、Ｑｐ１，Ｑｎ１がタイミング信号φ１
およびそれをインバータＩＮＶで反転した信号によりオ
ンされると、そのとき入出力ノードｎ１，ｎ２に供給さ
れている電位の差を増幅して、φ１によりＱｐ１，Ｑｎ
１がオフされるとその直前の状態を保持するホールド状
態となるように動作する。
【００５２】なお、ヒューズ代替メモリ領域１１Ｂのメ
モリセルに何ら情報が書き込まれていない場合、メモリ
セルの状態が不安定となり、ラッチ回路に転送されるデ
ータも特定されないためテストそのものが行なえないこ
ととなる。そこで、この実施例では、制御回路１９内に
トリミングデータを設定するレジスタＴＭＲが設けられ
ているとともに、ラッチ回路ＬＴにテスト用の所定のデ
ータを設定可能とするためのスイッチＭＯＳＦＥＴ Ｑ
ｒｉが設けられており、トリミング情報が決定される前
のテストモードではトリミングレジスタＴＭＲに設定さ
れているデータをラッチ回路ＬＴへ転送しこれをさらに
トリミング回路２１へ供給してテストを行ない、トリミ
ング情報がヒューズ代替メモリ領域１１Ｂに書き込まれ
た後は、ヒューズ代替メモリ領域１１Ｂからラッチ回路
ＬＴに転送されたデータを使用するように構成されてい
る。
【００５３】トリミングレジスタＴＭＲに設定されてい
るデータまたはラッチ回路ＬＴに設定されているデータ
を選択的にトリミング回路２１へ転送する切替えスイッ
チを設けたり、トリミングレジスタＴＭＲを設ける代わ
りに、テスト開始前に外部から直接ラッチ回路ＬＴへテ
スト用の暫定トリミングデータを転送できるようにした
り、ラッチ回路ＬＴにリセット用のスイッチ素子を設け
て外部からのリセット信号等により設定データがオール
「０」の状態にさせるように構成しても良い。
【００５４】次に、上記ヒューズ代替メモリ領域１１Ｂ
とラッチ回路ＬＴの電源立上がり時の動作を図３のタイ
ミングチャートを用いて簡単に説明しておく。フラッシ
ュメモリチップの電源電圧Ｖｃｃが図３（Ａ）のように
立上がると、パワーオンリセット回路２７がこれを検出
して図３（Ｂ）のようなパワーオンリセット信号ＰＯＲ
を生成する。すると、タイミング生成回路２６から図３
（Ｃ）のようなタイミング信号φ１が出力され、この信
号によってＸデコーダ回路１３Ｂがヒューズ代替メモリ
領域１１Ｂのワード線ＷＬ１〜ＷＬ１６をすべて同時に
選択レベルに変化させるとともに、負荷ＭＯＳＦＥＴ
Ｑｄｉ，Ｑｄｉ＋１……および伝送ＭＯＳＦＥＴ Ｑｔ
ｉ，Ｑｔｉ＋１……がオン状態にされる。
【００５５】その結果、負荷ＭＯＳＦＥＴ Ｑｄｉ，Ｑ
ｄｉ＋１……からヒューズ代替メモリ領域１１Ｂ内のメ
モリセルに向かって電流が流れ、そのときのメモリセル
の状態（しきい値電圧のレベル）に応じて副ビット線Ｓ
Ｂｉ，ＳＢｉ＋１……の電位が変化する。そして、対を
なす副ビット線ＳＢｉ，ＳＢｉ＋１……の電位差がそれ
ぞれ対応するラッチ回路ＬＴに伝達される。伝送ＭＯＳ
ＦＥＴ Ｑｔｉ，Ｑｔｉ＋１……が導通されてヒューズ
代替メモリ領域１１Ｂからラッチ回路ＬＴへデータが転
送可能にされる。
【００５６】一方、タイミング信号φ１のハイレベルへ
の立上がりに続いて、タイミング生成回路２６から図３
（Ｄ）のようなタイミング信号φ２が出力され、この信
号φ２がハイレベルにされるとラッチ回路ＬＴが非活性
状態とされ、その間に副ビット線ＳＢｉ，ＳＢｉ＋１…
…の電位差がノードｎ１，ｎ２に伝達され、タイミング
信号φ２がロウレベルに変化するのに応じてラッチ回路
ＬＴが活性化され、ノードの電位差がラッチ回路ＬＴに
より増幅されて保持される。
【００５７】さらに、この実施例においては、タイミン
グ生成回路２６は、外部からリセット信号ＲＥＳが入力
された場合にも、上記タイミング信号φ１，φ２を生成
して、ヒューズ代替メモリ領域１１Ｂ内のメモリセルに
記憶されているヒューズ設定データをそれぞれ対応する
ラッチ回路ＬＴに再ロードするように構成されている。
このように、パワーオンリセット信号ＰＯＲと外部から
のリセット信号ＲＥＳによりそれぞれヒューズ設定デー
タをヒューズレジスタ２５にロードすることにより、ヒ
ューズレジスタ２５の保持データの信頼性を高めること
ができる。
【００５８】特に制限されないが、この実施例のフラッ
シュメモリにおいては、書込み時には図１３（Ａ）に示
すようにコントロールゲートＣＧ（ワード線ＷＬ）に正
の高電圧（例えば＋１０Ｖ）を印加した状態で、しきい
値電圧を高くしたいメモリセルのソースに０Ｖ、ドレイ
ンに例えば６Ｖを印加してチャネルにドレイン電流を流
し、発生したホットエレクトロンをフローティングゲー
トＦＧに注入してそのしきい値電圧を高くする。そのた
め、サブビット線ＳＢには書込みデータに応じて、しき
い値電圧を高くしたいメモリセル（例えばデータ
“１”）が接続されたビット線は６Ｖのような電位にさ
れる。このとき、この実施例では、ウェル領域ＷＥＬＬ
の電位は本実施例では−２Ｖであるが、他の電位（例え
ば０Ｖであってもよい）。一方、しきい値電圧を高くし
たくないメモリセル（例えばデータ“０”）が接続され
たサブビット線ＳＢには０Ｖが印加される。また、書込
みの際には、各選択メモリセルのソースは０Ｖにされ
る。なお、この書込み動作は、例えば８ビットのような
バイト単位または１６ビットのようなワード単位で行な
われる。ただし、１ビットずつシフトしながら書き込ん
で行くことも可能である。
【００５９】一方、データ消去時には、図１３（Ｂ）に
示すようにコントロールゲートＣＧ（ワード線ＷＬ）に
負の高電圧（例えば−１６Ｖ）を印加するとともにウェ
ル領域に０〜１０Ｖのような正電圧を印加してＦＮトン
ネル現象によりメモリセルのフローティングゲートＦＧ
から負の電荷を引き抜いてそのしきい値電圧を低くする
ように構成されている。なお、消去の際、ドレイン（サ
ブビット線ＳＢ）およびソース（共通ソース線ＳＬ）
は、オープンすなわち電位的にフローティングとされ
る。
【００６０】次に、上記ヒューズ代替メモリ領域１１Ｂ
へのデータ（ヒューズ設定値）の具体的な書込み手順
を、図４のフローチャートを参照しながら説明する。こ
のフローチャートは、フラッシュメモリの制御回路１９
による制御手順を示したものである。
【００６１】特に制限されるものでないが、この実施例
のフラッシュメモリは、テストモードにおいて、ユーザ
に開放されていない所定のコマンドコード（ヒューズ代
替メモリ領域アクセスコマンド）が入力されることで上
記ヒューズ代替メモリ領域１１Ｂへのデータの書込みや
読出しが行なえるように構成されている。従って、この
フローチャートに従ったヒューズ代替メモリ領域１１Ｂ
へのデータの設定は、例えばプローブ検査時にテスタを
用いて行なわれる。なお、テストモードに移行しても、
通常動作時と共通の書込みコマンドや読出しコマンド、
消去コマンドが有効であり、書込みや読出しはコマンド
の入力で開始される。
【００６２】図４のフローチャートは、外部のテスタ等
からフラッシュメモリに対してテストコマンドおよびヒ
ューズ代替メモリ領域アクセスコマンドが入力されるこ
とで開始される。制御回路１９は、テストモードで入力
されたコマンドを解読してヒューズ代替メモリ領域アク
セスコマンドであることを認知すると、通常メモリ領域
１１ＡのＸデコーダ１３Ａを非活性状態にして、ヒュー
ズ代替メモリ領域１１ＢのＸデコーダ１３Ｂを活性化す
ることでヒューズ代替メモリ領域１１Ｂの選択を行なう
（ステップＳ１）。
【００６３】次に、制御回路１９は、Ｘデコーダ１３Ｂ
によりヒューズ代替メモリ領域１１Ｂの全てのワード線
ＷＬ１〜ＷＬ１６に負電圧（例えば−１６Ｖ）を印加さ
せるとともに消去回路１８によりサブビット線ＳＢおよ
び共通ソース線ＳＬをオープン（フローティング）にし
て、ヒューズ代替メモリ領域１１Ｂの全てのメモリセル
をすべて一旦消去状態（データ“０”に対応した最もし
きい値電圧の低い状態）にする（ステップＳ３）。
【００６４】しかる後、ワード線ＷＬ１〜ＷＬ１６を順
番にベリファイ読出しのための選択レベル（メモリセル
の高いしきい値電圧と低いしきい値電圧の中間よりも少
し低い電位）に設定して、センスアンプ列＆データレジ
スタ１５を活性化してデータを読み出し、外部のテスタ
によりヒューズ代替メモリ領域１１Ｂの内のすべてのメ
モリセルのしきい値電圧Ｖthが消去ベリファイ電圧ＶWE
1よりも低くなっているか判定する（ステップＳ３）。
そして、１つでもＶWE1よりも高いしきい値電圧のメモ
リセルがあるときはステップＳ２へ戻って再度消去動作
を行なう。なお、この実施例では、ベリファイ読出しは
コマンドなしで書込みに連続して行なわれるように構成
されているが、外部からベリファイコマンドを入力する
ことで行なうように構成しても良い。
【００６５】一方、ステップＳ３ですべてのメモリセル
のしきい値電圧ＶthがＶWE1よりも低くなっていると判
定したときは、ステップＳ４へ移行してヒューズ代替メ
モリ領域１１Ｂへのデータの書込みを行なう。なお、こ
の書込みの前に消去動作でしきい値電圧の下がり過ぎた
メモリセルのしきい値電圧を少し上げるいわゆる書き戻
し動作を行なうようにしても良い。ステップＳ４の書込
みは、書込みコマンドをコマンドレジスタＣＭＤに設定
させ書込みデータすなわちヒューズ設定値をセンスアン
プ列＆データレジスタ１５に設定することで行なわれ
る。
【００６６】これにより、制御回路１９は、Ｘデコーダ
１３Ｂによりヒューズ代替メモリ領域１１Ｂのワード線
ＷＬ１〜ＷＬ１６に順番に高電圧（例えば１６Ｖ）を印
加させるとともにスイッチＳＷをオンして共通ソース線
ＳＬに０Ｖを印加させ、センスアンプ列＆データレジス
タ１５に設定されたデータ“１”に対応したしきい値電
圧を高くしたいメモリセルが接続されたサブビット線Ｓ
Ｂには例えば６Ｖを、またデータ“０”に対応したしき
い値電圧を高くしたくないメモリセルが接続されたサブ
ビット線ＳＢには書込みを阻止する電圧（０Ｖ）を印加
させる。すなわち、この実施例では、同一列の１６個の
メモリセルに同一のデータが順次書き込まれる。
【００６７】また、この実施例では、奇数列のメモリセ
ルの書込みデータが本来の設定データであるとすると、
偶数列のメモリセルには相補データが書き込まれる。な
お、内部電源回路２０の電流供給能力が充分にある場
合、あるいはヒューズ代替メモリ領域１１Ｂの記憶容量
が小さい場合には、複数のワード線を選択レベルにして
複数のメモリ行を対象とする書込みを同時に行なうこと
も可能である。
【００６８】次いで、ワード線ＷＬ１〜ＷＬ１６を順番
にベリファイ読出しのための選択レベル（メモリセルの
高いしきい値電圧と低いしきい値電圧の中間の電位）に
設定して、センスアンプ列＆データレジスタ１５を活性
化してデータを読み出し、書込みデータ“１”に対応す
るメモリセルのしきい値電圧Ｖthが書込みベリファイ電
圧ＶWVよりも高くなっているか判定する（ステップＳ
５）。そして、書込み対象のメモリセルのうちＶWVより
も低いしきい値電圧のメモリセルがあるときはステップ
Ｓ４へ戻って再度書込みを行なう。なお、このときの書
込みデータは上記ベリファイにより読み出されたデータ
に基づいて外部のテスタ等により再生成された書込みデ
ータ（未書込みのビットのみ“１”に設定されたデー
タ）である。上記ステップＳ５で書込みデータ“１”に
対応するすべてのメモリセルのしきい値電圧Ｖthがベリ
ファイ電圧ＶWVよりも高くなっていると判定すると、ヒ
ューズ設定処理を終了する。
【００６９】上記のように本実施例のフラッシュメモリ
においては、同一列の１６個のメモリセルに同一データ
が書き込まれるようにされている。そして、電源立上が
り時にはヒューズ代替メモリ領域１１Ｂのワード線ＷＬ
１〜ＷＬ１６が選択レベルにされてすべてのメモリセル
の記憶データがヒューズレジスタ２５のラッチ回路ＬＴ
に転送されて格納されるため、１６個のメモリセルの記
憶データの多数決をとったデータが格納されることとな
る。しかも、奇数列と偶数列とでは相補的なデータが記
憶され、ヒューズレジスタ２５のラッチ回路ＬＴでは、
差動増幅してデータをラッチするようにされている。
【００７０】電源の立ち上がり時には、電源電圧が確定
しておらず、メモリセルからの読出しデータのレベルも
充分でないので、上記のように多数決をとりかつ差動で
検出することにより信頼性の高い設定値がヒューズレジ
スタ２５に保持されることとなる。前述したように、電
源が完全に立上がった後に外部からリセット信号ＲＥＳ
が入力されると、再度メモリアレイ１１からヒューズレ
ジスタ２５への設定値のロードが行なわれるので、その
後の保持データは一層信頼性の高いものとなる。しか
し、この実施例のフラッシュメモリでは、上記リセット
信号ＲＥＳが入力されなかった場合や入力される前にお
いても比較的信頼性の高い設定値をヒューズレジスタ２
５にロードすることが可能である。
【００７１】さらに、本実施例のフラッシュメモリにあ
っては、チップをパッケージに組み立てた後においても
上記ヒューズ代替メモリ領域１１Ｂへのデータの設定お
よび設定値の変更が可能である。図５には、パッケージ
組立て後における上記ヒューズ代替メモリ領域１１Ｂへ
のデータ（ヒューズ設定値）の具体的な書込み手順が示
されている。この手順は、図４のプローブ検査時の手順
とほぼ同様である。異なるのは、図４のステップＳ２の
消去前に、ヒューズ代替メモリ領域１１Ｂからのデータ
の読出し（ステップＳ１−１）が行なわれる点のみであ
る。外部のテスタは、この読出しデータと新設定データ
とから再設定データを合成することができる。
【００７２】フラッシュメモリは、メモリブロック単位
でデータの消去が行なわれる構成になっているため、パ
ッケージ組立て後に新たな不良ビットが検出されてヒュ
ーズ代替メモリ領域１１Ｂのデータを書き換える必要が
生じた場合、既に書き込まれている設定値を読み出して
新たな設定値との論理和をとって再設定データを合成す
ると合理的である。実施例のフラッシュメモリにおいて
は、ヒューズ代替メモリ領域１１Ｂを書き換える場合
に、データを消去する前に既に記憶されている設定デー
タを読み込んで容易に再設定データを合成することがで
きる。また、これによって、ウェハ段階でヒューズ代替
メモリ領域１１Ｂに書き込んだデータを各チップ毎に記
憶しておく必要がないとともに誤って他のチップのデー
タと合成して書き込んでしまうおそれもないという利点
がある。
【００７３】図６には、本発明を適用したフラッシュメ
モリのウェハ工程後におけるテストから出荷までの手順
が示されている。
【００７４】本発明を適用したフラッシュメモリはウェ
ハ工程が終了すると、先ずウェハ状態でプローブ検査が
行なわれる（ステップＳ１１）。そして、検査結果に基
づいて救済可能か否か判定され、可能であれば前記ヒュ
ーズ代替メモリ領域への置換情報の設定およびトリミン
グ情報の設定が行なわれる（ステップＳ１２，Ｓ１
３）。それから、設定値が妥当かどうかのプローブ検査
（ステップＳ１４）が行なわれ、妥当でないときはステ
ップＳ１３に戻って再度ヒューズ代替メモリ領域への設
定が行なわれ、妥当であればステップＳ１５へ移行す
る。
【００７５】ステップＳ１５では、ウェハから各チップ
を切り出してパッケージに組み立てる。しかる後、テス
タを用いた選別試験を行なう（ステップＳ１６）。そし
て、試験結果に基づいて新たな救済が必要か否かおよび
トリミング情報の変更必要か否かが判定され、必要であ
れば前記ヒューズ代替メモリ領域への置換情報の設定お
よびトリミング情報の設定が行なわれる（ステップＳ１
７，Ｓ１８）。それから、設定値が妥当かどうかの再試
験（ステップＳ１９）が行なわれ、妥当でないときはス
テップＳ１８に戻って再度ヒューズ代替メモリ領域への
設定が行なわれ、妥当であれば良品として出荷される。
【００７６】上記のように、本発明を適用したフラッシ
ュメモリにあっては、従来は不可能であったパッケージ
組立て後の救済およびトリミング情報の再設定（ステッ
プＳ１８）が可能となるため、製品の歩留まりおよび信
頼性が向上するとともに、昇圧電圧や書込み時間の最適
化がより正確に行なえるようになるため書込み所要時間
が短縮されるという利点がある。
【００７７】図７は、本発明を適用したフラッシュメモ
リのチップレイアウトの一例を示す。図において、符号
１００は単結晶シリコンのような半導体チップ、１１は
チップ１００上に形成されたメモリアレイで、本実施例
では、メモリアレイ１１は４つのバンクＢＮＫ１〜ＢＮ
Ｋ４により構成され、バンクＢＮＫ１とＢＮＫ３との間
およびＢＮＫ２とＢＮＫ４との間にそれぞれＹゲート回
路１７、センスアンプ列１５および書込み回路１６が配
置されているとともに、メモリアレイの一辺に沿ってＸ
デコーダ１３が配置され、その外側に図１における制御
回路１９や内部電源回路２０、アドレスレジスタ１２、
Ｙデコーダ１４、消去回路１８、タイミング生成回路２
６などの周辺回路５０が配置されている。
【００７８】また、チップ１００の両側に沿ってパッド
列ＰＤ１，ＰＤ２が設けられており、このうちＰＤ１は
主としてデータ入出力用パッドであり、ＰＤ２は主とし
てアドレス入力用のパッドである。なお、図示しない
が、各パッドの近傍には入出力バッファが配置されてい
る。さらに、本実施例では、前記ヒューズ代替メモリ領
域１１Ｂとヒューズ用レジスタ２５がバンクＢＮＫ１の
パッド列ＰＤ１に近い側に設けられ、このヒューズ用レ
ジスタ２５とパッド列ＰＤ１との間に、ヒューズ用レジ
スタ２５からヒューズ代替メモリ領域１１Ｂに読み出さ
れたデータに応じて入力バッファにより取り込まれたラ
イトデータをセンスアンプ列＆データレジスタ１５に分
配したりセンスアンプ列により増幅されたリードデータ
をデータ入出力用パッドに分配する回路６０が設けられ
ている。
【００７９】各バンクは例えば図８に示すように、行方
向に沿って１２８列ずつ１６個のＩ／ＯセットＩＯＳ０
〜ＩＯＳ１５に分割され、１つの列アドレスにより各Ｉ
／Ｏセットから１ビットずつ計１６ビットのデータがコ
モンデータ線ＣＤＬに読み出されたり、書き込まれたり
するように構成されている。以下、１２８列の中から１
つを指定する列アドレスを、ユニットアドレスと称す
る。そして、この１６個のＩ／ＯセットＩＯＳ０〜ＩＯ
Ｓ１５に対して、各々３２本の予備メモリ列からなる冗
長救済回路ＲＤＤ１，ＲＤＤ２が２箇所に分けて設けら
れている。なお、図８において、符号ＲＤＤ３はワード
線方向の予備メモリ行からなる冗長救済回路である。
【００８０】図９には、ヒューズ用レジスタ２５と分配
回路６０の構成例を示す。同図において、ＤＯＢ０〜
７，ＤＯＢ８〜１５はデータ入出力端子Ｉ／Ｏ０〜７，
Ｉ／Ｏ８〜１５にそれぞれ接続されたデータ出力バッフ
ァ、ＳＥＬ１０，ＳＥＬ２０はヒューズ用レジスタ２５
に設定されているデータのうちバンクアドレスＢＡとユ
ニットアドレスＵＡに対応したデータを選択してリード
用ルータＲＲＴ１，ＲＲＴ２に供給するセレクタであ
る。
【００８１】これにより、メモリアレイをアクセスしに
行ったときにそのアドレスに対応した置換情報がヒュー
ズ用レジスタ２５に保持されていれば、その置換情報が
セレクタＳＥＬ１０，ＳＥＬ２０により自動的にリード
用ルータＲＲＴ１，ＲＲＴ２に供給される。なお、この
実施例においては、不良ビットがない場合には“なし”
に対応する情報が対応するヒューズ代替メモリ領域１１
Ｂに記憶されており、それが電源立上げ時にヒューズ用
レジスタ２５に読み出されるようにされている。
【００８２】上記ヒューズ用レジスタ２５からセレクタ
ＳＥＬ１０，ＳＥＬ２０に供給される情報は例えば７ビ
ットであり、このうち３ビットは８ビットのデータの中
の不良ビットの位置を示す情報、２ビットはメモリアレ
イの各Ｉ／Ｏセットに対応してそれぞれ設けられている
４個のセンスアンプのうち使用するセンスアンプを指定
する情報、残りの２ビットは冗長救済のための置換情報
が設定されているか否かを示す情報（イネーブルビッ
ト）である。イネーブルビットが２ビットあるのは正確
さを確保するためであり、原理的には１ビットで良い。
また、センスアンプを指定する情報も周辺回路の構成に
よっては不用である。
【００８３】図９に示されているように、データ入出力
端子Ｉ／Ｏ０〜７，Ｉ／Ｏ８〜１５からリード用ルータ
ＲＲＴ１，ＲＲＴ２までの信号線数は１６本であるが、
リード用ルータＲＲＴ１，ＲＲＴ２からメモリアレイ１
１までの信号線数は１８本であり、このうち１６本が正
規のメモリ列に対応されたコモンデータ線で、残りの２
本が予備メモリ列に対応された冗長用コモンデータ線で
ある。
【００８４】リード用ルータＲＲＴ１，ＲＲＴ２がヒュ
ーズ用レジスタ２５に保持されている設定データに応じ
て正規のコモンデータ線と冗長用コモンデータ線とを切
り替えることにより、正しいリードデータの出力が行な
われるように構成されている。リード用ルータＲＲＴ
１，ＲＲＴ２は、アドレスの下位ビットＡ０，Ａ１と、
セレクタＳＥＬ１０，ＳＥＬ２０を介してヒューズレジ
スタ２５から供給されるメモリアレイの各Ｉ／Ｏセット
に対応してそれぞれ設けられている４個のセンスアンプ
のうち使用するセンスアンプを指定する２ビットの情報
とを比較して、一致したときに正規のコモンデータ線と
冗長用コモンデータ線との切り替えを行なう。この置き
換えは、前述したヒューズレジスタ２５から供給される
７ビットの中のイネーブルビットが有効レベルにされて
いるときに、不良ビットの位置を示す３ビットの情報に
基づいて行われ、置き換えが行われたデータが入出力端
子Ｉ／Ｏ０〜１５へ出力される。
【００８５】図１０には、データ入出力端子Ｉ／Ｏ０〜
７，Ｉ／Ｏ８〜１５より入力されたライトデータを、ヒ
ューズ用レジスタ２５に設定されているデータに応じて
正規のコモンデータ線と冗長用コモンデータ線とを切り
替えて伝送もしくは不良メモリ列に対応した信号線を飛
ばして隣接の信号線にシフトさせるライト用のルータＷ
ＲＴ１，ＷＲＴ２を含む分配回路６０とその周辺回路の
構成例が示されている。
【００８６】図１０のライト側の回路は、図９のリード
側の回路とほぼ同様である。異なるのは、データの向き
が逆であるのと、データ入力バッファＤＩＦ０〜７，Ｄ
ＩＦ８〜１５とライト用のルータＷＲＴ１，ＷＲＴ２と
の間に、ライトデータを保持するライトバッファメモリ
３１が設けられている点である。このライトバッファメ
モリ３１は、１セクタの正規のメモリセルの数２０４８
に対応して２０４８ビットの記憶容量を有するように構
成される。ライト時には外部から１６ビットのような単
位で１セクタ分のデータがライトバッファメモリ３１に
取り込まれ、このライトバッファメモリ３１からライト
用のルータＷＲＴ１，ＷＲＴ２を介してセンスアンプ列
＆データレジスタ１５へ冗長ビットを含めた２０４８＋
６４ビットのデータが転送されるように構成される。
【００８７】上記のように、本実施例のフラッシュメモ
リにおいては、データ入出力端子Ｉ／Ｏ０〜７，Ｉ／Ｏ
８〜１５に近い側にヒューズ用レジスタ２５が配置さ
れ、さらにヒューズ用レジスタ２５とパッド列ＰＤ１と
の間に分配回路６０が設けられているため、配線の引回
しが簡単に行なえ配線長も短くなる。また、分配回路６
０がヒューズ用レジスタ２５の近傍に配置されているた
め、信号の伝達、配分が円滑に行なえるという利点があ
る。すなわち、分配回路６０は、センスアンプ列の近傍
に置くという考え方もあるが、本実施例のようにセンス
アンプ列が２ヶ所以上に分散して設けられている場合に
は、分配回路も分散されるため配線の引回しが複雑にな
るが、データ入出力端子Ｉ／Ｏ０〜７，Ｉ／Ｏ８〜１５
に近い側に設けることにより、１箇所に集中して設ける
ことができ、それによって配線の引回しが簡単に行なえ
る。
【００８８】なお、図１０に示されているライトバッフ
ァメモリ３１は、データ入出力端子Ｉ／Ｏ０〜７，Ｉ／
Ｏ８〜１５とライト用のルータＷＲＴ１，ＷＲＴ２との
間に配置されても良いが、図７に示されている周辺回路
５０のパッド列ＰＤ１側すなわちチップ１００の左上隅
に配置されていても良い。
【００８９】図１１には、上記リード用ルータＲＲＴ１
の概略構成を示す。図において、ＳＥＬ１〜ＳＥＬ８は
２ビットの入力信号のうち１ビットを通過させるセレク
タ、６１は前記セレクタＳＥＬ１０を介してヒューズ用
レジスタ２５から供給される設定データをデコードして
セレクタＳＥＬ１〜ＳＥＬ８の切替え制御信号Ｓ１〜Ｓ
８を生成するデコーダである。各セレクタＳＥＬ１〜Ｓ
ＥＬ８のうちＳＥＬ１〜ＳＥＬ７の入力端子には、メモ
リアレイから読み出されコモンデータ線ＣＤＬを介して
供給される１バイトのデータの各ビットＢ０〜Ｂ７のい
ずれかＢｉ（ｉ＝０，１，２……７）と、冗長救済回路
ＲＤＤ１またはＲＤＤ２の予備メモリ列からの冗長ビッ
トＢｒが共通に入力されている。そして、デコーダ６１
からの制御信号Ｓ１〜Ｓ８によりセレクタＳＥＬ１〜Ｓ
ＥＬ８のうち不良ビットに対応したセレクタが切り替え
られて、不良ビットの代わりに冗長ビットＢｒが選択さ
れて計８ビットの信号Ｄ０〜Ｄ７として出力される。
【００９０】図１１には、一例としてビットＢ５が不良
である場合にセレクタＳＥＬ１〜ＳＥＬ８によって選択
される信号が太線で示されている。すなわち、セレクタ
ＳＥＬ１〜ＳＥＬ８のうちＳＥＬ１〜ＳＥＬ５およびＳ
ＥＬ７，ＳＥＬ８は正規のメモリ列のビットＢ０〜Ｂ４
およびＢ６，Ｂ７をそれぞれ選択し、セレクタＳＥＬ６
は冗長ビットＢｒを選択している様子が示されている。
【００９１】リード用ルータＲＲＴ２においても同様
に、冗長ビットを含む９ビットのリードデータＢ８〜Ｂ
１５，Ｂｒが供給され、ヒューズ用レジスタ２５の設定
データに応じてそのうち８ビットが選択されて出力され
る。正規の８ビットの中に不良が含まれていない場合に
は、ヒューズ用レジスタ２５には置換情報が設定され
ず、デコーダ６１は正規の８ビットを選択させるような
切替え制御信号Ｓ１〜Ｓ８を生成して、セレクタＳＥＬ
１〜ＳＥＬ８へ供給する。
【００９２】ライト用のルータＷＲＴ１，ＷＲＴ２は、
図１２に示すように、リード用のルータＲＲＴ１，ＲＲ
Ｔ２とデータの伝送の向きが逆になるように構成され
る。
【００９３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、消去によりメモリセルのしきい値電圧
を下げ、書込みによりメモリセルのしきい値電圧を上げ
る方式のフラッシュメモリについて説明したが、本発明
は消去によりメモリセルのしきい値電圧を上げ書込みに
よりメモリセルのしきい値電圧を下げる方式のフラッシ
ュメモリに対しても適用することができる。
【００９４】また、上記実施例においては、フローティ
ングゲートを有する記憶素子への書込みはドレイン電流
を流して発生したホットエレクトロンで行ない、消去は
ＦＮトンネル現象を利用して行なうようにしているが、
書込みと消去をそれぞれＦＮトンネル現象を利用して行
なうように構成されたフラッシュメモリに対しても適用
することができる。さらに、前記実施例では、予備メモ
リ列に関してはルータにより置換情報に従って不良ビッ
トを入れ替えるように構成した場合を説明したが、予備
メモリ列に関しても予備メモリ行と同様に救済アドレス
を予備メモリ列のアドレスに切り替えて選択するように
Ｙデコーダを構成することも可能である。
【００９５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、本発明は、電圧を印
加してしきい値電圧を変化させて情報の記憶を行なう不
揮発性記憶素子を有する半導体メモリに広く利用するこ
とができる。
【００９６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００９７】すなわち、本発明に従うと、フラッシュメ
モリのような電気的に書込み、消去可能な不揮発性記憶
装置において、専用の回路を設けることなくトリミング
情報や置換情報等を記憶する記憶素子への書込みやベリ
ファイなどを行なうことができるとともに、ユーザの使
用可能な記憶容量を減らすことがなく、また誤ってユー
ザがデータを書き換えてしまうのを回避することができ
る。
【図面の簡単な説明】
【図１】本発明を適用して有効な不揮発性半導体憶装置
の一例としてのフラッシュメモリの実施例を示すブロッ
ク図である。
【図２】メモリアレイのヒューズ代替メモリ領域および
ヒューズレジスタとその周辺の回路の構成例を示す回路
図である。
【図３】実施例のフラッシュメモリにおけるヒューズレ
ジスタのラッチタイミングを示すタイミングチャートで
ある。
【図４】実施例のフラッシュメモリにおけるヒューズ代
替メモリ領域へのデータの具体的な書込み手順を示すフ
ローチャートである。
【図５】実施例のフラッシュメモリにおけるパッケージ
組立て後におけるヒューズ代替メモリ領域へのデータの
具体的な書込み手順を示すフローチャートである。
【図６】実施例のフラッシュメモリのウェハ工程後にお
けるテストから出荷までの手順を示すフローチャートで
ある。
【図７】本発明を適用したフラッシュメモリのチップレ
イアウトの一例を示す平面説明図である。
【図８】実施例のフラッシュメモリにおけるメモリアレ
イを構成するバンクの構成例を示す回路構成図である。
【図９】ヒューズ用レジスタと読出し側の分配回路の構
成例を示すブロック図である。
【図１０】ヒューズ用レジスタと書込み側の分配回路の
構成例を示すブロック図である。
【図１１】読出し側の分配回路を構成するリード用ルー
タの概略構成を示す回路構成図である。
【図１２】書込み側の分配回路を構成するライト用ルー
タの概略構成を示す回路構成図である。
【図１３】本発明を適用したフラッシュメモリのメモリ
セルの構造と書込み時と消去時のバイアス電圧の一例を
示す断面説明図である。
【符号の説明】 １１ メモリアレイ １１Ａ 通常メモリ領域 １１Ｂ ヒューズ代替メモリ領域（設定値記憶領域） １２ アドレスレジスタ １３ Ｘデコーダ １４ Ｙデコーダ １５ センスアンプ＆データレジスタ １６ 書込み回路 １７ Ｙゲート回路 １９ 制御回路 ２０ 内部電源回路 ２１ トリミング回路 ２５ ヒューズレジスタ ２６ タイミング生成回路 ２７ パワーオンリセット回路 ３０ 入出力バッファ回路 ３１ ライトバッファメモリ ３２ アドレスバッファ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/16 ３１０ Ｇ０１Ｒ 31/28 Ｂ ５Ｆ１０１ Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３２Ｃ ５Ｌ１０６ Ｈ０１Ｌ 21/8247 ６３４Ｇ 27/115 ６３９Ｂ 29/788 Ｈ０１Ｌ 27/10 ４３４ 29/792 29/78 ３７１ (72)発明者 葛西 秀男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 和田 正志 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 東海林 敦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G032 AA08 AB01 AG01 AH04 AK00 AK11 5B018 GA04 HA35 NA06 PA01 QA13 5B025 AA03 AB01 AC01 AD01 AD04 AD05 AD06 AD13 AD16 AE00 AE08 AE09 5F001 AA01 AB08 AC06 AE08 AH07 5F083 EP02 EP23 ER02 ER19 ER22 KA06 ZA10 5F101 BA01 BB05 BC11 BE07 BG07 5L106 AA10 CC01 CC09 FF08 GG01

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 選択されたメモリセルに所定の電圧を印
    加することでしきい値電圧を変化させしきい値電圧の相
    違によりデータを記憶する複数のメモリセルからなるメ
    モリアレイを備えた不揮発性半導体記憶装置において、 上記メモリアレイ内の一部が予備のメモリセルとして用
    いられるとともに、 上記メモリアレイのビット線に伝送スイッチを介して接
    続されたラッチ回路を備え、上記メモリアレイには少な
    くとも不良ビットを上記予備のメモリセルに置き換える
    ための置換情報が記憶可能にされ、該置換情報は上記メ
    モリアレイから上記伝送スイッチを介して上記ラッチ回
    路に転送されて保持可能に構成されていることを特徴と
    する不揮発性半導体記憶装置。
  2. 【請求項２】 上記メモリアレイには、通常動作状態で
    はアクセスが制限されるとともに所定の動作モードにお
    いて書込み可能に構成された設定値記憶領域が設けら
    れ、該設定値記憶領域に上記置換情報が記憶可能に構成
    されていることを特徴とする請求項１に記載の不揮発性
    半導体記憶装置。
  3. 【請求項３】 上記メモリアレイに記憶された上記置換
    情報は、電源立上がり時に上記伝送スイッチを介して上
    記ラッチ回路に転送されて保持されるように構成されて
    いることを特徴とする請求項１または２に記載の不揮発
    性半導体記憶装置。
  4. 【請求項４】 上記ラッチ回路は正相と逆相の入力端子
    を有し、上記メモリアレイのいずれか２つのビット線に
    各入力端子が接続され、上記２つのビット線に接続され
    た少なくとも２つのメモリセルに記憶された相補的なデ
    ータに基づいて記憶情報を取り込んで保持するように構
    成されていることを特徴とする請求項１、２または３に
    記載の不揮発性半導体記憶装置。
  5. 【請求項５】 上記伝送スイッチは、電源投入時に供給
    されるリセット信号により導通されて上記メモリアレイ
    に記憶されている置換情報を上記ラッチ回路に転送して
    保持させるように構成されていることを特徴とする請求
    項１、２、３または４に記載の不揮発性半導体記憶装
    置。
  6. 【請求項６】 電源電圧の立上がりを検出してリセット
    信号を生成するパワーオンリセット回路を備え、上記伝
    送スイッチは、上記パワーオンリセット回路で生成され
    たリセット信号により導通されるように構成されている
    ことを特徴とする請求項５に記載の不揮発性半導体記憶
    装置。
  7. 【請求項７】 上記メモリアレイ内のメモリセルへのデ
    ータの書込みおよび消去に使用される電圧を発生する内
    部電源回路と、該内部電源回路により発生される電圧の
    レベルを調整するトリミング回路とを備え、上記メモリ
    アレイに記憶され上記伝送スイッチを介して上記ラッチ
    回路に伝送されるデータは、上記トリミング回路の調整
    情報および上記置換情報であることを特徴とする請求項
    １、２、３、４、５または６に記載の不揮発性半導体記
    憶装置。
  8. 【請求項８】 上記設定値記憶領域の各ビット線にはそ
    れぞれ複数のメモリセルが接続され、同一のビット線に
    接続された複数のメモリセルには同一のデータが記憶さ
    れ、上記ラッチ回路は同一のデータが記憶された上記複
    数のメモリセルから読み出された信号に基づいてデータ
    を保持するように構成されていることを特徴とする請求
    項２、３、４、５、６または７に記載の不揮発性半導体
    記憶装置。
  9. 【請求項９】 上記同一のビット線に接続された複数の
    メモリセルは、各々別個の選択信号線に接続されるとと
    もに、これらの選択信号線を選択駆動するデコーダ回路
    を備え、上記設定値記憶領域のメモリセルには上記選択
    信号線が順次選択レベルに駆動されることにより順番に
    情報が書き込まれ、上記同一のビット線に接続された複
    数のメモリセルの記憶情報は、上記選択信号線が同時に
    選択レベルに駆動されることにより同時に上記ラッチ回
    路に転送されることを特徴とする請求項８に記載の不揮
    発性半導体記憶装置。
  10. 【請求項１０】 外部から供給されるリセット信号が入
    力される外部端子を備え、上記伝送スイッチは、上記パ
    ワーオンリセット回路で生成されたリセット信号または
    上記外部端子から入力されたリセット信号に基づいて導
    通状態とされ、上記設定値記憶領域に記憶されている情
    報を上記ラッチ回路に転送して保持させるように構成さ
    れていることを特徴とする請求項６に記載の不揮発性半
    導体記憶装置。
  11. 【請求項１１】 上記ラッチ回路はテスト用に所定のデ
    ータを設定可能とするためのスイッチ素子を備えている
    ことを特徴とする請求項１、２、３、４、５、６、７、
    ８、９または１０に記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 選択されたメモリセルに所定の電圧を
    印加することでしきい値電圧を変化させしきい値電圧の
    相違によりデータを記憶する複数のメモリセルからなる
    とともに予備のメモリセルが設けられたメモリアレイ
    と、該メモリアレイのビット線に伝送スイッチを介して
    接続されたラッチ回路とを備え、上記メモリアレイには
    少なくとも不良ビットを上記予備のメモリセルに置き換
    えるための置換情報が記憶され、該置換情報が上記メモ
    リアレイから上記伝送スイッチを介して上記ラッチ回路
    に転送されて保持されるように構成された不揮発性半導
    体記憶装置の製造方法において、 ウェハ状態において上記メモリアレイへの書込みおよび
    読出しを行なって不良ビットを検出し、検出された不良
    ビットを上記予備のメモリセルに置き換えるための置換
    情報を上記メモリアレイの所定のメモリセルに書き込ん
    だ後、 上記ウェハを各不揮発性半導体記憶装置チップ毎に切断
    してそれぞれパッケージに封入し、このパッケージ状態
    において上記メモリアレイへの書込みおよび読出しを行
    なって不良ビットを検出し、検出された不良ビットを上
    記予備のメモリセルに置き換えるための置換情報を上記
    メモリアレイの所定のメモリセルに書き込んで正常に書
    き込めたものを抽出することを特徴とする不揮発性半導
    体記憶装置の製造方法。
  13. 【請求項１３】 上記パッケージ状態における上記メモ
    リアレイへの上記置換情報の書き込みの際に、既に当該
    メモリアレイに書き込まれている置換情報を読み出して
    新たに検出された不良ビットに関わる置換情報と合成し
    て得られた情報を上記メモリアレイの所定のメモリセル
    に書き込むことを特徴とする請求項１２に記載の不揮発
    性半導体記憶装置の製造方法。
  14. 【請求項１４】 上記メモリアレイへのデータの書込み
    および消去に使用される電圧を発生する内部電源回路
    と、該内部電源回路により発生される電圧のレベルを調
    整するトリミング回路とを備えた不揮発性半導体記憶装
    置の製造方法であって、ウェハ状態またはパッケージ状
    態において上記内部電源回路で発生される電圧を検出し
    て上記トリミング回路の調整情報を決定し、上記設定値
    記憶領域には、上記置換情報と共に上記トリミング回路
    の調整情報を書き込むことを特徴とする請求項１２また
    は１３に記載の不揮発性半導体記憶装置の製造方法。
  15. 【請求項１５】 選択されたメモリセルに所定の電圧を
    印加することでしきい値電圧を変化させしきい値電圧の
    相違によりデータを記憶する複数のメモリセルからなり
    予備のメモリセルが設けられたメモリアレイと、該メモ
    リアレイ内のビット線の電位を増幅するセンスアンプ列
    とを備えた不揮発性半導体記憶装置において、 上記メモリアレイが形成された半導体チップの一辺に沿
    って上記メモリアレイの書込みデータおよび読出しデー
    タの入出力用のパッド列が配置され、該データ入出力用
    パッド列と上記メモリアレイとの間に、該メモリアレイ
    のビット線に伝送スイッチを介して接続され上記メモリ
    アレイに記憶されている当該メモリアレイの不良ビット
    を上記予備のメモリセルに置き換えるための置換情報が
    上記伝送スイッチを介して転送されて保持されるラッチ
    回路列が配置され、該ラッチ回路列と上記データ入出力
    用パッド列との間には書込みデータを上記センスアンプ
    列に分配するとともにセンスアンプからの読出しデータ
    を各パッドに分配する分配回路が配置されていることを
    特徴とする不揮発性半導体記憶装置。
  16. 【請求項１６】 上記メモリアレイの上記ラッチ回路列
    側には、上記置換情報を記憶する設定値記憶領域が設け
    られていることを特徴とする請求項１５に記載の不揮発
    性半導体記憶装置。
  17. 【請求項１７】 上記メモリアレイは複数のバンクで構
    成され、いずれか２つのバンク間にそれぞれセンスアン
    プ列が配置されているとともに、上記バンクのうち最も
    上記データ入出力用パッド列に近いバンクと上記データ
    入出力用パッド列との間に上記ラッチ回路列が配設され
    ていることを特徴とする請求項１５または１６に記載の
    不揮発性半導体記憶装置。
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