JP2014186761A - 半導体記憶装置、コントローラ、及びメモリシステム - Google Patents
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Abstract
【課題】動作信頼性を向上出来る半導体記憶装置及びコントローラを提供すること。
【解決手段】実施形態の半導体記憶装置1は、データを不揮発に記憶可能なメモリセルアレイ111と、メモリセルアレイに対するデータアクセスを制御する制御部141とを具備する。メモリセルアレイは、複数のページPG18,PG74に同一のデータを保持する。制御部141は、同一のデータを保持する前記複数のページPG18,PG74に対して読み出し動作を実行することで、読み出しデータを確定させる。
【選択図】図5
【解決手段】実施形態の半導体記憶装置1は、データを不揮発に記憶可能なメモリセルアレイ111と、メモリセルアレイに対するデータアクセスを制御する制御部141とを具備する。メモリセルアレイは、複数のページPG18,PG74に同一のデータを保持する。制御部141は、同一のデータを保持する前記複数のページPG18,PG74に対して読み出し動作を実行することで、読み出しデータを確定させる。
【選択図】図5
Description
本発明の実施形態は、半導体記憶装置、コントローラ、及びメモリシステムに関する。
メモリセルが三次元に配列されたNAND型フラッシュメモリが知られている。
動作信頼性を向上出来る半導体記憶装置、コントローラ、及びメモリシステムを提供する。
実施形態の半導体記憶装置は、データを不揮発に記憶可能なメモリセルアレイと、メモリセルアレイに対するデータアクセスを制御する制御部とを具備する。メモリセルアレイは、複数のページに同一のデータを保持する。制御部は、同一のデータを保持する複数のページに対して読み出し動作を実行することで、読み出しデータを確定させる。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
1.第1実施形態
第1実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
第1実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板上方に積層された三次元積層型NAND型フラッシュメモリを例に挙げて説明する。
1.1 構成について
1.1.1 メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図1を用いて説明する。図1は、本実施形態に係るメモリシステムのブロック図である。
1.1.1 メモリシステムの構成について
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図1を用いて説明する。図1は、本実施形態に係るメモリシステムのブロック図である。
図示するようにメモリシステム1は、NAND型フラッシュメモリ100、コントローラ200、及びホスト機器300を備えている。
NAND型フラッシュメモリ100は複数のメモリセルを備え、データを不揮発に記憶する。NAND型フラッシュメモリの構成の詳細は後述する。
コントローラ200は、ホスト機器300からの命令に応答して、NAND型フラッシュメモリ100に対して読み出し、書き込み、消去等を命令する。また、NAND型フラッシュメモリ100のメモリ空間を管理する。コントローラ200とNAND型フラッシュメモリ100は、例えば同一の半導体装置を構成しても良い。またメモリシステム1が1つの装置であっても良く、その例としてはSDTMカードのようなメモリカードや、SSD(solid state drive)等が挙げられる。またメモリシステム1は、NAND型フラッシュメモリ100及びコントローラ200がパーソナルコンピュータに内蔵された構成であっても良いし、NAND型フラッシュメモリ100が搭載されているアプリケーションであれば限定されるものではない。
コントローラ200は、ホストインターフェイス回路210、内蔵メモリ(RAM)220、プロセッサ(CPU)230、バッファメモリ240、NANDインターフェイス回路250、及びECC回路260を備えている。
ホストインターフェイス回路210は、コントローラバスを介してホスト機器300と接続され、ホスト機器300との通信を司る。そして、ホスト機器300から受信した命令及びデータを、それぞれCPU230及びバッファメモリ240に転送する。またCPU230の命令に応答して、バッファメモリ240内のデータをホスト機器300へ転送する。
NANDインターフェイス回路250は、NANDバスを介してNAND型フラッシュメモリ100と接続され、NAND型フラッシュメモリ100との通信を司る。そして、CPU230から受信した命令をNAND型フラッシュメモリ100に転送し、また書き込み時にはバッファメモリ240内の書き込みデータをNAND型フラッシュメモリ100へ転送する。更に読み出し時には、NAND型フラッシュメモリ100から読み出されたデータをバッファメモリ240へ転送する。
CPU230は、コントローラ200全体の動作を制御する。例えば、ホスト機器300から読み出し命令を受信した際には、それに応答して、NANDインターフェイスに基づく読み出し命令を発行する。書き込み及び消去の際も同様である。またCPU230は、ウェアレベリング等、NAND型フラッシュメモリ1を管理するための様々な処理を実行する。更にCPU230は、各種の演算を実行する。例えば、データの暗号化処理やランダマイズ処理等を実行する。ECC回路260は、データの誤り訂正(ECC:Error Checking and Correcting)処理を実行する。すなわちECC回路260は、データの書き込み時には書き込みデータに基づいてパリティを生成し、読み出し時にはパリティからシンドロームを生成して誤りを検出し、この誤りを訂正する。なお、CPU230がECC回路260の機能を有していても良い。
内蔵メモリ220は、例えばDRAM等の半導体メモリであり、CPU230の作業領域として使用される。そして内蔵メモリ220は、NAND型フラッシュメモリ100を管理するためのファームウェアや、各種の管理テーブル等を保持する。
1.1.2 半導体記憶装置の構成について
次に、半導体記憶装置100の構成について説明する。
次に、半導体記憶装置100の構成について説明する。
1.1.2.1 半導体記憶装置の全体構成について
図2は、本実施形態に係るNAND型フラッシュメモリ100のブロック図である。図示するようにNAND型フラッシュメモリ100は、コア部110、入出力部130、及び周辺回路140を備えている。
図2は、本実施形態に係るNAND型フラッシュメモリ100のブロック図である。図示するようにNAND型フラッシュメモリ100は、コア部110、入出力部130、及び周辺回路140を備えている。
コア部110は、メモリセルアレイ111、ロウデコーダ112、及びセンスアンプ113を備えている。
メモリセルアレイ111は、不揮発性のメモリセルの集合である複数(例えばN個)のブロックBLK(BLK0、BLK1、BLK2、…)を備えている。同一ブロックBLK内のデータは一括して消去される。ブロックBLKの各々は、メモリセルが直列接続されたNANDストリング114の集合である複数(例えばM個)のストリングユニットSU(SU0、SU1、SU2、…)を備えている。メモリセルアレイ111内のブロック数及びブロック内のメモリグループ数は任意である。
ロウデコーダ112は、コントローラ200から受信したブロックアドレスBAをデコードして、対応するブロックBLKを選択し、更に後述するワード線やセレクトゲート線に所定の電圧を印加する。
センスアンプ113は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。そして、必要に応じて読み出しデータをコントローラ200へ出力する。またデータの書き込み時には、コントローラ200から受信した書き込みデータをメモリセルに転送する。メモリセルアレイ111へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
入出力部130は、コントローラ200との間での、NANDバスを介した種々のコマンドやデータの送受信を司る。
周辺回路140は、シーケンサ141、チャージポンプ142、レジスタ143、及びドライバ144を備える。
ドライバ144は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ112やセンスアンプ113に供給する。この電圧が、メモリセルアレイ111内の各種配線に印加される。チャージポンプ142は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ144に供給する。レジスタ143は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。シーケンサ141は、NAND型フラッシュメモリ100全体の動作を制御する。
1.1.2.2 メモリセルアレイ111について
次に、上記メモリセルアレイ111の構成の詳細について説明する。図3は、ブロックBLK0の回路図である。その他のブロックBLKも同様の構成を有している。
次に、上記メモリセルアレイ111の構成の詳細について説明する。図3は、ブロックBLK0の回路図である。その他のブロックBLKも同様の構成を有している。
図示するように、ブロックBLK0は複数のストリングユニットSUを含む。また各々のストリングユニットSUは、複数(本例ではL個)のNANDストリング114を含む。
NANDストリング114の各々は、例えば8個のメモリセルトランジスタMT(MT0〜MT7)と、選択トランジスタST1、ST2と、バックゲートトランジスタBTとを含んでいる。メモリセルトランジスタMTは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタMTの個数は8個に限られず、16個や32個、64個、128個等であってもよく、その数は限定されるものではない。バックゲートトランジスタBTもメモリセルトランジスタMTと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタBTはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタMT及びバックゲートトランジスタBTは、選択トランジスタST1、ST2間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタBTは、メモリセルトランジスタMT3とMT4との間に設けられる。この直列接続の一端側のメモリセルトランジスタMT7の電流経路は選択トランジスタST1の電流経路の一端に接続され、他端側のメモリセルトランジスタMT0の電流経路は選択トランジスタST2の電流経路の一端に接続されている。
ストリングユニットSU0〜SU(M−1)の各々の選択トランジスタST1のゲートは、それぞれセレクトゲート線SGS0〜SGS(M−1)に共通接続され、選択トランジスタST2のゲートは、それぞれセレクトゲート線SGS0〜SGS(M−1)に共通接続される。これに対して同一のブロックBLK0内にあるメモリセルトランジスタMT0〜MT7の制御ゲートはそれぞれワード線WL0〜WL7に共通接続され、バックゲートトランジスタBTの制御ゲートはバックゲート線BG(ブロックBLK0〜BLK(N−1)では、それぞれBG0〜BG(N−1))に共通接続される。
すなわち、ワード線WL0〜WL7及びバックゲート線BGは同一ブロックBLK0内の複数のストリングユニットSU間で共通に接続されているのに対し、セレクトゲート線SGD、SGSは、同一ブロックBLK0内であってもストリングユニットSU毎に独立している。
また、メモリセルアレイ110内でマトリクス状に配置されたNANDストリング114のうち、同一列にあるNANDストリング114の選択トランジスタST1の電流経路の他端は、いずれかのビット線BLに共通接続される。すなわちビット線BLは、同一のブロックBLK内における複数のNANDストリング114を共通に接続し、更に複数のブロックBLK間でNANDストリング114を共通に接続する。また選択トランジスタST2の電流経路の他端は、いずれかのソース線SLに接続されている。ソース線SLは、例えば複数のストリングユニットSU間で、NANDストリング114を共通に接続する。
前述の通り、同一のブロックBLK内にあるメモリセルトランジスタMTのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックBLKのいずれかのストリングユニットSUにおける、いずれかのワード線WLに共通に接続された複数のメモリセルトランジスタMTにつき、一括して行われる。この単位が「ページ」となる。
上記構成のメモリセルアレイ111において、メモリセルトランジスタMT、選択トランジスタST1、ST2、及びバックゲートトランジスタBTは、半導体基板上方に三次元的に積層されている。一例としては、半導体基板上に例えばセンスアンプモジュール11等の周辺回路の一部が形成され、この周辺回路の上方にメモリセルアレイ111が形成される。
メモリセルアレイ111の構成については、例えば、“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
1.1.2.3 センスアンプ113について
次にセンスアンプ113について説明する。センスアンプ113は、ビット線毎にセンスアンプユニットSAUを備えている。図4は、センスアンプユニットSAUの回路図である。
次にセンスアンプ113について説明する。センスアンプ113は、ビット線毎にセンスアンプユニットSAUを備えている。図4は、センスアンプユニットSAUの回路図である。
図示するようにセンスアンプユニットSAUは、センスアンプ部SA及びラッチ回路SDLを備えている。なお、個々のメモリセルトランジスタが2ビット以上のデータを保持する際等には、ラッチ回路は2つ以上設けられる。
センスアンプ部SAは、ビット線BLに読み出されたデータをセンス・増幅し、またラッチ回路SDLの保持するデータに応じてビット線BLに電圧を印加する。すなわちセンスアンプ部SAは、ビット線BLを直接的に制御するモジュールである。ラッチ回路SDLは、データを一時的に保持する。ラッチ回路SDLは、データの書き込み時には、入出力回路130を介してコントローラ200から受信した書き込みデータを保持する。データの読み出し時には、センスアンプ部SAでセンス・増幅されたデータを保持し、入出力回路130を介してコントローラ200へ送信する。
図4に示すようにセンスアンプ部SAは、高耐圧nチャネルMOSトランジスタ10、低耐圧nチャネルMOSトランジスタ11〜18、低耐圧pチャネルMOSトランジスタ19、及びキャパシタ素子20を備えている。
トランジスタ10は、ゲートに信号BLSが印加され、電流経路の一端が、対応するビット線BLに接続される。トランジスタ11は、電流経路の一端がトランジスタ10の電流経路の他端に接続され、ゲートに信号BLCが印加され、電流経路の他端がノードSCOMに接続される。トランジスタ11は、対応するビット線BLを、信号BLCに応じた電位にクランプするためのものである。
トランジスタ15は、電流経路の一端がノードSCOMに接続され、他端がノードSRCGND(例えば0V)に接続され、ゲートがノードINV_Sに接続される。トランジスタ12は、電流経路の一端がノードSCOMに接続され、他端がノードSSRCに接続され、ゲートに制御信号BLXが入力される。トランジスタ19は、電流経路の一端がノードSSRCに接続され、他端に電源電圧VDDSAが与えられ、ゲートがノードINV_Sに接続される。トランジスタ13は、電流経路の一端がノードSCOMに接続され、他端がノードSENに接続され、ゲートに制御信号XXLが入力される。トランジスタ14は、電流経路の一端がノードSSRCに接続され、他端がノードSENに接続され、ゲートに制御信号HLLが入力される。
トランジスタ17は、電流経路の一端が接地され、ゲートがノードSENに接続される。トランジスタ18は、電流経路の一端がトランジスタ17の電流経路の他端に接続され、他端がバスLBUSに接続され、ゲートに制御信号STBが入力される。トランジスタ16は、電流経路の一端がノードSENに接続され、他端がバスLBUSに接続され、ゲートに制御信号BLQが入力される。キャパシタ素子20は、一方電極がノードSENに接続され、他方電極にクロックCLKが入力される。
次に、読み出し時におけるセンスアンプ部SAの動作につき簡単に説明する。まず、信号BLS、BLC、BLXが“H”レベルとされ、ノードINV_Sが“L”レベルとされ、ビット線が所定の電位Vblにプリチャージされる。また、信号HLLが“H”レベルとされることでキャパシタ素子20が充電され、ノードSENの電位が上昇する。
その後、信号HLLが“L”レベルとされ、信号XXLが“H”レベルとされて、データセンスが行われる。すなわち、選択セルがオン状態となってセル電流がビット線BLからソース線SLに流れれば、ノードSENが放電され、ノードSENの電位が低下する。他方、選択セルがオフ状態であれば、ノードSENは放電されず、当初の電位をほぼ維持する。
そして、信号STBが“H”レベルとされて、データがストローブされる。すなわち、読み出しデータがラッチ回路SDLに転送される。具体的には、ノードSENの電位が“H”レベルであれば、トランジスタ17はオン状態とされ、ノードLBUSを介して“L”レベルがラッチ回路SDLに転送される。他方、ノードSENの電位が低下していれば、トランジスタ17はオフ状態とされ、ノードLBUSは初期状態の“H”レベルを維持する。従ってラッチ回路SDLは、“H”レベルを保持するリセット状態を維持する。
1.2 ROMフューズについて
次に、本実施形態に係るNAND型フラッシュメモリ100のROMフューズについて説明する。
次に、本実施形態に係るNAND型フラッシュメモリ100のROMフューズについて説明する。
ROMフューズとは、NAND型フラッシュメモリ100固有の情報を保持し、外部からのアクセスを禁止された領域である。図5にROMフューズ領域の概念図を示す。
図示するように本例では、ブロックBLK0がROMフューズブロックとして使用され、このうちの例えばページPG18及びPG74がROMフューズ領域として使用される。そしてROMフューズ領域には、例えばバッドブロック情報BBLK、カラムリダンダンシ情報CRD、及びトリミング情報TRIMが格納される。
バッドブロック情報BBLKは、バッドブロック(使用不可とされたブロック)に関する情報であり、例えばバッドブロックのブロックアドレスを含む。カラムリダンダンシ情報CRDは、不良カラム(不良ビット線やセンスアンプ不良等を含むカラム)の置き換え情報であり、例えば不良カラムと、これを置き換える正常カラムのカラムアドレスを含む。トリミング情報TRIMは、チップ間あるいは製造ロット間での製造ばらつきを予め見込み、チップ毎あるいは製造ロット毎に電圧の設定などを最適化するための情報である。これらの情報をまとめてROMフューズ情報と呼ぶ。
ROMフューズ情報は、ページPG18及びページPG74に格納され、これらのページPG18及びPG74は同一のROMフューズ情報を保持する。
図6は、ROMフューズブロックBLK0の構成をより具体的に示したものである。図中では、ブロックBLK0内のストリングユニットSUが12個含まれ、各ストリングユニットSUにおけるワード線本数が8本であり、更に各メモリセルトランジスタMTが1ビットデータを保持する場合を示している。
図示するように、ページPG18は、ストリングユニットSU2においてワード線WL2に接続されたメモリセルトランジスタMTの集合である。またページPG74は、ストリングユニットSU9においてワード線WL2に接続されたメモリセルトランジスタMTの集合である。すなわち、ROMフューズ領域として使用される2つのページPG18及びPG74は、同一のワード線WL2に割り当てられたページである。
ワード線WLは、同一ブロック内にあるストリングユニットSU0〜SU11に共通に使用される。従って、ワード線WL2にはページPG18及びページPG74の他、ページPG2、PG10、PG90等が割り当てられている。これらのページにも、ページPG18及びPG74と同じようにROMフューズ情報が書き込まれても良く、またワード線WL2に割り当てられた12個の全てのページに同じROMフューズ情報が書き込まれても良い。
なお、上記説明したワード線WLとページPGとの関係は一例に過ぎない。例えばメモリセルトランジスタMTが2ビットデータを保持する場合には、1本のワード線には、2ビットデータの上位ビット及び下位ビットに相当する上位ページと下位ページの2ページが割り当てられる。従って、1ブロック内のページ数は、上記の場合の2倍の数となり、ROMフューズ領域として使用されるページPGも、図6とは異なる場合があり得る。メモリセルトランジスタMTが3ビット以上のデータを保持する場合も同様である。
ROMフューズ情報の書き込みは、NAND型フラッシュメモリ100の出荷前のテスト時に行われる。図7は、テスターによって行われるNAND型フラッシュメモリ100のテスト方法のフローチャートである。
図示するようにテスターは、NAND型フラッシュメモリ100に対して、種々のテストを実行する(ステップS10)。これらのテストには、例えば配線間におけるショート不良の有無や、オープン不良の有無を確かめるテストが含まれる。このテストにより、NAND型フラッシュメモリ100に含まれる不良が特定される。
次にテスターは、ステップS10で得られたテスト結果に基づき、不良情報をテスター内のメモリに登録する(ステップS11)。より具体的には、テスターは、ECC訂正やリダンダンシ技術を用いても正常な動作が不可能なブロックをバッドブロックとしてテスターに登録する。また、リダンダンシ技術を用いて不良カラムを救済可能な場合には、これらの不良カラム及びこれを救済するリダンダンシカラムをテスターに登録する。
最後にテスターは、ステップS11で得られた不良情報を、ROMフューズ情報としていずれかのブロックに書き込む(ステップS12)。本例の場合、図5及び図6で説明したように、ROMフューズブロックにおける少なくとも2つのページPG18及びPG74に、同一のROMフューズ情報を書き込む。この書き込み動作は、1ページずつ行っても良いし、あるいは2ページ同時に行っても良い。2ページ同時に行う際には、例えば図6の例では、セレクトゲート線SGD2及びSGD9が同時に選択される。この状態で、ワード線WL2にプログラム電圧が印加される。もちろん、前述のように、図6の例においてワード線WL2に割り当てられた12ページ全てに同一のROMフューズ情報を書き込んでも良い。この場合、例えばセレクトゲート線SGD1〜SGD11の全てが同時に選択されても良いし、順次選択されても良い。
1.3 NAND型フラッシュメモリ100の動作について
次に、NAND型フラッシュメモリ100の電源投入直後の動作について、図8を用いて説明する。図8は、NAND型フラッシュメモリ100の動作を示すフローチャートである。
次に、NAND型フラッシュメモリ100の電源投入直後の動作について、図8を用いて説明する。図8は、NAND型フラッシュメモリ100の動作を示すフローチャートである。
図示するようにNAND型フラッシュメモリ100は、コントローラ200によって電源が投入されることにより起動する(ステップS20)。起動したNAND型フラッシュメモリ100では、コントローラ200からの命令を受信することなく、シーケンサ141によってブートシーケンスが実行される。
すなわちシーケンサ141は、ROMフューズからデータを読み出す(ステップS21:パワーオンリード(POR))。図5及び図6で説明したように、ROMフューズは、2つのページPG18及びPG74を含む。従ってシーケンサ141は、この2つのページPG18及びPG74からROMフューズ情報を読み出す。
そしてシーケンサ141は、読み出したROMフューズ情報をレジスタ143に格納する(ステップS22)。
上記ステップS21の詳細につき、図9を用いて説明する。図9は、ROMフューズ情報を読み出す際の、各種配線及び制御信号のタイミングチャートである。この読み出し動作は、例えばシーケンサ141が制御信号を制御することで実行される。
図示するように、時刻t0においてシーケンサ141は、ROMフューズ情報の書き込まれているストリングユニットSUのセレクトゲート線SGDに“H”レベル(VSG:例えば4.3V)を印加し、その他のセレクトゲート線SGDに“L”レベル(VBB:例えば負電圧)を印加する。図5及び図6の例では、セレクトゲート線SGD2及びSGD9に“H”レベルが与えられる。更にシーケンサ141は、選択ワード線に電圧VCGRVを印加し、非選択ワード線に電圧VREADを印加する。電圧VCGRVは、読み出し対象データに応じた値であり、メモリセルトランジスタが1ビットデータを保持する場合は例えばVCGRV=0Vである。電圧VREADは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である。図5及び図6の例では、ワード線WL2にVCGRVが与えられ、その他のワード線WL0、WL1、及びWL3〜WL7にはVREADが印加される。なお、バックゲート線BGにも“H”レベルが印加される。更にシーケンサ141は、信号ROMフューズ情報の書き込まれているストリングユニットSUのセレクトゲート線SGSに“H”レベル(VSG)を印加し、その他のセレクトゲート線SGSに“L”レベル(VBB)を印加する。図5及び図6の例では、セレクトゲート線SGS2及びSGS9に“H”レベルが与えられる。
次にシーケンサ141は、時刻t1においてビット線BLのプリチャージを開始する。すなわちシーケンサ141は、信号BLS、BLC、及びBLXを“H”レベルとし、ノードINV_Sを“L”レベルとする。これにより、ビット線BLは電圧Vbl(例えば0.7V)にプリチャージされる。更に、信号HLLを“H”レベルとして、ノードSENを充電する。
また、ROMフューズ情報に応じて、ビット線BLからソース線SLにセル電流Icellが流れる。すなわち、選択ワード線に接続されたメモリセルトランジスタ(選択セル)の保持データが“1”であれば、すなわち選択セルがオンすれば、ビット線BLからソース線SLにセル電流Icellが流れる。他方、保持データ“0”であり、選択セルがオフすれば、セル電流Icellは流れず、小さなオフ電流Ioffが流れるだけである。
ここで、1本のビット線BLに流れるセル電流Icellの大きさは、例えば図9に示すように大まかには4つの値Icell1、Icell2、Icell3、及びIcell4に分類される。電流の大きさは、Icell1>Icell2>Icell3>Icell4である。
電流Icell1は、1本のビット線BLに接続された2つの選択セルが共に“1”データを保持し、NANDストリング114の電流経路にオープン不良が無く、且つ少なくともいずれか一方のNANDストリング114が電流を流しやすいビット線に流れる。
電流Icell12は、1本のビット線BLに接続された2つの選択セルが共に“1”データを保持し、NANDストリング114の電流経路にオープン不良が無く、且つ2つのNANDストリング114が電流を平均的に流すビット線に流れる。
電流Icell3は、1本のビット線BLに接続された2つの選択セルが共に“1”データを保持し、NANDストリング114の電流経路にオープン不良が無く、且つ2つのNANDストリング114が電流を流し難いビット線に流れる。あるいは電流Icell3は、1本のビット線BLに接続された2つの選択セルが共に“1”データを保持し、いずれか一方の選択セルを含むNANDストリング114の電流経路にオープン不良が存在し、且つ他方のNANDストリング114が電流を流しやすいビット線に流れる。
電流Icell4は、1本のビット線BLに接続された2つの選択セルが共に“1”データを保持し、いずれか一方の選択セルを含むNANDストリング114の電流経路にオープン不良が存在し、且つ他方のNANDストリングが電流を平均的に流すビット線に流れる。
以下では説明の簡単化のため、単純な例としてビット線BL1〜BL4がそれぞれセル電流Icell1〜Icell4を流す場合を挙げて説明する。
次にシーケンサ141は、信号HLLを“L”レベルとし、信号XXLを“H”レベルとする。これにより、読み出しデータがセンスされる。すなわち、選択セルがオンしたビット線BLに対応するセンスアンプ部SAでは、セル電流IcellによってノードSENが放電される。どの程度放電されるかは、セル電流Icellの大きさに依存する。他方、選択セルがオフしていれば、ノードSENの電位は高いままである。
次にシーケンサ141は、データをストローブする。すなわち、図9の時刻t2において、シーケンサ141は信号STBを“H”レベルとする。すると、トランジスタ18がオンされ、トランジスタ17がオンしているかオフしているかに応じたデータが、バスLBUSを介してラッチ回路SDLに転送される。すなわち、ノードSENが十分に放電されていれば、トランジスタ17はオフ状態となり、ノードLBUSは初期状態の“H”レベルを維持する。他方、ノードSENが十分に放電されていなければ、トランジスタ17はオン状態となり、ノードLBUSには“L”レベルが出力される。
そしてシーケンサ141は、時刻t3において信号STBを“L”レベルとすると共に、セル電流Icell1の流れたビット線BLをロックアウトする。言い換えれば、時刻t2においてトランジスタ17のオンしたビット線BLの電位を、例えばソース線SLと同電位(例えば0V)に固定する。そして、当該ビット線BLについてのデータは、時刻t2におけるストローブで確定される。本例では、ビット線BL1が0Vに固定され、その他のビット線BL2〜BL4は引き続きプリチャージされる。
その他のビット線BLについては、更にセンス動作が繰り返される。すなわち、時刻t3から所定の期間が経った時刻t4においてシーケンサ141は再度、信号STBを“H”レベルとする。そして時刻t5において、セル電流Icell2の流れたビット線BLをロックアウトする。本例では、ビット線BL2がロックアウトされる。そして、当該ビット線BL2についてのデータは、時刻t4におけるストローブで確定される。その他のビット線BL3及びBL4は引き続きプリチャージされる。
シーケンサ141は、更にセンス動作を繰り返す。すなわち、時刻t5から所定の期間が経った時刻t6において再度、信号STBを“H”レベルとする。そして時刻t7で、セル電流Icell3の流れたビット線BLをロックアウトする。本例では、ビット線BL3がロックアウトされる。そして、当該ビット線BL3についてのデータは、時刻t6におけるストローブで確定される。残りのビット線BL4は引き続きプリチャージされる。
シーケンサ141は、更にセンス動作を繰り返す。すなわち、時刻t7から所定の期間が経った時刻t8において再度、信号STBを“H”レベルとする。これが1回の読み出し動作における最後のストローブ動作である。これにより、セル電流Icell4の流れたビット線BL4のデータをストローブする。
その後、シーケンサ141がリカバリ動作を行うことで、各配線は例えば0Vにリセットされる。
1.4 本実施形態に係る効果
本実施形態に係る構成によれば、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
本実施形態に係る構成によれば、NAND型フラッシュメモリの動作信頼性を向上出来る。本効果につき、以下説明する。
メモリセルが三次元に積層されたNAND型フラッシュメモリでは、メモリホールのオープン不良(以下、MH open不良と呼ぶ)が発生しやすい。まず、この点について簡単に説明する。図10は、三次元積層型NAND型フラッシュメモリのメモリセルアレイの一構成例を示す斜視図である。
図示するように、半導体基板40の上方にバックゲート線41が形成され、バックゲート線41の上方に、ワード線層43a〜43dが形成され、更にワード線層43dの上方にセレクトゲート線層47a及び47bが形成されている。そして、これらの導電層43a〜43d、47a、及び47bを貫通するように、NANDストリング114の電流経路として機能する半導体層46、50a、50b、及び52が形成されている。図示していないが、ゲート絶縁膜やブロック絶縁膜等は、半導体層46、50a、及び50bの周囲を取り囲むようにして形成される。この半導体層46、50a、50b、及び52は、全体としてU字型をしており、その両端に接するようにして、ソース線層51及びビット線層53が形成されている。
本構成のメモリセルアレイにおいてMH open不良が生じやすい理由を図11及び図12を参照して説明する。図11及び図12は、メモリセルアレイの製造工程の一部を示している。
まず図11に示すように、半導体基板40上にセンスアンプ等の周辺回路を形成した後、周辺回路を被覆するようにして層間絶縁膜42が形成される。その後、層間絶縁膜46上にバックゲート線層41及び半導体層46bが形成される。更に、バックゲート線層41及び半導体層46b上に、層間絶縁膜44及び半導体層43a〜43dが交互に形成される。
次に図12に示すように、層間絶縁膜44及び半導体層43a〜43dを貫通して半導体層46bに達するホール(メモリホール)が形成される。このメモリホールは、側壁に電荷蓄積層、ブロック層、及びゲート絶縁膜が形成され、その後、半導体層46aによって埋め込まれる。
しかしながら、半導体層43a〜43dの層数が増える程、メモリホールは深くなる。すると、半導体層46bに達する深さにメモリホールを形成することが困難となる。この場合の様子を図13に示す。図13は、メモリホール内に半導体層46aを埋め込んだ際の様子を示している。図示するように、メモリホールが半導体層46aに達していないと、半導体層46aと46bとが分離される。これがMH open不良である。
MH open不良が生じると、メモリセルトランジスタの保持データに関わらず、NANDストリング114にセル電流は流れない。従って、センスアンプ部SAのノードSENが放電されないので、読み出しデータは常に“0”データ(閾値が高く、メモリセルトランジスタがオフ状態)と判断される。
これは、書き込み動作時におけるベリファイでも同様である。すなわち、データをプログラムした後のベリファイ動作時では、メモリセルトランジスタは常にオフ状態と判断されるので、メモリセルトランジスタの状態に関わらず、必ずベリファイにパスする。すなわち、本来の書き込みデータが“0”であったにも関わらず、不良によってデータを書き込めず、その閾値が“0”データに相当する値に達していないメモリセルトランジスタ(program-failed bit)についても、正しく“0”データが書き込めたと判断されてしまう。当然ながら、このようなメモリセルトランジスタからは、誤ったデータが読み出される。
この点、本実施形態であると、図5及び図6で説明したように、ROMフューズ情報を、複数のストリングユニットSU(例えばSU2及びSU9)に書き込んでいる。そしてパワーオンリード時には、この複数のストリングユニットSU2及びSU9から同時にROMフューズ情報を読み出す。従って、いずれか一方のストリングユニットSUにMH open不良が含まれていたとしても、他方にMH open不良が含まれていなければ、正確なデータを読み出すことが出来る。この様子を図14に示す。図14はメモリセルアレイの回路図であり、特に1本のビット線に着目したものである。
図示するように、セレクトゲート線SGD2及びSGS2、並びにSGD9及びSGS9が選択されて、ストリングユニットSU2及びSU9から同時にROMフューズ情報が読み出される。図中の矢印は、データが選択セルからセンスアンプに読み出されてくる様子を示す。例えば、仮にストリングユニットSU2にMH open不良があったとしても、ストリングユニットSU9にMH open不良が無ければ、セル電流はビット線からストリングユニットSU9の電流経路を通ってソース線SLに流れる。
従って、MH open不良があったとしても、正確なデータの読み出しが可能となる。特にROMフューズ情報は、NAND型フラッシュメモリ100が動作するための必要不可欠な情報である。更にROMフューズ情報は、基本的にNAND型フラッシュメモリ100の外部に出力されることは無く、コントローラ200でECC訂正されることが出来ない。そのため、NAND型フラッシュメモリ100において正確な書き込み及び読み出しが行われる必要性が極めて高い。この点でも、本実施形態によれば、メモリシステム1の動作信頼性を向上出来る。
また本実施形態では、図9で説明したように、ROMフューズ情報の読み出し時には、センス動作及びストローブ動作を複数回実行する。この回数は、ROMフューズ情報以外の通常データの読み出し時よりも多い。これにより、NAND型フラッシュメモリ100の消費電流を低減出来る。
より具体的に説明すれば、図9で説明したように、本実施形態では、ビット線電流は、1本のビット線BLにつき複数のストリングユニットSU(SU2及びSU9)によって駆動され得る。従って、1個のストリングユニットSUによって駆動される通常データ読み出し時に比べて、消費電流が大きくなる可能性がある。
この点、本実施形態に係る方法であると、センス及びストローブ回数を増やして、電流が特に大きいビット線BLは早めにロックアウトする。このタイミングは、例えば通常データ読み出し時(POR以外の読み出し)の最初のロックアウトタイミングよりも早い。そして順次、電流の大きいビット線からロックアウトしていく。
これにより、ビット線に大電流が流れる期間を短くし、消費電流の増大を抑制出来る。
なお、図9の例ではストリングユニットSU2とSU9が選択されるが、POR時にfailした場合には、同時に選択するストリングユニットを変更して再度ROMフューズ情報の読み出しを行っても良い(例えば図6の例では、ストリングユニットSU4及びSU9を同時に選択してROMフューズを読み出す)。あるいは、プレーン(メモリセルアレイ及びセンスアンプのセット)を複数備える構成の場合、別のプレーンにおいて、同様に複数ストリングユニットを選択してROMフューズ情報を読み出してもよい。この際には、failしたPORと同じストリングユニット(図6の例ではストリングユニットSU2及びSU9)からROMフューズ情報を読み出しても良いし、あるいは別のストリングユニットから読み出しても良い。このことは、下記で説明する第2、第3実施形態でも同様である。
2.第2実施形態
次に、第2実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、第1実施形態において、複数のROMフューズ領域に対して同時に読み出しを実行するのでは無く、順次実行するものである。以下では、第1実施形態と異なる点についてのみ説明する。
次に、第2実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、第1実施形態において、複数のROMフューズ領域に対して同時に読み出しを実行するのでは無く、順次実行するものである。以下では、第1実施形態と異なる点についてのみ説明する。
2.1 NAND型フラッシュメモリ100の動作について
本実施形態に係るNAND型フラッシュメモリ100の電源投入直後の動作について、図15を用いて説明する。図15は、NAND型フラッシュメモリ100の動作を示すフローチャートである。
本実施形態に係るNAND型フラッシュメモリ100の電源投入直後の動作について、図15を用いて説明する。図15は、NAND型フラッシュメモリ100の動作を示すフローチャートである。
図示するようにNAND型フラッシュメモリ100は、コントローラ200によって電源が投入されることにより起動する(ステップS20)。第1実施形態で説明したとおり、起動したNAND型フラッシュメモリ100では、コントローラ200からの命令を受信することなく、シーケンサ141によってブートシーケンスが実行される。
すなわちシーケンサ141は、ROMフューズからデータを読み出す(POR)。この際、シーケンサ141は、ROMフューズ領域としての複数のページのうちのいずれかのページ(第1ストリングユニット)を選択して、データを読み出す(ステップS30)。そして他方のページ(第2ストリングユニット)は非選択とされる。
そしてシーケンサ141は、選択セルがオンしたビット線BLについてはデータを確定し、当該ビット線をロックアウトする(ステップS31)。
次にシーケンサ141は、ステップS30及びS31で選択セルがオフしたビット線BL(ロックアウトされなかったビット線BL)につき、2回目の読み出しを行う。2回目の読み出しでは、第2ストリングユニットが選択される(ステップS32)。
そして、ステップS32の結果に応じて、2回目の読み出し対象となったビット線についてのデータを確定する(ステップS33)。
その後シーケンサ141は、2回の読み出し動作で得られたROMフューズ情報をレジスタ143に格納する(ステップS34)。
上記ステップS30〜S32の詳細につき、図16を用いて説明する。図16は、ROMフューズ情報を読み出す際の、各種配線及び制御信号のタイミングチャートであり、第1実施形態における図9に対応する。以下の説明では、図5及び図6のようにストリングユニットSU2及びSU9からROMフューズ情報が読み出される場合について説明する。
図示するようにシーケンサ141は、まず時刻t0においてセレクトゲート線SGD2を“H”レベルとする。セレクトゲート線SGD9を含むその他のセレクトゲート線SGDは、全て“L”レベルとされる。またシーケンサ141は、時刻t0においてセレクトゲート線SGS2を“H”レベルとする。セレクトゲート線SGS9を含むその他のセレクトゲート線SGSは、全て“L”レベルとされる。そして時刻t1でビット線のプリチャージを開始する。この結果、ストリングSU2からビット線BLにROMフューズ情報が読み出される。この際にビット線BLに流れるセル電流Icell_1stの大きさは、ストリングSU2内のメモリセルトランジスタの保持データ、不良の有無、及びメモリセルトランジスタの電流の流し易さに依存する。
もし、セル電流Icell_1stが十分に大きく、センスアンプ部SAのトランジスタ17がオン状態となれば、当該ビット線BLはロックアウトされる(時刻t3)。ロックアウトされなかったビット線BLについては、2回目の読み出し時が実行される。すなわち、シーケンサ141は、まず時刻t4においてセレクトゲート線SGD9を“H”レベルとし、その他のセレクトゲート線SGDを全て“L”レベルとする。更にシーケンサ141は、セレクトゲート線SGS9を“H”レベルとし、その他のセレクトゲート線SGSを全て“L”レベルとする。この結果、ストリングSU9からビット線BLにROMフューズ情報が読み出される。この際にビット線BLに流れるセル電流Icell_2ndは、ストリングSU9内のメモリセルトランジスタの保持データ、不良の有無、及びメモリセルトランジスタの電流の流し易さに依存する。そして、2回目のストローブが実行される(時刻t5)。
2.2 本実施形態に係る効果
本実施形態に係る構成であると、同じROMフューズ情報を保持する複数のページのうち、まず一方のページから読み出しを行い、“1”データと判定されたビット線をロックアウトした後、別のページからROMフューズ情報を読み出している。言い換えれば、本実施形態は、第1実施形態においてセレクトゲート線SGD、SGSをアサートするタイミングをずらしたもの、と言うことが出来る。
本実施形態に係る構成であると、同じROMフューズ情報を保持する複数のページのうち、まず一方のページから読み出しを行い、“1”データと判定されたビット線をロックアウトした後、別のページからROMフューズ情報を読み出している。言い換えれば、本実施形態は、第1実施形態においてセレクトゲート線SGD、SGSをアサートするタイミングをずらしたもの、と言うことが出来る。
本構成であっても、複数のページのいずれかからROMフューズ情報を正確に読み出すことが出来る。また本構成によれば、複数のNANDストリング114に同時に電流が流れることを防止し、ビット線電流の増大を抑制出来る。
なお、図16に示す例では、2回目の読み出し時にセレクトゲート線SGD2及びSGS2が非選択状態とされているが、選択状態とされていても良い。この場合には、セレクトゲート線SGD2及びSGS2のスイッチング動作が不要となり、動作を高速化出来る。
3.第3実施形態
次に、第3実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、上記第1、第2実施形態において、複数ブロックにわたってROMフューズ情報を格納したものである。以下では、第1、第2実施形態と異なる点についてのみ説明する。
次に、第3実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、上記第1、第2実施形態において、複数ブロックにわたってROMフューズ情報を格納したものである。以下では、第1、第2実施形態と異なる点についてのみ説明する。
3.1 ROMフューズについて
図17は、本実施形態に係るROMフューズ領域の概念図である。図示するように本例では、ブロックBLK0及びBLK1がROMフューズブロックとして使用され、各ブロックBLK0及びBLK1のページPG18がROMフューズ領域として使用される。
図17は、本実施形態に係るROMフューズ領域の概念図である。図示するように本例では、ブロックBLK0及びBLK1がROMフューズブロックとして使用され、各ブロックBLK0及びBLK1のページPG18がROMフューズ領域として使用される。
もちろん、第1の実施形態で説明した通り、ページPG18と同じワード線WLに割り当てられた他のページにもROMフューズ情報が書き込まれても良い。あるいは、ROMフューズ領域として割り当てられるワード線WLは、ブロックBLK0でブロックBLK1とで異なっていても良い。
図18は、ROMフューズ情報読み出し時におけるメモリセルアレイ111の回路図であり、特に1本のビット線に対応する構成のみを示している。図示するように本実施形態では、シーケンサ141の命令に従ってロウデコーダ112が、ブロックBLK0のセレクトゲート線SGD2及びSGS2と、ブロックBLK1のセレクトゲート線SGD2及びSGS2とを選択する。ビット線BLはブロックBLK0とBLK1とで共有されているので、当該ビット線BLには、この2つのブロックBLK0とBLK1からROMフューズに読み出される。
具体的な読み出し方法は、第1実施形態のように、2つのブロックBLK0及びBLK1から同時にデータを読み出しても良い。あるいは第2実施形態のように、まずブロックBLK0及びBLK1のいずれか一方からデータを読み出し、次に他方から読み出しても良い。
3.2 本実施形態に係る効果
MH open不良は、場所依存性を有する場合があり得る。例えば、製造時におけるシリコンウェハ内の温度ムラや、熱によるウェハの反りの影響により、ある領域にメモリホールのオープン不良が集中する場合があり得る。
MH open不良は、場所依存性を有する場合があり得る。例えば、製造時におけるシリコンウェハ内の温度ムラや、熱によるウェハの反りの影響により、ある領域にメモリホールのオープン不良が集中する場合があり得る。
この点、本実施形態に係る構成であると、ROMフューズ情報は、複数のブロックに書き込まれている。すなわち、メモリセルアレイ111内において位置的に離れた場所に複数のROMフューズ領域が設けられる。従って、一方のROMフューズ情報(例えば図17のBLK0のページPG18)が読み出せない場合であっても、他方のROMフューズ情報(例えば図17のBLK1のページPG18)を正確に読み出せる可能性を高めることが出来る。
従って、第1、第2実施形態に比べてNAND型フラッシュメモリの動作信頼性を更に向上出来る。
なお、本実施形態では図17に示すようにブロックBLK0とブロックBLK1とで、同じページPG18(同じワード線WL2)にROMフューズ情報が書き込まれる場合について説明した。しかし、異なるページ(異なるワード線)に書き込まれても良い。
4.第4実施形態
次に、第4実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。上記第1乃至第3実施形態では、複数ページを用いたデータ書き込み及び読み出し方式を、ROMフューズ情報に適用する場合について説明した。しかし本方式は、ROMフューズ情報だけでなく、通常のデータに適用しても良い。本実施形態はそのような場合に関するものである。以下では、第1乃至第3実施形態と異なる点についてのみ説明する。
次に、第4実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。上記第1乃至第3実施形態では、複数ページを用いたデータ書き込み及び読み出し方式を、ROMフューズ情報に適用する場合について説明した。しかし本方式は、ROMフューズ情報だけでなく、通常のデータに適用しても良い。本実施形態はそのような場合に関するものである。以下では、第1乃至第3実施形態と異なる点についてのみ説明する。
4.1 フラグ情報について
図19は、NAND型フラッシュメモリ100に保持されるテーブルであり、このテーブルはフラグ情報を保持する。フラグ情報は、各ブロックBLKのMH open不良の多寡を示す情報であり、図19の例では、“0”は、MH open不良が少ないことを示し、“1”は多いことを示す。図19の例では、ブロックBLK1及びBLK2にMH open不良が多いことが分かる。
図19は、NAND型フラッシュメモリ100に保持されるテーブルであり、このテーブルはフラグ情報を保持する。フラグ情報は、各ブロックBLKのMH open不良の多寡を示す情報であり、図19の例では、“0”は、MH open不良が少ないことを示し、“1”は多いことを示す。図19の例では、ブロックBLK1及びBLK2にMH open不良が多いことが分かる。
このテーブルは、例えば出荷前のテストにおいて、テスターによって作成される。すなわちテスターは、NAND型フラッシュメモリ100に対してMH open不良テストを行い、その数が一定値以上であれば、フラグを立てる。そして、作成したテーブルを、NAND型フラッシュメモリ100のメモリセルアレイ111のいずれかの領域に書き込む。本テーブルは、ROMフューズ情報の一部としてROMフューズ領域に書き込まれても良いし、ROMフューズ領域以外の通常領域に書き込まれても良い。但し、本テーブルは、ホストからのアクセスが禁止され、更に書き換えが禁止されることが望ましい。
4.2 メモリシステムの動作について
次に、本実施形態に係るメモリシステム1の動作につき、図20を用いて説明する。図20は、NAND型フラッシュメモリ100の電源投入直後から、ホスト機器300による要求に基づいてコントローラ200がNAND型フラッシュメモリ100にアクセスするまでの動作を示すフローチャートである。
次に、本実施形態に係るメモリシステム1の動作につき、図20を用いて説明する。図20は、NAND型フラッシュメモリ100の電源投入直後から、ホスト機器300による要求に基づいてコントローラ200がNAND型フラッシュメモリ100にアクセスするまでの動作を示すフローチャートである。
図示するようにNAND型フラッシュメモリ100は、電源投入直後にパワーオンリードを行い、メモリセルアレイ111からROMフューズ情報を読み出してレジスタ143に格納する(ステップS40)。またNAND型フラッシュメモリ100は、メモリセルアレイ111からフラグ情報を読み出し、これをコントローラ200へ送信する(ステップS41)。前述の通り、フラグ情報をROMフューズ領域に格納する場合には、フラグ情報はステップS40で読み出される。
コントローラ200は、NAND型フラッシュメモリ100から受信したフラグ情報を、例えば内蔵メモリ240に保持する(ステップS42)。そして、フラグ情報に基づいてブロックBLKを管理する。その後、ホスト機器300からのアクセスコマンド(書き込みアクセスまたは読み出しアクセス)を受信すると(ステップS43)、コントローラ200のCPU230は、内蔵メモリ220のフラグ情報を確認する(ステップS44)。すなわちCPU230は、アクセスすべきブロックBLKにフラグが立っているか否かを確認する。
フラグが立っていなければ、すなわちMH open不良の少ないブロックであれば(ステップS45、NO)、CPU230は第1コマンドを発行する(ステップS46)。第1コマンドは、通常の書き込みコマンド及び読み出しコマンドであり、ストリングユニットSUを指定するために発行されるアドレスは1つだけである。
フラグが立っていれば、すなわちMH open不良の多いブロックであれば(ステップS45、YES)、CPU230は第2コマンドを発行する(ステップS48)。第2コマンドは、第1乃至第3実施形態で説明したような書き込みまたは読み出しを実行するためのコマンドであり、2つのストリングユニットSUを指定するアドレスが発行される。
第1コマンドを受信したNAND型フラッシュメモリ100は、シーケンサ141の命令に従って、通常の書き込みまたは読み出しを実行する(ステップS47)。すなわち、コントローラ200から受信したアドレスに従い、いずれか1つのストリングユニットSUにおいて、ページ単位での書き込みまたは読み出しを実行する。
他方、第2コマンドを受信したNAND型フラッシュメモリ100は、シーケンサ141の命令に従って、第1乃至第3実施形態で説明した書き込みまたは読み出しを実行する(ステップS49)。すなわち、コントローラ200から受信した2つのアドレスで指定される2つのストリングユニットSUに対し、ページ単位での書き込みまたは読み出しを実行する。書き込み動作の場合、異なるストリングユニットSUの2ページに対して同じデータがプログラムされ、またこの2ページに対してベリファイが実行される。プログラム及びベリファイは、2ページ同時に行われても良い。この場合、第1実施形態で説明したように、2本のセレクトゲート線SGDが同時に選択される。あるいは2ページに対するプログラム及びベリファイは、1ページずつ行われても良い。この場合、第2実施形態で説明したように、2本のセレクトゲート線SGD(及びSGS)は順次選択される。もちろん、第3実施形態で説明したように、同じデータが書き込まれる2つのページは、異なるブロックBLK内にあっても良い。
4.3 本実施形態に係る効果
上記のように、第1乃至第3実施形態は、通常データの書き込み及び読み出しにも適用出来る。
上記のように、第1乃至第3実施形態は、通常データの書き込み及び読み出しにも適用出来る。
この場合、コントローラ200は、フラグ情報に基づいてブロックBLKを管理する。この際に使用されるフラグ情報は、必ずしも図19のテーブルに示す情報に限らず、例えばMH open不良の多いブロックBLKのブロックアドレス等でも良く、MH open不良の多いブロックBLKを指定出来る情報であれば限定されるものでは無い。
そしてコントローラ200は、MH open不良の多いブロックBLKにデータを書き込む際には、2つのページに同じデータを書き込む。従ってコントローラ200は、MH open不良の多いブロックBLKを、そうでないブロックBLKの半分の容量を有するものとして管理する。
通常、あるブロックBLKに含まれるMH open不良数が一定以上の場合、当該ブロックBLKはバッドブロックに登録される。しかし本実施形態であると、2ページに同じデータを保持させることで、容量は半分になるが、バッドブロックに登録することなく使用可能なブロックとすることが出来る。
なお本実施形態では、コントローラ200が2種類のコマンドを発行し、更に第2コマンドを発行した場合(ステップS48)には、2つのページを指定するための2つのアドレスをコントローラ200が発行する例を示した。2つのアドレスを発行する例としては、コントローラ200は、例えば図3に示すメモリセルアレイの場合、1ブロックBLKの有効ページ数を4ページと認識し、ワード線WL0〜WL3とワード線WL4〜WL7とをそれぞれ一組として管理する。そして、ワード線WLi(iは0〜3の自然数)にデータを書き込む際には、このワード線WLiに相当するアドレスと、ワード線WL(i+4)に相当するアドレスとを発行する。すなわち、ワード線WL0にアクセスする際には、同時ワード線WL4にもアクセスする。
別の方法として、コントローラ200が発行するコマンド及びアドレスを1種類としても良い。このような例を図21に示す。図21は、NAND型フラッシュメモリ100及びコントローラ200の動作を示すフローチャートである。
図示するようにコントローラ200は、ステップS44の後、フラグが立っていなければ(ステップS45、NO)、すなわちアクセス対象ブロックがMH open不良の少ないブロックであれば、ワード線WL0〜WL7のいずれかに相当するアドレスを発行する(ステップS50)。他方で、フラグが立っていれば(ステップS45、YES)、すなわちアクセス対象ブロックがMH open不良の多いブロックであれば、ワード線WL0〜WL3のいずれかに相当するアドレスを発行する(ステップS51)。この場合、ワード線WL4〜WL7に相当するアドレスは発行されない。そしてコントローラ200は、ステップS50またはS51で発行されたアドレスと共に、NAND型フラッシュメモリ100へ書き込みコマンドまたは読み出しコマンドを発行する(ステップS52)。
コマンドを受信したNAND型フラッシュメモリ100は、レジスタ143に保持するフラグ情報を確認する(ステップS53)。そして、受信したアドレスが、MH open不良の少ないブロックに対応するものであれば(ステップS54、NO)、通常の書き込みを行う(ステップS47)。すなわち、NAND型フラッシュメモリ100のシーケンサ141は、受信したアドレスに対応するページにデータを書き込み、または当該ページからデータを読み出す。
他方、受信したアドレスが、MH open不良の多いブロックに対応するものであれば(ステップS54、YES)、シーケンサ141は、受信したアドレスに対応するワード線WLiに対応するページと、WL(i+3)に対応するページへの書き込みまたは読み出しを実行する(ステップS49)。この際、例えばシーケンサ141が、WL(i+3)に対応するページアドレスを発行しても良い。
本方法によれば、図20の場合に比べてコントローラ200の負荷を軽減出来る。もちろん、図20及び図21で説明した方法に限らず、コントローラ200による制御方法は適宜選択できる。
また図19では、ブロック単位でMH open不良の状態を記録している。しかし、ブロック単位では無く、ストリングユニット単位で記録していても良い。そして本実施形態は、ブロック単位ではなく、ストリングユニット単位で実施しても良い。つまりコントローラは、フラグ情報によってMH open不良の多いストリングユニットを把握し、この情報に基づいてNAND型フラッシュメモリにアクセスしても良い。もちろん、フラグの代わりにストリングユニットアドレスを保持しても良い。
この理由は、MH open不良が影響を及ぼすのはそのストリングユニット全体であるが、それ以外のストリングユニットには悪影響を与えないからである。このことは、下記で説明する第5実施形態でも同様である。
5.第5実施形態
次に、第5実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、上記第4実施形態において、コントローラが特に管理データへアクセスする際に、第1乃至第3実施形態で説明した方法を使用するものである。以下では、第1乃至第4実施形態と異なる点についてのみ説明する。
次に、第5実施形態に係る半導体記憶装置、コントローラ、及びメモリシステムについて説明する。本実施形態は、上記第4実施形態において、コントローラが特に管理データへアクセスする際に、第1乃至第3実施形態で説明した方法を使用するものである。以下では、第1乃至第4実施形態と異なる点についてのみ説明する。
5.1 コントローラの動作について
図22は、本実施形態に係るコントローラ200の動作を示すフローチャートである。
図22は、本実施形態に係るコントローラ200の動作を示すフローチャートである。
図示するように、コントローラ200がNAND型フラッシュメモリ100へのアクセスを行うことを決定(これは、ホスト機器300からアクセスがあった場合や、ホスト機器300からのアクセスによらない内部データの更新時等が相当する)すると(ステップS60)、当該アクセスが管理データへのアクセスか否かを確認する(ステップS61)。管理データとは、ホスト機器から受信される正味のユーザデータ以外のデータであり、例えばFAT(file allocation table)ファイルシステムのFATデータや、ディレクトリエントリ情報等が該当する。
管理データで無い場合(ステップS62、NO)、コントローラ200は第4実施形態で説明した第1コマンドを発行する(ステップS46)。すなわちコントローラ200は、ある1ページに対して管理データを書き込み、またはある1ページから管理データを読み出す。
他方、管理データの場合(ステップS62、YES)、コントローラ200は第4実施形態で説明した第2コマンドを発行する(ステップS48)。すなわちコントローラ200は、2つのページに対して同じ管理データを書き込み、または同じ管理データが書き込まれた2つのページからデータを読み出す。
5.2 本実施形態に係る効果
本実施形態によれば、NAND型フラッシュメモリの動作信頼性を更に向上出来る。
本実施形態によれば、NAND型フラッシュメモリの動作信頼性を更に向上出来る。
FATファイルシステムにおけるFATデータやディレクトリエントリ情報は、メモリシステムにおいて重要なデータであり、これらの情報が失われると、NAND型フラッシュメモリ100へのアクセスが困難となる。
この点、本実施形態によれば、2つのページに書き込むことで、このような重要データが失われることを防止出来る。
6.変形例等
上記のように、実施形態に係る半導体記憶装置100は、データを不揮発に記憶可能なメモリセルアレイ(111 in FIG2)と、メモリセルアレイに対するデータアクセスを制御する制御部(141 in FIG2)とを具備する。メモリセルアレイは、複数のページに同一のデータを保持する(PG18, PG74 in FIG5-6)。制御部は、同一のデータを保持する複数のページ(PG18,PG74)に対して読み出し動作を実行することで、読み出しデータを確定させる(S21 in FIG8 and t4-t7 in FIG9)。
上記のように、実施形態に係る半導体記憶装置100は、データを不揮発に記憶可能なメモリセルアレイ(111 in FIG2)と、メモリセルアレイに対するデータアクセスを制御する制御部(141 in FIG2)とを具備する。メモリセルアレイは、複数のページに同一のデータを保持する(PG18, PG74 in FIG5-6)。制御部は、同一のデータを保持する複数のページ(PG18,PG74)に対して読み出し動作を実行することで、読み出しデータを確定させる(S21 in FIG8 and t4-t7 in FIG9)。
本構成により、半導体記憶装置の動作信頼性を向上出来る。なお、実施形態は上記説明したものに限定されず、種々の変形が可能である。
6.1 変形例その1
上記第1乃至第3実施形態で説明したROMフューズ情報の読み出し方式は、通常のPORに失敗した時に実施しても良い。このような例を図23に示す。
上記第1乃至第3実施形態で説明したROMフューズ情報の読み出し方式は、通常のPORに失敗した時に実施しても良い。このような例を図23に示す。
まず、図6で説明したように、同一のワード線WL(WL2)に割り当てられた複数のページPG18及びPG74には、同一のROMフューズ情報が書き込まれる。ROMフューズ情報は重要なデータであるので、1ビットデータは、2つのメモリセルトランジスタに相補的に格納される。すなわち、あるビット線BL0についてのROMフューズ情報が“1”である場合には、別のビット線BL1にはその相補データである“0”が書き込まれる。そしてこの両方のデータを読み出すことで、ROMフューズ情報の精度を向上出来る。
そして図23に示すように、NAND型フラッシュメモリ100への電源投入直後、NAND型フラッシュメモリ100はパワーオンリードを実行する(ステップS70)。ステップS70では、通常のパワーオンリードが実行される。すなわち、複数のページからではなく、いずれか1ページからのみROMフューズ情報が読み出される。
そしてシーケンサ141は、ステップS70のパワーオンリードが正常に完了したか否かを確認する。正常に完了した際には(ステップS71、YES)、パワーオンリードは終了し、NAND型フラッシュメモリ100は通常動作可能な状態となる。
他方で、パワーオンリードが正常に完了しなかった場合(ステップS71、NO)、シーケンサ141は、第1乃至第3実施形態で説明した方法により、再度、パワーオンリードを実行する(ステップS72)。すなわち、複数のページから、同一のROMフューズ情報を読み出す。
このような方法を用いても良い。そして図23に示す処理は、例えば出荷後に、電源投入される度に実行されても良いし、あるいは出荷前テストで実行されても良い。そして後者の場合、ステップS71で正常に完了しなかった場合には、出荷後において電源投入時には常に第1乃至第3実施形態で説明したパワーオンリードが行われるように設定されても良い。
また、上記第1乃至第3実施形態は、ROMフューズ情報に適用されるに限らず、NAND型フラッシュメモリ100内に秘匿され、コントローラ200に読み出されないデータに適用しても良い。なぜなら、このようなデータは、コントローラ200でECC訂正が出来ないからである。
6.2 変形例その2
また、第1乃至第3実施形態では2つのストリングユニット(図5及び図6の例ではストリングユニットSU2及びSU9)がROMフューズ領域として使用される場合を例に挙げて説明した。しかし、3つ以上のストリングユニットを用いても良い。すなわち、3つ以上のページに同じROMフューズ情報を書き込み、パワーオンリード時にはこれらの3ページからデータを読み出しても良い。
また、第1乃至第3実施形態では2つのストリングユニット(図5及び図6の例ではストリングユニットSU2及びSU9)がROMフューズ領域として使用される場合を例に挙げて説明した。しかし、3つ以上のストリングユニットを用いても良い。すなわち、3つ以上のページに同じROMフューズ情報を書き込み、パワーオンリード時にはこれらの3ページからデータを読み出しても良い。
このことは第4及び第5実施形態でも同様であり、フラグが立っている場合、または管理データにアクセスする場合には、3つ以上のページに同じデータを書き込み、また3対上のページからデータを読み出しても良い。
6.3 変形例その3
また、第1実施形態の図9では、1回の読み出し動作につき4回のストローブ動作を実行する場合を例に挙げた。しかし、ストローブ回数は5回以上であっても良い。また第1実施形態において、パワーオンリード時における最初のストローブタイミングは、パワーオンリード時以外の通常の読み出し動作時におけるストローブタイミングよりも早く行われる。この様子を図24に示す。図24は、パワーオンリード時とその他の読み出し時におけるビット線電圧、セル電流、及び制御信号STBのタイミングチャートである。
また、第1実施形態の図9では、1回の読み出し動作につき4回のストローブ動作を実行する場合を例に挙げた。しかし、ストローブ回数は5回以上であっても良い。また第1実施形態において、パワーオンリード時における最初のストローブタイミングは、パワーオンリード時以外の通常の読み出し動作時におけるストローブタイミングよりも早く行われる。この様子を図24に示す。図24は、パワーオンリード時とその他の読み出し時におけるビット線電圧、セル電流、及び制御信号STBのタイミングチャートである。
図示するように、通常の読み出し時にも複数回のストローブ動作が行われる(図23の例では2回)。しかしその回数は、パワーオンリード時のストローブ回数よりも少ない。そして、パワーオンリード時の最初のストローブタイミングの時刻ts1は、通常読み出し時の最初のストローブタイミングの時刻ts2よりも早いタイミングで行われる。なお図24の例では、パワーオンリード時の2回目と4回目のストローブタイミングが、通常読み出し時の1回目と2回目のストローブタイミングと一致しているが、必ずしも一致している必要は無い。
このことは第3実施形態でも同様である。また第4及び第5実施形態でも同様である。すなわち第4及び第5実施形態において、フラグが立っている場合、または管理データを読み出す場合には、最初ストローブタイミングはそれ以外の場合に比べて早く行われる。
但し、複数のストリングユニットから同時にデータを読み出す場合であっても、セル電流が一定値以下に収まる場合には、必ずしもパワーオンリード時の最初のストローブタイミングを早める必要は無い。
6.4 変形例その4
また第3実施形態で説明した図16では、1回目の読み出し及び2回目の読み出しにおいて、それぞれストローブ回数は1回である。しかし、各読み出し時のストローブ回数を2回以上としても良い。
また第3実施形態で説明した図16では、1回目の読み出し及び2回目の読み出しにおいて、それぞれストローブ回数は1回である。しかし、各読み出し時のストローブ回数を2回以上としても良い。
6.5 変形例その5
更に、各実施形態は互いに組み合わせて実施しても良いし、単独で実施することも出来る。例えば、第4、第5実施形態は、第1乃至第3実施形態と組み合わせて実施しても良いし、単独で実施しても良い。
更に、各実施形態は互いに組み合わせて実施しても良いし、単独で実施することも出来る。例えば、第4、第5実施形態は、第1乃至第3実施形態と組み合わせて実施しても良いし、単独で実施しても良い。
また、第4、第5実施形態を組み合わせても良い。この場合のメモリシステムの動作を図25のフローチャートに示す。図示するように、管理データにアクセスする場合には(ステップS62、YES)、フラグ情報に関わらず複数のストリングユニットに同じデータを書き込み、または複数のストリングユニットから同じデータを読み出す。アクセス対象が管理データで無い場合には(ステップS62、NO)、フラグ情報に応じて発行する命令を切り替える(ステップS45)。
6.6 変形例その6
また、上記実施形態では電流をセンスするタイプのセンスアンプを例に説明した。しかし、電圧をセンスするタイプのセンスアンプであっても良い。このような電圧センス方式のセンスアンプでは、隣接するビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。ここで、一方のビット線がディスチャージされた場合、これに隣接するビット線は、カップリングにより、ディスチャージされたビット線の電位変動の影響を受ける。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し(シールドする)、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。
また、上記実施形態では電流をセンスするタイプのセンスアンプを例に説明した。しかし、電圧をセンスするタイプのセンスアンプであっても良い。このような電圧センス方式のセンスアンプでは、隣接するビット線をシールドしてセンス動作が行われる。すなわち、電圧センス方式では、ビット線の電圧変動をセンスする。ここで、一方のビット線がディスチャージされた場合、これに隣接するビット線は、カップリングにより、ディスチャージされたビット線の電位変動の影響を受ける。その結果、データの誤読み出しが発生するおそれがある。従って電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータを読み出す。そして、偶数ビット線からデータを読み出す際には奇数ビット線を一定電位に固定し(シールドする)、奇数ビット線からデータを読み出す際には偶数ビット線を一定電位に固定する。
この隣接するビット線をシールドする手法(以下、「ビット線シールド法」という。)においては、図26に示すとおり、1つのセンスアンプ回路(S/A&latch)が2本のビット線によって共有されている。つまり、隣接するビット線を偶数(EVEN)と奇数(ODD)とに分類し、隣接する偶数と奇数のビット線が1つのセンスアンプを共有している構成を採用している。
このビット線シールド法の読み出し動作においては、偶数本目のビット線のデータを読み出す場合(偶数ページを読み出す場合)には、偶数ビット線用トランスファゲート(BLSe)をオンし、偶数ビット線をセンスアンプに接続する。この時、接地用トランジスタ(BIASo)をオンすることにより、奇数ビット線をBLCRLに接続し接地電位(VSS)にする。この状態で、センスアンプ(S/A)が偶数ビット線をプリチャージすると、奇数ビット線の電位はVSSに保持されたままであるので、偶数ビット線が奇数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位は、信号BLCLAMPというゲート電圧によって決まり、例えば0.7Vである。
一方、奇数ビット線のデータを読み出す場合には、奇数ビット線用トランスファゲート(BLSo)をオンし、奇数ビット線をセンスアンプに接続する。この時、接地用トランジスタ(BIASe)をオンすることにより、偶数ビット線をBLCRLに接続し接地電位(VSS)にする。この状態で、センスアンプ(S/A)が奇数ビット線をプリチャージすると、偶数ビット線の電位はVSSに保持されたままであるので、奇数ビット線が偶数ビット線から影響を受けることなく、適切にプリチャージが行われる。このプリチャージ電位も、偶数ビット線をプリチャージする際と同様に、信号BLCLAMPによってクランプされる電圧である。
このように、ビット線シールド法においては、読出し動作時に隣接する非選択ビット線を接地状態にすることにより、隣接するビット線の信号の影響を受けることなく、正確な読み出し動作を行うことが可能となる。
図27は、図26に示す一組のビット線対BLe0及びBLo0に対応するセンスアンプ回路(S/A&latch)の回路図である。
図示するようにセンスアンプ回路は、プライマリ・データ・キャッシュ(Primary Data Cache: PDC)430、セカンダリ・データ・キャッシュ(Secondary Data Cache: SDC)431、3つのダイナミック・データ・キャッシュ(Dynamic Data Cache: DDC)433(433−1〜433−3)、及びテンポラリ・データ・キャッシュ(Temporary Data Cache: TDC)434を有している。なお、ダイナミック・データ・キャッシュ433及びテンポラリ・データ・キャッシュ434は、必要に応じて設けるようにすればよい。また、ダイナミック・データ・キャッシュ433は、プログラム時において、ビット線にVDD(高電位)とVSS(低電位)の中間電位(VQPW)を書き込むためのデータを保持するキャッシュとしても用いることができる。
プライマリ・データ・キャッシュ430は、クロックド・インバータCLI1及びCLI2並びにNチャネル型トランジスタNMOS5を有している。セカンダリ・データ・キャッシュ431は、クロックド・インバータCLI3及びCLI4並びにNチャネル型トランジスタNMOS6及びNMOS7を有している。ダイナミック・データ・キャッシュ433は、Nチャネル型トランジスタNMOS4及びNMOS9を有している。また、テンポラリ・データ・キャッシュ434は、容量C1を有している。なお、プライマリ・データ・キャッシュ430、セカンダリ・データ・キャッシュ431、ダイナミック・データ・キャッシュ433及びテンポラリ・データ・キャッシュ434の回路構成は、図27に示すものに限定されるわけではなく、他の回路構成を採用することもできる。
また、図27の例ではデータ・キャッシュにおいてデータの入出力を制御するトランジスタとしてnチャネルMOSトランジスタを用いているが、pチャネルMOSトランジスタを用いても良い。
そしてセンスアンプは、nチャネルMOSトランジスタHN2e及びHN2oによって、対応する偶数ビット線BLe及び奇数ビット線BLoにそれぞれ接続される。トランジスタHN2e及びHN2oのゲートには、それぞれ信号BLSe及びBLSoが入力される。また偶数ビット線BLe及び奇数ビット線BLoには、nチャネルMOSトランジスタHN1e及びHN1oのソースが接続される。トランジスタHN1e及びHN1oは、それぞれゲートに信号BIASe及びBIASoが入力され、ドレインに信号BLCRLが入力される。
図28は、本変形例に係るセンスアンプの、データ読み出し時における各種信号のタイミングチャートを示す。各信号は、例えば図2で説明したシーケンサ141によって与えられる。
図示するように時刻t0において、まず選択ブロックの選択ストリングユニットのセレクトゲート線(SGD)が“High”レベルとされる。また、センスアンプでは、プリチャージ電源電位VPREがVDDとされる。図28の例では、2本のセレクトゲート線SGD2及びSGD9が同時に選択される。セレクトゲート線SGD2及びSGD9を除くその他の非選択セレクトゲート線SGDには、非選択電圧VBB(例えば負電圧)が印加される。
引き続き時刻t1において、コア部ではワード線WLのセットアップが行われる。すなわち、ロウデコーダ112は選択ワード線に電圧VCGRVを印加し、非選択ワード線に電圧VREADを印加する。電圧VCGRVは、読み出し対象データに応じた値であり、メモリセルトランジスタが1ビットデータを保持する場合は例えばVCGRV=0Vである。電圧VREADは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である。
またセンスアンプは、読み出し対象のビット線(図28の例では偶数ビット線BLe)を、予めプリチャージする。具体的には、信号BLPREを“High”レベルとしてトランジスタNMOS11をオンすることによって、テンポラリ・データ・キャッシュ(TDC)434を電圧VDDででプリチャージする。
次に時刻t2〜t3において、ビット線選択信号BLSe及びBLSo、並びにバイアス選択信号BIASe及びBIASoの設定が行われる。図28の例では偶数ビット線BLeが選択されるため、偶数ビット線選択信号BLSeが“High”レベルとされ、奇数ビット線BLoをBLCTRL(=Vss)に固定するため、信号BIASoが“High”とされる。
また、信号BLCLAMPには、ビット線プリチャージ用のクランプ電圧が印加され、これにより偶数ビット線BLeは例えば0.7Vにプリチャージされる。
以上により、コア部では、偶数ビット線BLeが0.7Vに充電され、奇数ビット線BLoがVssに固定される。
次に時刻t4において、信号BLCLAMPが0Vとされて、ビット線BLeが電気的にフローティングの状態とされる。
次に時刻t5において、選択されたストリングユニットのソース側の選択ゲート線SGSにVsgが印加される。図28の例では、2本のセレクトゲート線SGS2及びSGS9が同時に選択される。セレクトゲート線SGS2及びSGS9を除くその他の非選択セレクトゲート線SGSには、非選択電圧VBB(例えば負電圧)が印加される。これにより、選択ワード線の読み出し電圧より、メモリセルのしきい値が高ければビット線の放電はなく、低ければ読み出し電流が流れてビット線が放電される。
次に時刻t9〜t10において、信号VPREがVssになっている状態で、信号BLPREがVsgとされることで、テンポラリ・データ・キャッシュTDCがVDDにプリチャージされる。
引き続き時刻t11〜t12において、信号BLCLAMPにセンス用電圧Vsenが印加される。この時、選択ビット線BLeの電位がVsen−Vtより高ければ、トランジスタNMOS10(BLCLAMPのトランジスタ)はカットオフのままであり、ノードTDCにはVDDが保持される。一方、選択ビット線BLeの電位がVsen−Vtより低ければ、トランジスタNMOS10はオンするため、ノードTDCは放電されてほぼビット線BLeの電位(例えば、0.4V)と等しくなる。
次に時刻t13〜t14において、センスされたデータがセカンダリ・データ・キャッシュSDCに取り込まれる。具体的には、一旦、信号SEN2及びLAT2がオフ状態とされ、信号EQ2がVDDとされることでノードSEN1とノードN2とが同電位とされる。この後、信号BLC2=VDD+Vthとされ、TDCのデータがSDCに転送される。この結果、元々ノードTDCが“High”の場合、SDCのデータは“1”となる。また、ノードTDCが“Low(例えば、0.4V)の場合、SDCのデータは”0“となる。
以上のようにして、偶数ビット線BLeからデータが読み出される。その後、時刻t14〜t15においてリカバリ動作が行われ、各ノード及び信号がリセットされる。
奇数ビット線BLoの読み出しも同様にして行われる。この場合には、図28の例とは逆に、信号BLSoが“High”とされ信号BLSeが“Low”とされる。また、信号BIASeが“High”とされ、信号BIASoが“Low”とされる。
このように、上記第1乃至第5実施形態は、電圧センス方式のセンスアンプを備えた半導体記憶装置に適用することも出来る。 なお、電流センス方式では、全ビット線から一括してデータを読み出すことが出来る。これに対して電圧センス方式では、偶数ビット線毎、及び奇数ビット線毎にデータが読み出される。つまり、個々のストリングユニットにおいて、1本のワード線につき、偶数ビット線に対応するページと奇数ビット線に対応するページの2ページが割り当てられる。そしてこの場合の1ページサイズは、電流センス方式の1ページサイズの半分となる。
そのため、図5で説明したROMフューズ領域は、1ページにバッドブロック情報BBLK、カラムリダンダンシ情報CRD、及びトリミング情報TRIMが保持されているが、電圧センス方式の場合は2ページを用いて保持される。この様子を図29に示す。図29は、電圧センス方式を用いた際のROMフューズブロックの模式図である。
図示するように、ストリングユニットSU2の例えばワード線WL2には2つのページPG36及びPG37が割り当てられる。そして、ページPG36にカラムリダンダンシ情報CRD及びトリミング情報TRIMが保持される。またページPG37にバッドブロック情報BBLKが保持される。
また、ストリングユニットSU9のワード線WL2には2つのページPG148及びPG149が割り当てられる。そして、ページPG148にカラムリダンダンシ情報CRD及びトリミング情報TRIMが保持される。またページPG149にバッドブロック情報BBLKが保持される。
よって、例えば第1実施形態を電圧センス方式に適用する場合には、まずページPG36及びPG148の両方から同時にデータが読み出されて、まずカラムリダンダンシ情報CRD及びトリミング情報TRIMが確定される。次に、ページPG37及びPG149から同時にデータが読み出されて、バッドブロック情報BBLKが確定される。
6.7 その他の変形例
また、上記実施形態では、不良の例としてメモリホールのオープンを例に挙げて説明したが、その他の不良が存在する場合であっても良い。また、図2に示したメモリセルアレイは、図30のような構成としても良い。図30は、ブロックBLK0の回路図であり、その他のブロックBLK1〜BLK3も同様の構成を有し得る。図示するように、ワード線WL0〜WL3、ワード線WL0に隣接するダミーワード線WLDD、バックゲート線BG、偶数番目のセレクトゲート線SGD0、SGD2、及び奇数番目のセレクトゲート線SGS1、SGS3は、メモリセルアレイ111の一端側に引き出される。これに対してワード線WL4〜WL7、ワード線WL7に隣接するダミーワード線WLDS、偶数番目のセレクトゲート線SGS0、SGS2、及び奇数番目のセレクトゲート線SGD1、SGD3は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばワード線WLを選択するロウデコーダ112を2つのロウデコーダに分割し、メモリセルアレイ111を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線SGD0、SGD2、SGS1、SGS3、ワード線WL0〜WL3、ダミーワード線WLDD、及びバックゲート線BGを選択し、他方のロウデコーダによりセレクトゲート線SGS0、SGS2、SGD1、SGD3、ワード線WL4〜WL7、及びダミーワード線WLDSを選択するようにしても良い。本構成によれば、ロウ系の周辺回路(ロウデコーダやロウドライバ)とメモリセルアレイ111との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
また、上記実施形態では、不良の例としてメモリホールのオープンを例に挙げて説明したが、その他の不良が存在する場合であっても良い。また、図2に示したメモリセルアレイは、図30のような構成としても良い。図30は、ブロックBLK0の回路図であり、その他のブロックBLK1〜BLK3も同様の構成を有し得る。図示するように、ワード線WL0〜WL3、ワード線WL0に隣接するダミーワード線WLDD、バックゲート線BG、偶数番目のセレクトゲート線SGD0、SGD2、及び奇数番目のセレクトゲート線SGS1、SGS3は、メモリセルアレイ111の一端側に引き出される。これに対してワード線WL4〜WL7、ワード線WL7に隣接するダミーワード線WLDS、偶数番目のセレクトゲート線SGS0、SGS2、及び奇数番目のセレクトゲート線SGD1、SGD3は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばワード線WLを選択するロウデコーダ112を2つのロウデコーダに分割し、メモリセルアレイ111を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線SGD0、SGD2、SGS1、SGS3、ワード線WL0〜WL3、ダミーワード線WLDD、及びバックゲート線BGを選択し、他方のロウデコーダによりセレクトゲート線SGS0、SGS2、SGD1、SGD3、ワード線WL4〜WL7、及びダミーワード線WLDSを選択するようにしても良い。本構成によれば、ロウ系の周辺回路(ロウデコーダやロウドライバ)とメモリセルアレイ111との間の領域のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
また、データの書き込み、読み出し、消去において上記説明で用いた電圧値は一例に過ぎず、適宜変更可能なことは言うまでもない。また、上記実施形態では各々のメモリセルトランジスタMTは1ビットデータ(2値データ)、または2ビット(4値データ)以上のデータを保持することが出来る。
また上記実施形態はNAND型フラッシュメモリに限らず、可能な限り半導体記憶装置全般に適用出来る。
また、上記実施形態において説明したフローチャートは、可能な限り、その順序を入れ替えることも可能である。
なお、上記実施形態は、以下の形態を含む。すなわち、
[1]データを不揮発に記憶可能なメモリセルアレイ(111 in FIG2)と、
前記メモリセルアレイに対するデータアクセスを制御する制御部(141 in FIG2)と
を具備し、前記メモリセルアレイは、複数のページに同一のデータを保持し(PG18, PG74 in FIG5-6)、
前記制御部は、前記同一のデータを保持する前記複数のページ(PG18,PG74)に対して読み出し動作を実行することで、読み出しデータを確定させる(S21 in FIG8 and t4-t7 in FIG9)
ことを特徴とする半導体記憶装置。
[2]前記メモリセルアレイは、同一のROMフューズ情報を保持する複数のページを含むROMフューズ領域(PG18, PG74 in FIG5-6)を含み、
前記半導体記憶装置への電源投入直後、前記制御部(141)は外部からの読み出し命令を受信することなく、前記複数のページから前記同一のROMフューズ情報を読み出す(S21 in FIG2:POR)
ことを特徴とする[1]の半導体記憶装置。
[3]前記ROMフューズ情報は、第1ページ及び第2ページ(PG18,PG74)に保持され、
前記ROMフューズ情報を読み出す際には、前記第1ページと前記第2ページ(PG18,PG74)とに対して同時に読み出し動作が実行される(S21 in FIG8)
ことを特徴とする[2]の半導体記憶装置。
[4]前記メモリセルアレイは、第1、第2ストリングユニット(SU2,SU9 in FIG6,9)を備え、
前記第1、第2ストリングユニット(SU2,SU9)はそれぞれ複数のNANDストリング(114)を備え、
前記NANDストリングの各々は、第1、第2選択トランジスタ(ST1,ST2 in FIG2)と、該第1、第2選択トランジスタ間に直列接続された複数のメモリセルトランジスタ(MT in FIG2)とを備え、
前記第1ストリングユニット(SU2)における前記第1、第2選択トランジスタのゲートはそれぞれ第1、第2セレクトゲート線(SGD2, SGS2)に共通に接続され、
前記第2ストリングユニット(SU9)における前記第1、第2選択トランジスタのゲートはそれぞれ第3、第4セレクトゲート線(SGD9, SGS9)に共通に接続され、
前記第1、第2ストリングユニット(SU2,SU9)には、前記同一のROMフューズ情報が記録され(FIG5-6)、
前記ROMフューズ情報を読み出す際には、前記第1乃至第4セレクトゲート線(SGD2,SGD9. SGS2, SGS9 in FIG9)の全てが論理“H”レベルとされる
ことを特徴とする[2]の半導体記憶装置。
[5]前記制御部の制御に応じて前記メモリセルアレイからデータを読み出すセンスアンプ(113 in FIG4)を更に備え、
前記センスアンプは、前記ROMフューズ情報を読み出す際、複数回にわたってデータストローブを実行し、セル電流に応じてビット線をロックアウトする(FIG9)
ことを特徴とする[3]の半導体記憶装置。
[6]前記ROMフューズ情報は、第1ページ及び第2ページ(PG18,PG74)に保持され、
前記ROMフューズ情報を読み出す際には、まず前記第1ページに対して読み出し動作が実行され(S30 in FIG15)、次に前記第2ページに対して読み出し動作が実行される(S32 in FIG15)
ことを特徴とする[2]の半導体記憶装置。
[7]前記メモリセルアレイは、メモリセルの集合であり且つデータの消去単位となり得る複数のブロックを備え、
前記第1ページと前記第2ページ(PG18 in BLK0-1)は、異なるブロックに含まれる(FIG17)
ことを特徴とする[3],[5],[6]いずれか1項記載の半導体記憶装置。
[8]上記[1]乃至[7]いずれか1項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記メモリセルアレイ内の不良情報を前記半導体記憶装置から読み出す第2制御部(CPU230 in FIG1)と、
前記不良情報(FIG19)を保持する内部メモリ(RAM220 in FIG1)と
を具備し、前記第2制御部(CPU230)は、前記不良情報に応じて、前記半導体記憶装置に対して複数のページに同一のデータを書き込ませる(FIG20)
ことを特徴とするコントローラ。
[9]前記不良情報は、セル電流が流れる経路におけるオープン不良に関する
ことを特徴とする[8]のコントローラ。
[10]上記[1]乃至[7]いずれか1項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記半導体記憶装置に対して複数のページに同一の管理情報を書き込ませる第2制御部(CPU230 in FIG1)を具備することを特徴とするコントローラ(FIG22)。
[11]上記[1]乃至[7]いずれか1項記載の半導体記憶装置と、
[8]乃至[10]いずれか1項記載のコントローラと
を具備するメモリシステム。
[1]データを不揮発に記憶可能なメモリセルアレイ(111 in FIG2)と、
前記メモリセルアレイに対するデータアクセスを制御する制御部(141 in FIG2)と
を具備し、前記メモリセルアレイは、複数のページに同一のデータを保持し(PG18, PG74 in FIG5-6)、
前記制御部は、前記同一のデータを保持する前記複数のページ(PG18,PG74)に対して読み出し動作を実行することで、読み出しデータを確定させる(S21 in FIG8 and t4-t7 in FIG9)
ことを特徴とする半導体記憶装置。
[2]前記メモリセルアレイは、同一のROMフューズ情報を保持する複数のページを含むROMフューズ領域(PG18, PG74 in FIG5-6)を含み、
前記半導体記憶装置への電源投入直後、前記制御部(141)は外部からの読み出し命令を受信することなく、前記複数のページから前記同一のROMフューズ情報を読み出す(S21 in FIG2:POR)
ことを特徴とする[1]の半導体記憶装置。
[3]前記ROMフューズ情報は、第1ページ及び第2ページ(PG18,PG74)に保持され、
前記ROMフューズ情報を読み出す際には、前記第1ページと前記第2ページ(PG18,PG74)とに対して同時に読み出し動作が実行される(S21 in FIG8)
ことを特徴とする[2]の半導体記憶装置。
[4]前記メモリセルアレイは、第1、第2ストリングユニット(SU2,SU9 in FIG6,9)を備え、
前記第1、第2ストリングユニット(SU2,SU9)はそれぞれ複数のNANDストリング(114)を備え、
前記NANDストリングの各々は、第1、第2選択トランジスタ(ST1,ST2 in FIG2)と、該第1、第2選択トランジスタ間に直列接続された複数のメモリセルトランジスタ(MT in FIG2)とを備え、
前記第1ストリングユニット(SU2)における前記第1、第2選択トランジスタのゲートはそれぞれ第1、第2セレクトゲート線(SGD2, SGS2)に共通に接続され、
前記第2ストリングユニット(SU9)における前記第1、第2選択トランジスタのゲートはそれぞれ第3、第4セレクトゲート線(SGD9, SGS9)に共通に接続され、
前記第1、第2ストリングユニット(SU2,SU9)には、前記同一のROMフューズ情報が記録され(FIG5-6)、
前記ROMフューズ情報を読み出す際には、前記第1乃至第4セレクトゲート線(SGD2,SGD9. SGS2, SGS9 in FIG9)の全てが論理“H”レベルとされる
ことを特徴とする[2]の半導体記憶装置。
[5]前記制御部の制御に応じて前記メモリセルアレイからデータを読み出すセンスアンプ(113 in FIG4)を更に備え、
前記センスアンプは、前記ROMフューズ情報を読み出す際、複数回にわたってデータストローブを実行し、セル電流に応じてビット線をロックアウトする(FIG9)
ことを特徴とする[3]の半導体記憶装置。
[6]前記ROMフューズ情報は、第1ページ及び第2ページ(PG18,PG74)に保持され、
前記ROMフューズ情報を読み出す際には、まず前記第1ページに対して読み出し動作が実行され(S30 in FIG15)、次に前記第2ページに対して読み出し動作が実行される(S32 in FIG15)
ことを特徴とする[2]の半導体記憶装置。
[7]前記メモリセルアレイは、メモリセルの集合であり且つデータの消去単位となり得る複数のブロックを備え、
前記第1ページと前記第2ページ(PG18 in BLK0-1)は、異なるブロックに含まれる(FIG17)
ことを特徴とする[3],[5],[6]いずれか1項記載の半導体記憶装置。
[8]上記[1]乃至[7]いずれか1項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記メモリセルアレイ内の不良情報を前記半導体記憶装置から読み出す第2制御部(CPU230 in FIG1)と、
前記不良情報(FIG19)を保持する内部メモリ(RAM220 in FIG1)と
を具備し、前記第2制御部(CPU230)は、前記不良情報に応じて、前記半導体記憶装置に対して複数のページに同一のデータを書き込ませる(FIG20)
ことを特徴とするコントローラ。
[9]前記不良情報は、セル電流が流れる経路におけるオープン不良に関する
ことを特徴とする[8]のコントローラ。
[10]上記[1]乃至[7]いずれか1項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記半導体記憶装置に対して複数のページに同一の管理情報を書き込ませる第2制御部(CPU230 in FIG1)を具備することを特徴とするコントローラ(FIG22)。
[11]上記[1]乃至[7]いずれか1項記載の半導体記憶装置と、
[8]乃至[10]いずれか1項記載のコントローラと
を具備するメモリシステム。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1…メモリシステム、100…半導体記憶装置、110…コア部、111…メモリセルアレイ、112…ロウデコーダ、113…センスアンプ、114…NANDストリング、130…入出力部、140…周辺回路、141…シーケンサ、142…チャージポンプ、143…レジスタ、144…ドライバ、200…コントローラ、210…ホストインターフェイス回路、220…内蔵メモリ、230…プロセッサ、240…バッファメモリ、250…NANDインターフェイス回路、260…ECC回路、300…ホスト機器
Claims (6)
- データを不揮発に記憶可能なメモリセルアレイと、
前記メモリセルアレイに対するデータアクセスを制御する制御部と
を具備し、前記メモリセルアレイは、複数のページに同一のデータを保持し、
前記制御部は、前記同一のデータを保持する前記複数のページに対して読み出し動作を実行することで、読み出しデータを確定させる
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイは、同一のROMフューズ情報を保持する複数のページを含むROMフューズ領域を含み、
前記半導体記憶装置への電源投入直後、前記制御部は外部からの読み出し命令を受信することなく、前記複数のページから前記同一のROMフューズ情報を読み出す
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記ROMフューズ情報は、第1ページ及び第2ページに保持され、
前記ROMフューズ情報を読み出す際には、前記第1ページと前記第2ページとに対して同時に読み出し動作が実行される
ことを特徴とする請求項2記載の半導体記憶装置。 - 請求項1乃至3いずれか1項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記メモリセルアレイ内の不良情報を前記半導体記憶装置から読み出す第2制御部と、
前記不良情報を保持する内部メモリと
を具備し、前記第2制御部は、前記不良情報に応じて、前記半導体記憶装置に対して複数のページに同一のデータを書き込ませる
ことを特徴とするコントローラ。 - 請求項1乃至3いずれか1項記載の半導体記憶装置を制御するコントローラであって、
前記コントローラは、前記半導体記憶装置に対して複数のページに同一の管理情報を書き込ませる第2制御部を具備することを特徴とするコントローラ。 - 請求項1乃至3いずれか1項記載の半導体記憶装置と、
請求項4または5記載のコントローラと
を具備するメモリシステム。
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