CN104064219B - 半导体存储装置、控制器、和存储器系统 - Google Patents

Abstract

提供一种能够提高操作可靠性的半导体存储装置及控制器。实施方式的半导体存储装置1包括：能够非易失性存储数据的存储单元阵列111；和控制对存储单元阵列的数据存取的控制部141。存储单元阵列在多个页PG18、PG74保持相同的数据。控制部141通过对保持相同的数据的上述多个页PG18、PG74执行读出操作，来确定读出数据。

Description

半导体存储装置、控制器、和存储器系统

相关专利申请

本申请享受以日本专利申请2013-59126号(申请日：2013年3月21日)作为基础申请的优先权。本申请通过参照这个基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置、控制器、和存储器系统。

背景技术

已知三维排列存储单元的NAND型闪存。

发明内容

提供一种能够提高操作可靠性的半导体存储装置、控制器、和存储器系统。

实施方式的半导体存储装置包括：能够非易失性存储数据的存储单元阵列；和控制对存储单元阵列的数据存取的控制部。存储单元阵列在多个页保持相同的数据。控制部通过对保持相同的数据的上述多个页执行读出操作，来确定读出数据。

附图说明

图1是第1实施方式涉及的存储器系统的方块图。

图2是第1实施方式涉及的半导体存储装置的方块图。

图3是第1实施方式涉及的存储单元阵列的电路图。

图4是第1实施方式涉及的读出放大器的电路图。

图5是第1实施方式涉及的块的模式图。

图6是第1实施方式涉及的块的电路图。

图7是第1实施方式涉及的测试器的操作的流程图。

图8是表示第1实施方式涉及的电源接通时的操作的流程图。

图9是第1实施方式涉及的读出操作时的各种信号的时序图。

图10是存储单元阵列的立体图。

图11是存储单元阵列的断面图。

图12是存储单元阵列的断面图。

图13是存储单元阵列的断面图。

图14是第1实施方式涉及的存储单元阵列的电路图。

图15是表示第2实施方式涉及的电源接通时的操作的流程图。

图16是第2实施方式涉及的读出操作时的各种信号的时序图。

图17是第3实施方式涉及的块的模式图。

图18是第3实施方式涉及的块的电路图。

图19是第4实施方式涉及的标志表的概念图。

图20是表示第4实施方式涉及的存储器系统的操作的流程图。

图21是表示第4实施方式涉及的变形例的存储器系统的操作的流程图。

图22是表示第5实施方式涉及的控制器的操作的流程图。

图23是第1至第3实施方式涉及的变形例的读出操作的流程图。

图24是表示第1实施方式涉及的读出操作时的操作的流程图。

图25是表示第4及5实施方式涉及的变形例的控制器的操作的流程图。

图26是第1至第5实施方式涉及的变形例的半导体存储装置的方块图。

图27是第1至第5实施方式涉及的变形例的读出放大器的电路图。

图28是表示第1至第5实施方式涉及的变形例的读出放大器的操作的时序图。

图29是第1至第5实施方式涉及的变形例的块的模式图。

图30是第1至第5实施方式涉及的变形例的存储单元阵列的电路图。

符号的说明

1…存储器系统，100…半导体存储装置，110…核心部，111…存储单元阵列，112…行解码器，113…读出放大器，114…NAND串，130…输入输出部，140…周边电路，141…序列器，142…电荷泵，143…寄存器，144…驱动器，200…控制器，210…主机接口电路，220…内置存储器，230…处理器，240…缓冲存储器，250…NAND接口电路，260…ECC电路，300…主机设备

具体实施方式

以下，关于实施方式参照附图来说明。在这个说明时，在全图中，对共同的部分附加共同的参照符号。

1．第1实施方式

说明第1实施方式涉及的半导体存储装置、控制器、和存储器系统。以下，作为半导体存储装置，举例说明将存储单元层叠在半导体基板上方的三维层叠型NAND型闪存。

1.1关于构成

1.1.1关于存储器系统的构成

首先，用图1说明包括本实施方式涉及的半导体存储装置的存储器系统的构成。图1是本实施方式涉及的存储器系统的方块图。

如图所示的存储器系统1具备NAND型闪存100、控制器200、和主机设备300。

NAND型闪存100具备多个存储单元，非易失性地存储数据。NAND型闪存的构成的细节后述。

控制器200应答来自主机设备300的命令，对NAND型闪存100命令进行读出、写入、消除等。还有，管理NAND型闪存100的存储空间。控制器200和NAND型闪存100，例如可以构成同样的半导体器件。此外，存储器系统1也可以是1个装置，作为其例子，可列举如SD^TM卡的存储卡、SSD(solid state drive：固态驱动器)等。此外，存储器系统1也可以是个人计算机中内置NAND型闪存100及控制器200的构成，不限于装载NAND型闪存100的应用。

控制器200具备主机接口电路210、内置存储器(RAM)220、处理器(CPU)230、缓冲存储器240、NAND接口电路250、和ECC电路260。

主机接口电路210经由控制器总线与主机设备300连接，管理与主机设备300的通信。并且，分别向CPU230及缓冲存储器240转送从主机设备300接收的命令及数据。再者，应答CPU230的命令，向主机设备300转送缓冲存储器240内的数据。

NAND接口电路250经由NAND总线与NAND型闪存100连接，管理与NAND型闪存100的通信。并且，向NAND型闪存100转送从CPU230接收的命令，再者，在写入时向NAND型闪存100转送缓冲存储器240内的写入数据。进而，在读出时，向缓冲存储器240转送从NAND型闪存100读出的数据。

CPU230对控制器200全部的操作进行控制。例如，在从主机设备300接收读出命令时，对其应答，发出基于NAND接口的读出命令。在写入及消除时也同样。再者，CPU230执行损耗平衡等、用于管理NAND型闪存1的各种处理。进而，CPU230执行各种演算。例如，执行数据加密处理和/或随机处理等。ECC电路260执行数据的纠错(ECC：Error Checking andCorrecting：错误检查和纠正)处理。即ECC电路260在数据的写入时基于写入数据生成奇偶数，在读出时从奇偶数生成验证子检测错误，修正这个错误。再者，CPU230可以具有ECC电路260的功能。

内置存储器220是例如DRAM等的半导体存储装置，作为CPU230的工作区域使用。并且，内置存储器220，保持用于管理NAND型闪存100的固件和/或各种管理表等。

1.1.2关于半导体存储装置的构成

其次，关于半导体存储装置100的构成进行说明。

1.1.2.1关于半导体存储装置的全部构成

图2是本实施方式涉及的NAND型闪存100的方块图。如图所示的NAND型闪存100具备核心部110、输入输出部130、和周边电路140。

核心部110具备存储单元阵列111、行解码器112、和读出放大器113。

存储单元阵列111具备作为非易失性的存储单元的集合的多个(例如N个)块BLK(BLK0，BLK1，BLK2，…)。将同一块BLK内的数据一并消除。块BLK的各个具备作为将存储单元串联的NAND串114的集合的多个(例如M个)串单位SU(SU0，SU1，SU2，…)。存储单元阵列111内的块数及块内的存储器组数为任意。

行解码器112将从控制器200接收的块地址BA解码，选择对应的块BLK，进而向后述的字线和/或选择栅线施加预定的电压。

读出放大器113，在数据的读出时，感测/放大从存储单元读出的数据。并且，按照需要，向控制器200输出读出数据。再者，在数据的写入时，向存储单元转送从控制器200接收的写入数据。向存储单元阵列111进行的数据的读出及写入，按多个存储单元单位来进行，这个单位为页。

输入输出部130管理与控制器200之间的、经由NAND总线的各种指令和/或数据的发送和接收。

周边电路140具备序列器141、电荷泵142、寄存器143、和驱动器144。

驱动器144向行解码器112和/或读出放大器113供给数据的写入、读出、和消除所需要的电压。将这个电压施加给存储单元阵列111内的各种布线。电荷泵142将从外部能给予的电源电压进行升压，向驱动器144供给需要的电压。寄存器143保持各种信号。例如，保持数据的写入和/或消除操作的状态，由此向控制器通知操作是否正常完成。序列器141控制NAND型闪存100全部的操作。

1.1.2.2关于存储单元阵列111

其次，说明上述存储单元阵列111的构成的细节。图3是块BLK0的电路图。其他的块BLK也具有同样的构成。

如图所示，块BLK0包括多个串单位SU。再者，各个串单位SU包含多个(本例中为L个)NAND串114。

NAND串114的各个包含例如8个存储单元晶体管MT(MT0～MT7)，选择晶体管ST1、ST2，和背栅晶体管BT。存储单元晶体管MT具备包含控制栅和电荷蓄积层的层叠栅，非易失性地保持数据。再者，存储单元晶体管MT的个数不限于8个，也可以是16个和/或32个、64个、128个等，其数目没有限定。背栅晶体管BT与存储单元晶体管MT也同样，具备包含控制栅和电荷蓄积层的层叠栅。但是，背栅晶体管BT没有用于保持数据的部件，在数据的写入及消除时作为单纯的电流路径起作用。存储单元晶体管MT及背栅晶体管BT配置为，在选择晶体管ST1、ST2间，使其电流路径串联。还有，背栅晶体管BT设置在存储单元晶体管MT3和MT4间。这个串联的一端侧的存储单元晶体管MT7的电流路径连接在选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT0的电流路径连接在选择晶体管ST2的电流路径的一端。

串单位SU0～SU(M-1)的各个的选择晶体管ST1的栅极共同连接在各自选择栅线SGS0～SGS(M-1)，选择晶体管ST2的栅极共同连接在各自选择栅线SGS0～SGS(M-1)。对此，在同样的块BLK0内存在的存储单元晶体管MT0～MT7的控制栅共同连接在各自字线WL0～WL7，背栅晶体管BT的控制栅由背栅线BG(块BLK0～BLK(N-1)共同连接在各自BG0～BG(N-1))。

即，字线WL0～WL7及背栅线BG在同一块BLK0内的多个串单位SU间共同连接，对此，选择栅线SGD、SGS即使在同一块BLK0内，每个串单位SU也是独立。

还有，在存储单元阵列110内以矩阵状配置的NAND串114中，在同一列的NAND串114的选择晶体管ST1的电流路径的另一端，共同连接在任一条位线BL。即位线BL共同连接在同一块BLK内的多个NAND串114，进而在多个块BLK间共同连接NAND串114。再者，选择晶体管ST2的电流路径的另一端连接在任一个源极线SL。源极线SL，例如在多个串单位SU间，共同连接NAND串114。

根据前述，将同一块BLK内的存储单元晶体管MT的数据一并消除。对此进行的数据的读出及写入，针对与任一个块BLK的任一个串单位SU的、任一条字线WL共同连接的多个存储单元晶体管MT，一并进行。这个单位为“页”。

在上述构成的存储单元阵列111，存储单元晶体管MT，选择晶体管ST1、ST2，和背栅晶体管BT在半导体基板上方三维地层叠。作为一个例子，在半导体基板上形成例如读出放大器模块11等的周边电路的一部分，在这个周边电路上方形成存储单元阵列111。

关于存储单元阵列111的构成，记载于例如“三维层叠非易失性半导体存储装置”这个2009年3月19日申请的美国专利申请12/407,403号。还有，还记载于“三维层叠非易失性半导体存储装置”这个2009年3月18日申请的美国专利申请12/406,524号、“非易失性半导体存储装置及其制造方法”这个2010年3月25日申请的美国专利申请12/679,991号、“半导体存储装置及其制造方法”这个2009年3月23日申请的美国专利申请12/532,030号。在本说明书中，通过参照而援用这些专利申请的全部。

1.1.2.3关于读出放大器113

其次，关于读出放大器113进行说明。读出放大器113对每条位线具备读出放大器单位SAU。图4是读出放大器单位SAU的电路图。

如图所示的读出放大器单位SAU具备读出放大器部SA及闩锁电路(LATCHCIRCUIT)SDL。再者，在各个存储单元晶体管保持2比特以上的数据时等，设置2个以上闩锁电路。

读出放大器部SA，读出/放大由位线BL读出的数据，按照闩锁电路SDL保持的数据向位线BL施加电压。即读出放大器部SA是直接地控制位线BL的模块。闩锁电路SDL临时地保持数据。闩锁电路SDL，在数据的写入时，保持经由输入输出电路130从控制器200接收的写入数据。在数据的读出时，保持由读出放大器部SA读出/放大的数据，经由输入输出电路130发送到控制器200。

如图4所示，读出放大器部SA具备高耐压n通道MOS晶体管10、低耐压n通道MOS晶体管11～18、低耐压p通道MOS晶体管19、和电容器元件20。

对于晶体管10，向栅极施加信号BLS，电流路径的一端连接在对应的位线BL。对于晶体管11，电流路径的一端连接在晶体管10的电流路径的另一端，向栅极施加信号BLC，电流路径的另一端连接在节点SCOM。晶体管11将对应的位线BL箝制在与信号BLC对应的电位。

对于晶体管15，电流路径的一端连接在节点SCOM，另一端连接在节点SRCGND(例如0V)，栅极连接在节点INV_S。对于晶体管12，电流路径的一端连接在节点SCOM，另一端连接在节点SSRC，向栅极输入控制信号BLX。对于晶体管19，电流路径的一端连接在节点SSRC，向另一端给予电源电压VDDSA，栅极连接在节点INV_S。对于晶体管13，电流路径的一端连接在节点SCOM，另一端连接在节点SEN，向栅极输入控制信号XXL。对于晶体管14，电流路径的一端连接在节点SSRC，另一端连接在节点SEN，向栅极输入控制信号HLL。

对于晶体管17，将电流路径的一端接地，栅极连接在节点SEN。对于晶体管18，电流路径的一端连接在晶体管17的电流路径的另一端，另一端连接在总线LBUS，向栅极输入控制信号STB。对于晶体管16，电流路径的一端连接在节点SEN，另一端连接在总线LBUS，向栅极输入控制信号BLQ。对于电容器元件20，其一方的电极连接在节点SEN，向另一方的电极输入时钟CLK。

其次，关于在读出时读出放大器部SA的操作进行简单地说明。首先，信号BLS、BLC、BLX为"H"电平，节点INV_S为"L"电平，将位线预充电为预定的电位Vbl。还有，由于信号HLL为"H"电平，将电容器元件20充电，节点SEN的电位上升。

此后，信号HLL为"L"电平，信号XXL为"H"电平，进行数据读出。即，如果选择单元(cell)成为导通状态，单元电流从位线BL向源极线SL流动，则节点SEN被放电，节点SEN的电位下降。另一方面，如果选择单元是截止状态，则节点SEN不被放电，大体上维持当初的电位。

并且，信号STB为"H"电平，数据被选通。即，向闩锁电路SDL转送读出数据。具体地，如果节点SEN的电位是"H"电平，则晶体管17为导通状态，经由节点LBUS，向闩锁电路SDL转送"L"电平。另一方面，如果节点SEN的电位下降，则晶体管17为断路状态，节点LBUS维持初期状态的"H"电平。因此，闩锁电路SDL维持保持"H"电平的复位状态。

1.2关于ROM熔丝

其次，关于本实施方式涉及的NAND型闪存100的ROM熔丝(fuse)进行说明。

所谓ROM熔丝是保持NAND型闪存100固有的信息，禁止来自外部的访问的区域。图5表示ROM熔丝区域的概念图。

如图所示的本例中，块BLK0作为ROM熔丝块来使用，其中例如，页PG18及PG74作为ROM熔丝区域来使用。并且，在ROM熔丝区域，容纳例如坏块信息BBLK、列冗余信息CRD、和修剪信息TRIM。

坏块信息BBLK是有关坏块(为不可使用的块)的信息，例如包含坏块的块地址。列冗余信息CRD是不良列(包含不良位线和/或读出放大器不良等的列)的置换信息，例如包含不良列、对其置换的正常列的列地址。修剪信息TRIM是用于预先预料在芯片间或者制造组间的制造偏差，对每个芯片或者制造组使电压的设定等最优化的信息。汇集这些信息称为ROM熔丝信息。

ROM熔丝信息容纳在页PG18及页PG74，这些页PG18及PG74保持相同的ROM熔丝信息。

图6更具体地表示ROM熔丝块BLK0的构成。图中，块BLK0内包括12个串单位SU，各串单位SU的字线数量是8个，进而，各存储单元晶体管MT表示保持1比特数据的场合。

如图所示，页PG18是在串单位SU2中与字线WL2连接的存储单元晶体管MT的集合。另外，页PG74是在串单位SU9中与字线WL2连接的存储单元晶体管MT的集合。即，作为ROM熔丝区域使用的2个页PG18及PG74是按相同的字线WL2分配的页。

字线WL针对在相同块内的串单位SU0～SU11共同使用。因此，除了页PG18及页PG74以外，还向字线WL2分配页PG2、PG10、PG90等。在这些页，也可以与页PG18及PG74相同地写入ROM熔丝信息，进而，同样地也可以在向字线WL2分配的12个全部的页写入ROM熔丝信息。

再者，上述说明的字线WL和页PG的关系只不过是一个例子。例如在存储单元晶体管MT保持2比特数据的场合，向1条字线分配与2比特数据的上位比特及下位比特相当的上位页和后面页的2页。因此，1块内的页数成为上述场合的2倍的数目，作为ROM熔丝区域使用的页PG也可在与图6不同的场合得到。存储单元晶体管MT保持3比特以上的数据也同样。

ROM熔丝信息的写入在NAND型闪存100的装载前的测试时进行。图7是通过测试器进行的NAND型闪存100的测试方法的流程图。

如图所示的测试器，对NAND型闪存100，执行各种测试(步骤S10)。这些测试中，包括例如确认在布线间的短路不良的有无、开放不良的有无的测试。根据这个测试，特定在NAND型闪存100中包含的不良。

其次，测试器，基于步骤S10得到的测试结果，在测试器内的存储器登记不良信息(步骤S11)。更具体地，测试器也可采用ECC修正和/或冗余技术将不可能正常操作的块在测试器作为坏块登记。还有，在采用冗余技术能够解决不良列的场合，在测试器登记这些不良列及解决这个的冗余列。

最后，测试器作为ROM熔丝信息在任一个块写入步骤S11得到的不良信息(步骤S12)。本例的场合，如图5及图6说明，在ROM熔丝块的至少2个页PG18及PG74，写入相同的ROM熔丝信息。这个写入操作，可以逐1页进行，或可以2页同时进行。在2页同时进行时，例如图6例子中，将选择栅线SGD2及SGD9同时选择。这个状态中，向字线WL2施加编程电压。当然，如前述，也可以向图6的例子中字线WL2分配的12页全部写入相同的ROM熔丝信息。这个场合，也可以例如将选择栅线SGD1～SGD11全部同时选择，也可以依次选择。

1.3关于NAND型闪存100的操作

其次，关于NAND型闪存100的电源接通紧接之后的操作，用图8来说明。图8是表示NAND型闪存100的操作的流程图。

如图所示的NAND型闪存100通过由控制器200接通电源来启动(步骤S20)。启动的NAND型闪存100中，不接收来自控制器200的命令，通过序列器141执行自引导序列。

即序列器141从ROM熔丝读出数据(步骤S21：通电读取(POR))。如图5及图6说明，ROM熔丝包含2个页PG18及PG74。因此，序列器141从这2个页PG18及PG74读出ROM熔丝信息。

并且，序列器141在寄存器143容纳读出的ROM熔丝信息(步骤S22)。

关于上述步骤S21的细节，用图9说明。图9是读出ROM熔丝信息时的各种布线及控制信号的时序图。这个读出操作通过例如序列器141对控制信号进行控制来执行。

如图所示，在时刻t0，序列器141向写入ROM熔丝信息的串单位SU的选择栅线SGD施加"H"电平(VSG：例如4.3V)，向其他的选择栅线SGD施加"L"电平(VBB：例如负电压)。图5及图6的例子中，向选择栅线SGD2及SGD9给予"H"电平。进而，序列器141向选择字线施加电压VCGRV，向非选择字线施加电压VREAD。电压VCGRV是对应于读出对象数据的值，存储单元晶体管保持1比特数据的场合是例如VCGRV=0V。电压VREAD与保持数据无关，是使存储单元晶体管导通的电压。图5及图6的例子中，向字线WL2给予VCGRV，向其他的字线WL0、WL1和WL3～WL7施加VREAD。再者，向背栅线BG也施加"H"电平。进而，序列器141向写入信号ROM熔丝信息的串单位SU的选择栅线SGS施加"H"电平(VSG)，向其他的选择栅线SGS施加"L"电平(VBB)。图5及图6的例子中，向选择栅线SGS2及SGS9给予"H"电平。

其次，序列器141，在时刻t1，开始位线BL的预充电。即序列器141使信号BLS、BLC、和BLX成为"H"电平，使节点INV_S成为"L"电平。由此，将位线BL预充电为电压Vbl(例如0.7V)。并且，使信号HLL成为"H"电平，对节点SEN充电。

还有，按照ROM熔丝信息，单元电流Icell从位线BL向源极线SL流动。即，如果连接在选择字线的存储单元晶体管(选择单元)的保持数据是"1"，即如果选择单元导通，则单元电流Icell从位线BL向源极线SL流动。另一方面，如果保持数据是"0"，选择单元截止，则单元电流Icell不流动，仅小的关断电流Ioff流动。

在这里，向1条位线BL流动的单元电流Icell的大小，例如图9所示，大致分类成4个值Icell1、Icell2、Icell3、和Icell4。电流的大小是Icell1>Icell2>Icell3>Icell4。

对于电流Icell1，与1条位线BL连接的2个选择单元一同保持"1"数据，对于NAND串114的电流路径没有开放不良，而且向至少任意一方的NAND串114容易流动电流的位线流动。

对于电流Icell12，与1条位线BL连接的2个选择单元一同保持"1"数据，对于NAND串114的电流路径没有开放不良，而且向2个NAND串114平均流动电流的位线流动。

对于电流Icell3，与1条位线BL连接的2个选择单元一同保持"1"数据，对于NAND串114的电流路径没有开放不良，而且向2个NAND串114难以流动电流的位线流动。或者，对于电流Icell3，与1条位线BL连接的2个选择单元一同保持"1"数据，对于包括任意一方的选择单元的NAND串114的电流路径存在开放不良，而且向另一方的NAND串114容易流动电流的位线流动。

对于电流Icell4，与1条位线BL连接的2个选择单元一同保持"1"数据，对于包括任意一方的选择单元的NAND串114的电流路径存在开放不良，而且向另一方的NAND串平均流动电流的位线流动。

以下为了说明的简化，作为简单的例子举例说明位线BL1～BL4分别流动单元电流Icell1～Icell4的场合。

其次，序列器141，使信号HLL成为"L"电平，使信号XXL成为"H"电平。由此，读出读出数据。即，与选择单元导通的位线BL相对应的读出放大器部SA中，通过单元电流Icell对节点SEN放电。以哪个程度放电取决于单元电流Icell的大小。另一方面，如果选择单元关断，则节点SEN的电位高。

其次，序列器141对数据选通。即，在图9的时刻t2，序列器141使信号STB成为"H"电平。于是，与晶体管18导通、晶体管17导通还是关断对应的数据经由总线LBUS向闩锁电路SDL转送。即，如果节点SEN被充分地放电，则晶体管17成为关断状态，节点LBUS维持初期状态的"H"电平。另一方面，如果节点SEN没被充分地放电，则晶体管17成为导通状态，向节点LBUS输出"L"电平。

并且，序列器141，在时刻t3，使信号STB成为"L"电平，并且，将单元电流Icell1流动的位线BL锁定。换句话说，在时刻t2，将固定晶体管17导通的位线BL的电位固定在例如与源极线SL同电位(例如0V)。并且，关于该位线BL的数据，由时刻t2的选通来确定。本例子中，将位线BL1固定为0V，其他的位线BL2～BL4继续进行预充电。

关于其他的位线BL，进而反复读出操作。即，在从时刻t3经过预定的期间的时刻t4，序列器141再次使信号STB成为"H"电平。并且，在时刻t5，将单元电流Icell2流动的位线BL锁定。本例子中，将位线BL2锁定。并且，关于该位线BL2的数据，由时刻t4的选通来确定。其他的位线BL3及BL4继续进行预充电。

序列器141，进而反复读出操作。即，在从时刻t5经过预定的期间的时刻t6，再次，使信号STB成为"H"电平。并且，在时刻t7，将单元电流Icell3流动的位线BL锁定。本例子中，将位线BL3锁定。并且，关于该位线BL3的数据，由时刻t6的选通来确定。剩余的位线BL4继续进行预充电。

序列器141，进而反复读出操作。即，在从时刻t7经过预定的期间的时刻t8，再次，使信号STB成为"H"电平。这是在1次读出操作的最后选通操作。由此，将单元电流Icell4流动的位线BL4的数据进行选通。

此后，通过序列器141进行恢复操作，将各布线复位至例如0V。

1.4本实施方式涉及的效果

根据本实施方式涉及的效果的构成，能提高NAND型闪存的操作可靠性。关于本效果，以下说明。

在三维层叠存储单元的NAND型闪存中，容易发生存储器洞的开放不良(以下，称为MH开放(open)不良)。首先，关于这个点进行简单地说明。图10是表示三维层叠型NAND型闪存的存储单元阵列的一构成例子的立体图。

如图所示，在半导体基板40的上方形成背栅线41，在背栅线41的上方，形成字线层43a～43d，进而，在字线层43d的上方形成选择栅线层47a和47b。并且，形成作为NAND串114的电流路径起作用的半导体层46、50a、50b、和52，以贯通这些导电层43a～43d、47a、和47b。尽管未图示，但是，形成栅极绝缘膜和块绝缘膜等，以包围半导体层46、50a、和50b的周围。这个半导体层46、50a、50b、和52作为全部为U字型，并形成源极线层51及位线层53，以接触其两端。

在本构成的存储单元阵列中，参照图11及图12说明容易产生MH开放不良的理由。图11及图12表示存储单元阵列的制造步骤的一部分。

首先，如图11所示，在半导体基板40上形成读出放大器等的周边电路之后，形成层间绝缘膜42以覆盖周边电路。此后，在层间绝缘膜46上形成背栅线层41及半导体层46b。并且，在背栅线层41及半导体层46b上，交替形成层间绝缘膜44及半导体层43a～43d。

其次，如图12所示，形成贯通层间绝缘膜44及半导体层43a～43d达到半导体层46b的洞(存储器洞)。对于这个存储器洞，在侧壁形成电荷蓄积层、块层、和栅极绝缘膜，此后，通过半导体层46a来埋入。

然而，半导体层43a～43d的层数越增加，存储器洞越深。于是，难以形成达到半导体层46b的深度的存储器洞。图13不是这个场合的情况。图13表示在存储器洞内埋入半导体层46a时的情况。如图所示，存储器洞没达到半导体层46a，半导体层46a和46b被分离。这是MH开放不良。

若产生MH开放不良，与存储单元晶体管的保持数据无关，单元电流不向NAND串114流动。因此，读出放大器部SA的节点SEN不被放电，所以读出数据通常被判断为"0"数据(阈值高，存储单元晶体管截止状态)。

这样，在写入操作时的验证也相同。即，将数据编程之后的验证操作时，存储单元晶体管通常被判断为截止状态，所以与存储单元晶体管的状态无关，必须通过验证。即，与本来的写入数据是"0"无关，由于不良无法写入数据，关于其阈值没达到与"0"数据相当的值的存储单元晶体管(program-failed bit：编程失败的位)，判断为也能正确写上"0"数据。当然，从这样的存储单元晶体管，可读出出错的数据。

这一点，若是本实施方式，如图5及图6说明，在多个串单位SU(例如SU2及SU9)写入ROM熔丝信息。并且，在通电读取时，从这样多个串单位SU2及SU9同时读出ROM熔丝信息。因此，即使在任一方的串单位SU包含MH开放不良，在另一方也不包含MH开放不良，则也能读出正确的数据。图14表示这个情况。图14是存储单元阵列的电路图，特别是关注1条位线。

如图所示，对选择栅线SGD2及SGS2、和SGD9及SGS9进行选择，从串单位SU2及SU9同时读出ROM熔丝信息。图中的箭头表示数据从选择单元向读出放大器读出的情况。例如，即使假设在串单位SU2有MH开放不良，在串单位SU9没有MH开放不良，则单元电流也从位线通过串单位SU9的电流路径向源极线SL流动。

因此，即使有MH开放不良，也能够进行正确的数据的读出。特别是，ROM熔丝信息是用于NAND型闪存100操作的必不可少的信息。进而，ROM熔丝信息，基本不能向NAND型闪存100的外部输出，也不会由控制器200进行ECC修正。为此，在NAND型闪存100中，进行正确的写入及读出的必要性极高。在这个点，根据本实施方式，也能提高存储器系统1的操作可靠性。

再者，本实施方式中，如图9说明，在ROM熔丝信息的读出时，多次执行读出操作及选通操作。这个次数，比ROM熔丝信息以外的通常数据的读出时多。由此，能降低NAND型闪存100的消耗电流。

如果更具体地说明，如图9说明，本实施方式中，位线电流能关于1条位线BL通过多个串单位SU(SU2及SU9)来驱动。因此，与通过1个串单位SU驱动的通常数据读出时相比，有可能消耗电流变大。

在这个点，若是本实施方式涉及的方法，则增加读出及选通次数，电流特别大的位线BL尽早锁定。这个定时，例如比通常数据读出时(POR以外的读出)的最初锁定定时快。并且，依次从电流大的位线锁定。

由此，缩短大电流向位线流动的期间，能抑制消耗电流的增大。

再者，图9的例子中，选择串单位SU2和SU9，但是，在POR失败的场合，也可以变更同时选择的串单位并再次进行ROM熔丝信息的读出(例如图6的例子中，同时选择串单位SU4及SU9来读出ROM熔丝)。或者，在具备多个平面(存储单元阵列及读出放大器的集)的构成的场合，也可以在另外的平面同样选择多个串单位并读出ROM熔丝信息。这时，也可以从与失败的POR相同的串单位(图6的例子中，串单位SU2及SU9)读出ROM熔丝信息，或也可以从另外的串单位读出。这在下列说明的第2、第3实施方式也同样。

2.第2实施方式

其次，关于第2实施方式涉及的半导体存储装置、控制器、和存储器系统来说明。本实施方式没有如第1实施方式中对于多个ROM熔丝区域同时执行读出，而是依次执行。以下，仅关于与第1实施方式不同的点说明。

2.1关于NAND型闪存100的操作

关于本实施方式涉及的NAND型闪存100的电源接通紧接之后的操作，用图15来说明。图15是表示NAND型闪存100的操作的流程图。

如图所示的NAND型闪存100通过由控制器200接通电源来启动(步骤S20)。如第1实施方式说明的那样，启动的NAND型闪存100中，不接收来自控制器200的命令，通过序列器141执行自引导序列。

即序列器141从ROM熔丝读出数据(POR)。这时，序列器141选择作为ROM熔丝区域的多个页中的任一个页(第1串单位)，读出数据(步骤S30)。并且，其他的页(第2串单位)为非选择。

并且，序列器141关于选择单元导通的位线BL确定数据，锁定该位线(步骤S31)。

其次，序列器141，关于步骤S30及S31中选择单元截止的位线BL(未锁定的位线BL)，进行第2次的读出。第2次的读出中，选择第2串单位(步骤S32)。

并且，按照步骤S32的结果，确定关于成为第2次的读出对象的位线的数据(步骤S33)。

此后，序列器141在寄存器143容纳由2次的读出操作得到的ROM熔丝信息(步骤S34)。

关于上述步骤S30～S32的细节，用图16来说明。图16是读出ROM熔丝信息时的各种布线及控制信号的时序图，与第1实施方式的图9相对应。以下的说明中，如图5及图6关于从串单位SU2及SU9读出ROM熔丝信息来说明。

如图所示的序列器141，首先，在时刻t0，使选择栅线SGD2成为"H"电平。包含选择栅线SGD9的其他的选择栅线SGD，全部为"L"电平。再者，序列器141，在时刻t0，使选择栅线SGS2成为"H"电平。包含选择栅线SGS9的其他的选择栅线SGS，全部为"L"电平。并且，在时刻t1，开始位线的预充电。其结果，从串SU2向位线BL读出ROM熔丝信息。这时，向位线BL流动的单元电流Icell_1st的大小容易取决于串SU2内的存储单元晶体管的保持数据、不良的有无、和存储单元晶体管的电流的流动。

如果单元电流Icell_1st充分地大，读出放大器部SA的晶体管17成为导通状态，则锁定该位线BL(时刻t3)。关于未锁定的位线BL，执行第2次的读出时。即，序列器141，首先，在时刻t4，使选择栅线SGD9成为"H"电平，使其他的选择栅线SGD全部成为"L"电平。进而，序列器141使选择栅线SGS9成为"H"电平，使其他的选择栅线SGS全部成为"L"电平。其结果，从串SU9向位线BL读出ROM熔丝信息。这时，向位线BL流动的单元电流Icell_2nd容易取决于串SU9内的存储单元晶体管的保持数据、不良的有无、和存储单元晶体管的电流的流动。并且，执行第2次的选通(时刻t5)。

2.2本实施方式涉及的效果

若是本实施方式涉及的构成，在保持相同的ROM熔丝信息的多个页中，首先由一方的页进行读出，锁定判定为"1"数据的位线后，从另外的页读出ROM熔丝信息。换句话说，本实施方式能得到错开在第1实施方式中主张选择栅线SGD、SGS的定时。

即使是本构成，能从多个页的任一个正确地读出ROM熔丝信息。再者，根据本构成，能防止电流同时向多个NAND串114流动，能抑制位线电流的增大。

再者，如图16表示的例子中，在第2次的读出时选择栅线SGD2及SGS2成为非选择状态，但是也可以为选择状态。在这个场合，不需要选择栅线SGD2及SGS2的切换操作，能使操作高速化。

3.第3实施方式

其次，关于第3实施方式涉及的半导体存储装置、控制器、和存储器系统来说明。本实施方式，跨上述第1、第2实施方式中多个块容纳ROM熔丝信息。以下，仅关于与第1、第2实施方式不同的点进行说明。

3.1关于ROM熔丝

图17是本实施方式涉及的ROM熔丝区域的概念图。如图所示的本例子中，块BLK0及BLK1作为ROM熔丝块来使用，各块BLK0及BLK1的页PG18作为ROM熔丝区域来使用。

当然，如第1实施方式说明的那样，也可以向与页PG18相同的字线WL分配的其他页写入ROM熔丝信息。或者，作为ROM熔丝区域分配的字线WL在块BLK0与块BLK1之间也可不同。

图18是在ROM熔丝信息读出时的存储单元阵列111的电路图，特别仅表示与1条位线相对应的构成。如图所示的本实施方式中，依据序列器141的命令，行解码器112选择块BLK0的选择栅线SGD2及SGS2、和块BLK1的选择栅线SGD2及SGS2。因为位线BL由块BLK0和BLK1共享，对于该位线BL，从这个2个块BLK0和BLK1使ROM熔丝读出。

具体的读出方法，可以如第1实施方式，从2个块BLK0及BLK1同时读出数据。或可以如第2实施方式，首先从块BLK0及BLK1的任意一方面读出数据，其次从另一方读出。

3.2本实施方式涉及的效果

MH开放不良可能有场所依赖性的情况。例如，通过在制造时的硅晶圆内的温度不均和/或由于热引起的晶圆的弯曲的影响，可能有存储器洞的开放不良集中在某区域的场合。

这个点，若是本实施方式涉及的构成，ROM熔丝信息向多个块写入。即，在存储单元阵列111内位置上离开的场所，设置多个ROM熔丝区域。因此，即使是一方的ROM熔丝信息(例如图17的BLK0页PG18)不能读出的场合，正确地读出另一方的ROM熔丝信息(例如图17的BLK1页PG18)的可能性也能提高。

因此，相比于第1、第2实施方式，更能提高NAND型闪存的操作可靠性。

再者，本实施方式中，如图17所示，关于由块BLK0和块BLK1在相同的页PG18(相同的字线WL2)写入ROM熔丝信息的场合进行了说明。可是，也可以向不同的页(不同的字线)写入。

4.第4实施方式

其次，关于第4实施方式涉及的半导体存储装置、控制器、和存储器系统来说明。上述第1至第3实施方式中，关于对ROM熔丝信息适用使用多个页的数据写入及读出方式的场合进行了说明。可是本方式不仅是ROM熔丝信息，也可以适用通常的数据。本实施方式涉及那样的场合。以下，关于与第1至第3实施方式不同的点进行说明。

4.1关于标志信息

图19是在NAND型闪存100保持的表，这个表保持标志信息。标志信息是表示各块BLK的MH开放不良的多少的信息，图19的例子中，"0"表示MH开放不良少，"1"表示多。图19的例子中，已知在块BLK1及BLK2，MH开放不良多。

这个表，例如在装载前的测试中，通过测试器制作。即，如果测试器对NAND型闪存100进行MH开放不良测试，则其数目是一定值以上，设立标志。并且，在NAND型闪存100的存储单元阵列111的任一个区域写入制作的表。该表也可以作为ROM熔丝信息的一部分向ROM熔丝区域写入，也可以向ROM熔丝区域以外的通常区域写入。但是，该表期望禁止来自主机的访问，进而禁止改写。

4.2关于存储器系统的操作

其次，关于本实施方式涉及的存储器系统1的操作，用图20来说明。图20是表示从NAND型闪存100的电源接通紧接之后基于主机设备300的要求控制器200访问NAND型闪存100的操作的流程图。

如图所示的NAND型闪存100，在电源接通紧接之后，进行通电读取，从存储单元阵列111读出ROM熔丝信息并容纳在寄存器143(步骤S40)。另外，NAND型闪存100，从存储单元阵列111读出标志信息，将其发送到控制器200(步骤S41)。根据前述，在ROM熔丝区域容纳标志信息的场合，由步骤S40读出标志信息。

控制器200，例如在内置存储器240保持从NAND型闪存100接收的标志信息(步骤S42)。并且，基于标志信息管理块BLK。此后，若接收来自主机设备300的访问指令(写入访问或读出访问)(步骤S43)，则控制器200的CPU230确认内置存储器220的标志信息(步骤S44)。即CPU230确认是否在应该访问的块BLK设立标志。

如果没设立标志，即如果是MH开放不良少的块(步骤S45，否)，则CPU230发出第1指令(步骤S46)。第1指令是通常的写入指令及读出指令，为了指定串单位SU而发出的地址仅为1个。

如果设立标志，即如果是MH开放不良多的块(步骤S45，是)，则CPU230发出第2指令(步骤S48)。第2指令是用于执行如第1至第3实施方式说明的写入或读出的指令，发出指定2个串单位SU的地址。

接收第1指令的NAND型闪存100，依据序列器141的命令，执行通常的写入或读出(步骤S47)。即，依据从控制器200接收的地址，在任意1个串单位SU，执行页单位的写入或读出。

另一方面，接收第2指令的NAND型闪存100，依据序列器141的命令，执行第1至第3实施方式中说明的写入或读出(步骤S49)。即，对于从控制器200接收的2个地址指定的2个串单位SU，执行页单位的写入或读出。在写入操作的场合，对于不同的串单位SU的2页编程同样的数据，再者，对这2页执行验证。编程及验证也可以在2页同时进行。在这个场合，如第1实施方式说明，同时选择2条选择栅线SGD。或者，对2页的编程及验证也可以逐1页进行。在这个场合，如第2实施方式说明，依次选择2条选择栅线SGD(和SGS)。当然，如第3实施方式说明，写入相同的数据的2个页也可以在不同的块BLK内。

4.3本实施方式涉及的效果

如上述，第1至第3实施方式也能适用通常数据的写入及读出。

在这个场合，控制器200基于标志信息管理块BLK。这时使用的标志信息不必限于如图19所示的信息，也可以是例如MH开放不良多的块BLK的块地址等，不限于指定MH开放不良多的块BLK的信息的信息。

并且，控制器200，在向MH开放不良多的块BLK写入数据时，向2个页写入相同的数据。因此，控制器200，将MH开放不良多的块BLK作为并非如此的块BLK的一半的容量的块来管理。

通常，在某块BLK包含的MH开放不良数目在一定以上的场合，在坏块登记该块BLK。可是，若是本实施方式，通过在2页保持相同的数据，而容量成为一半，但是，成为不在坏块登记而可以使用的块。

还有，本实施方式中，表示了控制器200发出2类指令，进而在发出第2指令的场合(步骤S48)，控制器200发出用于指定2个页的2个地址的例子。作为发出2个地址的例子，控制器200，例如在图3表示的存储单元阵列的场合，识别1块BLK的有效页数为4页，将字线WL0～WL3和字线WL4～WL7分别作为一组来管理。并且，向字线WLi(i为0～3自然数)写入数据时，发出与这条字线WLi相当的地址和与字线WL(i+4)相当的地址。即，在访问字线WL0时，同时也访问字线WL4。

作为另外的方法，也可以将控制器200发出的指令及地址作为1类。图21表示这样的例子。图21是表示NAND型闪存100及控制器200的操作的流程图。

如图所示的控制器200，在步骤S44之后，如果没设立标志(步骤S45，否)，即如果访问对象块是MH开放不良少的块，则发出与字线WL0～WL7的任一个相当的地址(步骤S50)。另一方面，如果设立标志(步骤S45，是)，即如果访问对象块是MH开放不良多的块，则发出与字线WL0～WL3的任一个相当的地址(步骤S51)。在这个场合，不发出与字线WL4～WL7相当的地址。并且，控制器200，与步骤S50或S51中发出的地址一起，发出向NAND型闪存100写入指令或读出指令(步骤S52)。

接收指令的NAND型闪存100确认在寄存器143保持的标志信息(步骤S53)。并且，如果接收的地址与MH开放不良少的块相对应(步骤S54，否)，进行通常的写入(步骤S47)。即，NAND型闪存100的序列器141，在与接收的地址相对应的页写入数据，或从该页读出数据。

另一方面，如果接收的地址与MH开放不良多的块相对应(步骤S54，是)，序列器141向与接收的地址对应的字线WLi相对应的页和与WL(i+3)相对应的页执行写入或读出(步骤S49)。这时，例如序列器141也可以发出与WL(i+3)相对应的页地址。

根据本方法，与图20的场合相比，能减轻控制器200的负荷。当然，不限于图20及图21说明的方法，也能适当地选择控制器200的控制方法。

再者，图19中，以块单位记录MH开放不良的状态。可是，也可以不是块单位，而是以串单元单位记录。并且，本实施方式也可以不是块单位，而是以串单元单位来实施。总之，控制器可以通过标志信息管理MH开放不良多的串单位，基于这个信息访问NAND型闪存。当然，也可以代替标志而保持串单位地址。

这个理由在于，MH开放不良带来影响的是其串单位全部，但是，对除此以外的串单位并未给予坏影响。这里，与下列说明的第5实施方式也相同。

5.第5实施方式

其次，关于第5实施方式涉及的半导体存储装置、控制器、和存储器系统来说明。本实施方式是在上述第4实施方式中控制器特别对管理数据访问时使用第1至第3实施方式中说明的方法的实施方式。以下，关于与第1至第4实施方式不同的点进行说明。

5.1关于控制器的操作

图22是表示本实施方式涉及的控制器200的操作的流程图。

如图所示，若决定进行控制器200对NAND型闪存100的访问(这相当于从主机设备300访问的场合和/或并非根据来自主机设备300的访问的内部数据的更新时等)(步骤S60)，确认该访问是否为对管理数据的访问(步骤S61)。所谓管理数据是从主机设备接收的实质的使用者数据以外的数据，例如相当于FAT(file allocation table：文件分配表)文件系统的FAT数据、目录项信息等。

在非管理数据的场合(步骤S62，否)，控制器200发出第4实施方式中说明的第1指令(步骤S46)。即控制器200对于某1页写入管理数据，或从某1页读出管理数据。

另一方面，在管理数据的场合(步骤S62，是)，控制器200发出第4实施方式中说明的第2指令(步骤S48)。即控制器200对于2个页写入相同的管理数据，或从写入相同的管理数据的2个页读出数据。

5.2本实施方式涉及的效果

根据本实施方式，更能提高NAND型闪存的操作可靠性。

FAT文件系统的FAT数据和/或目录项信息是存储器系统中重要的数据，若这些信息丢失，则难以对NAND型闪存100进行访问。

这点，根据本实施方式，通过在2个页写入，能防止这样的重要数据丢失。

6.变形例等

如上述，实施方式涉及的半导体存储装置100具备能够非易失性存储数据的存储单元阵列111、和控制对存储单元阵列的数据存取的控制部(序列器141)。存储单元阵列，在多个页PG18，PG74保持同样的数据。控制部，通过对保持同样的数据的多个页执行读出操作，来确定读出数据(图8的步骤S21及图9的时刻t4～t7)。

通过本构成，能提高半导体存储装置的操作可靠性。再者，实施方式不限于上述说明，可以进行各种变形。

6.1变形例之一

上述第1至第3实施方式说明的ROM熔丝信息的读出方式，也可以在通常的POR失败时实施。图23表示这样的例子。

首先，如图6说明，向对同样的字线WL(WL2)分配的多个页PG18及PG74，写入相同的ROM熔丝信息。因为ROM熔丝信息是重要数据，所以1比特数据，在2个存储单元晶体管补充地容纳。即，在关于某位线BL0的ROM熔丝信息为"1"的场合，向另外的位线BL1写入作为其补充数据的"0"。并且，通过读出这双方的数据，能提高ROM熔丝信息的精度。

并且，如图23所示，向NAND型闪存100的电源接通紧接之后，NAND型闪存100执行通电读取(步骤S70)。步骤S70中，执行通常的通电读取。即，不是从多个页，而仅从任1页读出ROM熔丝信息。

并且，序列器141确认是否正常地完成步骤S70的通电读取。在正常地完成时(步骤S71，是)，通电读取结束，NAND型闪存100成为能够正常操作的状态。

另一方面，在通电读取没正常地完成的情况(步骤S71，否)，序列器141，通过第1至第3实施方式中说明的方法，再次，执行通电读取(步骤S72)。即，从多个页读出相同的ROM熔丝信息。

也可以采用这样的方法。并且，图23表示的处理，也可以例如在装载后，在每次电源接通时执行，或者，也可以在装载前，通过测试执行。并且，在后者的场合，在步骤S71中没正常地完成场合，可以在装载后设定为在电源接通时进行通常第1至第3实施方式说明的通电读取。

还有，上述第1至第3实施方式不限于适用ROM熔丝信息，也可以适用在NAND型闪存100内隐藏、不向控制器200读出的数据。原因在于，这样的数据无法由控制器200进行ECC修正。

6.2变形例之二

还有，举例说明了第1至第3实施方式中2个串单位(图5及图6的例子中为串单位SU2及SU9)作为ROM熔丝区域使用的场合。可是，也可以采用3个以上的串单位。即，可以向3个以上的页写入相同的ROM熔丝信息，在通电读取时从这3页读出数据。

这在第4及第5实施方式中也同样，在设立标志的场合，或者访问管理数据时，可以向3个以上的页写入相同的数据，再者，从3对以上的页读出数据。

6.3变形例之三

还有，第1实施方式的图9中，列举了关于1次的读出操作执行4次的选通操作的场合。可是，选通次数也可以是5次以上。再者，在第1实施方式中，通电读取时的最初的选通定时，比通电读取时以外的通常的读出操作时的选通定时更快地进行。图24表示这个情况。图24是通电读取时和其他的读出时的位线电压、单元电流、和控制信号STB的时序图。

如图示，在通常的读出时也进行多次的选通操作(图23的例子为2次)。可是，其次数比通电读取时的选通次数少。并且，通电读取时的最初的选通定时的时刻ts1，以比通常读出时的最初的选通定时的时刻ts2快的定时进行。还有，图24的例子中，通电读取时的第2次和第4次的选通定时，与通常读出时的第1次和第2次的选通定时一致，但是，不是必须一致。

这在第3实施方式中也同样。再者，在第4及第5实施方式也同样。即第4及在第5实施方式中，在设立标志的场合，或者读出管理数据的场合，最初选通定时比其以外的场合更快地进行。

但是，即使从多个串单位同时读出数据的场合，在单元电流位于一定值以下的场合，不必提早通电读取时的最初的选通定时。

6.4变形例之四

另外，第3实施方式说明的图16中，第1次的读出及第2次的读出中，选通次数分别是1次。可是，各读出时的选通次数也可以为2次以上。

6.5变形例之五

进而，各实施方式可以互相组合实施，也可以单独实施。例如，第4、第5实施方式，可以与第1至第3实施方式组合实施，也可以单独实施。

还有，可以组合第4、第5实施方式。图25的流程图表示这个场合的存储器系统的操作。如图所示，在访问管理数据的场合(步骤S62，是)，与标志信息无关向多个串单位写入相同的数据，或者从多个串单位读出相同的数据。在访问对象非管理数据的场合(步骤S62，否)，按照标志信息切换发出的命令(步骤S45)。

6.6变形例之六

还有，上述实施方式中举例说明了读出电流的类型的读出放大器。可是，也可以是读出电压的类型的读出放大器。这样的电压读出方式的读出放大器中，屏蔽相邻的位线进行读出操作。即，电压读出方式中，读出位线的电压变动。在这里，在一方的位线放电的场合，与其相邻的位线通过耦合，受到放电的位线的电位变动的影响。其结果，有可能发生数据的误读。因此，电压读出方式中，按每条偶数位线、和每条奇数位线读出数据。并且，在从偶数位线读出数据时，将奇数位线固定为一定电位(屏蔽)，在从奇数位线读出数据时，将偶数位线固定为一定电位。

屏蔽这个相邻的位线的方式(以下，称为“位线屏蔽法”。)中，如图26所示，1个读出放大器电路(S/A&锁)通过2条位线共享。总之，采用将相邻的位线分类为偶数(EVEN)和奇数(ODD)，相邻的偶数和奇数的位线共享1个读出放大器的构成。

在这个位线屏蔽法的读出操作中，在读出偶数条的位线的数据的场合(读出偶数页的场合)，导通偶数位线用传递栅极(BLSe)，将偶数位线连接在读出放大器。此时，通过导通接地用晶体管(BIASo)，将奇数位线连接在BLCRL，成接地电位(VSS)。在这个状态，若读出放大器(S/A)将偶数位线预充电，则奇数位线的电位原样保持为VSS，偶数位线不受来自奇数位线影响，适当进行预充电。这个预充电电位通过称为信号BLCLAMP的栅电压决定，例如为0.7V。

另一方面，在读出奇数位线的数据的场合，导通奇数位线用传递栅极(BLSo)，将奇数位线连接在读出放大器。此时，通过导通接地用晶体管(BIASe)，将偶数位线连接在BLCRL，成接地电位(VSS)。在这个状态，若读出放大器(S/A)将奇数位线预充电，则偶数位线的电位原样保持为VSS，奇数位线不受来自偶数位线影响，适当进行预充电。这个预充电电位，与对偶数位线预充电时同样，为通过信号BLCLAMP锁住的电压。

这样，在位线屏蔽法中，通过在读出操作时使相邻的非选择位线成接地状态，不受相邻的位线的信号的影响，能够进行正确的读出操作。

图27是图26表示的一组比特线对BLe0及BLo0对应的读出放大器电路(S/A&锁)的电路图。

如图所示的读出放大器电路具有主数据高速缓存(Primary Data Cache：PDC)430、二级数据高速缓存(Secondary Data Cache:SDC)431、3个动态数据高速缓存(DynamicData Cache:DDC)433(433-1～433-3)、和临时数据高速缓存(Temporary Data Cache:TDC)434。再者，动态数据高速缓存433及临时数据高速缓存434，根据需要设置即可。还有，动态数据高速缓存433，在编程时，也可以作为保持用于向位线写入VDD(高电位)和VSS(低电位)的中间电位(VQPW)的数据的高速缓存来使用。

主数据高速缓存430具有时钟反相器CLI1及CLI2以及N通道型晶体管NMOS5。二级数据高速缓存431具有时钟反相器CLI3及CLI4以及N通道型晶体管NMOS6及NMOS7。动态数据高速缓存433具有N通道型晶体管NMOS4及NMOS9。还有，临时数据高速缓存434具有容量C1。再者，主数据高速缓存430、二级数据高速缓存431、动态数据高速缓存433及临时数据高速缓存434的电路结构不限于图27所示，也可采用其他的电路结构。

还有，图27的例子中，数据高速缓存中，作为控制数据的输入输出的晶体管使用n通道MOS晶体管，但是也可以使用p通道MOS晶体管。

并且，读出放大器，通过n通道MOS晶体管HN2e和HN2o，分别与对应的偶数位线BLe及奇数位线BLo连接。向晶体管HN2e和HN2o的栅极，分别输入信号BLSe及BLSo。再者，对偶数位线BLe及奇数位线BLo，连接n通道MOS晶体管HN1e和HN1o的源极。对于晶体管HN1e和HN1o，分别向栅极输入信号BIASe及BIASo，向漏极输入信号BLCRL。

图28表示本变形例涉及的读出放大器的在数据读出时的各种信号的时序图。各信号能通过例如图2说明的序列器141来给予。

如图所示，在时刻t0，首先，使选择块的选择串单位的选择栅线(SGD)为"High"电平。还有，读出放大器中，预充电电源电位VPRE为VDD。图28的例子中，同时选择2条选择栅线SGD2及SGD9。除了选择栅线SGD2及SGD9之外，向其他的非选择的选择栅线SGD施加非选择电压VBB(例如负电压)。

继续，在时刻t1，在核心部，进行字线WL的设置。即，行解码器112向选择字线施加电压VCGRV，向非选择字线施加电压VREAD。电压VCGRV是对应读出对象数据的值，在存储单元晶体管保持1比特数据的场合是例如VCGRV=0V。电压VREAD与保持数据无关，是使存储单元晶体管导通的电压。

再者，读出放大器，预先将读出对象的位线(图28的例子中的偶数位线BLe)预充电。具体地，通过将信号BLPRE作为"High"电平并导通晶体管NMOS11，以电压VDD将临时数据高速缓存(TDC)434预充电。

其次，在时刻t2～t3，进行位线选择信号BLSe及BLSo、和偏置选择信号BIASe及BIASo的设定。图28的例子中，为了选择偶数位线BLe，使偶数位线选择信号BLSe为"High"电平，使奇数位线BLo固定为BLCTRL(=Vss)，所以信号BIASo为"High"。

还有，向信号BLCLAMP，施加位线预充电用的钳位电压，由此，偶数位线BLe预充电为例如0.7V。

通过以上，在核心部，以0.7V充电偶数位线BLe，将奇数位线BLo固定为Vss。

其次，在时刻t4，使信号BLCLAMP为0V，位线BLe电地成为浮动的状态。

其次，在时刻t5，向选择的串单位的源极侧的选择栅线SGS施加Vsg。图28的例子中，同时选择2条选择栅线SGS2及SGS9。除了选择栅线SGS2及SGS9之外向其他的非选择的选择栅线SGS，施加非选择电压VBB(例如负电压)。由此，根据选择字线的读出电压，如果存储单元的阈值高则位线的放电不存在，如果低则读出电流流动并对位线放电。

其次，在时刻t9～t10，以信号VPRE成为Vss的状态，使信号BLPRE为Vsg，对临时数据高速缓存TDC以VDD预充电。

继续，在时刻t11～t12，向信号BLCLAMP施加读出用电压Vsen。此时，若选择位线BLe的电位比Vsen-Vt高，则晶体管NMOS10(BLCLAMP的晶体管)截止，在节点TDC保持VDD。另一方面，若选择位线BLe的电位比Vsen-Vt低，则晶体管NMOS10导通，因此对节点TDC放电，大体上等于位线BLe的电位(例如，0.4V)。

其次，在时刻t13～t14，由二级数据高速缓存SDC取入被读出的数据。具体地，一旦，信号SEN2及LAT2为断路状态，通过使信号EQ2为VDD，将节点SEN1和节点N2成为同电位。之后，信号BLC2=VDD+Vth，向SDC转送TDC的数据。其结果，原来节点TDC为"High"的场合，SDC的数据成为"1"。还有，节点TDC为"Low"的场合(例如，0.4V)，SDC的数据成为"0"。

如以上那样，从偶数位线BLe读出数据。此后，在时刻t14～t15，进行恢复操作，将各节点及信号复位。

奇数位线BLo的读出也同样进行。在这个场合，与图28的例子相反，使信号BLSo为"High"，信号BLSe为"Low"。还有，使信号BIASe为"High"，信号BIASo为"Low"。

这样，上述第1至第5实施方式也适用具备电压读出方式的读出放大器的半导体存储装置。再者，电流读出方式中，能从全部位线一并读出数据。对此，电压读出方式中，按每条偶数位线、和每条奇数位线读出数据。总之，在各个串单位，关于1条字线，分配与偶数位线相对应的页和与奇数位线相对应的页的2页。并且，这个场合的1页大小，成为电流读出方式的1页大小的一半。

为此，对于图5中说明的ROM熔丝区域，在1页保持坏块信息BBLK、列冗余信息CRD、和修剪信息TRIM，但是，电压读出方式的场合使用2页来保持。图29表示这个情况。图29是使用电压读出方式时的ROM熔丝块的模式图。

如图所示，向串单位SU2的例如字线WL2分配2个页PG36及PG37。并且，在页PG36保持列冗余信息CRD及修剪信息TRIM。再者，在页PG37保持坏块信息BBLK。

还有，向串单位SU9的字线WL2分配2个页PG148及PG149。并且，在页PG148保持列冗余信息CRD及修剪信息TRIM。再者，在页PG149保持坏块信息BBLK。

因而，在例如第1实施方式适用电压读出方式的场合，首先从页PG36及PG148双方同时读出数据，首先确定列冗余信息CRD及修剪信息TRIM。其次，从页PG37及PG149同时读出数据，确定坏块信息BBLK。

6.7其他的变形例

还有，上述实施方式中，作为不良的例子举例说明了存储器洞的开放，但是，也可以是其他的不良存在的场合。还有，图2表示的存储单元阵列，可以作为如图30的构成。图30是块BLK0的电路图，其他的块BLK1～BLK3也能具有同样的构成。如图所示，字线WL0～WL3、字线WL0相邻的虚字线WLDD、背栅线BG、第偶数个的选择栅线SGD0、SGD2和第奇数个的选择栅线SGS1、SGS3，在存储单元阵列111的一端侧拉出。对此，字线WL4～WL7、字线WL7相邻的虚字线WLDS、第偶数个的选择栅线SGS0、SGS2和第奇数个的选择栅线SGD1、SGD3，在存储单元阵列的与上述一端侧相反的另一端侧拉出。也可以作为这样的构成。在本构成中，也可以将例如选择字线WL的行解码器112分成2个行解码器，夹着存储单元阵列111将其以相对的方式配置。并且，通过一方的行解码器对选择栅线SGD0、SGD2、SGS1、SGS3，字线WL0～WL3，虚字线WLDD，和背栅线BG进行选择，也可以通过另一方的行解码器对选择栅线SGS0、SGS2、SGD1、SGD3，字线WL4～WL7、和虚字线WLDS进行选择。根据本构成，能缓和行系的周边电路(行解码器和/或行驱动器)和存储单元阵列111之间的区域的选择栅线和/或字线等的布线的混乱。

还有，在数据的写入、读出、消除中，上述说明使用的电压值仅是一个例子，当然可以适当地变更。还有，上述实施方式中各个存储单元晶体管MT能保持1比特数据(2值数据)、或2比特(4值数据)以上的数据。

再者，上述实施方式不限于NAND型闪存，如果可能，适用半导体存储装置整体。

还有，上述实施方式中说明的流程图，如果可能，也可以更换其顺序的。

再者，上述实施方式包含以下的方式。即，

[1]一种半导体存储装置，其特征在于，包括：

能够非易失性存储数据的存储单元阵列；和

控制对上述存储单元阵列的数据存取的控制部；

其中，上述存储单元阵列在多个页保持相同的数据，

上述控制部通过对保持上述相同的数据的上述多个页执行读出操作，来确定读出数据。

[2]如[1]所述的半导体存储装置，其特征在于，

上述存储单元阵列包含ROM熔丝区域，上述ROM熔丝区域含有保持相同的ROM熔丝信息的多个页；

向上述半导体存储装置的电源接通紧接之后，上述控制部不接收来自外部的读出命令，而从上述多个页读出上述相同的ROM熔丝信息。

[3]如[2]所述的半导体存储装置，其特征在于，

上述ROM熔丝信息保持在第1页及第2页，

在读出上述ROM熔丝信息时，对上述第1页和上述第2页同时执行读出操作。

[4]如[2]所述的半导体存储装置，其特征在于，

上述存储单元阵列包括第1、第2串单位；

上述第1、第2串单位分别包括多个NAND串；

上述NAND串的各个包括第1、第2选择晶体管，和在该第1、第2选择晶体管间串联的多个存储单元晶体管；

上述第1串单位的上述第1、第2选择晶体管的栅极分别共同连接在第1、第2选择栅线；

上述第2串单位的上述第1、第2选择晶体管的栅极分别共同连接在第3、第4选择栅线；

在上述第1、第2串单位，记录上述相同的ROM熔丝信息；

在读出上述ROM熔丝信息时，上述第1至第4选择栅线的全部为逻辑"H"电平。

[5]如[3]所述的半导体存储装置，其特征在于，

还包括：读出放大器，对应于上述控制部的控制，从上述存储单元阵列读出数据；

上述读出放大器，在读出上述ROM熔丝信息时，连续多次执行数据选通，按照单元电流将位线锁定。

[6]如[2]所述的半导体存储装置，其特征在于，

上述ROM熔丝信息保持在第1页及第2页；

在读出上述ROM熔丝信息时，首先对上述第1页执行读出操作，其次对上述第2页执行读出操作。

[7]如[3]、[5]、[6]的任一项所述的半导体存储装置，其特征在于，

上述存储单元阵列包括作为存储单元的集合且能成为数据的消除单元的多个块；

上述第1页和上述第2页包含在不同的块。

[8]一种控制器，其特征在于，上述控制器控制如[1]至[7]的任一项所述的半导体存储装置，

上述控制器包括：

从上述半导体存储装置读出上述存储单元阵列内的不良信息的第2控制部；和

保持上述不良信息的内部存储器；

上述第2控制部，对应于上述不良信息，对于上述半导体存储装置在多个页写入相同的数据。

[9]如[8]所述的控制器，其特征在于，上述控制器控制如[1]至[7]的任一项所述的半导体存储装置，

上述不良信息关于单元电流流动的路径的开放不良。

[10]一种控制器，其特征在于，上述控制器控制如[1]至[7]的任一项所述的半导体存储装置，

上述控制器包括对于上述半导体存储装置在多个页写入相同的管理信息的第2控制部。

[11]一种存储器系统，其特征在于，包括：

如上述[1]至[7]中任一项所述的半导体存储装置；

如[8]至[10]中任一项所述的控制器。

虽然说明本发明的几个实施例，但是这些实施例只是作为例示，而不是限定发明的范围。这些实施例可以各种各样的形态实施，在不脱离发明的要旨的范围，可进行各种省略、置换、变更。这些实施例及其变形也是发明的范围、要旨所包含的，同时也是权利要求的范围所述的发明及其均等的范围所包含的。

Claims (6)

1.一种半导体存储装置，其特征在于，包括：

能够非易失性存储数据的存储单元阵列，所述存储单元阵列包括与公共位线连接的第一存储串和第二存储串，所述第一存储串包括第一选择晶体管，所述第二存储串包括第二选择晶体管，所述第一存储串中的存储单元和所述第二存储串中的存储单元与一条字线电连接；和

控制对上述存储单元阵列的数据存取的控制部；

其中，上述存储单元阵列对应于上述存储单元阵列内的不良信息在分别包含于所述第一存储串和所述第二存储串的多个页保持相同的数据，

上述控制部通过同时对上述第一选择晶体管和第二选择晶体管的栅极施加正电压而对保持上述相同的数据的上述多个页执行读出操作，并且选择所述字线。

2.如权利要求1所述的半导体存储装置，其特征在于，

上述存储单元阵列包含ROM熔丝区域，上述ROM熔丝区域含有保持相同的ROM熔丝信息的多个页；

向上述半导体存储装置的电源接通紧接之后，上述控制部不接收来自外部的读出命令，而从上述多个页读出上述相同的ROM熔丝信息。

3.如权利要求2所述的半导体存储装置，其特征在于，

上述ROM熔丝信息保持在第1页及第2页，

在读出上述ROM熔丝信息时，对上述第1页和上述第2页同时执行读出操作。

4.一种控制器，其特征在于，上述控制器控制如权利要求1至3中任一项所述的半导体存储装置，

上述控制器包括：

从上述半导体存储装置读出上述存储单元阵列内的不良信息的第2控制部；和

保持上述不良信息的内部存储器；

上述第2控制部，对应于上述不良信息，对于上述半导体存储装置在多个页写入相同的数据。

5.一种控制器，其特征在于，上述控制器控制如权利要求1至3中任一项所述的半导体存储装置，

上述控制器包括对于上述半导体存储装置在多个页写入相同的管理信息的第2控制部。

6.一种存储器系统，其特征在于，包括：

如权利要求1至3中任一项所述的半导体存储装置；

如权利要求4或5所述的控制器。