JP2019036374A - 半導体記憶装置 - Google Patents

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Abstract

【課題】処理能力を向上できる。【解決手段】実施形態によれば、半導体記憶装置は、第１及び第２ビット線ＢＬ０及びＢＬ１にそれぞれ接続された第１及び第２回路５０＿０及び５０＿１を含むフックアップ回路ＢＨＵと、第１データバスＤＢＵＳ０を介して、第１回路５０_０接続された第１センスアンプ回路ＳＡＵ０に接続された第１データレジスタ２１＿０を含む第１グループＧＰ０と、第２データバスＤＢＵＳ１を介して、第２回路５０＿１に接続された第２センスアンプ回路ＳＡＵ１に接続された第２データレジスタ２１＿１を含む第２グループＧＰ１と、メモリセルアレイ１８と、を含む。半導体基板に平行な第１方向に沿って、第１グループＧＰ０、フックアップ回路ＢＨＵ、第２グループＧＰ１が順次配列されている。【選択図】図７

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
特許第５８１４８６７号公報 特開２０１１−１５１１５０号公報 特許第３８９７３８８号公報 米国特許６８９１７５３ Ｂ２号明細書
処理能力を向上できる半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、半導体基板上に設けられ、第１ビット線に接続された第１回路及び第２ビット線に接続された第２回路を含むフックアップ回路と、第１回路に接続された第１センスアンプ回路、及び第１データバスを介して第１センスアンプ回路に接続された第１データレジスタを含む第１グループと、第２回路に接続された第２センスアンプ回路、及び第２データバスを介して前記第２センスアンプ回路に接続された第２データレジスタを含む第２グループと、層間絶縁膜を介して、フックアップ回路及び第１及び第２グループの上方に設けられ、第１ビット線に接続された第１メモリセル及び前記第２ビット線に接続された第２メモリセルを含むメモリセルアレイと、を含む。半導体基板に平行な第１方向に沿って、第１グループ、フックアップ回路、第２グループが順次配列されている。
図１は、第１実施形態に係る半導体記憶装置を備えるメモリシステムのブロック図である。 図２は、第１実施形態に係る半導体記憶装置のブロック図である。 図３は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。 図４は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの斜視図である。 図５は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図である。 図６は、第１実施形態に係る半導体記憶装置の備えるセンスアンプの回路図である。 図７は、第１実施形態に係る半導体記憶装置の備えるＢＬフックアップ回路、センスアンプ及びデータレジスタの平面図である。 図８は、第１実施形態に係る半導体記憶装置の平面レイアウト図である。 図９は、第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ、ＢＬフックアップ回路、及びセンスアンプの断面図である。 図１０は、第２実施形態に係る半導体記憶装置の備えるＢＬフックアップ回路、センスアンプ及びデータレジスタの平面図である。 図１１は、第３実施形態に係る半導体記憶装置の備えるＢＬフックアップ回路、センスアンプ及びデータレジスタの平面図である。 図１２は、第４実施形態に第１例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１３は、第４実施形態に第２例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１４は、第４実施形態に第３例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１５は、第４実施形態に第４例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１６は、第４実施形態に第５例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１７は、第４実施形態に第６例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１８は、第４実施形態に第７例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図１９は、第４実施形態に第８例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図２０は、第４実施形態に第９例に係る半導体記憶装置の備えるＤＢＵＳスイッチ回路の回路図である。 図２１は、第１変形例に係る半導体記憶装置の備えるメモリセルアレイの断面図である。
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルトランジスタが半導体基板上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係る半導体記憶装置を備えるメモリシステムの全体構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００及びコントローラ１１０を備えている。コントローラ１１０及びＮＡＮＤ型フラッシュメモリ１００は、例えばそれらの組み合わせにより一つの半導体記憶装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルトランジスタを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００は、ＮＡＮＤバスによってコントローラ１１０と接続され、コントローラ１１０からの命令に基づいて動作する。より具体的には、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ１１０と、例えば８ビットの信号ＤＱ０〜ＤＱ７（以下、ＤＱ０〜ＤＱ７を限定しない場合は、単に信号ＤＱ、または信号ＤＱ［７：０］と表記する）の送受信を行う。信号ＤＱ０〜ＤＱ７には、例えばデータ、アドレス、及びコマンドが含まれる。また、ＮＡＮＤ型フラッシュメモリ１００は、コントローラ１１０から、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。そして、ＮＡＮＤ型フラッシュメモリ１００はコントローラ１１０に、レディ／ビジー信号Ｒ／Ｂｎを送信する。
チップイネーブル信号ＣＥｎは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号であり、例えばＬｏｗ（“Ｌ”）レベルでアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱがコマンドであることを示す信号であり、例えばＨｉｇｈ（“Ｈ”）レベルでアサートされる。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱがアドレスであることを示す信号であり、例えば“Ｈ”レベルでアサートされる。ライトイネーブル信号ＷＥｎは、受信した信号をＮＡＮＤ型フラッシュメモリ１００内へ取り込むための信号であり、コントローラ１１０よりコマンド、アドレス、及びデータ等を受信する度に、例えば“Ｌ”レベルでアサートされる。よって、ＷＥｎがトグルされる度に、信号ＤＱがＮＡＮＤ型フラッシュメモリ１００に取り込まれる。リードイネーブル信号ＲＥｎは、コントローラ１１０が、ＮＡＮＤ型フラッシュメモリ１００からデータを読み出すための信号である。リードイネーブル信号ＲＥｎは、例えば“Ｌ”レベルでアサートされる。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤ型フラッシュメモリ１００がビジー状態であるかレディ状態であるか（コントローラ１１０からコマンドを受信不可能な状態か可能な状態か）を示す信号であり、例えばＮＡＮＤ型フラッシュメモリ１００がビジー状態の際に“Ｌ”レベルとされる。
コントローラ１１０は、ホスト機器２からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対してデータの読み出し、書き込み、消去等を命令する。また、コントローラ１１０は、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。
コントローラ１１０は、ホストインターフェイス回路１２０、内蔵メモリ（ＲＡＭ）１３０、プロセッサ（ＣＰＵ）１４０、バッファメモリ１５０、ＮＡＮＤインターフェイス回路１６０、及びＥＣＣ回路１７０を含む。
ホストインターフェイス回路１２０は、コントローラバスを介してホスト機器２と接続され、ホスト機器２との通信を司る。ホストインターフェイス回路１２０は、プロセッサ１４０及びバッファメモリ１５０に、ホスト機器２から受信した命令及びデータを転送する。また、ホストインターフェイス回路１２０は、プロセッサ１４０の命令に応答して、バッファメモリ１５０内のデータをホスト機器２へ転送する。
ＮＡＮＤインターフェイス回路１６０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。ＮＡＮＤインターフェイス回路１６０は、ＮＡＮＤ型フラッシュメモリ１００にプロセッサ１４０から受信した命令を転送する。また、ＮＡＮＤインターフェイス回路１６０は、書き込み時には、ＮＡＮＤ型フラッシュメモリ１００に、バッファメモリ１５０内の書き込みデータを転送する。更に、ＮＡＮＤインターフェイス回路１６０は、読み出し時には、バッファメモリ１５０に、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータを転送する。
プロセッサ１４０は、コントローラ１１０全体の動作を制御する。また、プロセッサ１４０は、ホスト機器２の命令に応じて、各種コマンドを発行し、ＮＡＮＤ型フラッシュメモリ１００に送信する。例えば、プロセッサ１４０は、ホスト機器２から書き込み命令を受信した際には、それに応答して、ＮＡＮＤ型フラッシュメモリ１００に書き込み命令を送信する。読み出し及び消去の際も同様である。また、プロセッサ１４０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。更に、プロセッサ１４０は、各種の演算を実行する。例えば、プロセッサ１４０は、データの暗号化処理やランダマイズ処理等を実行する。
バッファメモリ１５０は、ホスト機器２から受信した書き込みデータ、及びＮＡＮＤ型フラッシュメモリ１００から受信した読み出しデータ等を保持する。
ＥＣＣ回路１７０は、データの誤り訂正（ＥＣＣ：Error Checking and Correcting）処理を実行する。
内蔵メモリ１３０は、例えばＤＲＡＭ等の半導体メモリであり、プロセッサ１４０の作業領域として使用される。そして内蔵メモリ１３０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
１．１．２ 半導体記憶装置の構成について
次に、半導体記憶装置の構成について、図２を用いて説明する。なお、図２では各ブロック間の接続の一部を矢印線で示しているが、ブロック間の接続はこれに限定されない。
図２に示すように、ＮＡＮＤ型フラッシュメモリ１００は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。
入出力回路１０は、コントローラ１１０と、例えば８ビットの信号ＤＱ０〜ＤＱ７の送受信を行う。より具体的には、入出力回路１０は、入力回路と出力回路を備える。入力回路は、コントローラ１１０から受信したデータＤＡＴ（書き込みデータＷＤ）を、データレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。出力回路は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ（読み出しデータＲＤ）、及びアドレスレジスタ１３から受信したアドレスＡＤＤをコントローラ１１０に送信する。
ロジック制御回路１１は、コントローラ１１０から例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、及びリードイネーブル信号ＲＥｎを受信する。
そしてロジック制御回路１１は、受信した信号に応じて、入出力回路１０及びシーケンサ１５を制御する。
ステータスレジスタ１２は、例えばデータの書き込み、読み出し、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、コントローラ１１０に動作が正常に終了したか否かを通知する。
アドレスレジスタ１３は、入出力回路１０を介してコントローラ１１０から受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスＲＡをロウデコーダ１９へ転送し、カラムアドレスＣＡをカラムデコーダ２２に転送する。
コマンドレジスタ１４は、入出力回路１０を介してコントローラ１１０から受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。
シーケンサ１５は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。より具体的には、シーケンサ１５は、コマンドレジスタ１４が保持するコマンドＣＭＤに応じて、例えばステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。
レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号Ｒ／Ｂｎをコントローラ１１０に送信する。
電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、この発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。
メモリセルアレイ１８は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬ（Ｌ−１））（Ｌは２以上の整数）を備えている。各々のブロックＢＬＫは、複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、…）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＳＲを含む。なお、メモリセルアレイ１８内のブロックＢＬＫ数及びブロックＢＬＫ内のストリングユニットＳＵ数は任意である。メモリセルアレイ１８の詳細については後述する。
ロウデコーダ１９は、ロウアドレスＲＡをデコードする。ロウデコーダ１９は、デコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、ロウデコーダ１９は、必要な電圧をブロックＢＬＫに印加する。
センスアンプ２０は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出しデータＲＤをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータＷＤをメモリセルアレイ１８に送信する。
データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータＷＤ及び読み出しデータＲＤを保持する。例えば書き込み動作において、データレジスタ２１は、入出力回路１０から受信した書き込みデータＷＤを一時的に保持し、センスアンプ２０に送信する。また例えば、読み出し動作において、データレジスタ２１は、センスアンプ２０から受信した読み出しデータＲＤを一時的に保持し、入出力回路１０に送信する。
カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡをデコードし、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。
１．１．３ メモリセルアレイの構成について
次に、メモリセルアレイ１８の構成について、図３を用いて説明する。図３は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
図３に示すように、ブロックＢＬＫ０は４つのストリングユニットＳＵを含む。また各々のストリングユニットＳＵは、Ｎ個（Ｎは自然数）のＮＡＮＤストリングＳＲを含む。
ＮＡＮＤストリングＳＲの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なお、バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれ選択ゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは、同一ブロックＢＬＫ０内の複数のストリングユニットＳＵ０〜ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリングユニットＳＵ０〜ＳＵ３毎に独立している。
また、メモリセルアレイ１８内でマトリクス状に配置されたＮＡＮＤストリングＳＲのうち、同一行にあるＮＡＮＤストリングＳＲの選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｎ−１））に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリングＳＲを共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリングＳＲを共通に接続する。
データの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
次に、メモリセルアレイ１８の三次元積層構造につき、図４及び図５を用いて説明する。なお、図４及び図５の例では層間絶縁膜が省略されている。更に、図４の例では、メモリセルアレイ１８の下方に設けられた周辺回路（例えば、ＢＬフックアップ回路ＢＨＵ、センスアンプ２０、及びデータレジスタ２１等）が省略されている。
図４に示すように、メモリセルアレイ１８は、半導体基板３０上に設けられている周辺回路領域ＰＣの上方に設けられている。そして、メモリセルアレイ１８は、周辺回路領域ＰＣの上方に層間絶縁膜を介在して順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリングＳＲ）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１及びＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
バックゲートトランジスタ層Ｌ１は、バックゲート導電層３１を有する。バックゲート導電層３１は、半導体基板３０と平行な第１方向Ｄ１及び第２方向Ｄ２に２次元的に広がるように形成されている（すなわち、第１方向Ｄ１及び第２方向Ｄ２は、メモリセルトランジスタＭＴが積層される第３方向Ｄ３に直交する）。バックゲート導電層３１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層３１は、例えば多結晶シリコンによって形成される。バックゲート導電層３１は、バックゲート線ＢＧとして機能する。
またバックゲート導電層３１は、図５に示すようにバックゲートホール３２を有する。バックゲートホール３２は、バックゲート導電層３１を掘り込むように形成されている。バックゲートホール３２は、上面からみて第１方向Ｄ１を長手方向とする略矩形状に形成されている。
メモリセルトランジスタ層Ｌ２は、バックゲートトランジスタ層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層３３ａ〜３３ｄを有する。ワード線導電層３３ａ〜３３ｄは、層間絶縁膜（図示せず）を挟んで積層されている。ワード線導電層３３ａ〜３３ｄは、第２方向Ｄ２に延びるストライプ状に形成されている。ワード線導電層３３ａ〜３３ｄは、例えば多結晶シリコンで形成される。ワード線導電層３３ａは、メモリセルトランジスタＭＴ３またはＭＴ４の制御ゲート（ワード線ＷＬ３またはＷＬ４）として機能する。ワード線導電層３３ｂは、メモリセルトランジスタＭＴ２またはＭＴ５の制御ゲート（ワード線ＷＬ２またはＷＬ５）として機能する。ワード線導電層３３ｃは、メモリセルトランジスタＭＴ１またはＭＴ６の制御ゲート（ワード線ＷＬ１またはＷＬ６）として機能する。ワード線導電層３３ｄは、メモリセルトランジスタＭＴ０またはＭＴ７の制御ゲート（ワード線ＷＬ０またはＷＬ７）として機能する。
また、メモリセルトランジスタ層Ｌ２は、図５に示すように、メモリホール３４を有する。メモリホール３４は、ワード線導電層３３ａ〜３３ｄを貫通するように形成されている。メモリホール３４は、バックゲートホール３２の第１方向Ｄ１の端部近傍に整合するように形成されている。
バックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図５に示すように、ブロック絶縁層３５ａ、電荷蓄積層３５ｂ、トンネル絶縁層３５ｃ、及び半導体層３６を有する。半導体層３６は、ＮＡＮＤストリングＳＲの電流経路（各トランジスタのバックゲート）として機能する。
ブロック絶縁層３５ａは、図５に示すように、バックゲートホール３２及びメモリホール３４に接するように形成されている。電荷蓄積層３５ｂは、ブロック絶縁層３５ａに接するように形成されている。トンネル絶縁層３５ｃは、電荷蓄積層３５ｂに接するように形成されている。半導体層３６は、トンネル絶縁層３５ｃに接するように形成されている。半導体層３６は、バックゲートホール３２及びメモリホール３４を埋めるように形成されている。
半導体層３６は、第２方向Ｄ２から見てＵ字状に形成されている。すなわち半導体層３６は、半導体基板３０の表面に対して垂直方向に延びる一対の柱状部３６ａと、一対の柱状部３６ａの下端を連結する連結部３６ｂとを有する。
ブロック絶縁層３５ａ及びトンネル絶縁層３５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層３５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層３６は、例えば多結晶シリコンで形成される。これらのブロック絶縁層３５ａ、電荷蓄積層３５ｂ、トンネル絶縁層３５ｃ、及び半導体層３６は、メモリセルトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層３５ｃは、連結部３６ｂを取り囲むように形成されている。電荷蓄積層３５ｂは、トンネル絶縁層３５ｃを取り囲むように形成されている。ブロック絶縁層３５ａは、電荷蓄積層３５ｂを取り囲むように形成されている。バックゲート導電層３１は、ブロック絶縁層３５ａ、電荷蓄積層３５ｂ、トンネル絶縁層３５ｃ、及び連結部３６ｂを取り囲むように形成されている。
また上記メモリセルトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層３５ｃは、柱状部３６ａを取り囲むように形成されている。電荷蓄積層３５ｂは、トンネル絶縁層３５ｃを取り囲むように形成されている。ブロック絶縁層３５ａは、電荷蓄積層３５ｂを取り囲むように形成されている。ワード線導電層３３ａ〜３３ｄは、ブロック絶縁層３５ａ、電荷蓄積層３５ｂ、トンネル絶縁層３５ｃ、及び柱状部３６ａを取り囲むように形成されている。
選択トランジスタ層Ｌ３は、図４及び図５に示すように、導電層３７ａ及び３７ｂを有する。導電層３７ａ及び３７ｂは、第２方向Ｄ２に延びる。導電層３７ａは一方の柱状部３６ａの上層に形成され、導電層３７ｂは他方の柱状部３６ａの上層に形成されている。
導電層３７ａ及び３７ｂは、例えば多結晶シリコンで形成される。導電層３７ａは、選択トランジスタＳＴ２のゲート（選択ゲート線ＳＧＳ）として機能し、導電層３７ｂは、選択トランジスタＳＴ１のゲート（選択ゲート線ＳＧＤ）として機能する。
選択トランジスタ層Ｌ３は、図５に示すように、ホール３８ａ及び３８ｂを有する。ホール３８ａ及び３８ｂは、それぞれ導電層３７ａ及び３７ｂを貫通する。またホール３８ａ及び３８ｂは、それぞれメモリホール３４と整合する。
選択トランジスタ層Ｌ３は、図５に示すように、ゲート絶縁層３９ａ及び３９ｂ、並びに半導体層４０ａ及び４０ｂを備えている。ゲート絶縁層３９ａ及び３９ｂは、それぞれホール３８ａ及び３８ｂに接するように形成されている。半導体層４０ａ及び４０ｂは、それぞれゲート絶縁層３９ａ及び３９ｂに接するように、半導体基板３０の表面に対して垂直方向に延びる柱状に形成されている。
ゲート絶縁層３９ａ及び３９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層４０ａ及び４０ｂは、例えば多結晶シリコンで形成される。
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層３９ａは、柱状の半導体層４０ａを取り囲むように形成されている。導電層３７ａは、ゲート絶縁層３９ａ及び半導体層４０ａを取り囲むように形成されている。また、ゲート絶縁層３９ｂは、柱状の半導体層４０ｂを取り囲むように形成されている。導電層３７ｂは、ゲート絶縁層３９ｂ及び半導体層４０ｂを取り囲むように形成されている。
配線層Ｌ４は、図４及び図５に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層４１、プラグ層４２、及びビット線層４３を有する。
ソース線層４１は、第２方向Ｄ２に延びる。ソース線層４１は、導電層３７ａの上面に接するように形成されている。プラグ層４２は、導電層３７ｂの上面に接し、第３方向Ｄ３に延びる。ビット線層４３は、第１方向Ｄ１に延びる。ビット線層４３は、プラグ層４２の上面に接するように形成されている。ソース線層４１、プラグ層４２、及びビット線層４３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層４１は、ソース線ＳＬとして機能し、ビット線層４３は、ビット線ＢＬとして機能する。
なお、メモリセルアレイ１８の構成は、他の構成であっても良い。例えば、ＮＡＮＤストリングＳＲは、Ｕ字型の形状ではなく、１本の柱状であっても良い。メモリセルアレイ１８の構成については、例えば、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．４ センスアンプ及びデータレジスタの構成について
次に、センスアンプ２０及びデータレジスタ２１の構成について、図６を用いて説明する。
センスアンプ２０は、各ビット線ＢＬ０〜ＢＬ（Ｎ−１）にそれぞれ対応して設けられたセンスアンプユニットＳＡＵ０〜ＳＡＵ（Ｎ−１）を含む。図６の例は、１本のビット線ＢＬに対応するセンスアンプユニットＳＡＵの回路図である。
データレジスタ２１は、各センスアンプユニットＳＡＵにそれぞれ対応して設けられた複数のラッチ回路ＸＤＬを含む。ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵから受信した読み出しデータＲＤ及び入出力回路１０から受信した書き込みデータＷＤを一時的に保持する。より具体的には、入出力回路１０が受信した書き込みデータＷＤは、ラッチ回路ＸＤＬを介して、センスアンプユニットＳＡＵに転送される。また、センスアンプユニットＳＡＵから受信した読み出しデータＲＤは、ラッチ回路ＸＤＬを介して入出力回路１０に転送される。
なお、本実施形態では、ビット線ＢＬを流れる電流をセンスする電流センス方式のセンスアンプユニットＳＡＵを例に説明するが、電圧センス方式のセンスアンプユニットＳＡＵを用いても良い。以下の説明において、トランジスタのソースまたはドレインの一方を「トランジスタの一端」と呼び、ソースまたはドレインの他方を「トランジスタの他端」と呼ぶ。
図６に示すように、センスアンプユニットＳＡＵは、ＢＬフックアップ回路ＢＨＵを介して、ビット線ＢＬに接続される。また、センスアンプユニットＳＡＵは、ＤＢＵＳスイッチ回路ＤＳＷを介して、データレジスタ２１内のラッチ回路ＸＤＬに接続される。
ＢＬフックアップ回路ＢＨＵは、高耐圧ｎチャネルＭＯＳトランジスタ５０を含む。トランジスタ５０の一端は対応するビット線ＢＬに接続され、トランジスタ５０の他端はセンスアンプ線ＳＡＬを介してセンスアンプユニットＳＡＵに接続される。トランジスタ５０のゲートには信号ＢＬＳが入力される。信号ＢＬＳは、ビット線ＢＬとセンスアンプユニットＳＡＵとの電気的接続を制御するための信号である。
センスアンプユニットＳＡＵは、センス回路ＳＡ、ラッチ回路ＳＤＬ、及びプリチャージ回路ＬＰＣを含む。
センス回路ＳＡは、低耐圧ｎチャネルＭＯＳトランジスタ５１〜６０、低耐圧ｐチャネルＭＯＳトランジスタ６１、及び容量素子６２を含む。
トランジスタ５１のゲートには、信号ＢＬＣが入力される。トランジスタ５１の一端はセンスアンプ線ＳＡＬに接続され、トランジスタ５１の他端はノードＳＣＯＭに接続される。トランジスタ５１は、対応するビット線ＢＬを、信号ＢＬＣに応じた電位にクランプするためのものである。
トランジスタ５２のゲートには、信号ＢＬＸが入力される。トランジスタ５２の一端はノードＳＣＯＭに接続され、トランジスタ５２の他端はノードＳＳＲＣに接続される。
トランジスタ５３のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ５３の一端はノードＳＳＲＣに接続され、トランジスタ５３の他端はノードＳＲＣＧＮＤに接続される。ノードＳＲＣＧＮＤには、例えば接地電圧ＶＳＳが印加される。
トランジスタ６１のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ６１の一端に電源電圧ＶＤＤＳＡが印加され、トランジスタ６１の他端はノードＳＳＲＣに接続される。
トランジスタ５４のゲートには、信号ＸＸＬが入力される。トランジスタ５４の一端はノードＳＣＯＭに接続され、トランジスタ５４の他端はノードＳＥＮに接続される。
トランジスタ５５のゲートには、信号ＨＬＬが入力される。トランジスタ５５の一端には電圧ＶＳＥＮＰが印加され、トランジスタ５５の他端はノードＳＥＮに接続される。
容量素子６２の一方の電極は、ノードＳＥＮに接続され、容量素子６２の他方の電極にはクロック信号ＣＬＫが入力される。
トランジスタ５７のゲートは、ノードＳＥＮに接続される。トランジスタ５７の一端はトランジスタ５８の一端に接続され、トランジスタ５７の他端にはクロック信号ＣＬＫが入力される。トランジスタ５７は、ノードＳＥＮの電圧をセンスするセンストランジスタとして機能する。
トランジスタ５８のゲートには、信号ＳＴＢが入力される。トランジスタ５８の他端はバスＬＢＵＳに接続される。
トランジスタ５６のゲートには、信号ＢＬＱが入力される。トランジスタ５６の一端はノードＳＥＮに接続され、トランジスタ５６の他端はバスＬＢＵＳに接続される。例えば、バスＬＢＵＳを介して、ノードＳＥＮを充電する場合、トランジスタ５６はオン状態とされる。
トランジスタ５９のゲートは、バスＬＢＵＳに接続される。トランジスタ５９の一端はトランジスタ６０の一端に接続され、トランジスタ５９の他端には電圧ＶＬＳＡが印加される。電圧ＶＬＳＡは、例えば接地電圧ＶＳＳであっても良い。
トランジスタ６０のゲートには、信号ＬＳＬが入力される。トランジスタ６０の他端はノードＳＥＮに接続される。
データの書き込み時には、センス回路ＳＡは、ラッチ回路ＳＤＬの保持データに応じて、ビット線ＢＬを制御する。
ラッチ回路ＳＤＬは、低耐圧ｎチャネルＭＯＳトランジスタ７０〜７３及び低耐圧ｐチャネルＭＯＳトランジスタ７４〜７７を含む。
トランジスタ７０のゲートには、信号ＳＴＬが入力される。トランジスタ７０の一端はバスＬＢＵＳに接続され、トランジスタ７０の他端はノードＬＡＴ＿Ｓに接続される。
トランジスタ７１のゲートには、信号ＳＴＩが入力される。トランジスタ７１の一端はバスＬＢＵＳに接続され、トランジスタ７１の他端はノードＩＮＶ＿Ｓに接続される。
トランジスタ７２のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ７２の一端は接地され（接地電圧配線に接続され）、トランジスタ７２の他端はノードＬＡＴ＿Ｓに接続される。
トランジスタ７３のゲートは、ノードＬＡＴ＿Ｓに接続される。トランジスタ７３の一端は接地され、トランジスタ７３の他端はノードＩＮＶ＿Ｓに接続される。
トランジスタ７４のゲートは、ノードＩＮＶ＿Ｓに接続される。トランジスタ７４の一端はノードＬＡＴ＿Ｓに接続され、トランジスタ７４の他端はトランジスタ７６の一端に接続される。
トランジスタ７５のゲートは、ノードＬＡＴ＿Ｓに接続される。トランジスタ７５の一端はノードＩＮＶ＿Ｓに接続され、トランジスタ７５の他端はトランジスタ７７の一端に接続される。
トランジスタ７６のゲートには、信号ＳＬＬが入力される。トランジスタ７６の他端には電源電圧ＶＤＤＳＡが印加される。
トランジスタ７７のゲートには信号ＳＬＩが入力される。トランジスタ７７の他端には電源電圧ＶＤＤＳＡが印加される。
ラッチ回路ＳＤＬでは、トランジスタ７２及び７４で第１インバータが構成され、トランジスタ７３及び７５で第２インバータが構成されている。ラッチ回路ＳＤＬは、データをノードＬＡＴ＿Ｓで保持し、その反転データをノードＩＮＶ＿Ｓで保持する。
なお、センスアンプユニットＳＡＵは、例えば、個々のメモリセルトランジスタＭＴが２ビット以上のデータを保持する多値動作用ラッチ回路として、ラッチ回路ＳＤＬと同様の構成をしたラッチ回路を複数備えていても良い。この場合、ラッチ回路は、データの送受信が可能なようにバスＬＢＵＳに接続されている。
プリチャージ回路ＬＰＣは、バスＬＢＵＳをプリチャージする。プリチャージ回路ＬＰＣは、例えば低耐圧ｎチャネルＭＯＳトランジスタ８０を含む。トランジスタ８０のゲートには、信号ＬＢＰが入力される。トランジスタ８０の一端はバスＬＢＵＳに接続され、トランジスタ８０の他端には電圧ＶＨＬＢが印加される。そしてプリチャージ回路ＬＰＣは、バスＬＢＵＳに電圧ＶＨＬＢを転送することで、バスＬＢＵＳをプリチャージする。
ＤＢＵＳスイッチ回路ＤＳＷは、バスＬＢＵＳとバスＤＢＵＳとを接続する。すなわち、ＤＢＵＳスイッチ回路ＤＳＷは、センスアンプユニットＳＡＵとデータレジスタ２１内のラッチ回路ＸＤＬとを接続する。ＤＢＵＳスイッチ回路ＤＳＷは、例えば低耐圧ｎチャネルＭＯＳトランジスタ８１を含む。トランジスタ８１のゲートには、信号ＤＢＳが入力される。トランジスタ８１の一端はバスＬＢＵＳに接続され、トランジスタ８１の他端はバスＤＢＵＳを介してデータレジスタ２１内のラッチ回路ＸＤＬに接続される。
なお、上記構成の、ＢＬフックアップ回路ＢＨＵ、センスアンプユニットＳＡＵ、及びＤＢＵＳスイッチ回路ＤＳＷにおける各種信号は、例えばシーケンサ１５によって与えられる。
１．２ センスアンプ及びデータレジスタの配置について
次に、センスアンプ２０及びデータレジスタ２１の配置について、図７を用いて説明する。図７の例は、半導体基板上に設けられたＢＬフックアップ回路ＢＨＵ、センスアンプユニットＳＡＵ及びデータレジスタ２１を示している。メモリセルアレイ１８は、層間絶縁膜を介して、これらの上方に設けられている。
本実施形態では、１本のビット線ＢＬに対応するセンスアンプユニットＳＡＵと、これに接続されたデータレジスタ２１との組み合わせを「センスグループＧＰ」と表記する。また、本実施形態のＢＬフックアップ回路は、２本のビット線ＢＬに対応しており、例えば、ビット線ＢＬ０及びＢＬ１に対応するＢＬフックアップ回路を「ＢＬフックアップ回路ＢＨＵ＿０＿１」と表記する。他のＢＬフックアップ回路ＢＨＵも同様である。更に、１個のＢＬフックアップ回路ＢＨＵ、及びそのＢＬフックアップ回路ＢＨＵに接続された２個のセンスグループＧＰの組み合わせを「フックアップユニットＵＴ」と表記する。フックアップユニットＵＴ（ＢＬフックアップ回路ＢＨＵ）は、（Ｎ−１）個のビット線ＢＬに対応して、Ｍ個（Ｍは、Ｎ／２以上の整数）設けられる。Ｍ個のフックアップユニットＵＴは、半導体基板上に例えばマトリクス状に配置されている。
また、以下の説明において、ビット線ＢＬ０〜ＢＬ（Ｎ−１）に対応する回路、配線等を区別する場合、参照符号の末尾に「“ビット線ＢＬに対応する数字”」を追加して記載する。例えば、ビット線ＢＬ０に対応するセンスグループＧＰ０、センス回路ＳＡ０、センスアンプ線ＳＡＬ０、バスＬＢＵＳ０、バスＤＢＵＳ０、ＤＢＵＳスイッチ回路ＤＳＷ０、ラッチ回路ＸＤＬ０、あるいはトランジスタ５０＿０、データレジスタ２１＿０のように表記される。
図７に示すように、本実施形態では、各ビット線ＢＬに対応するセンスアンプユニットＳＡＵ及びデータレジスタ２１が分散して配置される。より具体的には、フックアップユニットＵＴ０は、例えば第１方向Ｄ１に沿って順次配置された、センスグループＧＰ０のデータレジスタ２１＿０（が設けられた領域）及びセンスアンプユニットＳＡＵ０（が設けられた領域）、ＢＬフックアップ回路ＢＨＵ＿０＿１（が設けられた領域）、並びにセンスグループＧＰ１のセンスアンプユニットＳＡＵ１（が設けられた領域）及びデータレジスタ２１＿１（が設けられた領域）を含む。すなわち、フックアップユニットＵＴ０では、ＢＬフックアップ回路ＢＨＵ＿０＿１を中心にして、ＢＬフックアップ回路ＢＨＵ＿０＿１の両側にセンスアンプユニットＳＡＵ０及びＳＡＵ１が配置される。換言すれば、センスアンプユニットＳＡＵ０及びＳＡＵ１の間に対応するＢＬフックアップ回路ＢＨＵ＿０＿１が配置される。そして、センスアンプユニットＳＡＵ０及びＳＡＵ１の外側にデータレジスタ２１＿０及び２１＿１が配置されている。
ビット線ＢＬ０は、ＢＬフックアップ回路ＢＨＵ＿０＿１内のコンタクトプラグＣＰ１＿０に接続される。コンタクトプラグＣＰ１は、メモリセルアレイ１８を貫通して、メモリセルアレイ１８の上方に設けられた配線と、メモリセルアレイ１８の下方に設けられた配線とを接続する。コンタクトプラグＣＰ１＿０は、トランジスタ５０＿０（不図示）及びセンスアンプ線ＳＡＬ０を介して、センスアンプユニットＳＡＵ０のセンス回路ＳＡ０に接続される。センスアンプユニットＳＡＵ０のセンス回路ＳＡ０は、バスＬＢＵＳ０、ＤＢＵＳスイッチ回路ＤＳＷ０、及びバスＤＢＵＳ０を介してデータレジスタ２１＿０のラッチ回路ＸＤＬ０に接続される。バスＤＢＵＳは、センスアンプユニットＳＡＵ毎に設けられており、それぞれ対応するＤＢＵＳスイッチ回路ＤＳＷとデータレジスタ２１のラッチ回路ＸＤＬとを接続する。
ビット線ＢＬ１は、ビット線ＢＬ０と同様に、ＢＬフックアップ回路ＢＨＵ＿０＿１のコンタクトプラグＣＰ１＿１に接続される。そして、コンタクトプラグＣＰ１＿１は、トランジスタ５０＿１（不図示）及びセンスアンプ線ＳＡＬ１を介して、センスアンプユニットＳＡＵ１のセンス回路ＳＡ１に接続される。センスアンプユニットＳＡＵ１のセンス回路ＳＡ１は、バスＬＢＵＳ１、ＤＢＵＳスイッチ回路ＤＳＷ１、及びバスＤＢＵＳ１を介してデータレジスタ２１＿１のラッチ回路ＸＤＬ１に接続される。
次に、フックアップユニットＵＴ１における、ＢＬフックアップ回路ＢＨＵ＿２＿３、センスアンプユニットＳＡＵ２及びＳＡＵ３、並びに、データレジスタ２１＿２及び２１＿３の配置は、フックアップユニットＵＴ０と同様である。
ビット線ＢＬ２は、ＢＬフックアップ回路ＢＨＵ＿２＿３のコンタクトプラグＣＰ１＿２に接続される。そして、コンタクトプラグＣＰ１＿２は、トランジスタ５０＿２（不図示）及びセンスアンプ線ＳＡＬ２を介して、センスアンプユニットＳＡＵ２のセンス回路ＳＡ２に接続される。センスアンプユニットＳＡＵ２のセンス回路ＳＡは、バスＬＢＵＳ２、ＤＢＵＳスイッチ回路ＤＳＷ２、及びバスＤＢＵＳ２を介してデータレジスタ２１＿２のラッチ回路ＸＤＬ２に接続される。
ビット線ＢＬ３は、ビット線ＢＬ０と同様に、ＢＬフックアップ回路ＢＨＵ＿２＿３のコンタクトプラグＣＰ１＿３に接続される。そして、コンタクトプラグＣＰ１＿３は、トランジスタ５０＿３（不図示）及びセンスアンプ線ＳＡＬ３を介して、センスアンプユニットＳＡＵ３のセンス回路ＳＡ３に接続される。センスアンプユニットＳＡＵ３のセンス回路ＳＡ３は、バスＬＢＵＳ３、ＤＢＵＳスイッチ回路ＤＳＷ３、及びバスＤＢＵＳ３を介してデータレジスタ２１＿３のラッチ回路ＸＤＬ３に接続される。
なお、１個のフックアップユニットＵＴが対応する２本のビット線ＢＬは任意に設定できる。例えば、フックアップユニットＵＴ０がビット線ＢＬ０及びＢＬ２に対応し、フックアップユニットＵＴ１がビット線ＢＬ１及びＢＬ３に対応しても良い。
更に、センスグループＧＰ内において、センスアンプユニットＳＡＵとデータレジスタ２１の配置は、任意に設定できる。例えば、フックアップユニットＵＴ０の場合、第１方向Ｄ１に沿って、センスアンプユニットＳＡＵ０、データレジスタ２１＿０、ＢＬフックアップ回路ＢＨＵ＿０＿１、データレジスタ２１＿１、センスアンプユニットＳＡＵ１が順次配列されていても良い。
１．３ メモリセルアレイとセンスアンプとの接続について
次に、メモリセルアレイ１８とセンスアンプ２０との接続について、図８及び図９を用いて説明する。図８は、メモリセルアレイ１８と、その下方に設けられたフックアップユニットＵＴ０との接続関係を示す平面図である。図８において、上図がメモリセルアレイ１８の平面図であり、メモリセルアレイ１８の上方に設けられたビット線ＢＬを示す。また下図は、メモリセルアレイ１８の下方、すなわち周辺回路領域ＰＣに配置されたフックアップユニットＵＴ０の平面図を示している。図９は、図８の第１方向Ｄ１に沿った断面図であり、特にビット線ＢＬ０が見える部分の断面構成を示している。
以下、メモリセルアレイ１８の上方に設けられたビット線ＢＬを「上部ビット線ＢＬＵ」と表記し、メモリセルアレイ１８の下方に設けられたビット線ＢＬを「下部ビット線ＢＬＬ」と表記する。上部ビット線ＢＬＵ、下部ビット線ＢＬＬ、及びコンタクトプラグＣＰ１が、これまでに説明したビット線ＢＬに相当する。すなわち、ビット線ＢＬは、上部ビット線ＢＬＵと、下部ビット線ＢＬＬと、両者を接続するコンタクトプラグＣＰ１とを含む。
図８に示すように、メモリセルアレイ１８の上方には、第１方向Ｄ１に沿って上部ビット線ＢＬＵ（ＢＬＵ０〜ＢＬＵ（Ｎ−１））が設けられている。メモリセルアレイ１８内には、Ｍ個のフックアップユニットＵＴに対応して、Ｍ個の接続部ＲＣＵが設けられる。図８の例では、フックアップユニットＵＴ０及びＵＴ１に対応する接続部ＲＣＵ０及びＲＣＵ１がそれぞれ示されている。なお、図８の例では、
接続部ＲＣＵ０の領域内には、コンタクトプラグＣＰ１＿０及びＣＰ１＿１が設けられている。そして、上部ビット線ＢＬＵ０がコンタクトプラグＣＰ１＿０を介して下部ビット線ＢＬＬ０に接続され、上部ビット線ＢＬＵ１がコンタクトプラグＣＰ１＿１を介して下部ビット線ＢＬＬ１に接続される。なお、接続部ＲＣＵ０におけるコンタクトプラグＣＰ１＿０及びＣＰ１＿１の配置は、それぞれビット線ＢＬ０及びＢＬ１と接続可能な位置であれば、任意に設定できる。例えば、第１方向Ｄ１及び第２方向Ｄ２とは異なる方向に沿って配置されても良く、第２方向Ｄ２に沿って配置されても良い。
ＢＬフックアップ回路ＢＨＵ＿０＿１の領域において、下部ビット線ＢＬＬ０は、コンタクトプラグＣＰ２＿０を介してトランジスタ５０＿０の一端に接続される。そして、トランジスタ５０＿０の他端は、コンタクトプラグＣＰ３＿０を介して、センスアンプ線ＳＡＬ０に接続される。
センスアンプユニットＳＡＵ０の領域において、センスアンプ線ＳＡＬ０は、コンタクトプラグＣＰ４＿０を介してセンス回路ＳＡ０内のトランジスタ５０＿０の一端に接続される。センス回路ＳＡ０は、コンタクトプラグＣＰ５＿０を介してバスＬＢＵＳ０に接続される。バスＬＢＵＳ０は、コンタクトプラグＣＰ６＿０を介してＤＢＵＳスイッチ回路ＤＳＷ０の一端に接続される。ＤＢＵＳスイッチ回路ＤＳＷ０の他端は、コンタクトプラグＣＰ７＿０を介して、バスＤＢＵＳ０に接続される。
データレジスタ２１＿０の領域において、バスＤＢＵＳ０は、コンタクトプラグＣＰ８＿０を介してラッチ回路ＸＤＬ０に接続される。
また、フックアップユニットＵＴ０におけるコンタクトプラグＣＰ２＿１、ＣＰ３＿１、ＣＰ４＿１、ＣＰ５＿１、ＣＰ６＿１、ＣＰ７＿１、及びＣＰ８＿１の接続は、それぞれコンタクトプラグＣＰ２＿０、ＣＰ３＿０、ＣＰ４＿０、ＣＰ５＿０、ＣＰ６＿０、ＣＰ７＿０、及びＣＰ８＿０と同様である。
より具体的には、ＢＬフックアップ回路ＢＨＵ＿０＿１の領域において、下部ビット線ＢＬＬ１は、コンタクトプラグＣＰ２＿１を介してトランジスタ５０＿１の一端に接続される。そして、トランジスタ５０＿１の他端は、コンタクトプラグＣＰ３＿１を介して、センスアンプ線ＳＡＬ１に接続される。
センスアンプユニットＳＡＵ１の領域において、センスアンプ線ＳＡＬ１は、コンタクトプラグＣＰ４＿１を介してセンス回路ＳＡ１内のトランジスタ５０＿１の一端に接続される。センス回路ＳＡ１は、コンタクトプラグＣＰ５＿１を介してバスＬＢＵＳ１に接続される。バスＬＢＵＳ１は、コンタクトプラグＣＰ６＿１を介してＤＢＵＳスイッチ回路ＤＳＷ１の一端に接続される。ＤＢＵＳスイッチ回路ＤＳＷ１の他端は、コンタクトプラグＣＰ７＿１を介して、バスＤＢＵＳ１に接続される。
データレジスタ２１＿１の領域において、バスＤＢＵＳ１は、コンタクトプラグＣＰ８＿１を介してラッチ回路ＸＤＬ１に接続される。
次に、メモリセルアレイ１８及びセンスアンプ２０の断面構成について説明する。図９の例は、フックアップユニットＵＴ０において、ビット線ＢＬ０に対応するトランジスタ５０＿０及びセンスアンプユニットＳＡＵ０の一部（トランジスタ５１＿０）を示しており、フックアップユニットＵＴ０内の他の回路等は省略されている。
図９に示すように、半導体基板３０の表面領域には高耐圧トランジスタ用のウェル領域９０ａ及び低耐圧トランジスタ用のウェル領域９０ｂが設けられている。ウェル領域９０ａは、ｎ型ウェル９１ａ及びｐ型ウェル９２ａを含み、ウェル領域９０ｂは、ｎ型ウェル９１ｂ及びｐ型ウェル９２ｂを含む。ｐ型ウェル９２ａ上には、例えばトランジスタ５０＿０が形成されている。また、ｐ型ウェル９２ｂ上には、例えばトランジスタ５１＿０が形成されている。これらトランジスタ５０＿０及び５１＿０は、ソースまたドレインとして機能するｎ＋拡散層９３、及びゲート電極９４を含む。
トランジスタ５０＿０の一端は、コンタクトプラグＣＰ２＿０を介して下部ビット線ＢＬＬ０として機能する配線層９５に接続される。トランジスタ５０＿０の他端は、コンタクトプラグＣＰ３＿０を介してセンスアンプ線ＳＡＬ０として機能する配線層９５に接続される。
トランジスタ５１＿０の一端は、コンタクトプラグＣＰ４＿０を介してセンスアンプ線ＳＡＬ０として機能する配線層９５に接続される。トランジスタ５１＿０の他端は、コンタクトプラグＣＰ９＿０を介してセンスアンプユニットＳＡＵ０内のノードＳＣＯＭとして機能する配線層９５に接続される。
半導体基板３０上には、層間絶縁膜９６が形成され、層間絶縁膜９６を介して、配線層９５の上方にメモリセルアレイ１８が形成される。具体的には、バックゲート線ＢＧ、複数のワード線ＷＬ、及び選択ゲート線ＳＧＳまたはＳＧＤが第３方向Ｄ３に向かって順次設けられている。そして、ＮＡＮＤストリングＳＲの電流経路となる半導体層がＵ字型に設けられている。ＮＡＮＤストリングＳＲの一端は、例えば、上部ビット線ＢＬＵ０に接続され、他端は、ソース線ＳＬに接続される。
上部ビット線ＢＬＵ０は、メモリセルアレイ１８を貫通するコンタクトプラグＣＰ１＿０を介して、下部ビット線ＢＬＬ０に接続される。
なお、本実施形態では、メモリセルアレイ１８の下方に配線層９５が１層形成されている構造としたが、配線層が２層形成された配線構造としても良く、３層以上の配線構造であっても良い。更に、コンタクトプラグＣＰ１は、配線形状のラインコンタクトであって良い。
１．４ 書き込み動作について
次に、書き込み動作について、簡略に説明する。以下では、書き込み動作とレディ／ビジー信号Ｒ／Ｂｎの関係ついて説明する。
コントローラ１１０は、ＮＡＮＤ型フラッシュメモリ１００に書き込み命令（ライトコマンド、アドレスＡＤＤ、書き込みデータＷＤ）を送信する場合、通常のライトコマンドまたはキャッシュライトコマンドのいずれかをＮＡＮＤ型フラッシュメモリ１００に送信する。
ＮＡＮＤ型フラッシュメモリ１００は、通常のライトコマンドを受信した場合、通常の書き込み動作を実行する。通常の書き込み動作では、メモリセルアレイ１８に書き込みデータＷＤを書き込んでいる期間、信号Ｒ／Ｂｎが“Ｌ”レベル（ビジー状態）とされる。
他方で、ＮＡＮＤ型フラッシュメモリ１００は、キャッシュライトコマンドを受信した場合、キャッシュ書き込み動作を実行する。メモリセルトランジスタＭＴへの書き込みは、通常のライトコマンドを受信した場合と同じであるが、信号Ｒ／Ｂｎの“Ｌ”レベルの期間が異なる。キャッシュ書き込み動作では、書き込み動作開始からデータレジスタ２１がセンスアンプ２０への書き込みデータＷＤの転送を終了するまでの期間、信号Ｒ／Ｂｎが“Ｌ”レベルとされる。データレジスタ２１は、入出力回路１０を介して、コントローラ１１０から書き込みデータＷＤを受信する。そして、データレジスタ２１は、バスＤＢＵＳを介してセンスアンプ２０に書き込みデータＷＤを転送する。ＮＡＮＤ型フラッシュメモリ１００は、データレジスタ２１からセンスアンプ２０への書き込みデータＷＤの転送が終了し、データレジスタ２１内のラッチ回路ＸＤＬが使用可能になると、メモリセルアレイ１８への書き込み動作中においても“Ｈ”レベル（レディ状態）の信号Ｒ／Ｂｎをコントローラ１１０に送信し、次のコマンドを受信可能な状態とする。
なお、キャッシュ書き込み動作は、例えば、“内部動作のパス／フェイル結果を出力する半導体集積回路(SEMICONDUCTOR INTEGRATED CIRCUIT ADAPTED TO OUTPUT PASS/FAIL RESULTS OF INTERNAL OPERATIONS)”という２００２年１２月１３日に出願された米国特許出願１０／３１８，１６７号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
１．５ 読み出し動作について
次に、読み出し動作について、簡略に説明する。読み出し動作は、大まかに、ページ読み出しとキャッシュ読み出しとを含む。ページ読み出しは、メモリセルトランジスタＭＴからデータレジスタ２１、すなわちラッチ回路ＸＤＬにデータを読み出す動作であり、キャッシュ読み出しは、データレジスタ２１からコントローラ１１０にデータを読み出す動作である。
より具体的には、ページ読み出しにおいて、センスアンプ２０は、対応するメモリセルトランジスタＭＴのデータを読み出し、例えばラッチ回路ＳＤＬに格納する。そして、センスアンプ２０は、ラッチ回路ＳＤＬに格納された読み出しデータＲＤを、バスＤＢＵＳを介して、データレジスタ２１のラッチ回路ＸＤＬに送信する。キャッシュ読み出しにおいて、データレジスタ２１に格納された読み出しデータＲＤは、入出力回路１０を介して、コントローラ１１０に送信される。
１．６ 本実施形態に係る効果について
本実施形態に係る構成であれば、処理能力を向上できる。以下、本効果について詳述する。
例えば、ページ読み出しにおいて、メモリセルアレイ１８（メモリセルトランジスタＭＴ）からデータレジスタ２１にデータが転送される期間をｔＲとする。すると、期間ｔＲには、メモリセルアレイ１８からセンスアンプ２０にデータが読み出される読み出し期間ｔ１と、センスアンプ２０からデータレジスタ２１へのデータ転送期間ｔ２が含まれる。例えば、複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとが共通のバスＤＢＵＳで接続されている場合、データが複数のラッチ回路ＸＤＬにシリアルに送信される（データの転送が複数回行われる）ため、データ転送期間ｔ２は長くなる。また、例えば、センスアンプユニットＳＡＵとラッチ回路ＸＤＬとの間の距離が離れていると、バスＤＢＵＳが長くなり、バスＤＢＵＳの配線抵抗及び配線間容量が増加する。これにより、バスＤＢＵＳのＲＣ時定数が大きくなる。従って、バスＤＢＵＳの充放電期間が長くなり、データ転送期間ｔ２は長くなる。また、チップ面積の増加となるため、センスアンプユニットＳＡＵあるいはデータレジスタ２１内のトランジスタサイズを大きくできない（ドライブ能力を向上できない）。このため、バスＤＢＳＵの充放電期間を短縮できずに、データ転送期間ｔ２は長くなる。
これに対し、本実施形態に係る構成であれば、ＢＬフックアップ回路ＢＨＵの両側に、ＢＬフックアップ回路に接続されたセンスアンプユニットＳＡＵを配置できる。すなわち２個のセンスアンプユニットＳＡＵの間に対応するＢＬフックアップ回路ＢＨＵを配置できる。更に、センスアンプユニットＳＡＵに隣接して、対応するデータレジスタ２１、すなわちラッチ回路ＸＤＬを配置できる。そして、１個のセンスアンプユニットＳＡＵと１個のラッチ回路ＸＤＬとを専用に設けられたバスＤＢＵＳで接続できる。これにより、データが１本のバスＤＢＵＳを介して複数のラッチ回路ＸＤＬにシリアルに送信されるのを防止できる。また、バスＤＢＵＳの配線を短くできるので、ＲＣ時定数を低減でき、バスＤＢＵＳの充放電期間を短縮できる。従って、データ転送期間ｔ２を短縮でき、半導体記憶装置の処理能力を向上できる。
更に、ＢＬフックアップ回路とセンスアンプユニットＳＡＵの距離を短くできるので、ビット線ＢＬの充放電期間の増加を抑制できる。従って、読み出し期間ｔ１の増加を抑制でき、半導体記憶装置の処理能力を向上できる。
更に、書き込み動作において、ページ読み出しと同様に、データレジスタ２１からセンスアンプユニットＳＡＵにデータを転送するデータ転送期間を短縮できる。従って、半導体記憶装置の処理能力を向上できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるセンスアンプ２０及びデータレジスタ２１の配置について説明する。以下、第１実施形態と異なる点についてのみ説明する。
２．１ センスアンプ及びデータレジスタの配置について
センスアンプ２０及びデータレジスタ２１の配置について、図１０を用いて説明する。図１０の例は、説明を簡略化するため、フックアップユニットＵＴ０のみを示す。
本実施形態では、２本のビット線ＢＬに対応する２個のセンスアンプユニットＳＡＵと、２個のデータレジスタ２１との組み合わせを１個のセンスグループＧＰとする。例えば、ビット線ＢＬ０及びＢＬ１に対応するセンスアンプユニットＳＡＵ０及びＳＡＵ１、並びにデータレジスタ２１＿０及び２１＿１の組み合わせをセンスグループＧＰ０１とする。また、ビット線ＢＬ２及びＢＬ３に対応するセンスアンプユニットＳＡＵ２及びＳＡＵ３、並びにデータレジスタ２１＿２及び２１＿３の組み合わせをセンスグループＧＰ２３とする。なお、１つのセンスグループＧＰに含まれるセンスアンプユニットＳＡＵ及びデータレジスタ２１は、３個以上であっても良い。
図１０に示すように、フックアップユニットＵＴ０は、第１方向Ｄ１に沿って、センスグループＧＰ０１、ビット線ＢＬ０〜ＢＬ３に対応するＢＬフックアップ回路ＢＨＵ＿０＿３、センスグループＧＰ２３が順次配列されている。より具体的には、第１方向Ｄ１に沿って、データレジスタ２１＿１、データレジスタ２１＿０、センスアンプユニットＳＡＵ１、センスアンプユニットＳＡＵ０、ＢＬフックアップ回路ＢＨＵ＿０＿３、センスアンプユニットＳＡＵ２、センスアンプユニットＳＡＵ３、データレジスタ２１＿２、及びデータレジスタ２１＿３が順次配列されている。すなわち、フックアップユニットＵＴ０では、ＢＬフックアップ回路ＢＨＵ＿０＿３を中心にして、ＢＬフックアップ回路ＢＨＵ＿０＿１の両側にそれぞれ２個のセンスアンプユニットＳＡＵ０及びＳＡＵ１、並びにセンスアンプユニットＳＡＵ２及びＳＡＵ３が配置される。換言すれば、２個のセンスアンプユニットＳＡＵ０及びＳＡＵ１と２個のセンスアンプユニットＳＡＵ２及びＳＡＵ３との間に対応するＢＬフックアップ回路ＢＨＵ＿０＿３が配置される。そして、２個のセンスアンプユニットＳＡＵ０及びＳＡＵ１の更に外側にデータレジスタ２１＿０及び２１＿１が配置され、２個のセンスアンプユニットＳＡＵ２及びＳＡＵ３の更に外側にデータレジスタ２１＿２及び２１＿３が配置されている。なお、センスグループＧＰ内におけるセンスアンプユニットＳＡＵ及びデータレジスタ２１の配置は、任意に設定可能である。例えば、第１方向Ｄ１に沿って、センスアンプユニットＳＡＵ０、センスアンプユニットＳＡＵ１、ＢＬフックアップ回路ＢＨＵ＿０＿３、センスアンプユニットＳＡＵ３、センスアンプユニットＳＡＵ２が順次配列されても良い。また例えば、第１方向Ｄ１に沿って、センスアンプユニットＳＡＵ０、センスアンプユニットＳＡＵ２、ＢＬフックアップ回路ＢＨＵ＿０＿３、センスアンプユニットＳＡＵ１、センスアンプユニットＳＡＵ３が順次配列されても良い。データレジスタ２１も同様である。
２．２ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
更に、本実施形態に係る構成であれば、ＢＬフックアップ回路ＢＨＵが４本のビット線ＢＬに対応しているため、ＢＬフックアップ回路領域の増加によるチップ面積の増加を抑制できる。
３．第３実施形態
次に、第３実施形態について説明する。第３実施形態では、ＢＬフックアップ回路の領域が設けられていない場合について説明する。以下、第１及び第２実施形態と異なる点についてのみ説明する。
３．１ センスアンプ及びデータレジスタの配置について
センスアンプ２０及びデータレジスタ２１の配置について、図１１を用いて説明する。
本実施形態では、１本のビット線ＢＬに対応するセンスアンプユニットＳＡＵと、データレジスタ２１との組み合わせを１個のセンスグループＧＰとする。また、本実施形態は、ＢＬフックアップ回路領域が廃されている。例えば、第１及び第２実施形態でＢＬフックアップ回路ＢＨＵに含まれていたトランジスタ５０はセンス回路ＳＡに含まれても良い。
図１１に示すように、フックアップユニットＵＴ０は、ビット線ＢＬ０及びＢＬ１に対応して、センスグループＧＰ０１及びＧＰ２３を含む。より具体的には、第１方向Ｄ１に沿って、センスグループＧＰ０のデータレジスタ２１＿０及びセンスアンプユニットＳＡＵ０、並びにセンスグループＧＰ１のセンスアンプユニットＳＡＵ１及びデータレジスタ２１＿１が順次配列されている。すなわち、フックアップユニットＵＴ０では、隣接する２個のセンスアンプユニットＳＡＵ０及びＳＡＵ１の外側にデータレジスタ２１＿０及び２１＿１がそれぞれ配置される。
フックアップユニットＵＴ１も、フックアップユニットＵＴ０と同様に、第１方向Ｄ１に沿って順次配列された、センスグループＧＰ２のデータレジスタ２１＿２及びセンスアンプユニットＳＡＵ２、並びにセンスグループＧＰ３のセンスアンプユニットＳＡＵ３及びデータレジスタ２１＿３を含む。
なお、１つのセンスグループＧＰに含まれるセンスアンプユニットＳＡＵ及びデータレジスタ２１は、２個以上であっても良い。
３．２ 本実施形態に係る効果について
本実施形態に係る構成であれば、第１及び第２実施形態と同様の効果が得られる。
４．第４実施形態
次に、第４実施形態について説明する。第４実施形態では、第１実施形態と異なるＤＢＵＳスイッチ回路ＤＳＷの構成について、９個の例を示す。以下、第１乃至第３実施形態と異なる点についてのみ説明する。
４．１ 第１例
まず、第４実施形態の第１例について、図１２を用いて説明する。
図１２に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｐチャネルＭＯＳトランジスタ２００を含む。
トランジスタ２００のゲートには、信号ＤＢＳの反転信号である信号ＤＢＳｎが入力される。トランジスタ２００の一端はバスＬＢＵＳに接続され、トランジスタ２００の他端はバスＤＢＵＳに接続される。
４．２ 第２例
次に、第４実施形態の第２例について、図１３を用いて説明する。
図１３に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｎチャネルＭＯＳトランジスタ２０１及び低耐圧ｐチャネルＭＯＳトランジスタ２０２を含む。
トランジスタ２０１のゲートには信号ＤＢＳが入力され、トランジスタ２０２のゲートには信号ＤＢＳｎが入力される。トランジスタ２０１及び２０２の一端はバスＬＢＵＳに接続され、トランジスタ２０１及び２０２の他端はバスＤＢＵＳに接続される。
４．３ 第３例
次に、第４実施形態の第３例について、図１４を用いて説明する。
図１４に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｎチャネルＭＯＳトランジスタ２０３及び２０４を含む。
トランジスタ２０３のゲートは、バスＬＢＵＳに接続される。トランジスタ２０３の一端はバスＤＢＵＳに接続され、トランジスタ２０３の他端はトランジスタ２０４の一端に接続される。トランジスタ２０４のゲートには、信号ＤＢＳが入力される。トランジスタ２０４の他端は接地される。
ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳ及びバスＬＢＵＳが“Ｈ”レベルのときに、バスＤＢＵＳを放電して“Ｌ”レベルにする。
４．４ 第４例
次に、第４実施形態の第４例について、図１５を用いて説明する。
図１５に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｐチャネルＭＯＳトランジスタ２０５及び２０６を含む。
トランジスタ２０５のゲートには、信号ＤＢＳｎが入力される。トランジスタ２０５の一端には電源電圧が印加され（電源電圧配線に接続され）、トランジスタ２０５の他端はトランジスタ２０６の一端に接続される。トランジスタ２０４のゲートはバスＬＢＵＳに接続され、トランジスタ２０４の他端はバスＤＢＵＳに接続される。
ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳ及びバスＬＢＵＳが“Ｌ”レベルのときに、バスＤＢＵＳを充電して“Ｈ”レベルにする。
４．５ 第５例
次に、第４実施形態の第５例について、図１６を用いて説明する。
図１６に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｐチャネルＭＯＳトランジスタ２０７及び２０８、並びに低耐圧ｎチャネルＭＯＳトランジスタ２０９及び２１０を含む。
トランジスタ２０７のゲートには、信号ＤＢＳｎが入力される。トランジスタ２０７の一端には電源電圧が印加される。トランジスタ２０５の他端は、トランジスタ２０８の一端に接続される。トランジスタ２０８及び２０９のゲートは、バスＬＢＵＳに接続される。トランジスタ２０８の他端及びトランジスタ２０９の一端は、バスＤＢＵＳに接続される。トランジスタ２０９の他端は、トランジスタ２１０の一端に接続される。トランジスタ２１０のゲートには信号ＤＢＳが入力され、トランジスタ２１０の他端は接地される。トランジスタ２０８及び２０９は、インバータとして機能する。
ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳが“Ｈ”レベル（信号ＤＢＳｎが“Ｌ”レベル）のときに、バスＬＢＵＳの反転信号をバスＤＢＵＳに送信する。
４．６ 第６例
次に、第４実施形態の第６例について、図１７を用いて説明する。
図１７に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｎチャネルＭＯＳトランジスタ２１１〜２１４を含む。
トランジスタ２１１のゲートは、バスＬＢＵＳ及びトランジスタ２１３の一端に接続される。トランジスタ２１１の一端は、トランジスタ２１３のゲート及びバスＤＢＵＳに接続される。トランジスタ２１１の他端は、トランジスタ２１２の一端に接続される。トランジスタ２１２のゲートには信号ＤＢＳ１が入力され、トランジスタ２１２の他端は接地される。トランジスタ２１３の他端は、トランジスタ２１４の一端に接続される。トランジスタ２１４のゲートには信号ＤＢＳ２が入力され、トランジスタ２１４の他端は接地される。
ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳ１が“Ｈ”レベルのときに、バスＬＢＵＳが“Ｈ”レベルとされると、バスＤＢＵＳを放電して“Ｌ”レベルにする。また、ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳ２が“Ｈ”レベルのときに、バスＤＢＵＳが“Ｈ”レベルとされると、バスＬＢＵＳを放電して“Ｌ”レベルにする。
４．７ 第７例
次に、第４実施形態の第７例について、図１８を用いて説明する。
図１８に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｐチャネルＭＯＳトランジスタ２１５〜２１８を含む。
トランジスタ２１５のゲートには、信号ＤＢＳｎ１が入力される。トランジスタ２１５の一端には電源電圧が印加され、トランジスタ２１５の他端はトランジスタ２１６の一端に接続される。トランジスタ２１７のゲートには、信号ＤＢＳｎ２が入力される。トランジスタ２１７の一端には電源電圧が印加され、トランジスタ２１７の他端はトランジスタ２１８の一端に接続される。トランジスタ２１６のゲートは、バスＬＢＵＳ及びトランジスタ２１８の他端に接続される。トランジスタ２１６の他端は、トランジスタ２１８のゲート及びバスＤＢＵＳに接続される。
ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳｎ１が“Ｌ”レベルのときに、バスＬＢＵＳが“Ｌ”レベルとされると、バスＤＢＵＳを充電して“Ｈ”レベルにする。また、ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳｎ２が“Ｌ”レベルのときに、バスＤＢＵＳが“Ｌ”とされると、バスＬＢＵＳを充電して“Ｈ”レベルにする。
４．８ 第８例
次に、第４実施形態の第８例について、図１９を用いて説明する。
図１９に示すように、ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｐチャネルＭＯＳトランジスタ２１９〜２２２、並びに低耐圧ｎチャネルＭＯＳトランジスタ２２３〜２２６を含む。
トランジスタ２１９のゲートには、信号ＤＢＳｎ１が入力される。トランジスタ２１９の一端には電源電圧が印加され、トランジスタ２１９の他端はトランジスタ２２０の一端に接続される。トランジスタ２２０及び２２３のゲートは、バスＬＢＵＳに接続される。トランジスタ２２０の他端及びトランジスタ２２３の一端は、バスＤＢＵＳに接続される。トランジスタ２２３の他端は、トランジスタ２２４の一端に接続される。トランジスタ２２４のゲートには信号ＤＢＳ１が入力され、トランジスタ２２４の他端は接地される。トランジスタ２２０及び２２３は、第１のインバータとして機能する。
トランジスタ２２１のゲートには、信号ＤＢＳｎ２が入力される。トランジスタ２２１の一端には電源電圧が印加され、トランジスタ２２１の他端はトランジスタ２２２の一端に接続される。トランジスタ２２２及び２２５のゲートはバスＤＢＵＳに接続される。トランジスタ２２２の他端及びトランジスタ２２５の一端はバスＬＢＵＳに接続され、トランジスタ２２５の他端はトランジスタ２２６の一端に接続される。トランジスタ２２６のゲートには信号ＤＢＳ２が入力され、トランジスタ２２６の他端は接地される。トランジスタ２２２及び２２５は、第２のインバータとして機能する。
ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳ１が“Ｈ”レベル（信号ＤＢＳｎ１が“Ｌ”レベル）のときに、バスＬＢＵＳの反転信号をバスＤＢＵＳに送信する。また、ＤＢＵＳスイッチ回路ＤＳＷは、信号ＤＢＳ２が“Ｈ”レベル（信号ＤＢＳｎ２が“Ｌ”レベル）のときに、バスＤＢＵＳの反転信号をバスＬＤＢＵＳに送信する。
４．９ 第９例
次に、第４実施形態の第９例について、図２０を用いて説明する。
図２０に示すように、ＤＢＵＳスイッチ回路ＤＳＷはラッチ回路を含む。ＤＢＵＳスイッチ回路ＤＳＷは、低耐圧ｐチャネルＭＯＳトランジスタ２２７〜２３０、並びに低耐圧ｎチャネルＭＯＳトランジスタ２３１〜２３６を含む。
トランジスタ２３１のゲートには信号ＤＢＳ１が入力され、トランジスタ２３１の一端はバスＬＢＵＳに接続される。トランジスタ２３１の他端は、トランジスタ２３２、２３３、及び２３４の一端に接続される。トランジスタ２３２のゲートには信号ＤＢＳ２が入力され、トランジスタ２３２の他端はバスＤＢＵＳに接続される。トランジスタ２３３のゲートには、信号ＤＢＳ３が入力される。トランジスタ２３３の他端は、ノードＮ１に接続される。トランジスタ２３４のゲートには、信号ＤＢＳ４が入力される。トランジスタ２３４の他端はノードＮ２に接続される。
トランジスタ２２７のゲートには、信号ＤＢＳ５が入力される。トランジスタ２２７の一端には電源電圧が印加され、トランジスタ２２７の他端はトランジスタ２２８の一端に接続される。トランジスタ２２８のゲートはノードＮ２に接続され、トランジスタ２２８の他端はノードＮ１に接続される。トランジスタ２３５のゲートは、ノードＮ２に接続される。トランジスタ２３５の一端はノードＮ１に接続され、トランジスタ２３５の他端は接地される。トランジスタ２２８及び２３５は、第１のインバータとして機能する。
トランジスタ２２９のゲートには、信号ＤＢＳ６が入力される。トランジスタ２２９の一端には電源電圧が印加され、トランジスタ２２９の他端はトランジスタ２３０の一端に接続される。トランジスタ２３０のゲートはノードＮ１に接続され、トランジスタ２３０の他端はノードＮ２に接続される。トランジスタ２３６のゲートは、ノードＮ１に接続される。トランジスタ２３６の一端はノードＮ２に接続され、トランジスタ２３６の他端は接地される。トランジスタ２３０及び２３６は、第２のインバータとして機能する。
ＤＢＵＳスイッチ回路ＤＳＷは、データをノードＮ１で保持し、その反転データをノードＮ２で保持する。例えば、バスＬＢＵＳのデータをバスＤＢＵＳに転送する場合、まず信号ＤＢＳ１及びＤＢＳ３が“Ｈ”レベルとされ、ノードＮ１にバスＬＢＵＳのデータが保持される。そして、信号ＤＢＳ１が“Ｌ”レベルとされ、信号ＤＢＳ２が“Ｈ”レベルとされると、ノードＮ１が保持するデータが、バスＤＢＵＳに転送される。
なお、ラッチ回路の構成は、本例に限定されない。同様の特性が得られる構成であれば、任意に設定可能である。
４．１０ 本実施形態に係る効果について
本実施形態に係る構成を第１乃至第３実施形態に適用できる。これにより、第１乃至第３実施形態と同様の効果が得られる。
５．変形例等
上記実施形態に係る半導体記憶装置は、半導体基板(30)上に設けられ、第１ビット線(BL0)に接続された第１回路(トランジスタ50_0)及び第２ビット線(BL1)に接続された第２回路(トランジスタ50_1)を含むフックアップ回路(BHU_0_1)と、第１回路に接続された第１センスアンプ回路(SAU0)、及び第１データバス(DBUS0)を介して第１センスアンプ回路に接続された第１データレジスタ(21_0)を含む第１グループ(GP0)と、第２回路に接続された第２センスアンプ回路(SAU1)、及び第２データバス(DBUS1)を介して前記第２センスアンプ回路に接続された第２データレジスタ(21_1)を含む第２グループ(GP1)と、層間絶縁膜(96)を介して、フックアップ回路及び第１及び第２グループの上方に設けられ、第１ビット線に接続された第１メモリセル及び前記第２ビット線に接続された第２メモリセルを含むメモリセルアレイ(18)とを含む。半導体基板に平行な第１方向に沿って、第１グループ、フックアップ回路、第２グループが順次配列されている。
上記実施形態を適用することにより、処理能力を向上できる半導体記憶装置を提供できる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
５．１ 第１変形例
例えば、上記実施形態において、ＮＡＮＤストリングＳＲは、Ｕ字型の形状ではなく、１本の柱状であっても良い。ＮＡＮＤストリングＳＲの一例について、図２１を用いて説明する。なお、図２１の例は、層間絶縁膜が省略されている。
図２１に示すように、ＮＡＮＤストリングＳＲは、半導体基板３０上に設けられている周辺回路領域ＰＣの上方に設けられている。より具体的には、周辺回路領域ＰＣの上に、層間絶縁膜を介在して、ソース線ＳＬとして機能するソース線層４１が設けられている。そして、ソース線層４１の上方には、選択ゲート線ＳＧＳ、メモリセルトランジスタＭＴ０〜ＭＴ７に接続されるワード線ＷＬ０〜ＷＬ７、及び選択ゲート線ＳＧＤとして機能する１０層の配線層３３が、それぞれ層間絶縁膜を介して順次積層されている。
そして、１０層の配線層３３を貫通して配線層４４に達するピラー状の半導体層３６が形成されている。半導体層３６の側面には、トンネル絶縁層３５ｃ、電荷蓄積層３５ｂ、及びブロック絶縁層３５ａが順次形成される。半導体層３６は、ＮＡＮＤストリングＳＲの電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして半導体層３６の上端は、プラグ層４２を介して、第１方向Ｄ１に延びるビット線層４３に接続される。ビット線層４３は、ビット線ＢＬとして機能する。また、ソース線層４１に接し、第２方向Ｄ２に延びるソース線コンタクトＬＩが設けられている。ソース線コンタクトＬＩは、第２方向Ｄ２に沿って例えばライン形状を有する。２つのソース線コンタクトＬＩの間に、例えば、１つのストリングユニットＳＵが配置される。ソース線コンタクトＬＩには、例えば多結晶シリコンが用いられる。
５．２ その他変形例
例えば、第１実施形態及び第４実施形態の各例で説明したＤＢＵＳスイッチ回路ＤＳＷの構成は、可能な限り組み合わせても良い。
更に、バスＤＢＵＳは、例えばＤＢＵＳスイッチ回路ＤＳＷのようなスイッチ回路を用いて分割されても良い。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
なお、本発明に関する各実施形態において、以下の通りであっても良い。例えばメモリセルトランジスタＭＴが２ビット（４値）のデータを保持可能であり、４値のいずれかを保持している際の閾値レベルを低い方からＥｒレベル（消去レベル）、Ａレベル、Ｂレベル、及びＣレベルとしたとき、
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24V、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、及び0.5V〜0.55Vのいずれかの間にしても良い。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば1.5V〜2.3Vの間である。これに限定されることなく、1.65V〜1.8V、1.8V〜1.95V、1.95V〜2.1V、及び2.1V〜2.3Vのいずれかの間にしても良い。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば3.0V〜4.0Vの間である。これに限定されることなく、3.0V〜3.2V、3.2V〜3.4V、3.4V〜3.5V、3.5V〜3.6V、及び3.6V〜4.0Vのいずれかの間にしても良い。
読み出し動作の時間（tR）としては、例えば25μs〜38μs、38μs〜70μs、または70μs〜80μsの間にしても良い。
（２）書き込み動作は、上述した通りプログラム動作とベリファイ動作を含む。書き込み動作では、
プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V及び14.0V〜14.6Vのいずれかの間としても良い。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えても良い。
プログラム動作をISPP方式(Incremental Step Pulse Program)としたとき、ステップアップの電圧として、例えば0.5V程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば6.0V〜7.3Vの間としてもよい。この場合に限定されることなく、例えば7.3V〜8.4Vの間としてもよく、6.0V以下としても良い。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えても良い。
書き込み動作の時間（tProg）としては、例えば1700μs〜1800μs、1800μs〜1900μs、または1900μs〜2000μsの間にしても良い。
（３）消去動作では、
半導体基板上部に形成され、且つ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0〜19.8V、または19.8V〜21Vの間であっても良い。
消去動作の時間（tErase）としては、例えば3000μs〜4000μs、4000μs〜5000μs、または4000μs〜9000μsの間にしても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホスト機器、１０…入出力回路、１１…ロジック制御回路、１２…ステータスレジスタ、１３…アドレスレジスタ、１４…コマンドレジスタ、１５…シーケンサ、１６…レディ／ビジー回路、１７…電圧発生回路、１８…メモリセルアレイ、１９…ロウデコーダ、２０…センスアンプ、２１…データレジスタ、２２…カラムデコーダ、３０…半導体基板、３１、３３ａ〜３３ｄ、３７ａ、３７ｂ…導電層、３５ａ…ブロック絶縁層、３５ｂ…電荷蓄積層、３５ｃ…トンネル絶縁層、３６、４０ａ、４０ｂ…半導体層、３９ａ、３９ｂ…ゲート絶縁層、４１…ソース線層、４２…プラグ層、４３…ビット線層、５０〜６１、７０〜７７、８０、８１、２００〜２３６…トランジスタ、６２…容量素子、９０ａ、９０ｂ…ウェル領域、９１ａ、９１ｂ…ｎ型ウェル、９２ａ、９２ｂ…ｐ型ウェル、９３…ｎ＋拡散層、９４…ゲート電極、９５…配線層、９６…層間絶縁膜、１００…ＮＡＮＤ型フラッシュメモリ、１１０…コントローラ、１２０…ホストインターフェイス回路、１３０…内蔵メモリ、１４０…プロセッサ、１５０…バッファメモリ、１６０…ＮＡＮＤインターフェイス回路、１７０…ＥＣＣ回路。

Claims (6)

  1. 半導体基板上に設けられ、第１ビット線に接続された第１回路及び第２ビット線に接続された第２回路を含むフックアップ回路と、
    前記第１回路に接続された第１センスアンプ回路、及び第１データバスを介して前記第１センスアンプ回路に接続された第１データレジスタを含む第１グループと、
    前記第２回路に接続された第２センスアンプ回路、及び第２データバスを介して前記第２センスアンプ回路に接続された第２データレジスタを含む第２グループと、
    層間絶縁膜を介して、前記フックアップ回路及び前記第１及び第２グループの上方に設けられ、前記第１ビット線に接続された第１メモリセル及び前記第２ビット線に接続された第２メモリセルを含むメモリセルアレイと
    を備え、前記半導体基板に平行な第１方向に沿って、前記第１グループ、前記フックアップ回路、前記第２グループが順次配列されている半導体記憶装置。
  2. 前記第１方向に沿って、前記第１データレジスタ、前記第１センスアンプ回路、前記フックアップ回路、前記第２センスアンプ回路、前記第２データレジスタが順次配列されている請求項１記載の半導体記憶装置。
  3. 前記第１センスアンプ回路と、前記第１データバスとを接続する第１スイッチ回路と、
    前記第２センスアンプ回路と、前記第２データバスとを接続する第２スイッチ回路とを更に含む請求項１または２記載の半導体記憶装置。
  4. 半導体基板上に設けられ、第１ビット線に接続された第１センスアンプ回路、及び第１データバスを介して前記第１センスアンプ回路に接続された第１データレジスタを含む第１グループと、
    前記半導体基板上に設けられ、第２ビット線に接続された第２センスアンプ回路、及び第２データバスを介して前記第２センスアンプ回路に接続された第２データレジスタを含む第２グループと、
    層間絶縁膜を介して、前記第１及び第２グループの上方に設けられ、前記第１ビット線に接続された第１メモリセル及び前記第２ビット線に接続された第２メモリセルを含むメモリセルアレイと
    を備え、前記半導体基板に平行な第１方向に沿って、前記第１グループ及び前記第２グループが順次配列されている半導体記憶装置。
  5. 前記第１方向に沿って、前記第１データレジスタ、前記第１センスアンプ回路、前記第２センスアンプ回路、前記第２データレジスタが順次配列されている請求項４記載の半導体記憶装置。
  6. 前記第１センスアンプ回路と、前記第１データバスとを接続する第１スイッチ回路と、
    前記第２センスアンプ回路と、前記第２データバスとを接続する第２スイッチ回路とを更に含む請求項４または５記載の半導体記憶装置。
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