JP2023008403A - 半導体集積回路 - Google Patents

Abstract

【課題】配線の相互間の容量性カップリングに起因して配線に発生するノイズによる特性の影響を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路は、複数のセンスアンプユニット、第１データバス、第２データバス、転送回路およびデータラッチを備える。センスアンプユニットは、それぞれがビット線のいずれかに接続し、かつ第１グループと第２グループのいずれかに含まれる。第１データバスは、第１グループに含まれるセンスアンプユニットのそれぞれに接続する。第２データバスは、第２グループに含まれるセンスアンプユニットのそれぞれに接続する。転送回路は、第１データバスの一端と第２データバスの一端の間に接続され、第１データバスと第２データバスの間でのデータの転送を双方向について制御する。データラッチは、第２データバスの他端に接続し、データを保持する。
【選択図】図１１

Description

本発明の実施形態は、半導体集積回路に関する。

半導体集積回路は、データが伝搬する信号線や電源を供給する電源線などの配線を有する。配線の相互間の容量性カップリングに起因して、配線にノイズが発生する。

特開平８－２２１９７７号公報

本発明の実施形態が解決しようとする課題は、配線の相互間の容量性カップリングに起因して配線に発生するノイズによる特性の影響を抑制できる半導体集積回路を提供することである。

実施形態に係る半導体集積回路は、複数のセンスアンプユニット、第１データバス、第２データバス、転送回路およびデータラッチを備える。センスアンプユニットは、それぞれがビット線のいずれかに接続し、かつ第１グループと第２グループのいずれかに含まれる。第１データバスは、第１グループに含まれるセンスアンプユニットのそれぞれに接続する。第２データバスは、第２グループに含まれるセンスアンプユニットのそれぞれに接続する。転送回路は、第１データバスの一端と第２データバスの一端の間に接続され、第１データバスと第２データバスの間でのデータの転送を双方向について制御する。データラッチは、第２データバスの他端に接続し、データを保持する。

実施形態に係る半導体集積回路を有する不揮発性メモリを含むメモリシステムの構成を示すブロック図である。 実施形態に係る不揮発性メモリの構成を示すブロック図である。 不揮発性メモリの読み出し動作を指示するコマンドシーケンスの例である。 不揮発性メモリのデータの読み出し動作に関するコマンドシーケンスの例である。 実施形態に係る不揮発性メモリの構成の一部を示すブロック図である。 メモリセルアレイの回路構成を示す回路図である。 メモリセルアレイのレイアウトを示す模式的な平面図である。 メモリセルアレイの断面を示す模式的な断面図である。 センスアンプの構成を示すブロック図である。 センスアンプユニットとラッチ回路の構成を示す回路図である。 実施形態に係るセンスアンプの構成を示すブロック図である。 実施形態に係るセンスアンプの構成を示す回路である。 比較例の不揮発性メモリの配線の配置を示すレイアウトである。 比較例のセンスアンプの構成を示す回路である。 実施形態に係るセンスアンプのインバータ回路の構成を示す回路である。 実施形態に係るセンスアンプのインバータ回路の他の構成を示す回路である。 実施形態に係るセンスアンプのインバータ回路の更に他の構成を示す回路である。 実施形態に係るセンスアンプのデータバスのデータの電圧振幅を説明するための模式図である。 実施形態に係るセンスアンプのデータバスのデータの電圧振幅を説明するためのグラフである。 実施形態に係るセンスアンプの動作例を説明するためのフローチャートである。 実施形態に係るセンスアンプの他の動作例を説明するためのフローチャートである。 実施形態に係るセンスアンプのセンスアンプユニットからデータを出力する方法を示す回路図である。 実施形態に係るセンスアンプのセンスアンプユニットからデータを出力する他の方法を示す回路図である。 実施形態に係るセンスアンプのデータラッチがデータを保持する方法を示す回路図である。 実施形態に係るセンスアンプのデータラッチがデータを保持する他の方法を示す回路図である。 実施形態に係るセンスアンプとビット線の接続の例を示すブロック図である。

次に、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置などを特定するものではない。実施形態は、種々の変更を加えることができる。

本発明の実施形態に係る半導体集積回路は、例えば、図１に示すメモリシステムが含む不揮発性メモリ２である。不揮発性メモリ２は、データを不揮発に記憶する半導体メモリ装置である。不揮発性メモリ２は、例えばＮＡＮＤフラッシュメモリを備える。メモリコントローラ１が、不揮発性メモリ２の動作を制御する。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。

まず、図１に示すメモリシステムについて説明する。なお、以下の説明で、信号ＤＱ＜７：０＞は、おのおのが１ビットの信号である信号ＤＱ＜０＞、ＤＱ＜１＞、・・・、ＤＱ＜７＞の集合を意味する。信号ＤＱ＜７：０＞は、８ビットの信号である。

メモリコントローラ１は、ホストから命令を受け取り、受け取られた命令に基づいて不揮発性メモリ２を制御する。具体的には、メモリコントローラ１は、ホストから書き込みを指示されたデータを不揮発性メモリ２に書き込み、ホストから読み出しを指示されたデータを不揮発性メモリ２から読み出してホストに送信する。不揮発性メモリ２の書き込み対象の不揮発性メモリセルは、メモリコントローラ１が指定する。以下において、不揮発性メモリ２の不揮発性メモリセルを「メモリセル」とも称する。

メモリコントローラ１と不揮発性メモリ２は、メモリコントローラ１と不揮発性メモリ２のインターフェース規格に従った信号を、個別の信号線を介して送受信を行う。メモリコントローラ１と不揮発性メモリ２の間で送受信する信号は、信号／ＣＥ、／ＲＢ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、ＤＱ＜７：０＞、ＤＱＳ、／ＤＱＳなどである。

信号／ＣＥは、不揮発性メモリ２をイネーブルにするためのチップイネーブル信号である。信号／ＲＢは、不揮発性メモリ２がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示すレディビジー信号である。信号ＣＬＥは、信号ＣＬＥがＨ（Ｈｉｇｈ）レベルである間に不揮発性メモリ２に送信される信号ＤＱ＜７：０＞がコマンドであることを不揮発性メモリ２に通知するコマンドラッチイネーブル信号である。信号ＡＬＥは、信号ＡＬＥがＨレベルである間に不揮発性メモリ２に送信される信号ＤＱ＜７：０＞がアドレスであることを不揮発性メモリ２に通知するアドレスラッチイネーブル信号である。

信号／ＷＥは、不揮発性メモリ２に送信される信号ＤＱ＜７：０＞を不揮発性メモリ２に取り込むことを指示するライトイネーブル信号である。信号／ＷＥは、シングルデータレート（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ、ＳＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で不揮発性メモリ２に送信されるコマンド、アドレス又はデータとしての信号ＤＱ＜７：０＞を取り込むことを不揮発性メモリ２に指示する。また、信号／ＷＥは、ダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ、ＤＤＲ）モードにおいて、信号／ＷＥの立ち上がりエッジで不揮発性メモリ２に送信されるコマンド又はアドレスとしての信号ＤＱ＜７：０＞を取り込むことを不揮発性メモリ２に指示する。信号／ＷＥは、メモリコントローラ１によりコマンド、アドレスおよびデータを不揮発性メモリ２が受信する都度、アサートされる。

信号／ＲＥは、メモリコントローラ１が、不揮発性メモリ２から信号ＤＱ＜７：０＞を読み出すことを指示するリードイネーブル信号である。信号ＲＥは信号／ＲＥの相補信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために、信号／ＲＥおよびＲＥは使用される。より具体的には、信号／ＲＥおよびＲＥは、シングルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）で不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力することを不揮発性メモリ２に指示する。また、信号／ＲＥおよびＲＥは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジおよび立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を出力することを不揮発性メモリ２に指示する。

信号／ＷＰは、データの書き込みの禁止を不揮発性メモリ２に指示するライトプロテクト信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンドＣＭＤ、アドレスＡＤＤ、およびデータＤＡＴを含む。データＤＡＴは、書き込みデータおよび読み出しデータを含む。信号ＤＱＳは、信号ＤＱ＜７：０＞に係る不揮発性メモリ２の動作タイミングを制御するために使用されるデータストローブ信号である。信号／ＤＱＳは信号ＤＱＳの相補信号である。信号ＤＱＳおよび／ＤＱＳは、例えば信号ＲＥおよび／ＲＥに基づいて生成される。より具体的には、ダブルデータレートモードにおいて、信号ＤＱＳの立ち下がりエッジおよび立ち上がりエッジで不揮発性メモリ２にデータとしての信号ＤＱ＜７：０＞を取り込むことが指示される。また、信号ＤＱＳは、ダブルデータレートモードにおいて、信号／ＲＥの立ち下がりエッジおよび立ち上がりエッジに基づいて生成され、不揮発性メモリ２からデータとしての信号ＤＱ＜７：０＞と共に出力される。

メモリコントローラ１は、ＲＡＭ１１、プロセッサ１２、ホストインターフェース１３、ＥＣＣ回路１４、およびメモリインターフェース１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェース１３、ＥＣＣ回路１４、およびメモリインターフェース１５は、互いにバス１６で接続される。

ＲＡＭ１１は、ホストから受信したデータを不揮発性メモリ２に記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストに送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）などの汎用半導体メモリである。

プロセッサ１２は、メモリコントローラ１全体の動作を制御する。プロセッサ１２は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）などである。プロセッサ１２は、例えば、ホストから受信したデータの読み出し命令に応答して、読み出し命令を不揮発性メモリ２に対して発行する。この動作は、データの書き込みの場合についても同様である。プロセッサ１２は、ＲＡＭ１１に蓄積されるデータに対して、不揮発性メモリ２の格納領域（メモリ領域）を決定する。また、プロセッサ１２は、不揮発性メモリ２からの読み出しデータに対して、種々の演算を実行する機能を有する。

ホストインターフェース１３は、ホストと接続し、ホストとの間のインターフェース規格に従った処理を実行する。ホストインターフェース１３は、例えば、ホストから受信した命令およびデータを、プロセッサ１２に転送する。また、ホストインターフェース１３は、不揮発性メモリ２から読み出されたデータ、プロセッサ１２からの応答などをホストに送信する。

ＥＣＣ回路１４は、ＲＡＭ１１に格納されたデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。

メモリインターフェース１５は、バスを介して不揮発性メモリ２と接続し、不揮発性メモリ２との通信を実行する。メモリインターフェース１５は、プロセッサ１２の指示により、コマンドＣＭＤ、アドレスＡＤＤ、および書き込みデータを不揮発性メモリ２に送信する。また、メモリインターフェース１５は、不揮発性メモリ２から読み出しデータを受信する。

図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェース１５をそれぞれ備える構成例を示した。しかし、ＥＣＣ回路１４がメモリインターフェース１５に内蔵されてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されてもよい。

ホストから書き込み命令を受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込みを指示されたデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェース１５に入力する。メモリインターフェース１５は、入力された符号語を不揮発性メモリ２に書き込む。

ホストから読み出し命令を受信した場合、メモリシステムは次のように動作する。メモリインターフェース１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェース１３を介してホストに送信する。

図２は、不揮発性メモリ２の構成例を示すブロック図である。不揮発性メモリ２は、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１を備える。更に、不揮発性メモリ２は、入出力用パッド群Ｐ３２、ロジック制御用パッド群Ｐ３４、および、電源入力用端子群Ｐ３５を備える。

メモリセルアレイ２１は、ワード線およびビット線に関連付けられた複数のメモリセル（図示せず）を含む。

入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、信号ＤＱＳおよび信号／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンドＣＭＤおよびアドレスＡＤＤをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータおよび読み出しデータをセンスアンプ３１との間で送受信する。

ロジック制御回路２４は、メモリコントローラ１から信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢを受信する。また、ロジック制御回路２４は、信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。

レジスタ２６は、コマンドＣＭＤおよびアドレスＡＤＤを保持する。レジスタ２６は、アドレスＡＤＤをロウデコーダ３０およびセンスアンプ３１に転送すると共に、コマンドＣＭＤをシーケンサ２７に転送する。

シーケンサ２７は、コマンドＣＭＤを受け取り、受け取ったコマンドＣＭＤに基づくシーケンスに従って不揮発性メモリ２の全体を制御する。

電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、データの読み出し、およびデータの消去などの動作に必要な電圧を生成する。レジスタ２６からのアドレスに基づいて、電圧生成回路２８から種々の電圧がロウデコーダ３０、センスアンプ３１およびメモリセルアレイ２１に供給される。

ロウデコーダ３０は、レジスタ２６からアドレスＡＤＤ内のブロックアドレスおよびロウアドレスを受け取る。ロウデコーダ３０は、ブロックアドレスに基づいてブロックを選択すると共に、ロウアドレスに基づいてワード線を選択する。

センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込みデータをメモリセルに転送する。

センスアンプ３１と入出力回路２２の間のデータの転送は、データバスＹＩＯを介して行われる。不揮発性メモリ２に書き込むデータおよび不揮発性メモリ２から読み出されたデータは、データバスＹＩＯを伝搬する。

入出力用パッド群Ｐ３２は、不揮発性メモリ２とメモリコントローラ１の間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞および信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備える。

ロジック制御用パッド群Ｐ３４は、不揮発性メモリ２とメモリコントローラ１の間で各信号の送受信を行うため、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、ＲＥ、／ＷＰ、／ＲＢに対応する複数の端子（パッド）を備える。

電源入力用端子群Ｐ３５は、外部から不揮発性メモリ２に種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、および接地電圧Ｖｓｓが入力される複数の端子を備える。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧である。例えば、電源電圧Ｖｃｃは２．５Ｖである。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。例えば、電源電圧ＶｃｃＱは１．２Ｖである。

図３Ａは、不揮発性メモリ２の読み出し動作を指示するコマンドシーケンスの例を示す。図３Ｂは、不揮発性メモリ２からのデータの読み出し動作に関するコマンドシーケンスの例を示す。

図３Ａに示すように、読み出し動作に際して、メモリコントローラ１は、信号／ＷＥをトグルさせながら、読み出しコマンド「００ｈ」、５サイクルにわたるアドレスＡＤＤ、およびコマンド「３０ｈ」を続けて発行し、不揮発性メモリ２に送信する。読み出しコマンド「００ｈ」は、不揮発性メモリ２のメモリセルアレイ２１からのデータの読み出しを命令するコマンドである。コマンド「３０ｈ」は、読み出し動作の開始を命令するコマンドである。不揮発性メモリ２は、コマンド「３０ｈ」を受信すると、メモリセルアレイ２１からのデータの読み出し動作を開始する。このとき、不揮発性メモリ２は、信号／ＲＢをＬレベルにして、不揮発性メモリ２がビジー状態であることをメモリコントローラ１に知らせる。メモリセルアレイ２１からのデータの読み出しが完了した後、不揮発性メモリ２は、信号／ＲＢをＨレベルにして、不揮発性メモリ２がレディ状態であることをメモリコントローラ１に知らせる。

メモリコントローラ１は、不揮発性メモリ２がレディ状態になったことを確認した後、図３Ｂに示すように、信号／ＲＥおよびＲＥをトグルさせる。不揮発性メモリ２は、信号／ＲＥおよびＲＥに同期させて、読み出したデータを信号ＤＱ＜７：０＞としてメモリコントローラ１に転送する。また、不揮発性メモリ２は、信号ＤＱ＜７：０＞に同期させて信号ＤＱＳおよび／ＤＱＳをトグルさせ、メモリコントローラ１に転送する。

図４は、入出力回路２２、センスアンプ３１およびデータバスＹＩＯを含む、不揮発性メモリ２の構成の一部を示すブロック図である。入出力回路２２は、データバスＹＩＯを経由して、書き込みデータおよび読み出しデータをセンスアンプ３１との間で送受信する。

センスアンプ３１は、ビット線ＢＬ０、・・・、ＢＬｍに接続するセンスアンプモジュール３１Ａ、センスアンプモジュール３１Ａに接続するデータレジスタ３１Ｂ、データレジスタ３１Ｂに接続するデータマルチプレクサ３１Ｃを有する（ｍは１以上の整数）。ビット線の本数は、例えば約１３万本である。センスアンプモジュール３１Ａは、ビット線に読み出された読み出しデータをセンスする。また、センスアンプモジュール３１Ａは、ビット線を介して書き込みデータをメモリセルに転送する。データレジスタ３１Ｂは、読み出しデータや書き込みデータを保持する。データマルチプレクサ３１Ｃは、ビット線ＢＬ０、・・・、ＢＬｍを伝搬するデータから、データバスＹＩＯを構成する信号線を伝搬するデータを選択する。データバスＹＩＯを構成する信号線は例えば１２８本である。

入出力回路２２は、バス幅を変換する変換回路２２１を含んでもよい。変換回路２２１は、例えば１２８本のビット線を含むデータバスＹＩＯを、信号ＤＱ＜７：０＞がそれぞれ伝搬する８本の信号線を含むバスにバス幅を変換する。変換回路２２１は、例えばＦＩＦＯ（First In First Out）回路であってもよい。センスアンプ３１と変換回路２２１の間は電源電圧Ｖｃｃ（例えば２．５Ｖ）で動作する。変換回路２２１とメモリコントローラ１の間は電源電圧ＶｃｃＱ（例えば１．２Ｖ）で動作する。

メモリセルアレイ２１は、複数のブロックＢＬＫ０、・・・、ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、不揮発性メモリセルの集合であり、例えばデータの消去単位となる。また、メモリセルアレイ２１には、複数のビット線および複数のワード線が設けられ、各メモリセルは、１本のビット線および１本のワード線に関連付けられている。

図５は、メモリセルアレイ２１の回路構成の一例を示す回路図である。以下に、メモリセルアレイ２１の回路構成について、１つのブロックＢＬＫに注目して説明する。

ブロックＢＬＫは、図５に示すように、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。以下において、ストリングユニットＳＵ０～ＳＵ３を総称して「ストリングユニットＳＵ」とも称する。各ストリングユニットＳＵは、ビット線ＢＬ０、・・・、ＢＬｍにそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。例えば、ＮＡＮＤストリングＮＳは、８個のメモリセルＭＴ０～ＭＴ７、および選択トランジスタＳＴ１、ＳＴ２を含む。以下において、ＮＡＮＤストリングＮＳに含まれるメモリセルを「メモリセルＭＴ」とも称する。

メモリセルＭＴは、制御ゲートおよび電荷蓄積層を含み、データを不揮発に保持する。ＮＡＮＤストリングＮＳに含まれるメモリセルＭＴ０～ＭＴ７は、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。同一のブロックＢＬＫ内のメモリセルＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。

選択トランジスタＳＴ１および選択トランジスタＳＴ２は、メモリセルアレイ２１の各種動作時におけるストリングユニットＳＵの選択に使用される。同一のブロックＢＬＫ内のストリングユニットＳＵ０～ＳＵ３にそれぞれ含まれた選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。各ブロックＢＬＫ内で同一列に対応する選択トランジスタＳＴ１のドレインは、それぞれ対応するビット線ＢＬに共通接続される。同一のブロックＢＬＫ内の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。各ブロックＢＬＫ内の選択トランジスタＳＴ２のソースは、複数のブロックＢＬＫ間でソース線ＳＬに共通接続される。

以下の説明では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＴのことを、セルユニットＣＵと称する。セルユニットＣＵは、それぞれのセルユニットＣＵに含まれるメモリセルＭＴが記憶するデータのビット数に応じて、記憶するデータの容量が変化する。

例えば、メモリセルＭＴの各々が１ビットデータを記憶する場合、１つのセルユニットＣＵは１ページデータを記憶することができる。また、メモリセルＭＴの各々が２ビットデータを記憶する場合、１つのセルユニットＣＵは２ページデータを記憶することができる。つまり、「１ページデータ」は、例えば、１つのセルユニットＣＵに含まれたメモリセルＭＴの各々が１ビットデータを記憶した場合に、セルユニットＣＵが記憶するデータの総量で定義される。

図６は、メモリセルアレイ２１の平面レイアウトの一例を示している。なお、以下の説明に使用される図面では、Ｘ軸がビット線ＢＬの延伸方向に対応し、Ｙ軸がワード線ＷＬの延伸方向に対応し、Ｚ軸が半導体基板の表面に対する鉛直方向に対応している。例えば、ブロックＢＬＫにおいてストリングユニットＳＵに対応する構造体は、Ｙ方向に延伸して設けられ、Ｘ方向に配列している。

隣り合うストリングユニットＳＵの間には、例えばスリットＳＬＴが設けられている。言い換えると、複数のスリットＳＬＴのそれぞれはＹ方向に延伸して設けられ、Ｘ方向に配列している。図６では、スリットＳＬＴ間に１つのストリングユニットＳＵが設けられているが、スリットＳＬＴ間に複数のストリングユニットＳＵが設けられてもよい。

図６に示すように、Ｙ方向に配列した複数のビット線ＢＬのそれぞれは、ストリングユニットＳＵごとに１つのメモリピラーＭＨに接続されている。メモリピラーＭＨのそれぞれは、例えば１つのＮＡＮＤストリングＮＳとして機能する。

具体的には、各ストリングユニットＳＵにおいて、メモリピラーＭＨの各々には例えば２本のビット線ＢＬがオーバーラップするように設けられている。オーバーラップしている２本のビット線ＢＬのうち１本のビット線ＢＬは、コンタクトプラグＣＰを介して対応するメモリピラーＭＨに接続されている。

図７は、メモリセルアレイ２１の断面構造の一例を示している。なお、以下の説明に用いる断面図では、層間絶縁膜を適宜省略して示している。

メモリセルアレイ２１は、図６に示すように、例えば半導体基板４０、導電体４１～５２、メモリピラーＭＨ、およびコンタクトプラグＣＰを含んでいる。

半導体基板４０の上方には、図示しない層間絶縁膜を介して導電体４１が設けられている。導電体４１は、ＸＹ平面に平行な板状に形成され、例えばソース線ＳＬに対応している。

導電体４１上には、各ストリングユニットＳＵに対応して、例えば、半導体基板４０側から順に、導電体４２～５１が設けられている。これらの導電体のうちＺ方向に隣り合う導電体は、図示しない層間絶縁膜を介して積層されている。導電体４２～５１のそれぞれは、ＸＹ平面に平行な板状に形成される。例えば、導電体４２は選択ゲート線ＳＧＳに対応し、導電体４３～５０はそれぞれワード線ＷＬ０～ＷＬ７に対応し、導電体５１は選択ゲート線ＳＧＤに対応する。

ストリングユニットＳＵは、ＹＺ平面に平行に設けられた複数のスリットＳＬＴによって、Ｘ方向に分離されている。スリットＳＬＴは、少なくとも導電体５１から導電体４１上まで達する。例えば、導電体４１上且つ隣り合うスリットＳＬＴ間の構造体が、１つのストリングユニットＳＵに対応する。

メモリピラーＭＨは、導電体４２～５１のそれぞれを通過（貫通）した柱状に設けられ、導電体４１に接触している。また、メモリピラーＭＨは、例えばブロック絶縁膜５３、絶縁膜５４、トンネル酸化膜５５、および半導体材料５６を含んでいる。

ブロック絶縁膜５３は、不揮発性メモリ２の製造プロセスで形成されるメモリホールの内壁に設けられている。ブロック絶縁膜５３の内壁には、絶縁膜５４が設けられている。絶縁膜５４は、メモリセルＭＴの電荷蓄積層として機能する。絶縁膜５４の内壁には、トンネル酸化膜５５が設けられている。トンネル酸化膜５５の内壁には、半導体材料５６が設けられている。半導体材料５６は導電性の材料を含み、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体材料５６の内壁には、さらに異なる材料が形成されてもよい。

以上で説明したメモリピラーＭＨと導電体４２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＨと導電体４３～５０のそれぞれとが交差する部分が、それぞれメモリセルＭＴ０～ＭＴ７として機能する。メモリピラーＭＨと導電体５１とが交差する部分が、選択トランジスタＳＴ１として機能する。

メモリピラーＭＨの上面よりも上層には、層間絶縁膜を介して導電体５２が設けられている。導電体５２は、Ｘ方向に延伸したライン状に形成され、ビット線ＢＬに対応する。図示を省略するが、複数の導電体５２がＹ方向に配列される。導電体５２は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＨと電気的に接続する。

具体的には、ストリングユニットＳＵのそれぞれにおいて、例えばメモリピラーＭＨ内の半導体材料５６上に導電性のコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体５２が設けられる。ただし、この構成に限定されず、メモリピラーＭＨおよび導電体５２間は、複数のコンタクトプラグや配線などを介して接続されていてもよい。

以上にメモリセルアレイ２１の構成について説明したが、メモリセルアレイ２１は上記の構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルＭＴ並びに選択トランジスタＳＴ１、ＳＴ２のそれぞれは、任意の個数に設計することができる。

また、ワード線ＷＬ、選択ゲート線ＳＧＤおよび選択ゲート線ＳＧＳの本数は、それぞれメモリセルＭＴ、選択トランジスタＳＴ１および選択トランジスタＳＴ２の個数に基づいて変更される。選択ゲート線ＳＧＳには、複数層にそれぞれ設けられた複数の導電体４２が割り当てられてもよく、選択ゲート線ＳＧＤには、複数層にそれぞれ設けられた複数の導電体５１が割り当てられてもよい。１つのＮＡＮＤストリングＮＳは、複数のメモリピラーＭＨがＺ方向に連結された構造であってもよい。メモリピラーＭＨと導電体５２との間は、複数のコンタクトプラグＣＰや導電体を介して接続されてもよい。

図８は、センスアンプ３１の構成の一例を示している。図８に示すセンスアンプ３１は、センスアンプモジュール３１ＡがセンスアンプユニットＳＡＵ０、・・・、ＳＡＵｍを含む。また、図８に示すセンスアンプ３１のデータレジスタ３１Ｂは、データラッチＸＤＬ０、・・・、ＸＤＬｍを含む。

センスアンプユニットＳＡＵ０、・・・、ＳＡＵｍは、それぞれビット線ＢＬ０、・・・、ＢＬｍに関連付けられている。また、センスアンプユニットＳＡＵ０、・・・、ＳＡＵｍは、それぞれデータラッチＸＤＬ０、・・・、ＸＤＬｍと互いにデータを送受信可能なように接続されている。以下において、センスアンプユニットＳＡＵ０、・・・、ＳＡＵｍを総称して「センスアンプユニットＳＡＵ」とも称する。データラッチＸＤＬ０、・・・、ＸＤＬｍを総称して「データラッチＸＤＬ」とも称する。

各センスアンプユニットＳＡＵは、例えばセンスアンプ回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬを含む。センスアンプ回路ＳＡ、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬは、互いにデータを送受信可能なように接続されている。

センスアンプ回路ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが“０”であるか“１”であるかを判定する。ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬのそれぞれは、読み出しデータや書き込みデータなどを一時的に保持する。

データラッチＸＤＬは、図示されない入出力回路に接続され、センスアンプユニットＳＡＵと入出力回路との間のデータの入出力に使用される。つまり、データラッチＸＤＬは、例えば不揮発性メモリ２のキャッシュメモリとして機能する。

図９は、センスアンプ回路ＳＡとラッチ回路ＳＤＬの回路構成の例を示す。図９に示すように、センスアンプ回路ＳＡは、トランジスタ６０～６８およびキャパシタ６９を含む。トランジスタ６０はｐチャネルＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。トランジスタ６１～６８はｎチャネルＭＯＳトランジスタである。ラッチ回路ＳＤＬは、インバータ７０～７１とトランジスタ７２～７３を含む。トランジスタ７２～７３は、ｎチャネルＭＯＳトランジスタである。インバータ７０とインバータ７１は逆並列に接続されている。すなわち、インバータ７０の出力端子とインバータ７１の入力端子はノードＩＮＶを介して接続し、インバータ７０の入力端子とインバータ７１の出力端子はノードＬＡＴを介して接続する。ラッチ回路ＡＤＬ、ＢＤＬ、およびデータラッチＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様のため、説明を省略する。

センスアンプ回路ＳＡは、例えば、ラッチ回路ＳＤＬのノードＩＮＶの電位が“Ｌ”レベルのときに動作するように構成されている。なお、センスアンプ回路ＳＡは、ラッチ回路ＳＤＬのノードＩＮＶの電位が“Ｈ”レベルのときに動作するように構成されていてもよい。また、センスアンプ回路ＳＡは、ラッチ回路ＳＤＬのノードＬＡＴの電位を参照してもよい。

以下に、図９に示したセンスアンプ回路ＳＡの構成の詳細を説明する。センスアンプ回路ＳＡにおいて、トランジスタ６０の第１端子は電源線に接続し、トランジスタ６０のゲートはラッチ回路ＳＤＬのノードＩＮＶに接続する。トランジスタ６０の第１端子に接続された電源線には、例えば不揮発性メモリ２の電源電圧である電圧ＶＤＤが印加される。トランジスタ６１の第１端子はトランジスタ６０の第２端子に接続し、トランジスタ６１の第２端子はノードＣＯＭに接続し、トランジスタ６１のゲートには制御信号ＢＬＸが入力される。ここで、トランジスタの第１端子、第２端子はトランジスタの主電極であり、例えば、トランジスタの第１端子と第２端子はソースとドレインのいずれかである。すなわち、第１端子がソースであれば第２端子はドレインであり、第１端子がドレインであれば第２端子はソースである。

トランジスタ６２の第１端子はノードＣＯＭに接続し、トランジスタ６２のゲートには制御信号ＢＬＣが入力される。トランジスタ６３は、例えば高耐圧のｎチャネルＭＯＳトランジスタであり、トランジスタ６３の第１端子はトランジスタ６２の第２端子に接続し、トランジスタ６３の第２端子は対応するビット線ＢＬに接続し、トランジスタ６３のゲートには制御信号ＢＬＳが入力される。

トランジスタ６４の第１端子はノードＣＯＭに接続し、トランジスタ６４の第２端子はノードＳＲＣに接続し、トランジスタ６４のゲートはラッチ回路ＳＤＬのノードＩＮＶに接続する。ノードＳＲＣには、例えば不揮発性メモリ２の接地電圧である電圧ＶＳＳが印加される。トランジスタ６５の第１端子はトランジスタ６０の第２端子に接続し、トランジスタ６５の第２端子はノードＳＥＮに接続し、トランジスタ６５のゲートには制御信号ＨＬＬが入力される。

トランジスタ６６の第１端子はノードＳＥＮに接続し、トランジスタ６６の第２端子はノードＣＯＭに接続し、トランジスタ６６のゲートには制御信号ＸＸＬが入力される。トランジスタ６７の第１端子は接地され、トランジスタ６７のゲートはノードＳＥＮに接続する。

トランジスタ６８の第１端子はトランジスタ６７の第２端子に接続し、トランジスタ６８の第２端子はローカルバスＬＢＵＳに接続し、トランジスタ６８のゲートには制御信号ＳＴＢが入力される。キャパシタ６９の第１端子はノードＳＥＮに接続し、キャパシタ６９の第２端子にはクロックＣＬＫが入力される。

次に、図９に示したラッチ回路ＳＤＬの構成の詳細を説明する。インバータ７０の入力端子はノードＬＡＴに接続し、インバータ７０の出力端子はノードＩＮＶに接続する。インバータ７１の入力端子はノードＩＮＶに接続し、インバータ７１の出力端子はノードＬＡＴに接続する。

トランジスタ７２の第１端子はノードＩＮＶに接続し、トランジスタ７２の第２端子はローカルバスＬＢＵＳに接続し、トランジスタ７２のゲートには制御信号ＳＴＩが入力される。トランジスタ７３の第１端子はノードＬＡＴに接続し、トランジスタ７３の第２端子はローカルバスＬＢＵＳに接続し、トランジスタ７３のゲートには制御信号ＳＴＬが入力される。

データラッチＸＤＬは上記のラッチ回路ＳＤＬと同様の構成であるが、トランジスタ７２の第２端子とトランジスタ７３の第２端子は、データバスＤＢＵＳに接続する。データラッチＸＤＬは、データバスＤＢＵＳからデータラッチＸＤＬに保持するデータを取り込む。データラッチＸＤＬにデータを取り込む場合には、制御信号ＳＴＩによりトランジスタ７２を導通させるか、若しくは、制御信号ＳＴＬによりトランジスタ７３を導通させる。また、データラッチＸＤＬは、データバスＤＢＵＳにデータラッチＸＤＬが保持しているデータを出力する。データラッチＸＤＬからデータバスＤＢＵＳにデータを出力する場合には、制御信号ＳＴＩによりトランジスタ７２を導通させるか、若しくは、制御信号ＳＴＬによりトランジスタ７３を導通させる。

データバスＤＢＵＳは、トランジスタ７４を介してローカルバスＬＢＵＳと接続する。トランジスタ７４は、例えばｎチャネルＭＯＳトランジスタである。トランジスタ７４の第１端子はローカルバスＬＢＵＳに接続し、第２端子はデータバスＤＢＵＳに接続し、トランジスタ７４のゲートには制御信号ＤＳＷが入力されている。制御信号ＤＳＷに応答して、トランジスタ７４は、ローカルバスＬＢＵＳとデータバスＤＢＵＳとの間を接続又は切断する。すなわち、トランジスタ７４は、制御信号ＤＳＷに応答して、センスアンプ回路ＳＡとデータラッチＸＤＬとの間を接続又は切断する。例えば、トランジスタ７４は、特定のセンスアンプユニットＳＡＵからデータバスＤＢＵＳを経由してデータラッチＸＤＬにデータを出力するためのスイッチとして機能する。

以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、およびＳＴＢのそれぞれは、例えばシーケンサ２７によって生成される。センスアンプ回路ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、制御信号ＳＴＢがアサートされたタイミングに基づいている。ここで「制御信号ＳＴＢをアサートする」とは、シーケンサ２７が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに一時的に変化させることに対応している。センスアンプユニットＳＡＵの構成によっては、「制御信号ＳＴＢをアサートする」という動作が、シーケンサ２７が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに一時的に変化させることに対応する場合もある。

なお、センスアンプユニットＳＡＵは、以上で説明した構成に限定されず、種々変更することができる。例えば、センスアンプユニットＳＡＵが備えるラッチ回路の個数は、適用される書き込み方式に基づいて適宜変更することができる。

図１０は、実施形態に係るセンスアンプ３１の構成を示す。センスアンプ３１は、不揮発性メモリ２において、ワード線ＷＬおよびビット線ＢＬに関連付けられた複数のメモリセルＭＴとの間でデータを送受信する半導体集積回路である。図１０に示すセンスアンプ３１のセンスアンプモジュール３１Ａは、それぞれがビット線ＢＬ０、ＢＬ１、・・・と接続するセンスアンプユニットＳＡＵ０、ＳＡＵ１、・・・を有する。図１０に示すセンスアンプ３１では、８個のセンスアンプユニットＳＡＵと８個のデータラッチＸＤＬが、データバスＤＢＵＳを介して接続されている。８個のセンスアンプユニットＳＡＵを接続するデータバスＤＢＵＳの途中には、転送回路３１０が配置されている。転送回路３１０の詳細は後述する。

図１１は、図１０に示したセンスアンプ３１の構成の一部を抽出した回路を示している。図１１に示す回路は、センスアンプユニットＳＡＵ０～ＳＡＵ７と、データバスＤＢＵＳを介してセンスアンプユニットＳＡＵ０～ＳＡＵ７に接続するデータラッチＸＤＬを含む。図１１に示すデータラッチＸＤＬは、例えば８個のラッチ回路を含んでもよい。データラッチＸＤＬは、センスアンプ３１とメモリセルＭＴとの間で転送されるデータを保持する。以下、図１１に示した回路を用いて、実施形態に係る半導体集積回路を説明する。

図１１に示すように、それぞれがビット線ＢＬ（図示略）のいずれかに接続するセンスアンプユニットＳＡＵ０～ＳＡＵ７は、センスアンプユニットＳＡＵ４～ＳＡＵ７を含む第１グループＧ１と、センスアンプユニットＳＡＵ０～ＳＡＵ３を含む第２グループＧ２に分けられている。以下において、第１グループＧ１に含まれるセンスアンプユニットＳＡＵ４～ＳＡＵ７を「第１ＳＡＵ」とも称する。また、第２グループＧ２に含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ３を「第２ＳＡＵ」とも称する。

センスアンプユニットＳＡＵ０～ＳＡＵ７とデータラッチＸＤＬを接続するデータバスＤＢＵＳは、第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２により構成されている。第１データバスＤＢＵＳ１は、第１グループＧ１に含まれるセンスアンプユニットＳＡＵ４～ＳＡＵ７のそれぞれに接続する。第２データバスＤＢＵＳ２は、第２グループＧ２に含まれるセンスアンプユニットＳＡＵ０～ＳＡＵ３のそれぞれに接続する。第２データバスＤＢＵＳ２の他端に、データラッチＸＤＬが接続する。センスアンプユニットＳＡＵ０～ＳＡＵ７からデータバスＤＢＵＳに出力されたデータが、データラッチＸＤＬに取り込まれる。なお、第１データバスＤＢＵＳ１または第２データバスＤＢＵＳ２を、複数のデータが同時に伝搬することはない。

第１データバスＤＢＵＳ１の一端と第２データバスＤＢＵＳ２の一端の間に転送回路３１０が接続されている。つまり、第１データバスＤＢＵＳ１、転送回路３１０および第２データバスＤＢＵＳ２は直列接続されている。転送回路３１０は、第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２の間でデータの転送を双方向について制御する。つまり、転送回路３１０は、第１データバスＤＢＵＳ１から第２データバスＤＢＵＳ２へのデータの転送、および、第２データバスＤＢＵＳ２から第１データバスＤＢＵＳ１へのデータの転送を制御する。

転送回路３１０は、インバータ回路３１１とスイッチ回路３１２を有する。インバータ回路３１１は、第１データバスＤＢＵＳ１の一端に入力端子が接続し、第２データバスＤＢＵＳ２の一端に出力端子が接続する。インバータ回路３１１は、第１データバスＤＢＵＳ１を伝搬してインバータ回路３１１に入力したデータの反転信号を、第２データバスＤＢＵＳ２に出力する。スイッチ回路３１２は、第１データバスＤＢＵＳ１の一端と第２データバスＤＢＵＳ２の一端の間にインバータ回路３１１と並列に接続されている。スイッチ回路３１２は、第２データバスＤＢＵＳ２から第１データバスＤＢＵＳ１に向けてのデータの転送を制御する。スイッチ回路３１２は、例えばｎチャネルＭＯＳトランジスタである。

インバータ回路３１１は、不揮発性メモリ２のメモリセルＭＴから読み出された読み出しデータを、第１ＳＡＵからデータラッチＸＤＬに転送する。スイッチ回路３１２は、メモリセルＭＴに記憶させる書き込みデータを、データラッチＸＤＬから第１ＳＡＵに転送する。

ところで、例えば図１２に示す比較例のように、不揮発性メモリ２では、データバスＤＢＵＳに近接して別の配線Ｌが配置される場合がある。配線Ｌは、例えば信号線又は電源線である。配線Ｌが信号線の場合、配線Ｌを伝搬する信号が遷移すると、データバスＤＢＵＳは線間容量を介してノイズを受ける。逆に、データバスＤＢＵＳを伝搬する信号が遷移すると、配線Ｌは線間容量を介してノイズを受ける。配線Ｌが電源線の時も同様で、電源ノイズが発生するとデータバスＤＢＵＳはノイズを受け、データバスＤＢＵＳを伝搬する信号が遷移すると電源線がノイズを受ける。

データバスＤＢＵＳがノイズを受けると、データバスＤＢＵＳを介したセンスアンプユニットＳＡＵとデータラッチＸＤＬの間のデータの転送時間は、ノイズが落ち着くまでの時間を見込むために、長くする必要がある。また、図１２では８個のセンスアンプユニットＳＡＵに対してデータバスＤＢＵＳは１本である、例えば１６Ｋ×８個のセンスアンプユニットＳＡＵが同時に遷移するＮＡＮＤ型半導体メモリ装置では、１６Ｋ本のデータバスＤＢＵＳが存在する。このためデータバスＤＢＵＳに近接して電源線が配置されている場合に、データバスＤＢＵＳを伝搬する信号が遷移する時に電源線が受けるノイズが大きい。

上記の問題を解決する方法として、図１３に示す比較例のセンスアンプのように、インバータ回路３５０によって、データをデータバスＤＢＵＳの途中で反転させる方法が考えられる。この方法によると、データバスＤＢＵＳにおけるデータの遷移の方向が、インバータ回路３５０の入力端子側の部分と、インバータ回路３５０の出力端子側の部分とで異なる。従って、配線Ｌの一部はデータに応じた遷移をするが、配線Ｌの残りの部分はデータの反転信号に応じて遷移をする。このため、配線Ｌにおいて、データに応じたノイズとデータの反転信号に応じたノイズとが打ち消しあう。また、配線Ｌの動作やノイズの影響をデータバスＤＢＵＳが配線容量を介して受ける場合にも、データバスＤＢＵＳ上にはインバータ回路３５０が設けられているため、データバスＤＢＵＳにおけるインバータ回路３５０の入力端子側の部分が受けるノイズとインバータ回路３５０の出力端子側の部分とが受けるノイズとが打ち消しあう。このことから、データバスＤＢＵＳが配線Ｌから受けるノイズとデータバスＤＢＵＳが配線Ｌに与えるノイズとの両方を軽減することができる。

しかし、図１３に示した構成では、センスアンプユニットＳＡＵからデータラッチＸＤＬへのデータの転送は行えるが、データラッチＸＤＬからセンスアンプユニットＳＡＵへのデータの転送は行えない。

これに対し、図１１に示す構成では、センスアンプユニットＳＡＵからデータラッチＸＤＬへのデータの転送と、データラッチＸＤＬからセンスアンプユニットＳＡＵへのデータの転送のいずれも行える。なお、図１１ではスイッチ回路３１２にｎチャネルＭＯＳトランジスタを使用しているが、スイッチ回路３１２にｐチャネルＭＯＳトランジスタを使用してもよい。データラッチＸＤＬからセンスアンプユニットＳＡＵへのデータの転送のために、トランジスタではなく、入力端子をデータラッチＸＤＬに接続するインバータ回路をインバータ回路３１１と逆並列に配置してもよい。しかし、２つのインバータ回路を使用した転送回路３１０は、最低でも4つのトランジスタが必要である。一方、スイッチ回路３１２にトランジスタを使用することにより、最低で３個のトランジスタで転送回路３１０を構成することが可能であり、転送回路３１０の面積の増大を抑制できる。

なお、図１１に示す構成では、データラッチＸＤＬからセンスアンプユニットＳＡＵにデータを転送するために、インバータ回路３１１を上回る駆動力でデータラッチＸＤＬがデータバスＤＢＵＳを駆動する必要がある。言い換えると、インバータ回路３１１の駆動力がデータラッチＸＤＬの駆動力よりも弱ければよい。例えば、インバータ回路３１１を構成するトランジスタが、データラッチＸＤＬで配線を駆動する回路のトランジスタに比べて、ゲートのチャネル幅／チャネル長（Ｗ／Ｌ比）が十分に小さければよい。

データラッチＸＤＬからセンスアンプユニットＳＡＵへのデータの転送を実現する方法として、インバータ回路３１１に出力を停止する機能を有する構成を採用してもよい。具体的には、クロックトインバータ又はインバータ素子の出力にスイッチ素子が接続されている構成をインバータ回路３１１に採用してもよい。このような構成により、データラッチＸＤＬのデータバスＤＢＵＳを駆動する回路のトランジスタのＷ／Ｌ比が小さくても、データラッチＸＤＬからセンスアンプユニットＳＡＵへのデータの転送が可能である。出力を停止する機能を有するインバータ回路３１１は、例えば図１４～図１６に示す構成であってもよい。

図１４～図１６に示すインバータ回路３１１は、ＶＤＤ端子とＶＳＳ端子から電源電圧が供給され、反転バッファ３１１aとスイッチ部ＳＷを組み合わせた回路である。反転バッファ３１１aは、相補型ＭＯＳインバータにより構成されてもよい。反転バッファ３１１aの入力端子ＩＮは第１データバスＤＢＵＳ１に接続し、反転バッファ３１１aの出力端子ＯＵＴは第２データバスＤＢＵＳ２に接続する。反転バッファ３１１aは、トライステート（tri-state）型のインバータやシュミットトリガ（Schmitt trigger）型のインバータなどであってもよい。スイッチ部ＳＷがオン状態のとき、第１データバスＤＢＵＳ１から第２データバスＤＢＵＳ２にデータが伝搬する。スイッチ部ＳＷがオフ状態のとき、第１データバスＤＢＵＳ１から第２データバスＤＢＵＳ２へのデータの伝搬が停止する。

図１４に示すインバータ回路３１１は、クロクットインバータである。反転バッファ３１１aとＶＤＤ端子の間に／ＣＬＫ信号によりオンオフが制御されるスイッチ部ＳＷが接続され、反転バッファ３１１aとＶＳＳ端子の間にＣＬＫ信号によりオンオフが制御されるスイッチ部ＳＷが接続されている。図１４に示すインバータ回路３１１では、ＯＵＴ端子がＶＤＤ端子の電圧以上かつＣＬＫ信号の電圧以上になると、ＯＵＴ端子とＶＤＤ端子の間に貫通電流が流れる。

図１５に示すインバータ回路３１１は、反転バッファ３１１aの出力にスイッチ部ＳＷを接続した回路である。図１５に示すインバータ回路３１１は、ＯＵＴ端子の電圧がＶＤＤ端子の電圧以上になっていても貫通電流が発生しないメリットがある。ただし、ＯＵＴ端子にＶＤＤ端子の電圧を出力するときにｎチャネルＭＯＳトランジスタを経由するため、大きな電流を流すことが困難である。この問題を解決するためには、ＣＬＫ信号の電圧をＶＤＤ端子の電圧よりも高くすればよい。つまり、スイッチ部ＳＷを構成するトランジスタのゲート電圧を、インバータ回路３１１に電力を供給する電源電圧より高くしてもよい。

図１６に示すインバータ回路３１１は、図１５に示す回路の反転バッファ３１１aとＶＳＳ端子の間にスイッチ部ＳＷを追加した回路である。具体的には、反転バッファ３１１aとＶＳＳ端子の間にＣＬＫｂ信号をゲート入力とするｎチャネルＭＯＳトランジスタがスイッチ部ＳＷとして配置されている。このため、ＣＬＫａ信号をゲート入力とするｎチャネルＭＯＳトランジスタのスイッチ部ＳＷを、閾値電圧の低いトランジスタにすることができる。ＣＬＫa信号をゲート入力とするｎチャネルＭＯＳトランジスタの閾値電圧を低くすることにより、ＶＤＤ端子の電圧をＯＵＴ端子に出力する場合の駆動力を更に強くすることができる。ＣＬＫａ信号の電圧は、図１５に示す回路と同様にＶＤＤ端子の電圧以上にすることも可能であり、更に駆動力を強くすることができる。

ところで、図１１に示すようにデータバスＤＢＵＳを分割した場合、データラッチＸＤＬの近くに配置される第２ＳＡＵ（センスアンプユニットＳＡＵ０～ＳＡＵ３）からデータラッチＸＤＬへのデータの転送時間と比べて、第１ＳＡＵ（センスアンプユニットＳＡＵ４～ＳＡＵ７）からデータラッチＸＤＬへのデータの転送時間は長くなる。

第１ＳＡＵからのデータの転送時間を短縮するには、例えば以下のように、データバスＤＢＵＳでのデータの電圧振幅を調整する方法がある。すなわち、第１ＳＡＵ（センスアンプユニットＳＡＵ４～ＳＡＵ７）から第１データバスＤＢＵＳ１にデータを出力する時の第１データバスＤＢＵＳ１でのデータの電圧振幅を、第２ＳＡＵ（センスアンプユニットＳＡＵ０～ＳＡＵ３）から第２データバスＤＢＵＳ２にデータを出力する時の第２データバスＤＢＵＳ２でのデータの電圧振幅よりも大きくする。第１データバスＤＢＵＳ１を伝搬するデータの電圧振幅を大きくすることにより、インバータ回路３１１の反転バッファ３１１aのゲート電圧が大きくなる。その結果、反転バッファ３１１aの駆動力が強くなり、第２データバスＤＢＵＳ２でデータを伝搬するために必要な時間を短縮することができる。例えば、図１７Ａ～図１７Ｂに示すように、第１データバスＤＢＵＳ１を伝搬するデータＤ１の電圧振幅ＶＤ１を、第２データバスＤＢＵＳ２を伝搬するデータＤ２の電圧振幅ＶＤ２よりも大きくする。電圧振幅ＶＤ２は、インバータ回路３１１を駆動する電源電圧ＶＤＤＬと同等である。上記のように、第１ＳＡＵからのデータの転送時間を短縮するために、反転バッファ３１１aの入力端子の電圧振幅を、インバータ回路３１１に電力を供給する電源電圧より大きくしてもよい。

また、反転バッファ３１１aの出力を停止するためのスイッチ部ＳＷをインバータ回路３１１に設けた場合、スイッチ部ＳＷを構成するトランジスタのゲート電圧が、インバータ回路３１１に電力を供給する電源電圧と異なってもよい。例えば、スイッチ部ＳＷを構成するトランジスタのゲート電圧を、インバータ回路３１１の電源電圧より高くしてもよい。また、スイッチ部ＳＷを構成するトランジスタのゲート電圧を、反転バッファ３１１ａの入力端子の電圧振幅より大きくしてもよい。スイッチ部ＳＷをｎチャネルＭＯＳトランジスタで構成したときに、トランジスタのゲート電圧を大きくすることでスイッチ部ＳＷのオン抵抗を下げ、高速動作させることができる。また、スイッチ部ＳＷをｐチャネルＭＯＳトランジスタで構成した場合、オフ時のゲート電圧を電源電圧よりも高くすれば、閾値電圧の低いｐチャネルＭＯＳトランジスタでもオフできる。このため、スイッチ部ＳＷのオン抵抗を低減して高速動作を実現できる。このように、スイッチ部ＳＷを構成するトランジスタの閾値電圧を、反転バッファ３１１ａを構成するトランジスタの閾値電圧よりも低くしてもよい。

図１１に示す転送回路３１０を有するセンスアンプ３１によれば、センスアンプユニットＳＡＵからデータラッチＸＤＬへのデータの転送動作の高速化も実現できる。スイッチ回路３１２により、データバスＤＢＵＳは第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２に分断されている。第２グループＧ２（センスアンプユニットＳＡＵ０～ＳＡＵ３）からデータラッチＸＤＬにデータを転送する場合は、第２データバスＤＢＵＳ２の配線容量のみを充電すればよい。同様に、第１グループＧ１（センスアンプユニットＳＡＵ４～ＳＡＵ７）からデータを出力する場合も、第１データバスＤＢＵＳ１の配線容量のみを充電すればよい。データバスＤＢＵＳの途中に反転バッファ３１１ａが設けられてデータバスＤＢＵＳが分断されることにより、１回あたりのデータ転送動作において充電すべき配線のＲＣ遅延が短くなるため、動作の高速化が可能である。

例えば、データバスＤＢＵＳの延伸方向の中央付近に反転バッファ３１１ａが配置されている場合を検討する。この場合、データラッチＸＤＬの容量とデータラッチＸＤＬ上の配線容量を簡単のために無視すると第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２の配線抵抗と配線容量が同等である。このときの配線抵抗と配線容量をＲとＣとして、第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２のそれぞれの遅延時間はＲＣであり、第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２を合わせた遅延時間は２ＲＣである。一方、データバスＤＢＵＳが分断されていない場合、配線抵抗と容量は２Ｒと２Ｃであるため、遅延時間は２Ｒ×２Ｃ＝４ＲＣである。つまり、データバスＤＢＵＳに反転バッファ３１１ａを配置することにより、第１グループＧ１からのデータ転送は２倍の高速化が可能である。

第１グループＧ１と第２グループＧ２の両方からデータを転送するために必要な時間はデータバスＤＢＵＳが分断されていない場合、前記の第１グループＧ１からのデータ転送に必要な４ＲＣと第２グループＧ２からのデータ転送に要する時間の和となる。第２グループＧ２からのデータ転送に必要な時間は第２データバスＤＢＵＳ２のＲＣ積のＲＣである。よって第１グループＧ１と第２グループＧ２の両方からデータ転送を行うために必要な時間は４ＲＣ＋１ＲＣ＝５ＲＣである。このとき第１グループＧ１はデータラッチＸＤＬから最も遠いセンスアンプユニットＳＡＵ７からデータを転送し、第２グループＧ２もデータラッチＸＤＬからもっとも遠いセンスアンプユニットＳＡＵ３からデータを転送するものとした。データバスＤＢＵＳが分断されている場合、第１グループＧ１と第２グループＧ２の両方からデータを転送するために必要な時間は、第１グループＧ１からデータを転送するために要する時間２ＲＣと第２グループＧ２からデータを転送するために必要な１ＲＣの和の３ＲＣとなる。このように、データバスＤＢＵＳが分断されている場合は、データバスＤＢＵＳが分断されていない場合に対して、第１グループＧ１と第２グループＧ２の両方から１ビットずつデータを転送するときのデータ転送速度は５ＲＣ／３ＲＣ＝５／３となり、約１．６７倍の高速化が実現できる。

更に、第２グループＧ２から出力したデータを第２データバスＤＢＵＳ２を介してデータラッチＸＤＬに転送している期間は、第１データバスＤＢＵＳ１は使用されていない。このため、第２グループＧ２から第２データバスＤＢＵＳ２を介してデータをデータラッチＸＤＬに出力している期間に、第１グループＧ１から第１データバスＤＢＵＳ１にデータを出力しておくことが可能である。第２グループＧ２（センスアンプユニットＳＡＵ０～ＳＡＵ３）から第２データバスＤＢＵＳ２へのデータ転送と第１グループＧ１（センスアンプユニットＳＡＵ４～ＳＡＵ７）から第１データバスＤＢＵＳ１へのデータ転送を同時に行うことができるため、データ出力動作全体の更なる高速化を実現できる。すなわち、第１グループＧ１のセンスアンプユニットＳＡＵのうち１つがデータをデータバスＤＢＵＳへ出力するためのスイッチを導通するタイミングと、第２グループＧ２のセンスアンプユニットＳＡＵのうち１つがデータをデータバスＤＢＵＳへ出力するためのスイッチを導通するタイミングは少なくとも部分的に重なる。データバスＤＢＵＳへデータ出力するためのスイッチは、例えば図９に示すトランジスタ７４である。第１グループＧ１と第２グループＧ２から同時にデータを出力するときのデータ転送の遅延時間は、第２グループＧ２からデータを第２データバスＤＢＵＳ２を介してデータラッチＸＤＬに書き込むときの１ＲＣと、第１グループＧ１のデータが第１データバスＤＢＵＳ１に出力されている状態から第２データバスＤＢＵＳ２を介してデータラッチＸＤＬに書きこむ１ＲＣの合計の２ＲＣとなる。これによりデータバスＤＢＵＳを分断しない場合と比較し５ＲＣ／２ＲＣ＝２．５倍の高速化が実現できる。

上記のように、第１グループＧ１に含まれる第１ＳＡＵが第１データバスＤＢＵＳ１にデータを出力するタイミングと、第２グループＧ２に含まれる第２ＳＡＵが第２データバスＤＢＵＳ２にデータを出力するタイミングが重なるようにしてもよい。第１ＳＡＵのデータを出力するタイミングと第２ＳＡＵのデータを出力するタイミングが重なることにより、第２ＳＡＵからのデータの出力と第１ＳＡＵからのデータの出力を異なるタイミングで行う場合よりも、２倍の高速化を実現できる。

以下に、図１８を参照して、図１１に示す回路の動作例を説明する。以下の動作例では、第１グループＧ１に含まれるセンスアンプユニットＳＡＵと第２グループＧ２に含まれるセンスアンプユニットＳＡＵが、同時にメモリセルＭＴからデータを読み出す。

まず、図１８のステップＳ１１において、インバータ回路３１１の反転バッファ３１１ａを動作させない状態で、第１ＳＡＵおよび第２ＳＡＵから同時にデータバスＤＢＵＳにデータを出力する。すなわち、第１グループＧ１に含まれる１つのセンスアンプユニットＳＡＵから第１データバスＤＢＵＳ１にデータが出力され、第２グループＧ２に含まれる１つのセンスアンプユニットＳＡＵから第２データバスＤＢＵＳ２にデータが出力される。ここで、反転バッファ３１１ａを動作させない状態とは、例えばインバータ回路３１１のスイッチ部ＳＷがオフ状態であり、第１データバスＤＢＵＳ１から第２データバスＤＢＵＳ２へのデータの伝搬を停止した状態である。

ステップＳ１２において、第２ＳＡＵから第２データバスＤＢＵＳ２に出力されたデータをデータラッチＸＤＬで取り込む。その後、ステップＳ１３において、第２ＳＡＵから第２データバスＤＢＵＳ２へのデータの出力を停止する。

ステップＳ１４において、インバータ回路３１１の反転バッファ３１１ａを動作させる。ここで、反転バッファ３１１ａを動作させるとは、例えばインバータ回路３１１のスイッチ部ＳＷがオン状態であり、第１データバスＤＢＵＳ１から第２データバスＤＢＵＳ２へのデータの伝搬を停止していない状態である。反転バッファ３１１ａを動作させることにより、第１ＳＡＵから第１データバスＤＢＵＳ１に出力されていたデータが、転送回路３１０において反転して、第２データバスＤＢＵＳ２に伝搬する。そして、ステップＳ１５において、第１データバスＤＢＵＳ１から第２データバスＤＢＵＳ２に伝搬したデータをデータラッチＸＤＬで取り込む。

上記のように、第１グループＧ１に含まれるセンスアンプユニットＳＡＵと第２グループＧ２に含まれるセンスアンプユニットＳＡＵは、異なるタイミングでデータをデータラッチＸＤＬに転送する。

図１８では、第１ＳＡＵおよび第２ＳＡＵから同時にデータバスＤＢＵＳにデータを出力する動作例を説明した。しかし、反転バッファ３１１ａを動作させる前に第１ＳＡＵから第１データバスＤＢＵＳ１へのデータの出力が完了していれば、第１ＳＡＵからのデータの出力と第２ＳＡＵからのデータの出力が同時でなくても、動作時間に影響はない。図１９を参照して、第１ＳＡＵからデータバスＤＢＵＳへのデータの出力と、第２ＳＡＵからデータバスＤＢＵＳへのデータの出力が、同時でない場合の動作例を説明する。

図１９のステップＳ２１において、インバータ回路３１１の反転バッファ３１１ａを動作させない状態で、第２ＳＡＵからデータバスＤＢＵＳにデータを出力する。ステップＳ２２において、反転バッファ３１１ａを動作させない状態で、第１ＳＡＵからデータバスＤＢＵＳにデータを出力する。

その後、図１８を参照して説明したステップＳ１２～ステップＳ１５と同様にして、第１ＳＡＵと第２ＳＡＵからそれぞれ出力されたデータをデータラッチＸＤＬで取り込む。すなわち、第２ＳＡＵから第２データバスＤＢＵＳ２に出力されたデータをデータラッチＸＤＬで取り込んだ後、反転バッファ３１１ａを動作させる。そして、第１ＳＡＵから第１データバスＤＢＵＳ１に出力されていたデータを、転送回路３１０において反転して、データラッチＸＤＬで取り込む。

図１９を参照して説明した動作例では、第２ＳＡＵから第２データバスＤＢＵＳ２にデータ出力した後に、第１ＳＡＵから第１データバスＤＢＵＳ１にデータを出力する。このとき、第２データバスＤＢＵＳ２に出力されたデータをデータラッチＸＤＬが取り込み、かつ第２ＳＡＵから第２データバスＤＢＵＳ２へのデータの出力を停止するまでに、第１ＳＡＵから第１データバスＤＢＵＳ１にデータを出力する。

つまり、反転バッファ３１１ａを動作させる前に、第２データバスＤＢＵＳ２のデータをデータラッチＸＤＬに取り込む時間および第２ＳＡＵからのデータの出力を停止する時間が必要である。したがって、第１ＳＡＵからのデータの出力の開始時間を、第２ＳＡＵからのデータの出力動作から遅らせることもできる。このため、センスアンプユニットＳＡＵの動作に起因するピーク電流の発生するタイミングを、第１ＳＡＵからのデータの出力動作と第２ＳＡＵからのデータの出力動作とでずらすことができる。ピーク電流の発生するタイミングをずらすことにより、センスアンプユニットＳＡＵの動作により発生するノイズを抑制することができる。

図１８および図１９を参照して説明した動作例では、第１ＳＡＵから出力されたデータが、転送回路３１０において反転してから、データラッチＸＤＬに転送される。このため、第１ＳＡＵから出力するデータと第２ＳＡＵから出力するデータの正負の整合を取るために、第２ＳＡＵから出力するデータに対して、第１ＳＡＵから出力するデータを反転させてもよい。つまり、第１ＳＡＵは保持したデータを反転して出力し、第２ＳＡＵは保持したデータを反転せずに出力してもよい。例えば、図９に示したインバータ７０とインバータ７１を逆並列に構成したラッチ回路ＳＤＬからデータを出力する場合に、第２ＳＡＵではトランジスタ７３を導通させるのに対して、第１ＳＡＵではトランジスタ７２を導通させる。すなわち、第２ＳＡＵからデータＤを出力する場合に、トランジスタ７２をオフしトランジスタ７３をオンして、図２０Ａに示すようにＬＡＴ端子からデータＤを出力してもよい。そして、第１ＳＡＵからデータＤを出力する場合に、トランジスタ７２をオンしトランジスタ７３をオフして、図２０Ｂに示すようにＩＮＶ端子からデータＤを出力してもよい。

上記のように、第１ＳＡＵからデータを出力する場合と第２ＳＡＵからデータを出力する場合とで、ラッチ回路の異なる端子からデータを出力させてもよい。これにより、第１ＳＡＵから出力するデータと第２ＳＡＵから出力するデータの正負の整合を取ることができる。

或いは、データラッチＸＤＬが第１ＳＡＵから出力されたデータを取り込む際に、データラッチＸＤＬがデータを反転させて保持してもよい。例えば、データラッチＸＤＬが図９に示したラッチ回路ＳＤＬと同様の回路構成である場合に、データラッチＸＤＬは、インバータ７０とインバータ７１を逆並列に構成したラッチ回路にデータを保持する。この場合に、データラッチＸＤＬが第１ＳＡＵから出力したデータを保持する場合と第２ＳＡＵから出力したデータを保持する場合とで、トランジスタ７２とトランジスタ７３の導通状態を逆にしてもよい。すなわち、データラッチＸＤＬが第２ＳＡＵから出力したデータＤを取り込む場合に、トランジスタ７２をオフしトランジスタ７３をオンして、図２１Ａに示すようにラッチ回路のＬＡＴ端子にデータＤを入力してもよい。そして、データラッチＸＤＬが第１ＳＡＵから出力したデータＤを取り込む場合に、トランジスタ７２をオンしトランジスタ７３をオフして、図２１Ｂに示すようにＩＮＶ端子にデータＤを入力してもよい。

上記のように、第１ＳＡＵからデータを出力する場合と第２ＳＡＵからデータを出力する場合とで、データラッチＸＤＬが、データラッチＸＤＬのラッチ回路の異なる端子からデータを取り込んでもよい。これにより、第１ＳＡＵから出力するデータと第２ＳＡＵから出力するデータの正負の整合を取ることができる。

上記では、不揮発性メモリ２の読み出し動作の場合について説明した。不揮発性メモリ２の書き込み動作では、反転バッファ３１１ａを動作させない状態でスイッチ回路３１２を導通させて、センスアンプユニットＳＡＵにデータを入力すればよい。書き込み動作は読み出し動作ほどの高速動作は要求されないため、動作速度を落とすことでノイズの影響を緩和できる。

なお、図１１に示すようにデータバスＤＢＵＳが分割されていると、データラッチＸＤＬから第２データバスＤＢＵＳ２を介して第２ＳＡＵにデータを入力している期間に、第１ＳＡＵから第１データバスＤＢＵＳ１にデータを出力することも可能である。このように第１ＳＡＵと第２ＳＡＵが同時に動作することで、センスアンプユニットＳＡＵへのデータの入力とセンスアンプユニットＳＡＵからのデータの出力を含む一連の動作を高速化できる。

また、データバスＤＢＵＳを第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２に分割することにより、第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２が連続する場合よりも第２データバスＤＢＵＳ２の配線容量は小さい。このため、第１データバスＤＢＵＳ１でのデータの転送と比較して、第２データバスＤＢＵＳ２でのデータの転送は高速動作が可能である。この特徴を生かすため、第２ＳＡＵのみからデータを出力する動作（第１の読み出し動作）と、第１ＳＡＵのみからデータを出力する動作（第２の読み出し動作）と、第１ＳＡＵおよび第２ＳＡＵからデータを出力する動作（第３の読み出し動作）を設定してもよい。そして、用途に応じて、第１～第３の読み出し動作を使い分けてもよい。例えば、高速に読み出す必要のあるデータを第２ＳＡＵに対応するメモリセルに記憶し、高速な読み出しの必要がないデータを第１ＳＡＵに対応するメモリセルに記憶してもよい。また、読み出し動作が第１ＳＡＵのみの場合、第２ＳＡＵのみの場合、第１ＳＡＵおよび第２ＳＡＵの場合の３つの場合を想定して、用途に応じて２つの動作を選択することも可能である。

第１～第３の読み出し動作を外部コマンドで区別して不揮発性メモリ２に命令することにより、外部コマンドの数を削減することもできる。例えば、第２ＳＡＵのみからデータを出力する第１の読み出し動作を命令する外部コマンドを高速の読み出しコマンドとして使用する。そして、第１ＳＡＵのみからデータを出力する第２の読み出し動作を命令する外部コマンドを低速の読み出しコマンドとして使用する。このように、第１ＳＡＵにメモリセルからデータを読み出させる命令と、第２ＳＡＵにメモリセルからデータを読み出させる命令が異なってもよい。

或いは、第１の読み出し動作と第２の読み出し動作のみをサポートする不揮発性メモリ２においては、外部コマンドではなくアドレスにより第１の読み出し動作と第２の読み出し動作を区別してもよい。例えば、第２ＳＡＵに接続するビット線ＢＬに関連付けられた特定のアドレスに対する読み出し命令により、高速な読み出し動作を実行してもよい。すなわち、メモリセルからデータを読み出す動作において、相対的に高速な読み出し動作の場合に、第２ＳＡＵに接続するにビット線ＢＬに関連付けられたメモリセルに対応するアドレスを読み出し命令で指定する。そして、相対的に低速な読み出し動作の場合に、第１ＳＡＵに接続するビット線ＢＬに関連付けられたメモリセルに対応するアドレスを読み出し命令で指定する。

例えば、不揮発性メモリ２が、全体で同時動作するセンスアンプユニットＳＡＵの個数が１６ｋＢに対応する構成とする。この場合、第１ＳＡＵの個数と第２ＳＡＵの個数が均等であるようにデータバスＤＢＵＳを第１データバスＤＢＵＳ１と第２データバスＤＢＵＳ２に分割すると、第１ＳＡＵと第２ＳＡＵのそれぞれの個数は８ｋＢに対応する。このため、第１の読み出し動作又は第２の読み出し動作に対応する８ｋＢのデータのみの読み出し動作と、第３の読み出し動作に対応する１６ｋＢのデータの読み出し動作を、用途に応じて実行してもよい。

ところで、一般的なＮＡＮＤフラッシュメモリの構成では、センスアンプユニットＳＡＵはビット線ＢＬと１対１で接続される。また、すべてのビット線ＢＬからデータが同時に読み出される。このような構成においては、第１ＳＡＵに接続するビット線ＢＬと第２ＳＡＵに接続するビット線ＢＬを交互に配置することにより、以下のようにして動作の高速化を実現できる。

例えば、読み出し対象のビット線ＢＬとして第１ＳＡＵに接続するビット線ＢＬのみにデータが伝搬する時は、第２ＳＡＵに接続するビット線ＢＬの電圧を一定の電圧に固定する。第２ＳＡＵに接続するビット線ＢＬの電圧を一定の電圧に固定すると、第１ＳＡＵに接続するビット線ＢＬの両隣に、電圧が固定されたビット線ＢＬが存在することになる。電圧が固定されたビット線ＢＬはシールド線として機能するため、第１ＳＡＵに接続するビット線ＢＬの受けるノイズを軽減する。一方、読み出し対象のビット線ＢＬとして第２ＳＡＵに接続するビット線ＢＬのみにデータが伝搬する時は、第２ＳＡＵに接続するビット線ＢＬの両隣に配置された第１ＳＡＵに接続するビット線ＢＬの電圧を、一定の電圧に固定する。これにより、第２ＳＡＵに接続するビット線ＢＬの受けるノイズを軽減する。

なお、一定の電圧に固定するビット線ＢＬの電圧は、例えばＮＡＮＤストリングＮＳのソース電圧にしてもよい。ビット線ＢＬの電圧をＮＡＮＤストリングＮＳのソース電圧に固定すると、ＮＡＮＤストリングＮＳに電流が流れない。しかし、一定の電圧に固定する接続するビット線ＢＬの電圧が他の電圧でも構わない。

読み出し対象のビット線ＢＬは読み出し動作中に電圧が変化するため、読み出し対象のビット線ＢＬに近接するビット線ＢＬでのデータの転送に影響する。しかし、読み出し対象のビット線ＢＬに近接するビット線ＢＬの電圧を固定することにより、読み出し対象のビット線ＢＬに近接するビット線ＢＬは、読み出し対象のビット線ＢＬの電圧の変化の影響を受けない。このため、第１ＳＡＵに接続するビット線ＢＬと第２ＳＡＵに接続するビット線ＢＬを交互に配置することにより、高速動作が可能となる。

図２２に、第１ＳＡＵに接続するビット線ＢＬと第２ＳＡＵに接続するビット線ＢＬを交互に配置した例を示す。図２２では、センスアンプユニットＳＡＵ４～ＳＡＵ７が第１ＳＡＵであり、センスアンプユニットＳＡＵ０～ＳＡＵ３が第２ＳＡＵである。また、センスアンプユニットＳＡＵ１２～ＳＡＵ１５が第１ＳＡＵであり、センスアンプユニットＳＡＵ８～ＳＡＵ１１が第２ＳＡＵである。第１ＳＡＵに接続するビット線ＢＬの両側に、第２ＳＡＵに接続するビット線ＢＬが配置されている。そして、第２ＳＡＵに接続するビット線ＢＬの両側に、第１ＳＡＵに接続するビット線ＢＬが配置されている。

（その他の実施形態）
以上の説明では、不揮発性メモリ２がＮＡＮＤフラッシュメモリである場合を説明したが、不揮発性メモリ２が他の型式のメモリデバイスであってもよい。また、本発明の実施形態は不揮発性メモリ以外の半導体メモリ装置であってもよい。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリコントローラ
２…不揮発性メモリ
２１…メモリセルアレイ
３１…センスアンプ
３１Ａ…センスアンプモジュール
３１Ｂ…データレジスタ
３１Ｃ…データマルチプレクサ
３１０…転送回路
３１１…インバータ回路
３１２…スイッチ回路
ＢＬ０、・・・、ＢＬｍ…ビット線
ＤＢＵＳ…データバス
ＤＢＵＳ１…第１データバス
ＤＢＵＳ２…第２データバス
ＳＡＵ０、・・・、ＳＡＵｍ…センスアンプユニット

Claims (18)

1. 半導体メモリ装置において、ワード線およびビット線に関連付けられた複数のメモリセルとデータを送受信する半導体集積回路であって、
   それぞれが前記ビット線のいずれかに接続し、かつ第１グループと第２グループのいずれかに含まれる複数のセンスアンプユニットと、
   前記第１グループに含まれる前記センスアンプユニットのそれぞれに接続する第１データバスと、
   前記第２グループに含まれる前記センスアンプユニットのそれぞれに接続する第２データバスと、
   前記第１データバスの一端と前記第２データバスの一端の間に接続され、前記第１データバスと前記第２データバスの間での前記データの転送を双方向について制御する転送回路と、
   前記第２データバスの他端に接続し、前記データを保持するデータラッチと
   を備える半導体集積回路。
2. 前記転送回路が、
   前記第１データバスの前記一端に入力端子が接続し、前記第２データバスの前記一端に出力端子が接続し、前記第１データバスを伝搬する前記データの反転信号を前記第２データバスに出力するインバータ回路と、
   前記第１データバスの前記一端と前記第２データバスの前記一端の間に前記インバータ回路と並列に接続され、前記第２データバスから前記第１データバスに向けての前記データの転送を制御するスイッチ回路と
   を備える、請求項１に記載の半導体集積回路。
3. 前記インバータ回路が、
   前記第１データバスの前記一端に入力端子が接続し、前記第２データバスの前記一端に出力端子が接続する反転バッファと、
   前記反転バッファによる前記第１データバスから前記第２データバスへの前記データの伝搬を停止するスイッチ部を有する、請求項２に記載の半導体集積回路。
4. 前記スイッチ部がＭＯＳトランジスにより構成され、
   前記スイッチ部を構成するＭＯＳトランジスタのゲート電圧が、前記インバータ回路に電力を供給する電源電圧よりも高い、
   請求項３に記載の半導体集積回路。
5. 前記反転バッファが相補型ＭＯＳインバータを用いて構成され、
   前記反転バッファの入力端子の電圧振幅が、前記インバータ回路に電力を供給する電源電圧よりも大きい、
   請求項３に記載の半導体集積回路。
6. 前記反転バッファが相補型ＭＯＳインバータを用いて構成され、
   前記スイッチ部を構成するＭＯＳトランジスタのゲート電圧が、前記反転バッファの入力端子の電圧振幅よりも大きい、
   請求項３に記載の半導体集積回路。
7. 前記スイッチ部を構成するＭＯＳトランジスタの閾値電圧が、前記反転バッファを構成するＭＯＳトランジスタの閾値電圧よりも低い、
   請求項３に記載の半導体集積回路。
8. 前記第１データバスを伝搬する前記データの電圧振幅が、前記第２データバスを伝搬する前記データの電圧振幅よりも大きい、請求項１乃至７のいずれか１項に記載の半導体集積回路。
9. 前記第１グループに含まれる前記センスアンプユニットと前記第２グループに含まれる前記センスアンプユニットが同時に前記メモリセルから前記データを読み出し、
   前記第１グループに含まれる前記センスアンプユニットと前記第２グループに含まれる前記センスアンプユニットが、異なるタイミングで前記データを前記データラッチに転送する、
   請求項１乃至８のいずれか１項に記載の半導体集積回路。
10. 前記第１グループに含まれる前記センスアンプユニットが前記第１データバスに前記データを出力するタイミングと、前記第２グループに含まれる前記センスアンプユニットが前記第２データバスに前記データを出力するタイミングが重なる期間を有する、請求項９項に記載の半導体集積回路。
11. 前記第２グループに含まれる前記センスアンプユニットから前記第２データバスに前記データを出力した後であって、前記第２データバスに出力された前記データを前記データラッチが取り込み、かつ前記第２グループに含まれる前記センスアンプユニットから前記第２データバスへの前記データの出力を停止するまでに、前記第１グループに含まれる前記センスアンプユニットから前記第１データバスに前記データを出力する、請求項９に記載の半導体集積回路。
12. 前記第１グループに含まれる前記センスアンプユニットは保持した前記データを反転して出力し、
    前記第２グループに含まれる前記センスアンプユニットは保持した前記データを反転せずに出力する、
    請求項１乃至１１のいずれか１項に記載の半導体集積回路。
13. 前記第１グループに含まれる前記センスアンプユニットと前記第２グループに含まれる前記センスアンプユニットが、同一の構成のラッチ回路を有し、
    前記第１グループに含まれる前記センスアンプユニットが前記データを出力する端子と、前記第２グループに含まれる前記センスアンプユニットが前記データを出力する端子は、前記ラッチ回路の異なる端子である、請求項１乃至１２のいずれか１項に記載の半導体集積回路。
14. 前記データラッチが前記データを保持するラッチ回路を有し、
    前記第１グループに含まれる前記センスアンプユニットから出力した前記データを保持する場合と、前記第２グループに含まれる前記センスアンプユニットから出力した前記データを保持する場合とで、前記ラッチ回路の異なる端子から前記データを取り込む、請求項１乃至１１のいずれか１項に記載の半導体集積回路。
15. 前記データラッチから前記第２データバスを介して前記第２グループに含まれる前記センスアンプユニットに前記データを入力している期間に、前記第１グループに含まれる前記センスアンプユニットから前記第１データバスに前記データを出力する、請求項１乃至１４のいずれか１項に記載の半導体集積回路。
16. 前記第１グループに含まれる前記センスアンプユニットに前記メモリセルから前記データを読み出させる命令と、前記第２グループに含まれる前記センスアンプユニットに前記メモリセルから前記データを読み出させる命令が異なる、請求項１乃至１５のいずれか１項に記載の半導体集積回路。
17. 前記メモリセルから前記データを読み出す動作において、
    相対的に高速な読み出し動作の場合に、前記第２グループに含まれる前記センスアンプユニットに接続する前記ビット線に関連付けられた前記メモリセルに対応するアドレスを読み出し命令で指定し、
    相対的に低速な読み出し動作の場合に、前記第１グループに含まれる前記センスアンプユニットに接続する前記ビット線に関連付けられた前記メモリセルに対応するアドレスを読み出し命令で指定する、
    請求項１乃至１６のいずれか１項に記載の半導体集積回路。
18. 前記第１グループに含まれる前記センスアンプユニットに接続する前記ビット線と、前記第２グループに含まれる前記センスアンプユニットに接続する前記ビット線が、交互に配置されている、請求項１乃至１６のいずれか１項に記載の半導体集積回路。

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