JP2020145372A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高速動作を可能にする半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置１は、第１メモリセルと、前記第１メモリセルに接続され、金属配線層Ｌ１中で第１方向Ｄ１に延びる配線ＢＬＩ＜１＞と、前記配線ＢＬＩ＜１＞に接続されるセンスアンプユニットＳＡＵ＜１＞と、前記センスアンプユニットＳＡＵ＜１＞に接続され、前記金属配線層Ｌ１中で前記第１方向に延びる配線ｒＢＬＩ＜１＞と、前記配線ｒＢＬＩ＜１＞に接続されるラッチ回路ＸＤＬ＜１＞とを備え、前記配線ＢＬＩ＜１＞のうち前記第１方向に向く側の端面は、前記配線ｒＢＬＩ＜１＞のうち前記第１方向と反対方向に向く側の端面と対向する。【選択図】図１１

Description

実施形態は、半導体記憶装置に関する。
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
特開２０１７−１４２８７４号公報
高速動作を可能にする半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１メモリセルと、前記第１メモリセルに接続され、第１配線層中で第１方向に延びる第１配線と、前記第１配線に接続される第１センスアンプと、前記第１センスアンプに接続され、前記第１配線層中で前記第１方向に延びる第２配線と、前記第２配線に接続される第１ラッチ回路とを含み、前記第１配線のうち前記第１方向に向く側の端面は、前記第２配線のうち前記第１方向と反対方向に向く側の端面と対向する。
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置中のメモリセルアレイの断面構造の一部の一例を示す図。 第１実施形態に係る半導体記憶装置中のセンスアンプモジュールおよびデータレジスタの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中のセンスアンプモジュールの回路構成の一部の一例を示す図。 第１実施形態の比較例に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとの間の接続関係の一例を示す図。 第１実施形態に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとの間の接続関係の一例を示す図。 第１実施形態に係る半導体記憶装置の断面構造の一例を示す図。 第１実施形態の比較例に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵおよびバスｃＤＢＵＳのレイアウトの一例を示す図。 第１実施形態に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵおよびバスＤＢＵＳのレイアウトの一例を示す図。 第１実施形態に係る半導体記憶装置における各金属配線層中の配線の幅を比較するための図。 第１実施形態に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵおよびバスＤＢＵＳのレイアウトの他の例を示す図。 第１実施形態に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵおよびバスＤＢＵＳのレイアウトの他の例を示す図。 第１実施形態に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵおよびバスＤＢＵＳのレイアウトの他の例を示す図。 第１実施形態の比較例に係る半導体記憶装置中のバスｃＤＢＵＳおよび複数のラッチ回路ＸＤＬのレイアウトの一例を示す図。 第１実施形態に係る半導体記憶装置中のバスＤＢＵＳおよび複数のラッチ回路ＸＤＬのレイアウトの一例を示す図。 第１実施形態に係る半導体記憶装置中のラッチ回路ＳＤＬとラッチ回路ＸＤＬとの間のデータ転送動作に関連する回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置中のラッチ回路ＸＤＬからラッチ回路ＳＤＬへのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。 第１実施形態に係る半導体記憶装置中のラッチ回路ＳＤＬからラッチ回路ＸＤＬへのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャート。 第１実施形態の比較例に係る半導体記憶装置中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図。 第１実施形態に係る半導体記憶装置中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図。 第１実施形態の第１変形例に係る半導体記憶装置中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図。 第１実施形態の第２変形例に係る半導体記憶装置中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図。 第１実施形態の第３変形例に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵおよびバスＤＢＵＳのレイアウトの一例を示す図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能および構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字、および参照符号を構成する数字の後の文字は、同じ文字および数字を含んだ参照符号によって参照され、かつ同様の構成を有する要素同士を区別するために用いられている。同じ文字および数字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字および数字のみを含んだ参照符号により参照される。
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム４の構成の一例を示すブロック図である。
図１に示されるように、メモリシステム４は、半導体記憶装置１およびメモリコントローラ３を含み、ホスト装置５により制御される。メモリシステム４は、例えば、ＳＳＤ（solid state drive）またはＳＤＴＭカード等である。
半導体記憶装置１は、メモリコントローラ３により制御される。メモリコントローラ３は、ホスト装置５から命令を受け取り、当該受け取った命令に基づいて半導体記憶装置１を制御する。
メモリコントローラ３は、ホストインタフェースユニット３１、ＣＰＵ（central processing unit）３２、ＲＡＭ（random access memory）３３、ＲＯＭ（read only memory）３４、およびメモリインタフェースユニット３５を含む。メモリコントローラ３は、例えばＳｏＣ（System-on-a-chip）として構成される。
ＲＯＭ３４はファームウェア（プログラム）を格納する。ＲＡＭ３３は、当該ファームウェアを保持可能であり、ＣＰＵ３２の作業領域として使用される。ＲＡＭ３３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ３４に格納されていてＲＡＭ３３上にロードされたファームウェアがＣＰＵ３２により実行されることにより、メモリコントローラ３は、後述する読み出し動作および書き込み動作等を含む種々の動作、ならびに、ホストインタフェースユニット３１およびメモリインタフェースユニット３５の機能の一部を実行する。
ホストインタフェースユニット３１は、バスを介してホスト装置５に接続され、メモリコントローラ３とホスト装置５との間の通信を司る。メモリインタフェースユニット３５は、半導体記憶装置１に接続され、メモリコントローラ３と半導体記憶装置１との間の通信を司る。
（２）半導体記憶装置の構成
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。なお、図２では、各ブロック間の接続の一部を矢印線で図示しているが、ブロック間の接続は図示されているものに限定されない。
図２に示されるように、半導体記憶装置１は、メモリセルアレイ１１、センスアンプモジュール１２、データレジスタ１３、カラムデコーダ１４、ロウデコーダ１５、入出力回路１６、ステータスレジスタ１７、アドレスレジスタ１８、コマンドレジスタ１９、ロジック制御回路２０、シーケンサ２１、レディ／ビジー制御回路２２、および電圧生成回路２３を含む。
メモリセルアレイ１１は、複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、・・・、ＢＬＫ（Ｌ−１））（Ｌは２以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位となる。半導体記憶装置１では、書き込みデータＷＤがメモリセルアレイ１１に記憶される書き込み動作、読み出しデータＲＤがメモリセルアレイ１１から読み出される読み出し動作等の、各種動作が実行される。
入出力回路１６は、メモリコントローラ３との信号ＤＱの入出力を制御する。信号ＤＱは、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、および、ステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホスト装置５からの命令を実行するための命令を含む。データＤＡＴは、書き込みデータＷＤまたは読み出しデータＲＤを含む。アドレス情報ＡＤＤは、例えば、ロウアドレスＲＡおよびカラムアドレスＣＡを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作における半導体記憶装置１のステータスに関する情報を含む。
より具体的には、入出力回路１６は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ３から、書き込みデータＷＤ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＷＤをデータレジスタ１３に転送し、受信したアドレス情報ＡＤＤをアドレスレジスタ１８に転送し、受信したコマンドＣＭＤをコマンドレジスタ１９に転送する。一方、出力回路は、ステータスレジスタ１７からステータス情報ＳＴＳを受け取り、データレジスタ１３から読み出しデータＲＤを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＲＤを、メモリコントローラ３に送信する。ここで、入出力回路１６とデータレジスタ１３は、データバスを介して接続される。データバスは、例えば、信号ＤＱ０〜ＤＱ７に対応する８本のデータ線ＩＯ０〜ＩＯ７を含む。なお、データ線ＩＯの本数は、８本に限定されるものではなく、例えば１６本または３２本であってもよく、任意に設定可能である。
ステータスレジスタ１７は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ２１の指示に基づいて入出力回路１６に転送する。
アドレスレジスタ１８は、入出力回路１６から転送されるアドレス情報ＡＤＤを保持する。アドレスレジスタ１８は、アドレス情報ＡＤＤ中のカラムアドレスＣＡをカラムデコーダ１４に転送し、アドレス情報ＡＤＤ中のロウアドレスＲＡをロウデコーダ１５に転送する。
コマンドレジスタ１９は、入出力回路１６から転送されるコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ２１に転送する。
ロジック制御回路２０は、メモリコントローラ３から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２０は、受信される信号に基づいて、入出力回路１６およびシーケンサ２１を制御する。
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブルにするために使用される信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱ０〜ＤＱ７がコマンドＣＭＤであることを入出力回路１６に通知するために使用される信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱ０〜ＤＱ７がアドレス情報ＡＤＤであることを入出力回路１６に通知するために使用される信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えば信号ＤＱ０〜ＤＱ７の入力および出力を入出力回路１６に対して命令するために使用される信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するために使用される信号である。
シーケンサ２１は、コマンドレジスタ１９に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２１は、センスアンプモジュール１２、データレジスタ１３、カラムデコーダ１４、ロウデコーダ１５、および電圧生成回路２３等を制御して、書き込み動作および読み出し動作等を実行する。
レディ／ビジー制御回路２２は、シーケンサ２１による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ３に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラからの命令を受け付けるレディ状態にあるか、あるいは命令を受け付けないビジー状態にあるかを通知するために使用される信号である。
電圧生成回路２３は、シーケンサ２１による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧を、メモリセルアレイ１１、センスアンプモジュール１２、およびロウデコーダ１５等に供給する。例えば、電圧生成回路２３は、読み出しおよび書き込み等の動作でワード線ＷＬに印加する各種電圧を、ロウデコーダ１５に供給する。
センスアンプモジュール１２は、メモリセルアレイ１１から読み出されたデータをセンスして読み出しデータＲＤを生成し、生成した読み出しデータＲＤをデータレジスタ１３に転送する。また、センスアンプモジュール１２は、データレジスタ１３から書き込みデータＷＤを受け取り、受け取った書き込みデータＷＤをメモリセルアレイ１１に転送する。
データレジスタ１３は、複数のラッチ回路を含む。ラッチ回路は、書き込みデータＷＤおよび読み出しデータＲＤを保持する。データレジスタ１３は、入出力回路１６から受け取った書き込みデータＷＤを一時的に保持し、センスアンプモジュール１２に転送する。データレジスタ１３は、センスアンプモジュール１２から受け取った読み出しデータＲＤを一時的に保持し、入出力回路１６に転送する。
カラムデコーダ１４は、アドレスレジスタ１８から受け取ったカラムアドレスＣＡを、例えば書き込み動作または読み出し動作の際にデコードする。カラムデコーダ１４は、当該デコードの結果に基づいて、データレジスタ１３中のラッチ回路を選択する。
ロウデコーダ１５は、アドレスレジスタ１８からロウアドレスＲＡを受け取り、受け取ったロウアドレスＲＡをデコードする。ロウデコーダ１５は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択し、さらに、ストリングユニットＳＵを選択する。ロウデコーダ１５は、当該選択したブロックＢＬＫに、電圧生成回路２３から供給される電圧を転送可能である。
（３）ＮＡＮＤ型フラッシュメモリのメモリセルアレイ
図３は、図２に示したメモリセルアレイ１１の回路構成の一例として、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成の一例を示す図である。例えば、メモリセルアレイ１１に含まれる複数のブロックＢＬＫの各々は、図３に示される回路構成を有する。
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは各々、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）のうち或るビット線ＢＬに対応付けられ、例えばメモリセルトランジスタＭＴ０〜ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２は各々、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。
複数のＮＡＮＤストリングＮＳの各々において、選択トランジスタＳＴ１のドレインが上記対応するビット線ＢＬに接続される。選択トランジスタＳＴ１のソースと、選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０〜ＭＴ７が直列接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートが各々、ワード線ＷＬ０〜ＷＬ７のうち対応するワード線ＷＬに共通して接続される。ストリングユニットＳＵ０〜ＳＵ３の各々に含まれる複数のＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のゲート（制御ゲート）は各々、各ストリングユニットＳＵに対応するセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通して接続される。同一のブロックＢＬＫに含まれる複数のＮＡＮＤストリングＮＳの間では、各ＮＡＮＤストリングＮＳに含まれる選択トランジスタＳＴ２のゲートは各々、セレクトゲート線ＳＧＳに共通して接続される。
各ビット線ＢＬは、複数のストリングユニットＳＵ間で対応するＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに共通して接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続される複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴの各々が１ビットデータを保持する場合、当該セルユニットＣＵの記憶容量に相当するデータのことを、例えば「１ページデータ」と呼ぶ。
以上でメモリセルアレイ１１の回路構成について説明したが、メモリセルアレイ１１の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数は各々、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。
図４は、第１実施形態に係る半導体記憶装置１中のメモリセルアレイ１１の断面構造の一部の一例を示す断面図である。なお、図４の例では、層間絶縁体が省略されている。
メモリセルアレイ１１の構造の一部を、導電体４１、４２、および４９、メモリピラー４３、ならびにコンタクトプラグ４８が構成する。
半導体記憶装置１は、半導体基板４０を含む。ここで、半導体基板４０の面に平行な例えば互いに直交する２方向を第１方向Ｄ１および第２方向Ｄ２として定義し、半導体基板４０の面に例えば直交しメモリセルアレイ１１が形成される方向を第３方向Ｄ３として定義する。また、以下の説明では、第３方向Ｄ３の方向を上方とし、第３方向Ｄ３と反対方向を下方として説明を行うが、この表記は便宜的なものに過ぎず、例えば重力の方向とは無関係である。
半導体基板４０の上方に、絶縁体を介して導電体４１が設けられる。導電体４１は、ソース線ＳＬとして機能する。導電体４１の上方に、１０層の導電体４２が、各導電体間に絶縁体を介して順次積層される。１０層の導電体４２は、セレクトゲート線ＳＧＳ、ワード線ＷＬ０〜ＷＬ７、およびセレクトゲート線ＳＧＤとして機能する。
１０層の導電体４２中にメモリピラー４３が設けられる。メモリピラー４３は、例えばＤ３方向に延びる。メモリピラー４３では、ピラー状の半導体４４の側面に、トンネル絶縁層４５、電荷蓄積層４６、およびブロック絶縁層４７が順次設けられる。半導体４４は、下端において導電体４１に達する。メモリピラー４３のうち１つの導電体４２と交わる部分が、１つのメモリセルトランジスタＭＴ、１つの選択トランジスタＳＴ１、または１つの選択トランジスタＳＴ２として機能する。半導体４４が、ＮＡＮＤストリングＮＳの電流経路として機能し、各メモリセルトランジスタＭＴのチャネルが形成される領域となる。半導体４４の上端は、コンタクトプラグ４８を介して、導電体４９に接続される。導電体４９は、第１方向Ｄ１に延び、ビット線ＢＬとして機能する。また、導電体４１上には、導電体ＬＩが設けられる。導電体ＬＩは、第２方向Ｄ２に延び、ソース線コンタクトとして機能する。導電体ＬＩは、第２方向Ｄ２に沿って例えばライン形状を有する。２つの導電体ＬＩの間に、例えば、１つのストリングユニットＳＵが配置される。
（４）センスアンプおよびデータレジスタ
図５は、第１実施形態に係る半導体記憶装置１中のセンスアンプモジュール１２およびデータレジスタ１３の構成の一例を示すブロック図である。
図５に示されるように、センスアンプモジュール１２は複数のセンスアンプユニットＳＡＵを含み、データレジスタ１３は複数のラッチ回路ＸＤＬを含む。
センスアンプモジュール１２において、センスアンプユニットＳＡＵが、例えばビット線ＢＬ毎に設けられる。例えば、１６個のビット線ＢＬの組み合わせ毎に、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞が設けられる。各センスアンプユニットＳＡＵは、対応するビット線ＢＬに読み出されたデータをセンスし、また対応するビット線ＢＬに書き込みデータを転送する。
データレジスタ１３において、ラッチ回路ＸＤＬが、センスアンプユニットＳＡＵ毎に設けられる。例えば、上述した１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞毎に、当該センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々に１対１で対応する１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞が設けられる。なお、図５では、１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞は、ラッチ回路ＸＤＬ＜１５：０＞として示されている。各ラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵに接続される。各ラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵを介して１つのビット線ＢＬと対応付けられており、対応するビット線ＢＬに関連するデータを一時的に保持する。また、１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞の各々は、上述した複数のデータ線ＩＯのうちの対応するデータ線ＩＯに接続される。ラッチ回路ＸＤＬは、対応するセンスアンプユニットＳＡＵへの接続とデータ線ＩＯとを介して、当該センスアンプユニットＳＡＵと入出力回路１６との間でのデータの送受信を可能にする。すなわち、例えばメモリコントローラ３等から受信したデータは、先ずデータ線ＩＯを介してデータレジスタ１３中のラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＸＤＬとセンスアンプユニットＳＡＵとの間の接続を介して、センスアンプモジュール１２中のセンスアンプユニットＳＡＵに転送される。逆もまた同じであり、センスアンプユニットＳＡＵ中のデータは、ラッチ回路ＸＤＬに転送されて保持され、データ線ＩＯを介して入出力回路１６に転送された後に半導体記憶装置１の外部に出力される。
図６は、第１実施形態に係る半導体記憶装置１中のセンスアンプモジュール１２の回路構成の一部の一例を示す図である。以下では、センスアンプモジュール１２中の或るセンスアンプユニットＳＡＵの回路構成について詳細に説明する。
図６に示すように、センスアンプモジュール１２では、センスアンプユニットＳＡＵ毎に高耐圧ｎチャネルＭＯＳトランジスタ１２ａが設けられる。１つのセンスアンプユニットＳＡＵは、センスアンプ回路ＳＡＣ、３つのラッチ回路ＳＤＬ、ＵＤＬ、およびＬＤＬ、プリチャージ回路１２１、ならびにバススイッチ１２２を含む。なお、センスアンプユニットＳＡＵに含まれるラッチ回路の数は、３つに限定されるものではなく、任意の個数に設計することが可能である。例えば、センスアンプユニットＳＡＵに含まれるラッチ回路の数は、各メモリセルトランジスタＭＴが保持するデータのビット数に基づいて設計される。
トランジスタ１２ａの第１端子は、センスアンプモジュール１２中の配線ＢＬＩに接続され、トランジスタ１２ａの第２端子は、対応するビット線ＢＬに接続される。トランジスタ１２ａのゲートには制御信号ＢＬＳが印加される。制御信号ＢＬＳは、例えばシーケンサ２１により生成される。
センスアンプユニットＳＡＵでは、センスアンプ回路ＳＡＣ、３つのラッチ回路ＳＤＬ、ＵＤＬ、およびＬＤＬ、ならびにプリチャージ回路１２１が、バスＬＢＵＳを介して接続される。
センスアンプ回路ＳＡＣは、上記対応するビット線ＢＬに読み出されたデータをセンスし、また、上記対応するビット線ＢＬに書き込みデータに応じて電圧を印加する。すなわち、センスアンプ回路ＳＡＣは、ビット線ＢＬを直接的に制御するモジュールである。
センスアンプ回路ＳＡＣは、ｎチャネルＭＯＳトランジスタ１２ｂ〜１２ｊ、ｐチャネルＭＯＳトランジスタ１２ｋ、およびキャパシタ素子１２ｌを含む。
トランジスタ１２ｂの第１端子は配線ＢＬＩに接続され、トランジスタ１２ｂの第２端子はノードＳＣＯＭに接続される。トランジスタ１２ｂのゲートには制御信号ＢＬＣが印加される。トランジスタ１２ｂにより、上記対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプすることが可能となる。
トランジスタ１２ｃの第１端子は配線ＢＬＩに接続され、トランジスタ１２ｃの第２端子には電圧ＶＬＳＡが印加される。トランジスタ１２ｃのゲートには制御信号ＮＬＯが印加される。トランジスタ１２ｄの第１端子はノードＳＣＯＭに接続され、トランジスタ１２ｄの第２端子はトランジスタ１２ｋの第１端子に接続される。トランジスタ１２ｄのゲートには制御信号ＢＬＸが印加される。トランジスタ１２ｋの第２端子には電源電圧ＶＨＳＡが印加され、トランジスタ１２ｋのゲートは後述のノードＩＮＶ＿Ｓに接続される。トランジスタ１２ｅの第１端子はノードＳＣＯＭに接続され、トランジスタ１２ｅの第２端子はノードＳＥＮに接続される。トランジスタ１２ｅのゲートには制御信号ＸＸＬが印加される。キャパシタ素子１２ｌの第１電極はノードＳＥＮに接続され、キャパシタ素子１２ｌの第２電極にはクロック信号ＣＬＫが入力される。トランジスタ１２ｆの第１端子にはクロック信号ＣＬＫが入力され、トランジスタ１２ｆの第２端子はトランジスタ１２ｇの第１端子に接続される。トランジスタ１２ｆのゲートはノードＳＥＮに接続される。トランジスタ１２ｇの第２端子はバスＬＢＵＳに接続され、トランジスタ１２ｇのゲートには制御信号ＳＴＢが印加される。
トランジスタ１２ｈの第１端子はノードＳＥＮに接続され、トランジスタ１２ｈの第２端子はバスＬＢＵＳに接続される。トランジスタ１２ｈのゲートには制御信号ＢＬＱが印加される。トランジスタ１２ｉの第１端子はノードＳＥＮに接続され、トランジスタ１２ｉの第２端子はトランジスタ１２ｊの第１端子に接続される。トランジスタ１２ｉのゲートには制御信号ＬＳＬが印加される。トランジスタ１２ｊの第２端子は接地され、トランジスタ１２ｊのゲートはバスＬＢＵＳに接続される。
以上で説明した制御信号ＢＬＣ、ＮＬＯ、ＢＬＸ、ＸＸＬ、ＳＴＢ、ＢＬＱ、およびＬＳＬは、例えばシーケンサ２１により生成される。
ラッチ回路ＳＤＬ、ＵＤＬ、およびＬＤＬは、データを一時的に保持する。データの書き込み時には、この３つのラッチ回路のうち例えばラッチ回路ＳＤＬの保持データに応じて、センスアンプ回路ＳＡＣはビット線ＢＬを制御する。その他のラッチ回路ＵＤＬおよびＬＤＬは、個々のメモリセルトランジスタが２ビット以上のデータを保持する多値動作等を行うために使用される。
ラッチ回路ＳＤＬは、例えばインバータ１２ｍおよび１２ｎ、ならびに、ｎチャネルＭＯＳトランジスタ１２ｏおよび１２ｐを含む。インバータ１２ｍの入力端子はノードＬＡＴ＿Ｓに接続され、インバータ１２ｍの出力端子はノードＩＮＶ＿Ｓに接続される。インバータ１２ｎの入力端子はノードＩＮＶ＿Ｓに接続され、インバータ１２ｎの出力端子はノードＬＡＴ＿Ｓに接続される。トランジスタ１２ｏの第１端子はノードＩＮＶ＿Ｓに接続され、トランジスタ１２ｏの第２端子はバスＬＢＵＳに接続される。トランジスタ１２ｏのゲートには制御信号ＳＴＩが印加される。トランジスタ１２ｐの第１端子はノードＬＡＴ＿Ｓに接続され、トランジスタ１２ｐの第２端子はバスＬＢＵＳに接続される。トランジスタ１２ｐのゲートには制御信号ＳＴＬが印加される。例えば、ノードＬＡＴ＿ＳおよびＩＮＶ＿Ｓは、ラッチ回路ＳＤＬによって保持されるデータに応じて、ロー（Ｌ）レベルまたはハイ（Ｈ）レベルを有する。例えば、ノードＬＡＴ＿Ｓにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当し、ノードＩＮＶ＿Ｓにおいて保持されるデータはノードＬＡＴ＿Ｓに保持されるデータの反転データに相当する。
ラッチ回路ＵＤＬおよびＬＤＬは、例えばラッチ回路ＳＤＬと同様の回路構成を有しているため、説明は省略する。このように、各センスアンプユニットＳＡＵにおいて、センスアンプ回路ＳＡＣ、ならびに、ラッチ回路ＳＤＬ、ＵＤＬ、およびＬＤＬは、互いにデータを送受信可能なようにバスＬＢＵＳにより接続されている。
プリチャージ回路１２１は、バスＬＢＵＳをプリチャージすることを可能にする。プリチャージ回路１２１は、例えばｎチャネルＭＯＳトランジスタ１２ｑを含む。トランジスタ１２ｑの第１端子はバスＬＢＵＳに接続され、トランジスタ１２ｑの第２端子には電圧ＶＨＬＢが印加される。トランジスタ１２ｑのゲートには制御信号ＬＰＣが印加される。プリチャージ回路１２１がバスＬＢＵＳに電圧ＶＨＬＢを転送することにより、バスＬＢＵＳがプリチャージされる。
バススイッチ１２２は、バスＬＢＵＳとバスＤＢＵＳとを接続する。バススイッチ１２２は、例えばｎチャネルＭＯＳトランジスタ１２ｒを含む。トランジスタ１２ｒの第１端子はバスＬＢＵＳに接続され、トランジスタ１２ｒの第２端子はバスＤＢＵＳに接続される。トランジスタ１２ｒのゲートには制御信号ＤＳＷが印加される。
以上で説明した制御信号ＳＴＩ、ＳＴＬ、ＬＰＣ、およびＤＳＷは、例えばシーケンサ２１により生成される。
バスＤＢＵＳは、データレジスタ１３中の対応するラッチ回路ＸＤＬに接続される。例えばメモリコントローラ３等から送信されるデータＤＡＴは、先ずラッチ回路ＸＤＬに保持され、その後、バスＤＢＵＳおよびＬＢＵＳを介してラッチ回路ＳＤＬ、ＬＤＬ、およびＵＤＬのいずれかに転送される。逆もまた同じである。なお、ラッチ回路ＸＤＬの構成は、上述したラッチ回路ＳＤＬとほぼ同様であるので、説明は省略する。
なお、上記で詳細に説明したセンスアンプモジュール１２の回路構成は一例に過ぎず、センスアンプモジュール１２としては種々の構成が適用可能である。
次に、図７および図８を参照しながら、図５を参照して説明した１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞と、当該センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々に１対１で対応する１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞との間の接続関係について説明する。図５に図示したが図７および図８において図示しない他のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞およびラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞の組み合わせについても同様の接続関係である。
図７は、第１実施形態の比較例に係る半導体記憶装置中の複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとの間の接続関係の一例を示す図である。
図７の例では、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞が１つのバスｃＤＢＵＳに共通に接続される。さらに、当該１つのバスｃＤＢＵＳに、上述した１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞が共通に接続される。このようにして、図５を参照して説明したように、各センスアンプユニットＳＡＵと当該センスアンプユニットＳＡＵに対応するラッチ回路ＸＤＬとが接続されることが可能である。なお、バスｃＤＢＵＳは、例えば、図６に図示したバスＤＢＵＳに対応する。
図８は、第１実施形態に係る半導体記憶装置１中の複数のセンスアンプユニットＳＡＵと複数のラッチ回路ＸＤＬとの間の接続関係の一例を示す図である。
図８の例では、４個のセンスアンプユニットＳＡＵと４個のラッチ回路ＸＤＬが１つのバスＤＢＵＳに共通に接続されている。具体的には以下の通りである。
４個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞が１つのバスＤＢＵＳ０に共通に接続される。バスＤＢＵＳ０には、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞の各々に１対１で対応する４個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜３＞が共通に接続される。同様に、４個のセンスアンプユニットＳＡＵ＜４＞〜ＳＡＵ＜７＞が１つのバスＤＢＵＳ１に共通に接続され、バスＤＢＵＳ１には、センスアンプユニットＳＡＵ＜４＞〜ＳＡＵ＜７＞の各々に１対１で対応する４個のラッチ回路ＸＤＬ＜４＞〜ＸＤＬ＜７＞が共通に接続される。同様に、４個のセンスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１１＞が１つのバスＤＢＵＳ２に共通に接続され、バスＤＢＵＳ２には、センスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１１＞の各々に１対１で対応する４個のラッチ回路ＸＤＬ＜８＞〜ＸＤＬ＜１１＞が共通に接続される。同様に、４個のセンスアンプユニットＳＡＵ＜１２＞〜ＳＡＵ＜１５＞が１つのバスＤＢＵＳ３に共通に接続され、バスＤＢＵＳ３には、センスアンプユニットＳＡＵ＜１２＞〜ＳＡＵ＜１５＞の各々に１対１で対応する４個のラッチ回路ＸＤＬ＜１２＞〜ＸＤＬ＜１５＞が共通に接続される。このようにして、図５を参照して説明したように、各センスアンプユニットＳＡＵと当該センスアンプユニットＳＡＵに対応するラッチ回路ＸＤＬとが接続されることが可能である。なお、バスＤＢＵＳ０〜ＤＢＵＳ３は、例えば、図６に図示したバスＤＢＵＳに相当する。
次に、図７および図８の各々に示したセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞、バスｃＤＢＵＳあるいはＤＢＵＳ０、１、２、および３、ならびにラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞の接続のための構造について説明する。先ず、第１実施形態に係る半導体記憶装置１および第１実施形態の比較例に係る半導体記憶装置中の金属配線層の位置関係について説明する。
図９は、第１実施形態に係る半導体記憶装置１の断面構造の一例を示す図である。以下では、第１実施形態に係る半導体記憶装置１の断面構造について説明するが、第１実施形態の比較例に係る半導体記憶装置も、図９を参照して説明する断面構造と同様の構造をしている。
図４を参照して説明したのと同様に、半導体基板４０の上方に、図４に示したメモリピラー４３と同じまたは同様の構造を有するメモリセル部ｃｅｌが設けられる。半導体基板４０の上面上に、トランジスタＴｒが設けられる。トランジスタＴｒは、例えば、周辺回路素子であり、例えばセンスアンプユニットＳＡＵ中のトランジスタである。トランジスタＴｒは、半導体基板４０の上面上にゲート絶縁体を介して設けられるゲート電極Ｇと、半導体基板４０の表面に設けられた、ゲート絶縁体下方の領域を挟む１対のソース領域またはドレイン領域Ｓ／Ｄとを含む。
トランジスタＴｒのゲート電極Ｇならびにソース領域またはドレイン領域Ｓ／Ｄ上には、コンタクトプラグＣＰ０が設けられる。各コンタクトプラグＣＰ０の上面は、メモリセル部ｃｅｌの上方に設けられる金属配線層Ｌ０中の配線に接続される。金属配線層Ｌ０中の或る配線は、例えば、第１方向Ｄ１に延びるように設けられ、バスＤＢＵＳとして機能する。
金属配線層Ｌ０中の配線の上面上にはコンタクトプラグＣＰ１が設けられる。コンタクトプラグＣＰ１の上面は、金属配線層Ｌ１中の配線に接続される。金属配線層Ｌ１中の或る配線は、例えば、第１方向Ｄ１に延びるように設けられ、配線ＢＬＩとして機能する。
金属配線層Ｌ１中の配線の上面上にはコンタクトプラグＣＰ２が設けられる。コンタクトプラグＣＰ２の上面は、金属配線層Ｌ２中の配線に接続される。
以下の説明では、半導体基板４０または半導体基板４０の上方のゲート電極Ｇと金属配線層Ｌ０中の配線とを接続するコンタクトプラグを総称してコンタクトプラグＣＰ０として説明する。同様に、金属配線層Ｌ０中の配線と金属配線層Ｌ１中の配線とを接続するコンタクトプラグを総称してコンタクトプラグＣＰ１として説明し、金属配線層Ｌ１中の配線と金属配線層Ｌ２中の配線とを接続するコンタクトプラグを総称してコンタクトプラグＣＰ２として説明する。
なお、メモリセル部ｃｅｌ、トランジスタＴｒ、金属配線層Ｌ０、Ｌ１、およびＬ２中の各配線、ならびに、コンタクトプラグＣＰ０、ＣＰ１、およびＣＰ２の間の領域には、（図示していない）層間絶縁体が設けられる。
なお、以下の説明では、上述した第１実施形態の比較例に係る半導体記憶装置についても図９に示した符号と同一の符号を用いて説明を行う。
図１０は、図７に示した第１実施形態の比較例に係る半導体記憶装置中のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞およびバスｃＤＢＵＳのレイアウトの一例を示す図である。なお、図１０では、図の参照を容易にするために、上記で示した第３方向Ｄ３における各層の位置関係については必ずしも正確に図示してはいない。
センスアンプモジュールが位置する領域において、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞が、第１方向Ｄ１に沿ってセンスアンプユニットＳＡＵ＜０＞、センスアンプユニットＳＡＵ＜１＞、・・・、センスアンプユニットＳＡＵ＜１５＞の順で互いに隣り合うように順次設けられる。
金属配線層Ｌ１において、第１方向Ｄ１に延びる１６個の配線ｃＢＬＩ＜０＞〜ｃＢＬＩ＜１５＞が、第２方向Ｄ２に沿って配線ｃＢＬＩ＜０＞、配線ｃＢＬＩ＜１＞、・・・、配線ｃＢＬＩ＜１５＞の順で互いに間隔を有して隣り合うように順次設けられる。１６個の配線ｃＢＬＩ＜０＞〜ｃＢＬＩ＜１５＞の各々は、図６に図示した配線ＢＬＩに対応する。ここで、配線ｃＢＬＩ＜ｋ＞はセンスアンプユニットＳＡＵ＜ｋ＞に対応し、ｋは０から１５の整数のいずれかである。１６個の配線ｃＢＬＩ＜０＞〜ｃＢＬＩ＜１５＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域まで延びる。
金属配線層Ｌ０において、第１方向Ｄ１に延びるバスｃＤＢＵＳが設けられる。バスｃＤＢＵＳは、金属配線層Ｌ０において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域を経過して延びる。
配線ｃＢＬＩ＜０＞は、例えば、センスアンプユニットＳＡＵ＜０＞と配線ｃＢＬＩ＜０＞とが第３方向Ｄ３で重なる領域で、金属配線層Ｌ１中の配線と金属配線層Ｌ０中の配線とを接続するコンタクトプラグＣＰ１ａ、金属配線層Ｌ０中の配線、および、金属配線層Ｌ０中の配線と半導体基板４０（トランジスタのソース／ドレイン領域）とを接続するコンタクトプラグＣＰ０ａを介して、センスアンプユニットＳＡＵ＜０＞に接続される。なお、図１０では、簡潔にするため、コンタクトプラグＣＰ１ａ、金属配線層Ｌ０中の配線、およびコンタクトプラグＣＰ０ａを介した接続のうち、コンタクトプラグＣＰ１ａのみを図示している。同様に、配線ｃＢＬＩ＜１＞〜ｃＢＬＩ＜１５＞の各々も、センスアンプユニットＳＡＵ＜１＞〜ＳＡＵ＜１５＞のうち対応するセンスアンプユニットＳＡＵに接続される。
センスアンプユニットＳＡＵ＜０＞は、例えば、センスアンプユニットＳＡＵ＜０＞とバスｃＤＢＵＳとが第３方向Ｄ３で重なる領域で、半導体基板４０と金属配線層Ｌ０中の配線とを接続するコンタクトプラグＣＰ０ｂを介してバスｃＤＢＵＳに接続される。なお、図１０では、簡潔にするため、コンタクトプラグＣＰ０ｂは図示していない。同様に、センスアンプユニットＳＡＵ＜１＞〜ＳＡＵ＜１５＞の各々もバスｃＤＢＵＳに接続される。
図１１は、図８に示した第１実施形態に係る半導体記憶装置１中のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞ならびにバスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３のレイアウトの一例を示す図である。なお、図１１では、図の参照を容易にするために、上記で示した第３方向Ｄ３における各層の位置関係については必ずしも正確に図示してはいない。
センスアンプモジュール１２が位置する領域において、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞が、第１方向Ｄ１に沿ってセンスアンプユニットＳＡＵ＜０＞、センスアンプユニットＳＡＵ＜１＞、・・・、センスアンプユニットＳＡＵ＜１５＞の順で互いに隣り合うように順次設けられる。
金属配線層Ｌ１において、第１方向Ｄ１に延びる１６個の配線ＢＬＩ＜０＞〜ＢＬＩ＜１５＞が、第２方向Ｄ２に沿って配線ＢＬＩ＜０＞、配線ＢＬＩ＜１＞、・・・、配線ＢＬＩ＜１５＞の順で互いに間隔を有して隣り合うように順次設けられる。１６個の配線ＢＬＩ＜０＞〜ＢＬＩ＜１５＞の各配線ＢＬＩは、図６に図示した配線ＢＬＩに相当する。ここで、配線ＢＬＩ＜ｋ＞はセンスアンプユニットＳＡＵ＜ｋ＞に対応し、ｋは０から１５の整数のいずれかである。
配線ＢＬＩ＜０＞〜ＢＬＩ＜２＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜２＞の上方の領域まで延びる。例えば、配線ＢＬＩ＜０＞〜ＢＬＩ＜２＞の各々の第１方向Ｄ１に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ＢＬＩ＜３＞〜ＢＬＩ＜６＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜６＞の上方の領域まで延びる。例えば、配線ＢＬＩ＜３＞〜ＢＬＩ＜６＞の各々の第１方向Ｄ１に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ＢＬＩ＜７＞〜ＢＬＩ＜１０＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜１０＞の上方の領域まで延びる。例えば、配線ＢＬＩ＜７＞〜ＢＬＩ＜１０＞の各々の第１方向Ｄ１に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ＢＬＩ＜１１＞〜ＢＬＩ＜１４＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜１４＞の上方の領域まで延びる。例えば、配線ＢＬＩ＜１１＞〜ＢＬＩ＜１４＞の各々の第１方向Ｄ１に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ＢＬＩ＜１５＞は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域まで延びる。
さらに、金属配線層Ｌ１において、第１方向Ｄ１に延びる１５個の配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜１４＞が、第２方向Ｄ２に沿って配線ｒＢＬＩ＜０＞、配線ｒＢＬＩ＜１＞、・・・、配線ｒＢＬＩ＜１４＞の順で互いに間隔を有して隣り合うように順次設けられる。ここで、配線ｒＢＬＩ＜ｋ＞は配線ＢＬＩ＜ｋ＞に対応し、ｋは０から１４の整数のいずれかである。
配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜１４＞の各々は、第１方向Ｄ１に沿って配線ＢＬＩ＜０＞〜ＢＬＩ＜１４＞のうち対応する配線ＢＬＩと間隔を有して隣り合うように設けられる。例えば、配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜１４＞の各々の第１方向Ｄ１と反対方向に向く側の端面は、配線ＢＬＩ＜０＞〜ＢＬＩ＜１４＞のうちの対応する配線ＢＬＩの第１方向に向く側の端面と対向する。
配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜２＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜３＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域まで延びる。例えば、配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜２＞の各々の第１方向Ｄ１と反対方向に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ｒＢＬＩ＜３＞〜ｒＢＬＩ＜６＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜７＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域まで延びる。例えば、配線ｒＢＬＩ＜３＞〜ｒＢＬＩ＜６＞の各々の第１方向Ｄ１と反対方向に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ｒＢＬＩ＜７＞〜ｒＢＬＩ＜１０＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜１１＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域まで延びる。例えば、配線ｒＢＬＩ＜７＞〜ｒＢＬＩ＜１０＞の各々の第１方向Ｄ１と反対方向に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
配線ｒＢＬＩ＜１１＞〜ｒＢＬＩ＜１４＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜１５＞の上方の領域で延びる。例えば、配線ｒＢＬＩ＜１１＞〜ｒＢＬＩ＜１４＞の各々の第１方向Ｄ１と反対方向に向く側の端面は、第２方向Ｄ２に沿って並び、第１方向Ｄ１において互いに同一の位置にある。
ここで、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞は、例えば、図１０に図示した配線ｃＢＬＩ＜ｋ＞を第１方向Ｄ１に垂直な面で分断したものに対応し、ｋは０から１４の整数のいずれかである。より具体的には、ｋが０から２のときには、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞は、例えば、図１０に図示した配線ｃＢＬＩ＜ｋ＞を、図１１に図示する領域Ｃｕｔ０で分断したものに対応する。ｋが３から６のときには、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞は、例えば、図１０に図示した配線ｃＢＬＩ＜ｋ＞を、図１１に図示する領域Ｃｕｔ１で分断したものに対応する。ｋが７から１０のときには、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞は、例えば、図１０に図示した配線ｃＢＬＩ＜ｋ＞を、図１１に図示する領域Ｃｕｔ２で分断したものに対応する。ｋが１１から１４のときには、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞は、例えば、図１０に図示した配線ｃＢＬＩ＜ｋ＞を、図１１に図示する領域Ｃｕｔ３で分断したものに対応する。このとき、例えば、配線ＢＬＩ＜ｋ＞の幅と配線ｒＢＬＩ＜ｋ＞の幅は同一の広さであり、ｋは０から１４の整数のいずれかである。ここで、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞の幅は、配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞の第２方向Ｄ２における長さに対応する。なお、上述したような配線ＢＬＩ＜ｋ＞および配線ｒＢＬＩ＜ｋ＞の形成は、例えばリソグラフィ工程およびエッチングにより実現することが可能である。
金属配線層Ｌ０において、第１方向Ｄ１に延びるバスＤＢＵＳ０−１、ＤＢＵＳ１−１、ＤＢＵＳ２−１、およびＤＢＵＳ３−１が、第１方向Ｄ１に沿って間隔を有して順次設けられる。バスＤＢＵＳ０−１のうち第１方向Ｄ１に向く側の端面と、バスＤＢＵＳ１−１のうち第１方向Ｄ１と反対方向に向く側の端面とが対向する。同様に、バスＤＢＵＳ１−１のうち第１方向Ｄ１に向く側の端面と、バスＤＢＵＳ２−１のうち第１方向Ｄ１と反対方向に向く側の端面とが対向する。同様に、バスＤＢＵＳ２−１のうち第１方向Ｄ１に向く側の端面と、バスＤＢＵＳ３−１のうち第１方向Ｄ１と反対方向に向く側の端面とが対向する。
バスＤＢＵＳ０−１は、金属配線層Ｌ０において、例えば、第１方向Ｄ１に沿って、少なくとも、センスアンプユニットＳＡＵ＜０＞の上方の領域から、センスアンプユニットＳＡＵ＜３＞の上方の領域であって、配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜２＞の第１方向と反対方向に向く側の端面がある位置より第１方向Ｄ１側の領域まで延びる。
バスＤＢＵＳ１−１は、金属配線層Ｌ０において、例えば、第１方向Ｄ１に沿って、少なくとも、センスアンプユニットＳＡＵ＜４＞の上方の領域から、センスアンプユニットＳＡＵ＜７＞の上方の領域であって、配線ｒＢＬＩ＜３＞〜ｒＢＬＩ＜６＞の第１方向と反対方向に向く側の端面がある位置より第１方向Ｄ１側の領域まで延びる。
バスＤＢＵＳ２−１は、金属配線層Ｌ０において、例えば、第１方向Ｄ１に沿って、少なくとも、センスアンプユニットＳＡＵ＜８＞の上方の領域から、センスアンプユニットＳＡＵ＜１１＞の上方の領域であって、配線ｒＢＬＩ＜７＞〜ｒＢＬＩ＜１０＞の第１方向と反対方向に向く側の端面がある位置より第１方向Ｄ１側の領域まで延びる。
バスＤＢＵＳ３−１は、金属配線層Ｌ０において、例えば、第１方向Ｄ１に沿って、少なくとも、センスアンプユニットＳＡＵ＜１２＞の上方の領域から、センスアンプユニットＳＡＵ＜１５＞の上方の領域であって、配線ｒＢＬＩ＜１１＞〜ｒＢＬＩ＜１４＞の第１方向と反対方向に向く側の端面がある位置より第１方向Ｄ１側の領域まで延びる。
ここで、バスＤＢＵＳ０−１、ＤＢＵＳ１−１、ＤＢＵＳ２−１、およびＤＢＵＳ３−１は、例えば、図１０に図示したバスｃＤＢＵＳを第１方向Ｄ１に垂直な面で分断したものに対応する。このとき、例えば、バスＤＢＵＳ０−１、ＤＢＵＳ１−１、ＤＢＵＳ２−１、およびＤＢＵＳ３−１の各々の幅は互いに同一の広さである。ここで、バスＤＢＵＳ０−１、ＤＢＵＳ１−１、ＤＢＵＳ２−１、およびＤＢＵＳ３−１の幅は、バスＤＢＵＳ０−１、ＤＢＵＳ１−１、ＤＢＵＳ２−１、およびＤＢＵＳ３−１の第２方向Ｄ２における長さに対応する。
さらに、金属配線層Ｌ０において、第２方向Ｄ２に延びる配線ＭＬ０、ＭＬ１、ＭＬ２、およびＭＬ３が設けられる。
配線ＭＬ０は、金属配線層Ｌ０において、例えば、第２方向Ｄ２に沿って、少なくともセンスアンプユニットＳＡＵ＜３＞と配線ｒＢＬＩ＜１＞とが第３方向Ｄ３で重なる領域からバスＤＢＵＳ０−１まで延びる。なお、配線ＭＬ０は、バスＤＢＵＳ０−１と一体となってクランク形状となるように形成されていてもよい。
配線ＭＬ１は、金属配線層Ｌ０において、例えば、第２方向Ｄ２に沿って、少なくとも、バスＤＢＵＳ１−１から、センスアンプユニットＳＡＵ＜７＞と配線ｒＢＬＩ＜５＞とが第３方向Ｄ３で重なる領域まで延びる。なお、配線ＭＬ１は、バスＤＢＵＳ１−１と一体となってクランク形状となるように形成されていてもよい。
配線ＭＬ２は、金属配線層Ｌ０において、例えば、第２方向Ｄ２に沿って、少なくとも、バスＤＢＵＳ２−１から、センスアンプユニットＳＡＵ＜１１＞と配線ｒＢＬＩ＜９＞とが第３方向Ｄ３で重なる領域まで延びる。なお、配線ＭＬ２は、バスＤＢＵＳ２−１と一体となってクランク形状となるように形成されていてもよい。
配線ＭＬ３は、金属配線層Ｌ０において、例えば、第２方向Ｄ２に沿って、少なくとも、バスＤＢＵＳ３−１から、センスアンプユニットＳＡＵ＜１５＞と配線ｒＢＬＩ＜１３＞とが第３方向Ｄ３で重なる領域まで延びる。なお、配線ＭＬ３は、バスＤＢＵＳ３−１と一体となってクランク形状となるように形成されていてもよい。
配線ＢＬＩ＜０＞〜ＢＬＩ＜１５＞の各々は、例えば、図１０を参照して配線ｃＢＬＩ＜０＞〜ｃＢＬＩ＜１５＞について説明したのと同様に、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞のうち対応するセンスアンプユニットＳＡＵに接続される。
センスアンプユニットＳＡＵ＜０＞は、例えば、センスアンプユニットＳＡＵ＜０＞とバスＤＢＵＳ０−１とが第３方向Ｄ３で重なる領域で、半導体基板４０と金属配線層Ｌ０中の配線とを接続するコンタクトプラグＣＰ０ｃを介してバスＤＢＵＳ０−１に接続される。なお、図１１では、簡潔にするため、コンタクトプラグＣＰ０ｃは図示していない。同様に、センスアンプユニットＳＡＵ＜１＞〜ＳＡＵ＜３＞の各々もバスＤＢＵＳ０−１に接続される。
上記で説明したセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞の各々とバスＤＢＵＳ０−１との間の接続と同様に、センスアンプユニットＳＡＵ＜４＞〜ＳＡＵ＜７＞の各々はバスＤＢＵＳ１−１に接続され、センスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１１＞の各々はバスＤＢＵＳ２−１に接続され、センスアンプユニットＳＡＵ＜１２＞〜ＳＡＵ＜１５＞の各々はバスＤＢＵＳ３−１に接続される。
バスＤＢＵＳ０−１は配線ＭＬ０に接続されており、配線ＭＬ０は、例えば、配線ＭＬ０と配線ｒＢＬＩ＜１＞とが第３方向Ｄ３で重なる領域で、金属配線層Ｌ０中の配線と金属配線層Ｌ１中の配線とを接続するコンタクトプラグＣＰ１ｂを介して配線ｒＢＬＩ＜１＞に接続される。なお、図１１では、簡潔にするため、コンタクトプラグＣＰ１ｂは図示していない。
上記で説明したバスＤＢＵＳ０−１から配線ＭＬ０を介しての配線ｒＢＬＩ＜１＞への接続と同様に、バスＤＢＵＳ１−１は配線ＭＬ１を介して配線ｒＢＬＩ＜５＞に接続され、バスＤＢＵＳ２−１は配線ＭＬ２を介して配線ｒＢＬＩ＜９＞に接続され、バスＤＢＵＳ３−１は配線ＭＬ３を介して配線ｒＢＬＩ＜１３＞に接続される。
以上で説明したバスＤＢＵＳ０−１、配線ＭＬ０、および配線ｒＢＬＩ＜１＞が、図８に示したＤＢＵＳ０に対応する。同様に、バスＤＢＵＳ１−１、配線ＭＬ１、および配線ｒＢＬＩ＜５＞が、図８に示したＤＢＵＳ１に対応し、バスＤＢＵＳ２−１、配線ＭＬ２、および配線ｒＢＬＩ＜９＞が、図８に示したＤＢＵＳ２に対応し、バスＤＢＵＳ３−１、配線ＭＬ３、および配線ｒＢＬＩ＜１３＞が、図８に示したＤＢＵＳ３に対応する。
上記では、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞ならびにバスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３のレイアウトについて一例を挙げて詳細に説明した。センスアンプモジュール１２では、図１１に図示したように配線ＢＬＩ＜０＞〜ＢＬＩ＜１５＞およびセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞を設けることができ、図１１を参照して詳細に説明したような接続関係を実現することができる。ここで、図１１に図示したレイアウトでは、例えば、配線ＢＬＩ＜ｋ＞とセンスアンプユニットＳＡＵ＜ｋ＞との接続に使用されるコンタクトプラグＣＰ１ａは、ｋが０から１５へと大きい整数になるにしたがって第２方向Ｄ２の方向に向かうように並ぶ。なお、図１１を参照して詳細に説明したレイアウトは一例に過ぎず、センスアンプモジュール１２では、図１１に図示したレイアウトと必ずしも一致するレイアウトになっていなくてもよい。例えば、上述した配線ＢＬＩ＜０＞〜ＢＬＩ＜１５＞、配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜１４＞、バスＤＢＵＳ０−１〜ＤＢＵＳ３−１、および、配線ＭＬ０〜ＭＬ３についての端面の位置および延びる領域等も例示に過ぎず、上述したものに限定されるものではない。さらに、上記では、配線ＭＬ０、ＭＬ１、ＭＬ２、およびＭＬ３が金属配線層Ｌ０に設けられるものとして説明したが、配線ＭＬ０、ＭＬ１、ＭＬ２、およびＭＬ３が他の層に設けられるようにしてもよい。
図１２は、第１実施形態に係る半導体記憶装置１における金属配線層Ｌ０およびＬ１中の配線の幅を比較するための図である。
図１２では、センスアンプモジュール１２が位置する領域における金属配線層Ｌ０およびＬ１中の配線の幅と、データレジスタ１３が位置する領域における金属配線層Ｌ０およびＬ１中の配線の幅とが示されている。図示されているように、センスアンプモジュール１２が位置する領域では、金属配線層Ｌ０中の配線の幅は金属配線層Ｌ１中の配線の幅より広い。このため、第１実施形態に係る半導体記憶装置１では、金属配線層Ｌ０において、上述した配線ＭＬ０〜ＭＬ３を、バスＤＢＵＳ０−１〜ＤＢＵＳ３−１と一体となってクランク形状となるように設けることが可能である。一方、データレジスタ１３が位置する領域では、金属配線層Ｌ０中の配線の幅は金属配線層Ｌ１中の配線の幅より狭い。
図１３、図１４、および図１５は、図８に示した第１実施形態に係る半導体記憶装置１中のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞ならびにバスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３のレイアウトの他の例を示す図である。
図１１に示したレイアウトの例において、いくつかの配線がシールド配線として使用されることが可能である。シールド配線として機能する配線は、例えば電圧生成回路２３によって電圧を固定される。例えば、図１１に図示した配線ｒＢＬＩ＜１＞に隣り合う配線ｒＢＬＩ＜０＞およびｒＢＬＩ＜２＞は、図１３に図示するように、配線ｒＢＬＩ＜１＞に対するシールド配線ｓＢＬＩ＜０＞およびｓＢＬＩ＜２＞として使用されることが可能である。
図１３では、バスＤＢＵＳ０に含まれる配線ｒＢＬＩ＜１＞に対してシールド配線を設ける場合の例を示したが、本実施形態はこれに限定されない。例えば、データが転送される配線である配線ｒＢＬＩ＜１＞、ｒＢＬＩ＜５＞、ｒＢＬＩ＜９＞、およびｒＢＬＩ＜１３＞の１つまたは複数に対して、このようにシールド配線を設けるようにしてもよい。例えば、配線ｒＢＬＩ＜１＞と配線ｒＢＬＩ＜５＞との間、配線ｒＢＬＩ＜５＞と配線ｒＢＬＩ＜９＞との間、および、配線ｒＢＬＩ＜９＞と配線ｒＢＬＩ＜１３＞との間にそれぞれ、少なくとも１本のシールド配線が設けられるようにしてもよい。或る配線ｒＢＬＩに対するシールド配線を設ける際には、その配線に隣り合う２本の配線のうち一方のみをシールド配線として使用するようにしてもよい。さらに、シールド配線として使用される配線は、このような隣り合う配線に限定されるものではない。
図１４に示すレイアウトの例は、図１１に示したレイアウトの例において、配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜２＞を複数の配線ＭＬ４を用いて並列接続したものに相当する。
配線ＭＬ４は、例えば金属配線層Ｌ２において、第１方向Ｄ１に沿って間隔を有して並ぶように複数設けられ、配線ＭＬ４の各々は、例えば、第２方向Ｄ２に沿って、配線ｒＢＬＩ＜０＞の上方の領域から配線ｒＢＬＩ＜２＞の上方の領域まで延びる。配線ＭＬ４の各々は、コンタクトプラグＣＰ２ａを介して配線ｒＢＬＩ＜０＞〜ｒＢＬＩ＜２＞に接続される。なお、図１４では、簡潔にするため、コンタクトプラグＣＰ２ａは図示していない。
図１４では、バスＤＢＵＳ０に含まれる配線ｒＢＬＩ＜１＞が、隣り合う配線ｒＢＬＩと並列接続される場合の例を示したが、本実施形態はこれに限定されない。例えば、配線ｒＢＬＩ＜１＞、ｒＢＬＩ＜５＞、ｒＢＬＩ＜９＞、およびｒＢＬＩ＜１３＞の１つまたは複数がこのように、隣り合う配線ｒＢＬＩと並列接続されるようにしてもよい。このように互いに並列接続される配線ｒＢＬＩの本数は、図１４に図示した３本である場合に限定されず、例えば２本や４本のような任意の本数であってもよい。
さらに、配線ｒＢＬＩ＜１＞、ｒＢＬＩ＜５＞、ｒＢＬＩ＜９＞、およびｒＢＬＩ＜１３＞の１つまたは複数について、図１３を参照して説明したシールド配線と、図１４を参照して説明した並列接続とを組み合わせて用いてもよい。
図１５では、図１１に図示した配線ｒＢＬＩ＜２＞を配線ｒＢＬＩ＜１＞に対するシールド配線ｓＢＬＩ＜２＞として使用し、配線ｒＢＬＩ＜０＞を配線ｒＢＬＩ＜１＞に並列接続させる場合の例が図示されている。配線ｒＢＬＩ＜０＞と配線ｒＢＬＩ＜１＞は、複数の配線ＭＬ５を用いて並列接続されている。複数の配線ＭＬ５の各々が、例えば、第２方向Ｄ２に沿って、配線ｒＢＬＩ＜０＞の上方の領域から配線ｒＢＬＩ＜１＞の上方の領域まで延びる点を除くと、複数の配線ＭＬ５は、図１４を参照して説明した複数の配線ＭＬ４と同様である。
図１６は、図７に示した第１実施形態の比較例に係る半導体記憶装置中のバスｃＤＢＵＳおよび複数のラッチ回路ＸＤＬのレイアウトの一例を示す図である。
データレジスタが位置する領域において、１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞が、第１方向Ｄ１に沿ってラッチ回路ＸＤＬ＜０＞、ラッチ回路ＸＤＬ＜１＞、・・・、ラッチ回路ＸＤＬ＜１５＞の順で互いに隣り合うように順次設けられる。
図１０に図示したバスｃＤＢＵＳは、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過した後、図１６に図示するように、金属配線層Ｌ１において、第１方向Ｄ１に沿って、少なくともラッチ回路ＸＤＬ＜０＞の上方の領域からラッチ回路ＸＤＬ＜１５＞の上方の領域まで延びる。
バスｃＤＢＵＳは、例えば、ラッチ回路ＸＤＬ＜０＞とバスｃＤＢＵＳが第３方向Ｄ３で重なる領域で、金属配線層Ｌ１中の配線と金属配線層Ｌ０中の配線とを接続するコンタクトプラグＣＰ１ｃ、金属配線層Ｌ０中の配線、および、金属配線層Ｌ０中の配線と半導体基板４０とを接続するコンタクトプラグＣＰ０ｄを介して、ラッチ回路ＸＤＬ＜０＞に接続される。なお、図１６では、簡潔にするため、コンタクトプラグＣＰ１ｃ、金属配線層Ｌ０中の配線、およびコンタクトプラグＣＰ０ｄを介した接続のうち、コンタクトプラグＣＰ１ｃのみを図示している。同様に、バスｃＤＢＵＳは、ラッチ回路ＸＤＬ＜１＞〜ＸＤＬ＜１５＞の各々に接続される。
図１７は、図８に示した第１実施形態に係る半導体記憶装置１中のバスＤＢＵＳおよび複数のラッチ回路ＸＤＬのレイアウトの一例を示す図である。
データレジスタ１３が位置する領域において、１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞が、第１方向Ｄ１に沿ってラッチ回路ＸＤＬ＜０＞、ラッチ回路ＸＤＬ＜１＞、・・・、ラッチ回路ＸＤＬ＜１５＞の順で互いに隣り合うように順次設けられる。
図１１に図示した配線ｒＢＬＩ＜１＞は、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過した後、図１７に図示するように、金属配線層Ｌ１において、第１方向Ｄ１に沿って、少なくともラッチ回路ＸＤＬ＜０＞の上方の領域からラッチ回路ＸＤＬ＜３＞の上方の領域まで延びる。
図１１に図示した配線ｒＢＬＩ＜５＞は、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過した後、図１７に図示するように、金属配線層Ｌ１において、第１方向Ｄ１に沿って、少なくともラッチ回路ＸＤＬ＜０＞の上方の領域からラッチ回路ＸＤＬ＜７＞の上方の領域まで延びる。
図１１に図示した配線ｒＢＬＩ＜９＞は、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過した後、図１７に図示するように、金属配線層Ｌ１において、第１方向Ｄ１に沿って、少なくともラッチ回路ＸＤＬ＜０＞の上方の領域からラッチ回路ＸＤＬ＜１１＞の上方の領域まで延びる。
図１１に図示した配線ｒＢＬＩ＜１３＞は、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過した後、図１７に図示するように、金属配線層Ｌ１において、第１方向Ｄ１に沿って、少なくともラッチ回路ＸＤＬ＜０＞の上方の領域からラッチ回路ＸＤＬ＜１５＞の上方の領域まで延びる。
配線ｒＢＬＩ＜１＞は、例えば、ラッチ回路ＸＤＬ＜０＞と配線ｒＢＬＩ＜１＞が第３方向Ｄ３で重なる領域で、金属配線層Ｌ１中の配線と金属配線層Ｌ０中の配線とを接続するコンタクトプラグＣＰ１ｄ、金属配線層Ｌ０中の配線、および、金属配線層Ｌ０中の配線と半導体基板４０とを接続するコンタクトプラグＣＰ０ｅを介して、ラッチ回路ＸＤＬ＜０＞に接続される。なお、図１７では、簡潔にするため、コンタクトプラグＣＰ１ｄ、金属配線層Ｌ０中の配線、およびコンタクトプラグＣＰ０ｅを介した接続のうち、コンタクトプラグＣＰ１ｄのみを図示している。同様に、配線ｒＢＬＩ＜１＞は、ラッチ回路ＸＤＬ＜１＞〜ＸＤＬ＜３＞の各々に接続される。
同様に、配線ｒＢＬＩ＜５＞は、ラッチ回路ＸＤＬ＜４＞〜ＸＤＬ＜７＞に接続され、配線ｒＢＬＩ＜９＞は、ラッチ回路ＸＤＬ＜８＞〜ＸＤＬ＜１１＞に接続され、配線ｒＢＬＩ＜１３＞は、ラッチ回路ＸＤＬ＜１２＞〜ＸＤＬ＜１５＞に接続される。
［動作例］
次に、第１実施形態に係る半導体記憶装置１における、上述したバスＤＢＵＳ０〜ＤＢＵＳ３を用いたデータ転送動作について詳細に説明する。以下では、図６に示したラッチ回路ＳＤＬとラッチ回路ＸＤＬとの間のデータ転送動作を例に挙げて詳細に説明するが、センスアンプユニットＳＡＵ中の他のラッチ回路とラッチ回路ＸＤＬとの間のデータ転送動作についても同様である。
図１８は、図６に図示した回路構成図から、ラッチ回路ＳＤＬとラッチ回路ＸＤＬとの間のデータ転送動作に関連する回路構成を抜粋した回路構成図である。なお、図１８では、図６においては省略していた例えばｎチャネルＭＯＳトランジスタであるトランジスタ１３ｂが示されている。トランジスタ１３ｂの第１端子は（図示していない）電圧源に接続され、トランジスタ１３ｂの第２端子はバスＤＢＵＳに接続される。トランジスタ１３ｂのゲートには制御信号ＤＰＣが印加される。
図１８に図示するラッチ回路ＳＤＬはラッチ部ＳＬＵを含む。ラッチ部ＳＬＵは、図６に図示したノードＬＡＴ＿ＳおよびＩＮＶ＿Ｓに接続されるインバータ１２ｍおよび１２ｎに対応している。図示されるように、ラッチ部ＳＬＵは、図６に図示したノードＬＡＴ＿Ｓに対応する正転データ端子Ｓを有しており、図６に図示したノードＩＮＶ＿Ｓに対応する反転データ端子ＳＮを有している。
図１８に図示するラッチ回路ＸＤＬは、例えばｎチャネルＭＯＳトランジスタであるトランジスタ１３ａと、ラッチ部ＸＬＵとを含む。ラッチ部ＸＬＵは、例えばラッチ部ＳＬＵと同様に一方の入力と他方の出力とが接続された２つのインバータ回路を有しており、上記正転データ端子Ｓに対応する正転データ端子Ｘと、上記反転データ端子ＳＮに対応する反転データ端子ＸＮを有している。トランジスタ１３ａの第１端子はバスＤＢＵＳに接続され、トランジスタ１３ａの第２端子は反転データ端子ＸＮに接続される。トランジスタ１３ａのゲートには制御信号ＸＴＩが印加される。
制御信号ＬＰＣがＨレベルのとき、トランジスタ１２ｑがオン状態となってバスＬＢＵＳがプリチャージされる。また、制御信号ＤＰＣがＨレベルのとき、トランジスタ１３ｂがオン状態となってバスＤＢＵＳがプリチャージされる。
制御信号ＳＴＬがＨレベルのとき、トランジスタ１２ｐがオン状態となって、ラッチ回路ＳＤＬの正転データ端子ＳとバスＬＢＵＳとの間のデータ転送が可能となる。また、制御信号ＳＴＩがＨレベルのとき、トランジスタ１２ｏがオン状態となって、ラッチ回路ＳＤＬの反転データ端子ＳＮとバスＬＢＵＳとの間のデータ転送が可能となる。
制御信号ＤＳＷがＨレベルのとき、トランジスタ１２ｒがオン状態となって、バスＬＢＵＳとバスＤＢＵＳとの間のデータ転送が可能となる。制御信号ＸＴＩがＨレベルのとき、トランジスタ１３ａがオン状態となって、バスＤＢＵＳと反転データ端子ＸＮとの間のデータ転送が可能となる。
以上で説明した制御信号ＤＰＣおよびＸＴＩもまた、例えばシーケンサ２１により生成される。
図１９は、ラッチ回路ＸＤＬからラッチ回路ＳＤＬへのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。ラッチ回路ＳＤＬへのデータの書き込みは、正転データ端子Ｓおよび反転データ端子ＳＮのいずれにおいても行うことができる。例えば、正転データ端子Ｓにデータの書き込みを行う場合は、正転データ端子Ｓを予めＨレベルに設定しておき、反転データ端子ＳＮにデータの書き込みを行う場合は、反転データ端子ＳＮを予めＨレベルに設定しておく。図１９では、反転データ端子ＳＮへのデータの書き込みとして、Ｈレベルに対応するデータの転送の後にＬレベルに対応するデータの転送が行われる場合の例が示されている。
先ず、Ｈレベルに対応するデータの転送動作について説明する。
時刻ｔ１において制御信号ＤＰＣがＨレベルにされることにより、バスＤＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ２において制御信号ＸＴＩがＨレベルにされることにより、ラッチ回路ＸＤＬの反転データ端子ＸＮがＨレベルであることに応じて、バスＤＢＵＳはＨレベルを維持する。
一方、時刻ｔ１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ２において制御信号ＤＳＷがＨレベルにされることにより、バスＤＢＵＳがＨレベルであることに応じて、バスＬＢＵＳはＨレベルを維持する。
また、時刻ｔ２において制御信号ＳＴＩがＨレベルにされることにより、ラッチ回路ＳＤＬの反転データ端子ＳＮは、バスＬＢＵＳがＨレベルであることに応じて、予め設定されたＨレベルを維持する。
次に、Ｌレベルに対応するデータの転送動作について説明する。
時刻ｔ１１において制御信号ＤＰＣがＨレベルにされることにより、バスＤＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ１２において制御信号ＸＴＩがＨレベルにされることにより、ラッチ回路ＸＤＬの反転データ端子ＸＮがＬレベルであることに応じて、バスＤＢＵＳはＨレベルからＬレベルに変化する。
一方、時刻ｔ１１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ１２において制御信号ＤＳＷがＨレベルにされることにより、上述した制御信号ＸＴＩの制御によりデータ転送されるバスＤＢＵＳがＬレベルであることに応じて、バスＬＢＵＳはＨレベルからＬレベルに変化する。
また、時刻ｔ１２において制御信号ＳＴＩがＨレベルにされることにより、ラッチ回路ＳＤＬの反転データ端子ＳＮは、バスＬＢＵＳがＬレベルであることに応じて、予め設定されたＨレベルからＬレベルに変化する。
このように制御信号ＤＰＣ、ＸＴＩ、ＬＰＣ、ＤＳＷ、およびＳＴＩの電圧を制御することにより、ラッチ回路ＸＤＬの反転データ端子ＸＮに保持されるデータが、ラッチ回路ＳＤＬの反転データ端子ＳＮに転送される。
図２０は、ラッチ回路ＳＤＬからラッチ回路ＸＤＬへのデータ転送動作における、種々の制御信号の電圧および種々の回路構成要素に印加される電圧の時間変化の一例を示すタイミングチャートである。ラッチ回路ＸＤＬへのデータの書き込みは、正転データ端子Ｘおよび反転データ端子ＸＮのいずれにおいても行うことができる。例えば、正転データ端子Ｘにデータの書き込みを行う場合は、正転データ端子Ｘを予めＨレベルに設定しておき、反転データ端子ＸＮにデータの書き込みを行う場合は、反転データ端子ＸＮを予めＨレベルに設定しておく。図２０では、反転データ端子ＸＮへのデータの書き込みとして、Ｈレベルに対応するデータの転送の後にＬレベルに対応するデータの転送が行われる場合の例が示されている。また、ここでは、ラッチ回路ＳＤＬに保持されるデータが反転データ端子ＳＮから出力される場合の例が示されている。
先ず、Ｈレベルに対応するデータの転送動作について説明する。
時刻ｔ２１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ２２において制御信号ＳＴＩがＨレベルにされることにより、ラッチ回路ＳＤＬの反転データ端子ＳＮがＨレベルであることに応じて、バスＬＢＵＳはＨレベルを維持する。
次に、時刻ｔ２３において制御信号ＤＰＣがＨレベルにされることにより、バスＤＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ２４において制御信号ＤＳＷがＨレベルにされることにより、バスＬＢＵＳがＨレベルであることに応じて、バスＤＢＵＳはＨレベルを維持する。
また、時刻ｔ２４において制御信号ＸＴＩがＨレベルにされることにより、ラッチ回路ＸＤＬの反転データ端子ＸＮは、バスＤＢＵＳがＨレベルであることに応じて、予め設定されたＨレベルを維持する。
次に、Ｌレベルに対応するデータの転送動作について説明する。
時刻ｔ３１において制御信号ＬＰＣがＨレベルにされることにより、バスＬＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ３２において制御信号ＳＴＩがＨレベルにされることにより、ラッチ回路ＳＤＬの反転データ端子ＳＮがＬレベルであることに応じて、バスＬＢＵＳは、ＨレベルからＬレベルに変化する。
次に、時刻ｔ３３において制御信号ＤＰＣがＨレベルにされることにより、バスＤＢＵＳがプリチャージされてＨレベルになる。その後、時刻ｔ３４において制御信号ＤＳＷがＨレベルにされることにより、バスＬＢＵＳがＬレベルであることに応じて、バスＤＢＵＳは、ＨレベルからＬレベルに変化する。
また、時刻ｔ３４において制御信号ＸＴＩがＨレベルにされることにより、ラッチ回路ＸＤＬの反転データ端子ＸＮは、バスＤＢＵＳがＬレベルであることに応じて、予め設定されたＨレベルからＬレベルに変化する。
このように制御信号ＬＰＣ、ＳＴＩ、ＤＰＣ、ＤＳＷ、およびＸＴＩの電圧を制御することにより、ラッチ回路ＳＤＬの反転データ端子ＳＮに保持されるデータが、ラッチ回路ＸＤＬの反転データ端子ＸＮに転送される。
図２１は、図７に示した第１実施形態の比較例に係る半導体記憶装置中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図である。当該波形図は、例えば上記半導体記憶装置を含むチップの消費電流を計測することによって得られる。なお、１６個のラッチ回路ＸＤＬから１６個のセンスアンプユニットＳＡＵへのデータ転送動作についても同様の波形図を得ることができる。図２２から図２４についても同様である。
図７に示したように、第１実施形態の比較例に係る半導体記憶装置では、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々は、ラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞のうち対応するラッチ回路ＸＤＬに、同一のバスｃＤＢＵＳを介して接続される。このため、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々から１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞のうち対応するラッチ回路ＸＤＬへのデータ転送動作が行われる場合には、各センスアンプユニットＳＡＵからのデータ転送動作が互いに時間をずらして実行される。すなわち、センスアンプユニットＳＡＵ毎のデータ転送動作が１６回順次実行される。図２１に示す波形図では１６個のピークが存在しており、各ピークが、各センスアンプユニットＳＡＵからのデータ転送に対応している。
図２２は、図８に示した第１実施形態に係る半導体記憶装置１中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図である。当該波形図は、例えば半導体記憶装置１を含むチップの消費電流を計測することによって得られる。なお、図２２に示す電流波形図では、縦軸のスケーリングは図２１に示した電流波形図と必ずしも一致するものではない。
図８に示したように、第１実施形態に係る半導体記憶装置１では、４個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞の各々は、４個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜３＞のうち対応するラッチ回路ＸＤＬに、同一のバスＤＢＵＳ０を介して接続される。４個のセンスアンプユニットＳＡＵ＜４＞〜ＳＡＵ＜７＞の各々は、４個のラッチ回路ＸＤＬ＜４＞〜ＸＤＬ＜７＞のうち対応するラッチ回路ＸＤＬに、同一のバスＤＢＵＳ１を介して接続される。４個のセンスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１１＞の各々は、４個のラッチ回路ＸＤＬ＜８＞〜ＸＤＬ＜１１＞のうち対応するラッチ回路ＸＤＬに、同一のバスＤＢＵＳ２を介して接続される。４個のセンスアンプユニットＳＡＵ＜１２＞〜ＳＡＵ＜１５＞の各々は、４個のラッチ回路ＸＤＬ＜１２＞〜ＸＤＬ＜１５＞のうち対応するラッチ回路ＸＤＬに、同一のバスＤＢＵＳ３を介して接続される。
このため、バスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３の各々について、当該バスに接続される４個のセンスアンプユニットＳＡＵの各々から対応するラッチ回路ＸＤＬへのデータ転送動作が行われる場合には、各センスアンプユニットＳＡＵからのデータ転送動作が互いに時間をずらして実行される。すなわち、バスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３の各々について、センスアンプユニットＳＡＵ毎のデータ転送動作が４回順次実行される。
図２２に示す波形図では、４個のピークが存在している。例えば、４個のピークのうち１個目のピークが、バスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３の各々を介した最初のセンスアンプユニットＳＡＵからのデータ転送に対応している。４個のピークのうち２個目のピークが、バスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３の各々を介した２番目のセンスアンプユニットＳＡＵからのデータ転送に対応している。４個のピークのうち３個目のピークが、バスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３の各々を介した３番目のセンスアンプユニットＳＡＵからのデータ転送に対応している。４個のピークのうち４個目のピークが、バスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３の各々を介した４番目のセンスアンプユニットＳＡＵからのデータ転送に対応している。
［効果］
上記第１実施形態の比較例に係る半導体記憶装置では、図１０および図１６を参照して説明したように、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞が１つのバスｃＤＢＵＳに共通に接続され、当該１つのバスｃＤＢＵＳに、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々に１対１で対応する１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞が共通に接続される。すなわち、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々は、対応するラッチ回路ＸＤＬに同一のバスｃＤＢＵＳを介して接続される。一般的に、半導体記憶装置の微細化を進める場合、このように、より多くのセンスアンプユニットＳＡＵおよびラッチ回路ＸＤＬが同一のバスを介して接続される構成となることがある。当該バスは例えばデータ転送経路として利用されるものであり、より多くのセンスアンプユニットＳＡＵおよびラッチ回路ＸＤＬがデータ転送経路を共有することになる。
したがって、上記比較例に係る半導体記憶装置では、例えば１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々から１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞のうち対応するラッチ回路ＸＤＬへのデータ転送動作が行われる場合には、図２１を参照して説明したように、各センスアンプユニットＳＡＵからのデータ転送動作が互いに時間をずらして実行される。すなわち、センスアンプユニットＳＡＵ毎のデータ転送動作が１６回順次実行される。このようなデータ転送動作では、最初のセンスアンプユニットＳＡＵがデータ転送を開始してから最後のセンスアンプユニットＳＡＵがデータ転送を完了するまでの時間は、同一のバスをデータ転送経路として利用するセンスアンプユニットＳＡＵの数が大きくなるにつれて長くなる。
一方、第１実施形態に係る半導体記憶装置１では、１６個より少ない例えば４個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞が１つのバスＤＢＵＳ０に共通に接続され、当該１つのバスＤＢＵＳ０に、センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞の各々に１対１で対応する４個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜３＞が共通に接続される。すなわち、４個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜３＞の各々は、対応するラッチ回路ＸＤＬに同一のバスＤＢＵＳ０を介して接続される。同様に、４個のセンスアンプユニットＳＡＵ＜４＞〜ＳＡＵ＜７＞の各々は、対応するラッチ回路ＸＤＬに同一のバスＤＢＵＳ１を介して接続される。同様に、４個のセンスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１１＞の各々は、対応するラッチ回路ＸＤＬに同一のバスＤＢＵＳ２を介して接続される。同様に、４個のセンスアンプユニットＳＡＵ＜１２＞〜ＳＡＵ＜１５＞の各々は、対応するラッチ回路ＸＤＬに同一のバスＤＢＵＳ３を介して接続される。
このように、第１実施形態に係る半導体記憶装置１では、同一のバスをデータ転送経路として利用するセンスアンプユニットＳＡＵの数は、上記第１実施形態の比較例に係る半導体記憶装置よりも少ない。そして、第１実施形態に係る半導体記憶装置１では、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞と１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞との間のデータ転送が４本のバスＤＢＵＳ０〜ＤＢＵＳ３によって並行して実行されることが可能である。すなわち、バスＤＢＵＳ０〜ＤＢＵＳ３の各々について、センスアンプユニットＳＡＵ毎のデータ転送動作が４回順次実行される。これは、上記第１実施形態の比較例に係る半導体記憶装置と比較すると、データ転送動作が４倍高速化されることを意味する。したがって、第１実施形態に係る半導体記憶装置１によれば、センスアンプモジュール１２とデータレジスタ１３との間のデータ転送動作を高速化することが可能となる。
さらに、第１実施形態に係る半導体記憶装置１では、図１４を参照して説明したように、例えばバスＤＢＵＳ０に対応する配線ｒＢＬＩ＜１＞は、配線ＭＬ４を設けることにより、隣り合う配線ｒＢＬＩと並列接続されることが可能である。このような並列接続により、バスＤＢＵＳ０の抵抗値を低減させることが可能である。このようにバスＤＢＵＳ０〜ＤＢＵＳ３の抵抗値を低減させることにより、第１実施形態に係る半導体記憶装置１では、上記データ転送動作をさらに高速化することが可能となる。
また、第１実施形態に係る半導体記憶装置１では、例えばＬＢＵＳに接続される論理演算回路により、上記データ転送経路としてのバスを介した演算が行われる場合に、ＬＢＵＳを介した演算回路とのデータ転送の速度を、第１実施形態の比較例に係る半導体記憶装置より高速化することも可能となる。
ここで、上記第１実施形態の比較例に係る半導体記憶装置におけるバスｃＤＢＵＳは、図１０を参照して説明したように、センスアンプモジュールが位置する領域においては金属配線層Ｌ０中に設けられる。一方、第１実施形態に係る半導体記憶装置１におけるバスＤＢＵＳ０〜ＤＢＵＳ３は、図１１を参照して説明したように、センスアンプモジュール１２が位置する領域において、金属配線層Ｌ０に加えて金属配線層Ｌ１中にも設けられる。例えば、バスＤＢＵＳ０は、図１１に図示した金属配線層Ｌ０中のバスＤＢＵＳ０−１および配線ＭＬ０、ならびに金属配線層Ｌ１中の配線ｒＢＬＩ＜１＞に対応している。同様に、バスＤＢＵＳ１は、図１１に図示した金属配線層Ｌ０中のバスＤＢＵＳ１−１および配線ＭＬ１、ならびに金属配線層Ｌ１中の配線ｒＢＬＩ＜５＞に対応している。同様に、バスＤＢＵＳ２は、図１１に図示した金属配線層Ｌ０中のバスＤＢＵＳ２−１および配線ＭＬ２、ならびに金属配線層Ｌ１中の配線ｒＢＬＩ＜９＞に対応している。同様に、バスＤＢＵＳ３は、図１１に図示した金属配線層Ｌ０中のバスＤＢＵＳ３−１および配線ＭＬ３、ならびに金属配線層Ｌ１中の配線ｒＢＬＩ＜１３＞に対応している。
図１１を参照して説明したように、配線ｒＢＬＩ＜１＞、ｒＢＬＩ＜５＞、ｒＢＬＩ＜９＞、およびｒＢＬＩ＜１３＞は、例えば、金属配線層Ｌ１中の配線を分断することにより形成可能である。このような配線ｒＢＬＩ＜１＞、ｒＢＬＩ＜５＞、ｒＢＬＩ＜９＞、およびｒＢＬＩ＜１３＞の形成は、例えば、図１１を参照して説明したように金属配線層Ｌ１中の配線を１本ずつではなく複数一度に分断することによっても実現可能である。一方、バスＤＢＵＳ０−１、ＤＢＵＳ１−１、ＤＢＵＳ２−１、およびＤＢＵＳ３−１は、例えば、金属配線層Ｌ０中の配線を分断することにより形成可能である。さらに、配線ＭＬ０は、例えば、金属配線層Ｌ０中でバスＤＢＵＳ０−１と一体となってクランク形状となるように形成可能である。同様に、配線ＭＬ１はバスＤＢＵＳ１−１と一体となってクランク形状となるように形成可能であり、配線ＭＬ２はバスＤＢＵＳ２−１と一体となってクランク形状となるように形成可能であり、配線ＭＬ３はバスＤＢＵＳ３−１と一体となってクランク形状となるように形成可能である。このような金属配線層Ｌ０中での配線ＭＬ０、ＭＬ１、ＭＬ２、およびＭＬ３の形成は、図１２を参照して説明したように、センスアンプモジュール１２が位置する領域において、金属配線層Ｌ０中の配線の幅が金属配線層Ｌ１中の配線の幅より広いことにより可能となる。
このように形成される配線およびバスを利用することにより、第１実施形態に係る半導体記憶装置１では、上述したバスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３を設けることが可能である。このように、第１実施形態に係る半導体記憶装置１では、例えば半導体記憶装置の微細化を進める場合に生じる各配線層の制約を緩和することが可能となる。
［変形例］
上記では、１６個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞と、当該センスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞の各々に１対１で対応する１６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞との間の接続関係について詳細に説明した。しかしながら、本実施形態に係る半導体記憶装置１におけるセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞とラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜１５＞との間の接続関係は上述したものに限定されるものではない。
以下では、第１実施形態の第１変形例および第２変形例に係る半導体記憶装置１中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図を示す。なお、以下に示す電流波形図では、縦軸のスケーリングは、図２１または図２２に示した電流波形図と必ずしも一致するものではない。
さらに、以下では、第１実施形態の第３変形例に係る半導体記憶装置１中のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞ならびにバスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３のレイアウトの一例を示す。
（１）第１変形例
図２３は、第１実施形態の第１変形例に係る半導体記憶装置１中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図である。
第１変形例では、例えば、８個のセンスアンプユニットＳＡＵ＜０＞〜＜７＞の各々は、８個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜７＞のうち対応するラッチ回路ＸＤＬに、同一のバスｍＤＢＵＳ０を介して接続される。８個のセンスアンプユニットＳＡＵ＜８＞〜ＳＡＵ＜１５＞の各々は、８個のラッチ回路ＸＤＬ＜８＞〜ＸＤＬ＜１５＞のうち対応するラッチ回路ＸＤＬに、同一のバスｍＤＢＵＳ１を介して接続される。
このため、バスｍＤＢＵＳ０およびｍＤＢＵＳ１の各々について、当該バスに接続される８個のセンスアンプユニットＳＡＵの各々から対応するラッチ回路ＸＤＬへのデータ転送動作が行われる場合には、各センスアンプユニットＳＡＵからのデータ転送動作が互いに時間をずらして実行される。すなわち、バスｍＤＢＵＳ０およびｍＤＢＵＳ１の各々について、センスアンプユニットＳＡＵ毎のデータ転送動作が８回順次実行される。
図２３に示す波形図では、８個のピークが存在している。例えば、８個のピークのうち１個目のピークが、バスｍＤＢＵＳ０およびｍＤＢＵＳ１の各々を介した最初のセンスアンプユニットＳＡＵからのデータ転送に対応している。８個のピークのうち２個目のピークが、バスｍＤＢＵＳ０およびｍＤＢＵＳ１の各々を介した２番目のセンスアンプユニットＳＡＵからのデータ転送に対応している。以下、同様である。
（２）第２変形例
図２４は、第１実施形態の第２変形例に係る半導体記憶装置中の１６個のセンスアンプユニットＳＡＵから１６個のラッチ回路ＸＤＬへのデータ転送動作の一例を示す電流波形図である。
第２変形例では、例えば、６個のセンスアンプユニットＳＡＵ＜０＞〜＜５＞の各々は、６個のラッチ回路ＸＤＬ＜０＞〜ＸＤＬ＜５＞のうち対応するラッチ回路ＸＤＬに、同一のバスｍＤＢＵＳ２を介して接続される。５個のセンスアンプユニットＳＡＵ＜６＞〜ＳＡＵ＜１０＞の各々は、５個のラッチ回路ＸＤＬ＜６＞〜ＸＤＬ＜１０＞のうち対応するラッチ回路ＸＤＬに、同一のバスｍＤＢＵＳ３を介して接続される。５個のセンスアンプユニットＳＡＵ＜１１＞〜ＳＡＵ＜１５＞の各々は、５個のラッチ回路ＸＤＬ＜１１＞〜ＸＤＬ＜１５＞のうち対応するラッチ回路ＸＤＬに、同一のバスｍＤＢＵＳ４を介して接続される。
このため、バスｍＤＢＵＳ２、ｍＤＢＵＳ３、およびｍＤＢＵＳ４の各々について、当該バスに接続される複数のセンスアンプユニットＳＡＵの各々から対応するラッチ回路ＸＤＬへのデータ転送動作が行われる場合には、各センスアンプユニットＳＡＵからのデータ転送動作が互いに時間をずらして実行される。すなわち、バスｍＤＢＵＳ２についてはセンスアンプユニットＳＡＵ毎のデータ転送動作が６回順次実行され、バスｍＤＢＵＳ３およびｍＤＢＵＳ４の各々については、センスアンプユニットＳＡＵ毎のデータ転送動作が５回順次実行される。
図２４に示す波形図では、６個のピークが存在している。６個目のピークの大きさは、１個目から５個目のピークの大きさの約三分の一の大きさである。例えば、１個目のピークが、バスｍＤＢＵＳ２、ｍＤＢＵＳ３、およびｍＤＢＵＳ４の各々を介した最初のセンスアンプユニットＳＡＵからのデータ転送に対応している。２個目のピークが、バスｍＤＢＵＳ２、ｍＤＢＵＳ３、およびｍＤＢＵＳ４の各々を介した２番目のセンスアンプユニットＳＡＵからのデータ転送に対応している。以下、５個目のピークまでは同様である。６個目のピークは、バスｍＤＢＵＳ２を介した６番目のセンスアンプユニットＳＡＵからのデータ転送に対応している。
（３）第３変形例
図２５は、第１実施形態の第３変形例に係る半導体記憶装置１中のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜１５＞ならびにバスＤＢＵＳ０、ＤＢＵＳ１、ＤＢＵＳ２、およびＤＢＵＳ３のレイアウトの一例を示す図である。以下では、図１１に図示したレイアウトと相違する点を中心に説明する。
図２５の例は、図１１に図示した配線ＢＬＩ＜１１＞〜ＢＬＩ＜１５＞および配線ｒＢＬＩ＜１１＞〜ｒＢＬＩ＜１４＞の代わりに配線ｍＢＬＩ＜１１＞〜ｍＢＬＩ＜１５＞が設けられ、図１１に図示したバスＤＢＵＳ３−１の代わりにバスｍＤＢＵＳ３−１が設けられ、図１１に図示した配線ＭＬ３が設けられていない点を除くと、図１１の例と同様である。ここで、配線ｍＢＬＩ＜ｋ＞はセンスアンプユニットＳＡＵ＜ｋ＞に対応し、ｋは１１から１５の整数のいずれかである。
配線ｍＢＬＩ＜１１＞〜ｍＢＬＩ＜１５＞の各々は、金属配線層Ｌ１において、例えば、第１方向Ｄ１に沿って、少なくともセンスアンプユニットＳＡＵ＜０＞の上方の領域からセンスアンプユニットＳＡＵ＜１５＞の上方の領域まで延びる点を除くと、図１１を参照して説明した配線ＢＬＩ＜１１＞〜ＢＬＩ＜１５＞の各々と同様である。
バスｍＤＢＵＳ３−１は、金属配線層Ｌ０において、例えば、第１方向Ｄ１に沿って、少なくとも、センスアンプユニットＳＡＵ＜１２＞の上方の領域から、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過して延びる点を除くと、図１１を参照して説明したバスＤＢＵＳ３−１と同様である。
配線ｍＢＬＩ＜１１＞〜ｍＢＬＩ＜１５＞の各々は、図１１を参照して配線ＢＬＩ＜１１＞〜ＢＬＩ＜１５＞について説明したのと同様に、センスアンプユニットＳＡＵ＜１１＞〜ＳＡＵ＜１５＞のうち対応するセンスアンプユニットＳＡＵに接続される。
図１１を参照して説明したのと同様に、センスアンプユニットＳＡＵ＜１１＞はバスＤＢＵＳ２−１に接続され、バスＤＢＵＳ２−１は配線ＭＬ２を介して配線ｒＢＬＩ＜９＞に接続される。
センスアンプユニットＳＡＵ＜１２＞〜ＳＡＵ＜１５＞の各々は、図１１を参照して説明したバスＤＢＵＳ３−１への接続と同様に、バスｍＤＢＵＳ３−１に接続される。バスｍＤＢＵＳ３−１は、図８に示したＤＢＵＳ３に対応する。
バスｍＤＢＵＳ３−１は、図１６を参照して説明したバスｃＤＢＵＳと同様に、センスアンプユニットＳＡＵ＜１５＞の上方の領域を経過した後、金属配線層Ｌ１において、第１方向Ｄ１に沿って、少なくともラッチ回路ＸＤＬ＜０＞の上方の領域からラッチ回路ＸＤＬ＜１５＞の上方の領域まで延びる。バスｍＤＢＵＳ３−１は、図１６を参照してバスｃＤＢＵＳについて説明したのと同様に、ラッチ回路ＸＤＬ＜１２＞〜ＸＤＬ＜１５＞の各々に接続される。
上記では、図１１に図示した配線ＢＬＩ＜１１＞〜ＢＬＩ＜１５＞および配線ｒＢＬＩ＜１１＞〜ｒＢＬＩ＜１４＞の代わりに配線ｍＢＬＩ＜１１＞〜ｍＢＬＩ＜１５＞が設けられる場合について説明した。しかしながら、配線ｍＢＬＩ＜１１＞〜ｍＢＬＩ＜１５＞が設けられずに配線ＢＬＩ＜１１＞〜ＢＬＩ＜１５＞および配線ｒＢＬＩ＜１１＞〜ｒＢＬＩ＜１４＞が設けられていてもよい。この場合、配線ＢＬＩ＜１１＞〜ＢＬＩ＜１５＞の各々は、図１１を参照して説明したのと同様に、センスアンプユニットＳＡＵ＜１１＞〜ＳＡＵ＜１５＞のうち対応するセンスアンプユニットＳＡＵに接続される。
＜他の実施形態＞
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
また、本明細書において用いた例えば“センスアンプモジュール”、“センスアンプユニット”、“センスアンプ回路”、および“データレジスタ”等の名称およびこれらに含まれるとして説明した構成要素の組み合わせは、実施形態を説明するための便宜的なものに過ぎない。
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１１…メモリセルアレイ、１２…センスアンプモジュール、１３…データレジスタ、１４…カラムデコーダ、１５…ロウデコーダ、１６…入出力回路、１７…ステータスレジスタ、１８…アドレスレジスタ、１９…コマンドレジスタ、２０…ロジック制御回路、２１…シーケンサ、２２…レディ／ビジー制御回路、２３…電圧生成回路、３…メモリコントローラ、３１…ホストインタフェースユニット、３２…ＣＰＵ、３３…ＲＡＭ、３４…ＲＯＭ、３５…メモリインタフェースユニット、４…メモリシステム、５…ホスト装置、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、４０…半導体基板、４１，４２，４９，ＬＩ…導電体、４３…メモリピラー、４４…半導体、４５…トンネル絶縁層、４６…電荷蓄積層、４７…ブロック絶縁層、４８…コンタクトプラグ、ＳＡＵ…センスアンプユニット、ＳＡＣ…センスアンプ回路、１２１…プリチャージ回路、１２２…バススイッチ、１２ａ〜１２ｊ，１２ｏ〜１２ｒ，１３ａ，１３ｂ…ｎチャネルＭＯＳトランジスタ、１２ｋ…ｐチャネルＭＯＳトランジスタ、１２ｌ…キャパシタ素子、１２ｍ，１２ｎ…インバータ、ＳＣＯＭ，ＩＮＶ＿Ｓ，ＳＥＮ，ＬＡＴ＿Ｓ…ノード、ＳＤＬ，ＵＤＬ，ＬＤＬ，ＸＤＬ…ラッチ回路、ＳＬＵ，ＸＬＵ…ラッチ部、Ｓ，Ｘ…正転データ端子、ＳＮ，ＸＮ…反転データ端子、ＢＬＩ、ｃＢＬＩ，ｒＢＬＩ，ｍＢＬＩ，ＭＬ０，ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ４，ＭＬ５…配線、ｓＢＬＩ…シールド配線、ＬＢＵＳ，ＤＢＵＳ，ｃＤＢＵＳ，ＤＢＵＳ０，ＤＢＵＳ１，ＤＢＵＳ２，ＤＢＵＳ３，ＤＢＵＳ０−１，ＤＢＵＳ１−１，ＤＢＵＳ２−１，ＤＢＵＳ３−１，ｍＤＢＵＳ３−１…バス、ｃｅｌ…メモリセル部、Ｔｒ…トランジスタ、Ｓ／Ｄ…ソース領域またはドレイン領域、Ｇ…ゲート電極、Ｌ０，Ｌ１，Ｌ２…金属配線層、ＣＰ０，ＣＰ１，ＣＰ１ａ，ＣＰ１ｃ，ＣＰ１ｄ，ＣＰ２…コンタクトプラグ、Ｃｕｔ０，Ｃｕｔ１，Ｃｕｔ２，Ｃｕｔ３…領域

Claims (18)

  1. 第１メモリセルと、
    前記第１メモリセルに接続され、第１配線層中で第１方向に延びる第１配線と、
    前記第１配線に接続される第１センスアンプと、
    前記第１センスアンプに接続され、前記第１配線層中で前記第１方向に延びる第２配線と、
    前記第２配線に接続される第１ラッチ回路と
    を備え、
    前記第１配線のうち前記第１方向に向く側の端面は、前記第２配線のうち前記第１方向と反対方向に向く側の端面と対向する、
    半導体記憶装置。
  2. 前記第１センスアンプと前記第２配線とに接続される、前記第１配線層とは積層方向において異なる位置にある第２配線層中の第３配線をさらに備える、請求項１に記載の半導体記憶装置。
  3. 前記第３配線は、前記第１方向に延び、
    前記半導体記憶装置は、前記第３配線と前記第２配線とに接続される、前記第２配線層中で前記第１方向と交わる第２方向に延びる第４配線をさらに備える、
    請求項２に記載の半導体記憶装置。
  4. 前記第３配線の幅は、前記第１配線の幅より広い、請求項２に記載の半導体記憶装置。
  5. 前記第１配線の幅と前記第２配線の幅は同一の広さである、請求項１に記載の半導体記憶装置。
  6. 前記第２配線に対するシールド配線をさらに備える、請求項１に記載の半導体記憶装置。
  7. 前記第２配線に並列接続される配線をさらに備える、請求項１に記載の半導体記憶装置。
  8. 前記第２配線に対するシールド配線をさらに備える、請求項７に記載の半導体記憶装置。
  9. 第２メモリセルと、
    前記第２メモリセルに接続され、前記第１配線層中で前記第１方向に延びる第５配線と、
    前記第５配線に接続される第２センスアンプと、
    前記第２センスアンプに、前記第２配線を介して接続される第２ラッチ回路とをさらに備える、
    請求項１に記載の半導体記憶装置。
  10. 前記第１センスアンプおよび前記第２センスアンプと前記第２配線とに接続される、前記第１配線層とは積層方向において異なる位置にある第２配線層中の第３配線をさらに備える、請求項９に記載の半導体記憶装置。
  11. 前記第５配線のうち前記第１方向に向く側の端面と、前記第１配線のうち前記第１方向に向く側の端面は、前記第１方向において同一の位置にある、
    請求項９に記載の半導体記憶装置。
  12. 前記第１配線層中で前記第１方向に延びる第６配線をさらに備え、
    前記第５配線のうち前記第１方向に向く側の端面は、前記第６配線のうち前記第１方向と反対方向に向く側の端面と対向し、
    前記第６配線はシールド配線である、
    請求項９に記載の半導体記憶装置。
  13. 前記第６配線のうち前記第１方向と反対方向に向く側の端面と、前記第２配線のうち前記第１方向と反対方向に向く側の端面は、前記第１方向において同一の位置にある、
    請求項１２に記載の半導体記憶装置。
  14. 前記第１配線層中で前記第１方向に延びる第６配線をさらに備え、
    前記第５配線のうち前記第１方向に向く側の端面は、前記第６配線のうち前記第１方向と反対方向に向く側の端面と対向し、
    前記第２配線と前記第６配線は並列接続される、
    請求項９に記載の半導体記憶装置。
  15. 前記第６配線のうち前記第１方向と反対方向に向く側の端面と、前記第２配線のうち前記第１方向と反対方向に向く側の端面は、前記第１方向において同一の位置にある、
    請求項１４に記載の半導体記憶装置。
  16. 第３メモリセルと、
    前記第３メモリセルに接続され、前記第１配線層中で前記第１方向に延びる第７配線と、
    前記第７配線に接続される第３センスアンプと、
    前記第３センスアンプに、前記第２配線を介して接続される第３ラッチ回路と、
    前記第１配線層中で前記第１方向に延びる第８配線とをさらに備え、
    前記第７配線のうち前記第１方向に向く側の端面は、前記第８配線のうち前記第１方向と反対方向に向く側の端面と対向し、
    前記第８配線はシールド配線である、
    請求項１４に記載の半導体記憶装置。
  17. 第４センスアンプと、
    前記第４センスアンプに接続される、前記第２配線層中で前記第１方向に延びる第９配線と、
    前記第９配線に接続される第４ラッチ回路とをさらに備え、
    前記第３配線は、前記第１方向に延び、
    前記第３配線のうち前記第１方向に向く側の端面は、前記第９配線のうち前記第１方向と反対方向に向く側の端面と対向する、
    請求項２に記載の半導体記憶装置。
  18. 第５センスアンプと、
    前記第５センスアンプに接続される、前記第２配線層中で前記第１方向に延びる第１０配線と、
    前記第１０配線に、前記第２配線層中で前記第２方向に延びる配線を介さずに接続される第５ラッチ回路とをさらに備える、
    請求項３に記載の半導体記憶装置。
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