TWI710119B - 半導體記憶裝置 - Google Patents

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日商東芝記憶體股份有限公司
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Abstract

本發明之實施形態提供一種能夠抑制寫入動作之潛時增加之半導體記憶裝置。 實施形態之半導體記憶裝置具備：第1記憶體面及第2記憶體面，其等各自包含含有複數個記憶胞之記憶胞陣列；輸入輸出電路，其以自控制器接收要寫入至上述記憶胞陣列之資料之方式構成；以及控制電路。上述第1記憶體面進而包含：第1感測放大器電路，其電性連接於上述第1記憶體面內之上述複數個記憶胞中之第1記憶胞；及第1鎖存電路，其串聯連接於上述輸入輸出電路與上述第1感測放大器電路之間。上述控制電路構成為，當接收到指示對上述第1記憶胞之第1寫入動作之第1指令時，於伴隨上述第1寫入動作之上述第1鎖存電路之使用完成之前受理第2指令，上述第2指令指示對上述第2記憶體面內之上述複數個記憶胞中之第2記憶胞之第2寫入動作。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有作為半導體記憶裝置之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種能夠抑制寫入動作之潛時增加之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1記憶體面及第2記憶體面，其等各自包含含有複數個記憶胞之記憶胞陣列；輸入輸出電路，其以自控制器接收要寫入至上述記憶胞陣列之資料之方式構成；以及控制電路。上述第1記憶體面進而包含：第1感測放大器電路，其電性連接於上述第1記憶體面內之上述複數個記憶胞中之第1記憶胞；及第1鎖存電路，其串聯連接於上述輸入輸出電路與上述第1感測放大器電路之間。上述控制電路構成為，當接收到指示對上述第1記憶胞之第1寫入動作之第1指令時，於伴隨上述第1寫入動作之上述第1鎖存電路之使用完成之前受理第2指令，上述第2指令指示對上述第2記憶體面內之上述複數個記憶胞中之第2記憶胞之第2寫入動作。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有相同功能及構成之構成要素標註共通之參照符號。又，於區分具有共通之參照符號之複數個構成要素之情形時，對該共通之參照符號標註後綴進行區分。再者，於對於複數個構成要素無需特別區分之情形時，僅對該複數個構成要素標註共通之參照符號，不標註後綴。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
1.1關於構成 首先，對第1實施形態之半導體記憶裝置之構成進行說明。
1.1.1關於記憶體系統之整體構成 圖1係表示包含第1實施形態之半導體記憶裝置之記憶體系統之構成之一例之方塊圖。記憶體系統1例如與外部未圖示之主機機器進行通信。記憶體系統1保持來自主機機器(未圖示)之資料，又，將資料讀出至主機機器。
如圖1所示，記憶體系統1具備記憶體控制器10及半導體記憶裝置(NAND快閃記憶體)20。記憶體控制器10自主機機器接收命令，並基於所接收到之命令控制半導體記憶裝置20。具體而言，記憶體控制器10將由主機機器指示寫入之資料寫入至半導體記憶裝置20，將由主機機器指示讀出之資料自半導體記憶裝置20讀出並發送至主機機器。記憶體控制器10藉由NAND匯流排連接於半導體記憶裝置20。半導體記憶裝置20具備複數個記憶胞，非揮發性地記憶資料。
NAND匯流排針對依照NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及I/O＜7：0＞，分別經由不同之信號線進行收發。信號/CE係用以激活半導體記憶裝置20之信號。信號CLE係將於信號CLE為“H(High，高)”電平期間在半導體記憶裝置20中流動之信號I/O＜7：0＞為指令通知給半導體記憶裝置20。信號ALE係將於信號ALE為“H”電平期間在半導體記憶裝置20中流動之信號I/O＜7：0＞為位址通知給半導體記憶裝置20。信號/WE係指示於信號/WE為“L(Low，低)”電平期間將半導體記憶裝置20中流動之信號I/O＜7：0＞取入至半導體記憶裝置20。信號/RE係指示半導體記憶裝置20輸出信號I/O＜7：0＞。信號/WP係對半導體記憶裝置20指示禁止資料寫入及抹除。信號/RB表示半導體記憶裝置20為就緒狀態(受理來自外部之命令之狀態)抑或忙碌狀態(不受理來自外部之命令之狀態)。信號I/O＜7：0＞例如為8位元信號。信號I/O＜7：0＞係於半導體記憶裝置20與記憶體控制器10之間收發之資料之實體，包含指令CMD、位址ADD及資料DAT。資料DAT包含寫入資料及讀出資料。
1.1.2關於記憶體控制器之構成 繼而，使用圖1，對第1實施形態之記憶體系統之記憶體控制器進行說明。記憶體控制器10具備：處理器(CPU：Central Processing Unit，中央處理器)11、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)12、ECC(Error Check and Correction，錯誤檢查及校正)電路13、NAND介面電路14、緩衝記憶體15及主機介面電路16。
處理器11控制記憶體控制器10整體之動作。處理器11例如響應自主機機器所接收到之資料之讀出命令，對半導體記憶裝置20發行基於NAND介面之讀出命令。該動作關於寫入及抹除之情形亦同樣如此。又，處理器11具有對來自半導體記憶裝置20之讀出資料執行各種運算之功能。
內置記憶體12例如為DRAM(Dynamic RAM，動態隨機存取記憶體)等半導體記憶體，用作處理器11之作業區域。內置記憶體12保持用於管理半導體記憶裝置20之韌體及各種管理表等。
ECC電路13進行錯誤檢測及錯誤校正處理。更具體而言，於進行資料寫入時，基於自主機機器接收到之資料，針對某數量之資料之每一組產生ECC符號。又，於進行資料讀出時，基於ECC符號進行ECC解碼，檢測有無錯誤。然後，於檢測出錯誤時，特定出該位元位置，校正錯誤。
NAND介面電路14經由NAND匯流排而與半導體記憶裝置20連接，承擔與半導體記憶裝置20之通信。NAND介面電路14根據處理器11之指示，將指令CMD、位址ADD、及寫入資料發送至半導體記憶裝置20。又，NAND介面電路14自半導體記憶裝置20接收讀出資料。
緩衝記憶體15將記憶體控制器10自半導體記憶裝置20及主機機器所接收到之資料等暫時保持。緩衝記憶體15例如亦可用作暫時保持來自半導體記憶裝置20之讀出資料、及對讀出資料之運算結果等之記憶區域。
主機介面電路16與主機機器連接，承擔與主機機器之通信。主機介面電路16例如將自主機機器接收到之命令及資料分別傳輸至處理器11及緩衝記憶體15。
1.1.3關於半導體記憶裝置之構成 接下來，對第1實施形態之半導體記憶裝置之構成例進行說明。圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。
圖2係表示第1實施形態之半導體記憶裝置之構成之一例之方塊圖。如圖2所示，半導體記憶裝置20具備：核心部21、輸入輸出電路22、邏輯控制電路23、暫存器24、定序器25、電壓產生電路26、及驅動器集27。
核心部21例如包含16個記憶體面PB(PB0、PB1、…、PB15)。各記憶體面PB以包含複數個記憶胞電晶體(未圖示)之區塊(未圖示)為單位進行上述各種動作。具體而言，例如各記憶體面PB對某一區塊內之一部分記憶胞電晶體進行資料寫入動作、及資料讀出動作，對某一區塊內之所有記憶胞電晶體進行資料抹除動作。再者，本實施形態中之記憶體面PB0～PB15各者除特別記載之情形以外，具有同等之構成。下文對記憶體面PB之構成之詳細情況進行敍述。
輸入輸出電路22與記憶體控制器10收發信號I/O＜7：0＞。輸入輸出電路22將信號I/O＜7：0＞內之指令CMD及位址ADD傳輸至暫存器24。又，輸入輸出電路22與核心部21收發寫入資料及讀出資料(資料DAT)。
邏輯控制電路23自記憶體控制器10接收信號/CE、CLE、ALE、/WE、/RE、及/WP。又，邏輯控制電路23將信號/RB傳輸至記憶體控制器10而對外部通知半導體記憶裝置20之狀態。
暫存器24保持指令CMD及位址ADD。暫存器24例如將該位址ADD及指令CMD傳輸至定序器25。
定序器25接收包含指令CMD及位址ADD之指令集，依照基於所接收到之指令集之序列控制半導體記憶裝置20整體。定序器25例如藉由輸出控制信號，可使核心部21內之複數個記憶體面PB同步地執行資料之讀出動作、寫入動作、或抹除動作等。
電壓產生電路26基於來自定序器25之指示，產生資料之寫入動作、讀出動作、及抹除動作等所需之電壓。電壓產生電路26將所產生之電壓供給至驅動器集27。
驅動器集27包含複數個驅動器，基於來自暫存器24之位址，將來自電壓產生電路26之各種電壓供給至核心部21。
1.1.4關於記憶體面之構成 接下來，對第1實施形態之半導體記憶裝置之記憶體面之構成進行說明。
圖3係表示第1實施形態之半導體記憶裝置之記憶體面之構成之一例之方塊圖。圖3中，示出記憶體面PB0作為一例，但其他記憶體面PB亦具有同等之構成。
如圖3所示，記憶體面PB0包含記憶胞陣列21_1、列解碼器21_2、及感測放大器模組21_3。
記憶胞陣列21_1具備複數個區塊BLK(BLK0、BLK1、…)。各區塊BLK例如藉由能夠相互識別之區塊位址進行區分。再者，關於記憶體面PB0以外之記憶體面PB，亦包含與記憶體面PB0相同之區塊位址所對應之區塊BLK。於不同之記憶體面PB間分配有相同之區塊位址之區塊BLK彼此藉由能夠相互識別之記憶體面位址進行區分。區塊BLK包含與字元線及位元線建立關聯之複數個非揮發性記憶胞電晶體(未圖示)。區塊BLK例如成為資料之抹除單位，同一區塊BLK內之資料統一抹除。各區塊BLK具備複數個串單元SU(SU0、SU1、…)。各串單元SU具備複數個NAND串NS。再者，記憶胞陣列21_1內之區塊數、1區塊BLK內之串單元數、1串單元SU內之NAND串數可設定為任意數。
列解碼器21_2基於保持於暫存器24之位址ADD中之區塊位址選擇區塊BLK等。然後，經由列解碼器21_2對所選擇之區塊BLK傳輸來自驅動器集27之電壓。
感測放大器模組21_3於資料讀出時，藉由感測記憶胞電晶體之閾值電壓而讀出資料，並傳輸至輸入輸出電路22。感測放大器模組21_3於資料寫入時，將經由位元線寫入之寫入資料傳輸至記憶胞電晶體。又，感測放大器模組21_3自暫存器24接收位址ADD中之行位址，並輸出基於該行位址之行之資料。
1.1.5關於記憶胞陣列之電路構成 接下來，使用圖4對第1實施形態之半導體記憶裝置之記憶胞陣列之電路構成進行說明。圖4係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖之一例。圖4中，示出記憶胞陣列21_1中之1個區塊BLK之電路圖。
如圖4所示，各串單元SU包括NAND串NS之集合。NAND串NS分別具備例如8個MT(MT0～MT7)、選擇電晶體ST1、及選擇電晶體ST2。再者，記憶胞電晶體MT之個數並不限於8個，亦可為16個、32個、64個、96個、128個等，其數量並無限定。記憶胞電晶體MT具備包含控制閘極與電荷蓄積層之積層閘極。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2。再者，以下之說明中，所謂“連接”，亦包括於其間介隔其他能夠導電之要素之情形。
於某一區塊BLK內，串單元SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。又，區塊BLK內之所有串單元SU之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。同一區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。即，相同位址之字元線WL共通連接於同一區塊BLK內之所有串單元SU，選擇閘極線SGS共通連接於同一區塊BLK內之所有串單元SU。另一方面，選擇閘極線SGD僅連接於同一區塊BLK內之1個串單元SU。
又，記憶胞陣列21_1內呈矩陣狀配置之NAND串NS中，位於同一列之NAND串NS之選擇電晶體ST1之另一端連接於m條位元線BL(BL0～BL(m－1)(m為自然數))之任一者。又，位元線BL跨及複數個區塊BLK地共通連接於同一行之NAND串NS。
又，選擇電晶體ST2之另一端連接於源極線CELSRC。源極線CELSRC跨及複數個區塊BLK地共通連接於複數個NAND串NS。
如上所述，資料之抹除例如對位於同一區塊BLK內之記憶胞電晶體MT統一進行。相對於此，資料讀出及寫入可對任一區塊BLK之任一串單元SU中之共通連接於任一字元線WL之複數個記憶胞電晶體MT統一進行。此種於1個串單元SU中共享字元線WL之記憶胞電晶體MT之組例如稱為胞單元CU。即，胞單元CU係可統一執行寫入或讀出動作之記憶胞電晶體MT之組。
再者，1個記憶胞電晶體MT例如能夠保持1位元或多位元資料。而且，於同一胞單元CU內，將各記憶胞電晶體MT於同位位元中保持之1位元之集合稱為「頁」。即，「頁」亦可定義為同一胞單元CU內之記憶胞電晶體MT之組中所形成之記憶體空間之一部分。
於以下說明中，為簡單起見，對在1個記憶胞電晶體MT能夠保持1位元資料之情形進行說明。
接下來，使用圖5對記憶胞陣列21_1之剖面構造進行說明。圖5表示第1實施形態之半導體記憶裝置之記憶胞陣列之一部分剖面構造之一例。尤其，圖5示出與1個區塊BLK內之2個串單元SU相關之部分。具體而言，圖5示出2個串單元SU各者之2個NAND串NS及其周邊部分。而且，圖5所示之構成於X方向上排列有複數個，例如於X方向上排列之複數個NAND串NS之集合相當於1個串單元SU。
記憶胞陣列21_1設置於半導體基板30上。於以下之說明中，將與半導體基板30之表面平行之面設為XY記憶體面，將與XY記憶體面垂直之方向設為Z方向。又，X方向與Y方向設為相互正交。
於半導體基板30之上部設置有p型井區域30p。於p型井區域30p上設置有複數個NAND串NS。即，於p型井區域30p上，例如依序積層作為選擇閘極線SGS發揮功能之配線層31、作為字元線WL0～WL7發揮功能之8層配線層32(WL0～WL7)、及作為選擇閘極線SGD發揮功能之配線層33。配線層31及33亦可積層多層。於積層之配線層31～33之間設置有未圖示之絕緣膜。
配線層31例如共通連接於1個區塊BLK內之複數個NAND串NS各者之選擇電晶體ST2之閘極。配線層32針對各每一層，共通連接於1個區塊BLK內之複數個NAND串NS各者之記憶胞電晶體MT之控制閘極。配線層33共通連接於1個串單元SU內之複數個NAND串NS各者之選擇電晶體ST1之閘極。
記憶體孔MH以藉由配線層33、32、31到達p型井區域30p之方式設置。於記憶體孔MH之側面上依序設置有區塊絕緣膜34、電荷蓄積層(絕緣膜)35、及隧道氧化膜36。於記憶體孔MH內埋入半導體柱(導電膜)37。半導體柱37為例如非摻雜多晶矽，作為NAND串NS之電流路徑發揮功能。於半導體柱37之上方，設置有作為位元線BL發揮功能之配線層38。半導體柱37與配線層38經由接觸插塞45連接。
如以上所述，於p型井區域30p之上方依序積層有選擇電晶體ST2、複數個記憶胞電晶體MT、及選擇電晶體ST1，1個記憶體孔MH對應1個NAND串NS。
於p型井區域30p之上部設置有n+ 型雜質擴散區域39及p+ 型雜質擴散區域40。於n+ 型雜質擴散區域39之上表面上設置有接觸插塞41。於接觸插塞41之上表面上設置有作為源極線CELSRC發揮功能之配線層42。於p+ 型雜質擴散區域40之上表面上設置有接觸插塞43。於接觸插塞43之上表面上設置有作為井線CPWELL發揮功能之配線層44。
再者，記憶胞陣列21_1之構成亦可為其他構成。關於記憶胞陣列21_1之構成，例如記載於題為“三維積層非揮發性半導體記憶體”之2009年3月19日提出申請之美國專利申請案12/407,403號中。又，記載於題為“三維積層非揮發性半導體記憶體”之2009年3月18日提出申請之美國專利申請案12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日提出申請之美國專利申請案12/679,991號、題為“半導體記憶體及其製造方法”之2009年3月23日提出申請之美國專利申請案12/532,030號中。該等專利申請案藉由參照將其整體引用至本案說明書中。
1.1.6關於感測放大器模組之構成 接下來，對第1實施形態之半導體記憶裝置之感測放大器模組之構成進行說明。圖6係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之一例之方塊圖。如圖6所示，感測放大器模組21_3具備針對每條位元線BL設置之感測放大器單元SAU(SAU0、SAU1、…、SAU(m－1))。
感測放大器單元SAU各者具備感測放大器SA、鎖存電路SDL、及鎖存電路XDL。
感測放大器SA藉由對應之位元線BL之電壓或電流而感測記憶胞電晶體MT之閾值電壓，藉此讀出資料，又，對應於寫入資料對位元線BL施加電壓。即，感測放大器SA直接控制位元線BL。而且，於進行讀出時，例如藉由定序器25，經由節點STB對感測放大器SA施加選通信號。感測放大器SA於斷定選通信號之時刻確定讀出資料，保持至鎖存電路SDL。
鎖存電路SDL將藉由感測放大器SA所讀出之讀出資料及藉由感測放大器SA所寫入之寫入資料暫時保持。如下上述，於感測放大器單元SAU中，感測放大器SA包含節點SEN，鎖存電路SDL及XDL利用匯流排DBUS連接。節點SEN與匯流排DBUS由於具有較大之寄生電容，故而可用作暫時之鎖存器。例如，藉由使保持於鎖存電路SDL及XDL之資料暫時展開至節點SEN及匯流排DBUS中，可對它們進行反(NOT)運算、或(OR)運算、及(AND)運算、反及(NAND)運算、反或(NOR)運算、互斥或(XOR)運算等各種邏輯運算。
感測放大器SA、及鎖存電路SDL以能夠相互收發資料之方式連接於共用節點。而且，進而鎖存電路XDL經由匯流排DBUS連接於感測放大器SA、及鎖存電路SDL。
感測放大器模組21_3中之資料之輸入輸出係經由鎖存電路XDL進行。即，自記憶體控制器10接收到之資料自輸入輸出電路22經由輸入輸出用匯流排XBUS傳輸至鎖存電路XDL後，發送至鎖存電路SDL或感測放大器SA。又，鎖存電路SDL或感測放大器SA之資料於經由匯流排DBUS傳輸至鎖存電路XDL後，經由匯流排XBUS發送至輸入輸出電路22或之前之記憶體控制器10。如此，鎖存電路XDL作為串聯連接於輸入輸出電路22與感測放大器SA之間之半導體記憶裝置20之高速緩衝記憶體發揮功能。因此，即便鎖存電路SDL於使用中，只要鎖存電路XDL空閒(只要為開放狀態)，半導體記憶裝置20便亦可成為就緒狀態。另一方面，於鎖存電路XDL為使用中之情形時，除了如下述擬似快取編程動作之特定情形以外，半導體記憶裝置20無法成為就緒狀態。
圖7係用以說明第1實施形態之半導體記憶裝置之感測放大器單元之構成之一例之電路圖。圖7中，示出感測放大器模組21_3內之感測放大器單元SAU中之感測放大器SA、鎖存電路SDL、及鎖存電路XDL之構成作為一例。
首先，對感測放大器SA之構成進行說明。
如圖7所示，感測放大器SA具備電晶體Tr1、Tr2、Tr3、Tr4、Tr5、Tr6、Tr7、Tr8、Tr9、Tr10、及Tr11、以及電容器C1及C2。電晶體Tr1～Tr5、及Tr7～Tr11例如具有n型極性，電晶體Tr6例如具有p型極性。
電晶體Tr1例如為高耐壓電晶體，包含連接於位元線BL之第1端、連接於電晶體Tr2之第1端之第2端、及連接於節點BLS之閘極。電晶體Tr2包含連接於節點SCOM之第2端及連接於節點BLC之閘極。
電晶體Tr3包含連接於節點SCOM之第1端、連接於節點SSRC之第2端、及連接於節點BLX之閘極。電晶體Tr4包含連接於節點SCOM之第1端、連接於節點VLSA之第2端、及連接於節點NLO之閘極。
電晶體Tr5包含連接於節點SSRC之第1端、連接於節點SRCGND之第2端、及連接於節點LAT_S之閘極。電晶體Tr6包含連接於節點SSRC之第1端、連接於節點VHSA之第2端、及連接於節點LAT_S之閘極。
電晶體Tr7包含連接於節點SCOM之第1端、連接於節點SEN之第2端、及連接於節點XXL之閘極。電容器C1包含連接於節點SEN之第1端及連接於節點CLKSA之第2端。電容器C2包含連接於節點SEN之第1端及連接於匯流排DBUS之第2端。
電晶體Tr8包含連接於節點SEN之第1端、連接於節點VHLB之第2端、及連接於節點BLQ之閘極。電晶體Tr9包含連接於節點SEN之第1端、連接於匯流排DBUS之第2端、及連接於節點DSW之閘極。
電晶體Tr10包含連接於節點CLKSA之第1端、連接於電晶體Tr11之第1端之第2端、及連接於節點SEN之閘極。電晶體Tr11包含連接於節點INV_S之第2端、及連接於節點STB之閘極。
繼而，使用圖7，對鎖存電路SDL之構成進行說明。
鎖存電路SDL具備電晶體Tr12、Tr13、Tr14、Tr15、Tr16、Tr17、Tr18、及Tr19。電晶體Tr14、及Tr17～Tr19例如具有n型極性，電晶體Tr12、Tr13、Tr15、及Tr16例如具有p型極性。
電晶體Tr12包含連接於節點INV_S之第1端、連接於電晶體Tr13之第1端之第2端、及連接於節點SLI之閘極。電晶體Tr13包含連接於節點VDDSA之第2端及連接於節點LAT_S之閘極。電晶體Tr14包含連接於節點INV_S之第1端、連接於節點VSS_SDL之第2端、及連接於節點LAT_S之閘極。
電晶體Tr15包含連接於節點LAT_S之第1端、連接於電晶體Tr16之第1端之第2端、及連接於節點SLL之閘極。電晶體Tr16包含連接於節點VDDSA之第2端、及連接於節點INV_S之閘極。電晶體Tr17包含連接於節點LAT_S之第1端、連接於節點VSS_SDL之第2端、及連接於節點INV_S之閘極。
電晶體Tr18包含連接於節點INV_S之第1端、連接於匯流排DBUS之第2端、及連接於節點STI之閘極。電晶體Tr19包含連接於節點LAT_S之第1端、連接於匯流排DBUS之第2端、及連接於節點STL之閘極。
繼而，使用圖7，對鎖存電路XDL之構成進行說明。
鎖存電路XDL具備電晶體Tr20、Tr21、Tr22、Tr23、Tr24、Tr25、Tr26、Tr27、Tr28、及Tr29。電晶體Tr20、Tr22、Tr25、Tr27、及Tr29例如具有n型極性。電晶體Tr21、Tr23、Tr24、Tr26、及Tr28例如具有p型極性。
電晶體Tr20包含連接於匯流排DBUS之第1端、連接於節點INV_X之第2端及連接於節點XTI之閘極。
電晶體Tr21包含連接於節點INV_X之第1端、連接於電晶體Tr23之第1端之第2端、及連接於節點LAT_X之閘極。電晶體Tr22包含連接於節點INV_X之第1端、被接地之第2端、及連接於節點LAT_X之閘極。電晶體Tr23包含連接於節點VDDSA之第2端及連接於節點XLI之閘極。
電晶體Tr24包含連接於節點LAT_X之第1端、連接於電晶體Tr26之第1端之第2端、及連接於節點INV_X之閘極。電晶體Tr25包含連接於節點LAT_X之第1端、連接於電晶體Tr27之第1端之第2端、及連接於節點INV_X之閘極。電晶體Tr26包含連接於節點VDDSA之第2端及連接於節點XLL之閘極。電晶體Tr27包含被接地之第2端及連接於節點XNL之閘極。
電晶體Tr28包含連接於節點LAT_X之第1端、連接於匯流排XBUS之第2端、及連接於節點XNL之閘極。電晶體Tr29包含連接於節點LAT_X之第1端、連接於匯流排XBUS之第2端、及連接於節點XTL之閘極。匯流排XBUS作為用以傳輸信號I/O之路徑使用。
藉由以如上方式構成，感測放大器單元SAU可於位元線BL與匯流排XBUS之間設置能夠保持資料之鎖存電路並且作為資料之收發路徑發揮功能。
1.2關於擬似快取編程動作 接下來，對第1實施形態之半導體記憶裝置中之擬似快取編程動作進行說明。此處，快取編程動作係表示於感測放大器模組21_3內之感測放大器單元SAU中，利用感測放大器SA基於記憶於鎖存電路SDL之寫入資料執行對某一頁(例如第1頁)之寫入動作之期間，將對與該某一頁不同之另一頁(例如第2頁)之寫入資料輸入至鎖存電路XDL中之動作。擬似快取編程動作可應用於此種快取編程動作中與上述第1頁和第2頁互不相同之記憶體面PB對應之情形。
圖8係用以說明第1實施形態之半導體記憶裝置中之擬似快取編程動作之指令序列。圖8中，作為一例，示出按照擬似快取編程動作之序列交替地執行對記憶體面PB0之寫入動作與對記憶體面PB1之寫入動作之情形。
如圖8所示，記憶體控制器10於之前並未被發送寫入指令等而半導體記憶裝置20為就緒狀態時，發行指令“80h”，並發送至半導體記憶裝置20。指令“80h”係命令對半導體記憶裝置20之資料寫入動作之指令。
控制器10例如跨及5週期發行位址ADD，並發送至半導體記憶裝置20。該位址ADD例如指定寫入對象之記憶體面PB、區塊BLK及該區塊BLK內之某一區域之位址。圖8之示例中，定序器25藉由該位址ADD，特定出記憶體面PB0內被寫入資料之區域之位址。當位址ADD被記憶至暫存器24時，定序器25開放(例如將所有鎖存電路XDL中保持之資料重設為“1”)所有記憶體面PB內之鎖存電路XDL。藉此，可抑制之後之寫入動作中執行非預期之寫入動作。再者，位址ADD之週期數並不限於5週期，可應用任意週期數。
繼而，控制器10將寫入資料Din發送至半導體記憶裝置20。控制器10例如發行指令“15h”，並發送至半導體記憶裝置20。指令“15h”係用於使半導體記憶裝置20基於之前所發送之位址ADD及寫入資料Din執行資料寫入動作之指令。又，指令“15h”將該寫入動作為快取編程動作通知給半導體記憶裝置20。有時將指令“80h”、位址ADD、寫入資料Din及指令“15h”之組稱為「第1種寫入指令集」。又，有時將指令“80h”、位址ADD、寫入資料Din及指令“11h”(下文敍述)之組稱為「第2種寫入指令集」。又，有時將指令“80h”、位址ADD、寫入資料Din及指令“10h”之組稱為「第3種寫入指令集」。
當指令“15h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25將自記憶體控制器10發送之寫入資料Din輸入至記憶體面PB0內對應之鎖存電路XDL。然後，定序器25使該寫入資料Din進而轉移至記憶體面PB0內之另一鎖存電路(例如鎖存電路SDL)。然後，定序器25控制電壓產生電路26以及核心部21內之記憶體面PB0之列解碼器21_2及感測放大器模組21_3等，開始寫入動作。
此處，寫入動作包含編程動作與驗證動作。編程動作係基於寫入資料Din使記憶胞電晶體MT之閾值電壓上升之動作。驗證動作係於該編程動作後感測記憶胞電晶體MT之閾值電壓，判定該記憶胞電晶體MT之閾值電壓是否上升至期望值之動作。定序器25藉由交替地執行該編程動作與驗證動作，最終使寫入動作完成。
因此，於進行寫入動作時，必須於至少一個鎖存電路(例如鎖存電路SDL)中保持寫入資料Din，並且於另一個鎖存電路(例如鎖存電路XDL)中保持驗證動作中所讀出之讀出資料。因此，於本實施形態之半導體記憶裝置20中，即便將寫入資料Din自鎖存電路XDL轉移至鎖存電路SDL，於寫入動作中，鎖存電路XDL亦成為使用中狀態。
如上所述，於鎖存電路XDL為使用中之情形時，一般而言，半導體記憶裝置20無法成為就緒狀態。因此，於擬似快取編程動作中，定序器25於對記憶體面PB0之寫入動作完成之前(例如於寫入資料Din對相對應之鎖存電路XDL之輸入結束後且對記憶體面PB0之寫入動作開始之同時)，擬似性地開放記憶體面PB0內之鎖存電路XDL。具體而言，定序器25不將記憶體面PB0內之鎖存電路XDL中保持之資料重設，所有記憶體面PB內之鎖存電路XDL均視為未使用狀態。換句話說，第1實施形態之半導體記憶裝置20不僅於所有記憶體面PB內之鎖存電路XDL均為未使用狀態之情形時成為就緒狀態，而且於對所有記憶體面PB中之一部分記憶體面PB(例如記憶體面PB0)內之鎖存電路XDL結束寫入資料Din之輸入後，實際上即便於該一部分記憶體面PB中寫入動作為執行中，亦成為就緒狀態。
藉此，邏輯控制電路23可使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。因此，記憶體控制器10可辨識出半導體記憶裝置20為能夠受理進一步之指令之狀態。
其次，記憶體控制器10發行指令“80h”、及跨及5週期之位址ADD，發送至半導體記憶裝置20。圖8之示例中，定序器25藉由該位址ADD，特定出記憶體面PB1內被寫入資料之區域之位址。
繼而，控制器10將寫入資料Din發送至半導體記憶裝置20。控制器10例如發行指令“15h”，並發送至半導體記憶裝置20。當指令“15h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。
定序器25一面執行對記憶體面PB0之寫入動作，一面將自記憶體控制器10發送之寫入資料Din輸入至記憶體面PB1內對應之鎖存電路XDL。然後，定序器25使該寫入資料Din進而轉移至記憶體面PB1內之另一鎖存電路SDL。定序器25於對記憶體面PB0之寫入動作完成為止使對記憶體面PB1之寫入動作待機。
當對記憶體面PB0之寫入動作完成時，定序器25開放記憶體面PB0內之鎖存電路XDL。藉此，可將記憶體面PB0內之鎖存電路XDL自使用中狀態變為未使用狀態。又，定序器25隨著對記憶體面PB0之寫入動作完成，使對記憶體面PB1之寫入動作開始。此時，定序器25擬似性地開放記憶體面PB1內之鎖存電路XDL。具體而言，定序器25不將記憶體面PB1內之鎖存電路XDL中保持之資料重設，所有記憶體面PB內之鎖存電路XDL均視為未使用狀態。藉此，邏輯控制電路23可使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。因此，記憶體控制器10可辨識出半導體記憶裝置20為能夠受理進一步之指令之狀態。
定序器25於之前並未被發送寫入指令等而半導體記憶裝置20為就緒狀態時接收到對記憶體面PB0之寫入指令之情形時，於對記憶體面PB0內之鎖存電路XDL結束寫入資料之輸入後，令邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。另一方面，定序器25於接收對記憶體面PB0之寫入指令而寫入動作為執行中時接收到對記憶體面PB1之寫入指令之情形時，於對記憶體面PB1內之鎖存電路XDL之寫入資料之輸入結束且對記憶體面PB0之寫入動作完成後，令邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
即，第1實施形態之半導體記憶裝置20自接收到對某一記憶體面(記憶體面PB0)之第1種寫入指令集(包含“15h”)起至回復至就緒狀態為止所需之第1期間D1較自接收到對另一記憶體面(記憶體面PB1)之第1種寫入指令集起至回復至就緒狀態為止所需之第2期間D2短。
其次，記憶體控制器10發行指令“80h”、及跨及5週期之位址ADD，並發送至半導體記憶裝置20。圖8之示例中，定序器25藉由該位址ADD，特定出記憶體面PB0內被寫入資料之區域之位址。
繼而，控制器10將寫入資料Din發送至半導體記憶裝置20。控制器10發行指令“10h”，並發送至半導體記憶裝置20。指令“10h”係用於使半導體記憶裝置20基於之前所發送之位址ADD及寫入資料Din而執行資料之寫入動作之指令。又，指令“10h”於該寫入動作中將快取編程動作結束通知給半導體記憶裝置20。
當指令“10h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。
定序器25一面執行對記憶體面PB1之寫入動作，一面將自記憶體控制器10發送之寫入資料Din輸入至記憶體面PB0內對應之鎖存電路XDL。然後，定序器25使該寫入資料Din進而轉移至記憶體面PB0內之另一鎖存電路SDL。之後，定序器25於對記憶體面PB1之寫入動作完成為止使對記憶體面PB0之寫入動作待機。
當對記憶體面PB1之寫入動作完成時，定序器25開放記憶體面PB1內之鎖存電路XDL。藉此，可使記憶體面PB1內之鎖存電路XDL自使用中狀態變為未使用狀態。又，定序器25隨著對記憶體面PB1之寫入動作完成，使對記憶體面PB0之寫入動作開始。
當對記憶體面PB0之寫入動作完成時，定序器25開放記憶體面PB0內之鎖存電路XDL。藉此，可使包含記憶體面PB0之所有記憶體面PB內之鎖存電路XDL自使用中狀態變為未使用狀態。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
藉由以上操作，擬似快取編程動作結束。
再者，記憶體控制器10可於上述擬似快取編程動作中之任意時刻，輸出保持於鎖存電路XDL之資料。具體而言，記憶體控制器10對半導體記憶裝置20發行指令“05h”、行位址、及指令“E0h”。半導體記憶裝置20響應該指令序列，將保持於鎖存電路XDL之資料輸出到記憶體控制器10。
1.3本實施形態之效果 根據第1實施形態，可抑制寫入動作之潛時增加。以下對本效果進行說明。
半導體記憶裝置20儘管於進行寫入動作時使用設置於各感測放大器單元SAU內之所有(2個)鎖存電路XDL及SDL，但亦支持快取編程動作。即，定序器25構成為，當接收到指示對記憶體面PB0之快取編程動作之指令(“80h”-“15h”)時，於記憶體面PB0內之鎖存電路XDL之使用完成之前，受理指示後續之快取編程動作之指令(“80h”-“15h”或“80h”-“10h”)。藉此，儘管記憶體面PB0使用鎖存電路XDL並且於執行寫入動作之過程中，邏輯控制電路23亦可將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。因此，可與對記憶體面PB0之寫入動作並行地執行將對另一記憶體面PB1之寫入資料Din輸入至鎖存電路XDL之動作。因此，可抑制寫入動作之潛時增加。
若進行補充，則一般而言於鎖存電路XDL為使用中之情形時，邏輯控制電路23無法使信號/RB為“H”電平。因此，於如第1實施形態之半導體記憶裝置20般鎖存電路之數量較少之構成之情形時，有無法支持快取編程動作之可能性。
於第1實施形態中，半導體記憶裝置20具有複數個記憶體面PB。各記憶體面PB包含記憶胞陣列21_1、列解碼器21_2、及感測放大器模組21_3，針對每個記憶體面PB進行寫入動作、讀出動作、抹除動作等。又，記憶體系統1設置約束，使後續之快取編程動作中之寫入對象之記憶體面PB與之前之快取編程動作中之寫入對象之記憶體面PB不同。藉此，定序器25於對某一記憶體面PB(例如記憶體面PB0)內之鎖存電路XDL輸入寫入資料Din後，於執行寫入動作之期間，可視為不會對該記憶體面PB(例如記憶體面PB0)內之鎖存電路XDL傳輸新的寫入資料Din。因此，定序器25可擬似性地開放記憶體面PB0內之鎖存電路XDL。因此，可使對具有未使用之鎖存電路XDL之另一記憶體面PB1輸入寫入資料所需之期間與對記憶體面PB0之寫入動作所需之期間重疊，進而可抑制寫入動作之潛時增加。
再者，於第1實施形態中，對在寫入動作中之驗證動作中鎖存電路XDL成為使用中之情形進行了說明，但並不限於此。例如，無論於寫入動作中之編程動作中，抑或於鎖存電路XDL成為使用中之情形時，均可應用與第1實施形態同等之擬似快取編程動作，可發揮同等之效果。
1.4變化例等 於第1實施形態中，對在快取編程動作序列中擬似性地開放鎖存電路XDL之情形進行了說明，但並不限於此，可進行各種變化。例如，於快取編程動作中插入讀出動作等其他動作之情形時，亦可同樣地擬似性地開放鎖存電路XDL。於以下之說明中，對與第1實施形態相同之構成及動作適當省略說明，主要對與第1實施形態不同之構成及動作進行說明。
1.4.1第1變化例 首先，對藉由在擬似快取編程動作中發行中斷寫入動作之指令而插入讀出動作之情形進行說明。
圖9係用以說明第1實施形態之第1變化例之半導體記憶裝置中之伴有插入執行之讀出動作之擬似快取編程動作之指令序列。圖9中，示出於第1實施形態之圖8中所說明之擬似快取編程動作中插入執行讀出動作之情形之一例。
如圖9所示，首先，記憶體控制器10發行用以命令對記憶體面PB0之擬似快取編程動作之指令“80h”、位址ADD、寫入資料Din、及指令“15h”，並發送至半導體記憶裝置20。當位址ADD被記憶至暫存器24時，定序器25將所有記憶體面PB內之鎖存電路XDL開放。又，當指令“15h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB0內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB0內之另一鎖存電路SDL。然後，定序器25開始對記憶體面PB0之寫入動作。
定序器25於對記憶體面PB0之寫入動作完成之前，將記憶體面PB0內之鎖存電路XDL擬似性地開放。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
記憶體控制器10例如自外部主機機器接收優先度較高之讀出動作之執行命令。記憶體控制器10隨之發行指令“A7h”，並發送至半導體記憶裝置20。指令“A7h”係用於將中斷執行中之寫入動作並插入新之動作通知給半導體記憶裝置20之指令。
繼而，記憶體控制器10發行指令“00h”，並發送至半導體記憶裝置20。指令“00h”係命令自半導體記憶裝置20讀出資料之動作之指令。
記憶體控制器10例如跨及5週期發行位址ADD，並發送至半導體記憶裝置20。該位址ADD例如指定讀出對象之記憶體面PB、區塊BLK、及該區塊BLK內之某一區域之位址。此處，該位址ADD並不依存於執行寫入動作中之記憶體面PB0，能夠指定任意記憶體面PB內之任意區塊BLK。
記憶體控制器10發行指令“30h”，並發送至半導體記憶裝置20。指令“30h”係用於基於之前所發送之位址ADD執行自半導體記憶裝置20讀出資料之動作之指令。藉此，半導體記憶裝置20使寫入動作中斷，開始插入讀出動作之動作。
具體而言，邏輯控制電路23使信號/RB為“L”電平，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25切換設定使對記憶體面PB0之寫入動作中斷，使讀出動作開始。具體而言，例如定序器25亦可將保持於鎖存電路SDL之寫入資料Din再次重新傳輸至鎖存電路XDL中。然後，定序器25使自記憶胞電晶體MT讀出資料之動作開始。
邏輯控制電路23於資料讀出動作完成後，使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。若半導體記憶裝置20成為就緒狀態，則記憶體控制器10反覆斷定信號/RE。每次切換信號/RE時，所讀出之資料便被輸出到記憶體控制器10。
於所讀出之資料對記憶體控制器10之輸出完成後，記憶體控制器10發行指令“48h”，並發送至半導體記憶裝置20。指令“48h”係用於將再次開始已被中斷之寫入動作通知給半導體記憶裝置20之指令。當接收到指令“48h”時，則定序器25使對記憶體面PB0之寫入動作再次開始，並且再次將記憶體面PB0內之鎖存電路XDL擬似性地開放。隨著對記憶體面PB0再次開始寫入動作，記憶體面PB0內之鎖存電路XDL成為使用中，但定序器25未將記憶體面PB0內之鎖存電路XDL重設，所有記憶體面PB內之鎖存電路XDL均視為未使用狀態。因此，半導體記憶裝置20維持就緒狀態，記憶體控制器10可辨識出半導體記憶裝置20為能夠受理進一步之指令之狀態。
其次，記憶體控制器10發行用於命令對記憶體面PB1之擬似快取編程動作之指令“80h”、位址ADD、寫入資料Din、及指令“10h”，並發送至半導體記憶裝置20。當指令“10h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB1內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB1內之另一鎖存電路SDL。定序器25於對記憶體面PB0之寫入動作完成為止，使對記憶體面PB1之寫入動作待機。
當對記憶體面PB0之寫入動作完成時，定序器25開放記憶體面PB0內之鎖存電路XDL。藉此，可使記憶體面PB0內之鎖存電路XDL自使用中狀態變成未使用狀態。又，定序器25隨著對記憶體面PB0之寫入動作完成，使對記憶體面PB1之寫入動作開始。當對記憶體面PB1之寫入動作完成時，定序器25開放記憶體面PB1內之鎖存電路XDL。藉此，可使包含記憶體面PB1之所有記憶體面PB內之鎖存電路XDL自使用中狀態變為未使用狀態。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
藉由以上操作，插入讀出動作之擬似快取編程動作結束。
再者，如上所述，鎖存電路XDL以串聯連接之方式設置於感測放大器SA與輸入輸出電路22之間。藉此，為了將自記憶胞電晶體MT讀出之資料輸出到記憶體控制器10，需要經由鎖存電路XDL。因此，於讀出對象之記憶體面PB與使寫入動作中斷之記憶體面PB相同(即，於圖9之情形時為記憶體面PB0)之情形時，有鎖存電路XDL內保持著寫入資料Din之可能性。因此，有於鎖存電路XDL中寫入資料Din與讀出資料發生衝突之可能性。
圖10係用以說明第1實施形態之第1變化例之半導體記憶裝置中之用於避免感測放大器單元內之資料衝突之資料轉移之示意圖。圖10中，示出於對記憶體面PB0之寫入動作中斷時插入執行自記憶體面PB0讀出資料之動作之情形。
如圖10所示，首先，於步驟S1中，定序器25使寫入資料Din保持至鎖存電路XDL。
繼而，於步驟S2中，定序器25藉由在節點SEN感測讀出對象之記憶胞電晶體MT之閾值電壓而讀出資料，並使所讀出之資料保持至鎖存電路SDL。
於步驟S3中，定序器25使保持於鎖存電路XDL之寫入資料Din保持至感測放大器SA內之節點SEN。
於步驟S4中，定序器25使保持於鎖存電路SDL之讀出資料保持至鎖存電路XDL。
於步驟S5中，定序器25使保持於節點SEN之寫入資料Din保持至鎖存電路SDL。
於步驟S6中，定序器25將傳輸至鎖存電路XDL之讀出資料朝向記憶體控制器10輸出。
於步驟S7中，定序器25使保持於鎖存電路SDL之寫入資料Din保持至鎖存電路XDL。
藉由以如上方式進行動作，即便於中斷寫入動作之記憶體面PB與讀出對象之記憶體面PB相同之情形時，亦可於不失去寫入資料Din之情況下執行資料讀出。
再者，圖10中，對中斷寫入動作之記憶體面PB與讀出對象之記憶體面PB相同之情形進行了說明，但並不限於此。即，中斷寫入動作之記憶體面PB亦可與讀出對象之記憶體面PB不同。該情形時，無需考慮於鎖存電路XDL中寫入資料Din與讀出資料發生衝突之可能性。因此，定序器25可依照圖10之示例中之省略步驟S1、S3、S5、及S7之序列(即，步驟S2、S4、及S6)，將讀出資料輸出到記憶體控制器10。
根據第1實施形態之第1變化例，定序器25與第1實施形態同樣地，於對記憶體面PB0之寫入動作之執行中，擬似性地開放記憶體面PB0內之鎖存電路XDL。藉此，邏輯控制電路23可使信號/RB為“H”電平。因此，記憶體控制器10可於半導體記憶裝置20為就緒狀態時將指令“A7h”發送至半導體記憶裝置20。因此，可減少到開始讀出動作為止所需之時間。
若進行補充，則於並非利用擬似快取編程動作進行之寫入動作之情形時，於對記憶體面PB0進行寫入動作時，半導體記憶裝置20成為忙碌狀態。於該狀態下插入讀出動作之情形時，定序器25需要於忙碌狀態下接收到指令“A7h”。為了接收進一步之讀出用指令“00h”，定序器25必須執行用於將半導體記憶裝置20內之設定變更為就緒狀態之處理，有讀出動作之潛時增加之可能性。
根據第1實施形態之第1變化例，定序器25可於就緒狀態下接收指令“A7h”，因此無需上述自忙碌狀態向就緒狀態之設定變更之處理。因此，可抑制讀出動作之潛時增加。
1.4.2第2變化例 其次，對在將擬似快取編程動作中之寫入資料Din輸入至鎖存電路XDL時插入執行讀出動作時之動作進行說明。
圖11係用以說明第1實施形態之第2變化例之半導體記憶裝置中之伴有插入執行之讀出動作之擬似快取編程動作之指令序列。圖11中，示出對複數個記憶體面PB同步之寫入動作執行擬似快取編程動作之情形。更具體而言，圖11中，作為一例，示出按照擬似快取編程動作之序列交替地執行記憶體面PB0及PB1同步地執行之寫入動作與記憶體面PB2及PB3同步地執行之寫入動作之情形。而且，圖11中，示出於該寫入動作中寫入資料Din對鎖存電路XDL之輸入中插入讀出動作時之動作之一例。
如圖11所示，首先，記憶體控制器10發行指示對記憶體面PB0之寫入動作之指令“80h”、位址ADD、寫入資料Din及指令“11h”，並發送至半導體記憶裝置20。指令“11h”係用於通知半導體記憶裝置20使複數個記憶體面PB同步地執行之指令。當位址ADD被記憶至暫存器24時，定序器25開放所有記憶體面PB內之鎖存電路XDL。又，當指令“11h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB0內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB0內之另一鎖存電路SDL中。邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10，等待指示與記憶體面PB0同步之寫入動作之指令。
記憶體控制器10發行指示對記憶體面PB1之寫入動作之指令“80h”、位址ADD、寫入資料Din及指令“15h”，並發送至半導體記憶裝置20。當指令“15h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB1內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB1內之另一鎖存電路SDL。繼而，定序器25於寫入資料Din之輸入完成後，立刻開始對記憶體面PB0及PB1之同步寫入動作。
定序器25於對記憶體面PB0及PB1之同步寫入動作完成之前，將記憶體面PB0及PB1內之鎖存電路XDL擬似性地開放。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
繼而，記憶體控制器10發行指示對記憶體面PB2之寫入動作之指令“80h”、位址ADD、寫入資料Din及指令“11h”，並發送至半導體記憶裝置20。當指令“11h”被記憶至暫存器24時，邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB2內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB2內之另一鎖存電路SDL。邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10，等待指示與記憶體面PB2同步之寫入動作之指令。
記憶體控制器10例如於對記憶體面PB2內之鎖存電路XDL之寫入資料Din之輸入完成之前，自外部主機機器接收優先度較高之讀出動作之執行命令。記憶體控制器10隨之發行指令“00h”、位址ADD及指令“30h”，並發送至半導體記憶裝置20。藉此，半導體記憶裝置20使寫入資料Din對鎖存電路XDL之輸入中斷，開始插入讀出動作之動作。
具體而言，邏輯控制電路23使信號/RB為“L”電平，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25切換設定，使對記憶體面PB0及PB1之同步寫入動作中斷，開始讀出動作。具體而言，例如定序器25亦可將已完成輸入而保持於鎖存電路SDL之寫入資料Din再次重新傳輸至鎖存電路XDL。然後，定序器25使自記憶胞電晶體MT讀出資料之動作開始。
再者，於讀出對象之記憶體面PB為被中斷同步寫入動作之記憶體面PB0或PB1、或者被中斷寫入資料Din之輸入之記憶體面PB2之情形時，有於鎖存電路XDL中寫入資料Din與讀出資料發生衝突之可能性。該情形時之感測放大器單元SAU內之資料之轉移方法例如可應用第1實施形態之第1變化例中之與圖10同等之方法，因此省略說明。
邏輯控制電路23於資料之讀出動作完成後，使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。若半導體記憶裝置20成為就緒狀態，則記憶體控制器10反覆斷定信號/RE。每次切換信號/RE時，所讀出之資料便被輸出到記憶體控制器10。
於所讀出之資料對記憶體控制器10之輸出完成後，記憶體控制器10發行指令“3Fh”，並發送至半導體記憶裝置20。指令“3Fh”係用於將保持於鎖存電路SDL之寫入資料Din之一部分傳輸至鎖存電路XDL之指令。當接收到指令“3Fh”時，定序器25使於讀出動作前完成輸入之寫入資料Din自鎖存電路SDL傳輸至鎖存電路XDL。藉此，可使感測放大器單元SAU內回復為即將發生讀出動作之插入之前之狀態。
繼而，記憶體控制器10發行指令“48h”，並發送至半導體記憶裝置20。當接收到指令“48h”時，定序器25使對記憶體面PB0及PB1之同步寫入動作再次開始，並且再次將記憶體面PB0及PB1內之鎖存電路XDL擬似性地開放。隨著再次開始對記憶體面PB0及記憶體面PB1之同步寫入動作，記憶體面PB0及記憶體面PB1內之鎖存電路XDL變成使用中，但定序器25未將記憶體面PB0及PB1內之鎖存電路XDL重設，所有記憶體面PB內之鎖存電路XDL均視為未使用狀態。因此，半導體記憶裝置20維持就緒狀態，記憶體控制器10可辨識出半導體記憶裝置20為能夠受理進一步之指令之狀態。
記憶體控制器10發行指令“85h”、位址ADD、寫入資料Din、及指令“11h”，並發送至半導體記憶裝置20。指令“85h”係用於將使暫時中斷之寫入資料Din之輸入再次開始這一內容通知給半導體記憶裝置20之指令。再者，該寫入資料Din只要包含在因讀出動作而中斷前對記憶體面PB2內之鎖存電路XDL之輸入未完成之資料即可。定序器25於將寫入資料Din輸入至記憶體面PB2內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB2內之另一鎖存電路SDL。邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10，等待指示與記憶體面PB2同步之寫入動作之指令。
其次，記憶體控制器10發行用於命令對記憶體面PB3之擬似快取編程動作之指令“80h”、位址ADD、寫入資料Din、及指令“15h”，並發送至半導體記憶裝置20。若將指令“15h”記憶至暫存器24，則邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB3內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB3內之另一鎖存電路SDL。定序器25於對記憶體面PB0及PB1之同步寫入動作完成為止，使對記憶體面PB2及PB3之同步寫入動作待機。
若對記憶體面PB0及PB1之同步寫入動作完成，則定序器25開放記憶體面PB0及PB1內之鎖存電路XDL。藉此，可使記憶體面PB0及PB1內之鎖存電路XDL自使用中狀態變為未使用狀態。又，隨著對記憶體面PB0及PB1之同步寫入動作完成，定序器25使對記憶體面PB2及PB3之同步寫入動作開始。若對記憶體面PB2及PB3之同步寫入動作完成，則定序器25開放記憶體面PB2及PB3內之鎖存電路XDL。藉此，可使包含記憶體面PB2及PB3之所有記憶體面PB內之鎖存電路XDL自使用中狀態變為未使用狀態。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
藉由以上操作，插入讀出動作之擬似快取編程動作結束。
根據第1實施形態之第2變化例，定序器25於對記憶體面PB0及PB1之同步寫入動作之執行中，擬似性地開放該記憶體面PB0及PB1內之鎖存電路XDL。藉此，可一面執行對記憶體面PB0及PB1之同步寫入動作，一面執行對記憶體面PB2及PB3內之鎖存電路XDL之寫入資料Din之輸入。因此，可抑制對記憶體面PB2及PB3之同步寫入動作之潛時增加。再者，於對記憶體面PB2及PB3之同步寫入動作中插入讀出動作之情形時，亦可抑制該讀出動作之潛時增加。
再者，於上述第2變化例中，對在對記憶體面PB2內之鎖存電路XDL之寫入資料Din之輸入中發行讀出指令之情形進行了說明，但並不限於此。例如，讀出指令亦可於對記憶體面PB2內之鎖存電路XDL之寫入資料Din之輸入完成後至發行對記憶體面PB3之寫入指令為止之期間內發行。
又，於上述第2變化例中，對在對複數個記憶體面PB之同步寫入動作執行擬似快取編程動作時插入讀出動作之情形進行了說明，但並不限於此。例如，第2變化例之動作與第1實施形態及第1變化例同樣地，亦可同樣地應用於對於對1個記憶體面PB之寫入動作執行擬似快取編程動作時插入讀出動作之情形。
以下，使用圖12對相對於如上所述之第2變化例之進一步之變化例進行說明。
圖12係用以說明第2變化例之進一步之變化例之半導體記憶裝置中之伴有插入執行之讀出動作之擬似快取編程動作之指令序列。圖12中，示出並非對於複數個記憶體面PB同步之寫入動作，而對於對1個記憶體面之寫入動作執行擬似快取編程動作之情形。更具體而言，圖12中，作為一例，示出按照擬似快取編程動作之序列交替地執行對記憶體面PB0執行之寫入動作與對記憶體面PB1執行之寫入動作之情形。而且，圖12中，示出於該寫入動作中寫入資料Din對鎖存電路XDL之輸入完成後插入讀出動作之情形之動作之一例。
如圖12所示，首先，記憶體控制器10發行指示對記憶體面PB0之寫入動作之指令“80h”、位址ADD、寫入資料Din、及指令“11h”，並發送至半導體記憶裝置20。指令“11h”將繼續發行進一步之寫入指令通知給半導體記憶裝置20。若將位址ADD記憶至暫存器24，則定序器25開放所有記憶體面PB內之鎖存電路XDL。又，若將指令“11h”記憶至暫存器24，則邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB0內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB0內之另一鎖存電路SDL。邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10，等待指示對記憶體面PB0之連續寫入動作之指令。
記憶體控制器10發行指示對記憶體面PB0之進一步之寫入動作之指令“80h”、位址ADD、寫入資料Din、及指令“15h”，並發送至半導體記憶裝置20。若將指令“15h”記憶至暫存器24，則邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB0內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB0內之另一鎖存電路SDL。繼而，定序器25於寫入資料Din之輸入完成後，立即開始對記憶體面PB0之寫入動作。
定序器25於對記憶體面PB0之寫入動作完成前，將記憶體面PB0內之鎖存電路XDL擬似性地開放。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
繼而，記憶體控制器10發行指示對記憶體面PB1之寫入動作之指令“80h”、位址ADD、寫入資料Din、及指令“11h”，並發送至半導體記憶裝置20。若將指令“11h”記憶至暫存器24，則邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB1內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB1內之另一鎖存電路SDL。無論寫入資料Din對鎖存電路XDL之輸入是否完成，邏輯控制電路23均使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10，等待指示進一步之寫入動作之指令。
記憶體控制器10例如於對記憶體面PB1內之鎖存電路XDL之寫入資料Din之輸入完成後，於發行指示進一步之寫入動作之指令之前，自外部主機機器接收優先度較高之讀出動作之執行命令。記憶體控制器10隨之發行指令“00h”、位址ADD、及指令“30h”，並發送至半導體記憶裝置20。藉此，半導體記憶裝置20使寫入資料Din對鎖存電路XDL之輸入中斷，開始插入讀出動作之動作。
關於讀出動作之插入處理，與圖11之情形相同，因此省略說明。
於所讀出之資料對記憶體控制器10之輸出完成後，記憶體控制器10發行指令“3Fh”，並發送至半導體記憶裝置20。當接收到指令“3Fh”時，定序器25使於讀出動作前完成輸入之寫入資料Din自鎖存電路SDL傳輸至鎖存電路XDL。藉此，可使感測放大器單元SAU內回復為即將發生讀出動作之插入之前之狀態。
繼而，記憶體控制器10發行指令“48h”，並發送至半導體記憶裝置20。當接收到指令“48h”時，定序器25使對記憶體面PB0之寫入動作再次開始，並且再次將記憶體面PB0內之鎖存電路XDL擬似性地開放。隨著再次開始對記憶體面PB0之連續寫入動作，記憶體面PB0內之鎖存電路XDL成為使用中，但定序器25未將記憶體面PB0內之鎖存電路XDL重設，所有記憶體面PB內之鎖存電路XDL均視為未使用狀態。因此，半導體記憶裝置20維持就緒狀態，記憶體控制器10可辨識出半導體記憶裝置20為能夠受理進一步之指令之狀態。
記憶體控制器10發行指令“85h”、位址ADD、及指令“11h”，並發送至半導體記憶裝置20。圖12之示例中，寫入資料Din於因讀出動作而中斷前已完成對記憶體面PB1內之鎖存電路XDL之所有輸入，因此不再發送。當接收到指令“11h”時，邏輯控制電路23使信號/RB為“H”電平，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10，等待指示進一步之寫入動作之指令。
其次，記憶體控制器10發行用於命令對記憶體面PB1之進一步之寫入動作之指令“80h”、位址ADD、寫入資料Din、及指令“15h”，並發送至半導體記憶裝置20。若將指令“15h”記憶至暫存器24，則邏輯控制電路23使信號/RB為“L”，將半導體記憶裝置20為忙碌狀態通知給記憶體控制器10。定序器25於將寫入資料Din輸入至記憶體面PB1內對應之鎖存電路XDL後，使該寫入資料Din進而轉移至記憶體面PB1內之另一鎖存電路SDL。定序器25於對記憶體面PB0之寫入動作完成為止，使對記憶體面PB1之寫入動作待機。
當對記憶體面PB0之寫入動作完成時，定序器25開放記憶體面PB0內之鎖存電路XDL。藉此，可使記憶體面PB0內之鎖存電路XDL自使用中狀態變為未使用狀態。又，隨著對記憶體面PB0之寫入動作完成，定序器25使對記憶體面PB1之寫入動作開始。當對記憶體面PB1之寫入動作完成時，定序器25開放記憶體面PB1內之鎖存電路XDL。藉此，可使包含記憶體面PB1之所有記憶體面PB內之鎖存電路XDL自使用中狀態變為未使用狀態。邏輯控制電路23使信號/RB為“H”，將半導體記憶裝置20為就緒狀態通知給記憶體控制器10。
藉由以上操作，插入讀出動作之擬似快取編程動作結束。
2.其他 再者，並不限於上述第1實施形態、以及第1變化例及第2變化例，可應用各種變化。例如於上述第1實施形態及第1變化例中，對並行地執行記憶體面PB0之寫入動作與記憶體面PB1之寫入資料輸入動作之擬似快取編程動作進行了說明。又，於上述第2變化例中，對並行地執行記憶體面PB0及PB1之同步寫入動作與記憶體面PB2及PB3之寫入資料輸入動作之擬似快取編程動作進行了說明。但是，並不限於此，擬似快取編程動作可對任意數量(例如3個、4個、8個等)之記憶體面之組之同步寫入動作執行。更具體而言，例如於對4個記憶體面之組之同步寫入動作應用擬似快取編程動作之情形時，亦可並行地執行記憶體面PB0～PB3之同步寫入動作與記憶體面PB4～PB7之寫入資料輸入動作。
於上述第1實施形態中，對記憶體系統1設置約束使後續之快取編程動作中之寫入對象之記憶體面PB與之前之快取編程動作中之寫入對象之記憶體面PB不同之示例進行了說明。亦可與可執行同步寫入動作之記憶體面之組對應地施加該約束。例如，於圖1所示之半導體記憶裝置20中，於將記憶體面PB0～PB3、記憶體面PB4～PB7、記憶體面PB8～PB11、記憶體面PB12～PB15分別設為可執行同步寫入動作之記憶體面之組之情形時，於對記憶體面PB0～PB3中之至少一者進行快取編程動作之情形時，亦可設置約束使後續之快取編程動作之對象為記憶體面PB4～PB7中之至少一者。
又，於上述第1實施形態、以及第1變化例及第2變化例中，對在感測放大器單元SAU內僅設置鎖存電路SDL及XDL這2個鎖存電路之情形進行了說明，但並不限於此。例如，於設置有鎖存電路SDL及XDL以外之進一步之鎖存電路之情形時，當進行如鎖存電路XDL成為使用中之寫入動作時，藉由上述擬似快取編程動作，亦可發揮與上述效果同等之效果。
又，於上述第2變化例中，對發行指示以胞單元CU單位執行寫入動作之寫入指令即“80h”之情形進行了說明，但並不限於此。例如，亦可發行能夠指示對胞單元CU內之任意尺寸之行位址執行寫入動作之寫入指令即“85h”來代替寫入指令“80h”。
對本發明之若干種實施形態進行了說明，但該等實施形態係作為示例提出，並非意圖限定發明之範圍。該等實施形態可藉由其他各種方式而實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且同樣地包含於權利要求書所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有將日本專利申請案2018-171686號(申請日：2018年9月13日)作為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 10:記憶體控制器 11:處理器 12:內置記憶體 13:ECC電路 14:NAND介面電路 15:緩衝記憶體 16:主機介面電路 20:半導體記憶裝置 21:核心部 21_1:記憶胞陣列 21_2:列解碼器 21_3:感測放大器模組 22:輸入輸出電路 23:邏輯控制電路 24:暫存器 25:定序器 26:電壓產生電路 27:驅動器集 30:半導體基板 30p:p型井區域 31:配線層 32:配線層 33:配線層 34:區塊絕緣膜 35:電荷蓄積層 36:隧道氧化膜 37:半導體柱 38:配線層 39:n+型雜質擴散區域 40:p+型雜質擴散區域 41:接觸插塞 42:配線層 42:配線層 43:接觸插塞 44:配線層 45:接觸插塞 /CE:信號 /RB:信號 /RE:信號 /WE:信號 /WP:信號 ADD:位址 ALE:信號 BLC:節點 BLK(BLK0、BLK1、…):區塊 BLQ:節點 BLS:節點 BLX:節點 C1:電容器 C2:電容器 CELSRC:源極線 CLE:信號 CLKSA:節點 CMD:指令 CPWELL:井線 CU:胞單元 D1:第1期間 D2:第2期間 DAT:資料 DBUS:匯流排 DSW:節點 I/O:信號 INV_S:節點 INV_X:節點 LAT_S:節點 LAT_X:節點 MH:記憶體孔 MT(MT0～MT7):記憶胞電晶體 NLO:節點 NS:NAND串 PB0:記憶體面 SA:感測放大器 SAU(SAU0、SAU1、…、SAU(m－1)):感測放大器單元 SCOM:節點 SDL:鎖存電路 SEN:節點 SGD0～SGD3:選擇閘極線 SGS:選擇閘極線 SLI:節點 SLL:節點 SRCGND:節點 SSRC:節點 ST1:選擇電晶體 ST2:選擇電晶體 STB:節點 STI:節點 STL:節點 SU(SU0、SU1、…):串單元 Tr1:電晶體 Tr2:電晶體 Tr3:電晶體 Tr4:電晶體 Tr5:電晶體 Tr6:電晶體 Tr7:電晶體 Tr8:電晶體 Tr9:電晶體 Tr10:電晶體 Tr11:電晶體 Tr12:電晶體 Tr13:電晶體 Tr14:電晶體 Tr15:電晶體 Tr16:電晶體 Tr17:電晶體 Tr18:電晶體 Tr19:電晶體 Tr20:電晶體 Tr21:電晶體 Tr22:電晶體 Tr23:電晶體 Tr24:電晶體 Tr25:電晶體 Tr26:電晶體 Tr27:電晶體 Tr28:電晶體 Tr29:電晶體 VDDSA:節點 VDDSA:節點 VHLB:節點 VHSA:節點 VLSA:節點 VSS_SDL:節點 WL(WL0～WL7):字元線 X:方向 XBUS:匯流排 XDL:鎖存電路 XLI:節點 XLL:節點 XNL:節點 XNL:節點 XTI:節點 XTL:節點 XXL:節點 Y:方向 Z:方向
圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。 圖2係用以說明第1實施形態之半導體記憶裝置之構成之方塊圖。 圖3係用以說明第1實施形態之半導體記憶裝置之記憶體面之方塊圖。 圖4係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之電路圖。 圖5係用以說明第1實施形態之半導體記憶裝置之記憶胞陣列之構成之剖視圖。 圖6係用以說明第1實施形態之半導體記憶裝置之感測放大器模組之構成之方塊圖。 圖7係用以說明第1實施形態之半導體記憶裝置之感測放大器單元之構成之電路圖。 圖8係用以說明第1實施形態之半導體記憶裝置中之擬似快取編程動作之指令序列。 圖9係用以說明第1實施形態之第1變化例之半導體記憶裝置中之伴有插入執行之讀出動作之擬似快取編程動作之指令序列。 圖10係用以說明第1實施形態之第1變化例之半導體記憶裝置中之用以避免感測放大器單元內之資料之衝撞之資料轉移之示意圖。 圖11係用以說明第1實施形態之第2變化例之半導體記憶裝置中之伴有插入執行之讀出動作之擬似快取編程動作之指令序列。 圖12係用以說明第1實施形態之第2變化例之進一步之變化例之半導體記憶裝置中之伴有插入執行之讀出動作之擬似快取編程動作之指令序列。
D1:第1期間
D2:第2期間

Claims (10)

  1. 一種半導體記憶裝置，其具備：第1記憶體面(plane)及第2記憶體面，其等各自包含含有複數個記憶胞之記憶胞陣列；輸入輸出電路，其以自控制器接收要寫入至上述記憶胞陣列之資料之方式構成；及控制電路；上述第1記憶體面進而包含：第1感測放大器電路，其電性連接於上述第1記憶體面內之上述複數個記憶胞中之第1記憶胞；及第1鎖存電路，其串聯連接於上述輸入輸出電路與上述第1感測放大器電路之間；且上述控制電路構成為：在接收到指示對上述第1記憶胞之第1寫入動作之第1指令而開始上述第1寫入動作後，於伴隨上述第1寫入動作之上述第1鎖存電路之使用完成之前，受理第2指令，上述第2指令指示對上述第2記憶體面內之上述複數個記憶胞中之第2記憶胞之第2寫入動作。
  2. 如請求項1之半導體記憶裝置，其中受理上述第2指令包括擬似性地開放上述第1鎖存電路。
  3. 如請求項1之半導體記憶裝置，其中受理上述第2指令包括於不將上述第1鎖存電路內之資料重設之情況下將上述控制電路能夠受理上述第2指令通知給上述控制器。
  4. 如請求項1之半導體記憶裝置，其中上述控制電路構成為，於上述第1寫入動作完成後，將上述第1鎖存電路內之資料重設。
  5. 如請求項4之半導體記憶裝置，其中上述半導體記憶裝置進而具備第3記憶體面，上述第3記憶體面包含含有複數個記憶胞之記憶胞陣列；上述第2記憶體面進而包含：第2感測放大器電路，其電性連接於上述第2記憶胞；及第2鎖存電路，其串聯連接於上述輸入輸出電路與上述第2感測放大器電路之間；上述控制電路進而構成為，當接收到上述第2指令時，於上述第1寫入動作完成後，伴隨上述第2寫入動作之上述第2鎖存電路之使用完成之前受理第3指令，上述第3指令指示對上述第1記憶體面或上述第3記憶體面內之上述複數個記憶胞中之第3記憶胞之第3寫入動作。
  6. 如請求項5之半導體記憶裝置，其中受理上述第3指令包括擬似性地開放上述第2鎖存電路。
  7. 如請求項5之半導體記憶裝置，其中受理上述第3指令包括於不將上述第2鎖存電路內之資料重設之情況下將上述控制電路能夠受理上述第3指令通知給上述控制器。
  8. 如請求項1之半導體記憶裝置，其中 上述控制電路構成為，於接收到上述第1指令後，若於伴隨上述第1寫入動作之上述第1鎖存電路之使用完成之前接收到第4指令，則中斷上述第1寫入動作，執行自上述第1記憶體面或上述第2記憶體面之讀出動作。
  9. 如請求項1之半導體記憶裝置，其中上述第2記憶體面進而包含：第2感測放大器電路，其電性連接於上述第2記憶胞；及第2鎖存電路，其串聯連接於上述輸入輸出電路與上述第2感測放大器電路之間；上述控制電路構成為，於接收到上述第2指令後，若於接收指示進一步之寫入動作之第5指令之前接收到第6指令，則中斷上述第1寫入動作，執行自上述第1記憶體面或上述第2記憶體面之讀出動作。
  10. 如請求項1之半導體記憶裝置，其中上述第1指令與上述第2指令分別包含第1種寫入指令集，上述半導體記憶裝置自接收上述第1指令起至回復至就緒狀態為止所需之第1期間較上述半導體記憶裝置自接收上述第2指令起至回復至上述就緒狀態為止所需之第2期間短。
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