JP2022133037A - 半導体装置、システム、および、半導体装置により実行される動作制御方法 - Google Patents

Abstract

【課題】高品質な半導体記憶装置を提供する。【解決手段】実施形態の半導体装置は、第１コマンド“ＸＸｈ”を受け取り、前記第１コマンドに基づいて第１動作および第２動作を実行する、ように構成される制御回路を含み、前記第１動作の後に前記第２動作が実行され、前記制御回路は、前記第１動作の開始から前記第２動作の開始まで、前記半導体装置がビジー状態にあることを示す第１信号ｂＲ／Ｂを出力する、ようにさらに構成される。【選択図】図１０

Description

実施形態は、半導体装置、システム、および、半導体装置により実行される動作制御方法に関する。

半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。

特開２０１９－１６９２０５号公報

高品質な半導体記憶装置を提供する。

実施形態の半導体装置は、第１コマンドを受け取り、前記第１コマンドに基づいて第１動作および第２動作を実行する、ように構成される制御回路を含み、前記第１動作の後に前記第２動作が実行され、前記制御回路は、前記第１動作の開始から前記第２動作の開始まで、前記半導体装置がビジー状態にあることを示す第１信号を出力する、ようにさらに構成される。

第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の２つのプレーンの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置の或るメモリセルアレイの回路構成の一例を示す図。 第１実施形態に係る半導体記憶装置のメモリセルトランジスタにより形成される閾値電圧分布の一例を示す図。 第１実施形態に係る半導体記憶装置の或るデータレジスタおよび或るセンスアンプモジュールの構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置中の、レディ／ビジー信号に関係する構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置により用いられる命令コードの情報ユニットを説明するための図。 第１実施形態に係る半導体記憶装置中の、命令コードの保持および読出しに関連する構成の一例を示すブロック図。 第１実施形態に係る半導体記憶装置が命令コードに基づいて動作する動作例を示すフロー図。 第１実施形態に係る半導体記憶装置が命令コードに基づいて動作する当該動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態に係る半導体記憶装置により用いられる或る命令コードの詳細の一例を示す図。 第１実施形態に係る半導体記憶装置が命令コードに基づいて動作する当該動作例に係る各種信号の時間変化を示すタイミングチャートの一例を示す図。 第１実施形態に係る半導体記憶装置による情報ユニットそれぞれに関係する処理を実現するために、半導体記憶装置が実行する動作の一例を示すフロー図。 第１実施形態に係る半導体記憶装置が命令コードに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の比較例に係る半導体記憶装置が実行する別の動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の第１変形例に係る半導体記憶装置が或る命令コードに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の第１変形例の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の第２変形例に係る半導体記憶装置が或る命令コードに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の第２変形例に係る半導体記憶装置により用いられる或る命令コードの詳細の一例を示す図。 第１実施形態の第２変形例の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の第３変形例に係る半導体記憶装置が或る命令コードに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第１実施形態の第３変形例に係る半導体記憶装置が或る命令コードに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す図。 第２実施形態に係る半導体記憶装置の構成の一例を示すブロック図。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。

各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。

＜第１実施形態＞
以下、第１実施形態に係る半導体記憶装置１について説明する。

［構成例］
（１）メモリシステム
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。

メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含み、ホスト装置４により制御される。メモリシステム３は、例えば、ＳＳＤ（Solid State Drive）またはＳＤ^ＴＭカード等である。

半導体記憶装置１は、メモリコントローラ２により制御される。メモリコントローラ２は、ホスト装置４からホストコマンドを受信し、当該ホストコマンドに基づいて半導体記憶装置１を制御する。

メモリコントローラ２は、ホストインタフェース回路２１、ＣＰＵ（Central Processing Unit）２２、ＲＡＭ（Random Access Memory）２３、ＲＯＭ（Read Only Memory）２４、およびメモリインタフェース回路２５を含む。メモリコントローラ２は、例えばＳｏＣ（System-on-a-Chip）として構成される。

ＲＯＭ２４はファームウェア（プログラム）を格納する。ＲＡＭ２３は、当該ファームウェアを保持可能であり、ＣＰＵ２２の作業領域として使用される。ＲＡＭ２３はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ＲＯＭ２４に格納されていてＲＡＭ２３上にロードされたファームウェアがＣＰＵ２２により実行される。これにより、メモリコントローラ２は、書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路２１およびメモリインタフェース回路２５の機能の一部を実行する。

ホストインタフェース回路２１は、ホストインタフェースを介してホスト装置４に接続され、メモリコントローラ２とホスト装置４との間の通信を司る。例えば、ホストインタフェース回路２１は、ホスト装置４からメモリコントローラ２に送られるホストコマンドを受信する。メモリインタフェース回路２５は、メモリインタフェースを介して半導体記憶装置１に接続され、メモリコントローラ２と半導体記憶装置１との間の通信を司る。メモリインタフェースは、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、ライトプロテクト信号ｂＷＰ、レディ／ビジー信号ｂＲ／Ｂ、入出力タイミング制御信号ＤＱＳおよびｂＤＱＳ、ならびに信号ＤＱ＜０＞～ＤＱ＜７＞を伝送する。以下、信号ＤＱ＜０＞～ＤＱ＜７＞を信号ＤＱ＜７：０＞と表記する。

信号ＤＱＳおよびｂＤＱＳは次の関係にある。すなわち、信号ＤＱＳの電圧がハイ（Ｈ）レベルの間は信号ｂＤＱＳの電圧はロー（Ｌ）レベルであり、信号ＤＱＳの電圧がＬレベルの間は信号ｂＤＱＳの電圧はＨレベルである。以下では、レベルという用語を用いる場合、他に特別な言及がない限り、このように電圧のレベルに言及しているものとして説明を行う。

メモリインタフェース回路２５は、例えば、ホスト装置４からのホストコマンドに基づいてコマンドセットを生成し、信号ＤＱ＜７：０＞を介して当該コマンドセットを半導体記憶装置１に送信する。コマンドセットは、例えば、コマンドおよびアドレス情報を含む。コマンドセットは、コマンドおよびアドレス情報に加えてデータを含み得る。当該データは、命令コードを含むことがある。命令コードは、メモリインタフェース回路２５により例えばホストコマンドに基づいて生成される。

コマンドセットおよび／または命令コードは、ホストコマンドに基づいて生成されるものに限定されない。命令コードは、メモリインタフェース回路２５により生成されるものに限定されず、メモリコントローラ２に含まれる他の構成要素により生成されるものであってもよい。

（２）半導体記憶装置
図２は、第１実施形態に係る半導体記憶装置１の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。

半導体記憶装置１は、例えば、コア部１１、入出力回路１２、ロジック制御回路１３、レジスタ１４、シーケンサ１５、電圧生成回路１６、ドライバセット１７、および命令コード解読回路１８を含む。

コア部１１は、複数のプレーンＰＢ（図２では、プレーンＰＢ０およびプレーンＰＢ１が示されている。）を含む。各プレーンＰＢはメモリセルアレイを含む。半導体記憶装置１では、書込みデータＤＡＴを或るプレーンのメモリセルアレイに記憶させる書込み動作、読出しデータＤＡＴを或るプレーンのメモリセルアレイから読み出す読出し動作等の、各種動作が実行される。

入出力回路１２は、メモリコントローラ２との間での信号ＤＱ＜７：０＞の入出力を制御し、信号ＤＱＳおよびｂＤＱＳを制御する。信号ＤＱ＜７：０＞は、コマンドＣＭＤ、データＤＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳを含む。コマンドＣＭＤの一例は、ホスト装置４からのホストコマンドに応じた処理を半導体記憶装置１に実行させるためのコマンドである。データＤＴは、書込みデータＤＡＴ、読出しデータＤＡＴ、または命令コードＩＣを含む。アドレス情報ＡＤＤは、例えばロウアドレスおよびカラムアドレスを含む。ロウアドレスは、例えばブロックアドレスおよびページアドレスを含む。ブロックアドレスは、例えばプレーンアドレスを含む。以下ではブロックアドレスがプレーンアドレスを含むものとして説明を行う。ステータス情報ＳＴＳは、例えば、半導体記憶装置１において実行される書込み動作および読出し動作等の結果に関する情報を含む。入出力回路１２により制御され得る信号ＤＱＳおよびｂＤＱＳは、メモリインタフェース回路２５による信号ＤＱ＜７：０＞の入力を可能にするために使用される。

入出力回路１２による信号ＤＱ＜７：０＞の入出力についてより具体的に説明する。入出力回路１２は、メモリコントローラ２から、書込みデータＤＡＴ、コマンドＣＭＤ、およびアドレス情報ＡＤＤを受信し、書込みデータＤＡＴをコア部１１に転送し、アドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ１４に転送する。入出力回路１２は、レジスタ１４からステータス情報ＳＴＳを受信し、コア部１１から読出しデータＤＡＴを受信する。入出力回路１２は、信号ＤＱＳおよびｂＤＱＳをＨレベルとＬレベルとの間でトグルさせつつ、読出しデータＤＡＴをメモリコントローラ２に送信する。入出力回路１２がメモリコントローラ２から命令コードＩＣを受信する場合は、入出力回路１２が書込みデータＤＡＴを受信する場合について説明したのと同じである。

ロジック制御回路１３は、メモリコントローラ２から、例えば、チップイネーブル信号ｂＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、リードイネーブル信号ｂＲＥ、ライトプロテクト信号ｂＷＰ、ならびに、信号ＤＱＳおよびｂＤＱＳを受信する。ロジック制御回路１３は、当該受信される信号に基づいて、入出力回路１２およびシーケンサ１５を制御する。

チップイネーブル信号ｂＣＥは、半導体記憶装置１をイネーブルにするために使用される。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱ＜７：０＞を介してコマンドＣＭＤが送信される期間を入出力回路１２に通知するために使用される。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱ＜７：０＞を介してアドレス情報ＡＤＤが送信される期間を入出力回路１２に通知するために使用される。ライトイネーブル信号ｂＷＥは、入出力回路１２による信号ＤＱ＜７：０＞の入力を可能にするために使用される。ライトイネーブル信号ｂＷＥは、例えば、信号ＤＱ＜７：０＞を介してコマンドＣＭＤまたはアドレス情報ＡＤＤが送信されている間にＨレベルとＬレベルとの間でトグルされる。当該トグルが、コマンドＣＭＤまたはアドレス情報ＡＤＤが半導体記憶装置１に送信されるタイミングを示す。リードイネーブル信号ｂＲＥは、入出力回路１２による信号ＤＱ＜７：０＞の出力を可能にするために使用される。ライトプロテクト信号ｂＷＰは、半導体記憶装置１におけるデータの書込みおよび消去を禁止するために使用される。ロジック制御回路１３に入力される信号ＤＱＳおよびｂＤＱＳは、入出力回路１２による信号ＤＱ＜７：０＞の入力を可能にするために使用される。信号ＤＱＳおよびｂＤＱＳは、例えば、信号ＤＱ＜７：０＞を介して書込みデータＤＡＴまたは命令コードＩＣが送信されている間にメモリコントローラ２によりＨレベルとＬレベルとの間でトグルされる。当該トグルが、書込みデータＤＡＴまたは命令コードＩＣが半導体記憶装置１に送信されるタイミングを示す。

ロジック制御回路１３は、シーケンサ１５による制御にしたがってレディ／ビジー信号ｂＲ／Ｂを生成し、レディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。半導体記憶装置１がレディ状態にある間、すなわち、半導体記憶装置１がメモリコントローラ２からのコマンドを受け付ける間、レディ／ビジー信号ｂＲ／ＢはＨレベルである。半導体記憶装置１がビジー状態にある間、すなわち、半導体記憶装置１がメモリコントローラ２からのコマンドを例外を除き受け付けない間、レディ／ビジー信号ｂＲ／ＢはＬレベルである。

本明細書では、半導体記憶装置１が出力するレディ／ビジー信号ｂＲ／Ｂと、メモリコントローラ２が受け取るレディ／ビジー信号ｂＲ／Ｂとが同一であるものとして説明を行うが、本実施形態はこれに限定されない。例えば、メモリシステム３が半導体記憶装置１と同等の構成の半導体記憶装置を複数含む場合について説明する。半導体記憶装置１を含むこれらの半導体記憶装置の各々は、上述したように、当該半導体記憶装置がレディ状態とビジー状態とのいずれにあるかを示すレディ／ビジー信号ｂＲ／Ｂを出力し得る。メモリコントローラ２が受け取るレディ／ビジー信号ｂＲ／Ｂは、これらの半導体記憶装置それぞれから出力されるレディ／ビジー信号ｂＲ／Ｂに基づくものであってもよい。この場合、メモリコントローラ２が受け取るレディ／ビジー信号ｂＲ／Ｂは、例えば、これらの半導体記憶装置のうち少なくとも１つがビジー状態にある間はＬレベルであり、これらの半導体記憶装置のすべてがレディ状態にある間はＨレベルである。この場合の、メモリコントローラ２が受け取るレディ／ビジー信号ｂＲ／Ｂは、これらの半導体記憶装置からなる装置がレディ状態とビジー状態とのいずれにあるかを示す信号ともみなし得る。また、各半導体記憶装置がレディ状態とビジー状態のいずれにあるかは、例えば、上述したステータス情報ＳＴＳに基づいて確認可能である。

レジスタ１４は、ステータスレジスタ１４１、アドレスレジスタ１４２、およびコマンドレジスタ１４３を含む。

ステータスレジスタ１４１は、ステータス情報ＳＴＳを保持し、当該ステータス情報ＳＴＳを、シーケンサ１５の指示に基づいて入出力回路１２に転送する。

アドレスレジスタ１４２は、入出力回路１２から転送されるアドレス情報ＡＤＤを保持し、アドレス情報ＡＤＤをシーケンサ１５に転送する。また、アドレスレジスタ１４２は、アドレス情報ＡＤＤをコア部１１に転送する。

コマンドレジスタ１４３は、入出力回路１２から転送されるコマンドＣＭＤを保持し、コマンドＣＭＤをシーケンサ１５に転送する。

シーケンサ１５は、コマンドレジスタ１４３に保持されるコマンドＣＭＤに基づいて、半導体記憶装置１の動作を制御する。シーケンサ１５は、例えば、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤに基づいて制御信号ＣＮＴを生成し、制御信号ＣＮＴをコア部１１に送信する。制御信号ＣＮＴは、例えばブロックアドレスを含む。制御信号ＣＮＴにより、コア部１１に含まれる複数のプレーンＰＢのうち対象のプレーンＰＢの制御が可能となる。シーケンサ１５は、電圧生成回路１６、ドライバセット１７、および当該対象のプレーンＰＢを制御して、当該対象のプレーンＰＢに対するデータの書込み動作、読出し動作、および消去動作等の各種動作を実行する。

シーケンサ１５は、ステータス情報ＳＴＳを生成し、ステータス情報ＳＴＳをステータスレジスタ１４１に送信する。

電圧生成回路１６は、シーケンサ１５による制御に基づいて、書込み動作、読出し動作、および消去動作等に使用される各種電圧を生成し、生成した電圧をドライバセット１７に供給する。

ドライバセット１７は、電圧生成回路１６から供給される電圧等から、例えば、書込み動作および読出し動作等で使用される各種電圧を、コア部１１に転送する。

命令コード解読回路１８は、コア部１１から命令コードＩＣを受信し、命令コードＩＣを解読する。命令コード解読回路１８は、当該解読結果に基づく制御信号を、例えば入出力回路１２に送信する。入出力回路１２は、例えば、当該制御信号に基づくコマンドＣＭＤおよびアドレス情報ＡＤＤを受け取る。当該コマンドＣＭＤおよびアドレス情報ＡＤＤは、上述したように処理される。その結果、シーケンサ１５は、上述したように、当該コマンドＣＭＤ等に基づいて半導体記憶装置１の動作を制御する。

（３）プレーン
図３は、第１実施形態に係る半導体記憶装置１のプレーンＰＢ０およびＰＢ１の構成の一例を示すブロック図である。

プレーンＰＢ０は、メモリセルアレイＭＣＡ０、ロウデコーダモジュールＲＤ０、データレジスタＤＲ０、およびセンスアンプモジュールＳＡ０を含む。

プレーンＰＢ１は、メモリセルアレイＭＣＡ１、ロウデコーダモジュールＲＤ１、データレジスタＤＲ１、およびセンスアンプモジュールＳＡ１を含む。

メモリセルアレイＭＣＡ０は、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）（ｎは１以上の整数）を含む。ブロックＢＬＫは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。半導体記憶装置１では、例えば、ＳＬＣ（Single-Level Cell）方式、ＭＬＣ（Multi-Level Cell）方式、ＴＬＣ（Three-Level Cell）方式、またはＱＬＣ（Quad-Level Cell）方式を適用可能である。ＳＬＣ方式では各メモリセルに１ビットのデータが保持され、ＭＬＣ方式では各メモリセルに２ビットのデータが保持され、ＴＬＣ方式では各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では各メモリセルに４ビットのデータが保持される。なお、５ビット以上のデータが各メモリセルに保持されるようにしてもよい。

ロウデコーダモジュールＲＤ０は、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤ中のブロックアドレスを受信し、ブロックアドレスに基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックＢＬＫ等を選択する。ロウデコーダモジュールＲＤ０は、選択されたブロックＢＬＫに、ドライバセット１７から供給される各種電圧を転送可能である。

データレジスタＤＲ０は、入出力回路１２にデータバスを介して接続される。当該データバスは、例えば、信号ＤＱ＜７：０＞にそれぞれ対応付けられた８本のデータ線により構成される。データレジスタＤＲ０は、複数のラッチ回路を含む。データレジスタＤＲ０は、入出力回路１２から書込みデータＤＡＴを受信し、書込みデータＤＡＴを複数のラッチ回路に一時的に保持し、保持された書込みデータＤＡＴをセンスアンプモジュールＳＡ０に転送する。データレジスタＤＲ０は、センスアンプモジュールＳＡ０から読出しデータＤＡＴを受信し、読出しデータＤＡＴを複数のラッチ回路に一時的に保持する。データレジスタＤＲ０は、例えば、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤ中のカラムアドレスを受信し、カラムアドレスに基づいて、保持された読出しデータＤＡＴを入出力回路１２に転送する。

データレジスタＤＲ０は、入出力回路１２から命令コードＩＣを受信する。データレジスタＤＲ０は、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤ中のカラムアドレスを受信し、カラムアドレスに基づいて、命令コードＩＣを複数のラッチ回路に保持させる。

センスアンプモジュールＳＡ０は、データレジスタＤＲ０から書込みデータＤＡＴを受信し、書込みデータＤＡＴをメモリセルアレイＭＣＡ０に転送する。センスアンプモジュールＳＡ０は、メモリセルアレイＭＣＡ０内の複数のメモリセルトランジスタそれぞれの閾値電圧をセンスして読出しデータＤＡＴを生成し、読出しデータＤＡＴをデータレジスタＤＲ０に転送する。

プレーンＰＢ１についても、上記でプレーンＰＢ０について説明したのと同様のことが当てはまる。例えば上記の説明において、プレーンＰＢ０をプレーンＰＢ１に、メモリセルアレイＭＣＡ０をメモリセルアレイＭＣＡ１に、ロウデコーダモジュールＲＤ０をロウデコーダモジュールＲＤ１に、データレジスタＤＲ０をデータレジスタＤＲ１に、センスアンプモジュールＳＡ０をセンスアンプモジュールＳＡ１に置き換えればよい。このように、コア部１１に含まれるプレーンＰＢの各々が、プレーンＰＢ０について説明したのと同様の構成を有し得る。

（４）メモリセルアレイ
プレーンＰＢ０のメモリセルアレイＭＣＡ０の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡが有し得る。

図４は、第１実施形態に係る半導体記憶装置１のメモリセルアレイＭＣＡ０の回路構成の一例を示す。メモリセルアレイＭＣＡ０の回路構成の一例として、メモリセルアレイＭＣＡ０に含まれる或るブロックＢＬＫの回路構成の一例が示されている。メモリセルアレイＭＣＡ０に含まれるブロックＢＬＫの各々が、図４に示されるのと同様の回路構成を有し得る。

当該ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。当該複数のＮＡＮＤストリングＮＳはそれぞれ、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）（ｍは１以上の整数）に１対１に対応付けられている。各ＮＡＮＤストリングＮＳは、対応付けられたビット線ＢＬに接続され、例えばメモリセルトランジスタＭＴ０～ＭＴ７ならびに選択トランジスタＳＴ１およびＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート（以下、ゲートとも称する。）および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタＳＴ１およびＳＴ２の各々は、各種動作時における、当該選択トランジスタＳＴ１およびＳＴ２を含むＮＡＮＤストリングＮＳの選択に使用される。

選択トランジスタＳＴ１のドレインは、当該選択トランジスタＳＴ１を含むＮＡＮＤストリングＮＳに対応付けられたビット線ＢＬに接続される。当該選択トランジスタＳＴ１のソースと、当該ＮＡＮＤストリングＮＳの選択トランジスタＳＴ２のドレインとの間に、メモリセルトランジスタＭＴ０～ＭＴ７が直列接続される。当該選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。

次の説明は、図４の例では、ｐが０から３の整数の各々のケースについて、また、ｑが０から７の整数の各々のケースについて、当てはまる。ストリングユニットＳＵｐに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤｐに共通して接続される。ストリングユニットＳＵｐに含まれるＮＡＮＤストリングＮＳそれぞれの選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳｐに共通して接続される。同一のブロックＢＬＫに含まれるＮＡＮＤストリングＮＳそれぞれのメモリセルトランジスタＭＴｑのゲートは、ワード線ＷＬｑに共通して接続される。

各ビット線ＢＬは、同一のブロックＢＬＫのストリングユニットＳＵそれぞれに含まれる対応付けられたＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインに接続される。ソース線ＳＬは、複数のストリングユニットＳＵ間で共有される。

１つのストリングユニットＳＵ中の、１つのワード線ＷＬに共通して接続されるメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、セルユニットＣＵ内のメモリセルトランジスタＭＴそれぞれに保持される同位の１ビットのデータの集合を、例えば「１ページデータ」と呼ぶ。１つのセルユニットＣＵには、このような「１ページデータ」が複数保持され得る。

以上でメモリセルアレイＭＣＡ０の回路構成について説明したが、メモリセルアレイＭＣＡ０の回路構成は上述したものに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数を任意の個数に設計することが可能である。また、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の各々の個数を任意の個数に設計することが可能である。ワード線ＷＬならびにセレクトゲート線ＳＧＤおよびＳＧＳの本数それぞれは、ＮＡＮＤストリングＮＳ中のメモリセルトランジスタＭＴならびに選択トランジスタＳＴ１およびＳＴ２の個数に基づいて変更される。

上記では、ストリングユニットＳＵ毎にセレクトゲート線ＳＧＳが１つ設けられる場合について説明したが、セレクトゲート線ＳＧＳの数はこれに限定されない。ブロックＢＬＫに含まれる４つのストリングユニットＳＵに対して１つのセレクトゲート線ＳＧＳのみが設けられていてもよい。この場合、４つのストリングユニットＳＵ０～ＳＵ３それぞれに含まれる選択トランジスタＳＴ２のゲートは、１つのセレクトゲート線ＳＧＳに電気的に共通して接続される。

（５）メモリセルトランジスタの閾値電圧分布
図５は、図４に示したメモリセルアレイＭＣＡ０中の各メモリセルトランジスタＭＴが２ビットのデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。以下の説明は、コア部１１に含まれるプレーンＰＢの各々のメモリセルアレイＭＣＡについて適用可能である。

メモリセルトランジスタＭＴは、当該メモリセルトランジスタＭＴをオフ状態からオン状態に切り替えることを可能とするゲートとソースとの間の最小の電位差（以下では、閾値電圧と称する。）に基づいて、上記２ビットのデータを保持する。書込み動作では、メモリセルトランジスタＭＴの電荷蓄積層に電子を注入することにより当該メモリセルトランジスタＭＴの閾値電圧を上昇させるプログラム動作が行われる。

図５は、このような閾値電圧の制御の結果として形成される４つの閾値電圧分布の一例として、閾値電圧が或る値であるメモリセルトランジスタＭＴの数を、当該値を変数としてプロットしたグラフの一例を概略的に示す。横軸は、メモリセルトランジスタＭＴの閾値電圧の値を示している。縦軸は、メモリセルトランジスタＭＴの数を示している。

４つの閾値電圧分布はそれぞれ、例えば“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートに対応付けられる。メモリセルトランジスタＭＴの閾値電圧に応じて、当該メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあるものとして区別される。メモリセルトランジスタＭＴが“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステートにある順に、当該メモリセルトランジスタＭＴの閾値電圧が大きくなる。例えば、“Ｅｒ”ステートに“１１”（“上位ビット／下位ビット”）データが割り当てられ、“Ａ”ステートに“０１”データが割り当てられ、“Ｂ”ステートに“００”データが割り当てられ、“Ｃ”ステートに“１０”データが割り当てられる。各ステートに割り当てられたデータが、当該ステートにあるメモリセルトランジスタＭＴに記憶されているデータである。

書込み動作では、メモリセルトランジスタＭＴの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作が行われる。ベリファイ動作において使用されるベリファイ電圧が設定される。具体的には、“Ａ”ステートに対応付けられてベリファイ電圧ＡＶが設定され、“Ｂ”ステートに対応付けられてベリファイ電圧ＢＶが設定され、“Ｃ”ステートに対応付けられてベリファイ電圧ＣＶが設定される。

ベリファイ電圧ＡＶが或るメモリセルトランジスタＭＴのゲートとソースとの間に印加された場合について説明する。当該メモリセルトランジスタＭＴがオン状態になれば、当該メモリセルトランジスタが“Ｅｒ”ステートにあることが分かる。一方、当該メモリセルトランジスタＭＴがオフ状態であれば、当該メモリセルトランジスタＭＴが“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあることが分かる。これにより、例えば“０１”データの書込み動作の結果、書込み対象のメモリセルトランジスタＭＴの閾値電圧が“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかの閾値電圧分布に含まれるようになったか否かを確認することが可能となる。ベリファイ電圧ＢＶおよびＣＶについても同様である。

読出し動作では、メモリセルトランジスタＭＴがいずれのステートにあるかが判定される。読出し動作において使用される読出し電圧が設定される。具体的には、“Ａ”ステートに対応付けられて読出し電圧ＡＲが設定され、“Ｂ”ステートに対応付けられて読出し電圧ＢＲが設定され、“Ｃ”ステートに対応付けられて読出し電圧ＣＲが設定される。

読出し電圧ＡＲが或るメモリセルトランジスタＭＴのゲートとソースとの間に印加された場合について説明する。当該メモリセルトランジスタＭＴがオン状態になれば、当該メモリセルトランジスタＭＴが“Ｅｒ”ステートにあることが分かる。一方、当該メモリセルトランジスタＭＴがオフ状態であれば、当該メモリセルトランジスタＭＴが“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかのステートにあることが分かる。これにより、メモリセルトランジスタＭＴが“Ｅｒ”ステートにあるのか、あるいは、“Ａ”ステート、“Ｂ”ステート、および“Ｃ”ステートのいずれかにあるのかを判定することが可能となる。読出し電圧ＢＲおよびＣＲについても同様である。

読出し動作を実行する際に、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子の一部が時間の経過とともに電荷蓄積層から抜け、これにより当該メモリセルトランジスタＭＴの閾値電圧が下がっていることがある。このような閾値電圧の低下に対処するため、各読出し電圧は、当該読出し電圧と同一のステートに対応付けられて設定されたベリファイ電圧より小さく設定される。すなわち、読出し電圧ＡＲはベリファイ電圧ＡＶよりも小さく、読出し電圧ＢＲはベリファイ電圧ＢＶよりも小さく、読出し電圧ＣＲはベリファイ電圧ＣＶよりも小さい。

さらに、最も高い“Ｃ”ステートにあるメモリセルトランジスタＭＴの閾値電圧より常に大きくなるように、読出しパス電圧ＶＲＥＡＤが設定される。読出しパス電圧ＶＲＥＡＤがゲートとソースとの間に印加されたメモリセルトランジスタＭＴは、記憶するデータに拘わらずオン状態になる。

なお、以上で説明した１つのメモリセルトランジスタＭＴに記憶するデータのビット数と、閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。

（６）データレジスタおよびセンスアンプモジュール
プレーンＰＢ０のデータレジスタＤＲ０およびセンスアンプモジュールＳＡ０の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部１１に含まれるプレーンＰＢの各々のデータレジスタＤＲおよびセンスアンプモジュールＳＡが有し得る。

図６は、第１実施形態に係る半導体記憶装置１のデータレジスタＤＲ０およびセンスアンプモジュールＳＡ０の構成の一例を示すブロック図である。以下で詳細に説明するデータレジスタＤＲ０およびセンスアンプモジュールＳＡ０の構成は一例に過ぎず、データレジスタＤＲ０およびセンスアンプモジュールＳＡ０としては種々の構成が適用可能である。

先ず、センスアンプモジュールＳＡ０について説明する。
センスアンプモジュールＳＡ０は、例えばｍ個のセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）を含む。ｍ個のセンスアンプユニットＳＡＵ０～ＳＡＵ（ｍ－１）はそれぞれ、例えば、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）に１対１に対応付けられている。

各センスアンプユニットＳＡＵは、例えば、センスアンプ回路ＳＣ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬを含む。各センスアンプユニットＳＡＵに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタＭＴが保持するデータのビット数に基づく。

センスアンプ回路ＳＣは、当該センスアンプ回路ＳＣを含むセンスアンプユニットＳＡＵに対応付けられたビット線ＢＬに接続される。センスアンプ回路ＳＣ、ならびに、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、当該ビット線ＢＬに対応付けられた或るバスＤＢＵＳに共通して接続される。ここで、ｍ本のビット線ＢＬ０～ＢＬ（ｍ－１）に対してそれぞれ、例えば、ｍ本のバスＤＢＵＳが１対１に対応付けられている。

センスアンプ回路ＳＣは、書込み動作において、当該ビット線ＢＬに電圧を印加する。センスアンプ回路ＳＣは、読出し動作において、当該ビット線ＢＬに流れる電流または当該ビット線ＢＬの電位に基づいてメモリセルトランジスタＭＴの閾値電圧をセンスすることによりデータを読み出す。読出し動作においては、センスアンプ回路ＳＣに、例えばシーケンサ１５により制御信号ＳＴＢが供給される。センスアンプ回路ＳＣは、制御信号ＳＴＢがアサートされるタイミングで当該データを確定させ、当該データをバスＤＢＵＳ上に出力する。

ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬは、例えば、当該バスＤＢＵＳを介してデータを受信し、受信したデータを一時的に保持する。

次に、データレジスタＤＲ０について説明する。
データレジスタＤＲ０は、例えばｍ個のラッチ回路ＸＤＬを含む。ｍ個のラッチ回路ＸＤＬは、例えば、図３を参照してデータレジスタＤＲ０が含むと説明した複数のラッチ回路である。ｍ個のラッチ回路ＸＤＬはそれぞれ、例えば、ｍ本のバスＤＢＵＳに１対１に対応付けられている。ラッチ回路ＸＤＬは、当該ラッチ回路ＸＤＬに対応付けられたバスＤＢＵＳに接続される。ｍ個のラッチ回路ＸＤＬはそれぞれ、例えば、ｍ本のバスＸＢＵＳに１対１に対応付けられている。ラッチ回路ＸＤＬは、当該ラッチ回路ＸＤＬに対応付けられたバスＸＢＵＳを介して入出力回路１２に接続される。

ラッチ回路ＸＤＬは、当該ラッチ回路ＸＤＬにバスＤＢＵＳを介して接続されるセンスアンプユニットＳＡＵと、入出力回路１２との間での、データの送受信を可能にする。書込み動作において、半導体記憶装置１がメモリコントローラ２から受信したデータの或るビットは、先ずラッチ回路ＸＤＬに保持され、その後、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＣに転送される。読出し動作において、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ、あるいはセンスアンプ回路ＳＣ中のデータは、先ずラッチ回路ＸＤＬに転送されて保持され、その後、入出力回路１２に転送された後に半導体記憶装置１の外部に出力される。

このように、ラッチ回路ＸＤＬは、入出力回路１２とセンスアンプ回路ＳＣとの間に直列に接続された、半導体記憶装置１のキャッシュメモリとして機能する。したがって、半導体記憶装置１は、ラッチ回路ＸＤＬが空いていれば（開放された状態であれば）レディ状態になり得る。

（７）レディ／ビジー信号
図７は、第１実施形態に係る半導体記憶装置１中の、レディ／ビジー信号ｂＲ／Ｂに関係する構成の一例を示すブロック図である。

シーケンサ１５は、例えば第１制御回路１５１および第２制御回路１５２を含む。

第１制御回路１５１は、コマンドレジスタ１４３からコマンドＣＭＤを受信し、当該コマンドＣＭＤに基づいて半導体記憶装置１の動作を制御する。

第１制御回路１５１は、トゥルーレディ／ビジー信号ｔＲＢを生成する。トゥルーレディ／ビジー信号ｔＲＢは、第１制御回路１５１がコマンドＣＭＤに基づく制御を行っているか否かを示す。第１制御回路１５１がコマンドＣＭＤに基づく制御を行っていない間、トゥルーレディ／ビジー信号ｔＲＢはＨレベルである。第１制御回路１５１がコマンドＣＭＤに基づく制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢはＬレベルである。以下、トゥルーレディ／ビジー信号ｔＲＢがＨレベルの間は半導体記憶装置１がトゥルーレディ状態にあり、トゥルーレディ／ビジー信号ｔＲＢがＬレベルの間は半導体記憶装置１がトゥルービジー状態にあるとして説明を行う。

第１制御回路１５１は、トゥルーレディ／ビジー信号ｔＲＢを、ロジック制御回路１３および第２制御回路１５２に送信する。

第１制御回路１５１は、キャッシュレディ／ビジー信号ｃＲＢを生成する。キャッシュレディ／ビジー信号ｃＲＢは、半導体記憶装置１が受け付け得るコマンドＣＭＤに係る動作のためにラッチ回路ＸＤＬの使用ができるか否かを示す。半導体記憶装置１が受け付け得るコマンドＣＭＤに係る動作のためにラッチ回路ＸＤＬの使用ができる間、キャッシュレディ／ビジー信号ｃＲＢはＨレベルである。半導体記憶装置１が受け付け得るコマンドＣＭＤに係る動作のためにラッチ回路ＸＤＬの使用ができない間、キャッシュレディ／ビジー信号ｃＲＢはＬレベルである。以下、キャッシュレディ／ビジー信号ｃＲＢがＨレベルの間は半導体記憶装置１がキャッシュレディ状態にあり、キャッシュレディ／ビジー信号ｃＲＢがＬレベルの間は半導体記憶装置１がキャッシュビジー状態にあるとして説明を行う。

第１制御回路１５１は、キャッシュレディ／ビジー信号ｃＲＢを、ロジック制御回路１３および第２制御回路１５２に送信する。

第２制御回路１５２は、コマンドレジスタ１４３から或るコマンドＣＭＤ（以下、実行コマンドとも称する。）を受信し、当該実行コマンドに基づいて半導体記憶装置１の動作を制御する。当該制御は、データレジスタＤＲに保持される命令コードＩＣにも基づく。当該制御により、上述したように命令コードＩＣからコマンドＣＭＤ等が得られ、当該コマンドＣＭＤ等に基づいて、第１制御回路１５１による半導体記憶装置１の動作の制御が行われる。

第２制御回路１５２は、レディ／ビジー信号ｘＲＢを生成する。レディ／ビジー信号ｘＲＢは、第２制御回路１５２が実行コマンドに基づく制御を行っているか否かを示す。第２制御回路１５２が実行コマンドに基づく制御を行っていない間、レディ／ビジー信号ｘＲＢはＨレベルである。第２制御回路１５２が実行コマンドに基づく制御を行っている間、レディ／ビジー信号ｘＲＢはＬレベルである。

第２制御回路１５２は、第１制御回路１５１からトゥルーレディ／ビジー信号ｔＲＢおよびキャッシュレディ／ビジー信号ｃＲＢを受信する。第２制御回路１５２は、トゥルーレディ／ビジー信号ｔＲＢおよび／またはキャッシュレディ／ビジー信号ｃＲＢに基づいて、実行コマンドに基づく上記制御においてタイミング制御を行い得る。

ロジック制御回路１３は、第１制御回路１５１からトゥルーレディ／ビジー信号ｔＲＢおよびキャッシュレディ／ビジー信号ｃＲＢを受信し、第２制御回路１５２からレディ／ビジー信号ｘＲＢを受信する。

ロジック制御回路１３は、トゥルーレディ／ビジー信号ｔＲＢ、キャッシュレディ／ビジー信号ｃＲＢ、およびレディ／ビジー信号ｘＲＢに基づいて、レディ／ビジー信号ｂＲ／Ｂを出力する。

ロジック制御回路１３は、例えば、レディ／ビジー信号ｘＲＢがＨレベルの間、トゥルーレディ／ビジー信号ｔＲＢとキャッシュレディ／ビジー信号ｃＲＢとのいずれかと同一のレベルでレディ／ビジー信号ｂＲ／Ｂを出力する。トゥルーレディ／ビジー信号ｔＲＢとキャッシュレディ／ビジー信号ｃＲＢとのいずれと同一のレベルでレディ／ビジー信号ｂＲ／Ｂが出力されるかは、例えば第１制御回路１５１により制御される。ロジック制御回路１３は、例えば、レディ／ビジー信号ｘＲＢがＬレベルの間、Ｌレベルでレディ／ビジー信号ｂＲ／Ｂを出力する。

（８）命令コード
命令コードＩＣは、複数の情報ユニットＩＵを含む。各情報ユニットＩＵは、例えば１６ビットのデータからなり、半導体記憶装置１への命令を定義する。情報ユニットＩＵ毎に、命令コード解読回路１８による命令コードＩＣの解読が行われ得る。

図８は、第１実施形態に係る半導体記憶装置１により用いられる命令コードＩＣの情報ユニットＩＵを説明するための図である。情報ユニットＩＵが定義する命令は、例えば６種類に分けられる。

情報ユニットＩＵが定義する命令の種類が６種類のうちいずれであるかを、情報ユニットＩＵの例えば上位８ビットが示す。以下では、上位８ビットをそれぞれ、上位から順に第１ビット、第２ビット、第３ビット、第４ビット、第５ビット、第６ビット、第７ビット、第８ビットとも称する。特に、第１ビット、第２ビット、および第３ビットが、当該命令の種類を示し、第４ビット、第５ビット、第６ビット、第７ビット、および第８ビットが、当該命令の具体的な内容を示してもよい。情報ユニットＩＵの例えば下位８ビットは、当該命令の補足的な内容を示し得る。

ここで、４ビットは、２^４＝１６種類の数を表し得る。４ビットが表し得る１６種類の数それぞれに、当該数が小さいものから順に、１６進法の０（ゼロ）からＦが割り当てられる。このようにして、第１ビットから第４ビットまでの４ビットに、１６進法の０（ゼロ）からＦのうちの１つである※が割り当てられ、第５ビットから第８ビットまでの４ビットに、１６進法の０（ゼロ）からＦのうちの１つである※が割り当てられる。本明細書では、情報ユニットＩＵの上位８ビットのデータを、第１ビットから第４ビットまでの４ビットに割り当てられた※と、第５ビットから第８ビットまでの４ビットに割り当てられた※とを、この順で並べたデータ“※※ｈ”と示す。情報ユニットＩＵの下位８ビットについても同様である。本明細書では、他の８ビットのデータにも同じ表記を用いる。

（ｉ）疑似ピン制御に係る情報ユニット
或る情報ユニットＩＵの第１ビット、第２ビット、および第３ビットの各々が“０”データを表す場合について説明する。これらの３ビットは、例えば、情報ユニットＩＵが定義する命令の種類が疑似ピン制御であることを示す。

第４ビットは、例えばライトプロテクト信号ｂＷＰに対応付けられる。第５ビットは、例えばコマンドラッチイネーブル信号ＣＬＥに対応付けられる。第６ビットは、例えばアドレスラッチイネーブル信号ＡＬＥに対応付けられる。第７ビットは、例えばライトイネーブル信号ｂＷＥに対応付けられる。第８ビットは、例えばチップイネーブル信号ｂＣＥに対応付けられる。

当該命令は、例えば、第４ビットから第８ビットの各ビットが表すデータを、ロジック制御回路１３に、当該ビットに対応付けられた信号を介して受信しているものと認識させるためのものである。なお、これまでに説明した各信号は、当該信号がＨレベルの間は“１”データを送っており、当該信号がＬレベルの間は“０”データを送っているものとして説明を行う。

例えば、第４ビット、第５ビット、・・・、および第８ビットがそれぞれ、登場順に、“１”データ、“１”データ、“０”データ、“０”データ、および“０”データを表す場合、すなわち、情報ユニットＩＵの上位８ビットのデータがデータ“１８ｈ”である場合、次の通りである。ロジック制御回路１３による上記認識は、メモリコントローラ２がコマンドＣＭＤを半導体記憶装置１に送信する間にロジック制御回路１３が行うのと同等の制御をロジック制御回路１３が行うことを可能とするためのものである。

例えば、第４ビット、第５ビット、・・・、および第８ビットがそれぞれ、登場順に、“１”データ、“０”データ、“１”データ、“０”データ、および“０”データを表す場合、すなわち、情報ユニットＩＵの上位８ビットのデータがデータ“１４ｈ”である場合、次の通りである。ロジック制御回路１３による上記認識は、メモリコントローラ２がアドレス情報ＡＤＤを半導体記憶装置１に送信する間にロジック制御回路１３が行うのと同等の制御をロジック制御回路１３が行うことを可能とするためのものである。

情報ユニットＩＵの下位８ビットそれぞれは、例えば信号ＤＱ＜７：０＞に１対１に対応付けられる。当該命令はさらに、例えば、当該下位８ビットの各ビットが表すデータを、入出力回路１２に、当該ビットに対応付けられた信号を介して受信しているものと認識させるためのものである。

（ｉｉ）トゥルーレディ／ビジー待機に係る情報ユニット
或る情報ユニットＩＵの第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“０”データ、“０”データ、および“１”データを表す場合について説明する。これらの３ビットは、例えば、情報ユニットＩＵが定義する命令の種類がトゥルーレディ／ビジー待機であることを示す。当該命令は、例えば、トゥルーレディ／ビジー信号ｔＲＢの或るレベルを第２制御回路１５２に待たせるためのものである。

当該命令が、トゥルーレディ／ビジー信号ｔＲＢのＨレベルとＬレベルとのいずれを第２制御回路１５２に待たせるためのものであるかを、例えば第８ビットが示す。第８ビットが“１”データを表す場合、当該命令は、第２制御回路１５２がトゥルーレディ／ビジー信号ｔＲＢをＨレベルで受信するまで、第２制御回路１５２を待機させるためのものである。第８ビットが“０”データを表す場合、当該命令は、第２制御回路１５２がトゥルーレディ／ビジー信号ｔＲＢをＬレベルで受信するまで、第２制御回路１５２を待機させるためのものである。

（ｉｉｉ）キャッシュレディ／ビジー待機に係る情報ユニット
或る情報ユニットＩＵの第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“０”データ、“１”データ、および“０”データを表す場合について説明する。これらの３ビットは、例えば、情報ユニットＩＵが定義する命令の種類がキャッシュレディ／ビジー待機であることを示す。当該命令は、例えば、キャッシュレディ／ビジー信号ｃＲＢの或るレベルを第２制御回路１５２に待たせるためのものである。

当該命令が、キャッシュレディ／ビジー信号ｃＲＢのＨレベルとＬレベルとのいずれを第２制御回路１５２に待たせるためのものであるかを、例えば第８ビットが示す。第８ビットが“１”データを表す場合、当該命令は、第２制御回路１５２がキャッシュレディ／ビジー信号ｃＲＢをＨレベルで受信するまで、第２制御回路１５２を待機させるためのものである。第８ビットが“０”データを表す場合、当該命令は、第２制御回路１５２がキャッシュレディ／ビジー信号ｃＲＢをＬレベルで受信するまで、第２制御回路１５２を待機させるためのものである。

（ｉｖ）リピートに係る制御ユニット
或る情報ユニットＩＵの第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“０”データ、“１”データ、および“１”データを表す場合について説明する。これらの３ビットは、例えば、情報ユニットＩＵが定義する命令の種類がリピートであることを示す。例えば、半導体記憶装置１は、複数の情報ユニットＩＵが定義する命令に応じた処理を、情報ユニットＩＵを解読した順に実行する。リピートに係る当該命令は、例えば、各々が定義する命令に応じた処理が既に実行された或る情報ユニットＩＵから直前の情報ユニットＩＵまで、これらの情報ユニットＩＵが各々定義する命令に応じた処理を半導体記憶装置１にリピートさせるためのものである。

例えば第４ビットから第８ビットが、これらの５ビットが表す数の回数だけのリピートであることを示す。

情報ユニットＩＵの例えば下位８ビットが、どの情報ユニットＩＵからのリピートであるかを示す。例えば、下位８ビットは、当該下位８ビットが表す数だけ前の情報ユニットＩＵからのリピートであることを示す。

（ｖ）内部クロック待機に係る情報ユニット
或る情報ユニットＩＵの第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“１”データ、“０”データ、および“０”データを表す場合について説明する。これらの３ビットは、例えば、情報ユニットＩＵが定義する命令の種類が内部クロック待機であることを示す。当該命令は、例えば、或る内部クロック信号の或るレベルへの変化を何回か第２制御回路１５２に待たせるためのものである。

情報ユニットＩＵの例えば下位８ビットが、内部クロック信号が当該変化を何回するまで第２制御回路１５２を待機させるかを示す。例えば、下位８ビットは、当該下位８ビットが表す数の回数だけ内部クロック信号が上記の変化をするまで第２制御回路１５２を待機させることを示す。

（ｖｉ）命令コード処理終了に係る情報ユニット
或る情報ユニットＩＵの第１ビット、第２ビット、および第３ビットの各々が“１”データを表す場合について説明する。これらの３ビットは、例えば、情報ユニットＩＵが定義する命令の種類が命令コード処理終了であることを示す。当該命令は、例えば、半導体記憶装置１による命令コードＩＣに関係する処理を終了させるためのものである。

（９）第２制御回路および命令コード解読回路
図９は、第１実施形態に係る半導体記憶装置１中の、命令コードＩＣの保持および読出しに関連する構成の一例を示すブロック図である。本明細書では、命令コードＩＣがデータレジスタＤＲ０に保持される場合の説明を行う。他の図面についても同じである。

先ず、命令コードＩＣの保持に関連する構成について説明する。図９では、命令コードＩＣの保持に関連するデータの流れが破線で示されている。

入出力回路１２は、メモリコントローラ２から命令コードＩＣを、或る情報ユニットＩＵの上位８ビットのデータ、当該情報ユニットＩＵの下位８ビットのデータ、次の情報ユニットＩＵの上位８ビットのデータ、当該情報ユニットＩＵの下位８ビットのデータ、という順で信号ＤＱ＜７：０＞を介して受信する。入出力回路１２は、命令コードＩＣを同一の順で、上述した８本のデータ線を介してコア部１１に転送する。

制御信号ＣＮＴにより例えばプレーンＰＢ０が対象のプレーンであると特定される。データレジスタＤＲ０は、命令コードＩＣを、上述したのと同一の順で受信する。データレジスタＤＲ０は、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤ中のカラムアドレス（以下、アクセスアドレスとも称する。）を受信し、アクセスアドレスに基づいて、命令コードＩＣをデータレジスタＤＲ０中の複数のラッチ回路ＸＤＬに保持させる。より具体的には次の通りである。

アクセスアドレスは、データレジスタＤＲ０中の例えば８個のラッチ回路ＸＤＬを指定する。アクセスアドレスが指定する８個のラッチ回路ＸＤＬを起点に、データレジスタＤＲ０の複数のラッチ回路ＸＤＬに、命令コードＩＣの情報が、データレジスタＤＲ０が受信する順に保持されていく。

次に、命令コードＩＣの読出しに関連する構成について説明する。図９では、命令コードＩＣの解読に関連するデータの流れが実線で示されている。

第２制御回路１５２は、コマンドレジスタ１４３に保持される実行コマンドを受信することに応じて、データレジスタＤＲ０に保持される命令コードＩＣの読出しを開始する。当該読出しでは、第２制御回路１５２による制御の下、データレジスタＤＲ０は、アドレスレジスタ１４２に保持されるアクセスアドレスに基づいて、保持する命令コードＩＣのうち或る情報ユニットＩＵを命令コード解読回路１８に転送する。より具体的には次の通りである。

先ず、アクセスアドレスが指定する８個のラッチ回路ＸＤＬを起点に、１６個のラッチ回路ＸＤＬに保持される１６ビットのデータが命令コード解読回路１８に転送される。例えば、当該転送は８ビット毎行われる。当該１６ビットのデータは、入出力回路１２がメモリコントローラ２から最初に受信した情報ユニットＩＵの１６ビットのデータである。

命令コード解読回路１８は、データレジスタＤＲ０から当該情報ユニットＩＵを受信する。命令コード解読回路１８は、当該情報ユニットＩＵを解読し、解読結果に基づく制御信号を出力する。当該情報ユニットＩＵの第１ビット、第２ビット、および第３ビットが、当該情報ユニットＩＵが定義する命令の種類が疑似ピン制御であることを示す場合について、説明する。

命令コード解読回路１８は、ロジック制御回路１３および入出力回路１２にそれぞれ、疑似ピン制御のための制御信号を送信する。ロジック制御回路１３および入出力回路１２はそれぞれ、当該制御信号を受信する。ロジック制御回路１３および入出力回路１２はそれぞれ、例えば第２制御回路１５２による制御の下、当該制御信号に基づいて、当該命令に応じた処理を実行する。より具体的には次の通りである。

命令コード解読回路１８は、上記制御信号として、当該情報ユニットＩＵの上位８ビットのうち第４ビットから第８ビットの５ビットのデータを、ロジック制御回路１３に送信する。ロジック制御回路１３は、例えば第２制御回路１５２による制御の下、当該５ビットのデータを受信して次のように動作する。ロジック制御回路１３は、第４ビットが表すデータを、ライトプロテクト信号ｂＷＰを介して受信しているものと認識する。このためには、例えば、ロジック制御回路１３がライトプロテクト信号ｂＷＰの受信に用いるバスを介して、第４ビットが表すデータがロジック制御回路１３に送信されるようにする。以下、認識との用語を用いて行う他の説明についても同様である。ロジック制御回路１３は、第５ビットが表すデータを、コマンドラッチイネーブル信号ＣＬＥを介して受信しているものと認識する。ロジック制御回路１３は、第６ビットが表すデータを、アドレスラッチイネーブル信号ＡＬＥを介して受信しているものと認識する。ロジック制御回路１３は、第７ビットが表すデータを、ライトイネーブル信号ｂＷＥを介して受信しているものと認識する。ロジック制御回路１３は、第８ビットが表すデータを、チップイネーブル信号ｂＣＥを介して受信しているものと認識する。ロジック制御回路１３は、このような認識に基づいて入出力回路１２を制御する。

例えば、当該情報ユニットＩＵの上位８ビットのデータがデータ“１８ｈ”である場合、当該制御は、メモリコントローラ２がコマンドＣＭＤを半導体記憶装置１に送信する間にロジック制御回路１３がメモリコントローラ２から受信する各種信号に基づいて行う制御と同等である。

例えば、当該情報ユニットＩＵの上位８ビットのデータがデータ“１４ｈ”である場合、当該制御は、メモリコントローラ２がアドレス情報ＡＤＤを半導体記憶装置１に送信する間にロジック制御回路１３がメモリコントローラ２から受信する各種信号に基づいて行う制御と同等である。

命令コード解読回路１８は、上記制御信号として、当該情報ユニットＩＵの下位８ビットのデータを、入出力回路１２に送信する。入出力回路１２は、例えば第２制御回路１５２による制御の下、当該８ビットのデータを受信し、当該８ビットのデータを、信号ＤＱ＜７：０＞を介して受信しているものと認識する。

入出力回路１２は、ロジック制御回路１３による制御の下、当該８ビットのデータが例えばコマンドＣＭＤまたはアドレス情報ＡＤＤであると認識する。例えば、当該情報ユニットＩＵの上位８ビットのデータがデータ“１８ｈ”である場合、入出力回路１２は、当該８ビットのデータがコマンドＣＭＤであると認識する。例えば、当該情報ユニットＩＵの上位８ビットのデータがデータ“１４ｈ”である場合、入出力回路１２は、当該８ビットのデータがアドレス情報ＡＤＤであると認識する。入出力回路１２は、当該アドレス情報ＡＤＤをアドレスレジスタ１４２に転送する。入出力回路１２は、当該コマンドＣＭＤをコマンドレジスタ１４３に転送する。例えば第１制御回路１５１が、このようなコマンドＣＭＤ等に基づいて、図２を参照してシーケンサ１５が行うと説明した処理を実行する。

当該情報ユニットＩＵの第１ビット、第２ビット、および第３ビットが、当該情報ユニットが定義する命令の種類が疑似ピン制御以外であることを示す場合についても、説明する。

命令コード解読回路１８は、当該命令に応じた処理のための制御信号を、第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号を受信する。第２制御回路１５２は、当該制御信号に基づいて、当該命令に応じた処理を実行する。

第２制御回路１５２は、例えば、このような命令に応じた処理が完了することに応じて、アドレスレジスタ１４２に保持されるアクセスアドレスをインクリメントする。当該インクリメントされたアクセスアドレスは、上述したように解読された情報ユニットＩＵの次に入出力回路１２がメモリコントローラ２から受信していた、情報ユニットＩＵの上位８ビットのデータ、が保持される８個のラッチ回路ＸＤＬを指定する。

アクセスアドレスのインクリメントに応じて、第２制御回路１５２は、データレジスタＤＲ０に保持される命令コードＩＣの次の情報ユニットＩＵを読み出す。当該読出しでは、データレジスタＤＲ０は、アクセスアドレスに基づいて、上述したように、当該情報ユニットＩＵを命令コード解読回路１８に転送する。命令コード解読回路１８は、当該情報ユニットＩＵを受信すると、上述したように当該情報ユニットＩＵを処理する。

このようにして、第２制御回路１５２は、データレジスタＤＲ０に保持される命令コードＩＣの情報ユニットＩＵを順次読み出し、半導体記憶装置１は、命令コードＩＣの情報ユニットＩＵを順次処理する。

図８を参照して、情報ユニットＩＵが定義する命令を６種類に分けて説明した。情報ユニットＩＵが定義する命令は当該６種類に限定されない。例えば、疑似ピン制御に係る情報ユニットＩＵについて説明したのと類似する処理により半導体記憶装置１が情報ユニットＩＵからデータＤＴを取得可能な命令を、情報ユニットＩＵが定義するようにすることも可能である。

［動作例］
以下、命令コードＩＣを含むコマンドセットをメモリコントローラ２が半導体記憶装置１に送信し、半導体記憶装置１が命令コードＩＣに基づいて動作する動作例について詳細に説明する。動作の全体フローを説明した後に、全体フローで示す各動作の詳細を、コマンドシーケンス等を用いて説明する。

（１）全体フロー
図１０は、第１実施形態に係る半導体記憶装置１が命令コードＩＣに基づいて動作する動作例を示すフロー図である。

メモリコントローラ２は、ホスト装置４からのホストコマンドに基づいて、或るコマンドセットを生成し、当該コマンドセットを半導体記憶装置１に送信する。当該コマンドセットは命令コードＩＣを含む。当該コマンドセットの送信の開始により、図１０のフロー図に示される動作が開始される。

半導体記憶装置１は、命令コードＩＣを受信し、命令コードＩＣを例えばデータレジスタＤＲ０に保持させる（Ｓ０１）。

上記コマンドセットは、命令コードＩＣに後続する実行コマンドを含む。半導体記憶装置１は、当該実行コマンドを受信する（Ｓ０２）。

半導体記憶装置１は、当該実行コマンドに基づいて、命令コードＩＣに基づく動作を順次実行する（Ｓ０３）。

（２）コマンドシーケンス
図１１は、第１実施形態に係る半導体記憶装置１が命令コードＩＣに基づいて動作する当該動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

以下では、或る信号が或るレベルであることが説明される場合、その後に当該信号を他のレベルに変更する制御について明示的に説明されない限り、説明されたレベルに当該信号は維持されているものとする。他の図面についても同じである。

以下では、コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥの各々について、当該信号がＨレベルにされることが説明されていない場合、当該信号はＬレベルにされているものとする。また、ライトイネーブル信号ｂＷＥ、ならびに、信号ＤＱＳおよびｂＤＱＳ、の各々について、当該信号がトグルされることが説明されていない場合、当該信号はトグルされていないものとする。他の図面についても同じである。

第１制御回路１５１は、例えば、Ｈレベルのキャッシュレディ／ビジー信号ｃＲＢに基づいて、ロジック制御回路１３にレディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信させる。Ｈレベルのレディ／ビジー信号ｂＲ／Ｂにより、メモリコントローラ２は、例えば、半導体記憶装置１がキャッシュレディ状態にあることを通知される。

メモリコントローラ２は、半導体記憶装置１が例えばキャッシュレディ状態にある間に、コマンドセットＣＳ１を生成して信号ＤＱ＜７：０＞を介してコマンドセットＣＳ１を半導体記憶装置１に送信する。コマンドセットＣＳ１は、コマンド“８０ｈ”、アドレス情報ＡＤＤ、命令コードＩＣ１、およびコマンド“ＸＸｈ”を含む。コマンドセットＣＳ１の生成は、例えば、半導体記憶装置１がトゥルービジー状態にあるがキャッシュレディ状態にあることを、メモリコントローラ２がレディ／ビジー信号ｂＲ／Ｂ等により確認したことに応じたものであってもよい。メモリコントローラ２は、例えば、半導体記憶装置１がキャッシュレディ状態にある間、コマンドセットＣＳ１を半導体記憶装置１に送信可能である。半導体記憶装置１はコマンドセットＣＳ１を受信し、図１０を参照して説明したように動作する。より具体的には次の通りである。

先ず、メモリコントローラ２は、コマンド“８０ｈ”を生成する。メモリコントローラ２は、ライトイネーブル信号ｂＷＥをトグルさせコマンドラッチイネーブル信号ＣＬＥをＨレベルにしつつ、コマンド“８０ｈ”を、信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。コマンド“８０ｈ”は、メモリコントローラ２が半導体記憶装置１に送信するデータを半導体記憶装置１に入力させるために使用されるコマンドである。より具体的には、コマンド“８０ｈ”は、例えば、後続するアドレス情報ＡＤＤに基づいて、後続するデータをデータレジスタＤＲのラッチ回路ＸＤＬに保持させるために使用されるコマンドである。ロジック制御回路１３は、ライトイネーブル信号ｂＷＥのトグルとコマンドラッチイネーブル信号がＨレベルであることとに基づいて、入出力回路１２がコマンド“８０ｈ”を取り込んでコマンド“８０ｈ”をコマンドレジスタ１４３に転送することを可能とする。

続いて、メモリコントローラ２は、アドレス情報ＡＤＤを例えば５サイクルにわたり生成する。メモリコントローラ２は、ライトイネーブル信号ｂＷＥをトグルさせアドレスラッチイネーブル信号ＡＬＥをＨレベルにしつつ、当該アドレス情報ＡＤＤを、信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。当該５サイクルにわたるアドレス情報ＡＤＤは、例えばブロックアドレスおよびカラムアドレスを含む。ブロックアドレスは、対象のプレーンＰＢを指定する。カラムアドレスは、当該プレーンＰＢのデータレジスタＤＲのうち８個のラッチ回路ＸＤＬを指定する。なお、当該アドレス情報ＡＤＤは、５サイクルにわたるものに限定されず、他のサイクル数にわたるものであってもよい。ロジック制御回路１３は、ライトイネーブル信号ｂＷＥのトグルとアドレスラッチイネーブル信号ＡＬＥがＨレベルであることとに基づいて、入出力回路１２がアドレス情報ＡＤＤを取り込んでアドレス情報ＡＤＤをアドレスレジスタ１４２に転送することを可能とする。シーケンサ１５は、例えば、アドレス情報ＡＤＤに基づく制御信号ＣＮＴをコア部１１に送信することにより、対象のプレーンＰＢ０の制御を可能とする。

続いて、メモリコントローラ２は、命令コードＩＣ１を生成する。メモリコントローラ２は、信号ＤＱＳおよび信号ｂＤＱＳをトグルさせつつ、命令コードＩＣ１を、信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。ロジック制御回路１３は、信号ＤＱＳおよび信号ｂＤＱＳのトグルに基づいて、入出力回路１２が命令コードＩＣ１を取り込んで命令コードＩＣをコア部１１に転送することを可能とする。データレジスタＤＲ０は命令コードＩＣ１を受信する。データレジスタＤＲ０は、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤ中のアクセスアドレスを受信し、アクセスアドレスに基づいて、命令コードＩＣ１をデータレジスタＤＲ０中の複数のラッチ回路ＸＤＬに保持させる。このようにして、図１０のＳ０１を付して説明した動作（以下、Ｓ０１の動作とも称する。類似する他の記載についても同じである。）が実現される。

さらに、メモリコントローラ２は、コマンド“ＸＸｈ”を生成する。メモリコントローラ２は、ライトイネーブル信号ｂＷＥをトグルさせコマンドラッチイネーブル信号ＣＬＥをＨレベルにしつつ、コマンド“ＸＸｈ”を、信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。コマンド“ＸＸｈ”は、半導体記憶装置１が保持する命令コードＩＣに基づく動作を半導体記憶装置１に実行させるために使用されるコマンドである。コマンド“ＸＸｈ”は、図１０を参照して説明した実行コマンドである。半導体記憶装置１は、コマンド“ＸＸｈ”を受信する。このようにして、図１０のＳ０２の動作が実現される。ロジック制御回路１３は、ライトイネーブル信号ｂＷＥのトグルとコマンドラッチイネーブル信号がＨレベルであることとに基づいて、入出力回路１２がコマンド“ＸＸｈ”を取り込んでコマンド“ＸＸｈ”をコマンドレジスタ１４３に転送することを可能とする。

第２制御回路１５２は、コマンド“ＸＸｈ”を受信することに応じて、ロジック制御回路１３にレディ／ビジー信号ｘＲＢをＬレベルで送信する。ロジック制御回路１３は、Ｌレベルのレディ／ビジー信号ｘＲＢに基づいて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラ２へ送信する。Ｌレベルのレディ／ビジー信号ｂＲ／Ｂにより、メモリコントローラ２は、半導体記憶装置１がビジー状態にあることを通知される。

第２制御回路１５２は、コマンド“ＸＸｈ”に基づいて、半導体記憶装置１がトゥルーレディ状態にあるか否かを判定する。当該判定には、例えばトゥルーレディ／ビジー信号ｔＲＢが用いられる。半導体記憶装置１がトゥルービジー状態にあると判定した場合、第２制御回路１５２は、半導体記憶装置１がトゥルーレディ状態になるまで待機する。なお、第２制御回路１５２がこのように待機する場合について説明するが、第２制御回路１５２が、コマンド“ＸＸｈ”を受信した際に半導体記憶装置１がトゥルーレディ状態にあると判定した場合、第２制御回路１５２は待機する必要がない。

図１２は、図１１で示した命令コードＩＣ１の詳細の一例を示す。メモリコントローラ２は、命令コードＩＣ１を、或る情報ユニットＩＵの上位８ビットのデータ、当該情報ユニットＩＵの下位８ビットのデータ、次の情報ユニットＩＵの上位８ビットのデータ、当該情報ユニットＩＵの下位８ビットのデータ、という順で、信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。このような８ビットのデータを、メモリコントローラ２から送信される順に説明する。

先ず、情報ユニットＩＵ００から情報ユニットＩＵ０Ａの送信について説明する。図１２では、各情報ユニットＩＵについての補足説明が括弧書きで示されているが、これらについては、後の図面を参照しての説明で言及する。

データ“１８ｈ”が、続いてデータ“ＹＹｈ”が、送信される。データ“１８ｈ”およびデータ“ＹＹｈ”はそれぞれ、登場順に、情報ユニットＩＵ００の上位８ビットのデータおよび下位８ビットのデータである。データ“１４ｈ”が、続いてデータ“００ｈ”が、送信される。データ“１４ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ０１の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“Ａ２ｈ”が、送信される。データ“１８ｈ”およびデータ“Ａ２ｈ”はそれぞれ、登場順に、情報ユニットＩＵ０２の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“００ｈ”が、送信される。データ“１８ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ０３の上位８ビットのデータおよび下位８ビットのデータである。

データ“１４ｈ”、続く何らかのデータ“＊＊ｈ”の送信が、例えば５サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットＩＵ０４の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ０５の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ０６の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ０７の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ０８の上位８ビットのデータ、下位８ビットのデータである。

データ“１８ｈ”が、続いてデータ“３０ｈ”が、送信される。データ“１８ｈ”およびデータ“３０ｈ”はそれぞれ、登場順に、情報ユニットＩＵ０９の上位８ビットのデータおよび下位８ビットのデータである。データ“２１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“２１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ０Ａの上位８ビットのデータおよび下位８ビットのデータである。

続いて、情報ユニットＩＵ１０から情報ユニットＩＵ１Ａの送信について説明する。
データ“１８ｈ”が、続いてデータ“ＹＹｈ”が、送信される。データ“１８ｈ”およびデータ“ＹＹｈ”はそれぞれ、登場順に、情報ユニットＩＵ１０の上位８ビットのデータおよび下位８ビットのデータである。データ“１４ｈ”が、続いてデータ“０１ｈ”が、送信される。データ“１４ｈ”およびデータ“０１ｈ”はそれぞれ、登場順に、情報ユニットＩＵ１１の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“Ａ２ｈ”が、送信される。データ“１８ｈ”およびデータ“Ａ２ｈ”はそれぞれ、登場順に、情報ユニットＩＵ１２の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“００ｈ”が、送信される。データ“１８ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ１３の上位８ビットのデータおよび下位８ビットのデータである。

データ“１４ｈ”、続く何らかのデータ“＊＊ｈ”の送信が、例えば５サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットＩＵ１４の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ１５の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ１６の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ１７の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ１８の上位８ビットのデータ、下位８ビットのデータである。

データ“１８ｈ”が、続いてデータ“３０ｈ”が、送信される。データ“１８ｈ”およびデータ“３０ｈ”はそれぞれ、登場順に、情報ユニットＩＵ１９の上位８ビットのデータおよび下位８ビットのデータである。データ“２１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“２１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ１Ａの上位８ビットのデータおよび下位８ビットのデータである。

続いて、情報ユニットＩＵ２０から情報ユニットＩＵ２Ａの送信について説明する。
データ“１８ｈ”が、続いてデータ“ＹＹｈ”が、送信される。データ“１８ｈ”およびデータ“ＹＹｈ”はそれぞれ、登場順に、情報ユニットＩＵ２０の上位８ビットのデータおよび下位８ビットのデータである。データ“１４ｈ”が、続いてデータ“０２ｈ”が、送信される。データ“１４ｈ”およびデータ“０２ｈ”はそれぞれ、登場順に、情報ユニットＩＵ２１の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“Ａ２ｈ”が、送信される。データ“１８ｈ”およびデータ“Ａ２ｈ”はそれぞれ、登場順に、情報ユニットＩＵ２２の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“００ｈ”が、送信される。データ“１８ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ２３の上位８ビットのデータおよび下位８ビットのデータである。

データ“１４ｈ”、続く何らかのデータ“＊＊ｈ”の送信が、例えば５サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットＩＵ２４の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ２５の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ２６の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ２７の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ２８の上位８ビットのデータ、下位８ビットのデータである。

データ“１８ｈ”が、続いてデータ“３０ｈ”が、送信される。データ“１８ｈ”およびデータ“３０ｈ”はそれぞれ、登場順に、情報ユニットＩＵ２９の上位８ビットのデータおよび下位８ビットのデータである。データ“２１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“２１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ２Ａの上位８ビットのデータおよび下位８ビットのデータである。

最後に、情報ユニットＩＵ３０から情報ユニットＩＵ３９の送信について説明する。
データ“１８ｈ”が、続いてデータ“ＶＶｈ”が、送信される。データ“１８ｈ”およびデータ“ＶＶｈ”はそれぞれ、登場順に、情報ユニットＩＵ３０の上位８ビットのデータおよび下位８ビットのデータである。

データ“１４ｈ”、続く何らかのデータ“＊＊ｈ”の送信が、例えば５サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットＩＵ３１の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ３２の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ３３の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ３４の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ３５の上位８ビットのデータ、下位８ビットのデータである。

データ“８０ｈ”が、続いてデータ“０４ｈ”が、送信される。データ“８０ｈ”およびデータ“０４ｈ”はそれぞれ、登場順に、情報ユニットＩＵ３６の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“１０ｈ”が、送信される。データ“１８ｈ”およびデータ“１０ｈ”はそれぞれ、登場順に、情報ユニットＩＵ３７の上位８ビットのデータおよび下位８ビットのデータである。データ“２１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“２１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ３８の上位８ビットのデータおよび下位８ビットのデータである。データ“Ｅ０ｈ”が、続いてデータ“００ｈ”が、送信される。データ“Ｅ０ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ３９の上位８ビットのデータおよび下位８ビットのデータである。

図１３は、図１１に示したタイミングチャートに時間的に続くタイミングチャートの一例を示す。以下に説明する、半導体記憶装置１が実行する動作により、図１０のＳ０３の動作が実現される。

半導体記憶装置１がトゥルーレディ状態になることに応じて、すなわち、第１制御回路１５１がトゥルーレディ／ビジー信号ｔＲＢをＨレベルにすることに応じて、半導体記憶装置１は、コマンド“ＸＸｈ”に基づいて、データレジスタＤＲ０に保持される命令コードＩＣ１の情報ユニットＩＵそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置１は、命令コードＩＣ１に基づく動作を順次実行する。具体的には次の通りである。

先ず、半導体記憶装置１は、情報ユニットＩＵ００、ＩＵ０１、ＩＵ０２、・・・、およびＩＵ０９を登場順にデータレジスタＤＲ０から読み出す。半導体記憶装置１は、これらの情報ユニットＩＵを登場順に解読し、解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、当該各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいてＳＬＣ方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタＭＴから読み出されたデータの各ビットが例えばラッチ回路ＡＤＬに保持される。より具体的には次の通りである。

第２制御回路１５２は、データレジスタＤＲ０に、情報ユニットＩＵ００を命令コード解読回路１８へ転送させる。命令コード解読回路１８は、転送された情報ユニットＩＵ００を受信する。このようにして、情報ユニットＩＵ００がデータレジスタＤＲ０から読み出される。以下、命令コード解読回路１８がデータレジスタＤＲ０から情報ユニットＩＵを受信すると説明する場合も同じである。

命令コード解読回路１８は、受信した情報ユニットＩＵ００を解読する。情報ユニットＩＵ００の第１ビット、第２ビット、および第３ビットの各々が“０”データを表すことから、情報ユニットＩＵ００が定義する命令の種類は疑似ピン制御である。また、情報ユニットＩＵ００の上位８ビットのデータはデータ“１８ｈ”である。命令コード解読回路１８は、図９を参照して説明したように、ロジック制御回路１３および入出力回路１２にそれぞれ、疑似ピン制御のための制御信号を送信する。ロジック制御回路１３および入出力回路１２それぞれによる制御信号に基づく処理の結果、入出力回路１２は、図９を参照して説明したように、情報ユニットＩＵ００の下位８ビットのデータ“ＹＹｈ”をコマンド“ＹＹｈ”としてコマンドレジスタ１４３に転送する。コマンド“ＹＹｈ”は、半導体記憶装置１に、例えばメモリセルアレイＭＣＡ中の或る領域のメモリセルトランジスタＭＴにＳＬＣ方式で記憶されているデータを読み出し、当該データを、当該メモリセルトランジスタＭＴそれぞれに接続されるセンスアンプユニットＳＡＵ中の或るラッチ回路に保持させるために使用されるコマンドである。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ０１を受信し、情報ユニットＩＵ０１を解読する。情報ユニットＩＵ０１の第１ビット、第２ビット、および第３ビットの各々が“０”データを表すことから、情報ユニットＩＵ０１が定義する命令の種類は疑似ピン制御である。また、情報ユニットＩＵ０１の上位８ビットのデータはデータ“１４ｈ”である。命令コード解読回路１８は、図９を参照して説明したように、ロジック制御回路１３および入出力回路１２にそれぞれ、疑似ピン制御のための制御信号を送信する。ロジック制御回路１３および入出力回路１２それぞれによる制御信号に基づく処理の結果、入出力回路１２は、図９を参照して説明したように、情報ユニットＩＵ０１の下位８ビットのデータ“００ｈ”をアドレス情報“００ｈ”としてアドレスレジスタ１４２に転送する。コマンド“ＹＹｈ”に続くアドレス情報ＡＤＤは、例えば、上記データを保持させる、センスアンプユニットＳＡＵ中のラッチ回路を指定する。コマンド“ＹＹｈ”に続くアドレス情報“００ｈ”は、例えばラッチ回路ＡＤＬを指定する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ０２を受信し、情報ユニットＩＵ０２を解読する。上述したのと同様に、命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ０２の下位８ビットのデータ“Ａ２ｈ”をコマンド“Ａ２ｈ”としてコマンドレジスタ１４３に転送する。コマンド“Ａ２ｈ”は、コマンド“Ａ２ｈ”に後続するコマンドにより特定される動作をＳＬＣ方式で半導体記憶装置１に実行させるために使用されるコマンドである。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ０３を受信し、情報ユニットＩＵ０３を解読する。上述したのと同様に、命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ０３の下位８ビットのデータ“００ｈ”をコマンド“００ｈ”としてコマンドレジスタ１４３に転送する。コマンド“００ｈ”は、読出し動作を半導体記憶装置１に実行させるために使用されるコマンドである。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ０４を受信し、情報ユニットＩＵ０４を解読する。上述したのと同様に、命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ０４の下位８ビットのデータ“＊＊ｈ”をアドレス情報“＊＊ｈ”としてアドレスレジスタ１４２に転送する。情報ユニットＩＵ０５、ＩＵ０６、・・・、およびＩＵ０８に対しても同様の処理が順次行われる。このようにして、５サイクルにわたるアドレス情報ＡＤＤが、アドレスレジスタ１４２に保持される。当該５サイクルにわたるアドレス情報ＡＤＤは、例えば、読出し対象のブロックＢＬＫおよびワード線ＷＬを指定する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ０９を受信し、情報ユニットＩＵ０９を解読する。上述したのと同様に、命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ０９の下位８ビットのデータ“３０ｈ”をコマンド“３０ｈ”としてコマンドレジスタ１４３に転送する。コマンド“３０ｈ”は、半導体記憶装置１に、コマンド“００ｈ”の受信以降に受信したアドレス情報ＡＤＤに基づいて読出し動作を実行させるために使用されるコマンドである。

第１制御回路１５１は、情報ユニットＩＵ００、ＩＵ０１、ＩＵ０２、・・・、およびＩＵ０９からこのように得られる各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、上述した、ＳＬＣ方式での読出し動作を開始する。第１制御回路１５１は、当該読出し動作に係る制御の開始に応じてトゥルーレディ／ビジー信号ｔＲＢをＬレベルにし、図７を参照して説明したように、当該制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢをＬレベルに維持する。

例えば当該制御の間に、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ０Ａを受信し、情報ユニットＩＵ０Ａを解読する。情報ユニットＩＵ０Ａの第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“０”データ、“０”データ、および“１”データを表すことから、情報ユニットＩＵ０Ａが定義する命令の種類はトゥルーレディ／ビジー待機である。情報ユニットＩＵ０Ａの第８ビットは、当該命令が、トゥルーレディ／ビジー信号ｔＲＢのＨレベルを第２制御回路１５２に待たせるためのものであることを示す。命令コード解読回路１８は、当該命令に応じた処理のための制御信号を第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、第１制御回路１５１が上記読み出し動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにするまで待機する。トゥルーレディ／ビジー信号ｔＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

半導体記憶装置１は、情報ユニットＩＵ１０、ＩＵ１１、ＩＵ１２、・・・、およびＩＵ１９を登場順にデータレジスタＤＲ０から読み出す。半導体記憶装置１は、これらの情報ユニットＩＵを登場順に解読し、解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、当該各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいてＳＬＣ方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタＭＴから読み出されたデータの各ビットが例えばラッチ回路ＢＤＬに保持される。より具体的には次の通りである。

情報ユニットＩＵ００、ＩＵ０１、ＩＵ０２、・・・、およびＩＵ０９について説明したのと同様の処理が、情報ユニットＩＵ１０、ＩＵ１１、ＩＵ１２、・・・、およびＩＵ１９に対しても順次行われる。その結果、次のように、各種コマンドＣＭＤがコマンドレジスタ１４３に転送され、各種アドレス情報ＡＤＤがアドレスレジスタ１４２に転送される。

情報ユニットＩＵ１０に基づいて、コマンド“ＹＹｈ”がコマンドレジスタ１４３に転送される。情報ユニットＩＵ１１に基づいて、アドレス情報“０１ｈ”がアドレスレジスタ１４２に転送される。コマンド“ＹＹｈ”に続くアドレス情報“０１ｈ”は、例えばラッチ回路ＢＤＬを指定する。情報ユニットＩＵ１２に基づいて、コマンド“Ａ２ｈ”がコマンドレジスタ１４３に転送される。情報ユニットＩＵ１３に基づいて、コマンド“００ｈ”がコマンドレジスタ１４３に転送される。情報ユニットＩＵ１４、ＩＵ１５、・・・、およびＩＵ１８に基づいて、５サイクルにわたるアドレス情報ＡＤＤが、アドレスレジスタ１４２に保持される。当該５サイクルにわたるアドレス情報ＡＤＤは、例えば、読出し対象の上記ブロックＢＬＫおよび別のワード線ＷＬを指定する。情報ユニットＩＵ１９に基づいて、コマンド“３０ｈ”がコマンドレジスタ１４３に転送される。

第１制御回路１５１は、情報ユニットＩＵ１０、ＩＵ１１、ＩＵ１２、・・・、およびＩＵ１９からこのように得られる各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、上述した、ＳＬＣ方式での読出し動作を開始する。第１制御回路１５１は、当該読出し動作に係る制御の開始に応じてトゥルーレディ／ビジー信号ｔＲＢをＬレベルにし、当該制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢをＬレベルに維持する。

例えば当該制御の間に、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ１Ａを受信し、情報ユニットＩＵ１Ａを解読する。情報ユニットＩＵ１Ａは、情報ユニットＩＵ０Ａと同一の１６ビットのデータであるため、情報ユニットＩＵ０Ａについて説明したのと同一の処理が行われる。その結果、第２制御回路１５２は、第１制御回路１５１が上記読み出し動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにするまで待機する。トゥルーレディ／ビジー信号ｔＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

半導体記憶装置１は、情報ユニットＩＵ２０、ＩＵ２１、ＩＵ２２、・・・、およびＩＵ２９を登場順にデータレジスタＤＲ０から読み出す。半導体記憶装置１は、これらの情報ユニットＩＵを登場順に解読し、解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、当該各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいてＳＬＣ方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタＭＴから読み出されたデータの各ビットが例えばラッチ回路ＣＤＬに保持される。より具体的には次の通りである。

情報ユニットＩＵ００、ＩＵ０１、ＩＵ０２、・・・、およびＩＵ０９について説明したのと同様の処理が、情報ユニットＩＵ２０、ＩＵ２１、ＩＵ２２、・・・、およびＩＵ２９に対しても順次行われる。その結果、次のように、各種コマンドＣＭＤがコマンドレジスタ１４３に転送され、各種アドレス情報ＡＤＤがアドレスレジスタ１４２に転送される。

情報ユニットＩＵ２０に基づいて、コマンド“ＹＹｈ”がコマンドレジスタ１４３に転送される。情報ユニットＩＵ２１に基づいて、アドレス情報“０２ｈ”がアドレスレジスタ１４２に転送される。コマンド“ＹＹｈ”に続くアドレス情報“０２ｈ”は、例えばラッチ回路ＣＤＬを指定する。情報ユニットＩＵ２２に基づいて、コマンド“Ａ２ｈ”がコマンドレジスタ１４３に転送される。情報ユニットＩＵ２３に基づいて、コマンド“００ｈ”がコマンドレジスタ１４３に転送される。情報ユニットＩＵ２４、ＩＵ２５、・・・、およびＩＵ２８に基づいて、５サイクルにわたるアドレス情報ＡＤＤが、アドレスレジスタ１４２に保持される。当該５サイクルにわたるアドレス情報ＡＤＤは、例えば、読出し対象の上記ブロックＢＬＫ、および、さらに別のワード線ＷＬを指定する。情報ユニットＩＵ２９に基づいて、コマンド“３０ｈ”がコマンドレジスタ１４３に転送される。

第１制御回路１５１は、情報ユニットＩＵ２０、ＩＵ２１、ＩＵ２２、・・・、およびＩＵ２９からこのように得られる各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、上述した、ＳＬＣ方式での読出し動作を開始する。第１制御回路１５１は、当該読出し動作に係る制御の開始に応じてトゥルーレディ／ビジー信号ｔＲＢをＬレベルにし、当該制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢをＬレベルに維持する。

例えば当該制御の間に、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ２Ａを受信し、情報ユニットＩＵ２Ａを解読する。情報ユニットＩＵ２Ａは、情報ユニットＩＵ０Ａと同一の１６ビットのデータであるため、情報ユニットＩＵ０Ａについて説明したのと同一の処理が行われる。その結果、第２制御回路１５２は、第１制御回路１５１が上記読み出し動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにするまで待機する。トゥルーレディ／ビジー信号ｔＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

半導体記憶装置１は、情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、およびＩＵ３７を登場順にデータレジスタＤＲ０から読み出す。半導体記憶装置１は、これらの情報ユニットＩＵを登場順に解読し、解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、当該各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいてＴＬＣ方式での書込み動作を実行する。当該書込み動作では、コマンド“ＹＹｈ”を用いてラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬにそれぞれ読み出された１ページデータが、ＴＬＣ方式で１つのセルユニットＣＵに３ページデータとして記憶される。より具体的には次の通りである。

情報ユニットＩＵ００、ＩＵ０１、ＩＵ０２、・・・、およびＩＵ０９について説明したのと同様の処理が、情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、およびＩＵ３５に対しても順次行われる。その結果、次のように、各種コマンドＣＭＤがコマンドレジスタ１４３に転送され、各種アドレス情報ＡＤＤがアドレスレジスタ１４２に転送される。

情報ユニットＩＵ３０に基づいて、コマンド“ＶＶｈ”がコマンドレジスタ１４３に転送される。コマンド“ＶＶｈ”は、コピーバックプログラム動作を半導体記憶装置１に実行させるために使用されるコマンドである。情報ユニットＩＵ３１、ＩＵ３２、・・・、およびＩＵ３５に基づいて、５サイクルにわたるアドレス情報ＡＤＤが、アドレスレジスタ１４２に保持される。当該５サイクルにわたるアドレス情報ＡＤＤは、例えば、書込み対象の別のブロックＢＬＫおよび或るワード線ＷＬを指定する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ３６を受信し、情報ユニットＩＵ３６を解読する。情報ユニットＩＵ３６の第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“１”データ、“０”データ、および“０”データを表すことから、情報ユニットＩＵ３６が定義する命令の種類は内部クロック待機である。情報ユニットＩＵ３６の下位８ビットは、内部クロック信号が或るレベルに４回変化するまで第２制御回路１５２を待機させることを示す。命令コード解読回路１８は、当該命令に応じた処理のための制御信号を第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、内部クロック信号が或るレベルに４回変化するまで待機する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ３７を受信し、情報ユニットＩＵ３７を解読する。上述したのと同様に、入出力回路１２は、情報ユニットＩＵ３７の下位８ビットのデータ“１０ｈ”をコマンド“１０ｈ”としてコマンドレジスタ１４３に転送する。コマンド“１０ｈ”は、半導体記憶装置１に、コマンド“ＶＶｈ”の受信以降に受信したアドレス情報ＡＤＤに基づいて、コピーバックプログラム動作を実行させるために使用されるコマンドである。

第１制御回路１５１は、情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、およびＩＵ３７からこのように得られる各種コマンドＣＭＤおよびアドレス情報ＡＤＤ等に基づいて、上述した、ＴＬＣ方式での書込み動作を開始する。第１制御回路１５１は、当該書込み動作に係る制御の開始に応じてトゥルーレディ／ビジー信号ｔＲＢをＬレベルにし、当該制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢをＬレベルに維持する。

例えば当該制御の間に、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ３８を受信し、情報ユニットＩＵ３８を解読する。情報ユニットＩＵ３８は、情報ユニットＩＵ０Ａと同一の１６ビットのデータであるため、情報ユニットＩＵ０Ａについて説明したのと同一の処理が行われる。その結果、第２制御回路１５２は、第１制御回路１５１が上記書込み動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにするまで待機する。トゥルーレディ／ビジー信号ｔＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ３９を受信し、情報ユニットＩＵ３９を解読する。情報ユニットＩＵ３９の第１ビット、第２ビット、および第３ビットの各々が“１”データを表すことから、情報ユニットＩＵ３９が定義する命令の種類は命令コード処理終了である。命令コード解読回路１８は、命令コード処理終了のための制御信号を第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、コマンド“ＸＸｈ”に基づく制御を終了させる処理を実行する。第２制御回路１５２は、当該制御を終了することに応じて、レディ／ビジー信号ｘＲＢをＬレベルからＨレベルにする。ロジック制御回路１３は、レディ／ビジー信号ｘＲＢがＨレベルであることから、トゥルーレディ／ビジー信号ｔＲＢと同一のレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。すなわち、ロジック制御回路１３は、トゥルーレディ／ビジー信号ｔＲＢと同一のＨレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態にあることを通知され得る。

なお、半導体記憶装置１がコマンド“ＸＸｈ”に基づいて命令コードＩＣ１の情報ユニットＩＵそれぞれに関係する処理を順次実行する間、メモリコントローラ２が半導体記憶装置１に送信する各種信号は次のようになっている。コマンドラッチイネーブル信号ＣＬＥおよびアドレスラッチイネーブル信号ＡＬＥの各々はＬレベルであり、ライトイネーブル信号ｂＷＥはＨレベルである。信号ＤＱＳおよびｂＤＱＳはトグルされていない。信号ＤＱ＜７：０＞を介してデータは送信されていない。

（３）命令コードの処理の詳細
図１４は、図１３を参照して説明した半導体記憶装置１による情報ユニットＩＵそれぞれに関係する処理を実現するために、半導体記憶装置１が実行する動作の一例を示すフロー図である。当該動作について、図１３の例に沿って説明を行う。

図１３を参照して説明したように、第２制御回路１５２がコマンド“ＸＸｈ”を受信し、続いて半導体記憶装置１がトゥルーレディ状態になると、当該動作が開始される。

第２制御回路１５２は、データレジスタＤＲ０に保持される命令コードＩＣ１にアクセス可能か否かを判定する（Ｓ１１）。より具体的には次の通りである。

第２制御回路１５２は、データレジスタＤＲ０から命令コード解読回路１８に情報ユニットＩＵを転送するためのデータバスが使用されているか否かを判定する。例えば、当該データバスは、第１制御回路１５１による何らかのコマンドＣＭＤに基づくコア部１１へのアクセスに伴い使用され得る。第２制御回路１５２は、当該データバスが使用されていない場合、命令コードＩＣ１にアクセス可能であると判定し、当該データバスが使用されている場合、命令コードＩＣ１にアクセス可能ではないと判定する。

第２制御回路１５２は、命令コードＩＣ１にアクセス可能ではないと判定した場合（Ｓ１１，Ｎｏ）、例えば或る時間が経過するまで待機する（Ｓ１２）。当該待機の後、第２制御回路１５２は、Ｓ１１の動作を再度行う。このように、Ｓ１１の動作において命令コードＩＣ１にアクセス可能であると判定されるまで、Ｓ１１の動作およびＳ１２の動作が交互に繰り返される。

第２制御回路１５２は、命令コードＩＣ１にアクセス可能であると判定した場合（Ｓ１１，Ｙｅｓ）、アドレスレジスタ１４２に保持されるアクセスアドレスに基づいて、データレジスタＤＲ０から情報ユニットＩＵを読み出す（Ｓ１３）。より具体的には、第２制御回路１５２は、データレジスタＤＲ０に、当該情報ユニットＩＵを命令コード解読回路１８へ転送させる。図１３の例では、この時点で読み出される情報ユニットＩＵは、情報ユニットＩＵ００である。

命令コード解読回路１８は、読み出された情報ユニットＩＵを受信し、当該情報ユニットＩＵを解読する。命令コード解読回路１８は、当該情報ユニットＩＵの第１ビット、第２ビット、および第３ビットに基づいて、当該情報ユニットＩＵが定義する命令の種類が命令コード処理終了であるか否かを判定する（Ｓ１４）。

図１３の例では、命令コード解読回路１８は、情報ユニットＩＵ００が定義する命令の種類が疑似ピン制御であって命令コード処理終了でないと判定する。このように、情報ユニットＩＵが定義する命令の種類が命令コード処理終了でないと判定した場合（Ｓ１４，Ｎｏ）、命令コード解読回路１８は、当該命令が、他の情報ユニットＩＵの指定を伴うか否かを判定する（Ｓ１５）。例えば、図８を参照して説明したリピートに係る情報ユニットＩＵが定義する命令は情報ユニットＩＵの指定を伴う。

疑似ピン制御に係る情報ユニットＩＵについて図８を参照して行った説明によると、情報ユニットＩＵ００が定義する命令は他の情報ユニットＩＵの指定を伴わない。このため、図１３の例では、命令コード解読回路１８は、情報ユニットＩＵ００が定義する命令は他の情報ユニットＩＵの指定を伴わないと判定する。このような場合（Ｓ１５，Ｎｏ）、命令コード解読回路１８および第２制御回路１５２は、情報ユニットＩＵを次のように処理する（Ｓ１６）。

命令コード解読回路１８は、当該命令の種類が疑似ピン制御である場合、ロジック制御回路１３および入出力回路１２にそれぞれ、疑似ピン制御のための制御信号を送信する。図９を参照して説明したように、ロジック制御回路１３および入出力回路１２はそれぞれ、例えば第２制御回路１５２による制御の下、当該制御信号に基づいて、当該命令に応じた処理を実行する。図１３の例では、情報ユニットＩＵ００が定義する命令の種類が疑似ピン制御であるため、このようにして、図１３を参照して情報ユニットＩＵ００について説明した処理が行われる。

あるいは、命令コード解読回路１８は、当該命令の種類が疑似ピン制御以外である場合、当該命令に応じた処理のための制御信号を、第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、当該命令に応じた処理を実行する。

第２制御回路１５２は、例えば当該処理が完了することに応じて、図９を参照して説明したように、アドレスレジスタ１４２に保持されるアクセスアドレスをインクリメントする（Ｓ１７）。

このようにして、半導体記憶装置１は、最初の情報ユニットＩＵに関係する一連の処理を実行する。続いて、半導体記憶装置１は、当該一連の処理を、Ｓ１１の動作から繰り返す。

図１３の例では、Ｓ１３の動作において、インクリメントされたアクセスアドレスに基づいて情報ユニットＩＵ０１が読み出される。Ｓ１６の動作において、情報ユニットＩＵ０１が定義する命令に応じた処理が実行される。これにより、図１３を参照して説明した、情報ユニットＩＵ０１に関係する処理が実行される。

図１３の例では、半導体記憶装置１は、このような一連の処理を繰り返し続け、図１３を参照して説明した、情報ユニットＩＵ００、ＩＵ０１、ＩＵ０２、・・・、およびＩＵ３９それぞれに関係する処理が順次実行される。なお、情報ユニットＩＵ３９については、Ｓ１４の動作において、命令コード解読回路１８は、情報ユニットＩＵ３９が定義する命令の種類が命令コード処理終了であると判定し、この場合（Ｓ１４，Ｙｅｓ）、命令コード処理終了のための制御信号を第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、コマンド“ＸＸｈ”に基づく制御を終了させる処理を実行する。

Ｓ１５の動作において、情報ユニットＩＵが定義する命令が他の情報ユニットＩＵの指定を伴うと判定された場合（Ｓ１５，Ｙｅｓ）について説明する。例えば、図８を参照して説明したように、当該命令の種類がリピートである場合、当該命令は他の情報ユニットＩＵの指定を伴う。以下、このように当該命令の種類がリピートである場合について説明する。命令コード解読回路１８は、当該命令に応じた処理のための制御信号を、第２制御回路１５２に送信する。

第２制御回路１５２は、当該制御信号を受信すると、当該命令に応じた処理を実行済か否かを判定する（Ｓ１８）。具体的には、第２制御回路１５２は、例えば、当該命令において指定される回数のリピートが完了しているか否かを判定する。何回のリピートが行われたかの情報が、例えばシーケンサ１５中のＲＡＭに保持されており、当該判定の際に第２制御回路１５２により参照される。第２制御回路１５２は、当該命令に応じた処理を実行済ではないと判定した場合（Ｓ１８，Ｎｏ）、アドレスレジスタ１４２に保持されるアクセスアドレスを、例えばシーケンサ１５中のＲＡＭに保持させる（Ｓ１９）。続いて、第２制御回路１５２は、アドレスレジスタ１４２に保持されるアクセスアドレスを、当該命令において指定される情報ユニットＩＵの上位８ビットのデータが保持される８個のラッチ回路ＸＤＬを指定するアドレスに変更する（Ｓ２０）。

続いて、半導体記憶装置１はＳ１１の動作から繰り返す。これにより、半導体記憶装置１は、指定される情報ユニットＩＵから、リピートに係る情報ユニットＩＵの直前の情報ユニットＩＵまで、これらの情報ユニットＩＵが各々定義する命令に応じた処理を再度実行する。その後、Ｓ１５の動作において、当該リピートに係る情報ユニットＩＵが定義する命令が他の情報ユニットＩＵの指定を伴うと再度判定される。命令コード解読回路１８は、当該命令に応じた処理のための制御信号を、第２制御回路１５２に送信する。続いて、Ｓ１８の動作において、第２制御回路１５２は、当該制御信号に基づいて、当該命令に応じた処理を実行済か否かを再度判定する。具体的には、第２制御回路１５２が、例えば、上述したように、当該命令において指定される回数のリピートが完了しているか否かを判定する。

第２制御回路１５２は、当該命令に応じた処理を実行済ではないと判定した場合、Ｓ１９およびＳ２０の動作を再度実行し、上述したように、半導体記憶装置１はＳ１１の動作から繰り返す。

第２制御回路１５２は、当該命令に応じた処理を実行済であると判定した場合（Ｓ１８，Ｙｅｓ）、Ｓ１７の動作を実行して、アドレスレジスタ１４２に保持されるアクセスアドレスをインクリメントする。続いて、半導体記憶装置１は、Ｓ１１の動作から繰り返す。

図１１、図１２、および図１３を参照して、半導体記憶装置１が、命令コードＩＣ１に基づいて、３種類のＳＬＣ方式での読出し動作、および、ＴＬＣ方式での書込み動作、を順次実行する、動作例の説明を行った。しかしながら、半導体記憶装置１が命令コードＩＣに基づいて実行する動作はこれらに限定されない。命令コードＩＣに基づいて実行される動作の数もこれに限定されるものではなく、命令コードＩＣに基づいて１以上の任意の数の動作が実行可能である。

図１１、図１２、および図１３を参照して、半導体記憶装置１が、命令コードＩＣ１をデータレジスタＤＲ０中の複数のラッチ回路ＸＤＬに保持させ、命令コードＩＣ１に基づく動作を順次実行する、動作例の説明を行った。当該動作例では、次のような制御が行われ得る。例えば、当該動作の各々が、命令コードＩＣ１を保持するプレーンＰＢ０を対象としないように、メモリコントローラ２がコマンドセットＣＳ１中のアドレス情報ＡＤＤおよび命令コードＩＣ１を生成する制御を行う。あるいは、当該制御が行われず、当該動作のうちに、命令コードＩＣ１を保持するプレーンＰＢ０を対象とする或る動作がある場合は、半導体記憶装置１が次の制御を行う。当該動作においてラッチ回路ＸＤＬが使用される場合、当該ラッチ回路ＸＤＬが使用される間、半導体記憶装置１は、命令コードＩＣ１を、当該ラッチ回路ＸＤＬを含むデータレジスタＤＲ０中の、ラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬ等の他のラッチ回路に退避する制御を行う。これらの制御は、例えば、ラッチ回路ＸＤＬに保持される命令コードＩＣ１の破壊を防ぐことを目的とする。

（４）動作の概観
図１５は、第１実施形態に係る半導体記憶装置１が命令コードＩＣに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

当該動作については、図１１の説明において、コマンドセットＣＳ１をコマンドセットＣＳ２に、命令コードＩＣ１を命令コードＩＣ２に置き換え、アドレス情報ＡＤＤおよびデータレジスタＤＲ０に係る説明を次の説明に置き換えたものが成り立つ。

５サイクルにわたるアドレス情報ＡＤＤは、例えば、ブロックアドレス、ページアドレス、およびカラムアドレスを含む。ブロックアドレスは、対象の或るプレーンＰＢ、および、当該プレーンＰＢのブロックＢＬＫａを指定する。ページアドレスは、ワード線ＷＬｉを指定する。カラムアドレスは、当該プレーンＰＢのデータレジスタＤＲのうち８個のラッチ回路ＸＤＬを指定する。

当該プレーンＰＢのデータレジスタＤＲが命令コードＩＣ２を受信する。当該データレジスタＤＲは、アドレスレジスタ１４２に保持されるアドレス情報ＡＤＤ中のカラムアドレスに基づいて、命令コードＩＣ２を当該データレジスタＤＲ中の複数のラッチ回路ＸＤＬに保持させる。

続いて、図１３を参照して説明したように、半導体記憶装置１は、コマンド“ＸＸｈ”に基づいて、当該データレジスタＤＲに保持される命令コードＩＣ２の情報ユニットそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置１は、命令コードＩＣ２に基づく動作を順次実行する。具体的には次の通りである。

半導体記憶装置１は、図１３を参照して説明したように、或る情報ユニットＩＵから別の情報ユニットＩＵそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置１は、これらの情報ユニットＩＵの解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。当該アドレス情報ＡＤＤはブロックアドレスおよびページアドレスを含む。当該ブロックアドレスは、対象のブロックＢＬＫｃを指定する。当該ページアドレスは、対象のワード線ＷＬｉを指定する。半導体記憶装置１は、取得した各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、ブロックＢＬＫｃおよびワード線ＷＬｉを対象とする例えば書込み動作を実行する。

続いて、半導体記憶装置１は、図１３を参照して説明したように、或る情報ユニットＩＵから別の情報ユニットＩＵそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置１は、これらの情報ユニットＩＵの解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。当該アドレス情報ＡＤＤはブロックアドレスおよびページアドレスを含む。当該ブロックアドレスは、対象のブロックＢＬＫｃを指定する。当該ページアドレスは、対象のワード線ＷＬｊを指定する。半導体記憶装置１は、取得した各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、ブロックＢＬＫｃおよびワード線ＷＬｊを対象とする例えば読出し動作を実行する。

続いて、半導体記憶装置１は、図１３を参照して説明したように、或る情報ユニットＩＵから別の情報ユニットＩＵそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置１は、これらの情報ユニットＩＵの解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。当該アドレス情報ＡＤＤはブロックアドレスおよびページアドレスを含む。当該ブロックアドレスは、対象のブロックＢＬＫｂを指定する。当該ページアドレスは、対象のワード線ＷＬｊを指定する。半導体記憶装置１は、取得した各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、ブロックＢＬＫｂおよびワード線ＷＬｊを対象とする例えば書込み動作を実行する。

その後、半導体記憶装置１は、図１３を参照して説明したように、コマンド“ＸＸｈ”に基づく制御を終了させ、Ｈレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。

以上、図１５の例においても、半導体記憶装置１は、コマンド“ＸＸｈ”に基づいて動作する間、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラ２へ送信する。半導体記憶装置１は、この間に、上述したように、最初の書込み動作、読出し動作、および、２番目の書込み動作を順次実行する。このように、半導体記憶装置１は、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラ２へ送信し続けながら、複数の動作を実行可能である。

図１５の例の３種類の動作の全てが、同一のブロックＢＬＫを対象としているわけではなく、同一のワード線ＷＬを対象としているわけでもない。このように、半導体記憶装置１が命令コードＩＣに基づいて実行する複数の動作は、必ずしも同一のブロックＢＬＫを対象とせず、ならびに、必ずしも同一のワード線ＷＬを対象としない。

図１５の例の３種類の動作が各々対象とするブロックＢＬＫｃまたはＢＬＫｂは、コマンドセットＣＳ２中のアドレス情報ＡＤＤのブロックアドレスが指定するブロックＢＬＫａとは相違する。図１５の例の読出し動作および２番目の書込み動作が対象とするワード線ＷＬｊは、コマンドセットＣＳ２中のアドレス情報ＡＤＤのページアドレスが指定するワード線ＷＬｉとは相違する。このように、半導体記憶装置１が命令コードＩＣに基づいて実行する動作の各々は、当該命令コードＩＣを含むコマンドセットＣＳ中のアドレス情報ＡＤＤが指定するブロックＢＬＫとは相違するブロックＢＬＫを対象とし得、当該アドレス情報ＡＤＤが指定するワード線ＷＬとは相違するワード線ＷＬを対象とし得る。

［比較例］
（１）コマンドシーケンス
図１６および図１７は、第１実施形態の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

図１６に示されるタイミングチャートから説明する。
先ず、メモリコントローラはコマンドセットＣＳｘ１を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットＣＳｘ１に基づいて読出し動作を実行する。具体的には次の通りである。

メモリコントローラは、ライトイネーブル信号ｂＷＥをトグルさせコマンドラッチイネーブル信号ＣＬＥをＨレベルにしつつ、コマンド“７０ｈ”を半導体記憶装置に送信する。コマンド“７０ｈ”は、半導体記憶装置に、ステータス情報ＳＴＳをメモリコントローラへ送信させるために使用されるコマンドである。半導体記憶装置はコマンド“７０ｈ”を受信することに応じて、ステータス情報ＳＴＳをメモリコントローラに送信する。

メモリコントローラは、半導体記憶装置がトゥルーレディ状態にあることをステータス情報ＳＴＳに基づいて確認した後、コマンドセットＣＳｘ１を半導体記憶装置に送信する。コマンドセットＣＳｘ１は、コマンド“ＹＹｈ”、アドレス情報“００ｈ”、コマンド“Ａ２ｈ”、コマンド“００ｈ”、５サイクルにわたるアドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む。コマンドセットＣＳｘ１の送信では、これらのコマンドＣＭＤおよびアドレス情報ＡＤＤが、登場順に送信される。なお、メモリコントローラは、ライトイネーブル信号ｂＷＥをトグルさせつつ、これらのコマンドＣＭＤおよびアドレス情報ＡＤＤを送信する。また、メモリコントローラは、これらのコマンドＣＭＤの各々の送信の間、コマンドラッチイネーブル信号ＣＬＥをＨレベルにし、アドレス情報ＡＤＤの送信の間、アドレスラッチイネーブル信号ＡＬＥをＨレベルにする。以下、メモリコントローラが他のコマンドＣＭＤおよびアドレス情報ＡＤＤを送信することを説明する場合も同じである。

半導体記憶装置は、コマンドセットＣＳｘ１を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットＣＳｘ１に基づいてＳＬＣ方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタＭＴから読み出されたデータの各ビットが例えばラッチ回路ＡＤＬに保持される。当該読出し動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

続いて、メモリコントローラはコマンドセットＣＳｘ２を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットＣＳｘ２に基づいて読出し動作を実行する。具体的には次の通りである。

メモリコントローラは、上述したようにコマンド“７０ｈ”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認した後、コマンドセットＣＳｘ２を半導体記憶装置に送信する。コマンドセットＣＳｘ２は、コマンド“ＹＹｈ”、アドレス情報“０１ｈ”、コマンド“Ａ２ｈ”、コマンド“００ｈ”、５サイクルにわたるアドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む。コマンドセットＣＳｘ２の送信では、これらのコマンドＣＭＤおよびアドレス情報ＡＤＤが、登場順に送信される。

半導体記憶装置は、コマンドセットＣＳｘ２を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットＣＳｘ２に基づいてＳＬＣ方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタＭＴから読み出されたデータの各ビットが例えばラッチ回路ＢＤＬに保持される。当該読出し動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

次に、図１７に示されるタイミングチャートについて説明する。当該タイミングチャートは、図１６に示したタイミングチャートに時間的に続くものである。

メモリコントローラはコマンドセットＣＳｘ３を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットＣＳｘ３に基づいて読出し動作を実行する。具体的には次の通りである。

メモリコントローラは、上述したようにコマンド“７０ｈ”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認した後、コマンドセットＣＳｘ３を半導体記憶装置に送信する。コマンドセットＣＳｘ３は、コマンド“ＹＹｈ”、アドレス情報“０２ｈ”、コマンド“Ａ２ｈ”、コマンド“００ｈ”、５サイクルにわたるアドレス情報ＡＤＤ、およびコマンド“３０ｈ”を含む。コマンドセットＣＳｘ３の送信では、これらのコマンドＣＭＤおよびアドレス情報ＡＤＤが、登場順に送信される。

半導体記憶装置は、コマンドセットＣＳｘ３を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットＣＳｘ３に基づいてＳＬＣ方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタＭＴから読み出されたデータの各ビットが例えばラッチ回路ＣＤＬに保持される。当該読出し動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

続いて、メモリコントローラはコマンドセットＣＳｘ４を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットＣＳｘ４に基づいて書込み動作を実行する。具体的には次の通りである。

メモリコントローラは、上述したようにコマンド“７０ｈ”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認した後、コマンドセットＣＳｘ４を半導体記憶装置に送信する。コマンドセットＣＳｘ４は、コマンド“ＶＶｈ”、５サイクルにわたるアドレス情報ＡＤＤ、およびコマンド“１０ｈ”を含む。コマンドセットＣＳｘ４の送信では、これらのコマンドＣＭＤおよびアドレス情報ＡＤＤが、登場順に送信される。

半導体記憶装置は、コマンドセットＣＳｘ４を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットＣＳｘ４に基づいてＴＬＣ方式での書込み動作を実行する。当該書込み動作では、コマンド“ＹＹｈ”を用いてラッチ回路ＡＤＬ、ＢＤＬ、およびＣＤＬにそれぞれ読み出された１ページデータが、ＴＬＣ方式で１つのセルユニットＣＵに３ページデータとして記憶される。当該書込み動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

（２）動作の概観
図１８は、第１実施形態の比較例に係る半導体記憶装置が実行する別の動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

メモリコントローラは、コマンドセットＣＳｘ５を半導体記憶装置に送信する。コマンドセットＣＳｘ５は、コマンド“８０ｈ”、５サイクルにわたるアドレス情報ＡＤＤ、書込みデータＤｉｎ、およびコマンド“１０ｈ”を含む。コマンドセットＣＳｘ５の送信では、これらのコマンドＣＭＤおよびアドレス情報ＡＤＤが、登場順に送信される。コマンド“１０ｈ”は、半導体記憶装置に、コマンド“８０ｈ”の受信以降に受信したアドレス情報ＡＤＤおよびデータＤｉｎに基づいて、書込み動作を実行させるために使用されるコマンドである。

５サイクルにわたるアドレス情報ＡＤＤは、例えば、ブロックアドレス、ページアドレス、およびカラムアドレスを含む。ブロックアドレスは、対象の或るプレーンＰＢ、および、当該プレーンＰＢのブロックＢＬＫａを指定する。ページアドレスは、ワード線ＷＬｉを指定する。カラムアドレスは、当該プレーンＰＢのデータレジスタＤＲのうち８個のラッチ回路ＸＤＬを指定する。

半導体記憶装置は、コマンドセットＣＳｘ５を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置は、コマンドセットＣＳｘ５の各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、ブロックＢＬＫａおよびワード線ＷＬｉを対象とする書込み動作を実行する。当該書込み動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

以上、図１８の例では、半導体記憶装置は、コマンドセットＣＳｘ５を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＨレベルからＬレベルにする。半導体記憶装置は、コマンドセットＣＳｘ５に基づいて書込み動作を実行する間、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラへ送信する。半導体記憶装置は、当該書込み動作が完了することに応じて、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。このように、当該比較例に係る半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラ２へ送信しながら書込み動作等の或る動作を実行し、当該動作が完了すると、レディ／ビジー信号ｂＲ／ＢをＬレベルからＨレベルにする。

図１５の例の書込み動作は、コマンドセットＣＳｘ５中のアドレス情報ＡＤＤのブロックアドレスが指定するブロックＢＬＫａを対象とし、当該アドレス情報ＡＤＤのページアドレスが指定するワード線ＷＬｉを対象とする。このように、当該比較例に係る半導体記憶装置が或るコマンドセットＣＳｘを受信して当該コマンドセットＣＳｘに基づいて動作する場合、当該動作は、当該コマンドセット中のアドレス情報ＡＤＤが指定するブロックＢＬＫおよびワード線ＷＬを対象とする。

［効果］
以上、第１実施形態に係る半導体記憶装置１は、例えばキャッシュレディ状態にある間に、次の動作を行う。すなわち、半導体記憶装置１は、命令コードＩＣ１を含むコマンドセットＣＳ１をメモリコントローラ２から受信し、命令コードＩＣ１をデータレジスタＤＲ中の複数のラッチ回路ＸＤＬに保持させる。半導体記憶装置１は、例えば、トゥルーレディ状態になることに応じて、命令コード解読回路１８および第２制御回路１５２等の制御の下、命令コードＩＣ１から、比較例のコマンドセットＣＳｘ１に含まれるのと同一の各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、当該各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて読出し動作を実行する。当該読出し動作は、比較例の場合にコマンドセットＣＳｘ１に基づいて実行される読出し動作と同等である。続いて、半導体記憶装置１は、命令コードＩＣ１から、比較例のコマンドセットＣＳｘ２に含まれるのと同一の各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得して、比較例の場合と同等の読出し動作を実行する。続いて、半導体記憶装置１は、命令コードＩＣ１から、比較例のコマンドセットＣＳｘ３に含まれるのと同一の各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得して、比較例の場合と同等の読出し動作を実行する。続いて、半導体記憶装置１は、命令コードＩＣ１から、比較例のコマンドセットＣＳｘ４に含まれるのと同一の各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得して、比較例の場合と同等の書込み動作を実行する。

図１６および図１７の例では、メモリコントローラは、比較例に係る半導体記憶装置にコマンドセットＣＳｘ１、ＣＳｘ２、ＣＳｘ３、およびＣＳｘ４の各コマンドセットを送信する前に、半導体記憶装置がトゥルーレディ状態にあることを確認する。より具体的には、メモリコントローラは、コマンド“７０ｈ”を半導体記憶装置に送信し、コマンド“７０ｈ”に応じて半導体記憶装置から送信されるステータス情報ＳＴＳに基づいて半導体記憶装置がトゥルーレディ状態にあることを確認する。例えば、半導体記憶装置がトゥルーレディ状態にある間でないと受け付けられないコマンドをメモリコントローラが送信する場合に、このような確認が行われることは望ましい。

これに対して、第１実施形態に係る半導体記憶装置１によると、半導体記憶装置１がキャッシュレディ状態にある場合、メモリコントローラ２は、半導体記憶装置１がトゥルーレディ状態にあることを確認することなく、コマンドセットＣＳを半導体記憶装置１に送信する。これは、半導体記憶装置１が、キャッシュレディ状態にある間に、上述したように、コマンドセットＣＳを受信して命令コードＩＣを保持することが可能なためである。半導体記憶装置１は、トゥルーレディ状態になることに応じて、命令コードＩＣに基づく動作を順次実行可能である。このような動作には、半導体記憶装置１がトゥルーレディ状態になってからでないと受け付けられないコマンドに基づいて実行される動作も含まれ得る。

したがって、第１実施形態に係る半導体記憶装置１によると、メモリコントローラ２は、比較例の場合と同等の動作の実行のためのコマンドセットを、比較例の場合より早期に半導体記憶装置１に送信可能である。さらに、半導体記憶装置１によれば、コマンド“７０ｈ”およびステータス情報ＳＴＳの送受信により、メモリコントローラ２の機能の一部と、メモリコントローラ２および半導体記憶装置１の間のメモリインタフェースの一部とが占有されることが、半導体記憶装置１がレディ状態にある間に起こる頻度が、低下させられ得る。

また、比較例では、メモリコントローラは、半導体記憶装置がトゥルーレディ状態にある間に、コマンド“７０ｈ”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認し、その後に、コマンドセットＣＳｘ１を半導体記憶装置に送信する。コマンドセットＣＳｘ２、ＣＳｘ３、およびＣＳｘ４の各コマンドセットの送信についても同じである。

これに対して、第１実施形態に係る半導体記憶装置１は、例えばトゥルービジー状態にあるがキャッシュレディ状態にある間に命令コードＩＣ１を受信して保持している場合、トゥルーレディ状態になることに応じて、命令コードＩＣ１に基づいて、比較例の場合のコマンドセットＣＳｘ１に基づく動作と同等の動作を実行する。続いて、半導体記憶装置１は、例えば、トゥルーレディ／ビジー信号ｔＲＢ等に基づいて半導体記憶装置１のレディ状態を内部的に判断し、当該判断に基づいて、比較例の場合のコマンドセットＣＳｘ２、ＣＳｘ３、およびＣＳｘ４それぞれに基づく動作と同等の動作を順次実行する。このため、第１実施形態に係る半導体記憶装置１は、比較例の場合より早いタイミングで同等の動作を実行可能である。

さらに、第１実施形態に係る半導体記憶装置１は、ライトイネーブル信号ｂＷＥを基準に８ビットのコマンドＣＭＤまたはアドレス情報ＡＤＤを受信するよりも遥かに短い周期で、１６ビットの情報ユニットＩＵを信号ＤＱＳおよびｂＤＱＳを基準にメモリコントローラ２から受信し得る。半導体記憶装置１は、１６ビットの情報ユニットＩＵから８ビットのコマンドＣＭＤまたはアドレス情報ＡＤＤを取得可能である。また、メモリコントローラ２が生成する命令コードＩＣには、例えば任意の数の動作の実行のための複数のコマンドＣＭＤ等を取得可能な複数の情報ユニットＩＵを含めることが可能である。したがって、半導体記憶装置１は、命令コードＩＣを受信して命令コードＩＣに基づいて動作する場合、命令コードＩＣから取得されるのと同一の各種コマンドＣＭＤ等をライトイネーブル信号ｂＷＥを基準に受信して同等の動作を実行する場合より高速に動作し得る。

［変形例］
半導体記憶装置１が命令コードＩＣに基づいて動作する他の動作例について説明する。各変形例について、上述した動作例および効果と相違する点を主に説明する。

（１）第１変形例
図１９は、第１実施形態の第１変形例に係る半導体記憶装置１が或る命令コードＩＣに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

半導体記憶装置１が電源投入されると、第１制御回路１５１は、ロジック制御回路１３にレディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信させる。Ｈレベルのレディ／ビジー信号ｂＲ／Ｂにより、メモリコントローラ２は、半導体記憶装置１がレディ状態にあることを通知される。

半導体記憶装置１がレディ状態にあることをメモリコントローラ２が通知されて以降の動作は、図１１の説明において、コマンドセットＣＳ１をコマンドセットＣＳ３に、命令コードＩＣ１を命令コードＩＣ３に置き換えたものが成り立つ。

続いて、図１３を参照して説明したように、半導体記憶装置１は、コマンド“ＸＸｈ”に基づいて、データレジスタＤＲ０に保持される命令コードＩＣ３に基づく動作を順次実行する。具体的には次の通りである。

先ず、半導体記憶装置１は、再設定動作を実行する。再設定動作では、例えば、半導体記憶装置１中のＲＯＭに記憶されている設定情報がシーケンサ１５中のＲＡＭに読み出されて半導体記憶装置１の再設定に用いられる。次に、半導体記憶装置１は、ＺＱ較正を実行する。より具体的には、半導体記憶装置１は、或る基準抵抗に基づいて半導体記憶装置１の出力インピーダンスを較正する。次に、半導体記憶装置１は、半導体記憶装置１の各種動作の設定の変更に用いられる情報を例えばシーケンサ１５中のＲＡＭに保持させる動作を実行する。このようにして、半導体記憶装置１は、命令コードＩＣ３に基づく動作を順次実行する。

続いて、図１３を参照して説明したように、半導体記憶装置１は、コマンド“ＸＸｈ”に基づく制御を終了することに応じて、ロジック制御回路１３にレディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態にあることを通知され得る。

半導体記憶装置１が命令コードＩＣ３の情報ユニットＩＵそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、ならびに、信号ＤＱＳおよびｂＤＱＳについては、図１３を参照して半導体記憶装置１が命令コードＩＣ１に基づいて動作する場合について説明した通りである。

図２０は、第１実施形態の第１変形例の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。図２０に示されるタイミングチャートでは、メモリコントローラ２がコマンド“７０ｈ”を用いて半導体記憶装置１がレディ状態にあることを確認することは省略されている。

先ず、メモリコントローラは、コマンド“ＦＦｈ”を半導体記憶装置に送信する。コマンド“ＦＦｈ”は、半導体記憶装置に再設定動作を実行させるために使用されるコマンドである。

半導体記憶装置は、コマンド“ＦＦｈ”を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンド“ＦＦｈ”に基づいて再設定動作を実行する。再設定動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

続いて、メモリコントローラは、コマンド“Ｆ９ｈ”を半導体記憶装置に送信する。コマンド“Ｆ９ｈ”は、半導体記憶装置にＺＱ較正を実行させるために使用されるコマンドである。続いて、メモリコントローラは、アドレス情報ＡＤＤを半導体記憶装置に送信する。コマンド“Ｆ９ｈ”に続くアドレス情報ＡＤＤは、ＺＱ較正の対象を指定する。

半導体記憶装置は、コマンド“Ｆ９ｈ”および当該アドレス情報ＡＤＤを受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンド“Ｆ９ｈ”および当該アドレス情報ＡＤＤに基づいてＺＱ較正を実行する。ＺＱ較正を行う動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

続いて、メモリコントローラは、コマンド“ＥＦｈ”を半導体記憶装置に送信する。コマンド“ＥＦｈ”は、半導体記憶装置の各種動作の設定の変更に用いられる情報を半導体記憶装置に保持させるために使用されるコマンドである。続いて、メモリコントローラは、アドレス情報ＡＤＤを半導体記憶装置に送信する。コマンド“ＥＦｈ”に続くアドレス情報ＡＤＤは、設定の変更に用いられる情報が半導体記憶装置において保持される領域を指定する。続いて、メモリコントローラは、設定の変更に用いられる情報を含むデータＤｉｎを、信号ＤＱ＜７：０＞を介して半導体記憶装置に送信する。

半導体記憶装置は、コマンド“ＥＦｈ”、当該アドレス情報ＡＤＤ、およびデータＤｉｎを受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置はコマンド“ＥＦｈ”、当該アドレス情報ＡＤＤ、およびデータＤｉｎに基づいて、設定の変更に用いられる情報を保持する動作を実行する。当該動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

なお、メモリコントローラは、図１６を参照して説明したように、ライトイネーブル信号ｂＷＥ、コマンドラッチイネーブル信号ＣＬＥ、およびアドレスラッチイネーブル信号ＡＬＥを制御する。また、メモリコントローラは、信号ＤＱＳおよび信号ｂＤＱＳをトグルさせつつデータＤｉｎを送信する。

第１実施形態の第１変形例に係る半導体記憶装置１によれば、次に説明するような効果がさらに奏される。

図１９の例では、半導体記憶装置１は、命令コードＩＣ３に基づいて、再設定動作、ＺＱ較正、および、各種動作の設定の変更に用いられる情報を保持する動作を順次実行していく。これらの動作は各々、プレーンＰＢへのアクセスを伴わない動作であるか、プレーンＰＢへのアクセスを伴ったとしてもラッチ回路ＸＤＬが使用されない動作である。このため、これらの動作によっては、ラッチ回路ＸＤＬが保持する命令コードＩＣの破壊は起こり得ない。したがって、半導体記憶装置１および／またはメモリコントローラ２は、命令コードＩＣの破壊を防ぐための特別な制御を行う必要がない。すなわち、第１実施形態の第１変形例に係る半導体記憶装置１によると、システム設計が容易になり得る。

（２）第２変形例
図２１は、第１実施形態の第２変形例に係る半導体記憶装置１が或る命令コードＩＣに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

当該動作については、図１１の説明において、コマンドセットＣＳ１をコマンドセットＣＳ４に、命令コードＩＣ１を命令コードＩＣ４に置き換えたものが成り立つ。

続いて、図１３を参照して説明したように、半導体記憶装置１は、コマンド“ＸＸｈ”に基づいて、データレジスタＤＲ０に保持される命令コードＩＣ４に基づく動作を順次実行する。具体的には次の通りである。

先ず、半導体記憶装置１は、或るブロックＢＬＫを対象とするリフレッシュ動作（図２１ではリフレッシュ＃１と示されている。）を実行する。リフレッシュ動作について、次に説明する。

メモリセルトランジスタＭＴへのデータの記憶からの時間の経過に伴い、例えば、当該メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子の一部が電荷蓄積層から抜け、これにより当該メモリセルトランジスタＭＴの閾値電圧が下がることがある。このため、当該データの記憶から経過した時間によっては、半導体記憶装置１は、当該データを必ずしも正確に読み出し得ない。半導体記憶装置１は、例えば、当該データを正確に読み出すことができなくなる前に、これらのメモリセルトランジスタＭＴのゲートに接続されるワード線ＷＬに読出しパス電圧ＶＲＥＡＤを印加する。例えば、このように対象のブロックＢＬＫの全てのワード線ＷＬに読出しパス電圧ＶＲＥＡＤを印加する動作を、リフレッシュ動作と称する。リフレッシュ動作により、時間経過によるメモリセルトランジスタＭＴの閾値電圧への影響が無くされる。

続いて、半導体記憶装置１は、次のブロックＢＬＫを対象とする２番目のリフレッシュ動作（図２１ではリフレッシュ＃２と示されている。）を実行する。続いて、半導体記憶装置１は、さらに次のブロックＢＬＫを対象とする３番目のリフレッシュ動作（図２１ではリフレッシュ＃３と示されている。）を実行する。半導体記憶装置１は、Ｎ番目のブロックＢＬＫを対象とするＮ番目のリフレッシュ動作（図２１ではリフレッシュ＃Ｎと示されている。）までリフレッシュ動作を繰り返し実行する。以下では、一例として、Ｎが１６である場合について説明する。

続いて、図１３を参照して説明したように、半導体記憶装置１は、コマンド“ＸＸｈ”に基づく制御を終了することに応じて、ロジック制御回路１３にレディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信させる。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態にあることを通知され得る。

半導体記憶装置１が命令コードＩＣ４の情報ユニットＩＵそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、ならびに、信号ＤＱＳおよびｂＤＱＳについては、図１３を参照して半導体記憶装置１が命令コードＩＣ１に基づいて動作する場合について説明した通りである。

図２２は、図２１のタイミングチャートで示した命令コードＩＣ４の詳細の一例を示す。メモリコントローラ２は、命令コードＩＣ４を、或る情報ユニットＩＵの上位８ビットのデータ、当該情報ユニットＩＵの下位８ビットのデータ、次の情報ユニットＩＵの上位８ビットのデータ、当該情報ユニットＩＵの下位８ビットのデータ、という順で、信号ＤＱ＜７：０＞を介して半導体記憶装置１に送信する。このような８ビットのデータを、メモリコントローラ２から送信される順に説明する。

データ“１８ｈ”が、続いてデータ“Ｄ２ｈ”が、送信される。データ“１８ｈ”およびデータ“Ｄ２ｈ”はそれぞれ、登場順に、情報ユニットＩＵ４０の上位８ビットのデータおよび下位８ビットのデータである。データ“１８ｈ”が、続いてデータ“００ｈ”が、送信される。データ“１８ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ４１の上位８ビットのデータおよび下位８ビットのデータである。

データ“１４ｈ”、続くデータ“００ｈ”の送信が、例えば５サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットＩＵ４２の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ４３の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ４４の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ４５の上位８ビットのデータ、下位８ビットのデータ、情報ユニットＩＵ４６の上位８ビットのデータ、下位８ビットのデータである。

データ“１８ｈ”が、続いてデータ“３０ｈ”が、送信される。データ“１８ｈ”およびデータ“３０ｈ”はそれぞれ、登場順に、情報ユニットＩＵ４７の上位８ビットのデータおよび下位８ビットのデータである。データ“２１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“２１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ４８の上位８ビットのデータおよび下位８ビットのデータである。データ“６Ｆｈ”が、続いてデータ“０９ｈ”が、送信される。データ“６Ｆｈ”およびデータ“０９ｈ”はそれぞれ、登場順に、情報ユニットＩＵ４９の上位８ビットのデータおよび下位８ビットのデータである。

データ“Ｅ０ｈ”が、続いてデータ“００ｈ”が、送信される。データ“Ｅ０ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ４Ａの上位８ビットのデータおよび下位８ビットのデータである。

半導体記憶装置１は、命令コードＩＣ４の情報ユニットＩＵそれぞれに関係する処理を順次実行することにより、上述した１６回のリフレッシュ動作を実現する。半導体記憶装置１により順次実行される、命令コードＩＣ４の情報ユニットＩＵそれぞれに関係する処理の詳細を説明する。

先ず、半導体記憶装置１は、情報ユニットＩＵ４０、ＩＵ４１、ＩＵ４２、・・・、およびＩＵ４７を登場順にデータレジスタＤＲ０から読み出す。半導体記憶装置１は、これらの情報ユニットＩＵを登場順に解読し、解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、取得した各種コマンドに基づいて、最初のリフレッシュ動作を実行する。より具体的には次の通りである。

命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４０を受信し、情報ユニットＩＵ４０を解読する。命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ４０の下位８ビットのデータ“Ｄ２ｈ”をコマンド“Ｄ２ｈ”としてコマンドレジスタ１４３に転送する。コマンド“Ｄ２ｈ”は、リフレッシュ動作を半導体記憶装置１に実行させるために使用されるコマンドである。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４１を受信し、情報ユニットＩＵ４１を解読する。命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ４１の下位８ビットのデータ“００ｈ”をコマンド“００ｈ”としてコマンドレジスタ１４３に転送する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４２を受信し、情報ユニットＩＵ４２を解読する。命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ４２の下位８ビットのデータ“００ｈ”をアドレス情報“００ｈ”としてアドレスレジスタ１４２に転送する。情報ユニットＩＵ４３、ＩＵ４４、・・・、およびＩＵ４６に対しても同様の処理が順次行われる。このようにして、５サイクルにわたるアドレス情報ＡＤＤが、アドレスレジスタ１４２に保持される。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４７を受信し、情報ユニットＩＵ４７を解読する。命令コード解読回路１８、ロジック制御回路１３、および入出力回路１２による処理の結果、入出力回路１２は、情報ユニットＩＵ４７の下位８ビットのデータ“３０ｈ”をコマンド“３０ｈ”としてコマンドレジスタ１４３に転送する。

第１制御回路１５１は、情報ユニットＩＵ４０、ＩＵ４１、ＩＵ４２、・・・、およびＩＵ４７からこのように得られる各種コマンドＣＭＤに基づいて、上述した、最初のリフレッシュ動作を開始する。第１制御回路１５１は、当該リフレッシュ動作に係る制御の開始に応じてトゥルーレディ／ビジー信号ｔＲＢをＬレベルにし、当該制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢをＬレベルに維持する。

例えば当該制御の間に、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４８を受信し、情報ユニットＩＵ４８を解読する。情報ユニットＩＵ４８は、情報ユニットＩＵ０Ａと同一の１６ビットのデータであるため、情報ユニットＩＵ０Ａについて説明したのと同一の処理が行われる。その結果、第２制御回路１５２は、第１制御回路１５１が上記リフレッシュ動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにするまで待機する。トゥルーレディ／ビジー信号ｔＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４９を受信し、情報ユニットＩＵ４９を解読する。情報ユニットＩＵ４９の第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“０”データ、“１”データ、および“１”データを表すことから、情報ユニットＩＵ４９が定義する命令の種類はリピートである。情報ユニットＩＵ４９の第４ビットから第８ビットは、１５回のリピートであることを示す。当該下位８ビットのデータは、９個前の情報ユニットＩＵからのリピートであることを示す。命令コード解読回路１８は、当該命令に応じた処理のための制御信号を第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、図１４を参照して説明したように、半導体記憶装置１に、情報ユニットＩＵ４９の９個前の情報ユニットＩＵ４０から情報ユニットＩＵ４８まで、これらの情報ユニットＩＵが各々定義する命令に応じた処理を１５回リピートさせる処理を実行する。

このようにして、第１制御回路１５１は、２番目のリフレッシュ動作からＮ番目のリフレッシュ動作まで、リフレッシュ動作を繰り返し実行する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ４Ａを受信し、情報ユニットＩＵ４Ａを解読する。情報ユニットＩＵ４Ａは、情報ユニットＩＵ３９と同一の１６ビットのデータであるため、情報ユニットＩＵ３９について説明したのと同一の処理が行われる。その結果、第２制御回路１５２は、コマンド“ＸＸｈ”に基づく制御を終了させる処理を実行する。

図２３は、第１実施形態の第２変形例の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。図２３に示されるタイミングチャートでは、メモリコントローラ２がコマンド“７０ｈ”を用いて半導体記憶装置１がレディ状態にあることを確認することは省略されている。

先ず、メモリコントローラは、コマンド“Ｄ２ｈ”、コマンド“００ｈ”、５サイクルにわたるアドレス情報ＡＤＤ、およびコマンド“３０ｈ”を、登場順に、半導体記憶装置に送信する。半導体記憶装置は、コマンド“３０ｈ”を受信することに応じて、レディ／ビジー信号ｂＲ／ＢをＬレベルでメモリコントローラに送信する。半導体記憶装置は、これらの各種コマンドＣＭＤに基づいて、最初のリフレッシュ動作を実行する。当該リフレッシュ動作の完了に応じて、半導体記憶装置は、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラに送信する。

次に、メモリコントローラは、上述したのと同一の各種コマンドＣＭＤおよびアドレス情報ＡＤＤを半導体記憶装置に送信する。半導体記憶装置は、これらの各種コマンドＣＭＤに基づいて、２番目のリフレッシュ動作（図示せず）を実行する。半導体記憶装置は、レディ／ビジー信号ｂＲ／Ｂを、上述したのと同じように制御する。

メモリコントローラおよび半導体記憶装置はそれぞれ、同一の動作を繰り返し行い、これにより、半導体記憶装置は、Ｎ番目のリフレッシュ動作まで、リフレッシュ動作を繰り返し実行する。

なお、メモリコントローラは、図１６を参照して説明したように、ライトイネーブル信号ｂＷＥ、コマンドラッチイネーブル信号ＣＬＥ、およびアドレスラッチイネーブル信号ＡＬＥを制御する。

第１実施形態の第２変形例に係る半導体記憶装置１によれば、次に説明するような効果がさらに奏される。

図２１および図２２の例では、メモリコントローラ２が半導体記憶装置１に送信する命令コードＩＣ４は、リピートに係る情報ユニットＩＵ４９を含む。先ず、半導体記憶装置１は、情報ユニットＩＵ４０から情報ユニットＩＵ４７まで、これらの情報ユニットＩＵが各々定義する命令に応じた処理を順次実行することにより、リフレッシュ動作を実行する。続いて、半導体記憶装置１は、情報ユニットＩＵ４８が定義する命令に応じた処理を実行した後、第２制御回路１５２による情報ユニットＩＵ４９に基づく制御の下、情報ユニットＩＵ４０から情報ユニットＩＵ４８まで、これらの情報ユニットＩＵが各々定義する命令に応じた処理を１５回リピートさせる処理を実行する。これにより、半導体記憶装置１は、リフレッシュ動作をさらに１５回繰り返し実行する。

半導体記憶装置１は、このような命令コードＩＣによると、リピートに係る情報ユニットＩＵを含まない命令コードＩＣに基づいて実行するのと同等の動作を、より少ない数の情報ユニットＩＵからなる命令コードＩＣに基づいて実行できる。したがって、第１実施形態の第２変形例に係る半導体記憶装置１によれば、メモリコントローラ２による命令コードＩＣの生成および送信の時間が短縮可能である。すなわち、命令コードＩＣのためにメモリコントローラ２の機能が使用されている時間が短縮可能である。また、命令コードＩＣを半導体記憶装置１が受信するのに要する時間も短縮され、ゆえに、半導体記憶装置１の動作の高速化も図り得る。

（３）第３変形例
図２４は、第１実施形態の第３変形例に係る半導体記憶装置１が或る命令コードＩＣに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

当該動作では、コマンドセットＣＳ５が用いられる。コマンドセットＣＳ５は、コマンドセットＣＳ１において、命令コードＩＣ１を命令コードＩＣ５に置き換えたものである。命令コードＩＣ５は、命令コードＩＣ１において、情報ユニットＩＵ３７およびＩＵ３８を情報ユニットＩＵ５７およびＩＵ５８に置き換えたものである。

当該動作については、図１１の説明において、コマンドセットＣＳ１をコマンドセットＣＳ５に、命令コードＩＣ１を命令コードＩＣ５に、置き換えたものが成り立つ。さらに、当該動作については、図１２の説明において、命令コードＩＣ１を命令コードＩＣ５に、情報ユニットＩＵ３７を情報ユニットＩＵ５７に、情報ユニットＩＵ３８を情報ユニットＩＵ５８に置き換え、情報ユニットＩＵ３７およびＩＵ３８に係る説明を次の説明に置き換えたものが成り立つ。次の説明は、メモリコントローラ２から半導体記憶装置１への情報ユニットＩＵの送信についてのものである。

情報ユニットＩＵ３６に続いて情報ユニットＩＵ５７が送信される。より具体的には、データ“１８ｈ”が、続いてデータ“１５ｈ”が、送信される。データ“１８ｈ”およびデータ“１５ｈ”はそれぞれ、登場順に、情報ユニットＩＵ５７の上位８ビットのデータおよび下位８ビットのデータである。情報ユニットＩＵ５７に続いて情報ユニットＩＵ５８が送信される。より具体的には、データ“２１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“２１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ５８の上位８ビットのデータおよび下位８ビットのデータである。情報ユニットＩＵ５８に続いて情報ユニットＩＵ３９が送信される。

半導体記憶装置１は、図１３を参照して説明したように、コマンド“ＸＸｈ”に基づいて、命令コードＩＣ５の情報ユニットＩＵそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置１は、命令コードＩＣ５に基づく動作を順次実行する。具体的には次の通りである。

半導体記憶装置１は、図１３を参照して説明したように、情報ユニットＩＵ００から情報ユニットＩＵ２Ａそれぞれに関係する処理を実行する。これにより、半導体記憶装置１は、図１３を参照して説明したように、３種類のＳＬＣ方式での読出し動作を順次実行する。トゥルーレディ／ビジー信号ｔＲＢのレベルは、第１制御回路１５１により、３番目のＳＬＣ方式での読出し動作に係る制御の完了に応じてＨレベルにされるまでは、図１３を参照して説明した通りである。この間、第１制御回路１５１が出力するキャッシュレディ／ビジー信号ｃＲＢは、トゥルーレディ／ビジー信号ｔＲＢと同一のレベルである。

情報ユニットＩＵ２Ａに関係する処理に続いて、半導体記憶装置１は、情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、ＩＵ３６、およびＩＵ５７を登場順にデータレジスタＤＲ０から読み出す。半導体記憶装置１は、これらの情報ユニットＩＵを登場順に解読し、解読結果に基づく各種コマンドＣＭＤおよびアドレス情報ＡＤＤを取得する。半導体記憶装置１は、当該各種コマンドＣＭＤおよびアドレス情報ＡＤＤに基づいて、図１３の例と同様のＴＬＣ方式での書込み動作を実行する。より具体的には次の通りである。

情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、およびＩＵ３６に対して、図１３を参照して説明した通りの処理が行われる。その結果、図１３を参照して説明したように、情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、およびＩＵ３５に基づいて、各種コマンドＣＭＤがコマンドレジスタ１４３に転送され、各種アドレス情報ＡＤＤがアドレスレジスタ１４２に転送され、情報ユニットＩＵ３６に基づいて、第２制御回路１５２が、内部クロック信号が或るレベルに４回変化するまで待機する。

続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ５７を受信し、情報ユニットＩＵ５７を解読する。入出力回路１２は、情報ユニットＩＵ５７の下位８ビットのデータ“１５ｈ”をコマンド“１５ｈ”としてコマンドレジスタ１４３に転送する。コマンド“１５ｈ”は、半導体記憶装置１に、コマンド“ＶＶｈ”の受信以降に受信したアドレス情報ＡＤＤに基づいて、コピーバックプログラム動作をキャッシュプログラム動作として実行させるために使用されるコマンドである。

第１制御回路１５１は、情報ユニットＩＵ３０、ＩＵ３１、ＩＵ３２、・・・、ＩＵ３６、およびＩＵ５７からこのように得られる各種コマンドＣＭＤおよびアドレス情報ＡＤＤ等に基づいて、上述した、ＴＬＣ方式での書込み動作を開始する。当該書込み動作はキャッシュプログラム動作として実行される。第１制御回路１５１は、当該書き込み動作に係る制御の開始に応じて、トゥルーレディ／ビジー信号ｔＲＢおよびキャッシュレディ／ビジー信号ｃＲＢを各々Ｌレベルにし、当該制御を行っている間、トゥルーレディ／ビジー信号ｔＲＢをＬレベルに維持する。第１制御回路１５１は、当該制御を開始することに応じて、ロジック制御回路１３に、キャッシュレディ／ビジー信号ｃＲＢと同一のレベルでレディ／ビジー信号ｂＲ／Ｂを出力させるための制御を行う。これにより、ロジック制御回路１３は、レディ／ビジー信号ｘＲＢがＨレベルになった場合には、キャッシュレディ／ビジー信号ｃＲＢと同一のレベルでレディ／ビジー信号ｂＲ／Ｂを出力可能となる。

例えば当該書込み動作に係る制御の間に、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ５８を受信し、情報ユニットＩＵ５８を解読する。情報ユニットＩＵ５８は、情報ユニットＩＵ０Ａと同一の１６ビットのデータであるため、情報ユニットＩＵ０Ａについて説明したのと同一の処理が行われる。その結果、第２制御回路１５２は、第１制御回路１５１が上記書込み動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにするまで待機する。当該待機の間に、半導体記憶装置１が次に受け付け得るコマンドＣＭＤに係る動作のためのラッチ回路ＸＤＬの使用が可能となることに応じて、第１制御回路１５１は、キャッシュレディ／ビジー信号ｃＲＢをＨレベルにする。トゥルーレディ／ビジー信号ｔＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

情報ユニットＩＵ３９に対して、図１３を参照して説明したのと同じ処理が行われる。その結果、第２制御回路１５２は、命令コード処理終了のための制御信号に基づいて、コマンド“ＸＸｈ”に基づく制御を終了させる処理を実行する。第２制御回路１５２は、当該制御を終了することに応じて、レディ／ビジー信号ｘＲＢをＬレベルからＨレベルにする。ロジック制御回路１３は、レディ／ビジー信号ｘＲＢがＨレベルであることから、第１制御回路１５１による制御の下、キャッシュレディ／ビジー信号ｃＲＢと同一のレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。すなわち、ロジック制御回路１３は、キャッシュレディ／ビジー信号ｃＲＢと同一のＨレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態にあることを通知され得る。

半導体記憶装置１が命令コードＩＣ５の情報ユニットＩＵそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、ならびに、信号ＤＱＳおよびｂＤＱＳについては、図１３を参照して半導体記憶装置１が命令コードＩＣ１に基づいて動作する場合について説明した通りである。

図２５は、第１実施形態の第３変形例に係る半導体記憶装置１が或る命令コードＩＣに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。

当該動作では、コマンドセットＣＳ６が用いられる。コマンドセットＣＳ６は、コマンドセットＣＳ５において、命令コードＩＣ５を命令コードＩＣ６に置き換えたものである。命令コードＩＣ６は、命令コードＩＣ５において、情報ユニットＩＵ５８を情報ユニットＩＵ６８に置き換えたものである。

当該動作については、図２４の説明において、コマンドセットＣＳ５をコマンドセットＣＳ６に、命令コードＩＣ５を命令コードＩＣ６に、情報ユニットＩＵ５８を情報ユニットＩＵ６８に置き換え、情報ユニットＩＵ５８に係る説明を次の説明に置き換えたものが成り立つ。

先ず、メモリコントローラ２から半導体記憶装置１への情報ユニットＩＵの送信については次の通りである。
情報ユニットＩＵ５７に続いて情報ユニットＩＵ６８が送信される。より具体的には、データ“４１ｈ”が、続いてデータ“００ｈ”が、送信される。データ“４１ｈ”およびデータ“００ｈ”はそれぞれ、登場順に、情報ユニットＩＵ６８の上位８ビットのデータおよび下位８ビットのデータである。情報ユニットＩＵ６８に続いて情報ユニットＩＵ３９が送信される。

次に、半導体記憶装置１による情報ユニットＩＵそれぞれに関係する処理については次の通りである。
情報ユニットＩＵ５７に続いて、命令コード解読回路１８は、第２制御回路１５２による制御の下でデータレジスタＤＲ０から情報ユニットＩＵ６８を受信し、情報ユニットＩＵ６８を解読する。情報ユニットＩＵ６８の第１ビット、第２ビット、および第３ビットがそれぞれ、登場順に“０”データ、“１”データ、および“０”データを表すことから、情報ユニットＩＵ６８が定義する命令の種類はキャッシュレディ／ビジー待機である。情報ユニットＩＵ６８の第８ビットは、当該命令が、キャッシュレディ／ビジー信号ｃＲＢのＨレベルを第２制御回路１５２に待たせるためのものであることを示す。命令コード解読回路１８は、当該命令に応じた処理のための制御信号を第２制御回路１５２に送信する。第２制御回路１５２は、当該制御信号に基づいて、第１制御回路１５１がキャッシュレディ／ビジー信号ｃＲＢをＨレベルにするまで待機する。第１制御回路１５１は、ＴＬＣ方式での書込み動作に係る制御を行っている間に、半導体記憶装置１が次に受け付け得るコマンドＣＭＤに係る動作のためのラッチ回路ＸＤＬの使用が可能となることに応じて、キャッシュレディ／ビジー信号ｃＲＢをＨレベルにする。キャッシュレディ／ビジー信号ｃＲＢがＨレベルにされて第２制御回路１５２が待機を完了することに応じて、半導体記憶装置１は次のように動作する。

情報ユニットＩＵ３９に対して、図１３を参照して説明したのと同じ処理が行われる。その結果、第２制御回路１５２は、命令コード処理終了のための制御信号に基づいて、コマンド“ＸＸｈ”に基づく制御を終了させる処理を実行する。第２制御回路１５２は、当該制御を終了することに応じて、レディ／ビジー信号ｘＲＢをＬレベルからＨレベルにする。ロジック制御回路１３は、レディ／ビジー信号ｘＲＢがＨレベルであることから、第１制御回路１５１による制御の下、キャッシュレディ／ビジー信号ｃＲＢと同一のレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。すなわち、ロジック制御回路１３は、キャッシュレディ／ビジー信号ｃＲＢと同一のＨレベルでレディ／ビジー信号ｂＲ／Ｂをメモリコントローラ２に送信する。これにより、メモリコントローラ２は、半導体記憶装置１がレディ状態にあることを通知され得る。

その後、第１制御回路１５１は、上記書込み動作に係る制御の完了に応じてトゥルーレディ／ビジー信号ｔＲＢをＨレベルにする。

半導体記憶装置１が命令コードＩＣ６の情報ユニットＩＵそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ｂＷＥ、ならびに、信号ＤＱＳおよびｂＤＱＳについては、図１３を参照して半導体記憶装置１が命令コードＩＣ１に基づいて動作する場合について説明した通りである。

第１実施形態の第３変形例に係る半導体記憶装置１によれば、次に説明するような効果がさらに奏される。

図２４および図２５の例では、半導体記憶装置１は、命令コードＩＣ５またはＩＣ６に基づいてキャッシュプログラム動作を実行する。図２５の例の命令コードＩＣ６は、キャッシュレディ／ビジー待機に係る情報ユニットＩＵ６８を含む。半導体記憶装置１は、情報ユニットＩＵ６８に基づいて、キャッシュプログラム動作の実行中にキャッシュレディ状態になることに応じて、次の情報ユニットＩＵ３９に関係する処理を実行する。その結果、半導体記憶装置１は、キャッシュレディ状態になることに応じて、レディ／ビジー信号ｂＲ／ＢをＨレベルでメモリコントローラ２へ送信することになる。これにより、メモリコントローラ２は、半導体記憶装置１が例えトゥルーレディ状態にある間であっても、半導体記憶装置１がキャッシュレディ状態にあることを通知され得る。キャッシュレディ状態では、半導体記憶装置１が次に受け付け得るコマンドＣＭＤに係る動作のためのラッチ回路ＸＤＬの使用が可能である。したがって、第１実施形態の第３変形例に係る半導体記憶装置１によると、メモリコントローラ２は、次の動作の実行のためのコマンドセットを、半導体記憶装置１のトゥルーレディ状態を待つことなく早期に半導体記憶装置１に送信可能である。

＜第２実施形態＞
以下、第２実施形態に係る半導体記憶装置１ａについて説明する。

第２実施形態に係る半導体記憶装置１ａの構成について、第１実施形態に係る半導体記憶装置１の構成と相違する点を主に説明する。

半導体記憶装置１ａを含むメモリシステム３ａ（図示せず）の説明として、図１の説明において、メモリシステム３をメモリシステム３ａに、半導体記憶装置１を半導体記憶装置１ａに置き換えたものが成り立つ。

図２６は、第２実施形態に係る半導体記憶装置１ａの構成の一例を示すブロック図である。

半導体記憶装置１ａは、例えば、第１実施形態に係る半導体記憶装置１が有する構成に加えて、命令コードレジスタ１９をさらに含む。

入出力回路１２は、メモリコントローラ２から命令コードＩＣを受信し、例えば、シーケンサ１５による制御の下、命令コードＩＣを命令コードレジスタ１９に転送する。

命令コードレジスタ１９は、入出力回路１２から転送される命令コードＩＣを保持する。命令コードレジスタ１９は、命令コードＩＣを命令コード解読回路１８に転送可能である。

命令コード解読回路１８は、命令コードレジスタ１９から命令コードＩＣを受信し、命令コードＩＣに基づいて、図２を参照して説明したのと同一の処理を行う。

半導体記憶装置１ａの構成の説明として、図３から図９を参照して行った説明において、半導体記憶装置１を半導体記憶装置１ａに置き換え、データレジスタＤＲの代わりに命令コードレジスタ１９が命令コードＩＣを保持し、データレジスタＤＲの代わりに命令コードレジスタ１９から命令コードＩＣが読み出されるように読み替えたものが成り立つ。半導体記憶装置１ａの動作の説明については、第１実施形態で行った説明において同様に読み替え、コマンド“８０ｈ”を例えばコマンド“ＺＺｈ”に置き換えたものが成り立つ。コマンド“ＺＺｈ”は、例えば、後続するデータを命令コードレジスタ１９に保持させるために使用されるコマンドである。また、半導体記憶装置１ａは、図１４を参照して説明したＳ１１の動作を行わなくてもよい。

上記では、入出力回路１２から命令コードレジスタ１９への命令コードＩＣの転送に、コマンド“ＺＺｈ”が用いられる場合の例を説明した。しかしながら、本実施形態はこれに限定されない。命令コードＩＣがコマンド“８０ｈ”の前に何らかのプレフィクスコマンドを含むようにし、当該転送に当該プレフィクスコマンドが用いられるようにしてもよい。あるいは、命令コードＩＣは、入出力回路１２からデータレジスタＤＲに転送された後に、データレジスタＤＲから命令コードレジスタ１９に転送されるようにしてもよい。データレジスタＤＲから命令コードレジスタ１９への命令コードＩＣの転送は、例えばコマンド“ＸＸｈ”に基づくものであってもよい。

第２実施形態に係る半導体記憶装置１ａによれば、次に説明するような効果がさらに奏される。

第２実施形態に係る半導体記憶装置１ａは、命令コードＩＣを命令コードレジスタ１９に保持させる。半導体記憶装置１ａは、命令コードレジスタ１９に保持される命令コードＩＣに基づく動作を順次実行する。これらの動作は各々、プレーンＰＢへのアクセスを伴う動作であり得るが、命令コードレジスタ１９へのアクセスを伴わない。このため、これらの動作によっては、命令コードレジスタ１９が保持する命令コードＩＣの破壊は起こり得ない。したがって、半導体記憶装置１ａおよび／またはメモリコントローラ２は、命令コードＩＣの破壊を防ぐための特別な制御を行う必要がない。すなわち、第２実施形態に係る半導体記憶装置１ａによると、システム設計が容易になり得る。

さらに、命令コードレジスタ１９から命令コード解読回路１８に情報ユニットＩＵを転送するためのデータバスは、例えば、第１制御回路１５１によるコマンドＣＭＤに基づくコア部１１へのアクセスに伴って利用され得ない。このような場合、半導体記憶装置１ａは、図１４の例のＳ１１の動作を省略し得る。これにより、半導体記憶装置１ａは、情報ユニットＩＵを読み出すまでの待機時間を短縮可能である。したがって、第２実施形態に係る半導体記憶装置１ａは、より高速動作可能になり得る。

＜他の実施形態＞
上記では、半導体記憶装置が命令コードに基づく動作を順次実行する場合の例を説明した。半導体記憶装置は、命令コードに基づく動作を中断することも可能である。半導体記憶装置は、命令コードに基づく動作を中断する場合、当該動作の再開後に最初に処理する情報ユニットを識別するための情報を保持しておく。

半導体記憶装置が命令コード中の情報ユニットから各種コマンド等を取得する動作、および、各情報ユニットの構成、は上述したものに限定されない。例えば、各情報ユニットは、当該情報ユニットの解読結果に基づき半導体記憶装置が動作可能なものであればよい。例えば、当該情報ユニットは、当該解読結果に基づいて半導体記憶装置が何らかのプログラムの存在を識別できるものであってもよい。当該プログラムのために用いられ得るアドレス情報は、例えば、当該情報ユニット、または、後続する情報ユニットから取得されてもよい。

本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。

本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば０Ｖの電圧を印加または供給することを含んでいてもよい。

上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ…半導体記憶装置、１１…コア部、ＰＢ…プレーン、ＭＣＡ…メモリセルアレイ、ＲＤ…ロウデコーダモジュール、ＳＡ…センスアンプモジュール、ＤＲ…データレジスタ、１２…入出力回路、１３…ロジック制御回路、１４…レジスタ、１４１…ステータスレジスタ、１４２…アドレスレジスタ、１４３…コマンドレジスタ、１５…シーケンサ、１５１…第１制御回路、１５２…第２制御回路、１６…電圧生成回路、１７…ドライバセット、１８…命令コード解読回路、１９…命令コードレジスタ、２…メモリコントローラ、２１…ホストインタフェース回路、２２…ＣＰＵ、２３…ＲＡＭ、２４…ＲＯＭ、２５…メモリインタフェース回路、３…メモリシステム、４…ホスト装置、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＭＴ…メモリセルトランジスタ、ＳＴ…選択トランジスタ、ＳＣ…センスアンプ回路、ＸＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ…ラッチ回路、ＤＢＵＳ，ＸＢＵＳ…バス、ＣＳ…コマンドセット、ＩＣ…命令コード、ＩＵ…情報ユニット。

Claims (17)

1. 半導体装置であって、
   第１コマンドを受け取り、前記第１コマンドに基づいて第１動作および第２動作を実行する、ように構成される制御回路を備え、
   前記第１動作の後に前記第２動作が実行され、
   前記制御回路は、前記第１動作の開始から前記第２動作の開始まで、前記半導体装置がビジー状態にあることを示す第１信号を出力する、ようにさらに構成される、
   半導体装置。
2. 前記制御回路は、データを受け取る、ようにさらに構成され、
   前記第１動作および前記第２動作は前記データに基づく、
   請求項１に記載の半導体装置。
3. 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示す第２信号を受け取る、ようにさらに構成され、
   前記半導体装置に前記データが送られる間、前記第２信号は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示さない、
   請求項２に記載の半導体装置。
4. 前記制御回路は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す第２信号を受け取る、ようにさらに構成され、
   前記半導体装置に前記データが送られる間、前記第２信号は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す、
   請求項２に記載の半導体装置。
5. 前記制御回路は、第２コマンドを受け取り、前記第２コマンドに基づいて前記第１動作を実行し、第３コマンドを受け取り、前記第３コマンドに基づいて前記第２動作を実行する、ようにさらに構成される、請求項１に記載の半導体装置。
6. メモリセルアレイをさらに備え、
   前記第１動作と前記第２動作は、前記メモリセルアレイの異なるブロックを対象とする、または、前記メモリセルアレイの異なるワード線を対象とする、
   請求項１に記載の半導体装置。
7. 前記制御回路は、前記第１コマンドを受け取ってから前記第２動作の開始までの間、前記半導体装置の外部のコントローラからコマンドを受け取らない、ようにさらに構成される、
   請求項１に記載の半導体装置。
8. 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示す第２信号を受け取る、ようにさらに構成され、
   前記第１動作の開始から前記第２動作の開始まで、前記第２信号は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示さない、
   請求項１に記載の半導体装置。
9. 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られる期間を示す第２信号を受け取る、ようにさらに構成され、
   前記第２信号が示す、前記半導体装置にコマンドまたはアドレス情報が送られる期間に、前記第１動作の開始から前記第２動作の開始までの期間は含まれない、
   請求項１に記載の半導体装置。
10. 前記制御回路は、データを受け取り、前記第１信号を出力しながら前記データに基づいて第２コマンドを取得する、ようにさらに構成され、
    前記第２動作は前記第２コマンドに基づく、
    請求項１に記載の半導体装置。
11. 前記第１信号の出力は、前記第１コマンドに応じて開始され、
    前記制御回路は、データを受け取り、前記第１信号を出力しながら前記データに基づいて第２コマンドを取得する、ようにさらに構成され、
    前記第１動作は前記第２コマンドに基づく、
    請求項１に記載の半導体装置。
12. 第１コマンドを出力する、ように構成されるコントローラと、
    前記第１コマンドを受け取り、前記第１コマンドに基づいて第１動作および第２動作を実行する、ように構成される半導体装置と
    を備え、
    前記第１動作の後に前記第２動作が実行され、
    前記半導体装置は、前記第１動作の開始から前記第２動作の開始まで、前記半導体装置がビジー状態にあることを示す第１信号を、前記コントローラへと出力する、ようにさらに構成される、
    システム。
13. 半導体装置により実行される動作制御方法であって、
    第１コマンドを受け取ることと、
    前記半導体装置がビジー状態にあることを示す第１信号を出力しながら、前記第１コマンドに基づいて第１動作を実行することと、
    前記第１動作の後に、前記第１コマンドに基づいて第２動作を実行することと
    を備え、
    前記第１信号の出力は、前記第１動作の開始から前記第２動作の開始まで継続される、
    動作制御方法。
14. 半導体装置であって、
    前記半導体装置へのデータの入力のための第１コマンドを受け取り、前記第１コマンドの受け取りの後、書込み動作以外の第１動作の実行のための第２コマンドを前記半導体装置の外部のコントローラから受け取る前に前記第１動作を実行する、ように構成される制御回路
    を備える、半導体装置。
15. 前記制御回路は、前記第１コマンドの受け取りの後にデータを受け取る、ようにさらに構成され、
    前記第１動作は前記データに基づく、
    請求項１４に記載の半導体装置。
16. 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示す第１信号を受け取る、ようにさらに構成され、
    前記半導体装置に前記データが送られる間、前記第１信号は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示さない、
    請求項１５に記載の半導体装置。
17. 前記制御回路は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す第１信号を受け取る、ようにさらに構成され、
    前記半導体装置に前記データが送られる間、前記第１信号は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す、
    請求項１５に記載の半導体装置。

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