JP2022133037A - 半導体装置、システム、および、半導体装置により実行される動作制御方法 - Google Patents
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Abstract
【課題】高品質な半導体記憶装置を提供する。【解決手段】実施形態の半導体装置は、第1コマンド“XXh”を受け取り、前記第1コマンドに基づいて第1動作および第2動作を実行する、ように構成される制御回路を含み、前記第1動作の後に前記第2動作が実行され、前記制御回路は、前記第1動作の開始から前記第2動作の開始まで、前記半導体装置がビジー状態にあることを示す第1信号bR/Bを出力する、ようにさらに構成される。【選択図】図10
Description
実施形態は、半導体装置、システム、および、半導体装置により実行される動作制御方法に関する。
半導体記憶装置としてNAND型フラッシュメモリが知られている。
高品質な半導体記憶装置を提供する。
実施形態の半導体装置は、第1コマンドを受け取り、前記第1コマンドに基づいて第1動作および第2動作を実行する、ように構成される制御回路を含み、前記第1動作の後に前記第2動作が実行され、前記制御回路は、前記第1動作の開始から前記第2動作の開始まで、前記半導体装置がビジー状態にあることを示す第1信号を出力する、ようにさらに構成される。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能および構成を有する構成要素には共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合には、当該共通する参照符号に添え字を付して区別する。複数の構成要素について特に区別を要さない場合には、当該複数の構成要素には、共通する参照符号のみを付し、添え字は付さない。
各機能ブロックを、ハードウェアおよびソフトウェアのいずれかまたは両方を組み合わせたものにより実現することが可能である。また、各機能ブロックが以下に説明されるように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックにより実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。また、以下の説明における各機能ブロックおよび各構成要素の名称は便宜的なものであり、各機能ブロックおよび各構成要素の構成および動作を限定するものではない。
<第1実施形態>
以下、第1実施形態に係る半導体記憶装置1について説明する。
以下、第1実施形態に係る半導体記憶装置1について説明する。
[構成例]
(1)メモリシステム
図1は、第1実施形態に係る半導体記憶装置1を含むメモリシステム3の構成の一例を示すブロック図である。
(1)メモリシステム
図1は、第1実施形態に係る半導体記憶装置1を含むメモリシステム3の構成の一例を示すブロック図である。
メモリシステム3は、半導体記憶装置1およびメモリコントローラ2を含み、ホスト装置4により制御される。メモリシステム3は、例えば、SSD(Solid State Drive)またはSDTMカード等である。
半導体記憶装置1は、メモリコントローラ2により制御される。メモリコントローラ2は、ホスト装置4からホストコマンドを受信し、当該ホストコマンドに基づいて半導体記憶装置1を制御する。
メモリコントローラ2は、ホストインタフェース回路21、CPU(Central Processing Unit)22、RAM(Random Access Memory)23、ROM(Read Only Memory)24、およびメモリインタフェース回路25を含む。メモリコントローラ2は、例えばSoC(System-on-a-Chip)として構成される。
ROM24はファームウェア(プログラム)を格納する。RAM23は、当該ファームウェアを保持可能であり、CPU22の作業領域として使用される。RAM23はさらに、データを一時的に保持し、バッファおよびキャッシュとして機能する。ROM24に格納されていてRAM23上にロードされたファームウェアがCPU22により実行される。これにより、メモリコントローラ2は、書込み動作および読出し動作等を含む種々の動作、ならびに、ホストインタフェース回路21およびメモリインタフェース回路25の機能の一部を実行する。
ホストインタフェース回路21は、ホストインタフェースを介してホスト装置4に接続され、メモリコントローラ2とホスト装置4との間の通信を司る。例えば、ホストインタフェース回路21は、ホスト装置4からメモリコントローラ2に送られるホストコマンドを受信する。メモリインタフェース回路25は、メモリインタフェースを介して半導体記憶装置1に接続され、メモリコントローラ2と半導体記憶装置1との間の通信を司る。メモリインタフェースは、例えば、チップイネーブル信号bCE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号bWE、リードイネーブル信号bRE、ライトプロテクト信号bWP、レディ/ビジー信号bR/B、入出力タイミング制御信号DQSおよびbDQS、ならびに信号DQ<0>~DQ<7>を伝送する。以下、信号DQ<0>~DQ<7>を信号DQ<7:0>と表記する。
信号DQSおよびbDQSは次の関係にある。すなわち、信号DQSの電圧がハイ(H)レベルの間は信号bDQSの電圧はロー(L)レベルであり、信号DQSの電圧がLレベルの間は信号bDQSの電圧はHレベルである。以下では、レベルという用語を用いる場合、他に特別な言及がない限り、このように電圧のレベルに言及しているものとして説明を行う。
メモリインタフェース回路25は、例えば、ホスト装置4からのホストコマンドに基づいてコマンドセットを生成し、信号DQ<7:0>を介して当該コマンドセットを半導体記憶装置1に送信する。コマンドセットは、例えば、コマンドおよびアドレス情報を含む。コマンドセットは、コマンドおよびアドレス情報に加えてデータを含み得る。当該データは、命令コードを含むことがある。命令コードは、メモリインタフェース回路25により例えばホストコマンドに基づいて生成される。
コマンドセットおよび/または命令コードは、ホストコマンドに基づいて生成されるものに限定されない。命令コードは、メモリインタフェース回路25により生成されるものに限定されず、メモリコントローラ2に含まれる他の構成要素により生成されるものであってもよい。
(2)半導体記憶装置
図2は、第1実施形態に係る半導体記憶装置1の構成の一例を示すブロック図である。第1実施形態に係る半導体記憶装置1は、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。
図2は、第1実施形態に係る半導体記憶装置1の構成の一例を示すブロック図である。第1実施形態に係る半導体記憶装置1は、例えば、データを不揮発に記憶することが可能なNAND型フラッシュメモリである。
半導体記憶装置1は、例えば、コア部11、入出力回路12、ロジック制御回路13、レジスタ14、シーケンサ15、電圧生成回路16、ドライバセット17、および命令コード解読回路18を含む。
コア部11は、複数のプレーンPB(図2では、プレーンPB0およびプレーンPB1が示されている。)を含む。各プレーンPBはメモリセルアレイを含む。半導体記憶装置1では、書込みデータDATを或るプレーンのメモリセルアレイに記憶させる書込み動作、読出しデータDATを或るプレーンのメモリセルアレイから読み出す読出し動作等の、各種動作が実行される。
入出力回路12は、メモリコントローラ2との間での信号DQ<7:0>の入出力を制御し、信号DQSおよびbDQSを制御する。信号DQ<7:0>は、コマンドCMD、データDT、アドレス情報ADD、およびステータス情報STSを含む。コマンドCMDの一例は、ホスト装置4からのホストコマンドに応じた処理を半導体記憶装置1に実行させるためのコマンドである。データDTは、書込みデータDAT、読出しデータDAT、または命令コードICを含む。アドレス情報ADDは、例えばロウアドレスおよびカラムアドレスを含む。ロウアドレスは、例えばブロックアドレスおよびページアドレスを含む。ブロックアドレスは、例えばプレーンアドレスを含む。以下ではブロックアドレスがプレーンアドレスを含むものとして説明を行う。ステータス情報STSは、例えば、半導体記憶装置1において実行される書込み動作および読出し動作等の結果に関する情報を含む。入出力回路12により制御され得る信号DQSおよびbDQSは、メモリインタフェース回路25による信号DQ<7:0>の入力を可能にするために使用される。
入出力回路12による信号DQ<7:0>の入出力についてより具体的に説明する。入出力回路12は、メモリコントローラ2から、書込みデータDAT、コマンドCMD、およびアドレス情報ADDを受信し、書込みデータDATをコア部11に転送し、アドレス情報ADDおよびコマンドCMDをレジスタ14に転送する。入出力回路12は、レジスタ14からステータス情報STSを受信し、コア部11から読出しデータDATを受信する。入出力回路12は、信号DQSおよびbDQSをHレベルとLレベルとの間でトグルさせつつ、読出しデータDATをメモリコントローラ2に送信する。入出力回路12がメモリコントローラ2から命令コードICを受信する場合は、入出力回路12が書込みデータDATを受信する場合について説明したのと同じである。
ロジック制御回路13は、メモリコントローラ2から、例えば、チップイネーブル信号bCE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号bWE、リードイネーブル信号bRE、ライトプロテクト信号bWP、ならびに、信号DQSおよびbDQSを受信する。ロジック制御回路13は、当該受信される信号に基づいて、入出力回路12およびシーケンサ15を制御する。
チップイネーブル信号bCEは、半導体記憶装置1をイネーブルにするために使用される。コマンドラッチイネーブル信号CLEは、半導体記憶装置1に入力される信号DQ<7:0>を介してコマンドCMDが送信される期間を入出力回路12に通知するために使用される。アドレスラッチイネーブル信号ALEは、半導体記憶装置1に入力される信号DQ<7:0>を介してアドレス情報ADDが送信される期間を入出力回路12に通知するために使用される。ライトイネーブル信号bWEは、入出力回路12による信号DQ<7:0>の入力を可能にするために使用される。ライトイネーブル信号bWEは、例えば、信号DQ<7:0>を介してコマンドCMDまたはアドレス情報ADDが送信されている間にHレベルとLレベルとの間でトグルされる。当該トグルが、コマンドCMDまたはアドレス情報ADDが半導体記憶装置1に送信されるタイミングを示す。リードイネーブル信号bREは、入出力回路12による信号DQ<7:0>の出力を可能にするために使用される。ライトプロテクト信号bWPは、半導体記憶装置1におけるデータの書込みおよび消去を禁止するために使用される。ロジック制御回路13に入力される信号DQSおよびbDQSは、入出力回路12による信号DQ<7:0>の入力を可能にするために使用される。信号DQSおよびbDQSは、例えば、信号DQ<7:0>を介して書込みデータDATまたは命令コードICが送信されている間にメモリコントローラ2によりHレベルとLレベルとの間でトグルされる。当該トグルが、書込みデータDATまたは命令コードICが半導体記憶装置1に送信されるタイミングを示す。
ロジック制御回路13は、シーケンサ15による制御にしたがってレディ/ビジー信号bR/Bを生成し、レディ/ビジー信号bR/Bをメモリコントローラ2に送信する。半導体記憶装置1がレディ状態にある間、すなわち、半導体記憶装置1がメモリコントローラ2からのコマンドを受け付ける間、レディ/ビジー信号bR/BはHレベルである。半導体記憶装置1がビジー状態にある間、すなわち、半導体記憶装置1がメモリコントローラ2からのコマンドを例外を除き受け付けない間、レディ/ビジー信号bR/BはLレベルである。
本明細書では、半導体記憶装置1が出力するレディ/ビジー信号bR/Bと、メモリコントローラ2が受け取るレディ/ビジー信号bR/Bとが同一であるものとして説明を行うが、本実施形態はこれに限定されない。例えば、メモリシステム3が半導体記憶装置1と同等の構成の半導体記憶装置を複数含む場合について説明する。半導体記憶装置1を含むこれらの半導体記憶装置の各々は、上述したように、当該半導体記憶装置がレディ状態とビジー状態とのいずれにあるかを示すレディ/ビジー信号bR/Bを出力し得る。メモリコントローラ2が受け取るレディ/ビジー信号bR/Bは、これらの半導体記憶装置それぞれから出力されるレディ/ビジー信号bR/Bに基づくものであってもよい。この場合、メモリコントローラ2が受け取るレディ/ビジー信号bR/Bは、例えば、これらの半導体記憶装置のうち少なくとも1つがビジー状態にある間はLレベルであり、これらの半導体記憶装置のすべてがレディ状態にある間はHレベルである。この場合の、メモリコントローラ2が受け取るレディ/ビジー信号bR/Bは、これらの半導体記憶装置からなる装置がレディ状態とビジー状態とのいずれにあるかを示す信号ともみなし得る。また、各半導体記憶装置がレディ状態とビジー状態のいずれにあるかは、例えば、上述したステータス情報STSに基づいて確認可能である。
レジスタ14は、ステータスレジスタ141、アドレスレジスタ142、およびコマンドレジスタ143を含む。
ステータスレジスタ141は、ステータス情報STSを保持し、当該ステータス情報STSを、シーケンサ15の指示に基づいて入出力回路12に転送する。
アドレスレジスタ142は、入出力回路12から転送されるアドレス情報ADDを保持し、アドレス情報ADDをシーケンサ15に転送する。また、アドレスレジスタ142は、アドレス情報ADDをコア部11に転送する。
コマンドレジスタ143は、入出力回路12から転送されるコマンドCMDを保持し、コマンドCMDをシーケンサ15に転送する。
シーケンサ15は、コマンドレジスタ143に保持されるコマンドCMDに基づいて、半導体記憶装置1の動作を制御する。シーケンサ15は、例えば、アドレスレジスタ142に保持されるアドレス情報ADDに基づいて制御信号CNTを生成し、制御信号CNTをコア部11に送信する。制御信号CNTは、例えばブロックアドレスを含む。制御信号CNTにより、コア部11に含まれる複数のプレーンPBのうち対象のプレーンPBの制御が可能となる。シーケンサ15は、電圧生成回路16、ドライバセット17、および当該対象のプレーンPBを制御して、当該対象のプレーンPBに対するデータの書込み動作、読出し動作、および消去動作等の各種動作を実行する。
シーケンサ15は、ステータス情報STSを生成し、ステータス情報STSをステータスレジスタ141に送信する。
電圧生成回路16は、シーケンサ15による制御に基づいて、書込み動作、読出し動作、および消去動作等に使用される各種電圧を生成し、生成した電圧をドライバセット17に供給する。
ドライバセット17は、電圧生成回路16から供給される電圧等から、例えば、書込み動作および読出し動作等で使用される各種電圧を、コア部11に転送する。
命令コード解読回路18は、コア部11から命令コードICを受信し、命令コードICを解読する。命令コード解読回路18は、当該解読結果に基づく制御信号を、例えば入出力回路12に送信する。入出力回路12は、例えば、当該制御信号に基づくコマンドCMDおよびアドレス情報ADDを受け取る。当該コマンドCMDおよびアドレス情報ADDは、上述したように処理される。その結果、シーケンサ15は、上述したように、当該コマンドCMD等に基づいて半導体記憶装置1の動作を制御する。
(3)プレーン
図3は、第1実施形態に係る半導体記憶装置1のプレーンPB0およびPB1の構成の一例を示すブロック図である。
図3は、第1実施形態に係る半導体記憶装置1のプレーンPB0およびPB1の構成の一例を示すブロック図である。
プレーンPB0は、メモリセルアレイMCA0、ロウデコーダモジュールRD0、データレジスタDR0、およびセンスアンプモジュールSA0を含む。
プレーンPB1は、メモリセルアレイMCA1、ロウデコーダモジュールRD1、データレジスタDR1、およびセンスアンプモジュールSA1を含む。
メモリセルアレイMCA0は、ブロックBLK0~BLK(n-1)(nは1以上の整数)を含む。ブロックBLKは、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含み、例えばデータの消去単位である。半導体記憶装置1では、例えば、SLC(Single-Level Cell)方式、MLC(Multi-Level Cell)方式、TLC(Three-Level Cell)方式、またはQLC(Quad-Level Cell)方式を適用可能である。SLC方式では各メモリセルに1ビットのデータが保持され、MLC方式では各メモリセルに2ビットのデータが保持され、TLC方式では各メモリセルに3ビットのデータが保持され、QLC方式では各メモリセルに4ビットのデータが保持される。なお、5ビット以上のデータが各メモリセルに保持されるようにしてもよい。
ロウデコーダモジュールRD0は、アドレスレジスタ142に保持されるアドレス情報ADD中のブロックアドレスを受信し、ブロックアドレスに基づいて、読出し動作および書込み動作等の各種動作を実行する対象のブロックBLK等を選択する。ロウデコーダモジュールRD0は、選択されたブロックBLKに、ドライバセット17から供給される各種電圧を転送可能である。
データレジスタDR0は、入出力回路12にデータバスを介して接続される。当該データバスは、例えば、信号DQ<7:0>にそれぞれ対応付けられた8本のデータ線により構成される。データレジスタDR0は、複数のラッチ回路を含む。データレジスタDR0は、入出力回路12から書込みデータDATを受信し、書込みデータDATを複数のラッチ回路に一時的に保持し、保持された書込みデータDATをセンスアンプモジュールSA0に転送する。データレジスタDR0は、センスアンプモジュールSA0から読出しデータDATを受信し、読出しデータDATを複数のラッチ回路に一時的に保持する。データレジスタDR0は、例えば、アドレスレジスタ142に保持されるアドレス情報ADD中のカラムアドレスを受信し、カラムアドレスに基づいて、保持された読出しデータDATを入出力回路12に転送する。
データレジスタDR0は、入出力回路12から命令コードICを受信する。データレジスタDR0は、アドレスレジスタ142に保持されるアドレス情報ADD中のカラムアドレスを受信し、カラムアドレスに基づいて、命令コードICを複数のラッチ回路に保持させる。
センスアンプモジュールSA0は、データレジスタDR0から書込みデータDATを受信し、書込みデータDATをメモリセルアレイMCA0に転送する。センスアンプモジュールSA0は、メモリセルアレイMCA0内の複数のメモリセルトランジスタそれぞれの閾値電圧をセンスして読出しデータDATを生成し、読出しデータDATをデータレジスタDR0に転送する。
プレーンPB1についても、上記でプレーンPB0について説明したのと同様のことが当てはまる。例えば上記の説明において、プレーンPB0をプレーンPB1に、メモリセルアレイMCA0をメモリセルアレイMCA1に、ロウデコーダモジュールRD0をロウデコーダモジュールRD1に、データレジスタDR0をデータレジスタDR1に、センスアンプモジュールSA0をセンスアンプモジュールSA1に置き換えればよい。このように、コア部11に含まれるプレーンPBの各々が、プレーンPB0について説明したのと同様の構成を有し得る。
(4)メモリセルアレイ
プレーンPB0のメモリセルアレイMCA0の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部11に含まれるプレーンPBの各々のメモリセルアレイMCAが有し得る。
プレーンPB0のメモリセルアレイMCA0の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部11に含まれるプレーンPBの各々のメモリセルアレイMCAが有し得る。
図4は、第1実施形態に係る半導体記憶装置1のメモリセルアレイMCA0の回路構成の一例を示す。メモリセルアレイMCA0の回路構成の一例として、メモリセルアレイMCA0に含まれる或るブロックBLKの回路構成の一例が示されている。メモリセルアレイMCA0に含まれるブロックBLKの各々が、図4に示されるのと同様の回路構成を有し得る。
当該ブロックBLKは、例えば4つのストリングユニットSU0~SU3を含む。各ストリングユニットSUは、複数のNANDストリングNSを含む。当該複数のNANDストリングNSはそれぞれ、m本のビット線BL0~BL(m-1)(mは1以上の整数)に1対1に対応付けられている。各NANDストリングNSは、対応付けられたビット線BLに接続され、例えばメモリセルトランジスタMT0~MT7ならびに選択トランジスタST1およびST2を含む。各メモリセルトランジスタMTは、制御ゲート(以下、ゲートとも称する。)および電荷蓄積層を含んでおり、データを不揮発に記憶する。選択トランジスタST1およびST2の各々は、各種動作時における、当該選択トランジスタST1およびST2を含むNANDストリングNSの選択に使用される。
選択トランジスタST1のドレインは、当該選択トランジスタST1を含むNANDストリングNSに対応付けられたビット線BLに接続される。当該選択トランジスタST1のソースと、当該NANDストリングNSの選択トランジスタST2のドレインとの間に、メモリセルトランジスタMT0~MT7が直列接続される。当該選択トランジスタST2のソースは、ソース線SLに接続される。
次の説明は、図4の例では、pが0から3の整数の各々のケースについて、また、qが0から7の整数の各々のケースについて、当てはまる。ストリングユニットSUpに含まれるNANDストリングNSそれぞれの選択トランジスタST1のゲートは、セレクトゲート線SGDpに共通して接続される。ストリングユニットSUpに含まれるNANDストリングNSそれぞれの選択トランジスタST2のゲートは、セレクトゲート線SGSpに共通して接続される。同一のブロックBLKに含まれるNANDストリングNSそれぞれのメモリセルトランジスタMTqのゲートは、ワード線WLqに共通して接続される。
各ビット線BLは、同一のブロックBLKのストリングユニットSUそれぞれに含まれる対応付けられたNANDストリングNSの選択トランジスタST1のドレインに接続される。ソース線SLは、複数のストリングユニットSU間で共有される。
1つのストリングユニットSU中の、1つのワード線WLに共通して接続されるメモリセルトランジスタMTの集合は、例えばセルユニットCUと称される。例えば、セルユニットCU内のメモリセルトランジスタMTそれぞれに保持される同位の1ビットのデータの集合を、例えば「1ページデータ」と呼ぶ。1つのセルユニットCUには、このような「1ページデータ」が複数保持され得る。
以上でメモリセルアレイMCA0の回路構成について説明したが、メモリセルアレイMCA0の回路構成は上述したものに限定されない。例えば、各ブロックBLKが含むストリングユニットSUの個数を任意の個数に設計することが可能である。また、各NANDストリングNSが含むメモリセルトランジスタMTならびに選択トランジスタST1およびST2の各々の個数を任意の個数に設計することが可能である。ワード線WLならびにセレクトゲート線SGDおよびSGSの本数それぞれは、NANDストリングNS中のメモリセルトランジスタMTならびに選択トランジスタST1およびST2の個数に基づいて変更される。
上記では、ストリングユニットSU毎にセレクトゲート線SGSが1つ設けられる場合について説明したが、セレクトゲート線SGSの数はこれに限定されない。ブロックBLKに含まれる4つのストリングユニットSUに対して1つのセレクトゲート線SGSのみが設けられていてもよい。この場合、4つのストリングユニットSU0~SU3それぞれに含まれる選択トランジスタST2のゲートは、1つのセレクトゲート線SGSに電気的に共通して接続される。
(5)メモリセルトランジスタの閾値電圧分布
図5は、図4に示したメモリセルアレイMCA0中の各メモリセルトランジスタMTが2ビットのデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。以下の説明は、コア部11に含まれるプレーンPBの各々のメモリセルアレイMCAについて適用可能である。
図5は、図4に示したメモリセルアレイMCA0中の各メモリセルトランジスタMTが2ビットのデータを保持する場合の、閾値電圧分布、データの割当て、読出し電圧、およびベリファイ電圧の一例を示す。以下の説明は、コア部11に含まれるプレーンPBの各々のメモリセルアレイMCAについて適用可能である。
メモリセルトランジスタMTは、当該メモリセルトランジスタMTをオフ状態からオン状態に切り替えることを可能とするゲートとソースとの間の最小の電位差(以下では、閾値電圧と称する。)に基づいて、上記2ビットのデータを保持する。書込み動作では、メモリセルトランジスタMTの電荷蓄積層に電子を注入することにより当該メモリセルトランジスタMTの閾値電圧を上昇させるプログラム動作が行われる。
図5は、このような閾値電圧の制御の結果として形成される4つの閾値電圧分布の一例として、閾値電圧が或る値であるメモリセルトランジスタMTの数を、当該値を変数としてプロットしたグラフの一例を概略的に示す。横軸は、メモリセルトランジスタMTの閾値電圧の値を示している。縦軸は、メモリセルトランジスタMTの数を示している。
4つの閾値電圧分布はそれぞれ、例えば“Er”ステート、“A”ステート、“B”ステート、および“C”ステートに対応付けられる。メモリセルトランジスタMTの閾値電圧に応じて、当該メモリセルトランジスタMTが“Er”ステート、“A”ステート、“B”ステート、および“C”ステートのいずれかにあるものとして区別される。メモリセルトランジスタMTが“Er”ステート、“A”ステート、“B”ステート、“C”ステートにある順に、当該メモリセルトランジスタMTの閾値電圧が大きくなる。例えば、“Er”ステートに“11”(“上位ビット/下位ビット”)データが割り当てられ、“A”ステートに“01”データが割り当てられ、“B”ステートに“00”データが割り当てられ、“C”ステートに“10”データが割り当てられる。各ステートに割り当てられたデータが、当該ステートにあるメモリセルトランジスタMTに記憶されているデータである。
書込み動作では、メモリセルトランジスタMTの閾値電圧が所定の電圧を超えたか否かを確認するベリファイ動作が行われる。ベリファイ動作において使用されるベリファイ電圧が設定される。具体的には、“A”ステートに対応付けられてベリファイ電圧AVが設定され、“B”ステートに対応付けられてベリファイ電圧BVが設定され、“C”ステートに対応付けられてベリファイ電圧CVが設定される。
ベリファイ電圧AVが或るメモリセルトランジスタMTのゲートとソースとの間に印加された場合について説明する。当該メモリセルトランジスタMTがオン状態になれば、当該メモリセルトランジスタが“Er”ステートにあることが分かる。一方、当該メモリセルトランジスタMTがオフ状態であれば、当該メモリセルトランジスタMTが“A”ステート、“B”ステート、および“C”ステートのいずれかにあることが分かる。これにより、例えば“01”データの書込み動作の結果、書込み対象のメモリセルトランジスタMTの閾値電圧が“A”ステート、“B”ステート、および“C”ステートのいずれかの閾値電圧分布に含まれるようになったか否かを確認することが可能となる。ベリファイ電圧BVおよびCVについても同様である。
読出し動作では、メモリセルトランジスタMTがいずれのステートにあるかが判定される。読出し動作において使用される読出し電圧が設定される。具体的には、“A”ステートに対応付けられて読出し電圧ARが設定され、“B”ステートに対応付けられて読出し電圧BRが設定され、“C”ステートに対応付けられて読出し電圧CRが設定される。
読出し電圧ARが或るメモリセルトランジスタMTのゲートとソースとの間に印加された場合について説明する。当該メモリセルトランジスタMTがオン状態になれば、当該メモリセルトランジスタMTが“Er”ステートにあることが分かる。一方、当該メモリセルトランジスタMTがオフ状態であれば、当該メモリセルトランジスタMTが“A”ステート、“B”ステート、および“C”ステートのいずれかのステートにあることが分かる。これにより、メモリセルトランジスタMTが“Er”ステートにあるのか、あるいは、“A”ステート、“B”ステート、および“C”ステートのいずれかにあるのかを判定することが可能となる。読出し電圧BRおよびCRについても同様である。
読出し動作を実行する際に、メモリセルトランジスタMTの電荷蓄積層に蓄積された電子の一部が時間の経過とともに電荷蓄積層から抜け、これにより当該メモリセルトランジスタMTの閾値電圧が下がっていることがある。このような閾値電圧の低下に対処するため、各読出し電圧は、当該読出し電圧と同一のステートに対応付けられて設定されたベリファイ電圧より小さく設定される。すなわち、読出し電圧ARはベリファイ電圧AVよりも小さく、読出し電圧BRはベリファイ電圧BVよりも小さく、読出し電圧CRはベリファイ電圧CVよりも小さい。
さらに、最も高い“C”ステートにあるメモリセルトランジスタMTの閾値電圧より常に大きくなるように、読出しパス電圧VREADが設定される。読出しパス電圧VREADがゲートとソースとの間に印加されたメモリセルトランジスタMTは、記憶するデータに拘わらずオン状態になる。
なお、以上で説明した1つのメモリセルトランジスタMTに記憶するデータのビット数と、閾値電圧分布に対するデータの割当てはあくまで一例に過ぎず、これに限定されない。
(6)データレジスタおよびセンスアンプモジュール
プレーンPB0のデータレジスタDR0およびセンスアンプモジュールSA0の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部11に含まれるプレーンPBの各々のデータレジスタDRおよびセンスアンプモジュールSAが有し得る。
プレーンPB0のデータレジスタDR0およびセンスアンプモジュールSA0の構成の詳細を説明する。以下で説明するのと同様の構成を、コア部11に含まれるプレーンPBの各々のデータレジスタDRおよびセンスアンプモジュールSAが有し得る。
図6は、第1実施形態に係る半導体記憶装置1のデータレジスタDR0およびセンスアンプモジュールSA0の構成の一例を示すブロック図である。以下で詳細に説明するデータレジスタDR0およびセンスアンプモジュールSA0の構成は一例に過ぎず、データレジスタDR0およびセンスアンプモジュールSA0としては種々の構成が適用可能である。
先ず、センスアンプモジュールSA0について説明する。
センスアンプモジュールSA0は、例えばm個のセンスアンプユニットSAU0~SAU(m-1)を含む。m個のセンスアンプユニットSAU0~SAU(m-1)はそれぞれ、例えば、m本のビット線BL0~BL(m-1)に1対1に対応付けられている。
センスアンプモジュールSA0は、例えばm個のセンスアンプユニットSAU0~SAU(m-1)を含む。m個のセンスアンプユニットSAU0~SAU(m-1)はそれぞれ、例えば、m本のビット線BL0~BL(m-1)に1対1に対応付けられている。
各センスアンプユニットSAUは、例えば、センスアンプ回路SC、ならびに、ラッチ回路ADL、BDL、およびCDLを含む。各センスアンプユニットSAUに含まれるラッチ回路の数は、例えば、各メモリセルトランジスタMTが保持するデータのビット数に基づく。
センスアンプ回路SCは、当該センスアンプ回路SCを含むセンスアンプユニットSAUに対応付けられたビット線BLに接続される。センスアンプ回路SC、ならびに、ラッチ回路ADL、BDL、およびCDLは、当該ビット線BLに対応付けられた或るバスDBUSに共通して接続される。ここで、m本のビット線BL0~BL(m-1)に対してそれぞれ、例えば、m本のバスDBUSが1対1に対応付けられている。
センスアンプ回路SCは、書込み動作において、当該ビット線BLに電圧を印加する。センスアンプ回路SCは、読出し動作において、当該ビット線BLに流れる電流または当該ビット線BLの電位に基づいてメモリセルトランジスタMTの閾値電圧をセンスすることによりデータを読み出す。読出し動作においては、センスアンプ回路SCに、例えばシーケンサ15により制御信号STBが供給される。センスアンプ回路SCは、制御信号STBがアサートされるタイミングで当該データを確定させ、当該データをバスDBUS上に出力する。
ラッチ回路ADL、BDL、およびCDLは、例えば、当該バスDBUSを介してデータを受信し、受信したデータを一時的に保持する。
次に、データレジスタDR0について説明する。
データレジスタDR0は、例えばm個のラッチ回路XDLを含む。m個のラッチ回路XDLは、例えば、図3を参照してデータレジスタDR0が含むと説明した複数のラッチ回路である。m個のラッチ回路XDLはそれぞれ、例えば、m本のバスDBUSに1対1に対応付けられている。ラッチ回路XDLは、当該ラッチ回路XDLに対応付けられたバスDBUSに接続される。m個のラッチ回路XDLはそれぞれ、例えば、m本のバスXBUSに1対1に対応付けられている。ラッチ回路XDLは、当該ラッチ回路XDLに対応付けられたバスXBUSを介して入出力回路12に接続される。
データレジスタDR0は、例えばm個のラッチ回路XDLを含む。m個のラッチ回路XDLは、例えば、図3を参照してデータレジスタDR0が含むと説明した複数のラッチ回路である。m個のラッチ回路XDLはそれぞれ、例えば、m本のバスDBUSに1対1に対応付けられている。ラッチ回路XDLは、当該ラッチ回路XDLに対応付けられたバスDBUSに接続される。m個のラッチ回路XDLはそれぞれ、例えば、m本のバスXBUSに1対1に対応付けられている。ラッチ回路XDLは、当該ラッチ回路XDLに対応付けられたバスXBUSを介して入出力回路12に接続される。
ラッチ回路XDLは、当該ラッチ回路XDLにバスDBUSを介して接続されるセンスアンプユニットSAUと、入出力回路12との間での、データの送受信を可能にする。書込み動作において、半導体記憶装置1がメモリコントローラ2から受信したデータの或るビットは、先ずラッチ回路XDLに保持され、その後、ラッチ回路ADL、BDL、およびCDL、あるいはセンスアンプ回路SCに転送される。読出し動作において、ラッチ回路ADL、BDL、およびCDL、あるいはセンスアンプ回路SC中のデータは、先ずラッチ回路XDLに転送されて保持され、その後、入出力回路12に転送された後に半導体記憶装置1の外部に出力される。
このように、ラッチ回路XDLは、入出力回路12とセンスアンプ回路SCとの間に直列に接続された、半導体記憶装置1のキャッシュメモリとして機能する。したがって、半導体記憶装置1は、ラッチ回路XDLが空いていれば(開放された状態であれば)レディ状態になり得る。
(7)レディ/ビジー信号
図7は、第1実施形態に係る半導体記憶装置1中の、レディ/ビジー信号bR/Bに関係する構成の一例を示すブロック図である。
図7は、第1実施形態に係る半導体記憶装置1中の、レディ/ビジー信号bR/Bに関係する構成の一例を示すブロック図である。
シーケンサ15は、例えば第1制御回路151および第2制御回路152を含む。
第1制御回路151は、コマンドレジスタ143からコマンドCMDを受信し、当該コマンドCMDに基づいて半導体記憶装置1の動作を制御する。
第1制御回路151は、トゥルーレディ/ビジー信号tRBを生成する。トゥルーレディ/ビジー信号tRBは、第1制御回路151がコマンドCMDに基づく制御を行っているか否かを示す。第1制御回路151がコマンドCMDに基づく制御を行っていない間、トゥルーレディ/ビジー信号tRBはHレベルである。第1制御回路151がコマンドCMDに基づく制御を行っている間、トゥルーレディ/ビジー信号tRBはLレベルである。以下、トゥルーレディ/ビジー信号tRBがHレベルの間は半導体記憶装置1がトゥルーレディ状態にあり、トゥルーレディ/ビジー信号tRBがLレベルの間は半導体記憶装置1がトゥルービジー状態にあるとして説明を行う。
第1制御回路151は、トゥルーレディ/ビジー信号tRBを、ロジック制御回路13および第2制御回路152に送信する。
第1制御回路151は、キャッシュレディ/ビジー信号cRBを生成する。キャッシュレディ/ビジー信号cRBは、半導体記憶装置1が受け付け得るコマンドCMDに係る動作のためにラッチ回路XDLの使用ができるか否かを示す。半導体記憶装置1が受け付け得るコマンドCMDに係る動作のためにラッチ回路XDLの使用ができる間、キャッシュレディ/ビジー信号cRBはHレベルである。半導体記憶装置1が受け付け得るコマンドCMDに係る動作のためにラッチ回路XDLの使用ができない間、キャッシュレディ/ビジー信号cRBはLレベルである。以下、キャッシュレディ/ビジー信号cRBがHレベルの間は半導体記憶装置1がキャッシュレディ状態にあり、キャッシュレディ/ビジー信号cRBがLレベルの間は半導体記憶装置1がキャッシュビジー状態にあるとして説明を行う。
第1制御回路151は、キャッシュレディ/ビジー信号cRBを、ロジック制御回路13および第2制御回路152に送信する。
第2制御回路152は、コマンドレジスタ143から或るコマンドCMD(以下、実行コマンドとも称する。)を受信し、当該実行コマンドに基づいて半導体記憶装置1の動作を制御する。当該制御は、データレジスタDRに保持される命令コードICにも基づく。当該制御により、上述したように命令コードICからコマンドCMD等が得られ、当該コマンドCMD等に基づいて、第1制御回路151による半導体記憶装置1の動作の制御が行われる。
第2制御回路152は、レディ/ビジー信号xRBを生成する。レディ/ビジー信号xRBは、第2制御回路152が実行コマンドに基づく制御を行っているか否かを示す。第2制御回路152が実行コマンドに基づく制御を行っていない間、レディ/ビジー信号xRBはHレベルである。第2制御回路152が実行コマンドに基づく制御を行っている間、レディ/ビジー信号xRBはLレベルである。
第2制御回路152は、第1制御回路151からトゥルーレディ/ビジー信号tRBおよびキャッシュレディ/ビジー信号cRBを受信する。第2制御回路152は、トゥルーレディ/ビジー信号tRBおよび/またはキャッシュレディ/ビジー信号cRBに基づいて、実行コマンドに基づく上記制御においてタイミング制御を行い得る。
ロジック制御回路13は、第1制御回路151からトゥルーレディ/ビジー信号tRBおよびキャッシュレディ/ビジー信号cRBを受信し、第2制御回路152からレディ/ビジー信号xRBを受信する。
ロジック制御回路13は、トゥルーレディ/ビジー信号tRB、キャッシュレディ/ビジー信号cRB、およびレディ/ビジー信号xRBに基づいて、レディ/ビジー信号bR/Bを出力する。
ロジック制御回路13は、例えば、レディ/ビジー信号xRBがHレベルの間、トゥルーレディ/ビジー信号tRBとキャッシュレディ/ビジー信号cRBとのいずれかと同一のレベルでレディ/ビジー信号bR/Bを出力する。トゥルーレディ/ビジー信号tRBとキャッシュレディ/ビジー信号cRBとのいずれと同一のレベルでレディ/ビジー信号bR/Bが出力されるかは、例えば第1制御回路151により制御される。ロジック制御回路13は、例えば、レディ/ビジー信号xRBがLレベルの間、Lレベルでレディ/ビジー信号bR/Bを出力する。
(8)命令コード
命令コードICは、複数の情報ユニットIUを含む。各情報ユニットIUは、例えば16ビットのデータからなり、半導体記憶装置1への命令を定義する。情報ユニットIU毎に、命令コード解読回路18による命令コードICの解読が行われ得る。
命令コードICは、複数の情報ユニットIUを含む。各情報ユニットIUは、例えば16ビットのデータからなり、半導体記憶装置1への命令を定義する。情報ユニットIU毎に、命令コード解読回路18による命令コードICの解読が行われ得る。
図8は、第1実施形態に係る半導体記憶装置1により用いられる命令コードICの情報ユニットIUを説明するための図である。情報ユニットIUが定義する命令は、例えば6種類に分けられる。
情報ユニットIUが定義する命令の種類が6種類のうちいずれであるかを、情報ユニットIUの例えば上位8ビットが示す。以下では、上位8ビットをそれぞれ、上位から順に第1ビット、第2ビット、第3ビット、第4ビット、第5ビット、第6ビット、第7ビット、第8ビットとも称する。特に、第1ビット、第2ビット、および第3ビットが、当該命令の種類を示し、第4ビット、第5ビット、第6ビット、第7ビット、および第8ビットが、当該命令の具体的な内容を示してもよい。情報ユニットIUの例えば下位8ビットは、当該命令の補足的な内容を示し得る。
ここで、4ビットは、24=16種類の数を表し得る。4ビットが表し得る16種類の数それぞれに、当該数が小さいものから順に、16進法の0(ゼロ)からFが割り当てられる。このようにして、第1ビットから第4ビットまでの4ビットに、16進法の0(ゼロ)からFのうちの1つである※が割り当てられ、第5ビットから第8ビットまでの4ビットに、16進法の0(ゼロ)からFのうちの1つである※が割り当てられる。本明細書では、情報ユニットIUの上位8ビットのデータを、第1ビットから第4ビットまでの4ビットに割り当てられた※と、第5ビットから第8ビットまでの4ビットに割り当てられた※とを、この順で並べたデータ“※※h”と示す。情報ユニットIUの下位8ビットについても同様である。本明細書では、他の8ビットのデータにも同じ表記を用いる。
(i)疑似ピン制御に係る情報ユニット
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットの各々が“0”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類が疑似ピン制御であることを示す。
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットの各々が“0”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類が疑似ピン制御であることを示す。
第4ビットは、例えばライトプロテクト信号bWPに対応付けられる。第5ビットは、例えばコマンドラッチイネーブル信号CLEに対応付けられる。第6ビットは、例えばアドレスラッチイネーブル信号ALEに対応付けられる。第7ビットは、例えばライトイネーブル信号bWEに対応付けられる。第8ビットは、例えばチップイネーブル信号bCEに対応付けられる。
当該命令は、例えば、第4ビットから第8ビットの各ビットが表すデータを、ロジック制御回路13に、当該ビットに対応付けられた信号を介して受信しているものと認識させるためのものである。なお、これまでに説明した各信号は、当該信号がHレベルの間は“1”データを送っており、当該信号がLレベルの間は“0”データを送っているものとして説明を行う。
例えば、第4ビット、第5ビット、・・・、および第8ビットがそれぞれ、登場順に、“1”データ、“1”データ、“0”データ、“0”データ、および“0”データを表す場合、すなわち、情報ユニットIUの上位8ビットのデータがデータ“18h”である場合、次の通りである。ロジック制御回路13による上記認識は、メモリコントローラ2がコマンドCMDを半導体記憶装置1に送信する間にロジック制御回路13が行うのと同等の制御をロジック制御回路13が行うことを可能とするためのものである。
例えば、第4ビット、第5ビット、・・・、および第8ビットがそれぞれ、登場順に、“1”データ、“0”データ、“1”データ、“0”データ、および“0”データを表す場合、すなわち、情報ユニットIUの上位8ビットのデータがデータ“14h”である場合、次の通りである。ロジック制御回路13による上記認識は、メモリコントローラ2がアドレス情報ADDを半導体記憶装置1に送信する間にロジック制御回路13が行うのと同等の制御をロジック制御回路13が行うことを可能とするためのものである。
情報ユニットIUの下位8ビットそれぞれは、例えば信号DQ<7:0>に1対1に対応付けられる。当該命令はさらに、例えば、当該下位8ビットの各ビットが表すデータを、入出力回路12に、当該ビットに対応付けられた信号を介して受信しているものと認識させるためのものである。
(ii)トゥルーレディ/ビジー待機に係る情報ユニット
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“0”データ、および“1”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類がトゥルーレディ/ビジー待機であることを示す。当該命令は、例えば、トゥルーレディ/ビジー信号tRBの或るレベルを第2制御回路152に待たせるためのものである。
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“0”データ、および“1”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類がトゥルーレディ/ビジー待機であることを示す。当該命令は、例えば、トゥルーレディ/ビジー信号tRBの或るレベルを第2制御回路152に待たせるためのものである。
当該命令が、トゥルーレディ/ビジー信号tRBのHレベルとLレベルとのいずれを第2制御回路152に待たせるためのものであるかを、例えば第8ビットが示す。第8ビットが“1”データを表す場合、当該命令は、第2制御回路152がトゥルーレディ/ビジー信号tRBをHレベルで受信するまで、第2制御回路152を待機させるためのものである。第8ビットが“0”データを表す場合、当該命令は、第2制御回路152がトゥルーレディ/ビジー信号tRBをLレベルで受信するまで、第2制御回路152を待機させるためのものである。
(iii)キャッシュレディ/ビジー待機に係る情報ユニット
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“0”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類がキャッシュレディ/ビジー待機であることを示す。当該命令は、例えば、キャッシュレディ/ビジー信号cRBの或るレベルを第2制御回路152に待たせるためのものである。
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“0”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類がキャッシュレディ/ビジー待機であることを示す。当該命令は、例えば、キャッシュレディ/ビジー信号cRBの或るレベルを第2制御回路152に待たせるためのものである。
当該命令が、キャッシュレディ/ビジー信号cRBのHレベルとLレベルとのいずれを第2制御回路152に待たせるためのものであるかを、例えば第8ビットが示す。第8ビットが“1”データを表す場合、当該命令は、第2制御回路152がキャッシュレディ/ビジー信号cRBをHレベルで受信するまで、第2制御回路152を待機させるためのものである。第8ビットが“0”データを表す場合、当該命令は、第2制御回路152がキャッシュレディ/ビジー信号cRBをLレベルで受信するまで、第2制御回路152を待機させるためのものである。
(iv)リピートに係る制御ユニット
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“1”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類がリピートであることを示す。例えば、半導体記憶装置1は、複数の情報ユニットIUが定義する命令に応じた処理を、情報ユニットIUを解読した順に実行する。リピートに係る当該命令は、例えば、各々が定義する命令に応じた処理が既に実行された或る情報ユニットIUから直前の情報ユニットIUまで、これらの情報ユニットIUが各々定義する命令に応じた処理を半導体記憶装置1にリピートさせるためのものである。
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“1”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類がリピートであることを示す。例えば、半導体記憶装置1は、複数の情報ユニットIUが定義する命令に応じた処理を、情報ユニットIUを解読した順に実行する。リピートに係る当該命令は、例えば、各々が定義する命令に応じた処理が既に実行された或る情報ユニットIUから直前の情報ユニットIUまで、これらの情報ユニットIUが各々定義する命令に応じた処理を半導体記憶装置1にリピートさせるためのものである。
例えば第4ビットから第8ビットが、これらの5ビットが表す数の回数だけのリピートであることを示す。
情報ユニットIUの例えば下位8ビットが、どの情報ユニットIUからのリピートであるかを示す。例えば、下位8ビットは、当該下位8ビットが表す数だけ前の情報ユニットIUからのリピートであることを示す。
(v)内部クロック待機に係る情報ユニット
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“1”データ、“0”データ、および“0”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類が内部クロック待機であることを示す。当該命令は、例えば、或る内部クロック信号の或るレベルへの変化を何回か第2制御回路152に待たせるためのものである。
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“1”データ、“0”データ、および“0”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類が内部クロック待機であることを示す。当該命令は、例えば、或る内部クロック信号の或るレベルへの変化を何回か第2制御回路152に待たせるためのものである。
情報ユニットIUの例えば下位8ビットが、内部クロック信号が当該変化を何回するまで第2制御回路152を待機させるかを示す。例えば、下位8ビットは、当該下位8ビットが表す数の回数だけ内部クロック信号が上記の変化をするまで第2制御回路152を待機させることを示す。
(vi)命令コード処理終了に係る情報ユニット
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットの各々が“1”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類が命令コード処理終了であることを示す。当該命令は、例えば、半導体記憶装置1による命令コードICに関係する処理を終了させるためのものである。
或る情報ユニットIUの第1ビット、第2ビット、および第3ビットの各々が“1”データを表す場合について説明する。これらの3ビットは、例えば、情報ユニットIUが定義する命令の種類が命令コード処理終了であることを示す。当該命令は、例えば、半導体記憶装置1による命令コードICに関係する処理を終了させるためのものである。
(9)第2制御回路および命令コード解読回路
図9は、第1実施形態に係る半導体記憶装置1中の、命令コードICの保持および読出しに関連する構成の一例を示すブロック図である。本明細書では、命令コードICがデータレジスタDR0に保持される場合の説明を行う。他の図面についても同じである。
図9は、第1実施形態に係る半導体記憶装置1中の、命令コードICの保持および読出しに関連する構成の一例を示すブロック図である。本明細書では、命令コードICがデータレジスタDR0に保持される場合の説明を行う。他の図面についても同じである。
先ず、命令コードICの保持に関連する構成について説明する。図9では、命令コードICの保持に関連するデータの流れが破線で示されている。
入出力回路12は、メモリコントローラ2から命令コードICを、或る情報ユニットIUの上位8ビットのデータ、当該情報ユニットIUの下位8ビットのデータ、次の情報ユニットIUの上位8ビットのデータ、当該情報ユニットIUの下位8ビットのデータ、という順で信号DQ<7:0>を介して受信する。入出力回路12は、命令コードICを同一の順で、上述した8本のデータ線を介してコア部11に転送する。
制御信号CNTにより例えばプレーンPB0が対象のプレーンであると特定される。データレジスタDR0は、命令コードICを、上述したのと同一の順で受信する。データレジスタDR0は、アドレスレジスタ142に保持されるアドレス情報ADD中のカラムアドレス(以下、アクセスアドレスとも称する。)を受信し、アクセスアドレスに基づいて、命令コードICをデータレジスタDR0中の複数のラッチ回路XDLに保持させる。より具体的には次の通りである。
アクセスアドレスは、データレジスタDR0中の例えば8個のラッチ回路XDLを指定する。アクセスアドレスが指定する8個のラッチ回路XDLを起点に、データレジスタDR0の複数のラッチ回路XDLに、命令コードICの情報が、データレジスタDR0が受信する順に保持されていく。
次に、命令コードICの読出しに関連する構成について説明する。図9では、命令コードICの解読に関連するデータの流れが実線で示されている。
第2制御回路152は、コマンドレジスタ143に保持される実行コマンドを受信することに応じて、データレジスタDR0に保持される命令コードICの読出しを開始する。当該読出しでは、第2制御回路152による制御の下、データレジスタDR0は、アドレスレジスタ142に保持されるアクセスアドレスに基づいて、保持する命令コードICのうち或る情報ユニットIUを命令コード解読回路18に転送する。より具体的には次の通りである。
先ず、アクセスアドレスが指定する8個のラッチ回路XDLを起点に、16個のラッチ回路XDLに保持される16ビットのデータが命令コード解読回路18に転送される。例えば、当該転送は8ビット毎行われる。当該16ビットのデータは、入出力回路12がメモリコントローラ2から最初に受信した情報ユニットIUの16ビットのデータである。
命令コード解読回路18は、データレジスタDR0から当該情報ユニットIUを受信する。命令コード解読回路18は、当該情報ユニットIUを解読し、解読結果に基づく制御信号を出力する。当該情報ユニットIUの第1ビット、第2ビット、および第3ビットが、当該情報ユニットIUが定義する命令の種類が疑似ピン制御であることを示す場合について、説明する。
命令コード解読回路18は、ロジック制御回路13および入出力回路12にそれぞれ、疑似ピン制御のための制御信号を送信する。ロジック制御回路13および入出力回路12はそれぞれ、当該制御信号を受信する。ロジック制御回路13および入出力回路12はそれぞれ、例えば第2制御回路152による制御の下、当該制御信号に基づいて、当該命令に応じた処理を実行する。より具体的には次の通りである。
命令コード解読回路18は、上記制御信号として、当該情報ユニットIUの上位8ビットのうち第4ビットから第8ビットの5ビットのデータを、ロジック制御回路13に送信する。ロジック制御回路13は、例えば第2制御回路152による制御の下、当該5ビットのデータを受信して次のように動作する。ロジック制御回路13は、第4ビットが表すデータを、ライトプロテクト信号bWPを介して受信しているものと認識する。このためには、例えば、ロジック制御回路13がライトプロテクト信号bWPの受信に用いるバスを介して、第4ビットが表すデータがロジック制御回路13に送信されるようにする。以下、認識との用語を用いて行う他の説明についても同様である。ロジック制御回路13は、第5ビットが表すデータを、コマンドラッチイネーブル信号CLEを介して受信しているものと認識する。ロジック制御回路13は、第6ビットが表すデータを、アドレスラッチイネーブル信号ALEを介して受信しているものと認識する。ロジック制御回路13は、第7ビットが表すデータを、ライトイネーブル信号bWEを介して受信しているものと認識する。ロジック制御回路13は、第8ビットが表すデータを、チップイネーブル信号bCEを介して受信しているものと認識する。ロジック制御回路13は、このような認識に基づいて入出力回路12を制御する。
例えば、当該情報ユニットIUの上位8ビットのデータがデータ“18h”である場合、当該制御は、メモリコントローラ2がコマンドCMDを半導体記憶装置1に送信する間にロジック制御回路13がメモリコントローラ2から受信する各種信号に基づいて行う制御と同等である。
例えば、当該情報ユニットIUの上位8ビットのデータがデータ“14h”である場合、当該制御は、メモリコントローラ2がアドレス情報ADDを半導体記憶装置1に送信する間にロジック制御回路13がメモリコントローラ2から受信する各種信号に基づいて行う制御と同等である。
命令コード解読回路18は、上記制御信号として、当該情報ユニットIUの下位8ビットのデータを、入出力回路12に送信する。入出力回路12は、例えば第2制御回路152による制御の下、当該8ビットのデータを受信し、当該8ビットのデータを、信号DQ<7:0>を介して受信しているものと認識する。
入出力回路12は、ロジック制御回路13による制御の下、当該8ビットのデータが例えばコマンドCMDまたはアドレス情報ADDであると認識する。例えば、当該情報ユニットIUの上位8ビットのデータがデータ“18h”である場合、入出力回路12は、当該8ビットのデータがコマンドCMDであると認識する。例えば、当該情報ユニットIUの上位8ビットのデータがデータ“14h”である場合、入出力回路12は、当該8ビットのデータがアドレス情報ADDであると認識する。入出力回路12は、当該アドレス情報ADDをアドレスレジスタ142に転送する。入出力回路12は、当該コマンドCMDをコマンドレジスタ143に転送する。例えば第1制御回路151が、このようなコマンドCMD等に基づいて、図2を参照してシーケンサ15が行うと説明した処理を実行する。
当該情報ユニットIUの第1ビット、第2ビット、および第3ビットが、当該情報ユニットが定義する命令の種類が疑似ピン制御以外であることを示す場合についても、説明する。
命令コード解読回路18は、当該命令に応じた処理のための制御信号を、第2制御回路152に送信する。第2制御回路152は、当該制御信号を受信する。第2制御回路152は、当該制御信号に基づいて、当該命令に応じた処理を実行する。
第2制御回路152は、例えば、このような命令に応じた処理が完了することに応じて、アドレスレジスタ142に保持されるアクセスアドレスをインクリメントする。当該インクリメントされたアクセスアドレスは、上述したように解読された情報ユニットIUの次に入出力回路12がメモリコントローラ2から受信していた、情報ユニットIUの上位8ビットのデータ、が保持される8個のラッチ回路XDLを指定する。
アクセスアドレスのインクリメントに応じて、第2制御回路152は、データレジスタDR0に保持される命令コードICの次の情報ユニットIUを読み出す。当該読出しでは、データレジスタDR0は、アクセスアドレスに基づいて、上述したように、当該情報ユニットIUを命令コード解読回路18に転送する。命令コード解読回路18は、当該情報ユニットIUを受信すると、上述したように当該情報ユニットIUを処理する。
このようにして、第2制御回路152は、データレジスタDR0に保持される命令コードICの情報ユニットIUを順次読み出し、半導体記憶装置1は、命令コードICの情報ユニットIUを順次処理する。
図8を参照して、情報ユニットIUが定義する命令を6種類に分けて説明した。情報ユニットIUが定義する命令は当該6種類に限定されない。例えば、疑似ピン制御に係る情報ユニットIUについて説明したのと類似する処理により半導体記憶装置1が情報ユニットIUからデータDTを取得可能な命令を、情報ユニットIUが定義するようにすることも可能である。
[動作例]
以下、命令コードICを含むコマンドセットをメモリコントローラ2が半導体記憶装置1に送信し、半導体記憶装置1が命令コードICに基づいて動作する動作例について詳細に説明する。動作の全体フローを説明した後に、全体フローで示す各動作の詳細を、コマンドシーケンス等を用いて説明する。
以下、命令コードICを含むコマンドセットをメモリコントローラ2が半導体記憶装置1に送信し、半導体記憶装置1が命令コードICに基づいて動作する動作例について詳細に説明する。動作の全体フローを説明した後に、全体フローで示す各動作の詳細を、コマンドシーケンス等を用いて説明する。
(1)全体フロー
図10は、第1実施形態に係る半導体記憶装置1が命令コードICに基づいて動作する動作例を示すフロー図である。
図10は、第1実施形態に係る半導体記憶装置1が命令コードICに基づいて動作する動作例を示すフロー図である。
メモリコントローラ2は、ホスト装置4からのホストコマンドに基づいて、或るコマンドセットを生成し、当該コマンドセットを半導体記憶装置1に送信する。当該コマンドセットは命令コードICを含む。当該コマンドセットの送信の開始により、図10のフロー図に示される動作が開始される。
半導体記憶装置1は、命令コードICを受信し、命令コードICを例えばデータレジスタDR0に保持させる(S01)。
上記コマンドセットは、命令コードICに後続する実行コマンドを含む。半導体記憶装置1は、当該実行コマンドを受信する(S02)。
半導体記憶装置1は、当該実行コマンドに基づいて、命令コードICに基づく動作を順次実行する(S03)。
(2)コマンドシーケンス
図11は、第1実施形態に係る半導体記憶装置1が命令コードICに基づいて動作する当該動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図11は、第1実施形態に係る半導体記憶装置1が命令コードICに基づいて動作する当該動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
以下では、或る信号が或るレベルであることが説明される場合、その後に当該信号を他のレベルに変更する制御について明示的に説明されない限り、説明されたレベルに当該信号は維持されているものとする。他の図面についても同じである。
以下では、コマンドラッチイネーブル信号CLEおよびアドレスラッチイネーブル信号ALEの各々について、当該信号がHレベルにされることが説明されていない場合、当該信号はLレベルにされているものとする。また、ライトイネーブル信号bWE、ならびに、信号DQSおよびbDQS、の各々について、当該信号がトグルされることが説明されていない場合、当該信号はトグルされていないものとする。他の図面についても同じである。
第1制御回路151は、例えば、Hレベルのキャッシュレディ/ビジー信号cRBに基づいて、ロジック制御回路13にレディ/ビジー信号bR/BをHレベルでメモリコントローラ2へ送信させる。Hレベルのレディ/ビジー信号bR/Bにより、メモリコントローラ2は、例えば、半導体記憶装置1がキャッシュレディ状態にあることを通知される。
メモリコントローラ2は、半導体記憶装置1が例えばキャッシュレディ状態にある間に、コマンドセットCS1を生成して信号DQ<7:0>を介してコマンドセットCS1を半導体記憶装置1に送信する。コマンドセットCS1は、コマンド“80h”、アドレス情報ADD、命令コードIC1、およびコマンド“XXh”を含む。コマンドセットCS1の生成は、例えば、半導体記憶装置1がトゥルービジー状態にあるがキャッシュレディ状態にあることを、メモリコントローラ2がレディ/ビジー信号bR/B等により確認したことに応じたものであってもよい。メモリコントローラ2は、例えば、半導体記憶装置1がキャッシュレディ状態にある間、コマンドセットCS1を半導体記憶装置1に送信可能である。半導体記憶装置1はコマンドセットCS1を受信し、図10を参照して説明したように動作する。より具体的には次の通りである。
先ず、メモリコントローラ2は、コマンド“80h”を生成する。メモリコントローラ2は、ライトイネーブル信号bWEをトグルさせコマンドラッチイネーブル信号CLEをHレベルにしつつ、コマンド“80h”を、信号DQ<7:0>を介して半導体記憶装置1に送信する。コマンド“80h”は、メモリコントローラ2が半導体記憶装置1に送信するデータを半導体記憶装置1に入力させるために使用されるコマンドである。より具体的には、コマンド“80h”は、例えば、後続するアドレス情報ADDに基づいて、後続するデータをデータレジスタDRのラッチ回路XDLに保持させるために使用されるコマンドである。ロジック制御回路13は、ライトイネーブル信号bWEのトグルとコマンドラッチイネーブル信号がHレベルであることとに基づいて、入出力回路12がコマンド“80h”を取り込んでコマンド“80h”をコマンドレジスタ143に転送することを可能とする。
続いて、メモリコントローラ2は、アドレス情報ADDを例えば5サイクルにわたり生成する。メモリコントローラ2は、ライトイネーブル信号bWEをトグルさせアドレスラッチイネーブル信号ALEをHレベルにしつつ、当該アドレス情報ADDを、信号DQ<7:0>を介して半導体記憶装置1に送信する。当該5サイクルにわたるアドレス情報ADDは、例えばブロックアドレスおよびカラムアドレスを含む。ブロックアドレスは、対象のプレーンPBを指定する。カラムアドレスは、当該プレーンPBのデータレジスタDRのうち8個のラッチ回路XDLを指定する。なお、当該アドレス情報ADDは、5サイクルにわたるものに限定されず、他のサイクル数にわたるものであってもよい。ロジック制御回路13は、ライトイネーブル信号bWEのトグルとアドレスラッチイネーブル信号ALEがHレベルであることとに基づいて、入出力回路12がアドレス情報ADDを取り込んでアドレス情報ADDをアドレスレジスタ142に転送することを可能とする。シーケンサ15は、例えば、アドレス情報ADDに基づく制御信号CNTをコア部11に送信することにより、対象のプレーンPB0の制御を可能とする。
続いて、メモリコントローラ2は、命令コードIC1を生成する。メモリコントローラ2は、信号DQSおよび信号bDQSをトグルさせつつ、命令コードIC1を、信号DQ<7:0>を介して半導体記憶装置1に送信する。ロジック制御回路13は、信号DQSおよび信号bDQSのトグルに基づいて、入出力回路12が命令コードIC1を取り込んで命令コードICをコア部11に転送することを可能とする。データレジスタDR0は命令コードIC1を受信する。データレジスタDR0は、アドレスレジスタ142に保持されるアドレス情報ADD中のアクセスアドレスを受信し、アクセスアドレスに基づいて、命令コードIC1をデータレジスタDR0中の複数のラッチ回路XDLに保持させる。このようにして、図10のS01を付して説明した動作(以下、S01の動作とも称する。類似する他の記載についても同じである。)が実現される。
さらに、メモリコントローラ2は、コマンド“XXh”を生成する。メモリコントローラ2は、ライトイネーブル信号bWEをトグルさせコマンドラッチイネーブル信号CLEをHレベルにしつつ、コマンド“XXh”を、信号DQ<7:0>を介して半導体記憶装置1に送信する。コマンド“XXh”は、半導体記憶装置1が保持する命令コードICに基づく動作を半導体記憶装置1に実行させるために使用されるコマンドである。コマンド“XXh”は、図10を参照して説明した実行コマンドである。半導体記憶装置1は、コマンド“XXh”を受信する。このようにして、図10のS02の動作が実現される。ロジック制御回路13は、ライトイネーブル信号bWEのトグルとコマンドラッチイネーブル信号がHレベルであることとに基づいて、入出力回路12がコマンド“XXh”を取り込んでコマンド“XXh”をコマンドレジスタ143に転送することを可能とする。
第2制御回路152は、コマンド“XXh”を受信することに応じて、ロジック制御回路13にレディ/ビジー信号xRBをLレベルで送信する。ロジック制御回路13は、Lレベルのレディ/ビジー信号xRBに基づいて、レディ/ビジー信号bR/BをLレベルでメモリコントローラ2へ送信する。Lレベルのレディ/ビジー信号bR/Bにより、メモリコントローラ2は、半導体記憶装置1がビジー状態にあることを通知される。
第2制御回路152は、コマンド“XXh”に基づいて、半導体記憶装置1がトゥルーレディ状態にあるか否かを判定する。当該判定には、例えばトゥルーレディ/ビジー信号tRBが用いられる。半導体記憶装置1がトゥルービジー状態にあると判定した場合、第2制御回路152は、半導体記憶装置1がトゥルーレディ状態になるまで待機する。なお、第2制御回路152がこのように待機する場合について説明するが、第2制御回路152が、コマンド“XXh”を受信した際に半導体記憶装置1がトゥルーレディ状態にあると判定した場合、第2制御回路152は待機する必要がない。
図12は、図11で示した命令コードIC1の詳細の一例を示す。メモリコントローラ2は、命令コードIC1を、或る情報ユニットIUの上位8ビットのデータ、当該情報ユニットIUの下位8ビットのデータ、次の情報ユニットIUの上位8ビットのデータ、当該情報ユニットIUの下位8ビットのデータ、という順で、信号DQ<7:0>を介して半導体記憶装置1に送信する。このような8ビットのデータを、メモリコントローラ2から送信される順に説明する。
先ず、情報ユニットIU00から情報ユニットIU0Aの送信について説明する。図12では、各情報ユニットIUについての補足説明が括弧書きで示されているが、これらについては、後の図面を参照しての説明で言及する。
データ“18h”が、続いてデータ“YYh”が、送信される。データ“18h”およびデータ“YYh”はそれぞれ、登場順に、情報ユニットIU00の上位8ビットのデータおよび下位8ビットのデータである。データ“14h”が、続いてデータ“00h”が、送信される。データ“14h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU01の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“A2h”が、送信される。データ“18h”およびデータ“A2h”はそれぞれ、登場順に、情報ユニットIU02の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“00h”が、送信される。データ“18h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU03の上位8ビットのデータおよび下位8ビットのデータである。
データ“14h”、続く何らかのデータ“**h”の送信が、例えば5サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットIU04の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU05の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU06の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU07の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU08の上位8ビットのデータ、下位8ビットのデータである。
データ“18h”が、続いてデータ“30h”が、送信される。データ“18h”およびデータ“30h”はそれぞれ、登場順に、情報ユニットIU09の上位8ビットのデータおよび下位8ビットのデータである。データ“21h”が、続いてデータ“00h”が、送信される。データ“21h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU0Aの上位8ビットのデータおよび下位8ビットのデータである。
続いて、情報ユニットIU10から情報ユニットIU1Aの送信について説明する。
データ“18h”が、続いてデータ“YYh”が、送信される。データ“18h”およびデータ“YYh”はそれぞれ、登場順に、情報ユニットIU10の上位8ビットのデータおよび下位8ビットのデータである。データ“14h”が、続いてデータ“01h”が、送信される。データ“14h”およびデータ“01h”はそれぞれ、登場順に、情報ユニットIU11の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“A2h”が、送信される。データ“18h”およびデータ“A2h”はそれぞれ、登場順に、情報ユニットIU12の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“00h”が、送信される。データ“18h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU13の上位8ビットのデータおよび下位8ビットのデータである。
データ“18h”が、続いてデータ“YYh”が、送信される。データ“18h”およびデータ“YYh”はそれぞれ、登場順に、情報ユニットIU10の上位8ビットのデータおよび下位8ビットのデータである。データ“14h”が、続いてデータ“01h”が、送信される。データ“14h”およびデータ“01h”はそれぞれ、登場順に、情報ユニットIU11の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“A2h”が、送信される。データ“18h”およびデータ“A2h”はそれぞれ、登場順に、情報ユニットIU12の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“00h”が、送信される。データ“18h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU13の上位8ビットのデータおよび下位8ビットのデータである。
データ“14h”、続く何らかのデータ“**h”の送信が、例えば5サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットIU14の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU15の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU16の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU17の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU18の上位8ビットのデータ、下位8ビットのデータである。
データ“18h”が、続いてデータ“30h”が、送信される。データ“18h”およびデータ“30h”はそれぞれ、登場順に、情報ユニットIU19の上位8ビットのデータおよび下位8ビットのデータである。データ“21h”が、続いてデータ“00h”が、送信される。データ“21h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU1Aの上位8ビットのデータおよび下位8ビットのデータである。
続いて、情報ユニットIU20から情報ユニットIU2Aの送信について説明する。
データ“18h”が、続いてデータ“YYh”が、送信される。データ“18h”およびデータ“YYh”はそれぞれ、登場順に、情報ユニットIU20の上位8ビットのデータおよび下位8ビットのデータである。データ“14h”が、続いてデータ“02h”が、送信される。データ“14h”およびデータ“02h”はそれぞれ、登場順に、情報ユニットIU21の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“A2h”が、送信される。データ“18h”およびデータ“A2h”はそれぞれ、登場順に、情報ユニットIU22の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“00h”が、送信される。データ“18h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU23の上位8ビットのデータおよび下位8ビットのデータである。
データ“18h”が、続いてデータ“YYh”が、送信される。データ“18h”およびデータ“YYh”はそれぞれ、登場順に、情報ユニットIU20の上位8ビットのデータおよび下位8ビットのデータである。データ“14h”が、続いてデータ“02h”が、送信される。データ“14h”およびデータ“02h”はそれぞれ、登場順に、情報ユニットIU21の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“A2h”が、送信される。データ“18h”およびデータ“A2h”はそれぞれ、登場順に、情報ユニットIU22の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“00h”が、送信される。データ“18h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU23の上位8ビットのデータおよび下位8ビットのデータである。
データ“14h”、続く何らかのデータ“**h”の送信が、例えば5サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットIU24の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU25の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU26の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU27の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU28の上位8ビットのデータ、下位8ビットのデータである。
データ“18h”が、続いてデータ“30h”が、送信される。データ“18h”およびデータ“30h”はそれぞれ、登場順に、情報ユニットIU29の上位8ビットのデータおよび下位8ビットのデータである。データ“21h”が、続いてデータ“00h”が、送信される。データ“21h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU2Aの上位8ビットのデータおよび下位8ビットのデータである。
最後に、情報ユニットIU30から情報ユニットIU39の送信について説明する。
データ“18h”が、続いてデータ“VVh”が、送信される。データ“18h”およびデータ“VVh”はそれぞれ、登場順に、情報ユニットIU30の上位8ビットのデータおよび下位8ビットのデータである。
データ“18h”が、続いてデータ“VVh”が、送信される。データ“18h”およびデータ“VVh”はそれぞれ、登場順に、情報ユニットIU30の上位8ビットのデータおよび下位8ビットのデータである。
データ“14h”、続く何らかのデータ“**h”の送信が、例えば5サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットIU31の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU32の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU33の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU34の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU35の上位8ビットのデータ、下位8ビットのデータである。
データ“80h”が、続いてデータ“04h”が、送信される。データ“80h”およびデータ“04h”はそれぞれ、登場順に、情報ユニットIU36の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“10h”が、送信される。データ“18h”およびデータ“10h”はそれぞれ、登場順に、情報ユニットIU37の上位8ビットのデータおよび下位8ビットのデータである。データ“21h”が、続いてデータ“00h”が、送信される。データ“21h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU38の上位8ビットのデータおよび下位8ビットのデータである。データ“E0h”が、続いてデータ“00h”が、送信される。データ“E0h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU39の上位8ビットのデータおよび下位8ビットのデータである。
図13は、図11に示したタイミングチャートに時間的に続くタイミングチャートの一例を示す。以下に説明する、半導体記憶装置1が実行する動作により、図10のS03の動作が実現される。
半導体記憶装置1がトゥルーレディ状態になることに応じて、すなわち、第1制御回路151がトゥルーレディ/ビジー信号tRBをHレベルにすることに応じて、半導体記憶装置1は、コマンド“XXh”に基づいて、データレジスタDR0に保持される命令コードIC1の情報ユニットIUそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置1は、命令コードIC1に基づく動作を順次実行する。具体的には次の通りである。
先ず、半導体記憶装置1は、情報ユニットIU00、IU01、IU02、・・・、およびIU09を登場順にデータレジスタDR0から読み出す。半導体記憶装置1は、これらの情報ユニットIUを登場順に解読し、解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいてSLC方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタMTから読み出されたデータの各ビットが例えばラッチ回路ADLに保持される。より具体的には次の通りである。
第2制御回路152は、データレジスタDR0に、情報ユニットIU00を命令コード解読回路18へ転送させる。命令コード解読回路18は、転送された情報ユニットIU00を受信する。このようにして、情報ユニットIU00がデータレジスタDR0から読み出される。以下、命令コード解読回路18がデータレジスタDR0から情報ユニットIUを受信すると説明する場合も同じである。
命令コード解読回路18は、受信した情報ユニットIU00を解読する。情報ユニットIU00の第1ビット、第2ビット、および第3ビットの各々が“0”データを表すことから、情報ユニットIU00が定義する命令の種類は疑似ピン制御である。また、情報ユニットIU00の上位8ビットのデータはデータ“18h”である。命令コード解読回路18は、図9を参照して説明したように、ロジック制御回路13および入出力回路12にそれぞれ、疑似ピン制御のための制御信号を送信する。ロジック制御回路13および入出力回路12それぞれによる制御信号に基づく処理の結果、入出力回路12は、図9を参照して説明したように、情報ユニットIU00の下位8ビットのデータ“YYh”をコマンド“YYh”としてコマンドレジスタ143に転送する。コマンド“YYh”は、半導体記憶装置1に、例えばメモリセルアレイMCA中の或る領域のメモリセルトランジスタMTにSLC方式で記憶されているデータを読み出し、当該データを、当該メモリセルトランジスタMTそれぞれに接続されるセンスアンプユニットSAU中の或るラッチ回路に保持させるために使用されるコマンドである。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU01を受信し、情報ユニットIU01を解読する。情報ユニットIU01の第1ビット、第2ビット、および第3ビットの各々が“0”データを表すことから、情報ユニットIU01が定義する命令の種類は疑似ピン制御である。また、情報ユニットIU01の上位8ビットのデータはデータ“14h”である。命令コード解読回路18は、図9を参照して説明したように、ロジック制御回路13および入出力回路12にそれぞれ、疑似ピン制御のための制御信号を送信する。ロジック制御回路13および入出力回路12それぞれによる制御信号に基づく処理の結果、入出力回路12は、図9を参照して説明したように、情報ユニットIU01の下位8ビットのデータ“00h”をアドレス情報“00h”としてアドレスレジスタ142に転送する。コマンド“YYh”に続くアドレス情報ADDは、例えば、上記データを保持させる、センスアンプユニットSAU中のラッチ回路を指定する。コマンド“YYh”に続くアドレス情報“00h”は、例えばラッチ回路ADLを指定する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU02を受信し、情報ユニットIU02を解読する。上述したのと同様に、命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU02の下位8ビットのデータ“A2h”をコマンド“A2h”としてコマンドレジスタ143に転送する。コマンド“A2h”は、コマンド“A2h”に後続するコマンドにより特定される動作をSLC方式で半導体記憶装置1に実行させるために使用されるコマンドである。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU03を受信し、情報ユニットIU03を解読する。上述したのと同様に、命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU03の下位8ビットのデータ“00h”をコマンド“00h”としてコマンドレジスタ143に転送する。コマンド“00h”は、読出し動作を半導体記憶装置1に実行させるために使用されるコマンドである。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU04を受信し、情報ユニットIU04を解読する。上述したのと同様に、命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU04の下位8ビットのデータ“**h”をアドレス情報“**h”としてアドレスレジスタ142に転送する。情報ユニットIU05、IU06、・・・、およびIU08に対しても同様の処理が順次行われる。このようにして、5サイクルにわたるアドレス情報ADDが、アドレスレジスタ142に保持される。当該5サイクルにわたるアドレス情報ADDは、例えば、読出し対象のブロックBLKおよびワード線WLを指定する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU09を受信し、情報ユニットIU09を解読する。上述したのと同様に、命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU09の下位8ビットのデータ“30h”をコマンド“30h”としてコマンドレジスタ143に転送する。コマンド“30h”は、半導体記憶装置1に、コマンド“00h”の受信以降に受信したアドレス情報ADDに基づいて読出し動作を実行させるために使用されるコマンドである。
第1制御回路151は、情報ユニットIU00、IU01、IU02、・・・、およびIU09からこのように得られる各種コマンドCMDおよびアドレス情報ADDに基づいて、上述した、SLC方式での読出し動作を開始する。第1制御回路151は、当該読出し動作に係る制御の開始に応じてトゥルーレディ/ビジー信号tRBをLレベルにし、図7を参照して説明したように、当該制御を行っている間、トゥルーレディ/ビジー信号tRBをLレベルに維持する。
例えば当該制御の間に、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU0Aを受信し、情報ユニットIU0Aを解読する。情報ユニットIU0Aの第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“0”データ、および“1”データを表すことから、情報ユニットIU0Aが定義する命令の種類はトゥルーレディ/ビジー待機である。情報ユニットIU0Aの第8ビットは、当該命令が、トゥルーレディ/ビジー信号tRBのHレベルを第2制御回路152に待たせるためのものであることを示す。命令コード解読回路18は、当該命令に応じた処理のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、第1制御回路151が上記読み出し動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにするまで待機する。トゥルーレディ/ビジー信号tRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
半導体記憶装置1は、情報ユニットIU10、IU11、IU12、・・・、およびIU19を登場順にデータレジスタDR0から読み出す。半導体記憶装置1は、これらの情報ユニットIUを登場順に解読し、解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいてSLC方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタMTから読み出されたデータの各ビットが例えばラッチ回路BDLに保持される。より具体的には次の通りである。
情報ユニットIU00、IU01、IU02、・・・、およびIU09について説明したのと同様の処理が、情報ユニットIU10、IU11、IU12、・・・、およびIU19に対しても順次行われる。その結果、次のように、各種コマンドCMDがコマンドレジスタ143に転送され、各種アドレス情報ADDがアドレスレジスタ142に転送される。
情報ユニットIU10に基づいて、コマンド“YYh”がコマンドレジスタ143に転送される。情報ユニットIU11に基づいて、アドレス情報“01h”がアドレスレジスタ142に転送される。コマンド“YYh”に続くアドレス情報“01h”は、例えばラッチ回路BDLを指定する。情報ユニットIU12に基づいて、コマンド“A2h”がコマンドレジスタ143に転送される。情報ユニットIU13に基づいて、コマンド“00h”がコマンドレジスタ143に転送される。情報ユニットIU14、IU15、・・・、およびIU18に基づいて、5サイクルにわたるアドレス情報ADDが、アドレスレジスタ142に保持される。当該5サイクルにわたるアドレス情報ADDは、例えば、読出し対象の上記ブロックBLKおよび別のワード線WLを指定する。情報ユニットIU19に基づいて、コマンド“30h”がコマンドレジスタ143に転送される。
第1制御回路151は、情報ユニットIU10、IU11、IU12、・・・、およびIU19からこのように得られる各種コマンドCMDおよびアドレス情報ADDに基づいて、上述した、SLC方式での読出し動作を開始する。第1制御回路151は、当該読出し動作に係る制御の開始に応じてトゥルーレディ/ビジー信号tRBをLレベルにし、当該制御を行っている間、トゥルーレディ/ビジー信号tRBをLレベルに維持する。
例えば当該制御の間に、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU1Aを受信し、情報ユニットIU1Aを解読する。情報ユニットIU1Aは、情報ユニットIU0Aと同一の16ビットのデータであるため、情報ユニットIU0Aについて説明したのと同一の処理が行われる。その結果、第2制御回路152は、第1制御回路151が上記読み出し動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにするまで待機する。トゥルーレディ/ビジー信号tRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
半導体記憶装置1は、情報ユニットIU20、IU21、IU22、・・・、およびIU29を登場順にデータレジスタDR0から読み出す。半導体記憶装置1は、これらの情報ユニットIUを登場順に解読し、解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいてSLC方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタMTから読み出されたデータの各ビットが例えばラッチ回路CDLに保持される。より具体的には次の通りである。
情報ユニットIU00、IU01、IU02、・・・、およびIU09について説明したのと同様の処理が、情報ユニットIU20、IU21、IU22、・・・、およびIU29に対しても順次行われる。その結果、次のように、各種コマンドCMDがコマンドレジスタ143に転送され、各種アドレス情報ADDがアドレスレジスタ142に転送される。
情報ユニットIU20に基づいて、コマンド“YYh”がコマンドレジスタ143に転送される。情報ユニットIU21に基づいて、アドレス情報“02h”がアドレスレジスタ142に転送される。コマンド“YYh”に続くアドレス情報“02h”は、例えばラッチ回路CDLを指定する。情報ユニットIU22に基づいて、コマンド“A2h”がコマンドレジスタ143に転送される。情報ユニットIU23に基づいて、コマンド“00h”がコマンドレジスタ143に転送される。情報ユニットIU24、IU25、・・・、およびIU28に基づいて、5サイクルにわたるアドレス情報ADDが、アドレスレジスタ142に保持される。当該5サイクルにわたるアドレス情報ADDは、例えば、読出し対象の上記ブロックBLK、および、さらに別のワード線WLを指定する。情報ユニットIU29に基づいて、コマンド“30h”がコマンドレジスタ143に転送される。
第1制御回路151は、情報ユニットIU20、IU21、IU22、・・・、およびIU29からこのように得られる各種コマンドCMDおよびアドレス情報ADDに基づいて、上述した、SLC方式での読出し動作を開始する。第1制御回路151は、当該読出し動作に係る制御の開始に応じてトゥルーレディ/ビジー信号tRBをLレベルにし、当該制御を行っている間、トゥルーレディ/ビジー信号tRBをLレベルに維持する。
例えば当該制御の間に、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU2Aを受信し、情報ユニットIU2Aを解読する。情報ユニットIU2Aは、情報ユニットIU0Aと同一の16ビットのデータであるため、情報ユニットIU0Aについて説明したのと同一の処理が行われる。その結果、第2制御回路152は、第1制御回路151が上記読み出し動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにするまで待機する。トゥルーレディ/ビジー信号tRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
半導体記憶装置1は、情報ユニットIU30、IU31、IU32、・・・、およびIU37を登場順にデータレジスタDR0から読み出す。半導体記憶装置1は、これらの情報ユニットIUを登場順に解読し、解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいてTLC方式での書込み動作を実行する。当該書込み動作では、コマンド“YYh”を用いてラッチ回路ADL、BDL、およびCDLにそれぞれ読み出された1ページデータが、TLC方式で1つのセルユニットCUに3ページデータとして記憶される。より具体的には次の通りである。
情報ユニットIU00、IU01、IU02、・・・、およびIU09について説明したのと同様の処理が、情報ユニットIU30、IU31、IU32、・・・、およびIU35に対しても順次行われる。その結果、次のように、各種コマンドCMDがコマンドレジスタ143に転送され、各種アドレス情報ADDがアドレスレジスタ142に転送される。
情報ユニットIU30に基づいて、コマンド“VVh”がコマンドレジスタ143に転送される。コマンド“VVh”は、コピーバックプログラム動作を半導体記憶装置1に実行させるために使用されるコマンドである。情報ユニットIU31、IU32、・・・、およびIU35に基づいて、5サイクルにわたるアドレス情報ADDが、アドレスレジスタ142に保持される。当該5サイクルにわたるアドレス情報ADDは、例えば、書込み対象の別のブロックBLKおよび或るワード線WLを指定する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU36を受信し、情報ユニットIU36を解読する。情報ユニットIU36の第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“1”データ、“0”データ、および“0”データを表すことから、情報ユニットIU36が定義する命令の種類は内部クロック待機である。情報ユニットIU36の下位8ビットは、内部クロック信号が或るレベルに4回変化するまで第2制御回路152を待機させることを示す。命令コード解読回路18は、当該命令に応じた処理のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、内部クロック信号が或るレベルに4回変化するまで待機する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU37を受信し、情報ユニットIU37を解読する。上述したのと同様に、入出力回路12は、情報ユニットIU37の下位8ビットのデータ“10h”をコマンド“10h”としてコマンドレジスタ143に転送する。コマンド“10h”は、半導体記憶装置1に、コマンド“VVh”の受信以降に受信したアドレス情報ADDに基づいて、コピーバックプログラム動作を実行させるために使用されるコマンドである。
第1制御回路151は、情報ユニットIU30、IU31、IU32、・・・、およびIU37からこのように得られる各種コマンドCMDおよびアドレス情報ADD等に基づいて、上述した、TLC方式での書込み動作を開始する。第1制御回路151は、当該書込み動作に係る制御の開始に応じてトゥルーレディ/ビジー信号tRBをLレベルにし、当該制御を行っている間、トゥルーレディ/ビジー信号tRBをLレベルに維持する。
例えば当該制御の間に、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU38を受信し、情報ユニットIU38を解読する。情報ユニットIU38は、情報ユニットIU0Aと同一の16ビットのデータであるため、情報ユニットIU0Aについて説明したのと同一の処理が行われる。その結果、第2制御回路152は、第1制御回路151が上記書込み動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにするまで待機する。トゥルーレディ/ビジー信号tRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU39を受信し、情報ユニットIU39を解読する。情報ユニットIU39の第1ビット、第2ビット、および第3ビットの各々が“1”データを表すことから、情報ユニットIU39が定義する命令の種類は命令コード処理終了である。命令コード解読回路18は、命令コード処理終了のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、コマンド“XXh”に基づく制御を終了させる処理を実行する。第2制御回路152は、当該制御を終了することに応じて、レディ/ビジー信号xRBをLレベルからHレベルにする。ロジック制御回路13は、レディ/ビジー信号xRBがHレベルであることから、トゥルーレディ/ビジー信号tRBと同一のレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。すなわち、ロジック制御回路13は、トゥルーレディ/ビジー信号tRBと同一のHレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。これにより、メモリコントローラ2は、半導体記憶装置1がレディ状態にあることを通知され得る。
なお、半導体記憶装置1がコマンド“XXh”に基づいて命令コードIC1の情報ユニットIUそれぞれに関係する処理を順次実行する間、メモリコントローラ2が半導体記憶装置1に送信する各種信号は次のようになっている。コマンドラッチイネーブル信号CLEおよびアドレスラッチイネーブル信号ALEの各々はLレベルであり、ライトイネーブル信号bWEはHレベルである。信号DQSおよびbDQSはトグルされていない。信号DQ<7:0>を介してデータは送信されていない。
(3)命令コードの処理の詳細
図14は、図13を参照して説明した半導体記憶装置1による情報ユニットIUそれぞれに関係する処理を実現するために、半導体記憶装置1が実行する動作の一例を示すフロー図である。当該動作について、図13の例に沿って説明を行う。
図14は、図13を参照して説明した半導体記憶装置1による情報ユニットIUそれぞれに関係する処理を実現するために、半導体記憶装置1が実行する動作の一例を示すフロー図である。当該動作について、図13の例に沿って説明を行う。
図13を参照して説明したように、第2制御回路152がコマンド“XXh”を受信し、続いて半導体記憶装置1がトゥルーレディ状態になると、当該動作が開始される。
第2制御回路152は、データレジスタDR0に保持される命令コードIC1にアクセス可能か否かを判定する(S11)。より具体的には次の通りである。
第2制御回路152は、データレジスタDR0から命令コード解読回路18に情報ユニットIUを転送するためのデータバスが使用されているか否かを判定する。例えば、当該データバスは、第1制御回路151による何らかのコマンドCMDに基づくコア部11へのアクセスに伴い使用され得る。第2制御回路152は、当該データバスが使用されていない場合、命令コードIC1にアクセス可能であると判定し、当該データバスが使用されている場合、命令コードIC1にアクセス可能ではないと判定する。
第2制御回路152は、命令コードIC1にアクセス可能ではないと判定した場合(S11,No)、例えば或る時間が経過するまで待機する(S12)。当該待機の後、第2制御回路152は、S11の動作を再度行う。このように、S11の動作において命令コードIC1にアクセス可能であると判定されるまで、S11の動作およびS12の動作が交互に繰り返される。
第2制御回路152は、命令コードIC1にアクセス可能であると判定した場合(S11,Yes)、アドレスレジスタ142に保持されるアクセスアドレスに基づいて、データレジスタDR0から情報ユニットIUを読み出す(S13)。より具体的には、第2制御回路152は、データレジスタDR0に、当該情報ユニットIUを命令コード解読回路18へ転送させる。図13の例では、この時点で読み出される情報ユニットIUは、情報ユニットIU00である。
命令コード解読回路18は、読み出された情報ユニットIUを受信し、当該情報ユニットIUを解読する。命令コード解読回路18は、当該情報ユニットIUの第1ビット、第2ビット、および第3ビットに基づいて、当該情報ユニットIUが定義する命令の種類が命令コード処理終了であるか否かを判定する(S14)。
図13の例では、命令コード解読回路18は、情報ユニットIU00が定義する命令の種類が疑似ピン制御であって命令コード処理終了でないと判定する。このように、情報ユニットIUが定義する命令の種類が命令コード処理終了でないと判定した場合(S14,No)、命令コード解読回路18は、当該命令が、他の情報ユニットIUの指定を伴うか否かを判定する(S15)。例えば、図8を参照して説明したリピートに係る情報ユニットIUが定義する命令は情報ユニットIUの指定を伴う。
疑似ピン制御に係る情報ユニットIUについて図8を参照して行った説明によると、情報ユニットIU00が定義する命令は他の情報ユニットIUの指定を伴わない。このため、図13の例では、命令コード解読回路18は、情報ユニットIU00が定義する命令は他の情報ユニットIUの指定を伴わないと判定する。このような場合(S15,No)、命令コード解読回路18および第2制御回路152は、情報ユニットIUを次のように処理する(S16)。
命令コード解読回路18は、当該命令の種類が疑似ピン制御である場合、ロジック制御回路13および入出力回路12にそれぞれ、疑似ピン制御のための制御信号を送信する。図9を参照して説明したように、ロジック制御回路13および入出力回路12はそれぞれ、例えば第2制御回路152による制御の下、当該制御信号に基づいて、当該命令に応じた処理を実行する。図13の例では、情報ユニットIU00が定義する命令の種類が疑似ピン制御であるため、このようにして、図13を参照して情報ユニットIU00について説明した処理が行われる。
あるいは、命令コード解読回路18は、当該命令の種類が疑似ピン制御以外である場合、当該命令に応じた処理のための制御信号を、第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、当該命令に応じた処理を実行する。
第2制御回路152は、例えば当該処理が完了することに応じて、図9を参照して説明したように、アドレスレジスタ142に保持されるアクセスアドレスをインクリメントする(S17)。
このようにして、半導体記憶装置1は、最初の情報ユニットIUに関係する一連の処理を実行する。続いて、半導体記憶装置1は、当該一連の処理を、S11の動作から繰り返す。
図13の例では、S13の動作において、インクリメントされたアクセスアドレスに基づいて情報ユニットIU01が読み出される。S16の動作において、情報ユニットIU01が定義する命令に応じた処理が実行される。これにより、図13を参照して説明した、情報ユニットIU01に関係する処理が実行される。
図13の例では、半導体記憶装置1は、このような一連の処理を繰り返し続け、図13を参照して説明した、情報ユニットIU00、IU01、IU02、・・・、およびIU39それぞれに関係する処理が順次実行される。なお、情報ユニットIU39については、S14の動作において、命令コード解読回路18は、情報ユニットIU39が定義する命令の種類が命令コード処理終了であると判定し、この場合(S14,Yes)、命令コード処理終了のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、コマンド“XXh”に基づく制御を終了させる処理を実行する。
S15の動作において、情報ユニットIUが定義する命令が他の情報ユニットIUの指定を伴うと判定された場合(S15,Yes)について説明する。例えば、図8を参照して説明したように、当該命令の種類がリピートである場合、当該命令は他の情報ユニットIUの指定を伴う。以下、このように当該命令の種類がリピートである場合について説明する。命令コード解読回路18は、当該命令に応じた処理のための制御信号を、第2制御回路152に送信する。
第2制御回路152は、当該制御信号を受信すると、当該命令に応じた処理を実行済か否かを判定する(S18)。具体的には、第2制御回路152は、例えば、当該命令において指定される回数のリピートが完了しているか否かを判定する。何回のリピートが行われたかの情報が、例えばシーケンサ15中のRAMに保持されており、当該判定の際に第2制御回路152により参照される。第2制御回路152は、当該命令に応じた処理を実行済ではないと判定した場合(S18,No)、アドレスレジスタ142に保持されるアクセスアドレスを、例えばシーケンサ15中のRAMに保持させる(S19)。続いて、第2制御回路152は、アドレスレジスタ142に保持されるアクセスアドレスを、当該命令において指定される情報ユニットIUの上位8ビットのデータが保持される8個のラッチ回路XDLを指定するアドレスに変更する(S20)。
続いて、半導体記憶装置1はS11の動作から繰り返す。これにより、半導体記憶装置1は、指定される情報ユニットIUから、リピートに係る情報ユニットIUの直前の情報ユニットIUまで、これらの情報ユニットIUが各々定義する命令に応じた処理を再度実行する。その後、S15の動作において、当該リピートに係る情報ユニットIUが定義する命令が他の情報ユニットIUの指定を伴うと再度判定される。命令コード解読回路18は、当該命令に応じた処理のための制御信号を、第2制御回路152に送信する。続いて、S18の動作において、第2制御回路152は、当該制御信号に基づいて、当該命令に応じた処理を実行済か否かを再度判定する。具体的には、第2制御回路152が、例えば、上述したように、当該命令において指定される回数のリピートが完了しているか否かを判定する。
第2制御回路152は、当該命令に応じた処理を実行済ではないと判定した場合、S19およびS20の動作を再度実行し、上述したように、半導体記憶装置1はS11の動作から繰り返す。
第2制御回路152は、当該命令に応じた処理を実行済であると判定した場合(S18,Yes)、S17の動作を実行して、アドレスレジスタ142に保持されるアクセスアドレスをインクリメントする。続いて、半導体記憶装置1は、S11の動作から繰り返す。
図11、図12、および図13を参照して、半導体記憶装置1が、命令コードIC1に基づいて、3種類のSLC方式での読出し動作、および、TLC方式での書込み動作、を順次実行する、動作例の説明を行った。しかしながら、半導体記憶装置1が命令コードICに基づいて実行する動作はこれらに限定されない。命令コードICに基づいて実行される動作の数もこれに限定されるものではなく、命令コードICに基づいて1以上の任意の数の動作が実行可能である。
図11、図12、および図13を参照して、半導体記憶装置1が、命令コードIC1をデータレジスタDR0中の複数のラッチ回路XDLに保持させ、命令コードIC1に基づく動作を順次実行する、動作例の説明を行った。当該動作例では、次のような制御が行われ得る。例えば、当該動作の各々が、命令コードIC1を保持するプレーンPB0を対象としないように、メモリコントローラ2がコマンドセットCS1中のアドレス情報ADDおよび命令コードIC1を生成する制御を行う。あるいは、当該制御が行われず、当該動作のうちに、命令コードIC1を保持するプレーンPB0を対象とする或る動作がある場合は、半導体記憶装置1が次の制御を行う。当該動作においてラッチ回路XDLが使用される場合、当該ラッチ回路XDLが使用される間、半導体記憶装置1は、命令コードIC1を、当該ラッチ回路XDLを含むデータレジスタDR0中の、ラッチ回路ADL、BDL、およびCDL等の他のラッチ回路に退避する制御を行う。これらの制御は、例えば、ラッチ回路XDLに保持される命令コードIC1の破壊を防ぐことを目的とする。
(4)動作の概観
図15は、第1実施形態に係る半導体記憶装置1が命令コードICに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図15は、第1実施形態に係る半導体記憶装置1が命令コードICに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
当該動作については、図11の説明において、コマンドセットCS1をコマンドセットCS2に、命令コードIC1を命令コードIC2に置き換え、アドレス情報ADDおよびデータレジスタDR0に係る説明を次の説明に置き換えたものが成り立つ。
5サイクルにわたるアドレス情報ADDは、例えば、ブロックアドレス、ページアドレス、およびカラムアドレスを含む。ブロックアドレスは、対象の或るプレーンPB、および、当該プレーンPBのブロックBLKaを指定する。ページアドレスは、ワード線WLiを指定する。カラムアドレスは、当該プレーンPBのデータレジスタDRのうち8個のラッチ回路XDLを指定する。
当該プレーンPBのデータレジスタDRが命令コードIC2を受信する。当該データレジスタDRは、アドレスレジスタ142に保持されるアドレス情報ADD中のカラムアドレスに基づいて、命令コードIC2を当該データレジスタDR中の複数のラッチ回路XDLに保持させる。
続いて、図13を参照して説明したように、半導体記憶装置1は、コマンド“XXh”に基づいて、当該データレジスタDRに保持される命令コードIC2の情報ユニットそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置1は、命令コードIC2に基づく動作を順次実行する。具体的には次の通りである。
半導体記憶装置1は、図13を参照して説明したように、或る情報ユニットIUから別の情報ユニットIUそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置1は、これらの情報ユニットIUの解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。当該アドレス情報ADDはブロックアドレスおよびページアドレスを含む。当該ブロックアドレスは、対象のブロックBLKcを指定する。当該ページアドレスは、対象のワード線WLiを指定する。半導体記憶装置1は、取得した各種コマンドCMDおよびアドレス情報ADDに基づいて、ブロックBLKcおよびワード線WLiを対象とする例えば書込み動作を実行する。
続いて、半導体記憶装置1は、図13を参照して説明したように、或る情報ユニットIUから別の情報ユニットIUそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置1は、これらの情報ユニットIUの解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。当該アドレス情報ADDはブロックアドレスおよびページアドレスを含む。当該ブロックアドレスは、対象のブロックBLKcを指定する。当該ページアドレスは、対象のワード線WLjを指定する。半導体記憶装置1は、取得した各種コマンドCMDおよびアドレス情報ADDに基づいて、ブロックBLKcおよびワード線WLjを対象とする例えば読出し動作を実行する。
続いて、半導体記憶装置1は、図13を参照して説明したように、或る情報ユニットIUから別の情報ユニットIUそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置1は、これらの情報ユニットIUの解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。当該アドレス情報ADDはブロックアドレスおよびページアドレスを含む。当該ブロックアドレスは、対象のブロックBLKbを指定する。当該ページアドレスは、対象のワード線WLjを指定する。半導体記憶装置1は、取得した各種コマンドCMDおよびアドレス情報ADDに基づいて、ブロックBLKbおよびワード線WLjを対象とする例えば書込み動作を実行する。
その後、半導体記憶装置1は、図13を参照して説明したように、コマンド“XXh”に基づく制御を終了させ、Hレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。
以上、図15の例においても、半導体記憶装置1は、コマンド“XXh”に基づいて動作する間、レディ/ビジー信号bR/BをLレベルでメモリコントローラ2へ送信する。半導体記憶装置1は、この間に、上述したように、最初の書込み動作、読出し動作、および、2番目の書込み動作を順次実行する。このように、半導体記憶装置1は、レディ/ビジー信号bR/BをLレベルでメモリコントローラ2へ送信し続けながら、複数の動作を実行可能である。
図15の例の3種類の動作の全てが、同一のブロックBLKを対象としているわけではなく、同一のワード線WLを対象としているわけでもない。このように、半導体記憶装置1が命令コードICに基づいて実行する複数の動作は、必ずしも同一のブロックBLKを対象とせず、ならびに、必ずしも同一のワード線WLを対象としない。
図15の例の3種類の動作が各々対象とするブロックBLKcまたはBLKbは、コマンドセットCS2中のアドレス情報ADDのブロックアドレスが指定するブロックBLKaとは相違する。図15の例の読出し動作および2番目の書込み動作が対象とするワード線WLjは、コマンドセットCS2中のアドレス情報ADDのページアドレスが指定するワード線WLiとは相違する。このように、半導体記憶装置1が命令コードICに基づいて実行する動作の各々は、当該命令コードICを含むコマンドセットCS中のアドレス情報ADDが指定するブロックBLKとは相違するブロックBLKを対象とし得、当該アドレス情報ADDが指定するワード線WLとは相違するワード線WLを対象とし得る。
[比較例]
(1)コマンドシーケンス
図16および図17は、第1実施形態の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
(1)コマンドシーケンス
図16および図17は、第1実施形態の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図16に示されるタイミングチャートから説明する。
先ず、メモリコントローラはコマンドセットCSx1を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットCSx1に基づいて読出し動作を実行する。具体的には次の通りである。
先ず、メモリコントローラはコマンドセットCSx1を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットCSx1に基づいて読出し動作を実行する。具体的には次の通りである。
メモリコントローラは、ライトイネーブル信号bWEをトグルさせコマンドラッチイネーブル信号CLEをHレベルにしつつ、コマンド“70h”を半導体記憶装置に送信する。コマンド“70h”は、半導体記憶装置に、ステータス情報STSをメモリコントローラへ送信させるために使用されるコマンドである。半導体記憶装置はコマンド“70h”を受信することに応じて、ステータス情報STSをメモリコントローラに送信する。
メモリコントローラは、半導体記憶装置がトゥルーレディ状態にあることをステータス情報STSに基づいて確認した後、コマンドセットCSx1を半導体記憶装置に送信する。コマンドセットCSx1は、コマンド“YYh”、アドレス情報“00h”、コマンド“A2h”、コマンド“00h”、5サイクルにわたるアドレス情報ADD、およびコマンド“30h”を含む。コマンドセットCSx1の送信では、これらのコマンドCMDおよびアドレス情報ADDが、登場順に送信される。なお、メモリコントローラは、ライトイネーブル信号bWEをトグルさせつつ、これらのコマンドCMDおよびアドレス情報ADDを送信する。また、メモリコントローラは、これらのコマンドCMDの各々の送信の間、コマンドラッチイネーブル信号CLEをHレベルにし、アドレス情報ADDの送信の間、アドレスラッチイネーブル信号ALEをHレベルにする。以下、メモリコントローラが他のコマンドCMDおよびアドレス情報ADDを送信することを説明する場合も同じである。
半導体記憶装置は、コマンドセットCSx1を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットCSx1に基づいてSLC方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタMTから読み出されたデータの各ビットが例えばラッチ回路ADLに保持される。当該読出し動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
続いて、メモリコントローラはコマンドセットCSx2を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットCSx2に基づいて読出し動作を実行する。具体的には次の通りである。
メモリコントローラは、上述したようにコマンド“70h”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認した後、コマンドセットCSx2を半導体記憶装置に送信する。コマンドセットCSx2は、コマンド“YYh”、アドレス情報“01h”、コマンド“A2h”、コマンド“00h”、5サイクルにわたるアドレス情報ADD、およびコマンド“30h”を含む。コマンドセットCSx2の送信では、これらのコマンドCMDおよびアドレス情報ADDが、登場順に送信される。
半導体記憶装置は、コマンドセットCSx2を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットCSx2に基づいてSLC方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタMTから読み出されたデータの各ビットが例えばラッチ回路BDLに保持される。当該読出し動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
次に、図17に示されるタイミングチャートについて説明する。当該タイミングチャートは、図16に示したタイミングチャートに時間的に続くものである。
メモリコントローラはコマンドセットCSx3を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットCSx3に基づいて読出し動作を実行する。具体的には次の通りである。
メモリコントローラは、上述したようにコマンド“70h”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認した後、コマンドセットCSx3を半導体記憶装置に送信する。コマンドセットCSx3は、コマンド“YYh”、アドレス情報“02h”、コマンド“A2h”、コマンド“00h”、5サイクルにわたるアドレス情報ADD、およびコマンド“30h”を含む。コマンドセットCSx3の送信では、これらのコマンドCMDおよびアドレス情報ADDが、登場順に送信される。
半導体記憶装置は、コマンドセットCSx3を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットCSx3に基づいてSLC方式での読出し動作を実行する。当該読出し動作では、読出し対象の領域のメモリセルトランジスタMTから読み出されたデータの各ビットが例えばラッチ回路CDLに保持される。当該読出し動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
続いて、メモリコントローラはコマンドセットCSx4を半導体記憶装置に送信し、半導体記憶装置は、コマンドセットCSx4に基づいて書込み動作を実行する。具体的には次の通りである。
メモリコントローラは、上述したようにコマンド“70h”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認した後、コマンドセットCSx4を半導体記憶装置に送信する。コマンドセットCSx4は、コマンド“VVh”、5サイクルにわたるアドレス情報ADD、およびコマンド“10h”を含む。コマンドセットCSx4の送信では、これらのコマンドCMDおよびアドレス情報ADDが、登場順に送信される。
半導体記憶装置は、コマンドセットCSx4を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンドセットCSx4に基づいてTLC方式での書込み動作を実行する。当該書込み動作では、コマンド“YYh”を用いてラッチ回路ADL、BDL、およびCDLにそれぞれ読み出された1ページデータが、TLC方式で1つのセルユニットCUに3ページデータとして記憶される。当該書込み動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
(2)動作の概観
図18は、第1実施形態の比較例に係る半導体記憶装置が実行する別の動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図18は、第1実施形態の比較例に係る半導体記憶装置が実行する別の動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
メモリコントローラは、コマンドセットCSx5を半導体記憶装置に送信する。コマンドセットCSx5は、コマンド“80h”、5サイクルにわたるアドレス情報ADD、書込みデータDin、およびコマンド“10h”を含む。コマンドセットCSx5の送信では、これらのコマンドCMDおよびアドレス情報ADDが、登場順に送信される。コマンド“10h”は、半導体記憶装置に、コマンド“80h”の受信以降に受信したアドレス情報ADDおよびデータDinに基づいて、書込み動作を実行させるために使用されるコマンドである。
5サイクルにわたるアドレス情報ADDは、例えば、ブロックアドレス、ページアドレス、およびカラムアドレスを含む。ブロックアドレスは、対象の或るプレーンPB、および、当該プレーンPBのブロックBLKaを指定する。ページアドレスは、ワード線WLiを指定する。カラムアドレスは、当該プレーンPBのデータレジスタDRのうち8個のラッチ回路XDLを指定する。
半導体記憶装置は、コマンドセットCSx5を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置は、コマンドセットCSx5の各種コマンドCMDおよびアドレス情報ADDに基づいて、ブロックBLKaおよびワード線WLiを対象とする書込み動作を実行する。当該書込み動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
以上、図18の例では、半導体記憶装置は、コマンドセットCSx5を受信することに応じて、レディ/ビジー信号bR/BをHレベルからLレベルにする。半導体記憶装置は、コマンドセットCSx5に基づいて書込み動作を実行する間、レディ/ビジー信号bR/BをLレベルでメモリコントローラへ送信する。半導体記憶装置は、当該書込み動作が完了することに応じて、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。このように、当該比較例に係る半導体記憶装置は、レディ/ビジー信号bR/BをLレベルでメモリコントローラ2へ送信しながら書込み動作等の或る動作を実行し、当該動作が完了すると、レディ/ビジー信号bR/BをLレベルからHレベルにする。
図15の例の書込み動作は、コマンドセットCSx5中のアドレス情報ADDのブロックアドレスが指定するブロックBLKaを対象とし、当該アドレス情報ADDのページアドレスが指定するワード線WLiを対象とする。このように、当該比較例に係る半導体記憶装置が或るコマンドセットCSxを受信して当該コマンドセットCSxに基づいて動作する場合、当該動作は、当該コマンドセット中のアドレス情報ADDが指定するブロックBLKおよびワード線WLを対象とする。
[効果]
以上、第1実施形態に係る半導体記憶装置1は、例えばキャッシュレディ状態にある間に、次の動作を行う。すなわち、半導体記憶装置1は、命令コードIC1を含むコマンドセットCS1をメモリコントローラ2から受信し、命令コードIC1をデータレジスタDR中の複数のラッチ回路XDLに保持させる。半導体記憶装置1は、例えば、トゥルーレディ状態になることに応じて、命令コード解読回路18および第2制御回路152等の制御の下、命令コードIC1から、比較例のコマンドセットCSx1に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいて読出し動作を実行する。当該読出し動作は、比較例の場合にコマンドセットCSx1に基づいて実行される読出し動作と同等である。続いて、半導体記憶装置1は、命令コードIC1から、比較例のコマンドセットCSx2に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得して、比較例の場合と同等の読出し動作を実行する。続いて、半導体記憶装置1は、命令コードIC1から、比較例のコマンドセットCSx3に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得して、比較例の場合と同等の読出し動作を実行する。続いて、半導体記憶装置1は、命令コードIC1から、比較例のコマンドセットCSx4に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得して、比較例の場合と同等の書込み動作を実行する。
以上、第1実施形態に係る半導体記憶装置1は、例えばキャッシュレディ状態にある間に、次の動作を行う。すなわち、半導体記憶装置1は、命令コードIC1を含むコマンドセットCS1をメモリコントローラ2から受信し、命令コードIC1をデータレジスタDR中の複数のラッチ回路XDLに保持させる。半導体記憶装置1は、例えば、トゥルーレディ状態になることに応じて、命令コード解読回路18および第2制御回路152等の制御の下、命令コードIC1から、比較例のコマンドセットCSx1に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいて読出し動作を実行する。当該読出し動作は、比較例の場合にコマンドセットCSx1に基づいて実行される読出し動作と同等である。続いて、半導体記憶装置1は、命令コードIC1から、比較例のコマンドセットCSx2に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得して、比較例の場合と同等の読出し動作を実行する。続いて、半導体記憶装置1は、命令コードIC1から、比較例のコマンドセットCSx3に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得して、比較例の場合と同等の読出し動作を実行する。続いて、半導体記憶装置1は、命令コードIC1から、比較例のコマンドセットCSx4に含まれるのと同一の各種コマンドCMDおよびアドレス情報ADDを取得して、比較例の場合と同等の書込み動作を実行する。
図16および図17の例では、メモリコントローラは、比較例に係る半導体記憶装置にコマンドセットCSx1、CSx2、CSx3、およびCSx4の各コマンドセットを送信する前に、半導体記憶装置がトゥルーレディ状態にあることを確認する。より具体的には、メモリコントローラは、コマンド“70h”を半導体記憶装置に送信し、コマンド“70h”に応じて半導体記憶装置から送信されるステータス情報STSに基づいて半導体記憶装置がトゥルーレディ状態にあることを確認する。例えば、半導体記憶装置がトゥルーレディ状態にある間でないと受け付けられないコマンドをメモリコントローラが送信する場合に、このような確認が行われることは望ましい。
これに対して、第1実施形態に係る半導体記憶装置1によると、半導体記憶装置1がキャッシュレディ状態にある場合、メモリコントローラ2は、半導体記憶装置1がトゥルーレディ状態にあることを確認することなく、コマンドセットCSを半導体記憶装置1に送信する。これは、半導体記憶装置1が、キャッシュレディ状態にある間に、上述したように、コマンドセットCSを受信して命令コードICを保持することが可能なためである。半導体記憶装置1は、トゥルーレディ状態になることに応じて、命令コードICに基づく動作を順次実行可能である。このような動作には、半導体記憶装置1がトゥルーレディ状態になってからでないと受け付けられないコマンドに基づいて実行される動作も含まれ得る。
したがって、第1実施形態に係る半導体記憶装置1によると、メモリコントローラ2は、比較例の場合と同等の動作の実行のためのコマンドセットを、比較例の場合より早期に半導体記憶装置1に送信可能である。さらに、半導体記憶装置1によれば、コマンド“70h”およびステータス情報STSの送受信により、メモリコントローラ2の機能の一部と、メモリコントローラ2および半導体記憶装置1の間のメモリインタフェースの一部とが占有されることが、半導体記憶装置1がレディ状態にある間に起こる頻度が、低下させられ得る。
また、比較例では、メモリコントローラは、半導体記憶装置がトゥルーレディ状態にある間に、コマンド“70h”を用いて半導体記憶装置がトゥルーレディ状態にあることを確認し、その後に、コマンドセットCSx1を半導体記憶装置に送信する。コマンドセットCSx2、CSx3、およびCSx4の各コマンドセットの送信についても同じである。
これに対して、第1実施形態に係る半導体記憶装置1は、例えばトゥルービジー状態にあるがキャッシュレディ状態にある間に命令コードIC1を受信して保持している場合、トゥルーレディ状態になることに応じて、命令コードIC1に基づいて、比較例の場合のコマンドセットCSx1に基づく動作と同等の動作を実行する。続いて、半導体記憶装置1は、例えば、トゥルーレディ/ビジー信号tRB等に基づいて半導体記憶装置1のレディ状態を内部的に判断し、当該判断に基づいて、比較例の場合のコマンドセットCSx2、CSx3、およびCSx4それぞれに基づく動作と同等の動作を順次実行する。このため、第1実施形態に係る半導体記憶装置1は、比較例の場合より早いタイミングで同等の動作を実行可能である。
さらに、第1実施形態に係る半導体記憶装置1は、ライトイネーブル信号bWEを基準に8ビットのコマンドCMDまたはアドレス情報ADDを受信するよりも遥かに短い周期で、16ビットの情報ユニットIUを信号DQSおよびbDQSを基準にメモリコントローラ2から受信し得る。半導体記憶装置1は、16ビットの情報ユニットIUから8ビットのコマンドCMDまたはアドレス情報ADDを取得可能である。また、メモリコントローラ2が生成する命令コードICには、例えば任意の数の動作の実行のための複数のコマンドCMD等を取得可能な複数の情報ユニットIUを含めることが可能である。したがって、半導体記憶装置1は、命令コードICを受信して命令コードICに基づいて動作する場合、命令コードICから取得されるのと同一の各種コマンドCMD等をライトイネーブル信号bWEを基準に受信して同等の動作を実行する場合より高速に動作し得る。
[変形例]
半導体記憶装置1が命令コードICに基づいて動作する他の動作例について説明する。各変形例について、上述した動作例および効果と相違する点を主に説明する。
半導体記憶装置1が命令コードICに基づいて動作する他の動作例について説明する。各変形例について、上述した動作例および効果と相違する点を主に説明する。
(1)第1変形例
図19は、第1実施形態の第1変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図19は、第1実施形態の第1変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
半導体記憶装置1が電源投入されると、第1制御回路151は、ロジック制御回路13にレディ/ビジー信号bR/BをHレベルでメモリコントローラ2へ送信させる。Hレベルのレディ/ビジー信号bR/Bにより、メモリコントローラ2は、半導体記憶装置1がレディ状態にあることを通知される。
半導体記憶装置1がレディ状態にあることをメモリコントローラ2が通知されて以降の動作は、図11の説明において、コマンドセットCS1をコマンドセットCS3に、命令コードIC1を命令コードIC3に置き換えたものが成り立つ。
続いて、図13を参照して説明したように、半導体記憶装置1は、コマンド“XXh”に基づいて、データレジスタDR0に保持される命令コードIC3に基づく動作を順次実行する。具体的には次の通りである。
先ず、半導体記憶装置1は、再設定動作を実行する。再設定動作では、例えば、半導体記憶装置1中のROMに記憶されている設定情報がシーケンサ15中のRAMに読み出されて半導体記憶装置1の再設定に用いられる。次に、半導体記憶装置1は、ZQ較正を実行する。より具体的には、半導体記憶装置1は、或る基準抵抗に基づいて半導体記憶装置1の出力インピーダンスを較正する。次に、半導体記憶装置1は、半導体記憶装置1の各種動作の設定の変更に用いられる情報を例えばシーケンサ15中のRAMに保持させる動作を実行する。このようにして、半導体記憶装置1は、命令コードIC3に基づく動作を順次実行する。
続いて、図13を参照して説明したように、半導体記憶装置1は、コマンド“XXh”に基づく制御を終了することに応じて、ロジック制御回路13にレディ/ビジー信号bR/BをHレベルでメモリコントローラ2へ送信させる。これにより、メモリコントローラ2は、半導体記憶装置1がレディ状態にあることを通知され得る。
半導体記憶装置1が命令コードIC3の情報ユニットIUそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号bWE、ならびに、信号DQSおよびbDQSについては、図13を参照して半導体記憶装置1が命令コードIC1に基づいて動作する場合について説明した通りである。
図20は、第1実施形態の第1変形例の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。図20に示されるタイミングチャートでは、メモリコントローラ2がコマンド“70h”を用いて半導体記憶装置1がレディ状態にあることを確認することは省略されている。
先ず、メモリコントローラは、コマンド“FFh”を半導体記憶装置に送信する。コマンド“FFh”は、半導体記憶装置に再設定動作を実行させるために使用されるコマンドである。
半導体記憶装置は、コマンド“FFh”を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンド“FFh”に基づいて再設定動作を実行する。再設定動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
続いて、メモリコントローラは、コマンド“F9h”を半導体記憶装置に送信する。コマンド“F9h”は、半導体記憶装置にZQ較正を実行させるために使用されるコマンドである。続いて、メモリコントローラは、アドレス情報ADDを半導体記憶装置に送信する。コマンド“F9h”に続くアドレス情報ADDは、ZQ較正の対象を指定する。
半導体記憶装置は、コマンド“F9h”および当該アドレス情報ADDを受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンド“F9h”および当該アドレス情報ADDに基づいてZQ較正を実行する。ZQ較正を行う動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
続いて、メモリコントローラは、コマンド“EFh”を半導体記憶装置に送信する。コマンド“EFh”は、半導体記憶装置の各種動作の設定の変更に用いられる情報を半導体記憶装置に保持させるために使用されるコマンドである。続いて、メモリコントローラは、アドレス情報ADDを半導体記憶装置に送信する。コマンド“EFh”に続くアドレス情報ADDは、設定の変更に用いられる情報が半導体記憶装置において保持される領域を指定する。続いて、メモリコントローラは、設定の変更に用いられる情報を含むデータDinを、信号DQ<7:0>を介して半導体記憶装置に送信する。
半導体記憶装置は、コマンド“EFh”、当該アドレス情報ADD、およびデータDinを受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置はコマンド“EFh”、当該アドレス情報ADD、およびデータDinに基づいて、設定の変更に用いられる情報を保持する動作を実行する。当該動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
なお、メモリコントローラは、図16を参照して説明したように、ライトイネーブル信号bWE、コマンドラッチイネーブル信号CLE、およびアドレスラッチイネーブル信号ALEを制御する。また、メモリコントローラは、信号DQSおよび信号bDQSをトグルさせつつデータDinを送信する。
第1実施形態の第1変形例に係る半導体記憶装置1によれば、次に説明するような効果がさらに奏される。
図19の例では、半導体記憶装置1は、命令コードIC3に基づいて、再設定動作、ZQ較正、および、各種動作の設定の変更に用いられる情報を保持する動作を順次実行していく。これらの動作は各々、プレーンPBへのアクセスを伴わない動作であるか、プレーンPBへのアクセスを伴ったとしてもラッチ回路XDLが使用されない動作である。このため、これらの動作によっては、ラッチ回路XDLが保持する命令コードICの破壊は起こり得ない。したがって、半導体記憶装置1および/またはメモリコントローラ2は、命令コードICの破壊を防ぐための特別な制御を行う必要がない。すなわち、第1実施形態の第1変形例に係る半導体記憶装置1によると、システム設計が容易になり得る。
(2)第2変形例
図21は、第1実施形態の第2変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図21は、第1実施形態の第2変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
当該動作については、図11の説明において、コマンドセットCS1をコマンドセットCS4に、命令コードIC1を命令コードIC4に置き換えたものが成り立つ。
続いて、図13を参照して説明したように、半導体記憶装置1は、コマンド“XXh”に基づいて、データレジスタDR0に保持される命令コードIC4に基づく動作を順次実行する。具体的には次の通りである。
先ず、半導体記憶装置1は、或るブロックBLKを対象とするリフレッシュ動作(図21ではリフレッシュ#1と示されている。)を実行する。リフレッシュ動作について、次に説明する。
メモリセルトランジスタMTへのデータの記憶からの時間の経過に伴い、例えば、当該メモリセルトランジスタMTの電荷蓄積層に蓄積された電子の一部が電荷蓄積層から抜け、これにより当該メモリセルトランジスタMTの閾値電圧が下がることがある。このため、当該データの記憶から経過した時間によっては、半導体記憶装置1は、当該データを必ずしも正確に読み出し得ない。半導体記憶装置1は、例えば、当該データを正確に読み出すことができなくなる前に、これらのメモリセルトランジスタMTのゲートに接続されるワード線WLに読出しパス電圧VREADを印加する。例えば、このように対象のブロックBLKの全てのワード線WLに読出しパス電圧VREADを印加する動作を、リフレッシュ動作と称する。リフレッシュ動作により、時間経過によるメモリセルトランジスタMTの閾値電圧への影響が無くされる。
続いて、半導体記憶装置1は、次のブロックBLKを対象とする2番目のリフレッシュ動作(図21ではリフレッシュ#2と示されている。)を実行する。続いて、半導体記憶装置1は、さらに次のブロックBLKを対象とする3番目のリフレッシュ動作(図21ではリフレッシュ#3と示されている。)を実行する。半導体記憶装置1は、N番目のブロックBLKを対象とするN番目のリフレッシュ動作(図21ではリフレッシュ#Nと示されている。)までリフレッシュ動作を繰り返し実行する。以下では、一例として、Nが16である場合について説明する。
続いて、図13を参照して説明したように、半導体記憶装置1は、コマンド“XXh”に基づく制御を終了することに応じて、ロジック制御回路13にレディ/ビジー信号bR/BをHレベルでメモリコントローラ2へ送信させる。これにより、メモリコントローラ2は、半導体記憶装置1がレディ状態にあることを通知され得る。
半導体記憶装置1が命令コードIC4の情報ユニットIUそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号bWE、ならびに、信号DQSおよびbDQSについては、図13を参照して半導体記憶装置1が命令コードIC1に基づいて動作する場合について説明した通りである。
図22は、図21のタイミングチャートで示した命令コードIC4の詳細の一例を示す。メモリコントローラ2は、命令コードIC4を、或る情報ユニットIUの上位8ビットのデータ、当該情報ユニットIUの下位8ビットのデータ、次の情報ユニットIUの上位8ビットのデータ、当該情報ユニットIUの下位8ビットのデータ、という順で、信号DQ<7:0>を介して半導体記憶装置1に送信する。このような8ビットのデータを、メモリコントローラ2から送信される順に説明する。
データ“18h”が、続いてデータ“D2h”が、送信される。データ“18h”およびデータ“D2h”はそれぞれ、登場順に、情報ユニットIU40の上位8ビットのデータおよび下位8ビットのデータである。データ“18h”が、続いてデータ“00h”が、送信される。データ“18h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU41の上位8ビットのデータおよび下位8ビットのデータである。
データ“14h”、続くデータ“00h”の送信が、例えば5サイクル行われる。このように送信されるデータは、送信される順に、情報ユニットIU42の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU43の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU44の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU45の上位8ビットのデータ、下位8ビットのデータ、情報ユニットIU46の上位8ビットのデータ、下位8ビットのデータである。
データ“18h”が、続いてデータ“30h”が、送信される。データ“18h”およびデータ“30h”はそれぞれ、登場順に、情報ユニットIU47の上位8ビットのデータおよび下位8ビットのデータである。データ“21h”が、続いてデータ“00h”が、送信される。データ“21h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU48の上位8ビットのデータおよび下位8ビットのデータである。データ“6Fh”が、続いてデータ“09h”が、送信される。データ“6Fh”およびデータ“09h”はそれぞれ、登場順に、情報ユニットIU49の上位8ビットのデータおよび下位8ビットのデータである。
データ“E0h”が、続いてデータ“00h”が、送信される。データ“E0h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU4Aの上位8ビットのデータおよび下位8ビットのデータである。
半導体記憶装置1は、命令コードIC4の情報ユニットIUそれぞれに関係する処理を順次実行することにより、上述した16回のリフレッシュ動作を実現する。半導体記憶装置1により順次実行される、命令コードIC4の情報ユニットIUそれぞれに関係する処理の詳細を説明する。
先ず、半導体記憶装置1は、情報ユニットIU40、IU41、IU42、・・・、およびIU47を登場順にデータレジスタDR0から読み出す。半導体記憶装置1は、これらの情報ユニットIUを登場順に解読し、解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、取得した各種コマンドに基づいて、最初のリフレッシュ動作を実行する。より具体的には次の通りである。
命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU40を受信し、情報ユニットIU40を解読する。命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU40の下位8ビットのデータ“D2h”をコマンド“D2h”としてコマンドレジスタ143に転送する。コマンド“D2h”は、リフレッシュ動作を半導体記憶装置1に実行させるために使用されるコマンドである。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU41を受信し、情報ユニットIU41を解読する。命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU41の下位8ビットのデータ“00h”をコマンド“00h”としてコマンドレジスタ143に転送する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU42を受信し、情報ユニットIU42を解読する。命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU42の下位8ビットのデータ“00h”をアドレス情報“00h”としてアドレスレジスタ142に転送する。情報ユニットIU43、IU44、・・・、およびIU46に対しても同様の処理が順次行われる。このようにして、5サイクルにわたるアドレス情報ADDが、アドレスレジスタ142に保持される。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU47を受信し、情報ユニットIU47を解読する。命令コード解読回路18、ロジック制御回路13、および入出力回路12による処理の結果、入出力回路12は、情報ユニットIU47の下位8ビットのデータ“30h”をコマンド“30h”としてコマンドレジスタ143に転送する。
第1制御回路151は、情報ユニットIU40、IU41、IU42、・・・、およびIU47からこのように得られる各種コマンドCMDに基づいて、上述した、最初のリフレッシュ動作を開始する。第1制御回路151は、当該リフレッシュ動作に係る制御の開始に応じてトゥルーレディ/ビジー信号tRBをLレベルにし、当該制御を行っている間、トゥルーレディ/ビジー信号tRBをLレベルに維持する。
例えば当該制御の間に、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU48を受信し、情報ユニットIU48を解読する。情報ユニットIU48は、情報ユニットIU0Aと同一の16ビットのデータであるため、情報ユニットIU0Aについて説明したのと同一の処理が行われる。その結果、第2制御回路152は、第1制御回路151が上記リフレッシュ動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにするまで待機する。トゥルーレディ/ビジー信号tRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU49を受信し、情報ユニットIU49を解読する。情報ユニットIU49の第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“1”データを表すことから、情報ユニットIU49が定義する命令の種類はリピートである。情報ユニットIU49の第4ビットから第8ビットは、15回のリピートであることを示す。当該下位8ビットのデータは、9個前の情報ユニットIUからのリピートであることを示す。命令コード解読回路18は、当該命令に応じた処理のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、図14を参照して説明したように、半導体記憶装置1に、情報ユニットIU49の9個前の情報ユニットIU40から情報ユニットIU48まで、これらの情報ユニットIUが各々定義する命令に応じた処理を15回リピートさせる処理を実行する。
このようにして、第1制御回路151は、2番目のリフレッシュ動作からN番目のリフレッシュ動作まで、リフレッシュ動作を繰り返し実行する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU4Aを受信し、情報ユニットIU4Aを解読する。情報ユニットIU4Aは、情報ユニットIU39と同一の16ビットのデータであるため、情報ユニットIU39について説明したのと同一の処理が行われる。その結果、第2制御回路152は、コマンド“XXh”に基づく制御を終了させる処理を実行する。
図23は、第1実施形態の第2変形例の比較例に係る半導体記憶装置が順次実行する各種動作に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。図23に示されるタイミングチャートでは、メモリコントローラ2がコマンド“70h”を用いて半導体記憶装置1がレディ状態にあることを確認することは省略されている。
先ず、メモリコントローラは、コマンド“D2h”、コマンド“00h”、5サイクルにわたるアドレス情報ADD、およびコマンド“30h”を、登場順に、半導体記憶装置に送信する。半導体記憶装置は、コマンド“30h”を受信することに応じて、レディ/ビジー信号bR/BをLレベルでメモリコントローラに送信する。半導体記憶装置は、これらの各種コマンドCMDに基づいて、最初のリフレッシュ動作を実行する。当該リフレッシュ動作の完了に応じて、半導体記憶装置は、レディ/ビジー信号bR/BをHレベルでメモリコントローラに送信する。
次に、メモリコントローラは、上述したのと同一の各種コマンドCMDおよびアドレス情報ADDを半導体記憶装置に送信する。半導体記憶装置は、これらの各種コマンドCMDに基づいて、2番目のリフレッシュ動作(図示せず)を実行する。半導体記憶装置は、レディ/ビジー信号bR/Bを、上述したのと同じように制御する。
メモリコントローラおよび半導体記憶装置はそれぞれ、同一の動作を繰り返し行い、これにより、半導体記憶装置は、N番目のリフレッシュ動作まで、リフレッシュ動作を繰り返し実行する。
なお、メモリコントローラは、図16を参照して説明したように、ライトイネーブル信号bWE、コマンドラッチイネーブル信号CLE、およびアドレスラッチイネーブル信号ALEを制御する。
第1実施形態の第2変形例に係る半導体記憶装置1によれば、次に説明するような効果がさらに奏される。
図21および図22の例では、メモリコントローラ2が半導体記憶装置1に送信する命令コードIC4は、リピートに係る情報ユニットIU49を含む。先ず、半導体記憶装置1は、情報ユニットIU40から情報ユニットIU47まで、これらの情報ユニットIUが各々定義する命令に応じた処理を順次実行することにより、リフレッシュ動作を実行する。続いて、半導体記憶装置1は、情報ユニットIU48が定義する命令に応じた処理を実行した後、第2制御回路152による情報ユニットIU49に基づく制御の下、情報ユニットIU40から情報ユニットIU48まで、これらの情報ユニットIUが各々定義する命令に応じた処理を15回リピートさせる処理を実行する。これにより、半導体記憶装置1は、リフレッシュ動作をさらに15回繰り返し実行する。
半導体記憶装置1は、このような命令コードICによると、リピートに係る情報ユニットIUを含まない命令コードICに基づいて実行するのと同等の動作を、より少ない数の情報ユニットIUからなる命令コードICに基づいて実行できる。したがって、第1実施形態の第2変形例に係る半導体記憶装置1によれば、メモリコントローラ2による命令コードICの生成および送信の時間が短縮可能である。すなわち、命令コードICのためにメモリコントローラ2の機能が使用されている時間が短縮可能である。また、命令コードICを半導体記憶装置1が受信するのに要する時間も短縮され、ゆえに、半導体記憶装置1の動作の高速化も図り得る。
(3)第3変形例
図24は、第1実施形態の第3変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
図24は、第1実施形態の第3変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
当該動作では、コマンドセットCS5が用いられる。コマンドセットCS5は、コマンドセットCS1において、命令コードIC1を命令コードIC5に置き換えたものである。命令コードIC5は、命令コードIC1において、情報ユニットIU37およびIU38を情報ユニットIU57およびIU58に置き換えたものである。
当該動作については、図11の説明において、コマンドセットCS1をコマンドセットCS5に、命令コードIC1を命令コードIC5に、置き換えたものが成り立つ。さらに、当該動作については、図12の説明において、命令コードIC1を命令コードIC5に、情報ユニットIU37を情報ユニットIU57に、情報ユニットIU38を情報ユニットIU58に置き換え、情報ユニットIU37およびIU38に係る説明を次の説明に置き換えたものが成り立つ。次の説明は、メモリコントローラ2から半導体記憶装置1への情報ユニットIUの送信についてのものである。
情報ユニットIU36に続いて情報ユニットIU57が送信される。より具体的には、データ“18h”が、続いてデータ“15h”が、送信される。データ“18h”およびデータ“15h”はそれぞれ、登場順に、情報ユニットIU57の上位8ビットのデータおよび下位8ビットのデータである。情報ユニットIU57に続いて情報ユニットIU58が送信される。より具体的には、データ“21h”が、続いてデータ“00h”が、送信される。データ“21h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU58の上位8ビットのデータおよび下位8ビットのデータである。情報ユニットIU58に続いて情報ユニットIU39が送信される。
半導体記憶装置1は、図13を参照して説明したように、コマンド“XXh”に基づいて、命令コードIC5の情報ユニットIUそれぞれに関係する処理を順次実行する。これにより、半導体記憶装置1は、命令コードIC5に基づく動作を順次実行する。具体的には次の通りである。
半導体記憶装置1は、図13を参照して説明したように、情報ユニットIU00から情報ユニットIU2Aそれぞれに関係する処理を実行する。これにより、半導体記憶装置1は、図13を参照して説明したように、3種類のSLC方式での読出し動作を順次実行する。トゥルーレディ/ビジー信号tRBのレベルは、第1制御回路151により、3番目のSLC方式での読出し動作に係る制御の完了に応じてHレベルにされるまでは、図13を参照して説明した通りである。この間、第1制御回路151が出力するキャッシュレディ/ビジー信号cRBは、トゥルーレディ/ビジー信号tRBと同一のレベルである。
情報ユニットIU2Aに関係する処理に続いて、半導体記憶装置1は、情報ユニットIU30、IU31、IU32、・・・、IU36、およびIU57を登場順にデータレジスタDR0から読み出す。半導体記憶装置1は、これらの情報ユニットIUを登場順に解読し、解読結果に基づく各種コマンドCMDおよびアドレス情報ADDを取得する。半導体記憶装置1は、当該各種コマンドCMDおよびアドレス情報ADDに基づいて、図13の例と同様のTLC方式での書込み動作を実行する。より具体的には次の通りである。
情報ユニットIU30、IU31、IU32、・・・、およびIU36に対して、図13を参照して説明した通りの処理が行われる。その結果、図13を参照して説明したように、情報ユニットIU30、IU31、IU32、・・・、およびIU35に基づいて、各種コマンドCMDがコマンドレジスタ143に転送され、各種アドレス情報ADDがアドレスレジスタ142に転送され、情報ユニットIU36に基づいて、第2制御回路152が、内部クロック信号が或るレベルに4回変化するまで待機する。
続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU57を受信し、情報ユニットIU57を解読する。入出力回路12は、情報ユニットIU57の下位8ビットのデータ“15h”をコマンド“15h”としてコマンドレジスタ143に転送する。コマンド“15h”は、半導体記憶装置1に、コマンド“VVh”の受信以降に受信したアドレス情報ADDに基づいて、コピーバックプログラム動作をキャッシュプログラム動作として実行させるために使用されるコマンドである。
第1制御回路151は、情報ユニットIU30、IU31、IU32、・・・、IU36、およびIU57からこのように得られる各種コマンドCMDおよびアドレス情報ADD等に基づいて、上述した、TLC方式での書込み動作を開始する。当該書込み動作はキャッシュプログラム動作として実行される。第1制御回路151は、当該書き込み動作に係る制御の開始に応じて、トゥルーレディ/ビジー信号tRBおよびキャッシュレディ/ビジー信号cRBを各々Lレベルにし、当該制御を行っている間、トゥルーレディ/ビジー信号tRBをLレベルに維持する。第1制御回路151は、当該制御を開始することに応じて、ロジック制御回路13に、キャッシュレディ/ビジー信号cRBと同一のレベルでレディ/ビジー信号bR/Bを出力させるための制御を行う。これにより、ロジック制御回路13は、レディ/ビジー信号xRBがHレベルになった場合には、キャッシュレディ/ビジー信号cRBと同一のレベルでレディ/ビジー信号bR/Bを出力可能となる。
例えば当該書込み動作に係る制御の間に、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU58を受信し、情報ユニットIU58を解読する。情報ユニットIU58は、情報ユニットIU0Aと同一の16ビットのデータであるため、情報ユニットIU0Aについて説明したのと同一の処理が行われる。その結果、第2制御回路152は、第1制御回路151が上記書込み動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにするまで待機する。当該待機の間に、半導体記憶装置1が次に受け付け得るコマンドCMDに係る動作のためのラッチ回路XDLの使用が可能となることに応じて、第1制御回路151は、キャッシュレディ/ビジー信号cRBをHレベルにする。トゥルーレディ/ビジー信号tRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
情報ユニットIU39に対して、図13を参照して説明したのと同じ処理が行われる。その結果、第2制御回路152は、命令コード処理終了のための制御信号に基づいて、コマンド“XXh”に基づく制御を終了させる処理を実行する。第2制御回路152は、当該制御を終了することに応じて、レディ/ビジー信号xRBをLレベルからHレベルにする。ロジック制御回路13は、レディ/ビジー信号xRBがHレベルであることから、第1制御回路151による制御の下、キャッシュレディ/ビジー信号cRBと同一のレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。すなわち、ロジック制御回路13は、キャッシュレディ/ビジー信号cRBと同一のHレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。これにより、メモリコントローラ2は、半導体記憶装置1がレディ状態にあることを通知され得る。
半導体記憶装置1が命令コードIC5の情報ユニットIUそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号bWE、ならびに、信号DQSおよびbDQSについては、図13を参照して半導体記憶装置1が命令コードIC1に基づいて動作する場合について説明した通りである。
図25は、第1実施形態の第3変形例に係る半導体記憶装置1が或る命令コードICに基づいて動作する別の動作例に係るコマンドセットと他の各種信号の時間変化とを示すタイミングチャートの一例を示す。
当該動作では、コマンドセットCS6が用いられる。コマンドセットCS6は、コマンドセットCS5において、命令コードIC5を命令コードIC6に置き換えたものである。命令コードIC6は、命令コードIC5において、情報ユニットIU58を情報ユニットIU68に置き換えたものである。
当該動作については、図24の説明において、コマンドセットCS5をコマンドセットCS6に、命令コードIC5を命令コードIC6に、情報ユニットIU58を情報ユニットIU68に置き換え、情報ユニットIU58に係る説明を次の説明に置き換えたものが成り立つ。
先ず、メモリコントローラ2から半導体記憶装置1への情報ユニットIUの送信については次の通りである。
情報ユニットIU57に続いて情報ユニットIU68が送信される。より具体的には、データ“41h”が、続いてデータ“00h”が、送信される。データ“41h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU68の上位8ビットのデータおよび下位8ビットのデータである。情報ユニットIU68に続いて情報ユニットIU39が送信される。
情報ユニットIU57に続いて情報ユニットIU68が送信される。より具体的には、データ“41h”が、続いてデータ“00h”が、送信される。データ“41h”およびデータ“00h”はそれぞれ、登場順に、情報ユニットIU68の上位8ビットのデータおよび下位8ビットのデータである。情報ユニットIU68に続いて情報ユニットIU39が送信される。
次に、半導体記憶装置1による情報ユニットIUそれぞれに関係する処理については次の通りである。
情報ユニットIU57に続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU68を受信し、情報ユニットIU68を解読する。情報ユニットIU68の第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“0”データを表すことから、情報ユニットIU68が定義する命令の種類はキャッシュレディ/ビジー待機である。情報ユニットIU68の第8ビットは、当該命令が、キャッシュレディ/ビジー信号cRBのHレベルを第2制御回路152に待たせるためのものであることを示す。命令コード解読回路18は、当該命令に応じた処理のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、第1制御回路151がキャッシュレディ/ビジー信号cRBをHレベルにするまで待機する。第1制御回路151は、TLC方式での書込み動作に係る制御を行っている間に、半導体記憶装置1が次に受け付け得るコマンドCMDに係る動作のためのラッチ回路XDLの使用が可能となることに応じて、キャッシュレディ/ビジー信号cRBをHレベルにする。キャッシュレディ/ビジー信号cRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
情報ユニットIU57に続いて、命令コード解読回路18は、第2制御回路152による制御の下でデータレジスタDR0から情報ユニットIU68を受信し、情報ユニットIU68を解読する。情報ユニットIU68の第1ビット、第2ビット、および第3ビットがそれぞれ、登場順に“0”データ、“1”データ、および“0”データを表すことから、情報ユニットIU68が定義する命令の種類はキャッシュレディ/ビジー待機である。情報ユニットIU68の第8ビットは、当該命令が、キャッシュレディ/ビジー信号cRBのHレベルを第2制御回路152に待たせるためのものであることを示す。命令コード解読回路18は、当該命令に応じた処理のための制御信号を第2制御回路152に送信する。第2制御回路152は、当該制御信号に基づいて、第1制御回路151がキャッシュレディ/ビジー信号cRBをHレベルにするまで待機する。第1制御回路151は、TLC方式での書込み動作に係る制御を行っている間に、半導体記憶装置1が次に受け付け得るコマンドCMDに係る動作のためのラッチ回路XDLの使用が可能となることに応じて、キャッシュレディ/ビジー信号cRBをHレベルにする。キャッシュレディ/ビジー信号cRBがHレベルにされて第2制御回路152が待機を完了することに応じて、半導体記憶装置1は次のように動作する。
情報ユニットIU39に対して、図13を参照して説明したのと同じ処理が行われる。その結果、第2制御回路152は、命令コード処理終了のための制御信号に基づいて、コマンド“XXh”に基づく制御を終了させる処理を実行する。第2制御回路152は、当該制御を終了することに応じて、レディ/ビジー信号xRBをLレベルからHレベルにする。ロジック制御回路13は、レディ/ビジー信号xRBがHレベルであることから、第1制御回路151による制御の下、キャッシュレディ/ビジー信号cRBと同一のレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。すなわち、ロジック制御回路13は、キャッシュレディ/ビジー信号cRBと同一のHレベルでレディ/ビジー信号bR/Bをメモリコントローラ2に送信する。これにより、メモリコントローラ2は、半導体記憶装置1がレディ状態にあることを通知され得る。
その後、第1制御回路151は、上記書込み動作に係る制御の完了に応じてトゥルーレディ/ビジー信号tRBをHレベルにする。
半導体記憶装置1が命令コードIC6の情報ユニットIUそれぞれに関係する処理を順次実行する間の、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号bWE、ならびに、信号DQSおよびbDQSについては、図13を参照して半導体記憶装置1が命令コードIC1に基づいて動作する場合について説明した通りである。
第1実施形態の第3変形例に係る半導体記憶装置1によれば、次に説明するような効果がさらに奏される。
図24および図25の例では、半導体記憶装置1は、命令コードIC5またはIC6に基づいてキャッシュプログラム動作を実行する。図25の例の命令コードIC6は、キャッシュレディ/ビジー待機に係る情報ユニットIU68を含む。半導体記憶装置1は、情報ユニットIU68に基づいて、キャッシュプログラム動作の実行中にキャッシュレディ状態になることに応じて、次の情報ユニットIU39に関係する処理を実行する。その結果、半導体記憶装置1は、キャッシュレディ状態になることに応じて、レディ/ビジー信号bR/BをHレベルでメモリコントローラ2へ送信することになる。これにより、メモリコントローラ2は、半導体記憶装置1が例えトゥルーレディ状態にある間であっても、半導体記憶装置1がキャッシュレディ状態にあることを通知され得る。キャッシュレディ状態では、半導体記憶装置1が次に受け付け得るコマンドCMDに係る動作のためのラッチ回路XDLの使用が可能である。したがって、第1実施形態の第3変形例に係る半導体記憶装置1によると、メモリコントローラ2は、次の動作の実行のためのコマンドセットを、半導体記憶装置1のトゥルーレディ状態を待つことなく早期に半導体記憶装置1に送信可能である。
<第2実施形態>
以下、第2実施形態に係る半導体記憶装置1aについて説明する。
以下、第2実施形態に係る半導体記憶装置1aについて説明する。
第2実施形態に係る半導体記憶装置1aの構成について、第1実施形態に係る半導体記憶装置1の構成と相違する点を主に説明する。
半導体記憶装置1aを含むメモリシステム3a(図示せず)の説明として、図1の説明において、メモリシステム3をメモリシステム3aに、半導体記憶装置1を半導体記憶装置1aに置き換えたものが成り立つ。
図26は、第2実施形態に係る半導体記憶装置1aの構成の一例を示すブロック図である。
半導体記憶装置1aは、例えば、第1実施形態に係る半導体記憶装置1が有する構成に加えて、命令コードレジスタ19をさらに含む。
入出力回路12は、メモリコントローラ2から命令コードICを受信し、例えば、シーケンサ15による制御の下、命令コードICを命令コードレジスタ19に転送する。
命令コードレジスタ19は、入出力回路12から転送される命令コードICを保持する。命令コードレジスタ19は、命令コードICを命令コード解読回路18に転送可能である。
命令コード解読回路18は、命令コードレジスタ19から命令コードICを受信し、命令コードICに基づいて、図2を参照して説明したのと同一の処理を行う。
半導体記憶装置1aの構成の説明として、図3から図9を参照して行った説明において、半導体記憶装置1を半導体記憶装置1aに置き換え、データレジスタDRの代わりに命令コードレジスタ19が命令コードICを保持し、データレジスタDRの代わりに命令コードレジスタ19から命令コードICが読み出されるように読み替えたものが成り立つ。半導体記憶装置1aの動作の説明については、第1実施形態で行った説明において同様に読み替え、コマンド“80h”を例えばコマンド“ZZh”に置き換えたものが成り立つ。コマンド“ZZh”は、例えば、後続するデータを命令コードレジスタ19に保持させるために使用されるコマンドである。また、半導体記憶装置1aは、図14を参照して説明したS11の動作を行わなくてもよい。
上記では、入出力回路12から命令コードレジスタ19への命令コードICの転送に、コマンド“ZZh”が用いられる場合の例を説明した。しかしながら、本実施形態はこれに限定されない。命令コードICがコマンド“80h”の前に何らかのプレフィクスコマンドを含むようにし、当該転送に当該プレフィクスコマンドが用いられるようにしてもよい。あるいは、命令コードICは、入出力回路12からデータレジスタDRに転送された後に、データレジスタDRから命令コードレジスタ19に転送されるようにしてもよい。データレジスタDRから命令コードレジスタ19への命令コードICの転送は、例えばコマンド“XXh”に基づくものであってもよい。
第2実施形態に係る半導体記憶装置1aによれば、次に説明するような効果がさらに奏される。
第2実施形態に係る半導体記憶装置1aは、命令コードICを命令コードレジスタ19に保持させる。半導体記憶装置1aは、命令コードレジスタ19に保持される命令コードICに基づく動作を順次実行する。これらの動作は各々、プレーンPBへのアクセスを伴う動作であり得るが、命令コードレジスタ19へのアクセスを伴わない。このため、これらの動作によっては、命令コードレジスタ19が保持する命令コードICの破壊は起こり得ない。したがって、半導体記憶装置1aおよび/またはメモリコントローラ2は、命令コードICの破壊を防ぐための特別な制御を行う必要がない。すなわち、第2実施形態に係る半導体記憶装置1aによると、システム設計が容易になり得る。
さらに、命令コードレジスタ19から命令コード解読回路18に情報ユニットIUを転送するためのデータバスは、例えば、第1制御回路151によるコマンドCMDに基づくコア部11へのアクセスに伴って利用され得ない。このような場合、半導体記憶装置1aは、図14の例のS11の動作を省略し得る。これにより、半導体記憶装置1aは、情報ユニットIUを読み出すまでの待機時間を短縮可能である。したがって、第2実施形態に係る半導体記憶装置1aは、より高速動作可能になり得る。
<他の実施形態>
上記では、半導体記憶装置が命令コードに基づく動作を順次実行する場合の例を説明した。半導体記憶装置は、命令コードに基づく動作を中断することも可能である。半導体記憶装置は、命令コードに基づく動作を中断する場合、当該動作の再開後に最初に処理する情報ユニットを識別するための情報を保持しておく。
上記では、半導体記憶装置が命令コードに基づく動作を順次実行する場合の例を説明した。半導体記憶装置は、命令コードに基づく動作を中断することも可能である。半導体記憶装置は、命令コードに基づく動作を中断する場合、当該動作の再開後に最初に処理する情報ユニットを識別するための情報を保持しておく。
半導体記憶装置が命令コード中の情報ユニットから各種コマンド等を取得する動作、および、各情報ユニットの構成、は上述したものに限定されない。例えば、各情報ユニットは、当該情報ユニットの解読結果に基づき半導体記憶装置が動作可能なものであればよい。例えば、当該情報ユニットは、当該解読結果に基づいて半導体記憶装置が何らかのプログラムの存在を識別できるものであってもよい。当該プログラムのために用いられ得るアドレス情報は、例えば、当該情報ユニット、または、後続する情報ユニットから取得されてもよい。
本明細書において“接続”とは、電気的な接続のことを示しており、例えば間に別の素子を介することを除外しない。
本明細書において、同一、一致、一定、および維持等の表記は、実施形態に記載の技術を実施する際に設計の範囲での誤差がある場合も含むことを意図して用いている。実質的に同一というように、これらの表記に実質的という用語を重ねて用いている場合についても同じである。また、或る電圧を印加または供給するとの表記は、当該電圧を印加または供給するような制御を行うことと、当該電圧が実際に印加または供給されることとの両方を含むことを意図して用いている。さらに、或る電圧を印加または供給することは、例えば0Vの電圧を印加または供給することを含んでいてもよい。
上記ではいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態およびその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1,1a…半導体記憶装置、11…コア部、PB…プレーン、MCA…メモリセルアレイ、RD…ロウデコーダモジュール、SA…センスアンプモジュール、DR…データレジスタ、12…入出力回路、13…ロジック制御回路、14…レジスタ、141…ステータスレジスタ、142…アドレスレジスタ、143…コマンドレジスタ、15…シーケンサ、151…第1制御回路、152…第2制御回路、16…電圧生成回路、17…ドライバセット、18…命令コード解読回路、19…命令コードレジスタ、2…メモリコントローラ、21…ホストインタフェース回路、22…CPU、23…RAM、24…ROM、25…メモリインタフェース回路、3…メモリシステム、4…ホスト装置、BLK…ブロック、SU…ストリングユニット、NS…NANDストリング、CU…セルユニット、BL…ビット線、WL…ワード線、SGD,SGS…セレクトゲート線、SL…ソース線、MT…メモリセルトランジスタ、ST…選択トランジスタ、SC…センスアンプ回路、XDL,ADL,BDL,CDL…ラッチ回路、DBUS,XBUS…バス、CS…コマンドセット、IC…命令コード、IU…情報ユニット。
Claims (17)
- 半導体装置であって、
第1コマンドを受け取り、前記第1コマンドに基づいて第1動作および第2動作を実行する、ように構成される制御回路を備え、
前記第1動作の後に前記第2動作が実行され、
前記制御回路は、前記第1動作の開始から前記第2動作の開始まで、前記半導体装置がビジー状態にあることを示す第1信号を出力する、ようにさらに構成される、
半導体装置。 - 前記制御回路は、データを受け取る、ようにさらに構成され、
前記第1動作および前記第2動作は前記データに基づく、
請求項1に記載の半導体装置。 - 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示す第2信号を受け取る、ようにさらに構成され、
前記半導体装置に前記データが送られる間、前記第2信号は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示さない、
請求項2に記載の半導体装置。 - 前記制御回路は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す第2信号を受け取る、ようにさらに構成され、
前記半導体装置に前記データが送られる間、前記第2信号は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す、
請求項2に記載の半導体装置。 - 前記制御回路は、第2コマンドを受け取り、前記第2コマンドに基づいて前記第1動作を実行し、第3コマンドを受け取り、前記第3コマンドに基づいて前記第2動作を実行する、ようにさらに構成される、請求項1に記載の半導体装置。
- メモリセルアレイをさらに備え、
前記第1動作と前記第2動作は、前記メモリセルアレイの異なるブロックを対象とする、または、前記メモリセルアレイの異なるワード線を対象とする、
請求項1に記載の半導体装置。 - 前記制御回路は、前記第1コマンドを受け取ってから前記第2動作の開始までの間、前記半導体装置の外部のコントローラからコマンドを受け取らない、ようにさらに構成される、
請求項1に記載の半導体装置。 - 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示す第2信号を受け取る、ようにさらに構成され、
前記第1動作の開始から前記第2動作の開始まで、前記第2信号は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示さない、
請求項1に記載の半導体装置。 - 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られる期間を示す第2信号を受け取る、ようにさらに構成され、
前記第2信号が示す、前記半導体装置にコマンドまたはアドレス情報が送られる期間に、前記第1動作の開始から前記第2動作の開始までの期間は含まれない、
請求項1に記載の半導体装置。 - 前記制御回路は、データを受け取り、前記第1信号を出力しながら前記データに基づいて第2コマンドを取得する、ようにさらに構成され、
前記第2動作は前記第2コマンドに基づく、
請求項1に記載の半導体装置。 - 前記第1信号の出力は、前記第1コマンドに応じて開始され、
前記制御回路は、データを受け取り、前記第1信号を出力しながら前記データに基づいて第2コマンドを取得する、ようにさらに構成され、
前記第1動作は前記第2コマンドに基づく、
請求項1に記載の半導体装置。 - 第1コマンドを出力する、ように構成されるコントローラと、
前記第1コマンドを受け取り、前記第1コマンドに基づいて第1動作および第2動作を実行する、ように構成される半導体装置と
を備え、
前記第1動作の後に前記第2動作が実行され、
前記半導体装置は、前記第1動作の開始から前記第2動作の開始まで、前記半導体装置がビジー状態にあることを示す第1信号を、前記コントローラへと出力する、ようにさらに構成される、
システム。 - 半導体装置により実行される動作制御方法であって、
第1コマンドを受け取ることと、
前記半導体装置がビジー状態にあることを示す第1信号を出力しながら、前記第1コマンドに基づいて第1動作を実行することと、
前記第1動作の後に、前記第1コマンドに基づいて第2動作を実行することと
を備え、
前記第1信号の出力は、前記第1動作の開始から前記第2動作の開始まで継続される、
動作制御方法。 - 半導体装置であって、
前記半導体装置へのデータの入力のための第1コマンドを受け取り、前記第1コマンドの受け取りの後、書込み動作以外の第1動作の実行のための第2コマンドを前記半導体装置の外部のコントローラから受け取る前に前記第1動作を実行する、ように構成される制御回路
を備える、半導体装置。 - 前記制御回路は、前記第1コマンドの受け取りの後にデータを受け取る、ようにさらに構成され、
前記第1動作は前記データに基づく、
請求項14に記載の半導体装置。 - 前記制御回路は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示す第1信号を受け取る、ようにさらに構成され、
前記半導体装置に前記データが送られる間、前記第1信号は、前記半導体装置にコマンドまたはアドレス情報が送られるタイミングを示さない、
請求項15に記載の半導体装置。 - 前記制御回路は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す第1信号を受け取る、ようにさらに構成され、
前記半導体装置に前記データが送られる間、前記第1信号は、前記半導体装置にコマンドおよびアドレス情報以外の入力があるタイミングを示す、
請求項15に記載の半導体装置。
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