TWI398870B - 程式化一記憶體單元陣列及記憶體裝置之方法 - Google Patents

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Description

程式化一記憶體單元陣列及記憶體裝置之方法
本揭示案大體而言係關於記憶體裝置，且在一特定實施例中，本揭示案係關於多級單元NAND記憶體陣列之程式化。
通常將記憶體裝置提供為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展為用於廣泛範圍之電子應用的非揮發性記憶體之一風行來源。快閃記憶體裝置通常使用一單電晶體記憶體單元，其允許高記憶體密度、高可靠性及低功率消耗。快閃記憶體之常見用途包括個人電腦、個人數位助理(PDA)、數位相機及蜂巢式電話。通常將程式碼及系統資料(諸如基本輸入/輸出系統(BIOS))儲存於用於個人電腦系統中之快閃記憶體裝置中。
隨著電子系統之效能及複雜性增加，對一系統中之額外記憶體的要求亦增加。然而，為繼續降低系統成本，需要將零件計數保持為低。此可藉由使用諸如多級單元(MLC)之技術來增加積體電路之記憶體密度而實現。舉例而言，MLC NAND快閃記憶體係一具成本效益之非揮發性記憶體。
在一NAND型記憶體陣列架構中，將記憶體陣列之浮動閘極記憶體單元配置成列與行之一矩陣。亦將該陣列之記憶體單元一起配置成串(通常每一串8個、16個、32個或更多)，其中串中之記憶體單元於共同源極線與行位元線之間串聯連接(源極連接至汲極)在一起。接著由列解碼器來存取該陣列，該列解碼器藉由選擇連接至一列浮動閘極記憶體單元之閘極的字線來啟動該列浮動閘極記憶體單元。另外，亦可視所執行之當前操作而將位元線驅動為高或低。
多級記憶體單元藉由將一資料狀態(例如，如由一位元型樣所表示)指派給儲存於一傳統快閃記憶體單元上之特定臨限電壓(Vt)範圍來利用該單元之類比性質。此技術視在記憶體單元之使用壽命操作期間指派給該單元之臨限電壓範圍的數量及所指派之臨限電壓範圍的穩定性而准許每單元儲存兩個或兩個以上位元。用以表示包含N個位元之位元型樣的臨限電壓範圍之數目(其有時亦稱作Vt分布窗)係2N 。圖1說明如可被指派用於一多級記憶體單元時的臨限電壓範圍112、114、116、118之一實例。
舉例而言，可向一單元指派落在200 mV之四個不同電壓範圍112、114、116、118中之一者內的Vt，每一電壓範圍用以表示一對應於一包含兩個位元之位元型樣的資料狀態。舉例而言，臨限電壓分布104說明用於指派有一資料狀態'10'之多級記憶體單元的臨限電壓範圍114。通常，在每一範圍之間保持0.2 V至0.4 V之死空間(其亦有時稱作一 邊限)110以防止該等Vt分布重疊。若儲存於單元上之電壓處於第一Vt分布102內，則該單元在此實例中儲存邏輯'11'狀態，且通常被認為係單元之抹除狀態。若電壓處於第二Vt分布104內，則單元在此實例中儲存邏輯'10'狀態。第三分布106中之電壓將指示單元在此實例中儲存邏輯'00'狀態。最後，第四分布108中之電壓在此實例中指示邏輯'01'狀態儲存於單元中。
在程式化個別多級單元期間，藉由移動(例如，移位)單元之Vt以落在表示彼單元之所要資料值的臨限電壓分布內來更改該單元之Vt。然而，MLC裝置通常更易於出現程式化干擾問題，其中每一單元可能經受多個程式化操作以達到其所要Vt分布。多個程式化操作係在每一程式化操作期間程式化一個位元之結果。舉例而言，2位元MLC可能需要兩個程式化操作以將Vt調整至其所要狀態，而3位元MLC可能需要三個程式化操作以將Vt調整至其所要狀態。
出於上文所陳述之原因，及出於在閱讀並理解本說明書時對於熟習此項技術者而言將變得顯而易見的其他原因，此項技術中需要用於MLC NAND快閃記憶體裝置之現有程式化方案的替代方案。
在本發明之實施例之以下詳細描述中，參考形成其一部分之隨附圖式，且在隨附圖式中，作為說明而展示可實踐本揭示案之特定實施例。在圖式中，相似數字貫穿若干視圖而描述大體上類似之組件。充分詳細地描述此等實施 例，以使得熟習此項技術者能夠實踐該等實施例。可利用其他實施例，且可在不背離本揭示案之範疇的情況下，進行結構、邏輯及電性改變。因此，將不以限制性意義來理解以下詳細描述。
多級記憶體單元藉由將一資料狀態指派給一儲存於一傳統快閃記憶體單元上之特定臨限電壓(Vt)範圍來利用該單元之類比性質。若記憶體單元之程式化臨限電壓出於某種原因而移位出其程式化電壓範圍，則可能在裝置之讀取操作期間，自記憶體單元讀取不正確資料，從而產生已破壞資料。記憶體單元中之Vt移位之一潛在原因係浮動閘極干擾。在程式化期間可能發生浮動閘極干擾(有時稱作程式化干擾或Vpass干擾)，且其係由所程式化之記憶體單元與陣列中之鄰近單元之間的電容耦合引起。在一典型程式化操作期間，將一高電位程式化電壓(Vpgm)施加至含有待程式化之所選單元的字線。舉例而言，在圖2中，可選擇兩個記憶體單元240及241用於程式化。熟習此項技術者將瞭解，呈現圖2以幫助說明本揭示案之程式化操作。實際記憶體陣列可含有比圖2中所說明之記憶體組、列、行及記憶體單元多得多的記憶體組、列、行及記憶體單元。圖2展示施加至字線200之Vpgm，該字線200含有已經選擇用於程式化之單元240及241。未選字線250-254被偏壓至一小於Vpgm電壓之Vpass電位。舉例而言，Vpass電壓可為約10 V，且Vpgm電壓可為約20 V。
位元線亦視一相關聯之行是否含有已經選擇用於程式化 之記憶體單元而被加偏壓。含有經選擇用於程式化之記憶體單元之行220、223的位元線可被偏壓於0 V。未選行221、224之位元線可被偏壓於Vcc以禁止程式化。舉例而言，將位元線221偏壓於Vcc意欲禁止程式化記憶體單元242。可使用其他Vpgm、Vpass及位元線電壓，如熟習此項技術者所已知。如所論述，以Vpass來偏壓未選列(字線)及以Vcc來偏壓未選行(位元線)意欲禁止程式化未選記憶體單元。然而，由於電容耦合引起之浮動閘極干擾，未選記憶體單元242及243可在其程式化臨限電壓中經歷一移位(其有時稱作干擾)。舉例而言，電晶體242未經選擇用於程式化。然而，將Vpgm施加至字線且因此施加至電晶體242之閘極，此可在電晶體臨限電壓中引起干擾。此一般稱作程式化干擾。又，鄰近於所選字線之電晶體243亦可能受到浮動閘極干擾的影響(因為其接近於所選記憶體單元)。此通常稱作Vpass干擾。Vpass干擾與程式化干擾兩者皆係不良事件，且可在記憶體陣列中產生已破壞資料。
圖3A及圖3B說明一MLC NAND程式化之習知方法。在程式化操作期間，以頁來程式化多級記憶體單元之資料狀態(本文中用位元來表示)。舉例而言，在儲存由資料狀態(其由兩個位元'XY'之一型樣組成)表示之資料值的MLC中，最高有效位元(MSB頁)由X表示，且最低有效位元(LSB頁)由Y表示。通常首先程式化LSB頁，接著程式化MSB頁。圖3A中展示LSB頁之程式化。若待儲存之LSB係第一資料值(諸如邏輯'1')，則MLC之Vt將保持處於300處 所示之分布內。如上文所論述，Vt分布300表示MLC之已抹除狀態。若待程式化之LSB係第二資料值(諸如邏輯'0')，則藉由程式化操作來調整(例如，移位)Vt以將MLC之Vt移至301處所示之分布內。310處所指示之箭頭意欲說明由一程式化操作產生之Vt調整。
圖3B說明一典型程式化操作，其用於儲存兩位元型樣之MLC的MSB頁。在於此實例中程式化MSB中，存在四個可能之電壓分布300－303。圖3B中說明MSB頁之典型程式化位元型樣。舉例而言，若LSB頁及MSB頁含有第一資料值(諸如邏輯'1')，則不對MLC進行Vt移位，且Vt將保持處於300處所示之分布內。若分布位於301處(歸因於業已論述之LSB頁程式化操作中的邏輯'0')且待程式化之MSB頁含有第二資料值(諸如邏輯'0')，則程式化操作將使Vt移位至302處所示之分布內。最後，若先前程式化之LSB位元含有邏輯'1'且待程式化之MSB位元係邏輯'0'，則Vt將被移位至位於303處之分布內。再次，310、312及314處所指示之箭頭意欲說明歸因於程式化操作之Vt移位。
對於熟習此項技術者而言，藉由施加一組程式化脈衝來程式化一MLC之位元係已知的，該等程式化脈衝隨每一連續脈衝而增加某一增量，從而導致在一特定Vt位準下程式化位元。在本文中將增量稱作Vstep。較小之Vstep增量所產生之程式化比在較大之Vstep增量情況下所進行之程式化花費的時間長，但較小之Vstep增量允許臨限電壓範圍在MLC中較窄。然而，需要移位記憶體單元之Vt愈多(例 如，圖3B中之程式化操作312)，則移位所程式化之單元的Vt將需要的程式化脈衝愈多。增加此等程式化脈衝之數目及量值提供發生Vpass及程式化干擾之更多機會。
圖4A說明根據本揭示案之一實施例之MLC程式化方法之第一部分(例如，LSB頁程式化方法)，且圖4B說明根據本揭示案之一實施例之MLC程式化方法之第二部分(例如，MSB頁程式化方法)。參看圖4A，在MLC程式化方法之第一部分中存在LSB位元型樣之兩個可能之Vt分布400/401。此等兩個位元型樣可指派有位元型樣'11'(如分布400中所示)及'10'(如分布401中所示)。420處所示之箭頭指示由於對陣列中被程式化之任何給定單元執行的LSB程式化操作而產生的Vt移位。可用'p'後面跟上由程式化操作所產生之所要資料狀態來指代本說明書中對此等Vt移位(例如，420、422及424)之隨後論述。舉例而言，在本說明書中，'p10'可用以指代由420所指示之Vt移位。圖4A亦說明兩個可與LSB程式化有關之驗證點。(隨後亦將相對於圖6A來論述此等兩個驗證點)。存在預驗證點410及驗證點412(在圖4A中分別展示為'Pre－pv10'及'pv10')。通常，在程式化一單元期間，程式化操作可使用第一驗證電壓來判定一單元何時接近其所要之Vt，且接著使用第二驗證電壓來判定一單元是否已達到其所要之Vt。此允許程式化操作在初始程式化期間採用一更具進取性之方法來移動單元之Vt，藉此提高程式化速度，接著在程式化操作之稍後循環期間採用一進取性較小之方法來移動單元之Vt，以減小對應之Vt分 布突增的可能性。可藉由在程式化操作期間有效地更改臨限電壓之改變速率來調整(例如，減緩)程式化操作之進取性(aggressiveness)。
圖4B說明用於本揭示案之至少一實施例的四個潛在Vt分布400－403。其他實施例可視待儲存之位元的數目而具有更多Vt分布。箭頭422及424指示由一MSB程式化操作(若執行此操作)所產生之Vt移位。亦存在圖4B中所示之兩個驗證點。隨後論述414處之驗證點'pv01'及416處之驗證點'pv00'。對於兩個此等Vt分布而言多個驗證位準之概念係可適用的，但對於該方法而言並非本質的。應注意，圖4B及圖3B中所示之實施例之方法在至少一個方面不同。在圖3B中，將Vt分布自位元型樣'11'移位至'01'所需的Vt移位遠大於自'10'移位至'00'所需的Vt移位。在圖3B中所說明之兩種此等狀況下，MSB自'1'改變為'0'。如上文所論述，使用一組程式化脈衝來程式化MLC單元，其中所施加之電壓通常在每一連續脈衝下增加某一增量Vstep。應注意，對於一共同字線程式化電壓而言，其可採用愈來愈多之脈衝來移位MLC單元之Vt。舉例而言，其通常採用比用以將Vt自1 V調整至2 V之脈衝多的脈衝來將Vt自2 V調整至3 V。此係歸因於電荷積聚於單元之浮動閘極(因為其Vt增加)上。因此，參看圖3B，較314處所示之程式化操作，由312所指示之程式化可花費更長之時間及更多之程式化脈衝。額外之程式化脈衝增加了時間且增加了鄰近單元之Vpass及程式化干擾的可能性。圖4B中所說明的本揭示案之一實施例 之方法解決了此等問題。應注意，與圖3B形成對比，422處所指示之圖4B中的Vt分布之移位的量值更密切類似於424處所指示之移位的量值。然而，如先前所論述，使Vt分布移位一固定量所需之脈衝之數目通常隨MLC上之Vt增加而增加。因此，經歷422處所示之程式化操作的單元可能完成程式化，而經歷424處之程式化操作的單元可能需要額外程式化脈衝。此問題亦由本揭示案之各種實施例來解決。
儘管相對於兩位元MLC而詳述實例實施例，但本文中所描述之概念可擴展至儲存兩個以上資訊位元的多級單元。在兩位元情況中，若需要改變第一位元(例如，LSB)，則首先將具有一在第一Vt分布(例如，分布400)內之Vt的單元移位至第二Vt分布(例如，分布401)。為改變MLC之第二位元，接著將在第一Vt分布內之單元移位至第三分布(例如，分布402)，同時接著將在第二Vt分布內之單元移位至第四分布(例如，分布403)。在該等實施例中，第四Vt分布403含有大於在第三Vt分布402內之Vt位準的Vt位準，第三Vt分布含有大於在第二Vt分布401內之Vt位準的Vt位準，且第二Vt分布含有大於在第一Vt分布400內之Vt位準的Vt位準。為將此程序擴展至三位元MLC，考慮八個愈來愈高之Vt分布的實例，該等Vt分布對應於位元型樣'111'、'101'、'011'、'001'、'110'、'100'、'010'及'000'。若需要改變第一位元，則可將單元自第一Vt分布(對應於'111')移位至第五Vt分布(對應於'110')。每一組四個Vt分布(亦即，第 一至第四及第五至第八)之隨後程式化可接著遵循圖4A至圖4B之實例。舉例而言，若需要改變第二位元，則將單元自其所開始之Vt分布向上移位至下一較高之Vt分布，且若需要改變第三位元，則將單元自其所開始之Vt分布向上移位兩個Vt分布。通常，對於一N位元MLC(其中N係一大於2之整數且具有2N 個Vt分布)而言，改變第一位元可藉由將單元之Vt移位2N－1 個分布範圍來達到，一隨後之位元改變可藉由將單元之Vt移位2N－2 個分布範圍來達到，依此類推，直至存在兩個尚待程式化之位元。倒數第二個位元可接著藉由將單元之Vt移位一個分布範圍來改變，且最後之位元可接著藉由將單元之Vt移位兩個分布範圍來改變。
由於記憶體單元陣列之結構，一給定列中之記憶體單元將全部經歷相同之所施加的字線(程式化)電壓脈衝。減小單元所經歷之有效程式化電位將減緩程式化過程。本實施例之方法藉由判定哪些單元需要422處所示之程式化操作且哪些單元需要424處所示之操作來實現此。本揭示案之程式化方法向上偏壓與422操作相關聯之位元線，從而有效地阻止程式化此等單元。424操作單元之位元線被偏壓於0 V。因此，藉由將422操作之位元線向上偏壓某一Vbias電壓，可調整程式化操作以允許在大約相同時間完成422操作與424操作。因此，經選擇用於程式化並耦接至相同字線(具有相同之所施加的程式化電壓)的單元將具有不同之所得Vt分布，同時減小鄰近單元中之Vpass及程式化干擾的可能性。此方法減少在422操作已完成之後，對 424操作之額外程式化脈衝的需要。
圖5說明根據本揭示案之一實施例之程式化MLC NAND記憶體單元的方法。藉由首先使待程式化之記憶體單元位於一與已抹除資料值(例如，如在圖4A之分布400中的資料狀態'11')相關聯之電壓臨限值範圍內而將該等記憶體單元置於一用於程式化之條件(500)。接著執行LSB頁程式化操作(502)。在第一頁(例如，LSB頁)程式化502完成之後，使用根據本揭示案之一實施例之方法504來判定在程式化第二頁(例如，MSB頁)之前所需之位元線偏壓。最後，藉由根據本揭示案之至少一實施例之方法來程式化第二或MSB頁(506)。只要在任一給定記憶體單元之第二頁之前程式化任一給定MLC或單元之第一頁，程式化次序之任何變化將仍涵蓋於本實施例中。舉例而言，可程式化一列之第一(例如，LSB)頁，接著程式化同一列之第二(例如，MSB)頁。一種替代性方法可包括在返回至程式化第二頁之前程式化隨後列之多個第一頁。本揭示案因此並不限於在個別LSB頁之後立即程式化MSB頁。
圖6A說明根據本揭示案之一實施例之程式化LSB頁的詳述方法。在一實施例中，圖6A中所示之過程對應於圖5之過程步驟502。參看圖6A，對待程式化之當前LSB位元為邏輯'1'還是'0'作出判定(602)。若LSB位元係邏輯'1'，則對於當前單元而言不需要進一步之動作，因為邏輯值'1'對應於一已抹除狀態。因此，將偏壓(例如，以Vcc)相關聯之位元線以防止更改彼特定單元之臨限電壓並將該單元之臨 限電壓有效地保持處於一已抹除資料狀態。若待程式化之LSB位元係邏輯'0'，則相關聯之位元線將被偏壓於0 V，且將一程式化脈衝施加至該單元(604)以增加該單元之Vt(如圖4A中之420處所示)。執行一預驗證606/410及驗證操作608/412以判定Vt是否已移位至一所要之臨限值。若預驗證失敗，則遞增Vpgm並施加另一程式化脈衝(604)。再次執行預驗證606/410及驗證操作608/412。繼續此直至預驗證成功。在預驗證成功之後施加額外程式化脈衝。然而，將與所程式化之單元相關聯的位元線向上偏壓(614)某一Vbias電壓。(見614，'ppv10成功＝Vbias'。)舉例而言，可以＋0.6 V之Vbias來偏壓位元線。亦可使用其他Vbias電壓，只要位元線不被偏壓至一禁止程式化該單元之位準即可。增加偏壓之位準將進一步阻止程式化。如剛才所描述之向上偏壓位元線的方法減緩程式化過程，此可產生一更緊密之Vt分布401。一旦被程式化之所有LSB位元之驗證步驟成功(610)，則完成LSB頁之程式化(612)。
圖6B說明根據本揭示案之一實施例之程式化MSB頁的詳述方法。關於待程式化之當前MSB 648，檢查如先前所描述之藉由圖6A中所說明之方法而加以程式化的相關聯之LSB。基於LSB位元來判定相關聯之位元線的偏壓(652)。如在圖6之652處所說明，相關聯之位元線將被偏壓於用於程式化操作'p11'及'p10'之Vcc、用於程式化操作'p00'之0 V及用於程式化操作'p01'之Vbias。對於一實施例而言，Vbias將為約1 V。可在其他實施例中利用其他電壓。由於 升高之位元線偏壓(例如，使用Vbias電壓)，自'10'程式化至'00'狀態之MLC將比自'11'程式化至'01'狀態之MLC更緊密地完成Vt調整，因此減少Vpass及程式化干擾。接著施加一程式化脈衝(654)。執行驗證操作'pv01' 656/414及'pv00' 658/416。使用'pv01'及'pv00'驗證操作之結果來判定(664)對於任何額外施加之程式化脈衝(654)的相關聯之位元線偏壓。若將施加額外程式化脈衝，則遞增Vpgm(666)且施加另一程式化脈衝(654)。一旦所有被程式化之MSB位元之驗證步驟成功(660)，則完成MSB頁程式化操作(662)。
使用所施加之完全相同數目的程式化脈衝仍可能未完成圖4B中所展示及上文所詳述之兩個程式化操作422及424。424操作仍可能需要額外程式化脈衝來達成所要之Vt分布。因此，在圖7中所說明之本揭示案之另一實施例中，可使用一小的Vpgm階躍電壓704來促進用於'11'至'01'422程式化操作之狹窄Vt分布。在完成預驗證'pv01'操作414/702之後，可偏壓相關聯之位元線以禁止程式化(706)且可將一較大之Vpgm階躍710施加至剩餘'00'Vt分布記憶體單元以加速完成程式化操作424。在圖7中所說明之本實施例中，Vstep2 710大於Vstep1 704。當驗證操作416/708成功時，完成程式化。
圖8係根據本揭示案之一實施例之記憶體裝置800的簡化方塊圖，該記憶體裝置800與一作為一電子系統之部分的處理器830通信(例如，耦接至處理器830)。電子系統之一 些實例包括個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、電子遊戲機、電子器具、車輛、無線裝置、行動電話及其類似物。處理器830可為一記憶體控制器或其他外部處理器。
記憶體裝置800包括配置成列與行之一記憶體單元陣列804。提供列解碼電路808及行解碼電路810以解碼位址信號。接收並解碼位址信號以存取記憶體陣列804。記憶體裝置800亦包括輸入/輸出(I/O)控制電路812以管理命令、位址及資料至記憶體裝置800之輸入以及資料及狀態資訊自記憶體裝置800之輸出。一位址暫存器814耦接於1/O控制電路812與列解碼電路808及行解碼電路810之間以在解碼之前鎖存位址信號。一命令暫存器824耦接於I/O控制電路812與控制邏輯816之間以鎖存傳入之命令。控制邏輯816回應於該等命令而控制對記憶體陣列804之存取並產生用於外部處理器830之狀態資訊。控制邏輯816耦接至列解碼電路808及行解碼電路810以回應於位址來控制列解碼電路808及行解碼電路810。控制邏輯816經調適以執行根據本揭示案之一或多個實施例之程式化記憶體單元的方法。
控制邏輯816亦耦接至一快取暫存器818。快取暫存器818鎖存如由控制邏輯816所引導而傳入或傳出之資料以在記憶體陣列804分別忙於寫入或讀取其他資料時臨時儲存資料。在寫入操作期間，將資料自快取暫存器818傳遞至資料暫存器820以用於轉移至記憶體陣列804；接著將來自I/O控制電路812之新資料鎖存於快取暫存器818中。在讀 取操作期間，將資料自快取暫存器818傳遞至I/O控制電路812以用於輸出至外部處理器830；接著將新資料自資料暫存器820傳遞至快取暫存器818。一狀態暫存器822耦接於I/O控制電路812與控制邏輯816之間以鎖存用於輸出至處理器830之狀態資訊。
記憶體裝置800經由一控制鏈路832而在控制邏輯816處自處理器830接收控制信號。根據本發明，該等控制信號可包括碼片賦能CE #、命令鎖存賦能CLE 、位址鎖存賦能ALE 及寫入賦能WE #。記憶體裝置800經由多工輸入/輸出(I/O)匯流排834而自處理器830接收命令(呈命令信號之形式)、位址(呈位址信號之形式)及資料(呈資料信號之形式)，且經由I/O匯流排834將資料輸出至處理器830。
具體言之，在I/O控制電路812處經由I/O匯流排834之輸入/輸出(I/O)接腳[7：0]來接收命令，且將其寫入至命令暫存器824中。在I/O控制電路812處經由匯流排834之輸入/輸出(I/O)接腳[7：0]來接收位址，且將其寫入至位址暫存器814中。在I/O控制電路812處經由用於一8位元裝置之輸入/輸出(I/O)接腳[7：0]或用於一16位元裝置之輸入/輸出(I/O)接腳[15：0]來接收資料，並將其寫入至快取暫存器818中。隨後將資料寫入至資料暫存器820中以用於程式化記憶體陣列804。對於另一實施例而言，可省略快取暫存器818，且直接將資料寫入至資料暫存器820中。亦經由用於一8位元裝置之輸入/輸出(I/O)接腳[7：0]或用於一16位元裝置之輸入/輸出(I/O)接腳[15：0]來輸出資料。熟習此項技術者將 瞭解，可提供額外電路及信號，且已簡化圖8之記憶體裝置以幫助集中於本揭示案。另外，儘管已根據各種信號之接收及輸出的風行慣例而描述了圖8之記憶體裝置，但應注意，除非本文中明確指出，否則各種實施例並不受所描述之特定信號及I/O組態之限制。
結論
本揭示案之各種實施例提供用於程式化多級單元NAND記憶體陣列之方法及經調適以執行該等方法之裝置。對於一實施例而言，具有愈來愈高之Vt範圍的四個或四個以上之Vt分布對應於四個或四個以上之資料狀態，該等資料狀態可由兩個或兩個以上之位元之位元型樣來表示。在程式化之前，目標記憶體單元可位於該等Vt分布中之對應於第一資料狀態的第一Vt分布中。若需要第二或第四資料狀態，則在一程式化操作之第一部分期間將記憶體單元自第一Vt分布移位至下一較高或第二Vt分布，而若需要第一或第三資料狀態，則記憶體單元保持處於第一Vt分布中。在程式化操作之第二部分期間，若需要第三資料狀態，則將彼等記憶體單元自第一Vt分布移位至一高於第二Vt分布之第三Vt分布，且若需要第四資料狀態，則將彼等記憶體單元自第二Vt分布移位至一高於第三Vt分布之第四Vt分布。
儘管已在本文中說明及描述了特定實施例，但一般熟習此項技術者將瞭解，可用經計算以達成相同目的之任何方法來取代所示之特定實施例。本揭示案之許多調適對於一般熟習此項技術者而言將係顯而易見的。因此，本申請案 意欲涵蓋各種實施例之任何調適或變化。
102‧‧‧第一Vt分布
104‧‧‧第二Vt分布
106‧‧‧第三分布
108‧‧‧第四分布
110‧‧‧死空間
112‧‧‧臨限電壓範圍
114‧‧‧臨限電壓範圍
116‧‧‧臨限電壓範圍
118‧‧‧臨限電壓範圍
200‧‧‧字線
220‧‧‧行
221‧‧‧未選行
223‧‧‧行
224‧‧‧未選行
240‧‧‧記憶體單元
241‧‧‧記憶體單元
242‧‧‧未選記憶體單元/電晶體
243‧‧‧未選記憶體單元/電晶體
250‧‧‧未選字線
251‧‧‧未選字線
252‧‧‧未選字線
253‧‧‧未選字線
254‧‧‧未選字線
300‧‧‧Vt分布
301‧‧‧分布
302‧‧‧分布
303‧‧‧分布
310‧‧‧箭頭
312‧‧‧箭頭
314‧‧‧箭頭
400‧‧‧Vt分布
401‧‧‧Vt分布
402‧‧‧Vt分布
403‧‧‧Vt分布
410‧‧‧預驗證點
412‧‧‧驗證點
414‧‧‧驗證點'pv01'
416‧‧‧驗證點'pv00'
420‧‧‧箭頭/Vt移位
422‧‧‧箭頭/Vt移位
424‧‧‧箭頭/Vt移位
800‧‧‧記憶體裝置
804‧‧‧記憶體單元陣列/記憶體陣列
808‧‧‧列解碼電路
810‧‧‧行解碼電路
812‧‧‧輸入/輸出(I/O)控制電路
814‧‧‧位址暫存器
816‧‧‧控制邏輯
818‧‧‧快取暫存器
820‧‧‧資料暫存器
822‧‧‧狀態暫存器
824‧‧‧命令暫存器
830‧‧‧處理器
832‧‧‧控制鏈路
834‧‧‧多工輸入/輸出(I/O)匯流排
ALE‧‧‧位址鎖存賦能
CE#‧‧‧碼片賦能
CLE‧‧‧命令鎖存賦能
WE#‧‧‧寫入賦能
圖1係一展示多級記憶體單元之臨限電壓分布的圖。
圖2係根據本揭示案之一實施例之NAND記憶體陣列的示意圖。
圖3A及圖3B係說明一習知MLC NAND程式化方法的圖。
圖4A及圖4B係說明根據本揭示案之一實施例之MLC程式化方法的圖。
圖5係一用於程式化根據本揭示案之一實施例之MLC的流程圖。
圖6A及圖6B係一用於程式化根據本揭示案之一實施例之MLC的過程之流程圖。
圖7係一用於程式化根據本揭示案之一實施例之MLC的程式化操作的流程圖。
圖8係一電子系統之功能方塊圖，該電子系統具有至少一利用根據本揭示案之一實施例之方法的記憶體裝置。
400‧‧‧Vt分布
401‧‧‧Vt分布
402‧‧‧Vt分布
403‧‧‧Vt分布
414‧‧‧驗證點'pv01'
416‧‧‧驗證點'pv00'
422‧‧‧箭頭/Vt移位
424‧‧‧箭頭/Vt移位

Claims (26)

  1. 一種程式化一記憶體單元陣列之方法，其包含：使該等記憶體單元之一子集處於一第一資料狀態；將該等記憶體單元之該子集之一第一部分程式化至一第二資料狀態，同時禁止程式化該等記憶體單元之該子集之一第二部分；在將該等記憶體單元之該子集之該第一部分程式化至該第二資料狀態之後，將該等記憶體單元之該子集之一第三部分自該第一資料狀態程式化至一第三資料狀態，且將該等記憶體單元之該子集之一第四部分自該第二資料狀態程式化至一第四資料狀態；其中該第一資料狀態、該第二資料狀態、該第三資料狀態及該第四資料狀態對應於該等記憶體單元之該子集中之該等記憶體單元之增加且非重疊的臨限電壓範圍。
  2. 如請求項1之方法，其中使該等記憶體單元之該子集處於該第一資料狀態包含抹除該等記憶體單元之該子集中之該等記憶體單元。
  3. 如請求項2之方法，其中抹除該等記憶體單元之該子集中之該等記憶體單元包含使該等記憶體單元之該子集中之每一記憶體單元處於一負臨限電壓。
  4. 如請求項1之方法，其中禁止程式化該等記憶體單元之該子集之一第五部分，同時將該等記憶體單元之該子集之該第四部分自該第二資料狀態程式化至該第四資料狀態。
  5. 如請求項4之方法，其中使該等記憶體單元之該子集處於該第一資料狀態包含使一記憶體單元區塊處於該第一資料狀態。
  6. 如請求項5之方法，其中該等記憶體單元之該子集之該第一部分、該第二部分、該第三部分、該第四部分及該第五部分皆包含於該記憶體單元區塊之一列內。
  7. 如請求項6之方法，其中該等記憶體單元之該子集之該第一部分及該第二部分包含與該等記憶體單元之該子集之該第三部分、該第四部分及該第五部分相同的記憶體單元。
  8. 如請求項1之方法，其中將該等記憶體單元之一部分程式化至一資料狀態包含增加該等記憶體單元之彼部分的該等臨限電壓，以使其落在對應於該等資料狀態中之一個別狀態的該臨限電壓範圍內。
  9. 如請求項8之方法，進一步包含控制該等記憶體單元之該子集之該第三部分及該第四部分之該等臨限電壓之一增加速率，使得其在大約相同時間達到其個別所要之資料狀態。
  10. 如請求項8之方法，其中在該等記憶體單元之該子集之該第三部分達到該第三資料狀態之後，增加該等記憶體單元之該子集之該第四部分的該臨限電壓改變速率，直至其達到該第四資料狀態。
  11. 如請求項1之方法，進一步包含：在程式化該等記憶體單元之該子集之該第一部分與程 式化該等記憶體單元之該子集之該第三部分及該第四部分之間，程式化該等記憶體單元之一第二子集中之至少一記憶體單元。
  12. 如請求項1之方法，其中該等記憶體單元之該子集之該第一部分包含需要為其更改一儲存於該記憶體單元上之資料值之一第一位元的彼等記憶體單元，其中該等記憶體單元之該子集之該第二部分包含不需要為其更改儲存於該記憶體單元上之該資料值之該第一位元的彼等記憶體單元，其中該等記憶體單元之該子集之該第三部分包含需要為其更改一儲存於該記憶體單元上之資料值之一第二位元的彼等記憶體單元，其中該等記憶體單元之該子集之該第四部分包含不需要為其更改儲存於該記憶體單元上之該資料值之該第二位元的彼等記憶體單元。
  13. 如請求項12之方法，進一步包含：在更改儲存於該記憶體單元上之該資料值之該第一位元之前，更改儲存於該記憶體單元上之該資料值之至少一額外位元。
  14. 如請求項12之方法，其中程式化該記憶體單元之該資料狀態包含施加程式化脈衝直至該記憶體單元之該臨限電壓至少達到一對應於該所要資料狀態的臨限電壓。
  15. 如請求項14之方法，進一步包含加偏壓於一與該記憶體單元相關聯之位元線，以在其資料狀態接近該所要資料狀態時，更改該資料狀態之一改變速率。
  16. 如請求項15之方法，其中更改該臨限電壓之該改變速率 包含在該臨限電壓接近對應於該所要資料狀態之該臨限電壓時，減緩該臨限電壓之該改變速率。
  17. 如請求項12之方法，進一步包含執行一第一驗證操作，以偵測該臨限電壓是否超過某一第一臨限電壓位準。
  18. 如請求項17之方法，進一步包含執行一第二驗證操作，以偵測該臨限電壓是否達到一對應於該所要資料狀態的位準。
  19. 如請求項1之方法，進一步包含：其中使該等記憶體單元之一子集處於一第一資料狀態包含使一列記憶體單元處於一表示一第一資料值之第一臨限電壓範圍內；其中將該等記憶體單元之該子集之一第一部分程式化至一第二資料狀態同時禁止程式化該等記憶體單元之該子集之一第二部分包含在一程式化操作之一第一部分期間，將具有作為其所要資料值之一第二資料值或一第四資料值之該列記憶體單元中之每一記憶體單元的該等臨限電壓增加至處於一表示一第二資料值之第二臨限電壓範圍內，並在該程式化操作之該第一部分期間，將具有作為其所要資料值之該第一資料值或一第三資料值之該列記憶體單元中之每一記憶體單元的該等臨限電壓保持處於該第一臨限電壓範圍內；且其中將該等記憶體單元之該子集之一第三部分自該第一資料狀態程式化至一第三資料狀態及將該等記憶體單元之該子集之一第四部分自該第二資料狀態程式化至一 第四資料狀態包含在該程式化操作之一第二部分期間，將具有作為其所要資料值之該第三資料值之該列記憶體單元中之每一記憶體單元的該等臨限電壓增加至在一表示該第三資料值之第三臨限電壓範圍內、在該程式化操作之該第二部分期間，將具有作為其所要資料值之該第四資料值之該列記憶體單元中之每一記憶體單元的該等臨限電壓增加至在一表示該第四資料值之第四臨限電壓範圍內，及在一程式化操作之該第二部分期間，將具有作為其所要資料值之該第一資料值或該第二資料值的該列記憶體單元中之每一記憶體單元的該等臨限電壓保持處於其個別臨限電壓範圍內。
  20. 如請求項19之方法，進一步包含在該程式化操作之該第一部分與該第二部分之間，增加該記憶體裝置之一不同列中之至少一記憶體單元的臨限電壓。
  21. 如請求項19之方法，其中該第一資料值及該第二資料值由相差僅一個位元之第一位元型樣及第二位元型樣來表示，該第三資料值及該第四資料值由相差僅一個位元之第三位元型樣及第四位元型樣來表示，該第一位元型樣與該第三位元型樣相差僅一個位元，且該第二位元型樣與該第四位元型樣相差僅一個位元。
  22. 如請求項21之方法，其中每一資料值由一具有兩個以上之位元的位元型樣來表示。
  23. 如請求項19之方法，其中調整在該程式化操作之該第二部分期間之臨限電壓增加速率，使得自該第一資料值變 為該第三資料值之記憶體單元與自該第二資料值變為該第四資料值之記憶體單元在大約相同時間期間達到其所要資料值。
  24. 一種記憶體裝置，其包含：一記憶體陣列，其包含非揮發性記憶體單元；及控制邏輯，用於控制對該記憶體單元陣列之存取，該控制邏輯經調適以執行一方法，該方法包含：使該等記憶體單元之一子集處於一第一資料狀態；將該等記憶體單元之該子集之一第一部分程式化至一第二資料狀態，同時禁止程式化該等記憶體單元之該子集之一第二部分；在將該等記憶體單元之該子集之該第一部分程式化至該第二資料狀態之後，將該等記憶體單元之該子集之一第三部分自該第一資料狀態程式化至一第三資料狀態，且將該等記憶體單元之該子集之一第四部分自該第二資料狀態程式化至一第四資料狀態；其中該第一資料狀態、該第二資料狀態、該第三資料狀態及該第四資料狀態對應於該等記憶體單元之該子集中之該等記憶體單元之增加且非重疊之臨限電壓範圍。
  25. 如請求項24之記憶體裝置，其中該記憶體裝置與一作為一電子系統之部分的處理器通信。
  26. 如請求項25之記憶體裝置，其中該電子系統係選自由以下各物組成之群：一個人電腦、一個人數位助理 (PDA)、一數位相機、一數位媒體播放器、一數位記錄器、一電子遊戲機、一電子器具、一車輛、一無線裝置及一行動電話。
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