JP5545552B2 - メモリ・デバイスにおけるデータ転送およびプログラミング - Google Patents
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Description
要するに、1つまたは複数の実施形態は、新たなプログラム・ワードを形成するために、プログラムされるターゲット・データに追加の桁を付加する。追加ビットは、元のデータによって表される閾値電圧と、データの損失によって表される次に低い閾値電圧との間に、より大きなマージンを提供する。
Claims (16)
- メモリ・デバイスにおけるデータ転送およびプログラミングのための方法であって、
元のデータをメモリ・アレイに転送するステップと、
追加の桁を前記元のデータに付加して、新しいプログラム・ワードを作成するステップと、
前記新しいプログラム・ワードを前記メモリ・アレイにプログラムするステップと、
を含み、
前記追加の桁が前記元のデータの複製ビットを含む、方法。 - 前記元のデータが複数の論理ビットを含む、請求項1に記載の方法。
- 前記新しいプログラム・ワードを形成するステップが、データ閾値電圧レベル・ウィンドウを大きくまたは小さくするための翻訳テーブルにアクセスするステップを含む、請求項1に記載の方法。
- 前記元のデータを転送するステップが1つの論理ビットを転送するステップを含み、前記新しいプログラム・ワードをプログラムするステップが3つまたはそれ以上の論理ビットをプログラムするステップを含む、請求項1に記載の方法。
- 前記元のデータを転送するステップが2つの論理ビットを転送するステップを含み、前記新しいプログラム・ワードをプログラムするステップが複数の論理ビットをプログラムするステップを含む、請求項1に記載の方法。
- 前記新しいプログラム・ワードを形成するステップが前記メモリ・デバイスによって実行される、請求項1に記載の方法。
- 前記メモリ・アレイが、選択されたメモリ・セルへのプログラムを行うための前記元のデータを、制御回路から受信するステップと、
最上位ビットとしての前記元のデータと、最下位ビットとしての追加のデータとを含む前記新しいプログラム・ワードを形成するステップと、
前記新しいプログラム・ワードを前記選択されたメモリ・セルにプログラムするステップと、
前記新しいプログラム・ワードのプログラムの成功を検証するステップと、
をさらに含む、請求項1に記載の方法。 - 前記選択されたメモリ・セルを読み取るステップをさらに含み、前記最上位ビットのみが読み取られる、請求項7に記載の方法。
- 前記選択されたメモリ・セルを読み取るステップをさらに含み、前記新しいプログラム・ワードのすべてのビットが読み取られ、前記最下位ビットが無視される、請求項7に記載の方法。
- 元のデータを転送するよう構成された、メモリ・デバイスの動作を制御するメモリ制御回路と、
前記メモリ制御回路に結合され、前記メモリ制御回路に応じて動作するメモリ・アレイであって、前記メモリ・アレイを構成する複数のメモリ・セルの各々は、前記元のデータのビット数よりも多い複数のビットを記憶可能であり、前記メモリ・アレイは、前記元のデータに追加のデータを付加して作成された新しいプログラム・ワードを用いてプログラムされるよう構成され、前記付加された追加のデータは前記元のデータのプログラムされた閾値電圧マージンを増加させる、メモリ・アレイと、
を含む、不揮発性メモリ・デバイス。 - 前記メモリ・アレイが、NANDアーキテクチャのメモリ・アレイである、請求項10に記載のメモリ・デバイス。
- 前記メモリ制御回路が、前記付加された追加のデータと共にプログラムされた前記元のデータのみを読み取るよう構成された、請求項10に記載のメモリ・デバイス。
- 前記メモリ制御回路が、前記プログラムされた元のデータを読み取り、前記付加された追加のデータを無視するよう構成された、請求項10に記載のメモリ・デバイス。
- 前記メモリ制御回路が、選択されたメモリ・セルからデータを読み取り、前記読み取りデータを解釈するために、前記メモリ・セルから読み取られるデータと翻訳し戻される元のデータとの対応関係を示す翻訳テーブルにアクセスし、前記翻訳テーブルに応じて、前記読み取りデータを前記元のデータに翻訳し戻すようさらに構成された、請求項10に記載のメモリ・デバイス。
- 前記メモリ・アレイが、n個の元のデータ・ビットを受信し、前記追加のデータのm個のビットを付加し、nはmと同じではない、請求項10に記載のメモリ・デバイス。
- 前記メモリ制御回路が、n個の元のデータ・ビットにm個の追加のデータ・ビットを付加して得られたn+m個のビットを、前記メモリ・アレイに転送する、請求項10に記載のメモリ・デバイス。
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