CN111951873A - 用于校准存储器单元数据状态的感测的设备及方法 - Google Patents

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Abstract

本申请案涉及用于校准存储器单元数据状态的感测的设备及方法。操作存储器的方法以及经配置以执行类似方法的设备包含：在将第一电压电平电容性耦合到第一感测节点的同时且在将第二电压电平电容性耦合到第二感测节点的同时确定第一感测节点及第二感测节点的第一状态；在将第三电压电平电容性耦合到第一感测节点的同时且在将第四电压电平电容性耦合到第二感测节点的同时确定第一感测节点及第二感测节点的第二状态；至少响应于第一感测节点及第二感测节点的第一状态以及第一感测节点及第二感测节点的第二状态而确定第五电压电平；及在将第五电压电平电容性耦合到第一感测节点及第二感测节点的同时确定第一感测节点及第二感测节点的第三状态。

Description

用于校准存储器单元数据状态的感测的设备及方法
技术领域
本发明一般来说涉及存储器，且特定来说，在一或多个实施例中，本发明涉及用于校准存储器单元数据状态的感测的设备及方法。
背景技术
存储器(例如，存储器装置)通常经提供作为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器装置已开发成用于宽广范围的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。通过电荷存储结构(例如，浮动栅极或电荷陷阱)的编程(其通常称为写入)或其它物理现象(例如，相变或极化)，所述存储器单元的阈值电压(Vt)的改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器及其它非易失性存储器的常见用途包含：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及可装卸式存储器模块，且非易失性存储器的用途不断扩大。
NAND快闪存储器是常见类型的快闪存储器装置，所述NAND快闪存储器是针对基本存储器单元配置所布置成的逻辑形式而如此命名的。通常，NAND快闪存储器的存储器单元阵列经布置使得所述阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。所述阵列的列包含在一对选择栅极(例如，源极选择晶体管与漏极选择晶体管)之间串联连接在一起的存储器单元的串(通常称作NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。在存储器单元的串与源极之间及/或存储器单元的串与数据线之间使用多于一个选择栅极的变化形式为已知的。
在对存储器进行编程时，可将存储器单元编程为通常称作单电平单元(SLC)的单元。SLC可使用单个存储器单元来表示一个数据数字(例如，一个数据位)。举例来说，在SLC中，2.5V或高于2.5V的Vt可指示经编程存储器单元(例如，表示逻辑0)，而-0.5V或低于-0.5V之Vt可指示经擦除存储器单元(例如，表示逻辑1)。此存储器可通过包含多电平单元(MLC)、三电平单元(TLC)、四电平单元(QLC)等或其组合(其中存储器单元具有多个电平，所述多个电平使得更多数据数字能够被存储于每一存储器单元中)而实现较高水平的存储容量。举例来说，MLC可经配置以每存储器单元存储由四个Vt范围表示的两个数据数字，TLC可经配置以每存储器单元存储由八个Vt范围表示的三个数据数字，QLC可经配置以每存储器单元存储由十六个Vt范围表示的四个数据数字。
感测(例如，读取或检验)存储器单元的数据状态通常涉及检测存储器单元是否响应于施加到其控制栅极的特定电压而被视为已激活，例如通过检测连接到存储器单元的数据线是否经历由穿过存储器单元的电流流动导致的电压电平的充分改变。随着存储器操作进展以表示每存储器单元的额外数据状态，邻近Vt范围之间的裕度可变得较小。如果所感测存储器单元的Vt随时间移位，那么此可导致对所感测存储器单元的数据状态的不准确确定。
存储器单元的阈值电压可由于例如快速电荷损失(QCL)等现象而移位。QCL是在栅极电介质接口附近的电子向存储器单元的沟道区域的解陷获，且可在编程脉冲之后不久导致Vt移位。当存储器单元通过检验操作时，经编程阈值电压可由于栅极电介质中的经陷获电荷而显现为较高的。当在已完成编程操作之后读取存储器单元时，由于栅极电介质中的电荷泄漏到沟道区域中，因此所述存储器单元可具有比在编程检验操作期间获得的Vt低的Vt。
存储器单元的阈值电压可由于其经编程数据的使用期限(age)(例如，编程数据与读取数据之间的时间周期)内的累积电荷损失而进一步移位。随着数据存储结构变得更小，此电荷损失可变得更明显。
此外，存储器单元的阈值电压可由于读取干扰而移位。在读取干扰中，存储器单元的阈值电压可响应于施加到所述存储器单元的电压而移位以促进对被选择用于读取的目标存储器单元进行存取，例如，增加存储器单元的阈值电压。
发明内容
在本发明的第一方面中，提供一种操作存储器的方法。所述方法包括：在将第一电压电平电容性耦合到第一感测节点的同时确定所述第一感测节点的第一状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到第二感测节点的同时确定所述第二感测节点的第一状态；在将不同于所述第一电压电平的第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的第二状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的第二状态；至少响应于所述第一感测节点的所述第一状态、所述第一感测节点的所述第二状态、所述第二感测节点的所述第一状态及所述第二感测节点的所述第二状态而确定第五电压电平；及在将所述第五电压电平电容性耦合到所述第一感测节点及所述第二感测节点的同时确定所述第一感测节点及所述第二感测节点的第三状态。
在本发明的第二方面中，提供一种操作存储器的方法。所述方法包括：在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的数目的第一指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的数目的第一指示；在将不同于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定对所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的数目的第二指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的数目的第二指示；确定对具有所述特定状态的第一感测节点的所述数目的所述第一指示与对具有所述特定状态的第一感测节点的所述数目的所述第二指示之间的第一差，且确定对具有所述特定状态的第二感测节点的所述数目的所述第一指示与对具有所述特定状态的第二感测节点的所述数目的所述第二指示之间的第二差；至少响应于所述第一差及所述第二差而确定第五电压电平；及在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
在本发明的第三方面中，提供一种操作存储器的方法。所述方法包括：在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将高于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的第一数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的第一数目；在将高于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将高于所述第二电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的第二数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的第二数目；确定具有所述特定状态的第一感测节点的所述第一数目与具有所述特定状态的第一感测节点的所述第二数目之间的第一差，且确定具有所述特定状态的第二感测节点的所述第一数目与具有所述特定状态的第二感测节点的所述第二数目之间的第二差；至少响应于所述第一差及所述第二差而确定第五电压电平；及在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
在本发明的第四方面中，提供一种操作存储器的方法。所述方法包括：针对用于感测操作的N组感测电路中的每一组感测电路：确定在将针对所述组感测电路的第一升压电压电平电容性耦合到所述组感测电路中的每一感测电路的相应感测节点时，所述组感测电路中具有特定逻辑电平的感测电路的第一数目；确定在将比针对所述组感测电路的所述第一升压电压电平高的针对所述组感测电路的第二升压电压电平电容性耦合到所述组感测电路中的每一感测电路的所述相应感测节点时，所述组感测电路中具有所述特定逻辑电平的感测电路的第二数目；及确定所述组感测电路中的感测电路的第三数目，其中所述组感测电路中的感测电路的所述第三数目等于所述组感测电路中的感测电路的所述第一数目与所述组感测电路中的感测电路的所述第二数目之间的差；针对所述N组感测电路中的每一组感测电路，响应于感测电路的所述第三数目而确定所要升压电压电平；以及确定在将所述所要升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点时，所述N组感测电路中的哪些感测电路具有所述特定逻辑电平；其中N是大于或等于2的整数；其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的第X组感测电路的所述第一升压电压电平低于针对所述N组感测电路中的第(X+1)组感测电路的所述第一升压电压电平；其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的所述第X组感测电路的所述第二升压电压电平低于针对所述N组感测电路中的所述第(X+1)组感测电路的所述第二升压电压电平。
在本发明的第五方面中，提供一种存储器。所述存储器包括：存储器单元阵列，其包括多个串联连接存储器单元串；多个存取线，其共同连接到所述多个串联连接存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到多个感测电路中的相应感测电路；及控制器，其经配置以存取所述存储器单元阵列；其中在感测操作期间，所述控制器经配置以：在将第一电压电平电容性耦合到所述多个感测电路中的第一感测电路的第一感测节点的同时确定所述第一感测节点的第一状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到所述多个感测电路中的第二感测电路的第二感测节点的同时确定所述第二感测节点的第一状态；在将不同于所述第一电压电平的第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的第二状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的第二状态；至少响应于所述第一感测节点的所述第一状态、所述第一感测节点的所述第二状态、所述第二感测节点的所述第一状态及所述第二感测节点的所述第二状态而确定第五电压电平；及在将所述第五电压电平电容性耦合到所述第一感测节点及所述第二感测节点的同时确定所述第一感测节点及所述第二感测节点的第三状态。
在本发明的第六方面中，提供一种存储器。所述存储器包括：存储器单元阵列，其包括多个串联连接存储器单元串；多个存取线，其共同连接到所述多个串联连接存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到多个感测电路中的相应感测电路；及控制器，其经配置以存取所述存储器单元阵列；其中在感测操作期间，所述控制器经配置以：在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的数目的第一指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的数目的第一指示；在将不同于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定对所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的数目的第二指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的数目的第二指示；确定具有所述特定状态的第一感测节点的所述数目的所述第一指示与具有所述特定状态的第一感测节点的所述数目的所述第二指示之间的第一差，且确定具有所述特定状态的第二感测节点的所述数目的所述第一指示与具有所述特定状态的第二感测节点的所述数目的所述第二指示之间的第二差；至少响应于所述第一差及所述第二差而确定第五电压电平；及在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
在本发明的第七方面中，提供一种存储器。所述存储器包括：存储器单元阵列，其包括多个串联连接存储器单元串；多个存取线，其共同连接到所述多个串联连接存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到多个感测电路中的相应感测电路；及控制器，其经配置以存取所述存储器单元阵列；其中在感测操作期间，所述控制器经配置以：在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的第一数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的第一数目；在将高于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将高于所述第二电压电平且高于所述第三电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；确定所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的第二数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的第二数目；确定具有所述特定状态的第一感测节点的所述第一数目与具有所述特定状态的第一感测节点的所述第二数目之间的第一差，且确定具有所述特定状态的第二感测节点的所述第一数目与具有所述特定状态的第二感测节点的所述第二数目之间的第二差；至少响应于所述第一差及所述第二差而确定第五电压电平；及在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
在本发明的第八方面中，提供一种存储器。所述存储器包括：存储器单元阵列，其包括多个串联连接存储器单元串；多个感测电路，其包括N组感测电路；多个存取线，其共同连接到所述多个串联连接存储器单元串；多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到所述多个感测电路中的相应感测电路；及控制器，其经配置以存取所述存储器单元阵列；其中在感测操作期间，所述控制器经配置以：针对用于所述感测操作的所述N组感测电路中的每一组感测电路：确定在将针对所述组感测电路的第一升压电压电平电容性耦合到所述组感测电路中的每一感测电路的相应感测节点时，所述组感测电路中具有特定逻辑电平的感测电路的第一数目；确定在将比针对所述组感测电路的所述第一升压电压电平高的针对所述组感测电路的第二升压电压电平电容性耦合到所述组感测电路中的每一感测电路的所述相应感测节点时，所述组感测电路中具有所述特定逻辑电平的感测电路的第二数目；及确定所述组感测电路中的感测电路的第三数目，其中所述组感测电路中的感测电路的所述第三数目等于所述组感测电路中的感测电路的所述第一数目与所述组感测电路中的感测电路的所述第二数目之间的差；针对所述N组感测电路中的每一组感测电路，响应于感测电路的所述第三数目而确定所要升压电压电平；以及确定在将所述所要升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点时，所述N组感测电路中的哪些感测电路具有所述特定逻辑电平；其中N是大于或等于2的整数；其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的第X组感测电路的所述第一升压电压电平低于针对所述N组感测电路中的第(X+1)组感测电路的所述第一升压电压电平；其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的所述第X组感测电路的所述第二升压电压电平低于针对所述N组感测电路中的所述第(X+1)组感测电路的所述第二升压电压电平。
附图说明
图1是根据一实施例的作为电子系统的一部分与处理器进行通信的存储器的经简化框图。
图2A到2C是如可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3是如可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的框示意图。
图4是多个存储器单元的阈值电压分布的概念描绘。
图5A到5B是供与实施例一起使用的在编程之后的不同阶段处多个存储器单元的阈值电压分布的概念描绘。
图6是可与各种实施例一起使用的类型的感测电路的示意图。
图7是一般描绘根据一实施例的在感测操作的各种阶段处感测电路(例如图6中所描绘)的各种节点的电压电平的时序图。
图8是根据一实施例的页缓冲器的部分的框图。
图9A到9B是根据实施例的可能直方图的实例图，所述可能直方图表示对依据升压电压电平而改变状态的感测节点的数目的指示。
图10A到10C是一般描绘根据实施例的在感测操作的各种阶段处感测电路(例如图6中所描绘)的特定节点的电压电平的时序图。
图11是一般描绘根据一实施例的在多个感测操作的各种阶段处存取线的电压电平的时序图。
图12是根据一实施例的操作存储器的方法的流程图。
图13A到13B是根据另一实施例的操作存储器的方法的流程图。
图14是根据另一实施例的操作存储器的方法的流程图。
具体实施方式
在以下详细描述中，参考形成本文的一部分的附图，且附图中以图解说明的方式展示特定实施例。在图式中，贯穿数个视图，相同参考编号描述大体上类似组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细描述。
本文中所使用的术语“半导体”可指(举例来说)材料层、晶片或衬底且包含任何基底半导体结构。“半导体”将被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、经掺杂及未经掺杂半导体、由基底半导体结构支撑的硅的外延层以及所属领域的技术人员众所周知的其它半导体结构。此外，当在以下描述中参考半导体时，可已利用先前过程步骤来形成基底半导体结构中的区域/结，且术语半导体可包含含有此类区域/结的下伏层。除非从上下文另外明了，否则如本文中所使用的术语传导(conductive)以及其各种相关形式(例如，传导(conduct)、传导地(conductively)、传导(conducting)、传导(conduction)、传导性(conductivity)等)是指电传导。类似地，除非从上下文另外明了，否则如本文中所使用的术语连接(connecting)以及其各种相关形式(例如，连接(connect)、连接(connected)、连接(connection)等)是指电连接。
在本文中认识到，即使在值可既定为相等的情况下，工业处理及操作的可变性及准确性仍可导致与其既定值的差异。这些可变性及准确性将通常取决于在集成电路装置的制作及操作中所利用的技术。如此，如果值既定为相等的，那么那些值被视为相等的，而不管其所得值如何。
如本文中所使用，同时执行多个动作将意指在相应时间周期内执行这些动作中的每一者，且这些相应时间周期中的每一者与其余相应时间周期中的每一者部分地或全部地重叠。换句话说，在至少某一时间周期内同时执行那些动作。
图1是根据一实施例的作为第三设备(呈电子系统的形式)的一部分与第二设备(呈处理器130的形式)进行通信的第一设备(呈存储器(例如，存储器装置)100的形式)的经简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、交通工具、无线装置、移动电话及类似物。处理器130(例如，在存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含在逻辑上布置成若干行及若干列的存储器单元阵列104。逻辑行的存储器单元通常耦合到同一存取线(通常称为字线)，而逻辑列的存储器单元通常选择性地耦合到同一数据线(通常称为位线)。单个存取线可与一个以上存储器单元逻辑行相关联，且单个数据线可与一个以上逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够经编程到至少两个数据状态中的一者。
行解码电路108及列解码电路110经提供以解码地址信号。地址信号经接收及解码以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路112及行解码电路108以及列解码电路110进行通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116进行通信以锁存传入命令。控制逻辑116可经配置以执行根据实施例的操作存储器的方法。
控制器(例如，在存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取且产生外部处理器130的状态信息，即，控制逻辑116经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作及/或擦除操作)。控制逻辑116与行解码电路108及列解码电路110进行通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118进行通信。高速缓冲存储器寄存器118如控制逻辑116所引导而锁存传入或传出数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时地存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲存储器寄存器118传递到数据寄存器120以供传送到存储器单元阵列104；接着可将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，可将数据从高速缓冲存储器寄存器118传递到I/O控制电路112以供输出到外部处理器130；接着可将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。高速缓冲存储器寄存器118及/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成所述页缓冲器的一部分)。页缓冲器可进一步包含感测装置(图1中未展示)以(例如)通过感测连接到存储器单元阵列104的存储器单元的数据线的状态而感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路112及控制逻辑116进行通信以锁存状态信息以供输出到处理器130。
存储器装置100经由控制链路132在控制逻辑116处从处理器130接收控制信号。所述控制信号可包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#及写入保护WP#。取决于存储器装置100的性质，可经由控制链路132进一步接收额外或替代控制信号(未展示)。存储器装置100经由多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
举例来说，可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收命令并可接着将所述命令写入到命令寄存器124中。可经由输入/输出(I/O)总线134的I/O引脚[7:0]在I/O控制电路112处接收地址并可接着将所述地址写入到地址寄存器114中。可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]在I/O控制电路112处接收数据并可接着将所述数据写入到高速缓冲存储器寄存器118中。随后可将所述数据写入到数据寄存器120中以用于对存储器单元阵列104进行编程。针对另一实施例，可省略高速缓冲存储器寄存器118，且可将数据直接写入到数据寄存器120中。还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但所述I/O引脚可包含通过外部装置(例如，处理器130)而提供到存储器装置100的电连接的任何传导节点，例如通常使用的传导垫或传导凸块。
所属领域的技术人员将了解，可提供额外电路及信号，且已简化图1的存储器装置100。应认识到，可能未必需要将参考图1所描述的各种块组件的功能性隔离以区分集成电路装置的组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的一个以上块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，尽管根据用于各种信号的接收及输出的通俗惯例而描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或数目。
图2A是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200A(例如NAND存储器阵列)(例如，作为存储器单元阵列104的一部分)的一部分的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系连接到全局存取线(例如，全局字线)，图2A中未展示。针对一些实施例，存储器阵列200A可形成于半导体上方，所述半导体(举例来说)可经传导地掺杂以具有传导性类型，例如p型传导性(例如，形成p阱)或n型传导性(例如，形成n阱)。
存储器阵列200A可布置成若干行(每一行对应于字线202)及若干列(每一列对应于位线204)。每一列可包含串联连接存储器单元(例如，非易失性存储器单元)串，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M(例如，其可为源极选择晶体管，通常称为选择栅极源极)中的一者)与选择栅极212(例如，场效应晶体管)(例如选择栅极2120到212M(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)中的一者)之间。选择栅极2100到210M可共同连接到选择线214(例如源极选择线(SGS))，且选择栅极2120到212M可共同连接到选择线215(例如漏极选择线(SGD))。虽然描绘为传统场效应晶体管，但选择栅极210及212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210及212可表示串联连接的多个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应NAND串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可经配置以选择性地将对应NAND串206连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列且可具有大体平面结构，例如，其中共同源极216、NAND串206及位线204在大体上平行平面中延伸。替代地，图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可大体上垂直于含有共同源极216的平面且垂直于含有位线204的平面(其可大体上平行于含有共同源极216的平面)延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)，及控制栅极236，如图2A中所展示。数据存储结构234可包含传导结构及介电结构两者，而控制栅极236通常由一或多种传导材料形成。在一些情形中，存储器单元208可进一步具有经界定源极/漏极(例如，源极)230及经界定源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情形中，形成)字线202。
存储器单元208的列可为选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但无需)包含共同连接到给定字线202的所有存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同连接到给定字线202的每隔一个存储器单元208。举例来说，共同连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。虽然在图2A中未明确描绘位线2043到2045，但依据图将明了，存储器单元阵列200A的位线204可从位线2040到位线204M连续进行编号。共同连接到给定字线202的存储器单元208的其它群组也可界定存储器单元208的物理页。针对特定存储器装置，可将共同连接到给定字线的所有存储器单元视为存储器单元的物理页。可将存储器单元的物理页(在一些实施例中，其仍可为整个行)的在单个读取操作期间被读取或在单个编程操作期间被编程的部分(例如，存储器单元的上部页或下部页)视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确区分，否则本文中对存储器单元的页的参考是指存储器单元的逻辑页的存储器单元。
虽然结合NAND快闪来论述图2A的实例，但本文中所描述的实施例及概念并不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)及其它架构(例如，AND阵列、NOR阵列等)。
图2B是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200B(例如，作为存储器单元阵列104的一部分)的一部分的另一示意图。图2B中相同编号的元件对应于关于图2A所提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区域。NAND串206可各自选择性地通过选择晶体管212(例如，其可为漏极选择晶体管，通常称为选择栅极漏极)而连接到位线2040到204M及通过选择晶体管210(例如，其可为源极选择晶体管，通常称为选择栅极源极)而连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。可通过将选择线2150到215K偏置以选择性地激活特定选择晶体管212(各自介于NAND串206与位线204之间)而将NAND串206的子集连接到所述子集的相应位线204。可通过将选择线214偏置而激活选择晶体管210。每一字线202可连接到存储器阵列200B的存储器单元的多个行。可将存储器单元的通常通过特定字线202而彼此连接的行共同称为叠层。
图2C是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200C(例如，作为存储器单元阵列104的一部分)的一部分的另一示意图。图2C中相同编号的元件对应于关于图2A所提供的描述。存储器单元阵列200C可包含串联连接存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图2A中所描绘。举例来说，存储器单元阵列200A的部分可为存储器单元阵列200C的部分。图2C描绘将NAND串206分组成存储器单元块250(例如，存储器单元块2500到250L)。存储器单元块250可为存储器单元208的可在单个擦除操作中一起被擦除的群组(有时称为擦除块)。每一存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每一存储器单元块2500到250L可通常选择性地连接到源极216。一个存储器单元块250的存取线202以及选择线214及215可不分别直接连接到存储器单元块2500到250L中的任何其它存储器单元块的存取线202以及选择线214及215。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分可为存储器的页缓冲器的部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L的集合)。缓冲器部分240可包含用于感测相应数据线204上所指示的数据值的感测电路(图2C中未展示)。
图3是如可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的框示意图。将存储器单元阵列300描绘为具有四个存储器平面350(例如，存储器平面3500到3503)，每一存储器平面与相应缓冲器部分240进行通信，所述相应缓冲器部分可共同地形成页缓冲器352。尽管描绘四个存储器平面350，但其它数目个存储器平面350可通常与页缓冲器352进行通信。将每一存储器平面350描绘为包含L+1个存储器单元块250(例如，存储器单元块2500到250L)。
图4是多个存储器单元的阈值电压范围的概念描绘。图4图解说明针对十六电平存储器单元(通常称为QLC存储器单元)的群体的阈值电压范围及其分布的实例。举例来说，可将此存储器单元编程到属于十六个不同阈值电压范围4300到43015中的一者内的阈值电压(Vt)，每一不同阈值电压范围用于表示对应于四个位的位型式的数据状态。阈值电压范围4300通常具有比其余阈值电压范围4301到43015大的宽度，这是因为通常将存储器单元全部置于对应于阈值电压范围4300的数据状态中，接着那些存储器单元的子集随后经编程以具有处于阈值电压范围4301到43015中的一者中的阈值电压。由于编程操作通常比擦除操作受到更多增量控制，因此这些阈值电压范围4301到43015可往往具有较紧密分布。
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、43010、43011、43012、43013、43014及43015可各自表示相应数据状态，例如，分别L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作为实例，如果存储器单元的阈值电压在十六个阈值电压范围中的第一者4300内，那么在此情形中，存储器单元可存储数据状态L0，所述数据状态L0具有逻辑数据值‘1111’且通常被称为存储器单元的经擦除状态。如果阈值电压在十六个阈值电压范围中的第二者4301内，那么在此情形中，存储器单元可存储具有逻辑数据值‘0111’的数据状态L1。如果阈值电压在十六个阈值电压范围中的第三者4302内，那么在此情形中，存储器单元可存储具有逻辑数据值‘0011’的数据状态L2，以此类推。表1提供数据状态与其对应逻辑数据值之间的一种可能对应。数据状态到逻辑数据值的其它指派为已知的。如本文中所使用，保持处于最低数据状态(例如，经擦除状态或L0数据状态)中的存储器单元将视为被编程到最低数据状态。
表1
数据状态 逻辑数据值
L0 1111
L1 0111
L2 0011
L3 1011
L4 1001
L5 0001
L6 0101
L7 1101
L8 1100
L9 0100
L10 0000
L11 1000
L12 1010
L13 0010
L14 0110
L15 1110
图5A到5B是供与实施例一起使用的在编程之后的不同阶段处多个存储器单元的阈值电压分布的概念描绘。
在编程之后，存储器单元的阈值电压可由于例如快速电荷损失(QCL)等现象而移位。QCL是在栅极电介质接口附近的电子向存储器单元的沟道区域的解陷获，且可在编程脉冲之后不久导致Vt移位。当存储器单元通过检验操作时，经编程阈值电压可由于栅极电介质中的经陷获电荷而显现为较高的。当在已完成编程操作之后读取存储器单元时，由于栅极电介质中的电荷泄漏到沟道区域中，因此所述存储器单元可具有比在编程检验操作期间获得的Vt低的Vt。存储器单元的阈值电压可由于其经编程数据的使用期限(例如，编程数据与读取数据之间的时间周期)(在本文中称为数据使用期限)内的累积电荷损失而进一步移位。电荷损失还可受存储器单元使用期限影响。与数据使用期限不同，存储器单元使用期限通常就存储器单元已经历的编程/擦除循环的数目来指示。这些各种现象可导致阈值电压分布随时间的扩大及移位。各种实施例提供可促进减轻这些问题的设备及方法。
图5A是在编程操作之后(例如，紧接在所述编程操作之后)的多个存储器单元的阈值电压分布的概念描绘，而图5B是在所述编程操作之后的某一稍后时间处的那些相同阈值电压分布的概念描绘。图5A及5B的阈值电压分布530d到530d+1可表示图4的阈值电压范围4300到43015的分布中的在完成存储器单元的编程操作时的某一部分。
参考图5A，在完成编程时，邻近阈值电压分布530通常由某一裕度(例如，死空间)532分隔开。在裕度532内将感测电压(例如，读取电压)施加到多个存储器单元的控制栅极可用于在阈值电压分布530d(及任何较低阈值电压分布)的存储器单元与阈值电压分布530d+1(及任何较高阈值电压分布)的存储器单元之间进行区分(可想到而无错误地)。
参考图5B，邻近阈值电压分布可已扩大，使得阈值电压分布530d与阈值电压分布530d+1可合并，如由指示两个邻近阈值电压分布的总和的曲线534所表示。曲线534可具有局部最小值536。在邻近阈值电压分布的此合并发生的情况下，在打算处于阈值电压分布530d中的存储器单元与打算处于阈值电压分布530d+1中的存储器单元之间进行区分将通常导致某一错误。举例来说，将具有与局部最小值536对应的电压电平的感测电压施加到多个存储器单元的控制栅极可预期产生具有不同于其目标(例如，既定)数据状态的数据状态的最少数目个存储器单元，但特定数目个错误将通常为不可避免的。施加高于或低于与局部最小值536对应的电压电平的感测电压可预期产生更大数目个错误。尽管施加具有与曲线534的局部最小值536对应的电压电平的感测电压可产生最小数目个错误，但可难以确定此局部最小值536在何种电压电平下发生。
通常使用错误校正方案来识别及校正错误数据数字。然而，错误校正方案对于其能够识别及校正的错误的数目具有限制。一些已知错误校正方案可利用符合汉明(Hamming)码、水平/垂直奇偶码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、块编码调制(BCM)、博斯-查德胡里-霍昆格母(Bose-Chaudhuri-Hocquenghem)(BCH)码、里德-索罗门(Reed-Solomon)码、涡轮(turbo)码、循环冗余码(CRC)或低密度奇偶检查(LDPC)码的错误校正码(ECC)数据，但本发明并不限于特定错误校正方案或其编码。通常可通过使用较大量的错误校正码数据或通过使用较稳健错误校正方案而增加可校正错误的数目，但这些通常分别需要较多存储空间及较多计算时间来实现校正。如此，减少在感测期间的错误数目通常是有利的。将在此项技术中很好地理解并将不在本文中详述数据错误的错误校正。
感测电路通常用于存储器装置中以促进对存储器装置中的一或多个所选择(例如，目标)存储器单元中的每一者执行感测(例如，读取及/或检验)操作。图6图解说明可与各种实施例一起使用的类型的感测电路600。举例来说，将感测电路600展示为通过特定数据线204而连接到特定NAND串206，例如图2A中较详细地展示。注意，在图6中未展示将NAND串206选择性地分别连接到源极216及数据线204的选择晶体管210及212。尽管论述是针对于将感测电路600与NAND串206一起使用，但其它存储器结构及架构适合与感测电路600一起使用，其中取决于被选择用于感测的存储器单元的数据状态，可选择性地创建从数据线204到源极216的电流路径。
作为感测操作的一部分(例如，预充电部分)，感测电路600可通过激活预充电晶体管(例如，n型场效应晶体管或nFET)644(通过将信号线642偏置(例如，驱动)到足以激活晶体管644的特定电压电平(例如，控制信号blpre的电压电平))而将感测节点(例如，tc节点)640预充电。感测电路600的控制信号可由存储器装置100的内部控制器(例如，控制逻辑116)提供。此类控制信号(例如，电压电平及时序两者)可由感测操作界定且与响应于执行感测操作而产生的信号(例如，输出信号sa_out或者在感测节点640上产生的电压电平)区分开。感测操作可为(例如)用于提供从存储器单元阵列输出的数据的读取操作，或(例如)用于检验编程脉冲是否成功改变目标存储器单元的阈值电压以指示其所要数据状态的检验操作。
晶体管644连接于电压节点646与感测节点640之间。电压节点646可经配置以接收供应电压，例如，Vcc。针对一些实施例，电压节点646可为可变电压节点。展示为耦合到感测节点640的电容648可表示感测节点640以及连接到所述感测节点的额外电路(例如，晶体管644、650及652)处的电容。电压节点654(例如，可变电压节点)经配置以将电压电平施加到电容648，此可诱发感测节点640上的电压电平的改变，(举例来说)将感测节点640升压到较高电压电平(例如通过电容性耦合)。
感测电路600的额外晶体管促进对感测节点640上的电压电平进行感测。举例来说，将感测晶体管(例如，p型场效应晶体管或pFET)650的控制栅极展示为连接到感测节点640。因此，晶体管650经配置以对存在于感测节点640上的电压电平做出响应。连接到感测启用晶体管(例如，pFET)658的栅极且经配置以接收控制信号senb的信号线656促进将晶体管650与电压节点660隔离，所述电压节点可经配置以接收供应电压，例如，Vcc。感测电路输出(例如，sa_out)线662可连接到存储器装置的额外电路(图6中未展示)，所述额外电路经配置以作为感测操作的一部分而对感测电路600做出响应。举例来说，感测电路600可为图1的数据寄存器120的组件且所述感测电路的输出sa_out可作为输入被提供到高速缓冲存储器寄存器118以用于从存储器装置100输出所感测数据状态。输出线662上的输出信号sa_out可包括由锁存器(例如，锁存电路)664产生的信号，所述信号表示(举例来说)指示NAND串206的所选择存储器单元的所感测数据状态的逻辑电平，例如逻辑‘高’电平(例如，由Vcc表示)或逻辑‘低’电平(例如，由Vss表示)。举例来说，锁存器664可被配置为一对交叉耦合的反相器。举例来说，锁存器664可包含第一反相器672，所述第一反相器具有连接到第二反相器674的输出并连接到晶体管650的输入，且具有连接到第二反相器674的输入的输出。复位晶体管(例如，nFET)676可连接于第一反相器672的输入与电压节点678之间，所述电压节点可经连接以接收参考电位，例如，Vss、接地或0V。在感测操作之间，晶体管676的栅极可由(例如，控制信号reset的)电压电平偏置以将第一反相器672的输入连接到电压节点678来将锁存器664的输出线662返回到默认逻辑电平，例如，逻辑高电平。针对一些实施例，可消除锁存器664，从而将输出线662连接到晶体管650。
在感测操作的预充电部分期间，晶体管644的栅极可由信号线642上的(例如，控制信号blpre的)电压电平偏置以通过将预充电电流注入到感测节点640中而将感测节点640预充电。可将(例如，控制信号blclamp的)额外电压电平施加到信号线666以激活晶体管(例如，nFET)668，且可将(例如，控制信号tc_iso的)另一电压电平施加到信号线670以激活晶体管(例如，nFET)652。激活晶体管644、652及668可用于将数据线204连接到电压节点646，借此将感测节点640及数据线204预充电。
在感测节点640及数据线204的预充电之后，可执行感测操作的第二部分以检测是否在感测操作期间将经预充电数据线204及感测节点640放电，借此确定被选择用于感测的存储器单元的数据状态。一般来说，在感测节点640及数据线204的预充电之后，可将感测节点640与数据线204隔离(例如通过撤销激活晶体管668及/或撤销激活晶体管652)。接着取决于被选择用于感测的存储器单元是响应于施加到其控制栅极的感测电压而被激活还是被撤销激活，可将数据线204选择性地连接到源极216。在如果电流流动穿过NAND串206那么给予数据线204放电的机会之后，可通过激活晶体管652及668而再次将感测节点640连接到数据线204。如果数据线204的电压电平由于穿过NAND串206的电流流动而低于预充电电压电平，那么感测节点640的电压电平将同样经历下降。如果数据线204的电压电平保持处于预充电电压电平(例如当被选择用于感测的存储器单元保持被撤销激活时)，那么感测节点640的电压电平可保持处于其预充电(或经升压)电压电平。在激活晶体管658且将感测节点640的电压电平施加到晶体管650的控制栅极的情况下，可取决于感测节点640的电压电平而将电压节点660选择性地连接到锁存器664。在感测之前，锁存器664可具有特定逻辑电平(例如，逻辑高)。如果在晶体管658的激活后即刻将电压节点660的电压电平施加到锁存器664的输入，那么所述锁存器的逻辑电平可改变(例如，从逻辑高电平改变为逻辑低电平)，且如果在晶体管658的激活后即刻使电压节点660保持与锁存器664的输入隔离，那么所述锁存器的逻辑电平可保持处于所述特定逻辑电平。
各种实施例可在感测操作期间利用感测节点640的升压及降压。对感测节点640进行升压(例如，将第一升压电压电平电容性耦合到所述感测节点)及降压(例如，将第二较低升压电压电平电容性耦合到所述感测节点)可用于(举例来说)促进较高展开(develop)开销。通过在感测节点展开时间之前对感测节点640进行升压，可允许感测节点640的电压电平展开地较长而不会过早地指示数据线204的电流流动。在感测节点640与NAND串206、与数据线204隔离之后对所述感测节点进行后续降压可准许感测节点640的电压电平下降到低于晶体管650的跳变点(例如，阈值电压)以指示检测到电流流动(例如，阈值电平的电流流动)。
注意，相比于与具有较远离施加到其控制栅极的感测电压的阈值电压的经激活存储器单元对应的数据线，与具有较接近施加到其控制栅极的感测电压的阈值电压的经激活存储器单元对应的数据线可预期经历较低放电电平以及感测节点640的较高所得电压电平。因此，感测节点640指示在降压期间在一个升压电压电平下其对应存储器单元的激活可指示在降压期间在不同(例如，较高)升压电压电平下其对应存储器单元的撤销激活。此现象可用于补偿高于或低于两个邻近阈值电压分布之间的局部最小值的感测电压。各种实施例在单个感测操作期间利用耦合到感测节点的多个升压电压电平来估计可指示具有低于所述局部最小值的阈值电压的那些存储器单元的激活且可指示具有高于所述局部最小值的阈值电压的那些存储器单元的撤销激活的条件(例如，估计所述局部最小值的位置)。
感测电路600的跳变点可通常取决于晶体管650的阈值电压。感测电路600通常经配置以具有接近于可在感测所选择存储器单元之前建立于感测节点640上的预充电电压电平的跳变点(例如，感测阈值电平)。跳变点可为感测节点640上的特定电压电平，其中感测电路600输出指示感测节点640的第一状态的第一逻辑电平(例如，当感测节点640的电压电平等于或高于跳变点时)。感测电路600可输出指示感测节点640的第二状态的第二逻辑电平(例如，当感测节点640的电压电平低于跳变点时)。感测节点640的所感测状态可用于提供所感测存储器单元的数据状态的指示。
图7一般描绘根据一实施例的在感测操作的各种阶段处感测电路(例如图6中所描绘的感测电路600)的各种节点的电压电平的时序图。图7提供可与实施例一起使用的感测操作的部分的细节。关于图7，感测操作的预充电部分可在时间t0处通过以下操作开始：将控制信号blpre、blclamp及tc_iso偏置到足以分别激活晶体管644、668及652的电压电平，借此将数据线204及感测节点640连接到电压节点646。作为响应，感测节点640的电压电平tc及数据线204的电压电平可增加。在时间t1处，可(例如)通过将控制信号blpre及blclamp偏置到足以撤销激活晶体管644及668的电压电平而将感测节点640与数据线204及电压节点646隔离。注意，控制信号tc_iso可保持处于足以激活晶体管652的电平，这是因为晶体管668可提供与数据线204的隔离。
在时间t1与时间t4之间，取决于被选择用于感测的存储器单元是否响应于感测电压而被激活，将数据线204选择性地连接到源极216。如果存储器单元被激活，那么数据线204可在电流流动穿过NAND串206时降低电压(例如以虚线描绘)，且如果存储器单元被撤销激活，那么数据线204可保持处于预充电电压电平(例如以实线描绘)。具有特定阈值电压的经激活存储器单元可预期比具有高于所述特定阈值电压的阈值电压的经激活存储器单元更快地放电。
在时间t2处，可在电压节点654处施加第一升压电压电平773，借此在时间t3处将感测节点640的电压电平升压到经升压电压电平(例如，高于预充电电压电平)。在时间t4处，可(例如)通过将控制信号blpre偏置到足以激活晶体管668的电压电平而将感测节点640再次连接到数据线204，且在数据线204已放电的情况下，感测节点640的电压电平可预期降低(例如以虚线tc描绘)。
在时间t5处，可(例如)通过将控制信号blclamp及/或tc_iso偏置到足以撤销激活一个或两个晶体管652及668的电压电平而将感测节点640与数据线204隔离。在时间t6处，在感测节点640已连接到数据线204并随后与所述数据线隔离之后，可将第二升压电压电平775(其可低于第一升压电压电平773)施加到电压节点654。升压电压电平从升压电压电平773到升压电压电平775的改变可导致感测节点640的电压电平tc的对应改变。
在时间t8处，可通过将控制信号senb偏置到足以激活晶体管658的电压电平而将晶体管650连接到电压节点660。如果晶体管650被激活，那么电压节点660连接到锁存器664，借此改变输出信号sa_out的逻辑电平，且如果晶体管650被撤销激活，那么电压节点660保持与锁存器664隔离，从而允许输出信号sa_out的逻辑电平保持不改变。尽管此实例将输出信号sa_out的逻辑电平从逻辑高电平到逻辑低电平的改变(例如，锁存器664的逻辑电平从逻辑高电平到逻辑低电平的改变)描述为指示感测节点640的电压电平低于晶体管650的跳变点，但可替代地对于锁存器664中的适当改变而提供从逻辑低电平到逻辑高电平的转变(例如，通过将额外反相器提供到所述锁存器的输出)。
如先前所述，经激活存储器单元可使其对应数据线204以不同速率放电，此可导致其对应感测节点640的不同电压电平。因此，升压电压电平775的量值选择可用于限制哪些经激活存储器单元导致输出信号sa_out的逻辑电平的改变。举例来说，在并行感测一定数目个存储器单元的情况下，可预期升压电压电平775的较高电压电平将导致较少感测节点640指示其对应存储器单元的激活。通过针对多个存储器单元群组而确定在相应第一升压电压电平775下被激活(或被撤销激活)的存储器单元数目与在相应第二升压电压电平775下被激活(或被撤销激活)的存储器单元数目之间的相应差，可确定针对升压电压电平775的不同范围的直方图。这些直方图可用于提供对可指示在图5B的局部最小值536下的激活的所要升压电压电平775的估计。
图8是根据一实施例的页缓冲器852的部分的框图。页缓冲器852可包含缓冲器部分840(例如，缓冲器部分8400到8403)。缓冲器部分840可对应于图2C及3的缓冲器部分240。每一缓冲器部分840可(举例来说)针对每一或每隔一个对应数据线包含感测电路(例如，感测电路600)。每一缓冲器部分840可具有对应驱动器880(例如，驱动器8800到8803)，所述对应驱动器具有连接到所述缓冲器部分840以将升压电压提供到其感测电路中的每一者(例如，提供到感测电路600的可变电压节点654)的输出。每一驱动器880可具有连接到对应多路复用器882(例如，多路复用器8820到8823)的输出的输入。
每一多路复用器882可对在相应控制信号线883(例如，控制信号线8830到8833)上接收的控制信号做出响应以选择一定数目各输入电压电平中的一者来输出到其对应驱动器880。注意，可消除驱动器880，其中每一多路复用器882连接(例如，直接连接)到其对应缓冲器部分840以将所选择升压电压电平提供到所述对应缓冲器部分840的每一感测电路。类似地，可将多路复用器882组合。举例来说，可将多路复用器8820与8821组合为5:2多路复用器(或4:2多路复用器，如稍后将描述)，或可将多路复用器8820到8823组合为9:4多路复用器(或6:4多路复用器，如稍后将描述)。
一般来说，升压电压电平升压_ref可表示根据实施例确定(例如，计算)的所要(例如，经校准)升压电压电平。被提供到多路复用器882的输入的其余升压电压电平可满足以下条件：升压_H_3≠升压_H_2≠升压_H_1≠升压_H_0且升压_L_3≠升压_L_2≠升压_L_1≠升压_L_0。另外，这些升压电压电平可满足以下条件：升压_H_3>升压_H_2>升压_H_1>升压_H_0且升压_L_3>升压_L_2>升压_L_1>升压_L_0。升压电压电平范围可经选择以横跨与图5B的曲线534的预期电压电平范围相同的电压电平范围，且可进一步包含介于曲线534与阈值电压分布530d及530d+1的预期顶点之间的电压电平。曲线534的预期电压电平范围以及阈值电压分布530d及530d+1的预期顶点可以实验方式、以实证方式或通过模拟来确定。以此方式，升压_L_0的电压电平可预期比用于在与阈值电压分布530d及530d+1对应的数据状态之间进行区分的感测电压低，且升压_H_3的电压电平可预期比用于在与阈值电压分布530d及530d+1对应的数据状态之间进行区分的预期升压电压电平高。
针对一些实施例，升压_L_3＝升压_H_2、升压_L_2＝升压_H_1且升压_L_1＝升压_H_0。针对此类实施例，使用图8的实例，经组合多路复用器可利用比针对其对应缓冲器部分840所命名的升压电压电平的数目少的一定数目个输入。举例来说，可将多路复用器8820与8821组合为接收升压电压电平升压_ref、升压_H_1、升压_H_0及升压_L_0的4:2多路复用器，其中升压_L_1＝升压_H_0。
响应于缓冲器部分8400使用其对应升压电压电平升压_L_0及升压_H_0来感测其感测电路的感测节点640的状态，可确定对在以升压电压电平升压_L_0进行感测与以升压电压电平升压_H_0进行感测之间改变状态的感测节点640的数目的指示。所述指示可为计数失效字节(CF字节)8840。CF字节8840可表示当在施加升压电压电平升压_L_0的情况下进行感测时缓冲器部分8400的具有特定逻辑电平(例如，逻辑低电平)的感测电路的数目与当在施加升压电压电平升压_H_0的情况下进行感测时缓冲器部分8400的具有特定逻辑电平的感测电路的数目的差的量值。可针对每一其余缓冲器部分840(例如，缓冲器部分8401到8403)而重复此过程以确定其对应CF字节884(例如，分别CF字节8841到8843)。CF字节884可对其对应缓冲器部分840的每一感测电路进行计数，或所述CF字节可对某一子集或子集的逻辑组合进行计数。举例来说，CF字节884可仅对其对应缓冲器部分840的数据的每一字节(或其它群组)的特定位位置进行计数(例如，基于每八个感测电路中的一者的计数)。替代地，对改变状态的感测节点640的数目的指示可利用针对对应缓冲器部分840的数据的每一字节(或其它群组)的位位置的某一子集(其可包含数据的每一字节(或其它群组)的所有位位置)，感测节点640的状态的逻辑函数(例如，或运算)来确定所述差。
尽管在图8中描绘四个缓冲器部分840从而提供四个CF字节884的产生，但可使用两个或多于两个缓冲器部分840来产生两个或多于两个对应CF字节884。尽管较高数目个CF字节884可在估计图5B的局部最小值536的位置时提供经改进准确性，但较高数目个CF字节884可需要较高数目个电压产生装置来产生额外升压电压电平，或需要额外感测时间，如将参考图10A到10C所描述。
图9A是根据一实施例的可能直方图的实例图，所述可能直方图表示对依据升压电压电平而改变状态的感测节点的数目的指示。特定来说，图9A可表示可能直方图的实例图，所述可能直方图表示依据升压电压电平的图8的CF字节884的值。可以数学上很好理解的方式响应于CF字节8840到8843的值而确定曲线986。曲线986可具有局部最小值988。与局部最小值988对应的升压电压电平可被选择作为升压电压电平升压_ref。本文中的实施例并不取决于CF字节884的值的回归方式。替代地，可将升压电压电平升压_ref确定为等于在使用升压电压电平升压_L_1及升压_H_1来确定具有最低值的CF字节884(例如，在此实例中，CF字节8841)时所使用的升压电压电平之间的某一值。举例来说，可将升压电压电平升压_ref确定为等于升压_L_1与升压_H_1的平均值。可进一步使用响应于CF字节884的值而确定升压电压电平升压_ref的值的其它方式。
尽管三个或多于三个直方图可提供直接回归估计局部最小值988的位置的曲线的能力，但可使用利用两个直方图的实施例来估计局部最小值988的位置。举例来说，可使用对具有每一可能数据状态的存储器单元的预期数目的知晓及对阈值电压分布的预期形状的知晓来估计图5B的曲线534的形状，所述曲线指示两个邻近阈值电压分布的总和。
通常使用数据随机化来减轻紧密相邻的存储器单元之间的耦合效应，所述耦合效应可干扰既定数据状态。尽管通常在此项技术中称为数据随机化，但认识到，并非真正在数学意义上使数据随机化。而是，随机化通常是指以可逆方式重新分布数据值。作为数据随机化的结果，在编程操作中存储器单元可编程到的每一可能数据状态可被编程到类似(例如，相同)数目个存储器单元。举例来说，在将4K(例如，4096)个存储器单元各自编程到十六个可能数据状态(例如，数据状态L0到L15)中的一者的情况下，可预期将每一可能数据状态编程到大体上等于(例如，等于)其中利用数据随机化的256(例如，4096/16)个存储器单元的存储器单元数目。类似地，可以实验方式、以实证方式或通过模拟来确定在数据使用期限及存储器单元使用期限内所导致的阈值电压分布的移位及扩展。在知晓存储器单元的数目以及其阈值电压分布的预期移位及扩大的情况下，可估计两个邻近阈值电压分布之间的曲线的形状。
图9B是根据另一实施例的可能直方图的实例图，所述可能直方图表示对依据升压电压电平而改变状态的感测节点的数目的指示。在图9B中，可响应于所感测的存储器单元的数据使用期限及存储器单元使用期限以及两个邻近阈值电压分布中的预期存储器单元数目而确定两个邻近阈值电压分布的预期曲线986'。举例来说，预期曲线986'可与图5B的曲线534对应且具有与图5B的局部最小值536对应的局部最小值988'。可将预期曲线986'拟合到以与参考图8所描述的方式类似的方式确定的CF字节844′0及844′1的两个(或多于两个)直方图，且局部最小值988′可对应于所要升压电压电平升压_ref。替代地，可将升压电压电平升压_ref确定为等于在确定具有最低值的CF字节884′(例如，在此实例中，CF字节884′0)时所使用的升压电压电平之间的某一值。举例来说，可将升压电压电平升压_ref确定为等于在确定CF字节884′0的值时所使用的升压电压电平的平均值。
图10A到10C是一般描绘根据实施例的在感测操作的各种阶段处感测电路(例如图6中所描绘)的特定节点的电压电平的时序图。图10A到10C提供可与实施例一起使用的感测操作的替代部分的细节。图10A到10C的时序图可在图7的时间t6处(举例来说，在感测操作的降压部分开始处)开始。
关于图10A，线10900可表示电容性耦合到缓冲器部分8400的感测电路的一或多个感测节点640的升压电压电平，线10901可表示电容性耦合到缓冲器部分8401的一或多个感测节点640的升压电压电平，线10902可表示电容性耦合到缓冲器部分8402的一或多个感测节点640的升压电压电平，且线10903可表示电容性耦合到缓冲器部分8403的一或多个感测节点640的升压电压电平。线1092可表示被提供到与这些感测节点640中的每一者对应的信号线656的控制信号senb的电压电平。
在时间t8处，线10900的升压电压电平可表示升压电压电平升压_L_0，线10901的升压电压电平可表示升压电压电平升压_L_1，线10902的升压电压电平可表示升压电压电平升压_L_2，且线10903的升压电压电平可表示升压电压电平升压_L_3。
在时间t8与t9之间，感测(例如，第一感测)可被启用或选通，且基于感测电路的输出662的值，可对指示特定逻辑电平(例如逻辑低电平)的感测电路的数目进行相应第一计数。由于感测电路的互补性质，因此所述特定逻辑电平可经选择以指示其感测节点640的状态改变(例如，特定放电电平)，或所述特定逻辑电平可经选择以指示其感测节点640无状态改变(例如，较低放电电平)，这是因为每一选择将提供适合于估计阈值电压分布的局部最小值的位置的信息。在时间t10处，线10900的升压电压电平可增加到升压电压电平升压_H_0，线10901的升压电压电平可增加到升压电压电平升压_H_1，线10902的升压电压电平可增加到升压电压电平升压_H_2，且线10903的升压电压电平可增加到升压电压电平升压_H_3。可将感测电路的锁存器664复位到可不同于特定逻辑电平的默认逻辑电平(例如逻辑高电平)。
在时间t11与t12之间，感测(例如，第二感测)可被启用或选通，且基于感测电路的输出662的值，可对指示特定逻辑电平的感测电路的数目进行相应第二计数。针对缓冲器部分840中的每一者的CF字节884的相应值可等于针对缓冲器部分840中的每一者的相应第一计数与相应第二计数之间的差的绝对值。可将感测电路的锁存器664复位到默认逻辑电平。
在时间t12与t13之间，可响应于所确定CF字节884而做出对可被视为减少感测操作的位错误数目的所要(例如，经校准)升压电压电平值(例如，升压_ref)的确定。在时间t13处，可将线10900、10901、10902及10903的升压电压电平各自转变为升压电压电平升压_ref，所述升压电压电平升压_ref可具有与升压_L_0、升压_H_0、升压_L_1、升压_H_1、升压_L_2、升压_H_2、升压_L_3或升压_H_3不同或相同的值。如此，线1090可转变为较高的、转变为较低的或保持处于其先前所施加升压电压电平。如本文中所使用，保持处于其先前所施加升压电压电平的线1090将被视为已转变为升压电压电平升压_ref，但具有0V的量值。
在时间t14与t15之间，感测(例如，第三或最后感测)可被启用或选通，且基于感测电路的输出662的值，可做出关于与缓冲器部分840的感测电路对应的目标存储器单元的数据状态的确定。
图10A中所描绘的实施例可利用四个电压产生器(未展示)来产生线10900到10903的各种电压电平。其它实施例可促进使用较少电压产生器来并行确定至少一些CF字节884值。举例来说，图10B的实施例可利用三个电压产生器来产生线10900到10903的各种电压电平，而图10C的实施例可利用两个电压产生器来产生线10900到10903的各种电压电平。然而，使用较少电压产生器可涉及更多感测选通来确定CF字节884的值。
关于图10B，线10900可表示电容性耦合到缓冲器部分8400的感测电路的一或多个感测节点640的升压电压电平，线10901可表示电容性耦合到缓冲器部分8401的一或多个感测节点640的升压电压电平，且线10902-3可表示电容性耦合到缓冲器部分8402及8403的一或多个感测节点640的升压电压电平。线1092可表示被提供到与这些感测节点640中的每一者对应的信号线656的控制信号senb的电压电平。
在时间t8处，线10900的升压电压电平可表示升压电压电平升压_L_0，线10901的升压电压电平可表示升压电压电平升压_L_1，线10902-3的升压电压电平可表示升压电压电平升压_L_2。
在时间t8与t9之间，感测(例如，第一感测)可被启用或选通，且基于感测电路的输出662的值，可对缓冲器部分8400、8401及8402的指示特定逻辑电平(例如逻辑低电平)的感测电路的数目进行相应第一计数。在时间t10处，线10900的升压电压电平可增加到升压电压电平升压_H_0，线10901的升压电压电平可增加到升压电压电平升压_H_1，且线10902-3的升压电压电平可增加到升压电压电平升压_H_2＝升压_L_3。可将感测电路的锁存器664复位到可不同于特定逻辑电平的默认逻辑电平(例如逻辑高电平)。
在时间t11与t12之间，感测(例如，第二感测)可被启用或选通，且基于感测电路的输出662的值，可对缓冲器部分8400、8401及8402的感测电路的数目进行相应第二计数，且可对缓冲器部分8403的指示特定逻辑电平的感测电路的数目进行相应第一计数。在时间t13处，线10902-3的升压电压电平可增加到升压电压电平升压_H_3。可将感测电路的锁存器664复位到默认逻辑电平。
在时间t14与t15之间，感测(例如，第三感测)可被启用或选通，且基于感测电路的输出662的值，可对缓冲器部分8403的指示特定逻辑电平的感测电路的数目进行相应第二计数。针对缓冲器部分840中的每一者的CF字节884的相应值可等于针对缓冲器部分840中的每一者的相应第一计数与相应第二计数之间的差的绝对值。可将感测电路的锁存器664复位到默认逻辑电平。
在时间t15与t16之间，可响应于所确定CF字节884而做出对可被视为减少感测操作的位错误数目的所要(例如，经校准)升压电压电平值(例如，升压_ref)的确定。在时间t16处，可将线10900、10901及10902-3的升压电压电平各自转变为升压电压电平升压_ref，所述升压电压电平升压_ref可具有与升压_L_0、升压_H_0、升压_L_1、升压_H_1、升压_L_2、升压_H_2、升压_L_3或升压_H_3不同或相同的值。如此，线1090可转变为较高的、转变为较低的或保持处于其先前所施加升压电压电平。如本文中所使用，保持处于其先前所施加升压电压电平的线1090将被视为已转变为升压电压电平升压_ref，但具有0V的量值。
在时间t17与t18之间，感测(例如，第四或最后感测)可被启用或选通，且基于感测电路的输出662的值，可做出关于与缓冲器部分840的感测电路对应的目标存储器单元的数据状态的确定。
关于图10C，线10900-1可表示电容性耦合到缓冲器部分8400及8401的感测电路的一或多个感测节点640的升压电压电平，且线10902-3可表示电容性耦合到缓冲器部分8402及8403的一或多个感测节点640的升压电压电平。线1092可表示被提供到与这些感测节点640中的每一者对应的信号线656的控制信号senb的电压电平。
在时间t8处，线10900-1的升压电压电平可表示升压电压电平升压_L_0，且线10902-3的升压电压电平可表示升压电压电平升压_L_2。
在时间t8与t9之间，感测(例如，第一感测)可被启用或选通，且基于感测电路的输出662的值，可对缓冲器部分8400及8402的指示特定逻辑电平(例如逻辑低电平)的感测电路的数目进行相应第一计数。在时间t10处，线10900-1的升压电压电平可增加到升压电压电平升压_H_0＝升压_L_1，且线10902-3的升压电压电平可增加到升压电压电平升压_H_2＝升压_L_3。可将感测电路的锁存器664复位到可不同于特定逻辑电平的默认逻辑电平(例如逻辑高电平)。
在时间t11与t12之间，感测(例如，第二感测)可被启用或选通，且基于感测电路的输出662的值，可对缓冲器部分8400及8402的感测电路的数目进行相应第二计数，且可对缓冲器部分8401及8403的指示特定逻辑电平的感测电路的数目进行相应第一计数。在时间t13处，线10900-1的升压电压电平可增加到升压电压电平升压_H_1且线10902-3的升压电压电平可增加到升压电压电平升压_H_3。可将感测电路的锁存器664复位到默认逻辑电平。
在时间t14与t15之间，感测(例如，第三感测)可被启用或选通，且基于感测电路的输出662的值，可对缓冲器部分8401及8403的指示特定逻辑电平的感测电路的数目进行相应第二计数。针对缓冲器部分840中的每一者的CF字节884的相应值可等于针对缓冲器部分840中的每一者的相应第一计数与相应第二计数之间的差的绝对值。可将感测电路的锁存器664复位到默认逻辑电平。
在时间t15与t16之间，可响应于所确定CF字节884而做出对可被视为减少感测操作的位错误数目的所要(例如，经校准)升压电压电平值(例如，升压_ref)的确定。在时间t16处，可将线10900-1及10902-3的升压电压电平各自转变为升压电压电平升压_ref，所述升压电压电平升压_ref可具有与升压_L_0、升压_H_0、升压_L_1、升压_H_1、升压_L_2、升压_H_2、升压_L_3或升压_H_3不同或相同的值。如此，线1090可转变为较高的、转变为较低的或保持处于其先前所施加升压电压电平。如本文中所使用，保持处于其先前所施加升压电压电平的线1090将被视为已转变为升压电压电平升压_ref，但具有0V的量值。
在时间t17与t18之间，感测(例如，第四或最后感测)可被启用或选通，且基于感测电路的输出662的值，可做出关于与缓冲器部分840的感测电路对应的目标存储器单元的数据状态的确定。
图10A到10C的实施例利用缓冲器部分840的指示特定逻辑电平的感测电路的数目的计数值。缓冲器部分840的感测电路可包含所述缓冲器部分840的每一感测电路，或所述缓冲器部分840的感测电路的某一子集。针对一些实施例，缓冲器部分840的指示特定逻辑电平的感测电路的数目的计数值可被视为是从所述缓冲器部分840的感测电路的子集的逻辑电平的逻辑函数(例如，或运算)导出。
可针对感测操作(例如参考图7以及图10A到10C中的任一者所描述)的目标存储器单元可被编程到的一定数目个数据状态而执行所述感测操作。举例来说，在存储器经配置以将存储器单元编程到十六个可能数据状态L0到L15中的一者的情况下，可针对除最高数据状态(例如，L15)之外的每一数据状态(例如，L0到L14)而执行相应感测操作，其中每一感测操作将与所感测的数据状态对应的特定感测电压电平施加到连接到其目标存储器单元的控制栅极的存取线。在从最低感测电压电平(例如，对应于数据状态L0)到最高感测电压电平(例如，对应于数据状态L14)执行感测操作的情况下，响应于与特定数据状态对应的感测电压电平而首先激活的存储器单元可被视为具有所述特定数据状态。未响应于对应感测电压电平中的任一者而激活的存储器单元可被视为具有最高数据状态(例如，L15)。
注意，用于确定所感测的特定数据状态的所要升压电压电平的多个感测选通以及对所述所要升压电压电平的确定可在后台执行，且因此可被存储器装置的最终用户忽略。特定来说，可在连接到感测操作的目标存储器单元的控制栅极的存取线正被转变为下一(例如，较高)感测电压电平的同时执行此过程。
图11是一般描绘根据一实施例的在多个感测操作(例如，针对一个数据状态的一个感测操作及针对较高数据状态的后续感测操作)的各种阶段处存取线202的电压电平的时序图。在图11中，线1194可表示被施加到连接到每一感测操作的目标存储器单元的控制栅极的所选择存取线的电压电平。举例来说，所选择存取线可为图6的NAND串206的存取线202，所述存取线连接到NAND串206的存储器单元，所述存储器单元的选择性激活确定感测节点640是否在感测操作期间经历放电。连接到所述NAND串206的其余存储器单元的控制栅极的存取线(例如，未经选择存取线)可具有足以激活那些存储器单元(而不管其数据状态如何)的电压电平(或若干电压电平)。
关于图11，在时间t0之前，线1194可具有电压电平1196d。举例来说，针对特定感测操作，图11的时间t0可对应于图7的时间t4或稍后。电压电平1196d可对应于与数据状态对应的感测电压，所述数据状态对应于(举例来说)图5A到5B的阈值电压分布530d。在时间t0处，线1194的电压电平可增加，从而在时间t1处达到电压电平1196d+1。电压电平1196d+1可对应于与数据状态对应的感测电压，所述数据状态对应于(举例来说)图5A到5B的阈值电压分布530d+1。针对一些实施例，图10A到10C中所描绘的过程的至少部分可发生在图11的时间t0与t1之间的时间周期内。举例来说，针对使用具有电压电平1196d的感测电压电平的感测操作，图11的时间t1可晚于图10A的时间t15发生。
图12是根据一实施例的操作存储器的方法的流程图。在1201处，可在将第一电压电平电容性耦合到第一感测节点的同时确定所述第一感测节点的第一状态，且同时可在将不同于第一电压电平的第二电压电平电容性耦合到第二感测节点的同时确定所述第二感测节点的第一状态。举例来说，第一感测节点可对应于缓冲器部分8400的感测电路600的感测节点640，且第二感测节点可对应于缓冲器部分8401的感测电路600的感测节点640。在此实例中，第一电压电平可对应于升压电压电平升压_L_0，且第二电压电平可对应于升压电压电平升压_L_1。
在1203处，可在将不同于第一电压电平的第三电压电平电容性耦合到第一感测节点的同时确定所述第一感测节点的第二状态，且同时可在将不同于第二电压电平的第四电压电平电容性耦合到第二感测节点的同时确定所述第二感测节点的第二状态。继续所述实例，第三电压电平可对应于升压电压电平升压_H_0，且第四电压电平可对应于升压电压电平升压_H_1。
在1205处，可至少响应于第一感测节点的第一状态、第一感测节点的第二状态、第二感测节点的第一状态及第二感测节点的第二状态而确定第五电压电平。继续所述实例，第五电压电平可对应于所要升压电压电平升压_ref。在1207处，可在将第五电压电平电容性耦合到第一感测节点及第二感测节点的同时确定所述第一感测节点及所述第二感测节点的第三状态。继续所述实例，第三状态可与第一感测节点及第二感测节点的对应存储器单元的预期数据状态对应。
图13A到13B是根据另一实施例的操作存储器的方法的流程图。在1311处，可在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时可在将不同于第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态。举例来说，多个第一感测节点可对应于缓冲器部分8400的一定数目个(例如，所有)感测电路600的感测节点640，且多个第二感测节点可对应于缓冲器部分8401的一定数目个(例如，所有)感测电路600的感测节点640。在此实例中，第一电压电平可对应于升压电压电平升压_L_0，且第二电压电平可对应于升压电压电平升压_L_1。
在1313处，可确定对多个第一感测节点中的在被电容性耦合到第一电压电平时具有特定状态的第一感测节点的数目的第一指示，且可确定对多个第二感测节点中的在被电容性耦合到第二电压电平时具有特定状态的第二感测节点的数目的第一指示。对多个第一感测节点或多个第二感测节点中的具有特定状态的感测节点的数目的第一指示可对应于具有特定逻辑电平的其对应感测电路的计数、对应感测电路中具有特定逻辑电平的某一子集的计数、具有特定逻辑电平的对应感测电路的输出的逻辑函数等。
在1315处，可在将不同于第一电压电平的第三电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时可在将不同于第二电压电平的第四电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态。继续所述实例，第三电压电平可对应于升压电压电平升压_H_0，且第四电压电平可对应于升压电压电平升压_H_1。
在1317处，可确定对多个第一感测节点中的在被电容性耦合到第三电压电平时具有特定状态的第一感测节点的数目的第二指示，且可确定对多个第二感测节点中的在被电容性耦合到第四电压电平时具有特定状态的第二感测节点的数目的第二指示。对多个第一感测节点或多个第二感测节点中的具有特定状态的感测节点的数目的第二指示可对应于具有特定逻辑电平的其对应感测电路的计数、对应感测电路中具有特定逻辑电平的某一子集的计数、具有特定逻辑电平的对应感测电路的输出的逻辑函数等。
在1319处，可确定对具有特定状态的第一感测节点的数目的第一指示与对具有特定状态的第一感测节点的数目的第二指示之间的第一差，且可确定对具有特定状态的第二感测节点的数目的第一指示与对具有特定状态的第二感测节点的数目的第二指示之间的第二差。举例来说，所述第一差可对应于CF字节8840，且所述第二差可对应于CF字节8841。
在1321处，可至少响应于所述第一差及所述第二差而确定第五电压电平。举例来说，可响应于依据电压电平的差的直方图而确定局部最小值。在1323处，可在将第五电压电平电容性耦合到多个第一感测节点中的每一第一感测节点及多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。继续所述实例，在将第五电压电平电容性耦合到感测节点中的每一者的同时所确定的状态可对应于这些感测节点的对应存储器单元的预期数据状态。
图14是根据另一实施例的操作存储器的方法的流程图。在1431处，针对用于感测操作的N组感测节点中的每一组感测节点，可确定在将针对所述组感测节点的第一升压电压电平电容性耦合到所述组感测节点中的每一感测节点时，所述组感测节点中具有低于或等于特定电压电平的电压电平的感测节点的第一数目。举例来说，N可为四，其中每一组感测节点对应于感测电路600的一定数目个(例如，所有)感测节点640，所述感测电路对应于页缓冲器852的缓冲器部分8400到8403中的特定缓冲器部分840。在此实例中，针对N组感测节点的第一升压电压电平可分别对应于升压电压电平升压_L_0、升压_L_1、升压_L_2及升压_L_3。针对一组感测节点的特定电压电平可与足以改变所述组感测节点的感测电路的输出逻辑电平的电压电平(例如，与晶体管650的阈值电压对应的电压电平)对应。
在1433处，针对用于感测操作的N组感测节点中的每一组感测节点，可确定在将比针对所述组感测节点的第一电压电平高的针对所述组感测节点的第二升压电压电平电容性耦合到所述组感测节点中的每一感测节点时，所述组感测节点中具有低于或等于特定电压电平的电压电平的感测节点的第二数目。在此实例中，针对N组感测节点的第二升压电压电平可分别对应于升压电压电平升压_H_0、升压_H_1、升压_H_2及升压_H_3。
在1435处，针对用于感测操作的N组感测节点中的每一组感测节点，可确定所述组感测节点中的感测节点的第三数目，其中所述组感测节点中的感测节点的所述第三数目等于所述组感测节点中的感测节点的第一数目与所述组感测节点中的感测节点的第二数目之间的差。继续所述实例，一组感测节点中的感测节点的第三数目可对应于其对应缓冲器部分840的CF字节884。
在1437处，可针对n组感测节点的每一组感测节点，响应于感测节点的第三数目而确定所要升压电压电平(例如，升压电压电平升压_ref)。举例来说，可响应于依据电压电平的第三数目的直方图而确定局部最小值。在1439处，可确定在将所要升压电压电平电容性耦合到n组感测节点中的每一感测节点时，N组感测节点中的哪些感测节点具有低于或等于特定电压电平的电压电平。N组感测节点中具有低于或等于特定电压电平的电压电平的感测节点可被确定为具有处于或低于与在感测操作期间被施加到所选择存取线的感测电压对应的特定数据状态的数据状态，而N组感测节点中具有低于特定电压电平的电压电平的感测节点可被确定为具有高于所述特定数据状态的数据状态。
总结
虽然本文中已图解说明及描述特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何配置均可替代所展示的特定实施例。所属领域的技术人员将明了实施例的许多更改形式。因此，本申请案打算涵盖实施例的任何更改形式或变化形式。

Claims (34)

1.一种操作存储器的方法，其包括：
在将第一电压电平电容性耦合到第一感测节点的同时确定所述第一感测节点的第一状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到第二感测节点的同时确定所述第二感测节点的第一状态；
在将不同于所述第一电压电平的第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的第二状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的第二状态；
至少响应于所述第一感测节点的所述第一状态、所述第一感测节点的所述第二状态、所述第二感测节点的所述第一状态及所述第二感测节点的所述第二状态而确定第五电压电平；及
在将所述第五电压电平电容性耦合到所述第一感测节点及所述第二感测节点的同时确定所述第一感测节点及所述第二感测节点的第三状态。
2.根据权利要求1所述的方法，其中在将不同于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态包括：在将高于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态。
3.根据权利要求2所述的方法，其中在将不同于所述第二电压电平的所述第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的所述第二状态包括：在将高于所述第二电压电平的所述第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的所述第二状态。
4.根据权利要求1所述的方法，其中在将不同于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态包括：在将等于所述第二电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态。
5.一种操作存储器的方法，其包括：
在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的数目的第一指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的数目的第一指示；
在将不同于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定对所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的数目的第二指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的数目的第二指示；
确定对具有所述特定状态的第一感测节点的所述数目的所述第一指示与对具有所述特定状态的第一感测节点的所述数目的所述第二指示之间的第一差，且确定对具有所述特定状态的第二感测节点的所述数目的所述第一指示与对具有所述特定状态的第二感测节点的所述数目的所述第二指示之间的第二差；
至少响应于所述第一差及所述第二差而确定第五电压电平；及
在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
6.根据权利要求5所述的方法，其中确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有所述特定状态的第一感测节点的所述数目的所述第一指示且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的所述数目的所述第一指示包括：确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时被视为具有低于或等于特定电压电平的电压电平的第一感测节点的数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时被视为具有低于或等于所述特定电压电平的电压电平的第二感测节点的数目。
7.根据权利要求5所述的方法，其中确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有所述特定状态的第一感测节点的所述数目的所述第一指示且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的所述数目的所述第一指示包括：确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时被视为具有低于或等于特定电压电平的电压电平的子集的第一感测节点的数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时被视为具有低于或等于所述特定电压电平的电压电平的子集的第二感测节点的数目。
8.根据权利要求5所述的方法，其中确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有所述特定状态的第一感测节点的所述数目的所述第一指示且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的所述数目的所述第一指示包括：确定在被电容性耦合到所述第一电压电平时所述多个第一感测节点中的所述第一感测节点的状态的逻辑函数的结果，且确定在被电容性耦合到所述第二电压电平时所述多个第二感测节点中的所述第二感测节点的状态的逻辑函数的结果。
9.一种操作存储器的方法，其包括：
在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将高于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的第一数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的第一数目；
在将高于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将高于所述第二电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的第二数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的第二数目；
确定具有所述特定状态的第一感测节点的所述第一数目与具有所述特定状态的第一感测节点的所述第二数目之间的第一差，且确定具有所述特定状态的第二感测节点的所述第一数目与具有所述特定状态的第二感测节点的所述第二数目之间的第二差；
至少响应于所述第一差及所述第二差而确定第五电压电平；及
在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
10.一种操作存储器的方法，其包括：
针对用于感测操作的N组感测电路中的每一组感测电路：
确定在将针对所述组感测电路的第一升压电压电平电容性耦合到所述组感测电路中的每一感测电路的相应感测节点时，所述组感测电路中具有特定逻辑电平的感测电路的第一数目；
确定在将比针对所述组感测电路的所述第一升压电压电平高的针对所述组感测电路的第二升压电压电平电容性耦合到所述组感测电路中的每一感测电路的所述相应感测节点时，所述组感测电路中具有所述特定逻辑电平的感测电路的第二数目；及
确定所述组感测电路中的感测电路的第三数目，其中所述组感测电路中的感测电路的所述第三数目等于所述组感测电路中的感测电路的所述第一数目与所述组感测电路中的感测电路的所述第二数目之间的差；
针对所述N组感测电路中的每一组感测电路，响应于感测电路的所述第三数目而确定所要升压电压电平；以及
确定在将所述所要升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点时，所述N组感测电路中的哪些感测电路具有所述特定逻辑电平；
其中N是大于或等于2的整数；
其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的第X组感测电路的所述第一升压电压电平低于针对所述N组感测电路中的第(X+1)组感测电路的所述第一升压电压电平；
其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的所述第X组感测电路的所述第二升压电压电平低于针对所述N组感测电路中的所述第(X+1)组感测电路的所述第二升压电压电平。
11.根据权利要求10所述的方法，其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的所述第X组感测电路的所述第二升压电压电平等于针对所述N组感测电路中的所述第(X+1)组感测电路的所述第一升压电压电平。
12.根据权利要求10所述的方法，其中确定在将针对所述组感测电路的所述第一升压电压电平电容性耦合到所述组感测电路中的每一感测电路的所述相应感测节点时所述组感测电路中具有所述特定逻辑电平的感测电路的所述第一数目包括：确定所述组感测电路中的特定感测电路的所述相应感测节点是否具有足以激活晶体管的电压电平，所述晶体管具有连接到所述相应感测节点的控制栅极。
13.根据权利要求10所述的方法，其中所述N组感测电路中的每一感测电路对应于多个数据线中的相应数据线，且其中所述多个数据线中的每一数据线对应于共同连接到特定存取线的多个存储器单元中的相应存储器单元，所述方法进一步包括：
在确定所述N组感测电路中的任何组感测电路中具有所述特定逻辑电平的感测电路的所述第一数目之前：
将所述多个数据线中的每一数据线及所述N组感测电路中的每一感测电路的每一感测节点预充电到预定预充电电压电平，接着将所述N组感测电路中的每一感测电路的每一感测节点与所述多个数据线中的相应对应数据线隔离；
针对所述多个数据线中的每一数据线，响应于所述多个存储器单元中的相应存储器单元是否响应于被施加到所述特定存取线的特定感测电压而被激活，将所述数据线选择性地放电；
将第三升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点，其中所述第三升压电压电平高于针对所述N组感测电路中的每一组感测电路的所述相应第二升压电压电平；
在将所述第三升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点之后，响应于所述多个数据线中与所述N组感测电路中的所述感测电路对应的所述相应数据线的电压电平而将所述N组感测电路中的每一感测电路的所述相应感测节点选择性地放电，接着将所述N组感测电路中的所述感测电路的所述相应感测节点与其相应数据线隔离。
14.一种存储器，其包括：
存储器单元阵列，其包括多个串联连接存储器单元串；
多个存取线，其共同连接到所述多个串联连接存储器单元串；
多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到多个感测电路中的相应感测电路；及
控制器，其经配置以存取所述存储器单元阵列；
其中在感测操作期间，所述控制器经配置以：
在将第一电压电平电容性耦合到所述多个感测电路中的第一感测电路的第一感测节点的同时确定所述第一感测节点的第一状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到所述多个感测电路中的第二感测电路的第二感测节点的同时确定所述第二感测节点的第一状态；
在将不同于所述第一电压电平的第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的第二状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的第二状态；
至少响应于所述第一感测节点的所述第一状态、所述第一感测节点的所述第二状态、所述第二感测节点的所述第一状态及所述第二感测节点的所述第二状态而确定第五电压电平；及
在将所述第五电压电平电容性耦合到所述第一感测节点及所述第二感测节点的同时确定所述第一感测节点及所述第二感测节点的第三状态。
15.根据权利要求14所述的存储器，其中所述控制器经配置以在将不同于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态包括：所述控制器经配置以在将高于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态。
16.根据权利要求15所述的存储器，其中所述控制器经配置以在将不同于所述第二电压电平的所述第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的所述第二状态包括：所述控制器经配置以在将高于所述第二电压电平的所述第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的所述第二状态。
17.根据权利要求14所述的存储器，其中所述控制器经配置以在将不同于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态包括：所述控制器经配置以在将等于所述第二电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态。
18.根据权利要求14所述的存储器，其中所述控制器进一步经配置以：
与确定所述第一感测节点的所述第一状态及确定所述第二感测节点的所述第一状态同时，在将不同于所述第一电压电平且不同于所述第二电压电平的第六电压电平电容性耦合到第三感测节点的同时确定所述第三感测节点的第一状态；
与确定所述第一感测节点的所述第二状态及确定所述第二感测节点的所述第二状态同时，在将不同于所述第六电压电平、不同于所述第三电压电平且不同于所述第四电压电平的第七电压电平电容性耦合到所述第三感测节点的同时确定所述第三感测节点的第二状态；
至少响应于所述第一感测节点的所述第一状态、所述第一感测节点的所述第二状态、所述第二感测节点的所述第一状态、所述第二感测节点的所述第二状态、所述第三感测节点的所述第一状态及所述第三感测节点的所述第二状态而确定所述第五电压电平；及
与确定所述第一感测节点及所述第二感测节点的所述第三状态同时，在将所述第五电压电平电容性耦合到所述第一感测节点、所述第二感测节点及所述第三感测节点的同时确定所述第三感测节点的第三状态。
19.根据权利要求18所述的存储器，其进一步包括：
其中所述控制器经配置以在将不同于所述第一电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态包括：所述控制器经配置以在将等于所述第二电压电平的所述第三电压电平电容性耦合到所述第一感测节点的同时确定所述第一感测节点的所述第二状态；且
其中所述控制器经配置以在将不同于所述第二电压电平的所述第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的所述第二状态包括：所述控制器经配置以在将等于所述第六电压电平的所述第四电压电平电容性耦合到所述第二感测节点的同时确定所述第二感测节点的所述第二状态。
20.根据权利要求19所述的存储器，其中所述控制器经配置以在将不同于所述第六电压电平的所述第七电压电平电容性耦合到所述第三感测节点的同时确定所述第三感测节点的所述第二状态包括：所述控制器经配置以在将高于所述第六电压电平的所述第七电压电平电容性耦合到所述第三感测节点的同时确定所述第三感测节点的所述第二状态。
21.根据权利要求14所述的存储器，其中所述第一感测节点为第一多个感测节点中的特定感测节点且所述第二感测节点为与所述第一多个感测节点互斥的第二多个感测节点中的特定感测节点，且其中所述控制器进一步经配置以：
在将所述第一电压电平电容性耦合到所述第一多个感测节点中的每一感测节点的同时确定所述第一多个感测节点中的每一感测节点的相应第一状态，且同时在将所述第二电压电平电容性耦合到所述第二多个感测节点中的每一感测节点的同时确定所述第二多个感测节点中的每一感测节点的相应第一状态；
在将所述第三电压电平电容性耦合到所述第一多个感测节点中的每一感测节点的同时确定所述第一多个感测节点中的每一感测节点的相应第二状态，且同时在将所述第四电压电平电容性耦合到所述第二多个感测节点中的每一感测节点的同时确定所述第二多个感测节点中的每一感测节点的相应第二状态；及
至少响应于对所述第一多个感测节点中的在其相应第一状态与其相应第二状态之间改变状态的感测节点的数目的指示以及对所述第二多个感测节点中的在其相应第一状态与其相应第二状态之间改变状态的感测节点的数目的指示而确定所述第五电压电平。
22.一种存储器，其包括：
存储器单元阵列，其包括多个串联连接存储器单元串；
多个存取线，其共同连接到所述多个串联连接存储器单元串；
多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到多个感测电路中的相应感测电路；及
控制器，其经配置以存取所述存储器单元阵列；
其中在感测操作期间，所述控制器经配置以：
在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的数目的第一指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的数目的第一指示；
在将不同于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第二电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定对所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的数目的第二指示，且确定对所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的数目的第二指示；
确定具有所述特定状态的第一感测节点的所述数目的所述第一指示与具有所述特定状态的第一感测节点的所述数目的所述第二指示之间的第一差，且确定具有所述特定状态的第二感测节点的所述数目的所述第一指示与具有所述特定状态的第二感测节点的所述数目的所述第二指示之间的第二差；
至少响应于所述第一差及所述第二差而确定第五电压电平；及
在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
23.根据权利要求22所述的存储器，其中所述控制器经配置以确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有所述特定状态的第一感测节点的所述数目的所述第一指示且所述控制器经配置以确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的所述数目的所述第一指示包括：所述控制器经配置以确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时被视为具有低于或等于特定电压电平的电压电平的第一感测节点的数目，且所述控制器经配置以确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时被视为具有低于或等于所述特定电压电平的电压电平的第二感测节点的数目。
24.根据权利要求23所述的存储器，其中所述控制器经配置以确定对所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的所述数目的所述第二指示且所述控制器经配置以确定对所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的所述数目的所述第二指示包括：所述控制器经配置以确定所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时被视为具有低于或等于所述特定电压电平的电压电平的第一感测节点的数目，且所述控制器经配置以确定所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时被视为具有低于或等于所述特定电压电平的电压电平的第二感测节点的数目。
25.根据权利要求22所述的存储器，其中所述控制器经配置以确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有所述特定状态的第一感测节点的所述数目的所述第一指示且所述控制器经配置以确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的所述数目的所述第一指示包括：所述控制器经配置以确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时被视为具有低于或等于特定电压电平的电压电平的子集的第一感测节点的数目，且所述控制器经配置以确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时被视为具有低于或等于所述特定电压电平的电压电平的子集的第二感测节点的数目。
26.根据权利要求25所述的存储器，其中所述控制器经配置以确定对所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的所述数目的所述第二指示且所述控制器经配置以确定对所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的所述数目的所述第二指示包括：所述控制器经配置以确定所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时被视为具有低于或等于特定电压电平的电压电平的子集的第一感测节点的数目，且所述控制器经配置以确定所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时被视为具有低于或等于所述特定电压电平的电压电平的子集的第二感测节点的数目。
27.根据权利要求22所述的存储器，其中所述控制器经配置以确定对所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有所述特定状态的第一感测节点的所述数目的所述第一指示且所述控制器经配置以确定对所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的所述数目的所述第一指示包括：所述控制器经配置以确定在被电容性耦合到所述第一电压电平时所述多个第一感测节点中的所述第一感测节点的状态的逻辑函数的结果，且所述控制器经配置以确定在被电容性耦合到所述第二电压电平时所述多个第二感测节点中的所述第二感测节点的状态的逻辑函数的结果。
28.一种存储器，其包括：
存储器单元阵列，其包括多个串联连接存储器单元串；
多个存取线，其共同连接到所述多个串联连接存储器单元串；
多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到多个感测电路中的相应感测电路；及
控制器，其经配置以存取所述存储器单元阵列；
其中在感测操作期间，所述控制器经配置以：
在将第一电压电平电容性耦合到多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将不同于所述第一电压电平的第二电压电平电容性耦合到多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定所述多个第一感测节点中的在被电容性耦合到所述第一电压电平时具有特定状态的第一感测节点的第一数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第二电压电平时具有所述特定状态的第二感测节点的第一数目；
在将高于所述第一电压电平的第三电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点的同时确定所述多个第一感测节点的状态，且同时在将高于所述第二电压电平且高于所述第三电压电平的第四电压电平电容性耦合到所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第二感测节点的状态；
确定所述多个第一感测节点中的在被电容性耦合到所述第三电压电平时具有所述特定状态的第一感测节点的第二数目，且确定所述多个第二感测节点中的在被电容性耦合到所述第四电压电平时具有所述特定状态的第二感测节点的第二数目；
确定具有所述特定状态的第一感测节点的所述第一数目与具有所述特定状态的第一感测节点的所述第二数目之间的第一差，且确定具有所述特定状态的第二感测节点的所述第一数目与具有所述特定状态的第二感测节点的所述第二数目之间的第二差；
至少响应于所述第一差及所述第二差而确定第五电压电平；及
在将所述第五电压电平电容性耦合到所述多个第一感测节点中的每一第一感测节点及所述多个第二感测节点中的每一第二感测节点的同时确定所述多个第一感测节点及所述多个第二感测节点的状态。
29.根据权利要求28所述的存储器，其中所述控制器经配置以在将所述第一电压电平电容性耦合到所述多个第一感测节点中的特定第一感测节点的同时确定所述多个第一感测节点中的所述特定第一感测节点的状态包括：所述控制器经配置以确定具有连接到所述多个第一感测节点中的所述特定第一感测节点的控制栅极的晶体管是否被激活。
30.根据权利要求29所述的存储器，其中所述控制器经配置以在将所述第二电压电平电容性耦合到所述多个第二感测节点中的特定第二感测节点的同时确定所述多个第二感测节点中的所述特定第二感测节的状态包括：所述控制器经配置以确定具有连接到所述多个第二感测节点中的所述特定第二感测节点的控制栅极的晶体管是否被激活。
31.一种存储器，其包括：
存储器单元阵列，其包括多个串联连接存储器单元串；
多个感测电路，其包括N组感测电路；
多个存取线，其共同连接到所述多个串联连接存储器单元串；
多个数据线，其中所述多个数据线中的每一数据线选择性地连接到所述多个串联连接存储器单元串中的相应串联连接存储器单元串且连接到所述多个感测电路中的相应感测电路；及
控制器，其经配置以存取所述存储器单元阵列；
其中在感测操作期间，所述控制器经配置以：
针对用于所述感测操作的所述N组感测电路中的每一组感测电路：
确定在将针对所述组感测电路的第一升压电压电平电容性耦合到所述组感测电路中的每一感测电路的相应感测节点时，所述组感测电路中具有特定逻辑电平的感测电路的第一数目；
确定在将比针对所述组感测电路的所述第一升压电压电平高的针对所述组感测电路的第二升压电压电平电容性耦合到所述组感测电路中的每一感测电路的所述相应感测节点时，所述组感测电路中具有所述特定逻辑电平的感测电路的第二数目；及
确定所述组感测电路中的感测电路的第三数目，其中所述组感测电路中的感测电路的所述第三数目等于所述组感测电路中的感测电路的所述第一数目与所述组感测电路中的感测电路的所述第二数目之间的差；
针对所述N组感测电路中的每一组感测电路，响应于感测电路的所述第三数目而确定所要升压电压电平；以及
确定在将所述所要升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点时，所述N组感测电路中的哪些感测电路具有所述特定逻辑电平；
其中N是大于或等于2的整数；
其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的第X组感测电路的所述第一升压电压电平低于针对所述N组感测电路中的第(X+1)组感测电路的所述第一升压电压电平；
其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的所述第X组感测电路的所述第二升压电压电平低于针对所述N组感测电路中的所述第(X+1)组感测电路的所述第二升压电压电平。
32.根据权利要求31所述的存储器，其中对于X的每一整数值大于或等于1且小于N，针对所述N组感测电路中的所述第X组感测电路的所述第二升压电压电平等于针对所述N组感测电路中的所述第(X+1)组感测电路的所述第一升压电压电平。
33.根据权利要求31所述的存储器，其中所述控制器经配置以确定在将针对所述组感测电路的所述第一升压电压电平电容性耦合到所述组感测电路中的每一感测电路的所述相应感测节点时所述组感测电路中具有所述特定逻辑电平的感测电路的所述第一数目包括：所述控制器经配置以确定所述组感测电路中的特定感测电路的所述相应感测节点是否具有足以激活晶体管的电压电平，所述晶体管具有连接到所述相应感测节点的控制栅极。
34.根据权利要求31所述的存储器，其中所述N组感测电路中的每一感测电路对应于多个数据线中的相应数据线，且其中所述多个数据线中的每一数据线对应于共同连接到特定存取线的多个存储器单元中的相应存储器单元，且其中所述控制器进一步经配置以：
在确定所述N组感测电路中的任何组感测电路中具有所述特定逻辑电平的感测电路的所述第一数目之前：
将所述多个数据线中的每一数据线及所述N组感测电路中的每一感测电路的每一感测节点预充电到预定预充电电压电平，接着将所述N组感测电路中的每一感测电路的每一感测节点与所述多个数据线中的相应对应数据线隔离；
针对所述多个数据线中的每一数据线，响应于所述多个存储器单元中的相应存储器单元是否响应于被施加到所述特定存取线的特定感测电压而被激活，将所述数据线选择性地放电；
将第三升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点，其中所述第三升压电压电平高于针对所述N组感测电路中的每一组感测电路的所述相应第二升压电压电平；及
在将所述第三升压电压电平电容性耦合到所述N组感测电路中的每一感测电路的所述相应感测节点之后，响应于所述多个数据线中与所述N组感测电路中的所述感测电路对应的所述相应数据线的电压电平而将所述N组感测电路中的每一感测电路的所述相应感测节点选择性地放电，接着将所述N组感测电路中的所述感测电路的所述相应感测节点与其相应数据线隔离。
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