JP2007012180A - 半導体記憶装置 - Google Patents

Abstract

【課題】 Ｖｔｈ ｗｉｎｄｏｗを広げることなくＶｔｈボケによる読み出しエラーを十分に防ぐことが可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、閾値電圧の相違を利用して対応するメモリセルの状態を表わすデータを記憶する１個以上の参照用セルとを含むメモリアレイ１と、読み出し対象のメモリセルと隣接するメモリセルに対応する参照用セルの記憶するデータに基づいて読み出し電圧を決定する制御回路１１と、決定した読み出し電圧を用いて読み出し対象のメモリセルに対して読み出しを行なう読み出し部５０と、書き込み対象のメモリセルに書き込みを行って書き込み状態とする場合には、そのメモリセルが書き込み状態であることを表わすデータをそのメモリセルに対応する参照用セルに書き込む書き込み部５０とを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置に関し、特に、閾値電圧の相違を利用してデータを記憶するメモリセルを備えた半導体記憶装置に関する。

フローティングゲート（ＦＧ）に電子を注入するかまたは電子を抜き取ることによって情報を記憶させることができる半導体記憶装置、たとえばフラッシュメモリが開発されている。フラッシュメモリはフローティングゲート、コントロールゲート、ソースおよびドレインを有するメモリセルを含む。メモリセルは、フローティングゲートに電子が注入されると閾値電圧が上昇し、また、フローティングゲートから電子を抜き取ると閾値電圧が低下する。

ここで、半導体プロセスの微細化により、ＦＧ−ＦＧカップリングに起因するＶｔｈ（閾値電圧）の分布の広がり（以下、Ｖｔｈボケと称する。）が非常に大きくなっている。ＦＧ−ＦＧカップリングとは、ＦＧに電子が注入されるかまたは電子が抜き取られることによってＦＧの電位が変動すると、ＦＧ間の寄生容量によって隣接するＦＧの電位が同様に変動し、メモリセルの閾値電圧が変動してしまう現象のことである。

このような問題点を解決するために、たとえば、特許文献１には以下のような半導体記憶装置が開示されている。すなわち、ｉ（ｉは２以上の自然数）ビットのデータが記憶されているメモリセルに対して、次のデータを記憶する前に、隣接するメモリセルにｉビット以下のデータを事前に書き込む。このｉビット以下のデータの書き込みは、本来の閾値電圧（ｉビットのデータを記憶する際の実際の閾値電圧）より低くする。隣接するメモリセルの書き込み後、ｉビットのデータを記憶しているメモリセルの閾値電圧を上げる書き込みを行なう。閾値電圧を上げる書き込み前後で、ｉビットのデータが本来の閾値電圧であるのか、それより低い閾値電圧であるのか分からなくなってしまう。これを区別するため、フラグ用のメモリセル（フラグセル）を用意し、このフラグセルのデータに応じた読み出し動作をする。
特開２００４−１９２７８９号公報

しかしながら、特許文献１記載の半導体記憶装置では、同一ワードラインにおける、読み出し対象のメモリセルと隣接するメモリセル（以下、隣接メモリセルという。）の影響で生じるＶｔｈボケによる読み出しエラーを防ぐ構成であるため、隣接する他のワードライン（以下、隣接ワードラインという。）における隣接メモリセルの影響で生じるＶｔｈボケによる読み出しエラーを防ぐことができない。また、特許文献１記載の半導体記憶装置では、複数ビットではなく１ビットのデータを記憶するメモリセルのＶｔｈボケによる読み出しエラーを防ぐことができない。したがって、特許文献１記載の半導体記憶装置では、Ｖｔｈボケによる読み出しエラーを十分に防ぐことができないという問題点があった。

また、Ｖｔｈ ｗｉｎｄｏｗ、すなわちメモリセルの閾値電圧の範囲を広げるごとにより、Ｖｔｈボケによる読み出しエラーを防ぐ方法が知られている。しかしながら、Ｖｔｈ ｗｉｎｄｏｗの下限の閾値電圧が小さくなると、リーク電流が流れやすくなって誤読み出しの問題が生じてしまう。また、Ｖｔｈ ｗｉｎｄｏｗの上限の閾値電圧が大きくなると、書き込み速度が低下してしまう。さらに、ＦＧ内の電子は熱平衡状態に戻ろうとしてＦＧから抜け出す傾向があり、また、閾値電圧の大きいメモリセルにおいてはＦＧ内に蓄積される電子が多くなることから、Ｖｔｈ ｗｉｎｄｏｗの上限の閾値電圧が大きくなるとＦＧから電子が抜けてメモリセルの閾値電圧が下がりやすくなり、Ｒｅｔｅｎｔｉｏｎ特性（データ保持特性）が劣化してしまう。すなわち、Ｖｔｈ ｗｉｎｄｏｗを広げる方法では、半導体記憶装置の信頼性が低下するという問題点があった。

それゆえに、本発明の目的は、Ｖｔｈ ｗｉｎｄｏｗを広げることなくＶｔｈボケによる読み出しエラーを十分に防ぐことが可能な半導体記憶装置を提供することである。

上記課題を解決するために、この発明のある局面に係わる半導体記憶装置は、閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、閾値電圧の相違を利用して、対応するメモリセルの状態を表わすデータを記憶する１個以上の参照用セルと、読み出し対象のメモリセルと隣接するメモリセルに対応する参照用セルの記憶するデータに基づいて読み出し電圧を決定する制御回路と、決定した読み出し電圧を用いて読み出し対象のメモリセルに対して読み出しを行なう読み出し部と、書き込み対象のメモリセルに書き込みを行って書き込み状態とする場合には、書き込み対象のメモリセルが書き込み状態であることを表わすデータを、書き込み対象のメモリセルに対応する参照用セルに書き込む書き込み部とを備える。

またこの発明のさらに別の局面に係わる半導体記憶装置は、閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、閾値電圧の相違を利用して、対応するメモリセルの状態を表わすデータを記憶する１個以上の参照用セルと、データの論理レベルの判定位置ごとに複数の読み出し電圧を記憶し、読み出し対象のメモリセルと隣接するメモリセルに対応する参照用セルの記憶するデータに応じて複数の読み出し電圧のうちのいずれか一つを選択する制御回路と、選択された読み出し電圧を用いて読み出し対象のメモリセルに対して読み出しを行なう読み出し部とを備え、参照用セルは、外部からの読み出しおよび書き込みをすることができない。

本発明によれば、Ｖｔｈ ｗｉｎｄｏｗを広げることなくＶｔｈボケによる読み出しエラーを十分に防ぐことができる半導体記憶装置を提供することができる。

以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第１の実施の形態＞
［構成および基本動作］
図１は、本発明の第１の実施の形態に係る半導体記憶装置の構成を示す図である。

同図を参照して、半導体記憶装置は、バンク１００と、マルチプレクサ６と、カラムアドレスカウンタ７と、インプットデータコントロール８と、データインプットバッファ９と、ページアドレスバッファ１０と、制御回路１１と、読み出し電圧生成電源回路１２と、リード・プログラム・イレースコントロール１３と、データアウトプットバッファ１４と、コントロールシグナルバッファ１５とを備える。

バンク１００は、メモリアレイ１と、データレジスタ２と、Ｙゲート３と、Ｙデコーダ４と、Ｘデコーダ５とを含む。本実施の形態に係る半導体記憶装置はバンク１００を１個以上備える。

メモリアレイ１は、複数個の通常用のメモリセルを含む。また、メモリアレイ１は、通常用のメモリセルと同様の構成を有する１個以上のＲＭＣ（Reference Memory Cell：参照用メモリセル）を含む。

データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、読み出し／書き込み部５０を構成し、メモリアレイ１のメモリセルに対して読み出しおよび書き込みを行なう。

外部から入力されたアドレス信号はマルチプレクサ６を介してページアドレスバッファ１０およびカラムアドレスカウンタ７へ出力される。また、外部から入力されたデータはマルチプレクサ６、データインプットバッファ９およびインプットデータコントロール８を介してＹゲート３へ出力される。メモリアレイ１から読み出されたデータは、データレジスタ２、Ｙゲート３、データアウトプットバッファ１４およびマルチプレクサ６を介して外部へ出力される。

ページアドレスバッファ１０は、１回でデータの書き込みを行なうことができる単位であるページに応じたアドレス信号をＸデコーダ５へ出力する。

Ｘデコーダ５は、ページアドレスバッファ１０から受けたアドレス信号をデコードしてメモリアレイ１の、特定のメモリセルに対応するワードラインを選択する。そして、Ｘデコーダ５は、選択したワードラインを一定電圧で駆動する。ここで、Ｘデコーダ５は、データの読み出し時には、後述する読み出し電圧生成電源回路１２から供給される読み出し電圧を用いてワードラインを駆動する。各メモリセルのコントロールゲートはワードラインに接続されており、読み出し電圧はワードラインを介して各メモリセルのコントロールゲートに印加される。

カラムアドレスカウンタ７は、ページに応じたアドレス信号をＹデコーダ４へ出力する。また、カラムアドレスカウンタ７は、特定のアドレスから順次インクリメントされたアドレス信号をＹデコーダ４へ出力する。

Ｙデコーダ４は、カラムアドレスカウンタ７から受けたアドレス信号をデコードして選択信号を生成し、Ｙゲート３へ出力する。

Ｙゲート３は、Ｙデコーダ４から受けた選択信号が表わすデータレジスタ２のアドレスに、インプットデータコントロール８から受けたデータを保存するか、または保存されたデータを取得する。

データレジスタ２は、選択信号が表わすデータレジスタ２のアドレスに対応するメモリアレイ１のビットラインを選択する。Ｘデコーダ５によるワードラインの選択と、データレジスタ２、Ｙゲート３およびＹゲート４によるビットラインの選択とにより、書き込み対象のメモリセルおよび読み出し対象のメモリセルが特定される。

ここで、メモリセルに対する書き込みは、たとえば、メモリセルのコントロールゲート、ドレインおよびソースに所定の電圧を印加することにより、フローティングゲートに電子を注入して閾値電圧を徐々に上昇させることによって行なわれる。すなわち、データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、書き込み対象のメモリセルの閾値電圧を、インプットデータコントロール８から受けたデータの論理レベルに対応する閾値電圧とすることにより、データの書き込みを行なう。

また、メモリセルからのデータの読み出しは、たとえば、メモリセルのコントロールゲートに各論理レベルに対応する読み出し電圧を印加して、メモリセルのソース・ドレイン間に電流が流れるか否かでデータの論理レベルを判断することによって行なわれる。このような方法で読み出し対象のメモリセルから読み出されたデータがデータレジスタ２に保存され、Ｙゲート３、データアウトプットバッファ１４およびマルチプレクサ６を介して外部へ出力される。

リード・プログラム・イレースコントロール１３は、コントロールシグナルバッファ１５を介して外部から入力されたコマンド信号に基づいて、各回路に、メモリセルに対して書き込み、読み出しおよび消去をさせる制御を行なう。

制御回路１１は、ＲＭＣの記憶するデータに基づいて読み出し電圧値を決定し、決定した読み出し電圧値を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する。

読み出し電圧生成電源回路１２は、制御回路１１から受けたトリミングデータに基づいて読み出し電圧を生成し、Ｘデコーダ５へ供給する。

図２は、従来の半導体記憶装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧を示す図である。

同図を参照して、電圧の最も低い閾値電圧の分布が論理レベル”１１”に対応する。以下、この状態を消去状態という。メモリセルに対して書き込みを行なって閾値電圧を消去状態より高くすることにより、論理レベル”１０”、”０１”および”００”に対応する閾値電圧が得られる。以下、この状態を書き込み状態という。

また、この半導体記憶装置が１ビットのデータを記憶する場合には、消去状態が論理レベル”１”に対応し、書き込み状態が論理レベル”０”に対応する。

なお、閾値電圧と論理レベルとの対応は上記に限定されるものではなく、たとえば、上記と論理レベルが反転した対応関係であってもよい。

また、αはＶｔｈ Ｗｉｎｄｏｗの幅、βは閾値電圧の分布に対する読み出し電圧のマージン、γは閾値電圧の分布の幅、Ｒａ、ＲｂおよびＲｃは読み出し電圧を表わす。なお、βは実験等によって得られる値であり、Ｖｔｈボケによる読み出しエラーを防ぐことができる値が設定される。また、従来の半導体記憶装置では、閾値電圧の分布に対する読み出し電圧のマージンをβに固定している。

次に、各種フラッシュメモリについて、ＲＭＣが配置されるメモリアレイ１の構造を図面を用いて説明する。

図３は、本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の一例を示す図である。同図を参照して、メモリアレイ１は、ＮＡＮＤ型フラッシュメモリのメモリアレイである。また、図４は、本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の他の例を示す図である。同図を参照して、メモリアレイ１は、ＮＯＲ型フラッシュメモリのメモリアレイである。

図３〜図４において、丸の点線で囲んだメモリセルは読み出し対象のメモリセルを表わし、矢印は読み出し時の電流パスを表わす。図３および図４を参照して、メモリアレイ１は、通常用のメモリセルと、ＲＭＣと、選択ゲート（ＳＴＭＯＳ）とを含む。また、ＲＭＣは、各ワードラインに１個配置される。

図５〜図７は、それぞれ本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の他の例を示す図である。実線で示す配線は拡散層配線または金属配線を表わし、点線で示す配線は反転層配線を表わし、丸の点線で囲んだメモリセルは読み出し対象のメモリセルを表わし、矢印は読み出し時の電流パスを表わし、また、メモリセルの数字はページ番号を表わす。

図５〜図７を参照して、メモリアレイ１は、ＡＧ−ＡＮＤ型フラッシュメモリのメモリアレイである。ＡＧ−ＡＮＤ型フラッシュメモリは、メモリセルトランジスタのビットラインが拡散層で形成されるのではなく、アシストゲート（ＡＧ）に電圧を印加した際に半導体基板の主表面上に形成される反転層により形成される。これにより、メモリセル領域にビットラインを形成するための不純物領域を形成する必要がなく、不揮発性半導体記憶装置の小型化を図ることができる。このような技術は、たとえば、公知文献（Y.Sasago,et.al.,:”90-nm-node multi-level AG-AND type flash memory wit cell size of true 2 F2/bit and programming throughput of 10 MB/s“,IEDM Tech.Dig.,(2003)p.823.）に記載されている。

図５〜図７において、メモリアレイ１は、通常用のメモリセルと、ＲＭＣと、選択ゲート（ＳＴＭＯＳ）とを含む。ＲＭＣは、各ワードラインに、ページ０〜ページ３に対応して４個ずつ配置される。

なお、ＲＭＣの配置は図３〜図７に示す配置に限定されるものではないが、図３〜図７に示すように各ワードラインのＲＭＣが共通の選択ゲートに対応して配置される構成は、ＲＭＣに対する読み出し制御および書き込み制御の簡易化を図ることができるため、好ましい構成である。また、すべてのワードラインにＲＭＣが配置される構成に限定されるものではなく、特定のメモリセルのＶｔｈボケによる読み出しエラーを防ぐために必要なＲＭＣのみが配置される構成であってもよい。

図８（ａ）は、本実施の形態に係る半導体記憶装置における書き込み時および読み出し時のデータの流れと、読み出し電圧を生成する動作とを示す図である。斜線部分はＲＭＣに対応する部分を表わしている。また、図８（ｂ）は、制御回路１１の詳細を示す図である。

同図（ａ）を参照して、外部から入力されたデータはＹゲート３、データレジスタ２、メインアンプおよびセンスラッチ回路を介してメモリアレイ１に書き込まれる。

また、メモリアレイ１から読み出されたデータは、センスラッチ回路、メインアンプ、データレジスタ２およびＹゲート３を介して外部へ出力される。

メインアンプは図１において図示されていないがメモリアレイ１およびデータレジスタ２間に配置され、メモリアレイ１に書き込まれるデータおよびメモリアレイ１から読み出されたデータの増幅を行なう。センスアンプは図１において図示されていないがデータレジスタ２に含まれ、メモリアレイ１から読み出された、レジスタ２からＹゲート３へ出力されるデータを増幅する。

ここで、Ｙゲート３およびＹデコーダ４のＲＭＣに対応する部分（ＲＭＣゲートおよびＲＭＣデコーダ）には外部とのデータパスが存在しない。すなわち、外部からどのような信号を入力しても、ＲＭＣに対して読み出しおよび書き込みをすることができない。このような構成により、外部からの操作によって半導体記憶装置が誤動作することを防ぐことができる。また、ユーザが半導体記憶装置に対して特別な操作を行なうことなくＶｔｈボケによる読み出しエラーを防ぐことができる。

データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、メモリセルに対して書き込みを行なって書き込み状態とする場合には、書き込み対象のメモリセルに対応するＲＭＣに対しても書き込みを行なって書き込み状態とする。たとえば、図３に示すＮＡＮＤ型のメモリアレイでは、ワードラインＷＬ−Ａのメモリセルに対して書き込みを行なって書き込み状態とする場合には、ワードラインＷＬ−ＡのＲＭＣに対しても書き込みを行なって書き込み状態とする。

ここで、ＲＭＣに書き込まれるデータの論理レベルは、ＲＭＣの消去状態を表わす論理レベル以外であればよく、特に限定されないが、この半導体記憶装置が１ビットのデータを記憶する場合には、書き込み状態を表わす論理レベル”０”のデータがＲＭＣに書き込まれる。たとえば、Ｙゲート３およびＹデコーダ４がこの半導体記憶装置の起動時に、データレジスタ２のＲＭＣに対応するアドレスに論理レベル”０”のデータを保存しておく。このような構成により、ＲＭＣに対して書き込みが行なわれる際には常に論理レベル”０”のデータが書き込まれる。

制御回路１１は、メモリセルに対して読み出しが行なわれる前に、隣接メモリセルに対応するＲＭＣの読み出しを、データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５に行なわせる制御を行なう。そして、制御回路１１は、読み出されたデータをＹゲート３から受けて、隣接メモリセルに対応するＲＭＣが書き込み状態である場合には、通常の読み出し電圧を補正し、補正後の電圧値を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（同図（ｂ））。

そして、読み出し電圧生成電源回路１２は、補正後の読み出し電圧をＸデコーダ５へ供給する。

［動作］
図９は、本実施の形態に係る半導体記憶装置がデータの読み出しを行なう際の動作手順を定めたフローチャートである。以下、ワードラインＷＬ−ＡおよびワードラインＷＬ−Ｂが隣接しており、また、読み出し対象のメモリセルはワードラインＷＬ−Ｂに接続されていると仮定して説明する。

まず、半導体記憶装置が外部からアドレス信号およびデータの読み出しを表わすコマンド信号を入力する（ステップＳ１〜Ｓ３）。

次に、データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、読み出し対象のメモリセルからデータを読み出す前に、ワードラインＷＬ−Ｂに隣接するワードラインＷＬ−ＡのＲＭＣに対してデータの読み出しを行なう（ステップＳ４）。

より詳細には、Ｘデコーダ５は、ページアドレスバッファ１０から受けたアドレス信号をデコードして読み出し対象のメモリセルに対応するワードラインＷＬ−Ｂを選択する前に、ワードラインＷＬ−Ｂに隣接するワードラインＷＬ−Ａを選択する。また、Ｙデコーダ４は、読み出し対象のメモリセルに対応する選択信号をＹゲート３へ出力する前に、ワードラインＷＬ−Ｂに隣接するワードラインＷＬ−ＡのＲＭＣに対応する選択信号をＹゲート３へ出力する。そして、ＲＭＣに対して前述のようなデータの読み出しが行なわれる。

制御回路１１は、ＲＭＣが書き込み状態である場合には（Ｓ４でＮＯ）、通常の読み出し電圧にβ／２を加えた電圧を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（Ｓ５）。

一方、制御回路１１は、ＲＭＣが消去状態である場合には（Ｓ４でＹＥＳ）、通常の読み出し電圧を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（Ｓ５）。

そして、データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、読み出し電圧生成電源回路１２が供給する読み出し電圧を用いて読み出し対象のメモリセルからデータを読み出し、外部へ出力する（Ｓ６およびＳ７）。

なお、制御回路１１は、以下のような構成および動作であると言い換えることもできる。すなわち、制御回路１１は、データの論理レベルの判定位置、すなわち各論理レベルに対応する閾値電圧分布の境界ごとに複数の読み出し電圧（通常の読み出し電圧および通常の読み出し電圧にβ／２を加えた読み出し電圧）を記憶し、ワードラインＷＬ−ＡのＲＭＣが書き込み状態であるかまたは消去状態であるかに応じてこれらの読み出し電圧のいずれか一方をワードラインＷＬ−Ｂのメモリセルに対する読み出し電圧として選択する。

図１０（ａ）〜（ｃ）は、隣接メモリセルによるＶｔｈボケおよび本実施の形態に係る半導体記憶装置が行なう読み出し電圧の補正を示す図である。ここでは、ワードラインＷＬ−Ａにおける隣接メモリセルの影響でワードラインＷＬ−Ｂのメモリセルに生じるＶｔｈボケについて説明する。なお、簡単のために、閾値電圧の分布に対する読み出し電圧のマージンは、ワードラインＷＬ−Ａではβに固定されていると仮定して説明する。また、Ｒａ、ＲｂおよびＲｃは通常の読み出し電圧、すなわち初期状態における読み出し電圧である。また、実線の読み出し電圧は現在使用されている読み出し電圧であり、破線の読み出し電圧は現在使用されていない読み出し電圧である。また、斜線で示される閾値電圧は各状態におけるメモリセルの現在の閾値電圧分布である。

まず、ワードラインＷＬ−ＡのメモリセルおよびワードラインＷＬ−Ｂのメモリセルが初期状態、すなわち消去状態の場合にはＶｔｈボケが生じないため、読み出し電圧の補正を行なわずに通常の読み出し電圧を用いてワードラインＷＬ−Ｂのメモリセルに対してデータの読み出しを行なうことができる（同図（ａ））。

次に、ワードラインＷＬ−Ｂのメモリセルに対して書き込みを行なって書き込み状態とする。ワードラインＷＬ−Ａは引き続き消去状態であるため、ワードラインＷＬ−ＢのメモリセルにＶｔｈボケは生じない。したがって、読み出し電圧の補正を行なわずにワードラインＷＬ−Ｂのメモリセルに対してデータの読み出しを行なうことができる（同図（ｂ））。

次に、ワードラインＷＬ−Ａのメモリセルに対して書き込みを行なって書き込み状態とする。このとき、ワードラインＷＬ−ＡのＲＭＣに対しても書き込みを行なって書き込み状態とする。ワードラインＷＬ−Ａのメモリセルが書き込み状態となったためにＦＧ−ＦＧカップリングによるＶｔｈボケがワードラインＷＬ−Ｂのメモリセルに生じる（同図（ｃ））。

これは、ワードラインＷＬ−Ａのメモリセルに対して書き込みが行なわれる、すなわちワードラインＷＬ−ＡのメモリセルのＦＧに電子が注入されると、ワードラインＷＬ−Ｂのメモリセルの電位が上がるため、ワードラインＷＬ−Ｂのメモリセルの閾値電圧の分布がプラス方向に広がってしまうからである。

しかしながら、本実施の形態に係る半導体記憶装置では、ワードラインＷＬ−Ｂのメモリセルに対して読み出しを行なう前に、ワードラインＷＬ−ＡのＲＭＣに対して読み出しを行なう。そして、ワードラインＷＬ−ＡのＲＭＣが書き込み状態である場合には、ワードラインＷＬ−ＢのメモリセルにＶｔｈボケが生じていると判断して通常の読み出し電圧Ｒａ、ＲｂおよびＲｃに補正を行なう、すなわち、通常の読み出し電圧Ｒａ、ＲｂおよびＲｃにβ／２を加えた読み出し電圧を用いてワードラインＷＬ−Ｂのメモリセルに対して読み出しを行なう。したがって、ワードラインＷＬ−ＢのメモリセルにＶｔｈボケが生じている場合でも、ワードラインＷＬ−Ｂのメモリセルに対して正常に読み出しを行なうことができる。

したがって、ワードラインＷＬ−ＡのＲＭＣに対して読み出しを行なうことによってワードラインＷＬ−ＢのメモリセルにＶｔｈボケが生じているかどうかの判断が可能となるため、ワードラインＷＬ−Ｂのメモリセルの初期状態における読み出し電圧を図２に示す従来の半導体記憶装置の読み出し電圧よりもβ／２だけ小さくすることができる（同図（ａ））。

図１１（ａ）〜（ｄ）は、隣接メモリセルによるＶｔｈボケおよび本実施の形態に係る半導体記憶装置が行なう読み出し電圧の補正を示す図である。図の見方は図１０と同様である。また、図１１（ａ）は図１０（ａ）と同様であるため、ここでは説明を繰り返さない。

図１１（ａ）に示す状態の次に、ワードラインＷＬ−Ａのメモリセルに対して書き込みを行なって書き込み状態とする。この場合、図１０（ｃ）と同様に、ＦＧ−ＦＧカップリングによるＶｔｈボケがワードラインＷＬ−Ｂのメモリセルに生じる（図１１（ｂ））。

ワードラインＷＬ−Ｂのメモリセルの閾値電圧の分布がプラス方向に広がってしまうが、本実施の形態に係る半導体記憶装置では、ワードラインＷＬ−ＢのメモリセルにＶｔｈボケが生じていると判断して通常の読み出し電圧Ｒａ、ＲｂおよびＲｃに補正を行なうため、ワードラインＷＬ−Ｂのメモリセルに対して正常に読み出しを行なうことができる。

次に、ワードラインＷＬ−Ｂのメモリセルに対して書き込みを行なって書き込み状態とする。この場合、ワードラインＷＬ−Ｂのメモリセルに対する書き込みの前後でワードラインＷＬ−Ａのメモリセルの状態が変化していないため、Ｖｔｈボケは生じない（図１１（ｃ））。

ここで、ワードラインＷＬ−ＢのメモリセルにはＶｔｈボケが生じていないが、同図（ｂ）で説明したようにワードラインＷＬ−Ｂのメモリセルに対する読み出し電圧は補正されており、閾値電圧の分布の低電圧側の読み出し電圧もβ／２だけ大きくなっている。ここで、本実施の形態に係る半導体記憶装置では、閾値電圧の分布の低電圧側に対する読み出し電圧のマージンは、図２に示す従来の半導体記憶装置の設定と同様に初期状態においてβだけ確保している。したがって、閾値電圧の分布の低電圧側に対する読み出し電圧のマージンがβ／２だけ確保されており、ワードラインＷＬ−Ｂのメモリセルに対して正常に読み出しを行なうことができる。

次に、ワードラインＷＬ−Ａのメモリセルを消去状態とする。このとき、ワードラインＷＬ−ＡのＲＭＣも消去状態とする。ワードラインＷＬ−Ａのメモリセルが書き込み状態から消去状態に変化したたためにＦＧ−ＦＧカップリングによるＶｔｈボケがワードラインＷＬ−Ｂのメモリセルに生じる（同図（ｄ））。

これは、ワードラインＷＬ−Ａのメモリセルが書き込み状態から消去状態に変化する、すなわちワードラインＷＬ−ＡのメモリセルのＦＧから電子が抜き取られると、ワードラインＷＬ−Ｂのメモリセルの電位が下がるため、ワードラインＷＬ−Ｂのメモリセルの閾値電圧の分布がマイナス方向に広がってしまうからである。

この場合、ワードラインＷＬ−ＡのＲＭＣが消去状態であるため、ワードラインＷＬ−Ｂのメモリセルに対する読み出し電圧の補正は行なわれず、読み出し電圧はＲａ〜Ｒｃのままである。ここで、本実施の形態に係る半導体記憶装置では、閾値電圧の分布の低電圧側に対する読み出し電圧のマージンは、図２に示す従来の半導体記憶装置の設定と同様に初期状態においてβだけ確保している。したがって、閾値電圧の分布の低電圧側に対する読み出し電圧のマージンが確保されており、ワードラインＷＬ−Ｂのメモリセルに対して正常に読み出しを行なうことができる。

図１２は、従来の半導体記憶装置および本実施の形態に係る半導体記憶装置におけるＶｔｈ Ｗｉｎｄｏｗ幅を比較した図である。

同図を参照して、従来の半導体記憶装置は、閾値電圧の分布に対する読み出し電圧のマージンを固定しており、Ｖｔｈ Ｗｉｎｄｏｗ幅はβ×７＋γ×３である。これに対して、本実施の形態に係る半導体記憶装置では、初期状態における読み出し電圧を図２に示す従来の半導体記憶装置の読み出し電圧よりもβ／２だけ小さくする、すなわち閾値電圧の分布の高電圧側に対する読み出し電圧のマージンをβ／２とする。そして、メモリセルにＶｔｈボケが生じていると判断される場合のみ、読み出し電圧を図２に示す従来の半導体記憶装置の読み出し電圧に補正する、すなわち、閾値電圧の分布の高電圧側に対する読み出し電圧のマージンをβに補正する。したがって、本実施の形態に係る半導体記憶装置では、初期状態におけるＶｔｈ Ｗｉｎｄｏｗ幅は（β／２）×１１＋γ×３となり、従来の半導体記憶装置と比べて（β／２）×３だけＶｔｈ Ｗｉｎｄｏｗ幅を狭くすることができる。

ところで、特許文献１記載の半導体記憶装置では、同一ワードラインにおける隣接メモリセルの影響で生じるＶｔｈボケによる読み出しエラーを防ぐ構成であるため、隣接ワードラインにおける隣接メモリセルの影響で生じるＶｔｈボケによる読み出しエラーを防ぐことができない。しかしながら、本実施の形態に係る半導体記憶装置では、読み出し対象であるワードラインＷＬ−Ｂのメモリセルに対して読み出しを行なう前に、隣接するワードラインＷＬ−ＡのＲＭＣに対して読み出しを行なう。そして、ワードラインＷＬ−ＡのＲＭＣが書き込み状態である場合には、ワードラインＷＬ−ＢのメモリセルにＶｔｈボケが生じていると判断し、補正した読み出し電圧を用いてワードラインＷＬ−Ｂのメモリセルに対して読み出しを行なう。したがって、隣接ワードラインにおける隣接メモリセルの影響で生じるＶｔｈボケによる読み出しエラーを防ぐことができる。

また、特許文献１記載の半導体記憶装置では、複数ビットではなく１ビットのデータを記憶するメモリセルのＶｔｈボケによる読み出しエラーを防ぐことができない。しかしながら、本実施の形態に係る半導体記憶装置では、メモリセルが１ビットのデータを記憶する場合には、書き込み状態である論理レベル”０”に対応する閾値電圧の分布の高電圧側に対する読み出し電圧のマージンをβ／２とし、メモリセルにＶｔｈボケが生じていると判断される場合のみ、閾値電圧の分布の高電圧側に対する読み出し電圧のマージンをβに補正する。したがって、本実施の形態に係る半導体記憶装置では、複数ビットではなく１ビットのデータを記憶するメモリセルのＶｔｈボケによる読み出しエラーを防ぐことができる。

以上より、本実施の形態に係る半導体記憶装置では、Ｖｔｈ ｗｉｎｄｏｗを広げることなくＶｔｈボケによる読み出しエラーを十分に防ぐことができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第２の実施の形態＞
本実施の形態は、両側の隣接ワードラインにおけるメモリセルの影響で生じるＶｔｈボケによる読み出しエラーを防ぐ半導体記憶装置に関する。本実施の形態に係る半導体記憶装置の構成および基本動作は第１の実施の形態に係る半導体記憶装置と同様である。

［動作］
図１３は、本発明の第２の実施の形態に係る半導体記憶装置がデータの読み出しを行なう際の動作手順を定めたフローチャートである。以下、ワードラインＷＬ−Ａ、ＷＬ−ＢおよびＷＬ−Ｃが隣接しており、また、読み出し対象のメモリセルはワードラインＷＬ−Ｂに接続されていると仮定して説明する。

まず、半導体記憶装置が外部からアドレス信号およびデータの読み出しを表わすコマンド信号を入力する（ステップＳ１１〜Ｓ１３）。

次に、データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、読み出し対象のメモリセルからデータを読み出す前に、ワードラインＷＬ−Ｂに隣接するワードラインＷＬ−ＡのＲＭＣおよびワードラインＷＬ−ＣのＲＭＣに対してデータの読み出しを行なう（ステップＳ１４）。

制御回路１１は、ワードラインＷＬ−ＡのＲＭＣおよびワードラインＷＬ−ＣのＲＭＣのいずれか一方が書き込み状態である場合には（Ｓ１４でＹＥＳ、Ｓ１５でＹＥＳ）、通常の読み出し電圧にβ／２を加えた電圧を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（Ｓ１６）。

また、制御回路１１は、ワードラインＷＬ−ＡのＲＭＣおよびワードラインＷＬ−ＣのＲＭＣの両方が書き込み状態である場合には（Ｓ１４でＹＥＳ、Ｓ１５でＮＯ）、通常の読み出し電圧にβを加えた電圧を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（Ｓ１７）。

一方、制御回路１１は、ワードラインＷＬ−ＡのＲＭＣおよびワードラインＷＬ−ＣのＲＭＣの両方が消去状態である場合には、通常の読み出し電圧を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（Ｓ１４でＮＯ）。

そして、データレジスタ２、Ｙゲート３、Ｙデコーダ４およびＸデコーダ５は、読み出し電圧生成電源回路１２が供給する読み出し電圧を用いて読み出し対象のメモリセルからデータを読み出し、外部へ出力する（Ｓ１８およびＳ１９）。

図１４（ａ）〜（ｃ）は、ワードラインＷＬ−Ｂのメモリセルの、隣接メモリセルの影響による閾値電圧の変動および本実施の形態に係る半導体記憶装置が行なう読み出し電圧の補正を示す図である。ここでは、ワードラインＷＬ−ＡおよびワードラインＷＬ−Ｃにおける隣接メモリセルの影響でワードラインＷＬ−Ｂのメモリセルに生じるＶｔｈボケについて説明する。また、一方の隣接ワードラインにおける隣接メモリセルの影響によって生じるＶｔｈボケをβ／２と仮定して説明する。図の他の見方は図１０と同様である。

まず、従来の半導体記憶装置では、閾値電圧の分布に対する読み出し電圧のマージンをβに固定している（図１４（ａ））。ここで、同図（ｂ）は同図（ａ）に示す論理レベル”１０”に対応する閾値電圧の分布の拡大図である。たとえば、初期状態においてワードラインＷＬ−Ｂのメモリセルに対して書き込みを行なって書き込み状態とし、次に、ワードラインＷＬ−ＡのメモリセルおよびワードラインＷＬ−Ｃのメモリセルのいずれか一方に対して書き込みを行なって書き込み状態とすると、ＶｔｈボケがワードラインＷＬ−Ｂのメモリセルにβ／２だけ生じる（同図（ｂ）の閾値電圧分布ｔ１）。さらに、消去状態であるワードラインＷＬ−ＡのメモリセルまたはワードラインＷＬ−Ｃのメモリセルに対して書き込みを行なって書き込み状態とすると、ＶｔｈボケがワードラインＷＬ−Ｂのメモリセルにβだけ生じる（同図（ｂ）の閾値電圧分布ｔ２）。したがって、従来の半導体記憶装置では、閾値電圧の分布に対する読み出し電圧のマージンを少なくともβだけ常に確保する必要がある。

しかしながら、本実施の形態に係る半導体記憶装置では、ワードラインＷＬ−ＡのＲＭＣおよびワードラインＷＬ−ＣのＲＭＣに対して読み出しを行なうことによって、ワードラインＷＬ−ＢのメモリセルにＶｔｈボケが生じているかどうかの判断が可能となるため、ワードラインＷＬ−Ｂのメモリセルの初期状態における読み出し電圧を図２に示す従来の半導体記憶装置の読み出し電圧よりもβだけ小さくすることができる（図１４（ｃ））。

図１５は、従来の半導体記憶装置および本実施の形態に係る半導体記憶装置におけるＶｔｈ Ｗｉｎｄｏｗ幅を比較した図である。

同図を参照して、従来の半導体記憶装置は、閾値電圧の分布に対する読み出し電圧のマージンを固定しており、Ｖｔｈ Ｗｉｎｄｏｗ幅はβ×７＋γ×３である。これに対して、本実施の形態に係る半導体記憶装置では、初期状態における読み出し電圧を図２に示す従来の半導体記憶装置の読み出し電圧よりもβだけ小さくする、すなわち閾値電圧の分布の高電圧側に対する読み出し電圧のマージンをβとする。そして、メモリセルにＶｔｈボケが生じていると判断される場合のみ、閾値電圧の分布の高電圧側に対する読み出し電圧のマージンをβ／２またはβに補正する。したがって、本実施の形態に係る半導体記憶装置では、初期状態におけるＶｔｈ Ｗｉｎｄｏｗ幅はβ×４＋γ×３となり、従来の半導体記憶装置と比べてβ×３だけＶｔｈ Ｗｉｎｄｏｗ幅を狭くすることができ、第１の実施の形態に係る半導体記憶装置に対してさらに品質の高い半導体記憶装置を提供することができる。

次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

＜第３の実施の形態＞
本実施の形態は、両側の隣接ワードラインおよび同一ワードラインにおけるメモリセルの影響で生じるＶｔｈボケによる読み出しエラーを防ぐ半導体記憶装置に関する。

図１６は、本発明の第３の実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造を示す概略図である。

同図を参照して、メモリアレイ１はワードラインＷＬ−Ａ、ＷＬ−ＢおよびＷＬ−Ｃを含む。ワードラインＷＬ−Ａ、ＷＬ−ＢおよびＷＬ−Ｃは隣接している。各ワードラインには、ページ０〜３に対応するメモリセルおよびＲＭＣが配置される。以下、読み出し対象のメモリセルはワードラインＷＬ−Ｂのページ０に対応するメモリセルであると仮定して説明する。その他の構成および基本動作は第１の実施の形態に係る半導体記憶装置と同様である。

［動作］
図１７は、本発明の第３の実施の形態に係る半導体記憶装置における制御回路１１が読み出し電圧の補正を行なう際の動作手順を定めたフローチャートである。

本実施の形態に係る半導体記憶装置では、第１の実施の形態および第２の実施の形態に係る半導体記憶装置と同様に、読み出し対象のメモリセルからデータを読み出す前に、隣接メモリセルに対応するＲＭＣに対してデータの読み出しを行なう。

まず、ワードラインＷＬ−ＡおよびワードラインＷＬ−Ｃ上のページ０に対応するＲＭＣ（図１６の（１）で示すＲＭＣ）に対してデータの読み出しが行なわれる（ステップＳ２１およびＳ２３）。制御回路１１は、これらのＲＭＣのいずれか一方が書き込み状態である場合には、通常の読み出し電圧に＋ｘのオフセットを加える。また、制御回路１１は、いずれのＲＭＣも書き込み状態である場合には、通常の読み出し電圧に＋ｘ×２のオフセットを加える（ステップＳ２１〜Ｓ２４）。

次に、ワードラインＷＬ−Ｂ上のページ１およびページ３に対応するＲＭＣ（図１６の（２）で示すＲＭＣ）に対してデータの読み出しが行なわれる（ステップＳ２５およびＳ２７）。制御回路１１は、これらのＲＭＣのいずれか一方が書き込み状態である場合には、通常の読み出し電圧にさらに＋ｙのオフセットを加える。また、制御回路１１は、いずれのＲＭＣも書き込み状態である場合には、通常の読み出し電圧にさらに＋ｙ×２のオフセットを加える（ステップＳ２５〜Ｓ２８）。

次に、ワードラインＷＬ−ＡおよびワードラインＷＬ−Ｃ上のページ１およびページ３に対応するＲＭＣ（図１６の（３）で示すＲＭＣ）に対してデータの読み出しが行なわれる（ステップＳ２９、Ｓ３１、Ｓ３３およびＳ３５）。制御回路１１は、これらのＲＭＣのうちのいずれか１個、２個、３個または４個全部が書き込み状態である場合には、それぞれ通常の読み出し電圧にさらに＋ｚ、＋ｚ×２、＋ｚ×３または＋ｚ×４のオフセットを加える（ステップＳ２９〜Ｓ３６）。

そして、制御回路１１は、通常の読み出し電圧にこれらのオフセットを加えた電圧を表わすトリミングデータを読み出し電圧生成電源回路１２へ出力する（Ｓ３７）。ここで、隣接メモリセルに対応するすべてのＲＭＣ（図１６の（１）〜（３）で示すＲＭＣ）が消去状態の場合には、オフセットは０である。

したがって、Ｖｔｈボケが最も大きいと判断された場合には、通常の読み出し電圧にｘ×２＋ｙ×２＋ｚ×４のオフセットが加えられることになる。

なお、通常の読み出し電圧に加えられるオフセットｘ、ｙおよびｚは実験等によって得られる値であり、Ｖｔｈボケによる読み出しエラーを防ぐことができる値が設定される。

以上より、本実施の形態に係る半導体記憶装置では、第１の実施の形態および第２の実施の形態に係る半導体記憶装置に対して、さらに、読み出し対象のメモリセルと同じワードラインにおける隣接メモリセル（図１６の（２）で示すメモリセル）、および読み出し対象のメモリセルと図１６において斜め（対角線）方向に隣接する、隣接ワードラインにおけるメモリセル（図１６の（３）で示すメモリセル）の影響で生じるＶｔｈボケによる読み出しエラーを防ぐことができる。

［変形例］
本発明は、上記実施の形態に限定されるものではなく、たとえば以下の変形例も含まれる。

（１） ＲＭＣの記憶するデータのビット数
本発明の実施の形態に係る半導体記憶装置において、ＲＭＣの記憶するデータのビット数は特に限定されるものではないが、メモリセルの記憶するデータのビット数より少ないビット数をＲＭＣが記憶する構成とすることができる。このような構成により、ＲＭＣに対する読み出し動作の高速化を図ることができる。また、隣接するＲＭＣおよび隣接するメモリセルの影響によってＲＭＣにもＶｔｈボケが生じる場合があるため、ＲＭＣの記憶するデータのビット数を少なくすることにより、閾値電圧の分布に対する読み出し電圧のマージン大きく設定することができ、ＲＭＣの読み出し結果の信頼性を向上することができる。

さらに、隣接メモリセルの影響でＶｔｈボケが生じているかどうかを判断するためには、ＲＭＣが書き込み状態であるか消去状態であるかが分かれば十分であるため、ＲＭＣは２値で判定を行なう、すなわち、ＲＭＣが１ビットのデータを記憶する構成とすることができる。このような構成により、ＲＭＣに対する読み出し動作をさらに高速化し、かつ、ＲＭＣの読み出し結果の信頼性をさらに向上することができる。

（２） ＲＭＣの数
本発明において、あるメモリセルが隣接するメモリセルに対してＶｔｈボケを生じさせるかどうかを判断するために参照するＲＭＣは１個に限定されるものではなく、複数個であってもよい。この場合、制御回路１１は、たとえば、各ＲＭＣの読み出し結果の多数決をとることによって読み出し対象のメモリセルにＶｔｈボケが生じているかどうかを判断する。このような構成により、ＲＭＣの読み出し結果の信頼性を向上することができる。

（３） メモリの種類
本発明の実施の形態に係る半導体記憶装置のメモリアレイ１の構造について、フラッシュメモリのメモリアレイを例示して説明したが、これに限定されるものではなく、閾値電圧の相違を利用してデータを記憶する不揮発性メモリであれば本発明を適用することが可能である。たとえば、ＮＲＯＭ(Nitride Read Only Memory)、およびフラッシュメモリ以外のＥＥＰＲＯＭ（Electrically Erasable Programmable Read-only Memory）等に適用することが可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の第１の実施の形態に係る半導体記憶装置の構成を示す図である。 従来の半導体記憶装置が２ビットのデータを記憶する場合におけるメモリセルの閾値電圧を示す図である。 本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の一例を示す図である。 本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の他の例を示す図である。 本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の他の例を示す図である。 本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の他の例を示す図である。 本実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造の他の例を示す図である。 （ａ）本実施の形態に係る半導体記憶装置における書き込み時および読み出し時のデータの流れと、読み出し電圧を生成する動作とを示す図である。（ｂ）制御回路１１の詳細を示す図である。 本実施の形態に係る半導体記憶装置がデータの読み出しを行なう際の動作手順を定めたフローチャートである。 （ａ）〜（ｃ）隣接メモリセルによるＶｔｈボケおよび本実施の形態に係る半導体記憶装置が行なう読み出し電圧の補正を示す図である。 （ａ）〜（ｄ）隣接メモリセルによるＶｔｈボケおよび本実施の形態に係る半導体記憶装置が行なう読み出し電圧の補正を示す図である。 従来の半導体記憶装置および本実施の形態に係る半導体記憶装置におけるＶｔｈ Ｗｉｎｄｏｗ幅を比較した図である。 本発明の第２の実施の形態に係る半導体記憶装置がデータの読み出しを行なう際の動作手順を定めたフローチャートである。 （ａ）〜（ｃ）ワードラインＷＬ−Ｂのメモリセルの、隣接メモリセルの影響による閾値電圧の変動および本実施の形態に係る半導体記憶装置が行なう読み出し電圧の補正を示す図である。 従来の半導体記憶装置および本実施の形態に係る半導体記憶装置におけるＶｔｈ Ｗｉｎｄｏｗ幅を比較した図である。 本発明の第３の実施の形態に係る半導体記憶装置におけるメモリアレイ１の構造を示す概略図である。 本発明の第３の実施の形態に係る半導体記憶装置における制御回路１１が読み出し電圧の補正を行なう際の動作手順を定めたフローチャートである。

符号の説明

１ メモリアレイ、２ データレジスタ、３ Ｙゲート、４ Ｙデコーダ、５ Ｘデコーダ、６ マルチプレクサ、７ カラムアドレスカウンタ、８ インプットデータコントロール、９ データインプットバッファ、１０ ページアドレスバッファ、１１ 制御回路、１２ 読み出し電圧生成電源回路、５０ 読み出し／書き込み部、１００ バンク。

Claims (7)

1. 閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、
   閾値電圧の相違を利用して、対応する前記メモリセルの状態を表わすデータを記憶する１個以上の参照用セルと、
   読み出し対象の前記メモリセルと隣接する前記メモリセルに対応する前記参照用セルの記憶するデータに基づいて読み出し電圧を決定する制御回路と、
   前記決定した読み出し電圧を用いて前記読み出し対象のメモリセルに対して読み出しを行なう読み出し部と、
   書き込み対象の前記メモリセルに書き込みを行って書き込み状態とする場合には、前記書き込み対象のメモリセルが書き込み状態であることを表わすデータを、前記書き込み対象のメモリセルに対応する前記参照用セルに書き込む書き込み部とを備える半導体記憶装置。
2. 前記書き込み部は、前記書き込み対象のメモリセルに書き込みを行って書き込み状態とする場合には、前記書き込み対象のメモリセルに対応する前記参照用セルの記憶するデータを第１の論理値とし、前記書き込み対象のメモリセルを消去状態とする場合には、前記書き込み対象のメモリセルに対応する前記参照用セルの記憶するデータを第２の論理値とし、
   前記制御回路は、前記読み出し対象の前記メモリセルと隣接する前記メモリセルに対応する前記参照用セルの記憶するデータが前記第２の論理値である場合には、前記読み出し電圧を第１の電圧に決定し、前記参照用セルの記憶するデータが前記第１の論理値である場合には、前記読み出し電圧を前記第１の電圧より高い第２の電圧に決定する請求項１記載の半導体記憶装置。
3. 前記参照用セルは、外部からの読み出しおよび書き込みをすることができない請求項１記載の半導体記憶装置。
4. 前記メモリセルは、閾値電圧の相違を利用して複数ビットのデータを記憶し、
   前記参照用セルは、閾値電圧の相違を利用して前記メモリセルの記憶するデータのビット数より少ないビット数のデータを記憶する請求項１記載の半導体記憶装置。
5. 前記制御回路は、前記読み出し対象のメモリセルと隣接し、かつ、前記読み出し対象のメモリセルと異なるワードラインに配置されたメモリセルに対応する前記参照用セルの記憶するデータに基づいて読み出し電圧を決定する請求項１記載の半導体記憶装置。
6. 前記制御回路は、前記読み出し対象のメモリセルに隣接し、かつ、前記読み出し対象のメモリセルと同じワードラインに配置されたメモリセルに対応する前記参照用セルの記憶するデータに基づいて読み出し電圧を決定する請求項１記載の半導体記憶装置。
7. 閾値電圧の相違を利用してデータを記憶する複数個のメモリセルと、
   閾値電圧の相違を利用して、対応する前記メモリセルの状態を表わすデータを記憶する１個以上の参照用セルと、
   データの論理レベルの判定位置ごとに複数の読み出し電圧を記憶し、読み出し対象の前記メモリセルと隣接する前記メモリセルに対応する前記参照用セルの記憶するデータに応じて前記複数の読み出し電圧のうちのいずれか一つを選択する制御回路と、
   前記選択された読み出し電圧を用いて前記読み出し対象のメモリセルに対して読み出しを行なう読み出し部とを備え、
   前記参照用セルは、外部からの読み出しおよび書き込みをすることができない半導体記憶装置。

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